KR20080035353A - 플래시 메모리를 포함한 메모리 시스템 및 그것의 프로그램방법 - Google Patents

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KR20080035353A
KR20080035353A KR1020060101954A KR20060101954A KR20080035353A KR 20080035353 A KR20080035353 A KR 20080035353A KR 1020060101954 A KR1020060101954 A KR 1020060101954A KR 20060101954 A KR20060101954 A KR 20060101954A KR 20080035353 A KR20080035353 A KR 20080035353A
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Abstract

본 발명은 메모리 시스템에 관한 것이다. 본 발명에 따른 메모리 시스템은 하나의 메모리 셀에 하위 비트 및 상위 비트를 저장하는 플래시 메모리; 및 상기 하위 비트 및 상기 상위 비트를 임시로 저장하기 위한 버퍼 메모리 및 상기 하위 비트를 백업하기 위한 백업 메모리를 갖는 메모리 컨트롤러를 포함한다. 여기에서, 상기 메모리 컨트롤러는 상위 비트 프로그램 폐일 시에, 상기 플래시 메모리에 저장된 하위 비트를 상기 백업 메모리에 백업하는, 상기 플래시 메모리로부터 읽은 상위 비트(이하, 플래시 MSB라 함)와 상기 버퍼 메모리에 저장된 상위 비트(이하, 버퍼 MSB라 함)를 비교함으로 폐일 위치를 검출하는, 그리고 상기 폐일 위치를 참조하여 상기 백업 메모리에 저장된 하위 비트를 복구한다. 본 발명에 의하면, 프로그램 폐일로 인해 LSB 데이터가 손실되는 것을 방지하고, 데이터를 안전하게 관리할 수 있다.

Description

플래시 메모리를 포함한 메모리 시스템 및 그것의 프로그램 방법{MEMORY SYSTEM INCLUDING FLASH MEMORY AND PROGRAM METHOD THEREOF}
도 1은 종래의 메모리 시스템을 보여주는 블록도이다.
도 2는 하나의 메모리 셀에 멀티 비트 데이터가 프로그램되는 과정을 보여주는 다이어그램이다.
도 3는 본 발명에 따른 메모리 시스템의 제 1 실시 예를 보여주는 블록도이다.
도 4는 도 3에 도시된 메모리 시스템의 동작을 설명하기 위한 순서도이다.
도 5는 본 발명에 따른 메모리 시스템의 제 2 실시 예를 보여주는 블록도이다.
도 6은 본 발명에 따른 메모리 시스템의 제 3 실시 예를 보여주는 블록도이다.
도 7은 도 6에 도시된 메모리 시스템의 멀티 비트 프로그램 동작을 설명하기 위한 다이어그램이다.
도 8은 도 6에 도시된 메모리 시스템의 에러 위치 검출 동작 및 하위 비트 복구 동작을 예시적으로 설명하기 위한 다이어그램이다.
도 9는 도 6에 도시된 메모리 시스템의 동작을 설명하기 위한 순서도이다.
도 10은 본 발명에 따른 메모리 시스템의 제 4 실시예를 보여주는 블록도이다.
도 11은 본 발명에 따른 메모리 시스템의 제 5 실시예를 보여주는 블록도이다.
*도면의 주요 부분에 대한 부호 설명*
100, 200, 300, 400, 500, 600; 메모리 시스템
110, 210, 310, 410, 510, 610; 호스트
120, 220, 320, 420, 520, 620; 메모리 컨트롤러
130, 230, 330, 430, 530, 630; 플래시 메모리
본 발명은 메모리 시스템에 관한 것으로, 특히, 멀티 비트 데이터를 프로그램할 수 있는 메모리 시스템 및 그것의 프로그램 방법에 관한 것이다.
최근 들어 비 휘발성 메모리를 사용하는 장치들이 증가하고 있다. 예를 들면, MP3 플레이어, 디지털 카메라(Digital Camera), 휴대전화(Mobile Phone), 캠코더, 플래시 카드(flash card), 및 SSD(Solid State Disk) 등은 저장장치로 비 휘발성 메모리를 사용하고 있다.
저장장치로 비 휘발성 메모리를 사용하는 장치들이 증가하면서, 비 휘발성 메모리의 용량도 급속히 증가하고 있다. 메모리 용량을 증가시키는 방법들 중 하나 는 하나의 메모리 셀(cell)에 다수의 비트들을 저장하는 방식인 이른바 멀티 레벨 셀(MLC: Multi Level Cell) 방식이다.
도 1은 종래의 메모리 시스템을 보여주는 도면이다. 도 1을 참조하면, 종래의 메모리 시스템(100)은 호스트(110), 메모리 컨트롤러(120), 그리고 플래시 메모리(130)를 구비한다.
메모리 컨트롤러(120)는 버퍼 메모리(121)를 포함한다. 플래시 메모리(130)는 셀 어레이(131) 및 페이지 버퍼(132)를 포함한다. 도 1에 도시되어 있지 않지만, 플래시 메모리(130)에는 디코더(decoder), 데이터 버퍼(data buffer), 그리고 제어 유닛(control unit)이 포함되어 있다.
메모리 컨트롤러(120)는 호스트(110)로부터 입력되는 데이터(Data)와 쓰기 커맨드(Write Command)를 입력받고, 데이터(Data)가 셀 어레이(131)에 쓰여지도록 플래시 메모리(130)를 제어한다. 또한, 메모리 컨트롤러(120)는 호스트(110)로부터 입력되는 읽기 커맨드(Read Command)에 따라, 셀 어레이(131)에 저장되어 있는 데이터가 읽혀지도록 플래시 메모리(130)를 제어한다.
버퍼 메모리(121)는 플래시 메모리(130)에 쓰여질 데이터 또는 플래시 메모리(130)로부터 읽은 데이터를 임시로 저장한다. 버퍼 메모리(121)는 메모리 컨트롤러(120)의 제어에 의해 임시적 저장된 데이터를 호스트(110) 또는 플래시 메모리(130)로 전송한다.
플래시 메모리(130)의 셀 어레이(131)는 복수의 메모리 셀(Cell)로 구성된다. 메모리 셀은 비 휘발성(Nonvolatile)으로서, 데이터를 저장한 후 전원이 꺼져 도 데이터가 지워지지 않는다. 페이지 버퍼(132)는 셀 어레이(131)의 선택된 페이지(page)에 쓰여질 데이터 또는 선택된 페이지로부터 읽은 데이터를 저장하는 버퍼이다.
한편, 플래시 메모리(130)의 메모리 셀은 저장할 수 있는 데이터 비트 수에 따라 싱글 레벨 셀(SLC; Single Level Cell) 및 멀티 레벨 셀(MLC; Multi Level Cell)로 구분된다. 싱글 레벨 셀(SLC)은 한 비트 데이터(single bit data)를 저장하고, 멀티 레벨 셀(MLC)은 멀티 비트 데이터(multi bit data)를 저장할 수 있다.
먼저, 하나의 메모리 셀에 하나의 비트가 저장되는 싱글 레벨 셀(SLC: Single Level Cell)을 살펴본다. 싱글 레벨 셀(SLC)은 문턱 전압의 분포에 따라 2개의 상태(state)를 갖는다. 메모리 셀은 프로그램 후에, 데이터 1 또는 0을 저장한다. 여기에서, 데이터 1을 저장하는 메모리 셀은 소거 상태(erase state)에 있다고 하며, 데이터 0을 저장하는 메모리 셀은 프로그램 상태(program state)에 있다고 한다. 소거 상태의 셀은 온 셀(on cell), 프로그램 상태의 셀은 오프 셀(off cell)이라고도 한다.
플래시 메모리(130)는 페이지 단위로 프로그램 동작을 수행한다. 메모리 컨트롤러(120)는 프로그램 동작 시, 내부의 버퍼 메모리(121)를 사용하여 페이지 단위로 데이터를 플래시 메모리(130)로 전송한다.
페이지 버퍼(132)는 버퍼 메모리(121)로부터 로드(load)된 데이터를 임시로 저장하며, 로드된 데이터를 선택된 페이지에 동시에 프로그램한다. 프로그램을 마친 다음에는, 데이터가 정확하게 프로그램되었는지를 검증하기 위한 프로그램 검증 동작이 수행된다.
프로그램 검증 결과, 프로그램 폐일(fail)이 발생하면 프로그램 전압을 증가해 가면서 다시 프로그램 동작 및 프로그램 검증 동작을 수행한다. 이런 방식으로 한 페이지 분량의 데이터에 대한 프로그램을 완료한 다음에, 다음 데이터를 수신하여 프로그램 동작을 수행한다.
다음으로, 하나의 메모리 셀에 멀티 비트 데이터(multi bit data)가 저장되는 멀티 레벨 셀(MLC; Multi Level Cell)을 살펴본다. 도 2는 하나의 메모리 셀에 하위 비트(LSB: Least Significant Bit)와 상위 비트(MSB: Most Significant Bit), 즉 2 비트 데이터가 프로그램되는 과정을 보여준다.
도 2를 참조하면, 메모리 셀은 문턱 전압 분포에 따라 4개의 상태(11, 01, 10, 00) 중 어느 하나를 갖도록 프로그램된다. 먼저, 하위 비트(LSB)가 프로그램되는 과정은 위에서 설명한 싱글 레벨 셀(SLC)과 동일하다. 11 상태를 갖는 메모리 셀은 하위 비트(LSB) 데이터에 따라 점선으로 도시된 상태(A)를 갖도록 프로그램된다.
다음으로, 메모리 컨트롤러(120)는 상위 비트(MSB)를 프로그램하기 위해 버퍼 메모리(121) 내에 있는 한 페이지 분량의 데이터를 플래시 메모리(130)로 전송한다. 도 2를 참조하면, 점선 상태(A)를 갖는 메모리 셀은 상위 비트(MSB)에 따라 00 상태를 갖도록 프로그램(program1) 되거나, 10 상태를 갖도록 프로그램(program2) 된다. 한편, 11 상태를 갖는 메모리 셀은 상위 비트(MSB)에 따라 11 상태를 유지하거나, 01 상태를 갖도록 프로그램(program3)된다.
다시 도 1을 참조하면, 메모리 시스템(100)은 위와 같은 방법을 사용하여, 멀티 비트 데이터를 플래시 메모리(130)의 셀 어레이(131)에 프로그램한다. 즉, 하위 비트(LSB)를 먼저 프로그램하고, 하위 비트(LSB)가 프로그램되어 있는 메모리 셀에 상위 비트(MSB)를 프로그램한다.
그러나 하위 비트(LSB)가 프로그램되어 있는 메모리 셀에 상위 비트(MSB)를 프로그램하는 과정에서, 프로그램 폐일(program fail)이 발생할 가능성이 있다. 상위 비트(MSB)를 프로그램하다가 에러가 발생하는 경우에, 이미 프로그램되어 있는 하위 비트(LSB)에도 영향을 미칠 수 있다.
상위 비트(MSB) 데이터는 프로그램 검증 동작이 완료될 때까지 메모리 컨트롤러(120) 내의 버퍼 메모리(121)에 저장되어 있기 때문에, 데이터가 손상되어도 복구할 수 있다. 그러나 하위 비트(LSB)는 버퍼 메모리(121)에 남아 있지 않기 때문에 복구할 수 있는 방법이 없다. 따라서 종래의 메모리 시스템은 멀티 비트 데이터를 프로그램하는 경우에, 원치 않게 하위 비트(LSB) 데이터를 잃어 버릴 수 있다.
본 발명은 상술한 기술적 과제를 해결하기 위해 제안된 것으로, 본 발명의 목적은 멀티 비트 데이터를 프로그램하는 과정에서, 하위 비트(LSB) 데이터의 손실을 방지할 수 있는 메모리 시스템 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명에 따른 메모리 시스템은 하나의 메모리 셀에 하위 비트 및 상위 비 트를 저장하는 플래시 메모리; 및 상기 하위 비트 및 상기 상위 비트를 임시로 저장하기 위한 버퍼 메모리 및 상기 하위 비트를 백업하기 위한 백업 메모리를 갖는 메모리 컨트롤러를 포함한다. 여기에서, 상기 메모리 컨트롤러는 상위 비트 프로그램 폐일 시에, 상기 플래시 메모리에 저장된 하위 비트를 상기 백업 메모리에 백업하는, 상기 플래시 메모리로부터 읽은 상위 비트(이하, 플래시 MSB라 함)와 상기 버퍼 메모리에 저장된 상위 비트(이하, 버퍼 MSB라 함)를 비교함으로 폐일 위치를 검출하는, 그리고 상기 폐일 위치를 참조하여 상기 백업 메모리에 저장된 하위 비트를 복구한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 플래시 MSB와 상기 버퍼 MSB를 비교하기 위한 비교기; 상기 폐일 위치를 검출하고 저장하기 위한 폐일 위치 검출기; 및 상기 폐일 위치를 참조하여 상기 백업 메모리에 저장된 하위 비트를 복구하기 위한 리페어 회로를 포함한다. 상기 메모리 컨트롤러는 상기 하위 비트를 상기 백업 메모리에 백업하기 전에, 상기 하위 비트의 에러를 정정하기 위한 ECC 회로를 더 포함한다.
다른 실시 예로서, 상기 메모리 컨트롤러는 상기 복구된 하위 비트 및 상기 버퍼 MSB를 사용하여 다시 프로그램 동작을 수행한다. 상기 버퍼 메모리 또는 상기 백업 메모리는 랜덤 액세스 메모리이다. 상기 버퍼 메모리 및 상기 백업 메모리는 하나의 랜덤 액세스 메모리로 이루어질 수도 있다. 상기 플래시 메모리 및 상기 메모리 컨트롤러는 하나의 메모리 카드 내에 집적될 수 있다.
본 발명에 따른 메모리 시스템의 일면은 하나의 메모리 셀에 하위 비트 및 상위 비트를 저장하는 복수의 플래시 메모리; 및 각각의 플래시 메모리에 대응하는 복수의 버퍼 메모리 및 상기 복수의 플래시 메모리에 공동으로 사용되는 백업 메모리를 포함하는, 각각의 버퍼 메모리는 상기 하위 비트 및 상기 상위 비트를 임시로 저장하는, 그리고 상기 백업 메모리는 상기 하위 비트를 백업하는 메모리 컨트롤러를 포함한다.
여기에서, 상기 메모리 컨트롤러는 상위 비트 프로그램 폐일 시에, 선택된 플래시 메모리에 저장된 하위 비트를 상기 백업 메모리에 백업하는, 상기 선택된 플래시 메모리로부터 읽은 상위 비트(이하, 플래시 MSB라 함)와 상기 선택된 플래시 메모리에 대응하는 버퍼 메모리에 저장된 상위 비트(이하, 버퍼 MSB라 함)를 비교함으로 폐일 위치를 검출하는, 그리고 상기 폐일 위치를 참조하여 상기 백업 메모리에 저장된 하위 비트를 복구한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 플래시 MSB와 상기 버퍼 MSB를 비교하기 위한 비교기; 상기 폐일 위치를 검출하고 저장하기 위한 폐일 위치 검출기; 및 상기 폐일 위치를 참조하여 상기 백업 메모리에 저장된 하위 비트를 복구하기 위한 리페어 회로를 포함한다. 상기 메모리 컨트롤러는 상기 하위 비트를 상기 백업 메모리에 백업하기 전에, 상기 하위 비트의 에러를 정정하기 위한 ECC 회로를 더 포함한다.
또 다른 실시 예로서, 상기 메모리 컨트롤러는 상기 복구된 하위 비트 및 상기 버퍼 MSB를 사용하여 다시 프로그램 동작을 수행한다. 상기 복수의 버퍼 메모리 또는 상기 백업 메모리는 랜덤 액세스 메모리이다. 상기 복수의 버퍼 메모리 및 상 기 백업 메모리는 하나의 랜덤 액세스 메모리로 이루어질 수도 있다. 상기 플래시 메모리 및 상기 메모리 컨트롤러는 하나의 메모리 카드 내에 집적될 수 있다.
한편, 본 발명은 메모리 시스템의 프로그램 방법에 관한 것이다. 상기 메모리 시스템은 하나의 메모리 셀에 하위 비트 및 상위 비트를 저장하는 플래시 메모리; 및 상기 하위 비트 및 상기 상위 비트를 임시로 저장하기 위한 버퍼 메모리 및 상기 하이 비트를 백업하기 위한 백업 메모리를 갖는 메모리 컨트롤러를 포함한다.
상기 메모리 시스템의 프로그램 방법은 상기 하위 비트를 상기 플래시 메모리에 프로그램하는 단계; 및 상기 상위 비트를 상기 버퍼 메모리에 저장하는 단계; 상기 버퍼 메모리에 저장된 상위 비트를 상기 플래시 메모리에 프로그램하고 프로그램 검증하는 단계; 상기 프로그램 검증 결과, 폐일이 발생한 경우에 상기 하위 비트를 상기 백업 메모리에 백업하는 단계; 상기 플래시 메모리로부터 읽은 상위 비트(이하, 플래시 MSB라 함)와 상기 버퍼 메모리에 저장된 상위 비트(이하, 버퍼 MSB라 함)를 비교함으로 폐일 위치를 검출하는 단계; 및 상기 폐일 위치를 참조하여 상기 백업 메모리에 저장된 하위 비트를 복구하는 단계를 포함한다.
실시 예로서, 상기 하위 비트를 백업하기 전에, 상기 하위 비트를 읽고, 상기 하위 비트의 에러를 정정하는 단계를 더 포함한다. 상기 복구된 하위 비트 및 상기 버퍼 MSB를 사용하여 다시 프로그램 동작을 수행하는 단계를 더 포함한다. 상기 다시 프로그램 동작은 수행하는 단계에서, 에러가 발생한 메모리 블록은 배드 블록으로 처리되고, 상기 복구된 하위 비트 및 상기 버퍼 MSB는 다른 메모리 블록에 프로그램된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이행하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 3은 본 발명에 따른 메모리 시스템의 제 1 실시 예를 보여주는 블록도이다. 도 3을 참조하면, 본 발명에 따른 메모리 시스템(200)은 호스트(210), 메모리 컨트롤러(220), 그리고 플래시 메모리(230)를 포함한다. 여기에서, 플래시 메모리(230)는 하나의 메모리 셀에 멀티 비트 데이터를 저장할 수 있다. 본 발명에 따른 메모리 시스템(200)은 하위 비트(LSB)를 먼저 프로그램하고, 상위 비트(MSB)가 나중에 프로그램한다.
도 3에서, 메모리 컨트롤러(220) 및 플래시 메모리(230)는 하나의 메모리 카드 내에 포함될 수 있다. 이러한 메모리 카드에는 MMC(Multi_Media Card), SD 카드, XD 카드, CF 카드, SIM 카드 등이 포함된다. 또한, 이러한 메모리 카드는 디지털 카메라, 휴대폰, MP3 플레이어, PMP 등과 같은 호스트(210)에 접속되어 사용된다.
메모리 컨트롤러(220)는 호스트(210)로부터 커맨드(Command)를 입력받고, 입력된 커맨드에 따라 플래시 메모리(230)의 제반 동작(예를 들면, 쓰기 또는 읽기 동작)을 제어한다. 도 3을 참조하면, 메모리 컨트롤러(220)는 버퍼 메모리(221)와 LSB 백업 메모리(222)를 포함한다.
버퍼 메모리(221)는 플래시 메모리(230)에 쓰여질 데이터 또는 플래시 메모 리(230)로부터 읽은 데이터를 임시로 저장하는 데 사용된다. 버퍼 메모리(221)에 저장된 데이터는 메모리 컨트롤러(220)의 제어에 의해 플래시 메모리(230) 또는 호스트(210) 전송된다. 버퍼 메모리(221)는 랜덤 액세스 메모리(RAM), 예를 들면, SRAM이나 DRAM 등으로 구현될 수 있다.
본 발명에 따른 메모리 시스템(200)은 메모리 컨트롤러(220) 내에 LSB 백업 메모리(222)를 포함한다. LSB 백업 메모리(222)는 플래시 메모리(230)에 멀티 비트 데이터(multi bit data)를 프로그램하는 경우에 사용된다.
일반적으로, 플래시 메모리(230)에는 하위 비트(LSB)가 쓰여진 다음에, 상위 비트(MSB)가 쓰여진다. 그러나 하위 비트(LSB)가 이미 쓰여진 플래시 메모리(230)에 상위 비트(MSB)를 쓰고자 할 때, 하위 비트 데이터(LSB)가 손상될 수 있다. 즉, 상위 비트(MSB)를 프로그램하는 과정에서, 프로그램 폐일(fail)이 발생하면, 이미 쓰여진 하위 비트(LSB)도 함께 잃게 된다. LSB 백업 메모리(222)는 이러한 경우에 대비하여, 상위 비트(MSB)를 쓰기 전에, 플래시 메모리(230)에 쓰여진 하위 비트(LSB)를 백업(backup)하는 데 사용된다.
LSB 백업 메모리(222)는 버퍼 메모리(221)와 마찬가지로 랜덤 액세스 메모리(RAM)으로 구현될 수 있다. 도 3에서, 버퍼 메모리(221)와 LSB 백업 메모리(222)는 별도의 메모리로 구분되어 있지만, 하나의 메모리로 합하여질 수 있다. 즉, 하나의 랜덤 액세스 메모리(RAM) 내에 데이터를 임시 저장하기 위한 버퍼 영역과 하위 비트(LSB)를 백업하기 위한 백업 영역을 갖도록 구현될 수도 있다.
계속해서 도 3을 참조하면, 플래시 메모리(230)는 셀 어레이(231), 디코 더(232), 페이지 버퍼(233), 비트 라인 선택 회로(234), 데이터 버퍼(235), 그리고 제어 유닛(236)을 구비한다. 도 3에서는 예로서 낸드 플래시 메모리가 도시되어 있다.
셀 어레이(231)는 복수의 메모리 블록(도시되지 않음)으로 구성된다. 각각의 메모리 블록은 복수의 페이지(예를 들면, 32 pages, 64 pages)로 구성되며, 각각의 페이지는 하나의 워드 라인(WL)을 공유하는 복수의 메모리 셀(예를 들면, 512Byte, 2K Byte)로 구성된다. 낸드 플래시 메모리의 경우에, 소거 동작은 메모리 블록 단위로 수행되며, 읽기 및 쓰기 동작은 페이지 단위로 수행된다.
한편, 각각의 메모리 셀은 멀티 비트 데이터(예를 들면, 2비트)를 저장할 수 있다. 즉, 도 2에서 설명한 바와 같이, 각각의 메모리 셀은 문턱 전압 분포에 따라 4개의 상태(state) 또는 레벨(level)을 갖는다. 도 2를 참조하면, 각각의 메모리 셀은 프로그램 동작 후에, (11, 01, 10, 00) 상태 중 어느 하나를 갖는다. 여기에서, 하위 비트(LSB)는 (1, 1, 0, 0)이고, 상위 비트(MSB)는 (1, 0, 1, 0)이다.
디코더(232)는 워드 라인(WL0~WLn)을 통해 셀 어레이(231)와 연결되며, 제어 유닛(236)에 의해 제어된다. 디코더(232)는 메모리 컨트롤러(220)로부터 어드레스(ADDR)를 입력받고, 하나의 워드 라인(예를 들면, WL0)을 선택하거나, 비트 라인(BL)을 선택하도록 선택 신호(Yi)를 발생한다. 페이지 버퍼(233)는 비트 라인(BL0~BLm)을 통해 셀 어레이(231)와 연결된다.
페이지 버퍼(233)는 버퍼 메모리(221)로부터 로드(load)된 데이터를 저장한다. 페이지 버퍼(233)에는 한 페이지 분량의 데이터가 로드되며, 로드된 데이터는 프로그램 동작 시에 선택된 페이지(예를 들면, page0)에 동시에 프로그램된다. 반대로, 페이지 버퍼(233)는 읽기 동작 시에 페이지(page0)로부터 데이터를 읽고, 읽은 데이터를 임시로 저장한다. 페이지 버퍼(233)에 저장된 데이터는 읽기 인에이블 신호(nRE, 도시되지 않음)에 응답하여 버퍼 메모리(221) 또는 LSB 백업 메모리(222)로 전송된다.
비트 라인 선택회로(234)는 선택 신호(Yi)에 응답하여 비트 라인을 선택하기 위한 회로이다. 데이터 버퍼(235)는 메모리 컨트롤러(235)와 플래시 메모리(230) 사이의 데이터 전송에 사용되는 입출력용 버퍼이다. 제어 유닛(236)은 메모리 컨트롤러(220)로부터 제어 신호를 입력받고, 플래시 메모리(230)의 내부 동작을 제어하기 위한 회로이다.
본 발명의 제 1 실시 예에 따른 메모리 시스템(200)은 메모리 컨트롤러(220) 내에 LSB 백업 메모리(222)를 구비한다. 본 발명은 상위 비트(MSB)를 프로그램하기 전에, 하위 비트(LSB)를 LSB 백업 메모리(222)에 저장한다. 그 다음에, 상위 비트(MSB)를 프로그램한다. 만약, 상위 비트(MSB)가 셀 어레이(231)에 정상적으로 프로그램되었으면, LSB 백업 메모리(222)에 저장되어 있는 하위 비트(LSB)를 소거한다.
그러나 상위 비트(MSB)가 정상적으로 프로그램되지 않고 셀 어레이(231)에 저장된 하위 비트(LSB)가 손상되었다면, 프로그램 폐일(fail)된 메모리 셀을 포함하는 메모리 블록(block)을 배드 블록(bad block)으로 처리한다. 그 다음에, LSB 백업 메모리(222)에 저장되어 있는 하위 비트(LSB)를 다른 메모리 블록에 프로그램 한다. 그리고 버퍼 메모리(221)에 저장되어 있는 상위 비트(MSB)를 프로그램한다.
본 발명에 의하면, 멀티 비트 데이터를 프로그램하는 경우에, 하위 비트(LSB)의 손실을 방지함은 물론, 하위 비트(LSB)를 안전하게 관리할 수 있다.
도 4는 도 3에 도시된 메모리 시스템의 멀티 비트 데이터 프로그램 동작을 설명하기 위한 순서도이다. 이하에서는 도 3 및 도 4를 참조하여, 2비트 데이터가 플래시 메모리(230)의 선택된 페이지(page0)에 프로그램되는 과정이 설명된다. 2비트 데이터 중에서, 먼저 프로그램되는 데이터는 하위 비트(LSB)이고, 나중에 프로그램되는 데이터는 상위 비트(MSB)이다.
S110 단계에서, 하위 비트(LSB)는 플래시 메모리(230)의 어느 메모리 블록(이하, 제 1 메모리 블록이라 함)에 프로그램된다. 여기에서, 하위 비트(LSB)는 메모리 컨트롤러(220) 내의 버퍼 메모리(221)에 저장된 다음에, 제 1 메모리 블록의 선택된 페이지(page0)에 프로그램된다.
S120 단계는 상위 비트(MSB)를 프로그램하기 전에, 하위 비트(LSB)를 메모리 컨트롤러(220) 내의 LSB 백업 메모리(222)에 백업한다. 즉, 플래시 메모리(230)는 제 1 메모리 블록의 선택된 페이지(page0)에 저장된 하위 비트(LSB)를 읽고, 페이지 버퍼(233)에 저장한다. 페이지 버퍼(233)에 저장된 하위 비트(LSB)는 읽기 인에이블 신호(nRE)에 응답하여 LSB 백업 메모리(222)에 저장된다.
S130 단계에서, 상위 비트(MSB)는 플래시 메모리(230)의 제 1 메모리 블록의 선택된 페이지(page0)에 프로그램된다. 상위 비트(MSB)는 메모리 컨트롤러(220) 내의 버퍼 메모리(221)에 저장된 다음에, 선택된 페이지(page0)에 프로그램된다.
S140 단계에서, 상위 비트(MSB)를 프로그램 한 다음에 프로그램 검증(program verify) 동작이 수행된다. 즉, 프로그램 폐일(fail) 여부가 판별된다. 만약, 프로그램 폐일이 아니면(No), 즉 멀티 비트 데이터가 정상적으로 프로그램되었으면, 해당 페이지(page0)에 대한 프로그램 동작은 종료된다. 이때 LSB 백업 메모리(222)에 저장되어 있는 하위 비트(LSB)는 소거된다. 만약, 프로그램 폐일이면(Yes), S150 및 S160 단계가 수행된다.
S150 단계에서, LSB 백업 메모리(222)에 저장된 하위 비트(LSB)는 플래시 메모리(230)의 다른 메모리 블록(이하, 제 2 메모리 블록이라 함)에 프로그램된다. 구체적으로, 제 2 메모리 블록의 다른 선택된 페이지(이하, page1이라 함)에 프로그램된다. 그리고 프로그램 폐일(fail)이 발생한 제 1 메모리 블록은 배드 블록(bad block)으로 처리된다.
S160 단계에서, 상위 비트(MSB)는 제 2 메모리 블록의 선택된 페이지(page1)에 프로그램된다. 여기에서, 플래시 메모리(230)는 메모리 컨트롤러(220) 내의 버퍼 메모리(221)로부터 상위 비트(MSB)를 입력받는다.
본 발명에 따른 메모리 시스템의 프로그램 방법에 의하면, 멀티 비트 데이터 프로그램 동작 시에 하위 비트(LSB)의 손실을 방지할 수 있다.
도 5는 본 발명에 따른 메모리 시스템의 제 2 실시 예를 보여주는 블록도이다. 도 5를 참조하면, 본 발명에 따른 메모리 시스템(300)은 호스트(310), 메모리 컨트롤러(320), 제 1 플래시 메모리(330), 그리고 제 2 플래시 메모리(340)를 구비한다.
제 1 및 제 2 플래시 메모리(330, 340)는 도 3에서 설명한 플래시 메모리(230)와 마찬가지로, 하나의 메모리 셀에 멀티 비트 데이터(multi bit data)를 저장할 수 있다. 또한, 메모리 컨트롤러(320), 제 1 및 제 2 플래시 메모리(330, 340)는 하나의 메모리 카드로 집적될 수 있다.
메모리 컨트롤러(320)는 호스트(310)로부터 커맨드(command)를 입력받고, 제 1 및 제 2 플래시 메모리(330, 340)의 제반 동작을 제어한다. 메모리 컨트롤러(320)는 제 1 및 제 2 칩 선택 신호(CS1, CS2)를 발생한다. 제 1 칩 선택 신호(CS1)는 제 1 플래시 메모리(330)를 선택하기 위한 신호이고, 제 2 칩 선택 신호(CS2)는 제 2 플래시 메모리(340)를 선택하기 위한 신호이다.
도 5를 참조하면, 메모리 컨트롤러(320)는 제 1 및 제 2 버퍼 메모리(321, 323), 제 1 및 제 2 LSB 백업 메모리(322, 324)를 포함한다. 제 1 버퍼 메모리(321)와 제 1 LSB 백업 메모리(321, 322)는 제 1 플래시 메모리(330)의 쓰기 또는 읽기 동작에 사용하는 메모리이다. 그리고 제 2 버퍼 메모리(323)와 제 2 LSB 백업 메모리(323, 324)는 제 2 플래시 메모리(340)의 쓰기 또는 읽기 동작에 사용하는 메모리이다.
제 1 및 제 2 플래시 메모리(330, 340)는 각각 칩 선택 신호(CS1, CS2)에 의해 선택된다. 도 5에서, 제 1 및 제 2 플래시 메모리(330, 340)는 간단하게 셀 어레이(331, 341) 및 페이지 버퍼(332, 342)를 포함한다. 제 1 및 제 2 플래시 메모리(330, 340)의 내부 구성 및 동작 원리는 도 3에 도시된 바와 같다.
이하에서는 도 5를 참조하여, 제 1 및 제 2 플래시 메모리(330)의 셀 어레 이(331, 341)에 멀티 비트 데이터(multi bit data)가 쓰여 지는 동작을 살펴본다. 제 1 플래시 메모리(330)의 프로그램 동작이 먼저 수행된 다음에, 제 2 플래시 메모리(340)의 프로그램 동작이 수행된다고 가정한다.
먼저, 제 1 칩 선택 신호(CS1)에 의해, 제 1 플래시 메모리(330)가 활성화 된다. 제 1 플래시 메모리(330)의 선택된 페이지(이하, page2라 함)에 하위 비트(LSB)가 쓰여진다. 메모리 컨트롤러(320)는 제 1 플래시 메모리(330)에 상위 비트(MSB)를 쓰기 전에, 페이지(page2)에 있는 하위 비트(LSB)를 읽고, 제 1 LSB 백업 메모리(322)에 백업한다. 그 다음에, 메모리 컨트롤러(320)는 제 1 버퍼 메모리(321)에 저장된 상위 비트(MSB)를 페이지 버퍼(332)를 통해 페이지(page2)에 프로그램한다.
상위 비트(MSB)를 프로그램한 후, 페이지(page2)에 프로그램이 재대로 되었는지를 검증한다. 프로그램 검증 결과, 프로그램 폐일(fail)이면, 즉 정상적으로 프로그램되지 않은 데이터가 존재하면, 프로그램 전압을 증가해가면서 수차례 프로그램 동작 및 프로그램 검증 동작을 반복한다. 수차례의 프로그램 동작으로, 페이지(page2)의 모든 데이터가 정상적으로 프로그램되면, 메모리 컨트롤러(320)는 제 1 LSB 백업 메모리(322)에 저장되어 있는 하위 비트(LSB)를 소거한다.
그러나 수차례의 프로그램 동작을 하여도, 정상적으로 프로그램되지 않은 데이터가 존재하면, 메모리 컨트롤러(320)는 프로그램 폐일이 발생한 메모리 셀을 포함하는 메모리 블록을 배드 블록(bad block)으로 처리한다. 그 다음에, 메모리 컨트롤러(320)는 제 1 LSB 백업 메모리(322)에 저장된 하위 비트(LSB)를 다른 메모리 블록의 선택된 페이지(이하, page3라 함)에 프로그램한다. LSB 데이터를 프로그램 한 다음에, 제 1 버퍼 메모리(321)에 저장된 상위 비트(MSB)를 페이지(page3)에 프로그램한다.
제 2 칩 선택 신호(CS2)가 발생한 경우에는 제 2 플래시 메모리(340)가 활성화된다. 이때 제 2 플래시 메모리(340)에 멀티 비트 데이터가 프로그램된다. 제 2 플래시 메모리(340)의 프로그램 동작은 제 1 플래시 메모리(330)의 프로그램 동작과 동일하다.
다만, 제 2 플래시 메모리(340)에 멀티 비트 데이터를 프로그램하고자 하는 경우에는, 메모리 컨트롤로(320) 내의 제 2 버퍼 메모리(323) 및 제 2 LSB 백업 메모리(324)를 이용한다. 여기에서, 제 2 버퍼 메모리(323)는 제 1 버퍼 메모리(321)와 동일한 기능을 수행하며, 제 2 LSB 백업 메모리(324)는 제 1 LSB 백업 메모리(322)와 동일한 기능을 수행한다.
한편, 도 5에서 제 1 및 제 2 버퍼 메모리(321, 323), 제 1 및 제 2 LSB 백업 메모리(322, 324)는 하나의 메모리로 구현될 수 있다. 즉, 하나의 랜덤 액세스 메모리가 4개의 영역으로 구분되어 사용될 수 있다.
그러나 도 3 및 도 5에 도시된 메모리 시스템은 MSB 프로그램 전에, 항상 LSB를 읽고, 이를 백업해야 하므로, 멀티 비트 데이터를 프로그램하는 데 전체 프로그램 시간이 많이 소요되는 문제점이 있다. 이러한 문제점으로 인해 메모리 시스템의 데이터 프로그램 성능(performance)이 나빠질 수 있다.
또한, 도 3 및 도 5에 도시된 메모리 시스템은 LSB 데이터를 백업하기 위한 백업 메모리를 메모리 컨트롤러 내에 구비해야 한다. 특히, 하나의 메모리 컨트롤러가 여러 개의 플래시 메모리를 제어하는 경우에는, 각각의 플래시 메모리의 LSB 데이터를 백업하기 위한 백업 메모리를 필요로 한다. 예를 들면, 도 5에 도시된 메모리 시스템(300)은, 도 3에 도시된 메모리 시스템(200)과 비교하여, 메모리 컨트롤러(320) 내에 2배의 백업 메모리를 필요로 한다.
이하에서는 MSB 프로그램 전에 LSB를 항상 백업함으로 전체 프로그램 시간이 증가하는 문제와, 플래시 메모리의 수가 증가함에 따라 메모리 컨트롤러 내에 백업 메모리의 수를 증가해야 하는 문제를 해결할 수 있는 메모리 시스템이 제공된다.
도 6은 본 발명에 따른 메모리 시스템의 제 3 실시 예를 보여주는 블록도이다. 도 6을 참조하면, 본 발명에 따른 메모리 시스템(400)은 호스트(410), 메모리 컨트롤러(420), 그리고 플래시 메모리(430)를 포함한다. 도 6에서, 메모리 컨트롤러(420) 및 플래시 메모리(430)는 하나의 메모리 카드 내에 포함될 수 있다.
메모리 컨트롤러(420)는 호스트(410)로부터 커맨드(Command)를 입력받고, 입력된 커맨드에 따라 플래시 메모리(430)의 제반 동작(예를 들면, 쓰기 또는 읽기 동작)을 제어한다. 도 6을 참조하면, 메모리 컨트롤러(420)는 버퍼 메모리(421), 백업 메모리(422), ECC 회로(423), 비교기(424), 페일 위치 검출기(425), 그리고 리페어 회로(426)를 포함한다.
버퍼 메모리(421)는 플래시 메모리(430)에 쓰여질 데이터 또는 플래시 메모리(430)로부터 읽은 데이터를 임시로 저장하는 데 사용된다. 버퍼 메모리(421)에 저장된 데이터는 메모리 컨트롤러(420)의 제어에 의해 플래시 메모리(430) 또는 호 스트(410) 전송된다.
백업 메모리(422)는 MSB 프로그램 시에 폐일이 발생한 경우에, LSB 데이터를 저장하는 데 사용된다. 하위 비트(LSB)가 이미 쓰여진 플래시 메모리(430)에 상위 비트(MSB)를 쓰고자 할 때, 하위 비트 데이터(LSB)가 손상될 수 있다. 즉, 상위 비트(MSB)를 프로그램하는 과정에서, 프로그램 폐일(fail)이 발생하면, 이미 쓰여진 하위 비트(LSB)도 함께 잃게 된다. 본 발명에 따른 메모리 시스템(400)은 손실된 LSB 데이터를 복구(repair)할 수 있다. 백업 메모리(422)는 복구된 LSB 데이터를 저장하는 데 사용된다.
도 6에서, 버퍼 메모리(421)와 백업 메모리(422)는 별도의 메모리로 구분되어 있지만, 하나의 메모리로 합하여질 수 있다. 즉, 하나의 랜덤 액세스 메모리(RAM) 내에 버퍼 메모리와 백업 메모리가 모두 포함되도록 구현될 수도 있다.
ECC(Error Correction Code) 회로(423)는 소정의 비트 에러를 정정하기 위해 사용된다. 예를 들면, 4 비트/512 바이트 ECC 회로는 512 바이트마다 4 비트의 에러를 정정할 수 있다. 이 경우에는 512 바이트 중에서 4 비트 이하에서 에러가 발생한 경우에 손상된 데이터를 정정할 수 있다.
도 6에서, ECC 회로(423)는 MSB 프로그램 시에 폐일이 발생한 경우에, 손상되었거나 손상 가능성이 있는 LSB 데이터를 정정한다. 여기에서, LSB 데이터는 백업 메모리(422)에 저장된 다음에 수정된다. ECC 회로(423)는 본 발명을 위해 별도로 구성되지 않을 수도 있다. 즉, 일반적으로 사용되는 ECC 회로가 사용될 수도 있다. 정정된 LSB 데이터는 백업 메모리(422)에 저장되어 있다.
그러나 위의 예에서 4 비트 이상의 에러가 발생한 경우에는, ECC 회로(423)는 손상된 LSB 데이터를 정정할 수 없다. 본 발명에 따른 메모리 시스템(420)에 의하면, 이러한 LSB 데이터까지도 모두 복구(repair)할 수 있다.
비교기(424)는 MSB 프로그램 시에 폐일이 발생한 경우에, 플래시 메모리(430)로부터 읽은 MSB(이하, 플래시 MSB라 함)와 버퍼 메모리(421)에 저장된 MSB(이하 버퍼 MSB라 함)를 비교한다. 즉, 비교기(424)는 플래시 MSB와 버퍼 MSB를 한 비트씩 비교하고, 비교 결과를 폐일 위치 검출기(425)로 제공한다.
폐일 위치 검출기(425)는 비교기(424)로부터 비교 결과를 입력받고, 폐일 위치를 검출한다. 폐일 위치 검출기(425)는 폐일 위치에 해당하는 플래시 메모리(430)의 어드레스를 저장한다. 폐일 위치 검출기(425)는 폐일 위치를 리페어 회로(426)에 제공한다.
리페어 회로(426)는 폐일 위치에 해당하는 LSB 데이터를 복구한다. MSB 프로그램 폐일 시에 손상된 LSB 데이터는 백업 메모리(422)에 저장된다. 여기에서, 손상된 LSB 데이터는 ECC 회로(423)에 의해서도 정정이 안된 데이터를 포함한다. 비교기(424), 폐일 위치 검출기(425), 그리고 리페어 회로(426)의 동작 원리는 도 7 및 도 8을 참조하여 상세히 설명된다.
계속해서 도 6을 참조하면, 플래시 메모리(430)는 셀 어레이(431), 디코더(432), 페이지 버퍼(433), 비트 라인 선택 회로(434), 데이터 버퍼(435), 그리고 제어 유닛(436)을 구비한다. 플래시 메모리(430)의 내부 구성 및 동작 원리는 도 3에 도시된 바와 같다.
도 6에서는, 워드 라인(WL0)을 공유하는 페이지(page0)가 점선으로 도시되어 있다. 페이지(page0)의 특정 셀(검은 색으로 표시됨)은 플래그 셀을 의미한다. 플래그 셀은 페이지(page0)가 하위 비트 또는 상위 비트의 프로그램 여부를 표시하기 위한 것이다.
도 6에 도시된 메모리 시스템(400)은 MSB 프로그램 폐일 시에, 플래시 MSB와 버퍼 MSB를 비교함으로 폐일 위치를 검출하고, 폐일 위치에 존재하는 LSB 데이터를 복구(repair)한다. 도 6에 도시된 메모리 시스템(400)은 MSB 프로그램 폐일 시에만 LSB 데이터를 백업하고, 손상된 LSB 데이터를 복구한다.
따라서, 도 6에 도시된 메모리 시스템(400)에 의하면, MSB 프로그램 전에 항상 LSB 데이터를 백업하지 않기 때문에, 도 3 및 도 5에 도시된 메모리 시스템에 비해, 전체 프로그램 시간을 크게 줄일 수 있다. 또한, 도 6에 도시된 메모리 시스템(400)은 ECC 회로 및 MSB 비교를 통해 손상된 LSB 데이터를 완전하게 복구할 수 있기 때문에, 데이터 신뢰성을 확보할 수 있다.
한편, 프로그램 폐일(fail)된 메모리 셀을 포함하는 메모리 블록(block)은 배드 블록(bad block)으로 처리된다. 그 다음에, 백업 메모리(422)에 저장되어 있는 하위 비트(LSB)를 다른 메모리 블록에 프로그램한다. 그리고 버퍼 메모리(421)에 저장되어 있는 상위 비트(MSB)를 프로그램한다. 배드 블록 처리 및 다른 메모리 블록으로의 재 프로그램(reprogram) 동작은 도 3 내지 도 5에서 설명한 방식과 동일하다.
도 7은 도 6에 도시된 메모리 시스템의 멀티 비트 프로그램 동작을 설명하기 위한 다이어그램이다. 도 7(a)는 하위 비트 프로그램 동작을 보여주고, 도 7(b)는 상위 비트 프로그램 동작을 보여준다. 그리고 도 7(a) 및 도 7(b)에는 하위 비트 및 상위 비트 프로그램 동작 시의 플래그 셀(flag cell)의 상태가 도시되어 있다. 도 7에서, 가로 축은 메모리 셀의 문턱 전압이며, 세로 축은 메모리 셀들의 산포이다. VR1, VR2, VR3는 메모리 셀의 레벨을 결정하기 위한 읽기 전압(read voltage)이다.
도 7(a)를 참조하면, VR1을 기준으로 이보다 낮은 문턱 전압을 갖는 메모리 셀은 하위 비트 1을 저장하고, 높은 문턱 전압을 갖는 메모리 셀은 하위 비트 0을 저장한다. 하위 비트 1은 소거 상태(erase state)를 의미하고, 하위 비트 0은 프로그램 상태(program state)를 의미한다.
도 6에 도시된 플래그 셀(flag cell)에는 하위 비트 1 또는 0의 프로그램 여부가 저장된다. 플래그 셀이 데이터 1을 저장하고 있으면, 페이지(page0)에 하위 비트가 프로그램된 것을 의미한다. 반면에, 도 7(b)에서 볼 수 있듯이, 플래그 셀이 데이터 0을 저장하고 있으면, 페이지(page0)에 하위 비트 및 상위 비트가 프로그램된 것을 의미한다.
상위 비트 프로그램 동작이 정상적으로 수행되면, 하위 비트(LSB)가 1인 메모리 셀은 상위 비트(MSB)에 따라 데이터 11 또는 01을 저장한다. 하위 비트(LSB)가 0인 메모리 셀은 상위 비트(MSB)에 따라 데이터 10 또는 00을 저장한다. 그러나 도 7에 도시된 프로그램 방법은 상위 비트 프로그램 폐일 또는 에러로 인해, 하위 비트(LSB)가 바뀌는 경우가 발생한다.
먼저, 하위 비트(LSB)가 1인 메모리 셀에 상위 비트(MSB) 0이 프로그램되는 경우를 살펴보자. 상위 비트 프로그램 동작이 정상적으로 수행되면, 하위 비트(LSB) 1인 메모리 셀은 2비트 데이터 01을 저장하게 된다. 그러나 상위 비트 프로그램 동작 시에 에러가 발생하면, 메모리 셀은 01 데이터를 저장하지 않고 11 데이터를 저장하게 된다. 이 경우에는 하위 비트(LSB)가 바뀌지 않는다. 프로그램 폐일이 발생하더라도, 하위 비트(LSB)는 1을 그대로 유지한다.
다음으로, 하위 비트(LSB)가 0인 메모리 셀에 상위 비트(MSB) 1 또는 0이 프로그램되는 경우를 살펴보자. 도 7(a)의 하위 비트(LSB) 0인 메모리 셀의 문턱 전압 분포는 도 7(b)의 01과 10 상태인 메모리 셀의 문턱 전압 분포에 해당된다.
예를 들면, 도 7(a)의 A 문턱 전압을 갖는 메모리 셀은 도 7(b)의 A' 문턱 전압을 갖는 메모리 셀에 대응된다. 여기에서, A' 문턱 전압을 갖는 메모리 셀은 데이터 01을 저장한다. 또한, 도 7(a)의 B 문턱 전압을 갖는 메모리 셀은 도 7(b)의 B' 문턱 전압을 갖는 메모리 셀에 대응된다. 여기에서, B' 문턱 전압을 갖는 메모리 셀은 데이터 10을 저장한다.
하위 비트(LSB) 0인 메모리 셀에 상위 비트(MSB) 1이 정상적으로 프로그램되면, 메모리 셀은 데이터 10을 저장하게 된다. 또한, 하위 비트(LSB) 0인 메모리 셀에 상위 비트(MSB) 0이 정상적으로 프로그램되면, 메모리 셀은 데이터 00을 저장하게 된다.
상위 비트(MSB) 1을 프로그램하는 경우, 즉 데이터 10을 프로그램하는 경우에는, 하위 비트 0인 메모리 셀의 문턱 전압을 조금 높은 쪽으로 이동하면 된다. 그러나 상위 비트(MSB) 1을 프로그램하는 과정에서 에러가 발생하거나 메모리 셀의 결함으로 충분히 프로그램되지 않은 경우가 발생할 수 있다.
이때, A 문턱 전압을 갖는 메모리 셀은 10 상태로 프로그램되지 못하고, 01 상태에 있게 된다. 이 경우에, 하위 비트(LSB)가 0에서 1로 바뀌는 문제가 발생한다. 즉, 하위 비트(LSB)가 상위 비트 프로그램 전에는 0이지만, 상위 비트 프로그램 후에는 1로 바뀌게 된다.
B 문턱 전압을 갖는 메모리 셀은 프로그램 에러가 발생한 경우에, 00 상태로 프로그램되지 못하고, 10 상태 있게 된다. 이 경우에, 하위 비트(LSB)는 0을 그대로 유지한다. 즉, B 문턱 전압을 갖는 메모리 셀은 MSB 프로그램 동작 시에 에러가 발생하더라도 하위 비트(LSB)를 잃지 않는다.
이상에서 설명한 바와 같이, 도 6에 도시된 메모리 시스템은 상위 비트 프로그램 동작의 에러로 인해, 하위 비트(LSB)가 바뀌는 경우가 발생한다. 즉, A 문턱 전압을 갖는 메모리 셀은 상위 비트 프로그램 폐일로 인해, A' 문턱 전압을 가질 수 있다. 이때, 하위 비트(LSB)는 0에서 1로 바뀌게 된다. 그리고 이 경우 외에는 상위 비트 프로그램 폐일이 발생하더라도, 하위 비트(LSB)는 바뀌지 않는다. 이러한 성질을 이용한 메모리 시스템의 프로그램 방법이 이하에서 설명된다.
도 8은 도 6에 도시된 메모리 시스템의 에러 위치 검출 동작 및 LSB 복구 동작을 예시적으로 설명하기 위한 다이어그램이다. 도 8(a)는 프로그램하고자 하는 원본 데이터를 보여주고, 도 8(b)는 선택된 페이지(page0)에 실제로 프로그램된 데이터를 보여준다.
도 8(b)에서 A1, A2,… , An은 메모리 셀의 위치를 나타내는 어드레스를 의미한다. 도 8(a) 및 도 8(b)에 도시된 바와 같이, 페이지(page0)에 상위 비트(MSB)를 프로그램하는 과정에서, 어드레스 A2 및 An에서 프로그램 폐일이 발생한 것으로 가정한다. 즉, 폐일 위치는 A2 및 An이다. 프로그램 폐일로 인해, A2 및 An에 해당하는 메모리 셀에는 데이터 10이 프로그램되어 있지 않고, 데이터 01이 프로그램되어 있다.
도 8(c) 및 도 8(d)는 도 6의 비교기(424) 및 폐일 위치 검출기(425)의 동작을 보여준다. 도 8(c)는 플래시 메모리(430)로부터 읽은 플래시 MSB를 보여주고, 도 8(d)는 버퍼 메모리(421)에 저장된 버퍼 MSB를 보여준다. 비교기(424)는 플래시 MSB와 버퍼 MSB를 한 비트 단위로 비교한다. 폐일 위치 검출기(4250는 비교기(424)의 비교 결과를 참조하여, 폐일 위치(예를 들면, A2, An)를 검출한다.
도 8(e)는 백업 메모리(도 6, 422)에 백업 되어 있는 LSB 데이터를 보여주고, 도 8(f)는 복구된 LSB 데이터를 보여준다. 도 6의 리페어 회로(426)는 폐일 위치 검출기(425)로부터 폐일 위치(A2, An)를 입력받고, 폐일 위치(A2, An)에 있는 LSB 데이터를 1에서 0으로 바꾸어 준다. 이로써, 손상된 LSB 데이터는 모두 복구된다. 또한, MSB 데이터는 버퍼 메모리(421)에 저장되어 있기 때문에, 프로그램 폐일된 멀티 비트 데이터를 모두 정상적으로 복구할 수 있다.
도 9는 도 6에 도시된 메모리 시스템의 멀티 비트 데이터 프로그램 동작을 설명하기 위한 순서도이다. 이하에서는 도 6 내지 도 9를 참조하여, 2비트 데이터가 플래시 메모리(430)에 프로그램되는 과정이 설명된다.
S205 단계에서, 하위 비트(LSB)는 플래시 메모리(430)의 선택된 페이지(page0)에 프로그램된다. 여기에서, 하위 비트(LSB)는 메모리 컨트롤러(420) 내의 버퍼 메모리(421)에 저장된 다음에, 선택된 페이지(page0)에 프로그램된다. S205 단계에서, 프로그램 검증 동작 및 에러 정정 동작이 수행됨은 이 분야의 통상의 지식을 가진 자에게 자명한 사실이다. 만약, 프로그램 검증 및 에러 정정 동작에 의해 복구가 불가능한 경우에, LSB 데이터는 다른 블록의 페이지에 재프로그램(reprogram) 된다.
S210 단계에서, 상위 비트(MSB)는 메모리 컨트롤러(420) 내의 버퍼 메모리(421)에 저장된다. 그리고 S215 단계에서, 상위 비트(MSB)는 페이지(page0)에 프로그램된다. 즉, 하위 비트(LSB) 및 상위 비트(MSB)는 동일한 워드 라인(WL0)을 공유하는 페이지(page0)에 프로그램된다. 여기에서, 페이지(page0)는 물리적 페이지(physical page)를 의미한다. 물리적 페이지에 하위 비트(LSB) 및 상위 비트(MSB)가 프로그램된다. 메모리 컨트롤러(도 6 참조, 420)는 호스트(410)로부터 논리적 페이지(logical page)를 입력받고, 이를 물리적 페이지(physical)로 변환하는 역할도 수행한다.
S220 단계에서, 상위 비트(MSB)를 프로그램 한 다음에 프로그램 검증(program verify) 동작이 수행된다. 즉, 프로그램 폐일(fail) 여부가 판별된다. 만약, 프로그램 폐일이 아니면(No), 즉 멀티 비트 데이터가 정상적으로 프로그램 되었으면, 해당 페이지(page0)에 대한 프로그램 동작은 종료된다.
S225 단계는 S220 단계에서 프로그램 폐일이 발생한 경우에 수행된다. S225 단계에서, 하위 비트(LSB) 읽기 동작이 수행된다. 예를 들면, 도 8에서 페이지(page0)에 프로그램된 LSB 데이터 (1, 1, 0, 0, 1, 0, 0, ···, 1)를 읽는다. 이 LSB 데이터는 백업 메모리(도 6 참조, 422)에 저장된다.
S230 단계에서, 읽은 LSB 데이터의 에러 정정 여부가 판별된다. 만약, 에러 정정이 가능하면(Yes), ECC 회로(도 6 참조, 423)는 백업 메모리(422)에 저장된 손실된 LSB 데이터를 정정한다. 백업 메모리(422)에 저장된 LSB 데이터 및 버퍼 메모리(421)에 저장된 MSB 데이터는 다른 메모리 블록에 재프로그램(reprogram) 된다.
S235 단계는 S230 단계에서 하위 비트(LSB)의 에러를 정정할 수 없는 경우에 수행된다. S235 단계에서는 플래시 MSB와 버퍼 MSB를 비교한다. S240 단계에서는 폐일 위치(도 8 참조, A2, An)를 검출한다. S245 단계에서는 폐일 위치를 참조하여, 손실된 하위 비트(LSB)를 복구한다.
S250 단계에서는 ECC 회로를 사용하여 최종적으로 LSB 데이터에 에러가 있는지를 조사하고, 에러가 있는 경우에는 정정한다. S250 단계의 에러 정정은 MSB 프로그램 이전에, 정상적인 LSB 데이터가 여러 원인(예를 들면, retention 등)으로 손실된 경우를 대비하기 위함이다. S255 단계에서는 백업 메모리(422)에 저장된 LSB 데이터 및 버퍼 메모리(421)에 저장된 MSB 데이터를 다른 메모리 블록에 재프로그램한다.
다시 도 6을 참조하면, 메모리 시스템(400)은 MSB 프로그램 폐일 시에만 LSB 데이터를 백업하고, 손상된 LSB 데이터를 복구한다. 따라서 메모리 시스템(400)은 MSB 프로그램 전에 항상 LSB 데이터를 백업하지 않기 때문에, 전체 프로그램 시간 을 크게 줄일 수 있다. 또한, 메모리 시스템(400)은 ECC 회로 및 MSB 비교를 통해 손상된 LSB 데이터를 완전하게 복구할 수 있기 때문에, 데이터 신뢰성을 확보할 수 있다.
도 10은 본 발명에 따른 메모리 시스템의 제 4 실시 예를 보여주는 블록도이다. 도 10을 참조하면, 본 발명에 따른 메모리 시스템(500)은 호스트(510), 메모리 컨트롤러(520), 제 1 플래시 메모리(530), 그리고 제 2 플래시 메모리(540)를 구비한다.
메모리 컨트롤러(520)는 호스트(510)로부터 커맨드(command)를 입력받고, 제 1 및 제 2 플래시 메모리(530, 540)의 제반 동작을 제어한다. 메모리 컨트롤러(520)는 버퍼 메모리(521) 및 백업 메모리(522)를 포함한다. 버퍼 메모리(521)는 제 1 및 제 2 버퍼 메모리(52a, 52b)를 포함한다. 제 1 버퍼 메모리(52a)는 제 1 플래시 메모리(530)의 쓰기 또는 읽기 동작에 사용하는 메모리이다. 제 2 버퍼 메모리(52b)는 제 2 플래시 메모리(540)의 쓰기 또는 읽기 동작에 사용하는 메모리이다.
그리고 백업 메모리(522)는 하위 비트(LSB)가 프로그램되어 있는 제 1 및 제 2 플래시 메모리(530, 540)에, 상위 비트(LSB)를 프로그램하다가, 폐일이 발생하는 경우에 하위 비트(LSB)를 백업하는 데 사용되는 메모리이다. 도 5에 도시된 메모리 시스템(300)은 제 1 및 제 2 LSB 백업 메모리(322, 324)를 필요로 함에 반하여, 도 10에 도시된 메모리 시스템(500)은 하나의 백업 메모리(522)를 필요로 한다.
도 5의 메모리 시스템(300)은 MSB 프로그램 동작 전에 항상 하위 비트(LSB) 를 백업하기 때문에, 각각의 플래시 메모리에 대응하는 LSB 백업 메모리를 필요로 한다. 그러나 도 10의 메모리 시스템(500)은 MSB 프로그램 폐일 시에만 하위 비트(LSB)를 백업하기 때문에, 하나의 백업 메모리(522)만으로도 충분하다. 확률적으로 볼 때, 제 1 및 제 2 플래시 메모리(530, 540)에서 동시에 프로그램 폐일 발생할 가능성은 매우 낮기 때문이다.
도 10에 도시된 메모리 시스템(500)에 의하면, 백업 메모리의 수를 줄임과 동시에, 프로그램 폐일 발생 시에 손실된 LSB 데이터를 완전하게 복구할 수 있다.
도 11은 본 발명에 따른 메모리 시스템의 제 5 실시 예를 보여주는 블록도이다. 도 11을 참조하면, 본 발명에 따른 메모리 시스템(600)은 호스트(610), 메모리 컨트롤러(620), 그리고 복수의 플래시 메모리(631~63n)를 구비한다.
메모리 컨트롤러(620)는 제 1 내지 제 n 플래시 메모리(631~63n)에 각각 사용되는 제 1 내지 제 n 버퍼 메모리(621~62n) 및 공유 백업 메모리(62n')를 구비한다. 도 11에는 도시되어 있지 않지만, 메모리 컨트롤러(620) 내에는 도 6 및 도 10에 도시된 ECC 회로(423, 523), 비교기(424, 524), 폐일 위치 검출기(425, 525), 그리고 리페어 회로(426, 526)를 포함한다. 각각의 플래시 메모리에 대한 멀티 비트 데이터의 프로그램 동작은 제 3 및 제 4 실시 예에서 설명한 바와 동일하다.
도 11을 참조하면, 메모리 시스템(600)은 플래시 메모리의 수가 증가하더라도 메모리 컨트롤러(620)는 하위 비트(LSB)를 백업하기 위해 하나의 백업 메모리(62n')를 필요로 한다. 따라서, 도 11에 도시된 메모리 시스템(600)에 의하면, 백업 메모리의 수를 크게 줄일 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 메모리 시스템은 멀티 비트 프로그램 동작 시에 하위 비트(LSB)가 손실되는 것을 방지할 수 있다. 도 3 내지 도 5에 도시된 메모리 시스템(200, 300)에 의하면, 상위 비트(MSB)를 프로그램하기 전에, 하위 비트(LSB)를 항상 백업한다.
그리고 도 6 내지 도 11에 도시된 메모리 시스템(400, 500, 600)에 의하면, MSB 프로그램 폐일 시에만 하위 비트(LSB)를 백업(backup)하고, 손실된 하위 비트(LSB)를 정정(correct) 또는 복구(repair)한다. 본 발명에 의하면, 프로그램 폐일로 인해 LSB 데이터가 손실되는 것을 방지하고, 데이터를 안전하게 관리할 수 있다.
본 명세서에서는 2 비트를 저장하는 플래시 메모리를 예로서 설명하고 있으나, 본 발명이 3 비트 및 그 이상의 비트를 저장하는 플래시 메모리에도 적용될 수 있음은 자명하다. 또한, 본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사항에 의해 정해져야 할 것이다.
본 발명에 따른 메모리 시스템은 MSB 프로그램 폐일 시에, 하위 비트(LSB)를 백업(backup)하고, 손실된 하위 비트(LSB)를 정정(correct) 또는 복구(repair)한다. 또한, 본 발명에 따른 메모리 시스템은 상위 비트 데이터를 프로그램하기 전에 하위 비트 데이터를 메모리 컨트롤러 내의 버퍼 메모리에 백업한다. 본 발명에 의하면, 프로그램 폐일로 인해 LSB 데이터가 손실되는 것을 방지하고, 데이터를 안전하게 관리할 수 있다.

Claims (25)

  1. 메모리 시스템에 있어서:
    하나의 메모리 셀에 하위 비트 및 상위 비트를 저장하는 플래시 메모리; 및
    상기 하위 비트 및 상기 상위 비트를 임시로 저장하기 위한 버퍼 메모리, 및 상기 하위 비트를 백업하기 위한 백업 메모리를 갖는 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는 상위 비트 프로그램 폐일 시에, 상기 플래시 메모리에 저장된 하위 비트를 상기 백업 메모리에 백업하는, 상기 플래시 메모리로부터 읽은 상위 비트(이하, 플래시 MSB라 함)와 상기 버퍼 메모리에 저장된 상위 비트(이하, 버퍼 MSB라 함)를 비교함으로 폐일 위치를 검출하는, 그리고 상기 폐일 위치를 참조하여 상기 백업 메모리에 저장된 하위 비트를 복구하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 메모리 시스템은
    하위 비트 프로그램 동작 시에 하위 비트 1 또는 0을 프로그램하고,
    상위 비트 프로그램 동작 시에는 상위 비트에 따라, 상기 하위 비트 1은 11 또는 01로 프로그램되고, 상기 하위 비트 0은 10 또는 00으로 프로그램되는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 상위 비트 프로그램 폐일은 상기 하위 비트 0을 저장하는 메모리 셀이 상기 10으로 프로그램되지 않고, 상기 01로 프로그램되는 경우에 발생하는 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 메모리 컨트롤러는
    상기 플래시 MSB와 상기 버퍼 MSB를 비교하기 위한 비교기;
    상기 폐일 위치를 검출하고 저장하기 위한 폐일 위치 검출기; 및
    상기 폐일 위치를 참조하여 상기 백업 메모리에 저장된 하위 비트를 복구하기 위한 리페어 회로를 포함하는 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 메모리 컨트롤러는 상기 하위 비트를 상기 백업 메모리에 백업하기 전에, 상기 하위 비트의 에러를 정정하기 위한 ECC 회로를 더 포함하는 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 복구된 하위 비트 및 상기 버퍼 MSB를 사용하여 다시 프로그램 동작을 수행하는 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 버퍼 메모리 또는 상기 백업 메모리는 랜덤 액세스 메모리인 것을 특징으로 하는 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 버퍼 메모리 및 상기 백업 메모리는 하나의 랜덤 액세스 메모리로 이루어지는 메모리 시스템.
  9. 제 1 항에 있어서,
    상기 플래시 메모리 및 상기 메모리 컨트롤러는 하나의 메모리 카드 내에 집적되는 메모리 시스템.
  10. 메모리 시스템에 있어서:
    하나의 메모리 셀에 하위 비트 및 상위 비트를 저장하는 복수의 플래시 메모리; 및
    각각의 플래시 메모리에 대응하는 복수의 버퍼 메모리 및 상기 복수의 플래시 메모리에 공동으로 사용되는 백업 메모리를 포함하는, 각각의 버퍼 메모리는 상기 하위 비트 및 상기 상위 비트를 임시로 저장하는, 그리고 상기 백업 메모리는 상기 하위 비트를 백업하는 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는 상위 비트 프로그램 폐일 시에, 선택된 플래시 메모 리에 저장된 하위 비트를 상기 백업 메모리에 백업하는, 상기 선택된 플래시 메모리로부터 읽은 상위 비트(이하, 플래시 MSB라 함)와 상기 선택된 플래시 메모리에 대응하는 버퍼 메모리에 저장된 상위 비트(이하, 버퍼 MSB라 함)를 비교함으로 폐일 위치를 검출하는, 그리고 상기 폐일 위치를 참조하여 상기 백업 메모리에 저장된 하위 비트를 복구하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 메모리 시스템은
    하위 비트 프로그램 동작 시에 하위 비트 1 또는 0을 프로그램하고,
    상위 비트 프로그램 동작 시에는 상위 비트에 따라, 상기 하위 비트 1은 11 또는 01로 프로그램되고, 상기 하위 비트 0은 10 또는 00으로 프로그램되는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 상위 비트 프로그램 폐일은 상기 하위 비트 0을 저장하는 메모리 셀이 상기 10으로 프로그램되지 않고, 상기 01로 프로그램되는 경우에 발생하는 메모리 시스템.
  13. 제 10 항에 있어서,
    상기 메모리 컨트롤러는
    상기 플래시 MSB와 상기 버퍼 MSB를 비교하기 위한 비교기;
    상기 폐일 위치를 검출하고 저장하기 위한 폐일 위치 검출기; 및
    상기 폐일 위치를 참조하여 상기 백업 메모리에 저장된 하위 비트를 복구하기 위한 리페어 회로를 포함하는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 메모리 컨트롤러는 상기 하위 비트를 상기 백업 메모리에 백업하기 전에, 상기 하위 비트의 에러를 정정하기 위한 ECC 회로를 더 포함하는 메모리 시스템.
  15. 제 10 항에 있어서,
    상기 메모리 컨트롤러는 상기 복구된 하위 비트 및 상기 버퍼 MSB를 사용하여 다시 프로그램 동작을 수행하는 메모리 시스템.
  16. 제 10 항에 있어서,
    상기 복수의 버퍼 메모리 또는 상기 백업 메모리는 랜덤 액세스 메모리인 것을 특징으로 하는 메모리 시스템.
  17. 제 10 항에 있어서,
    상기 복수의 버퍼 메모리 및 상기 백업 메모리는 하나의 랜덤 액세스 메모리 로 이루어지는 메모리 시스템.
  18. 제 10 항에 있어서,
    상기 복수의 플래시 메모리 및 상기 메모리 컨트롤러는 하나의 메모리 카드 내에 집적되는 메모리 시스템.
  19. 제 10 항에 있어서,
    상기 복수의 플래시 메모리는 낸드 플래시 메모리인 것을 특징으로 하는 메모리 시스템.
  20. 메모리 시스템의 프로그램 방법에 있어서:
    상기 메모리 시스템은
    하나의 메모리 셀에 하위 비트 및 상위 비트를 저장하는 플래시 메모리; 및
    상기 하위 비트 및 상기 상위 비트를 임시로 저장하기 위한 버퍼 메모리, 및 상기 하이 비트를 백업하기 위한 백업 메모리를 갖는 메모리 컨트롤러를 포함하고,
    상기 메모리 시스템의 프로그램 방법은
    상기 하위 비트를 상기 플래시 메모리에 프로그램하는 단계; 및
    상기 상위 비트를 상기 버퍼 메모리에 저장하는 단계;
    상기 버퍼 메모리에 저장된 상위 비트를 상기 플래시 메모리에 프로그램하고 프로그램 검증하는 단계;
    상기 프로그램 검증 결과, 폐일이 발생한 경우에 상기 하위 비트를 상기 백업 메모리에 백업하는 단계;
    상기 플래시 메모리로부터 읽은 상위 비트(이하, 플래시 MSB라 함)와 상기 버퍼 메모리에 저장된 상위 비트(이하, 버퍼 MSB라 함)를 비교함으로 폐일 위치를 검출하는 단계; 및
    상기 폐일 위치를 참조하여 상기 백업 메모리에 저장된 하위 비트를 복구하는 단계를 포함하는 프로그램 방법.
  21. 제 20 항에 있어서,
    상기 메모리 시스템은
    하위 비트 프로그램 동작 시에 하위 비트 1 또는 0을 프로그램하고,
    상위 비트 프로그램 동작 시에는 상위 비트에 따라, 상기 하위 비트 1은 11 또는 01로 프로그램되고, 상기 하위 비트 0은 10 또는 00으로 프로그램되는 프로그램 방법.
  22. 제 21 항에 있어서,
    상기 상위 비트 프로그램 폐일은 상기 하위 비트 0을 저장하는 메모리 셀이 상기 10으로 프로그램되지 않고, 상기 01로 프로그램되는 경우에 발생하는 프로그램 방법.
  23. 제 20 항에 있어서,
    상기 하위 비트를 백업하기 전에, 상기 하위 비트를 읽고, 상기 하위 비트의 에러를 정정하는 단계를 더 포함하는 프로그램 방법.
  24. 제 20 항에 있어서,
    상기 복구된 하위 비트 및 상기 버퍼 MSB를 사용하여 다시 프로그램 동작을 수행하는 단계를 더 포함하는 프로그램 방법.
  25. 제 24 항에 있어서,
    상기 다시 프로그램 동작은 수행하는 단계에서, 에러가 발생한 메모리 블록은 배드 블록으로 처리되고, 상기 복구된 하위 비트 및 상기 버퍼 MSB는 다른 메모리 블록에 프로그램되는 프로그램 방법.
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