KR20080033545A - 질화갈륨계 화합물 반도체 발광 장치 및 그 제조 방법 - Google Patents

질화갈륨계 화합물 반도체 발광 장치 및 그 제조 방법 Download PDF

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노리따까 무라끼
히로나오 시노하라
히로시 오오사와
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쇼와 덴코 가부시키가이샤
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Abstract

본 발명은 우수한 광 추출 효율을 갖는 질화갈륨계 화합물 반도체 발광 장치와 그 제조 방법을 제공한다. 질화갈륨계 화합물 반도체로부터 얻는 발광 장치는 기판과; 기판(11)에 순차적으로 적층된 n형 반도체층(13), 발광층(14), p형 반도체층(15)과; p형 반도체층(15)에 적층된 투광성 양극(16)과; 투광성 양극(16)에 제공된 양극 접착 패드(17)와; n형 반도체층(13)에 제공된 음극 접착 패드(18)를 포함하고, 불규칙 비평탄 표면이 p형 반도체층(15)의 적어도 일부 표면(15a)에 형성된다.
기판, n형 반도체, p형 반도체, 발광층, 투광성 양극, 양극 접착 패드, 음극 접착 패드

Description

질화갈륨계 화합물 반도체 발광 장치 및 그 제조 방법 {GALLIUM NITRIDE-BASED COMPOUND SEMICONDUCTOR LIGHT-EMITTING DEVICE AND PRODUCTION METHOD THEREOF}
2005년 9월 6일에 출원된 일본특허출원 제2005-258135호와, 2005년 12월 14일에 출원된 일본특허출원 제2005-36029호에 대한 우선권을 주장한다. 미국가출원 제60/716,963호의 출원일을 35 U.S.C. §119(e)에 따라 2005년 9월 15일로 주장하고, 35 U.S.C. §111(b)에 따라 미국가출원 제60/752,962호는 2005년 12월 23일로 주장하는 35 U.S.C. §111(a) 하에서 출원된 출원이다.
본 발명은 특히 우수한 출력 파워를 갖는 질화갈륨계 화합물 반도체 발광 장치 및 그 제조 방법에 관한 것이다.
최근, 질화갈륨(GaN)계 화합물 반도체 발광 장치는 단파장 발광 장치로서 주목을 받아왔다. 이러한 질화갈륨계 화합물 반도체 발광 장치는 사파이어 단결정으로 시작하는 III족 내지 V족 또는 다양한 산화물 기판에 금속유기물 증착법(MOCVD, metal-organic chemical vapor deposition method) 또는 분자빔 에피택시얼법(MBE method, molecular beam epitaxial method)와 같은 방법을 사용하여 형성된다.
횡방향으로의 작은 전류 확산이 질화갈륨계 화합물 반도체 발광 장치의 특징 중 하나이다. 이러한 이유로, 전류는 전극 하부에서 직접 반도체로만 주입되고, 전극 하부의 발광층으로부터 직접 발광된 광은 전극에 의해 차단되어, 발광층으로부터 광을 추출하는 것이 곤란해진다. 이것이, 광이 양극을 통해 추출될 수 있도록 이 광 추출 장치가 통상적으로 투명한 전극을 사용함으로써 구성되는 이유이다.
투명한 전극으로 만들어진 종래의 투광성 양극은 Ni, Co 등의 산화물과 Au와 같은 접촉 금속을 결합시킴으로써 만들어진 적층 구조물이다. 그러나 최근, ITO(In2O3-SnO2)와 같은 더욱 높은 도전성 산화물이 사용되고 있고, 접촉 금속의 막 두께가 상당히 감소되었으며, 투광성의 적층 구조물을 갖는 양극이 채택되어 있어서, 발광층으로부터 높은 효율로 광을 추출하는 기술들이 제안되어 있다.
그러나 이러한 발광 장치의 외부 양자 효율(external quantum efficiency)은 광 추출 효율(light extracting efficiency) 및 내부 양자 효율(internal quantum efficiency)의 곱으로서 표현된다. 내부 양자 효율은 발광 장치에 주입되어 광으로 전환된 전류 에너지의 일부이다. 한편, 광 추출 효율은 반도체 결정 내에 생성되어 외측으로 추출될 수 있는 광의 부분이다.
최근, 발광 장치의 내부 양자 효율은 결정 상태의 향상과 주입된 전류량에 대응하여 적당한 효과가 얻어지도록 그 구성에 대한 연구에 의해 70% 내지 80% 정도까지 향상되었다고 한다.
그러나 주입된 전류에 대응하는 광 추출 효율은 질화갈륨계 화합물 반도체 발광 장치에서만 아니라 발광 다이오드(LED)에서도 통상적으로 낮고, 내부 발광은 주입된 전류에 비해 외측으로 적절하게 추출되지 않는다.
발광층에서 발광된 광이 발광 장치의 결정 재료에 의해 반복적으로 반사 및 흡수되기 때문에, 질화갈륨계 화합물 반도체 발광 장치의 발광 추출 효율은 낮다. 반사가 스넬의 법칙(Snell's law)에 따라는 임계각을 초과할 때, 광이 발광 장치 외측으로 추출되지 않을 확률이 증가한다.
광 추출 효율을 더 향상시키기 위해, 발광 추출면을 러프닝(roughening)하고 광 추출면에 대해 다양한 각도를 설정함으로써 얻어지는 개선된 광 추출 효율을 갖는 질화갈륨계 화합물 반도체 발광 장치가 제안되었다(예컨대, 특허문헌1을 보라).
그러나 특허문헌1에서 진술된 방법으로 제조된 질화갈륨계 화합물 반도체 발광 장치는, 마스크 패터닝법에 의해 형성된 반도체 표면의 비평탄 패턴에서 간섭 효과가 발생하고 특정 파장의 광만이 강조되는 문제점을 갖는다.
더욱이, 정밀 마스크 패터닝법이 반도체층 표면을 거칠게 하는 방법으로 요구되기 때문에, 복잡하고 까다로운 절차가 공정 내에 채택되어야 하고, 제조 효율도 떨어진다.
[특허문헌1] 일본특허출원공보 특개평6-291368호
전술한 문제점들을 비추어, 본 발명은 우수한 광 추출 효율과 파장에 있어서 극소의 비균일성을 갖는 질화갈륨계 화합물 반도체 발광 장치와, 그 제조 방법을 제공하기 위한 목적을 갖는다.
본 발명자는 전술한 문제점들을 해결하기 위한 수단을 성실히 연구한 후에 본 발명을 완성했다.
즉, 본 발명은 다음에 관한 것이다:
[1] 질화갈륨계 화합물 반도체로부터 얻은 질화갈륨계 화합물 반도체 발광 장치이며, 기판과; 기판에 순차적으로 적층된 n형 반도체층, 발광층, p형 반도체층과; p형 반도체층에 적층된 투광성 양극과; 투광성 양극에 제공된 양극 접착 패드와; n형 반도체층에 제공된 음극 접착 패드를 포함하고, 불규칙 비평탄 표면이 p형 반도체층의 적어도 일부 표면에 형성되는 질화갈륨계 화합물 반도체 발광 장치.
[2] 항목[1]에 있어서, p형 반도체층의 표면에 형성된 불규칙 비평탄 표면 내에서 볼록부들 사이의 평균 거리는 볼록부들의 중심 사이의 거리이며, 0.01㎛ 내지 3㎛의 범위 내에 있는 질화갈륨계 화합물 반도체 발광 장치.
[3] 항목[1]에 있어서, p형 반도체층의 표면에 형성된 불규칙 비평탄 표면 내에서 볼록부들 사이의 평균 거리는 볼록부들의 중심 사이의 거리이며, 0.05㎛ 내지 1.5㎛의 범위 내에 있는 질화갈륨계 화합물 반도체 발광 장치.
[4] 항목[2] 또는 [3]에 있어서, 볼록부들 사이의 평균 거리에 대응하는 볼록부들 사이의 각각의 거리의 표준 편차는 10% 내지 80%의 범위 내에 있는 질화갈륨계 화합물 반도체 발광 장치.
[5] 항목[1] 내지 [4] 중 어느 한 항목에 있어서, 투광성 양극은 도전성 산화물로 제조되는 질화갈륨계 화합물 반도체 발광 장치.
[6] 항목[1] 내지 [5] 중 어느 한 항목에 있어서, 투광성 양극은 ITO(In2O3-SnO2), AZO(ZnO-Al2O3), IZO(In2O3-ZnO), 및 GZO(ZnO-GeO2)로 이루어진 그룹에서 선택된 재료 중 적어도 하나로부터 얻어지는 질화갈륨계 화합물 반도체 발광 장치.
[7] 아래의 (1) 내지 (3) 공정을 포함하는, 질화갈륨계 화합물 반도체 장치의 p형 반도체층의 적어도 일부에 비평탄 표면을 형성하기 위한, 질화갈륨계 화합물 반도체 발광 장치 제조 방법이며,
기판에 질화갈륨계 화합물 반도체를 형성하기 위해 n형 반도체층, 발광층, p형 반도체층을 순차적으로 적층하는 (1) 공정과,
p형 반도체층에 금속 미세 입자로 이루어진 마스크를 형성하는 (2) 공정과,
상기 마스크로부터 p형 반도체층을 건식 에칭하는 (3) 공정을 포함하는 질화갈륨계 화합물 반도체 발광 장치 제조 방법.
[8] 항목[7]에 있어서, 상기 (2) 공정은 p형 반도체층에 금속 박막을 형성하는 공정과, 금속 박막 형성 후의 열 처리 공정을 포함하는 질화갈륨계 화합물 반도체 발광 장치 제조 방법.
[9] 항목[7] 또는 [8]에 있어서, 마스크를 형성하는 금속 미세 입자는 Ni 또는 Ni 합금으로 제조되는 질화갈륨계 화합물 반도체 발광 장치 제조 방법.
[10] 항목[7] 내지 [9] 중 어느 한 항목에 있어서, 마스크를 형성하는 금속 미세 입자는 100℃ 내지 450℃ 범위 내의 융점을 갖는 저융점 금속 또는 저융점 합금으로 제조되는 질화갈륨계 화합물 반도체 발광 장치 제조 방법.
[11] 항목[7] 내지 [10] 중 어느 한 항목에 있어서, 마스크를 형성하는 금속 미세 입자는 Ni, Au, Sn, Ge, Pb, Sb, Bi, Cd 및 In으로 이루어진 그룹에서 선택된 저융점 금속으로부터 얻어지거나, 이들 금속 중 적어도 하나를 포함하는 적어도 저융점 합금인 질화갈륨계 화합물 반도체 발광 장치 제조 방법.
[12] 항목[1] 내지 [6] 중 어느 한 항목에 따른 질화갈륨계 화합물 반도체 발광 장치로 제조되는 램프.
[13] 항목[7] 내지 [11] 중 어느 한 항목에 따른 제조 방법에 의해 얻은 질화갈륨계 화합물 반도체 발광 장치로 제조되는 램프.
본 발명의 질화갈륨계 화합물 반도체 발광 장치에 따르면, 투광성 양극 표면의 적어도 일부가 불규칙 비평탄 표면으로서 형성될 때, 우수한 광 추출 효율과 파장에 있어서 극소의 비균일성을 갖는 질화갈륨계 화합물 반도체 발광 장치가 얻어질 수 있다.
램프 형상이 본 발명의 질화갈륨계 화합물 반도체 발광 장치를 사용하여 처리되었을 때, 광 포커싱(light focusing)이 램프에서 사용된 수지의 특성에 따라 향상될 수 있다. 따라서, 고출력 파워를 갖는 램프가 얻어질 수 있다.
본 발명의 질화갈륨계 화합물 반도체 발광 장치의 제조 방법에 있어서 비평탄 표면을 형성하기 위한 러프닝 공정은 특히 아래의 (1) 및 (2)에 주어진 효과를 달성한다.
(1) 범위 내에서 어느 정도의 변동을 갖는 비평탄 표면을 형성함으로써, 간섭 효과가 억제되고, 질화갈륨계 화합물 반도체 발광 장치는 파장에 있어서 극소의 비균일성을 가지고 제조될 수 있다.
(2) 러프닝된 마이크로프로세싱 영역이 용이하고 경제적으로 형성될 수 있도록 금속 미세 입자를 사용하여 비평탄 표면이 형성되기 때문에, 정교한 마스크 패터닝 공정이 요구되지 않는다.
도1은 본 발명의 질화갈륨계 화합물 반도체 발광 장치를 설명하는 개략도이고, 구성의 단면도를 도시한다.
도2는 본 발명의 질화갈륨계 화합물 반도체 발광 장치를 설명하는 개략도이고, 구성의 평면도를 도시한다.
도3은 본 발명의 질화갈륨계 화합물 반도체 발광 장치를 설명하는 개략도이고, 질화갈륨계 화합물 반도체의 적층된 구성의 단면을 도시한다.
도4는 본 발명의 질화갈륨계 화합물 반도체 발광 장치를 사용하는 램프를 설명하는 개략도이다.
<도면 내의 도면 부호의 설명>
1…질화갈륨계 화합물 반도체 발광 장치, 11…기판, 12…버퍼층, 13…n형 반도체층, 14…발광층, 15…p형 반도체층, 16…투광성 전극, 16a…표면, 17…양극 접착 패드, 18…음극 접착 패드, 21…기판, 22…버퍼층, 23…n형 반도체층, 24…발광층, 25…p형 반도체층, 26…투광성 양극, 27…음극 접착 패드, 30…램프, 31…프레임, 32…프레임, 33…와이어, 35…몰드
본 발명의 질화갈륨계 화합물 반도체 발광 장치의 실시예가 도1 내지 도4를 적절하게 참조하여 본 명세서에서 설명된다.
[질화갈륨계 화합물 반도체 발광 장치의 전체적인 구성]
도1에 도시된 본 실시예의 질화갈륨계 화합물 반도체 발광 장치는, 기판(11)에 n형 반도체층(13), 발광층(14), p형 반도체층(15)을 순차적으로 적층함으로써 형성된 질화갈륨계 화합물 반도체와; p형 반도체층(15)에 적층된 투광성 양극(16)과, 투광성 양극(16)에 제공된 양극 접착 패드(17)와, n형 반도체층(13)에 제공된 음극 접착 패드(18)를 포함한다. 불규칙 비평탄 표면이 p형 반도체층(15)의 적어도 일부의 표면(15a)에 형성된다. 버퍼층(12)이 도1에 도시된 실시예에서 기판(11) 및 n형 반도체층(13) 사이에 제공된다.
본 발명의 질화갈륨계 화합물 반도체 발광 장치의 광 추출 효율은, 광 추출 표면인 투광성 양극(15)의 표면(16a)에 특별한 형태의 비평탄 처리를 제공함으로써 향상된다.
사파이어 단결정(Al2O3; A 표면, C 표면, M 표면, R 표면), 스피넬 단결정(MgAl2O4), ZnO 단결정, LiAlO2 단결정, LiGaO2 단결정, MgO 단결정과 같은 산화물 결정을 포함하는 다양한 기판 재료와, Si 단결정, SiC 단결정, GaAs 단결정, AlN 단결정, GaN 단결정 및 ZrB2와 같은 붕화물 단결정의 공지된 기판들이 아무런 제한 없이 사용될 수 있다. 이들 중에서도, 사파이어 단결정 및 SiC 단결정으로 제조된 기판 재료를 사용하는 것이 바람직하다.
기판의 배향성에 대한 아무런 제한도 없다. 제로 오프 각(zero off angle) 을 갖는 기판 또는 오프-컷 각(off-cut angle)을 갖는 기판이 사용될 수 있다.
통상적으로, 질화갈륨계 화합물 반도체로 제조된 n형 반도체층(13), 발광층(14) 및 p형 반도체층(15)이 버퍼층(12)을 통해 기판(11)에 적층된다. 때때로, 버퍼층(12)은 사용된 에피택시얼층 또는 기판의 성장 조건에 따라서 요구되지 않을 수 있다.
질화갈륨계 화합물 반도체는 일반식 AlXGaYInZN1 -AMA [0≤X≤1, 0≤Y≤1, 0≤Z≤1, 및 X+Y+Z=1, 기호 M은 V족 원소를 나타내고 질소(N)와 다르고; 더욱이 0≤A≤1]로 표현되고, 질화갈륨계 화합물 반도체로 널리 알려졌다. 또한, 본 발명에서, 공지된 질화갈륨계 화합물 반도체가 포함되고, 일반식 AlXGaYInZN1 -AMA [0≤X≤1, 0≤Y≤1, 0≤Z≤1, 및 X+Y+Z=1, 기호 M은 질소(N)와 다른 V족 원소를 나타내고, 0≤A≤1]로 표현된 질화갈륨계 화합물 반도체가 아무런 제한 없이 사용될 수 있다.
질화갈륨계 화합물 반도체는 Al, Ga 및 In에 부가하여 III족 원소를 포함할 수 있다. 필요하면, Ge, Si, Mg, Ca, Zn, Be, P, As 및 B와 같은 원소들도 역시 포함될 수 있다. 더욱이, 원소들은 의도적으로 첨가된 원소에 제한되지 않고, 막 형성 조건에 따라 필수적으로 포함되는 불순물과, 원료 및 반응 튜브 재료에 포함된 극소량의 불순물도 역시 포함될 수 있다.
질화갈륨계 화합물 반도체의 성장 방법에는 특별한 제한이 없고, 금속유기물 화학적 증착법(MOCVD method), 수소화물 기상 에피택시얼법(HVPE) 및 분자빔 에피택시얼법(MBE method)과 같은 질화물 반도체 성장을 위한 공지된 방법들이 사용될 수 있다. 막 두께의 제어성 및 생산성을 고려한 양호한 성장 방법은 MOCVD법이다. MOCVD법에서, 수소(H2) 또는 질소(N2)는 운반 가스로서 사용될 수 있고, 트리메틸 갈륨(TMG, trimethyl gallium) 또는 트리에틸 갈륨(TEG, triethyl gallium)은 III족 원료인 Ga 소스로서 사용될 수 있고, 트리메틸 알루미늄(TMA) 또는 트리에틸 알루미늄(TEA)은 Al 소스로서 사용될 수 있고, 트리메틸 인듐(TMI) 또는 트리에틸 인듐(TEI)은 In 소스로서 사용될 수 있고, 암모니아(NH3) 또는 히드라진(N2H2)은 V족 원료인 N 소스로서 사용될 수 있다. 도펀트에 대해서는, 모노실란(SiH4, monosilane) 또는 디실란(Si2H6, disilane)은 n형의 Si 원료로서 사용될 수 있고, 게르만 가스(GeH4) 또는 테트라메틸 게르마늄((CH3)4Ge), 테트라에틸 게르마늄((C2H5)4Ge)과 같은 유기 게르마늄 화합물이 Ge 소스로서 사용될 수 있다. MBE법에서, 게르마늄 원소가 도핑 소스(doped source)로서 사용될 수 있다. p형에서, 비스시클로펜타디에닐 마그네슘(Cp2Mg, biscyclopentadienyl magnesium) 또는 비스에틸시클로펜타디에닐 마그네슘(EtCp2Mg, bisethylcyclopentadienyl magnesium)가 Mg 원료로서 사용될 수 있다.
n형 반도체층(13)dms 일반적으로 하부층, n접촉층 및 n클래딩층을 포함한다. n접촉층은 하부층 및/또는 n클래딩층을 포함할 수 있다.
하부층은 양호하게 AlXGa1 - XN층을 포함해야 한다(0≤X≤1, 양호하게는 0≤X≤ 0.5, 더욱 양호하게 0≤X≤0.1). 하부층의 막 두께는 최적 가능값이 1㎛보다 큰 값이면서 양호하게 0.1㎛보다 커야 되고, 더욱 양호하게 0.5㎛보다 커야 된다. 막 두께가 이러한 방식으로 증가되면, 그 후 우수한 결정도를 갖는 AlXGa1 - XN층이 용이하게 얻어진다.
하부층에 n형 불순물이 1×1017 내지 1×1019/cm3의 범위 내에 있으면, 도핑이 수행될 수 있다. 그러나 우수한 결정도가 유지될 수 있기 때문에 (<1×1017/cm3) 도핑하지 않는 것이 바람직하다. n형 불순물에 대한 어떤 특별한 제한도 없으며, Si 및 Ge가 양호한 불순물임과 동시에 Si, Ge 또는 Sn이 사용될 수 있다.
하부층을 성장시킬 때, 성장 온도는 800 내지 1200℃가 양호하고, 1000 내지 1200℃의 범위 내에서 양호하게 조정되어야 한다. 이러한 온도 범위 내에서 성장이 되면, 우수한 결정도의 하부층이 얻어질 수 있다. 더욱이, MOCVD 성장로(MOCVD growth furnace)의 압력을 15 내지 45kPa의 범위 내로 조정하는 것이 양호하다.
n접촉층은 AlXGa1 - XN층을 포함하고(0≤X≤1, 양호하게는 0≤X≤0.5, 더욱 양호하게 0≤X≤0.1), 하부층과 유사하다. N형 불순물이 1×1017 내지 1×1019/cm3, 양호하게 1×1018 내지 1×1019/cm3의 농도를 가지면, 음극과의 저항 접촉(ohmic contact)이 충분히 유지되고, 크랙 발생이 억제되며, 우수한 결정도가 유지될 수 있다. n형 불순물에 대한 어떤 특별한 제한도 없으며, Si 및 Ge가 양호한 불순물임과 동시에 Si, Ge 또는 Sn이 사용될 수 있다. 성장 온도는 하부층과 동일하다.
하부층 및 n접촉층에 의해 형성된 질화갈륨계 화합물 반도체는 양호하게는 동일한 조성을 가져야 하며, 막 두께가 1 내지 20㎛의 범위 내로 설정되고, 양호하게 2 내지 15㎛의 범위 내에 설정되고, 더욱 양호하게 3 내지 12㎛의 범위 내에 설정된다. 막 두께가 이러한 범위 내에 있으면, 반도체의 결정도는 충분히 유지될 수 있다.
n클래딩층은 n접촉층 및 발광층 상에 양호하게 제공되어야 한다. n클래딩층을 제공함으로써, n접촉층의 최상부 표면에 발생하는 평탄도의 악화가 보완될 수 있다. n클래딩층은 AlGaN, GaN, GainN 등에 의해 형성될 수 있다. 이들 구조는 이종접합(hetero-junction)에 의해 또는 다중층을 적층함으로써 형성되는 초격자 구조(super lattice structure)일 수 있다. GaInN이 사용될 때, 밴드 간극(band gap)을 발광층의 GaInN의 밴드 간극보다 크게 하는 것이 양호하다.
n클래딩층의 막 두께에 대해서는 아무런 제한도 없지만, 0.005 내지 0.5㎛의 범위 내에 있어야 하고, 양호하게는 0.005 내지 0.1㎛의 범위 내에 있어야 한다. n클래딩층의 n형 도펀트 농도는 양호하게 1×1017 내지 1×1020/cm3의 범위 내에 있어야 하고, 더욱 양호하게는 1×1018 내지 1×1019/cm3의 범위 내에 있어야 한다. 도펀트 농도가 이 범위 내에 있으면, 만족스러운 결정도가 유지될 수 있고, 발광 장치의 작동 전압이 감소될 수 있다.
발광층(14)은 n형 반도체층(13)에 적층된다. 발광층은 통상적으로 질화갈륨계 화합물 반도체, 양호하게는 Ga1 -sInsN(0<s<0.4)로 이루어진 질화갈륨계 화합물 반 도체를 이용한다.
발광층(14)의 막 두께에 대해서는 제한이 없지만, 막 두께는 양자 효과(quantum effect)가 얻어질 수 있어야 한다. 즉, 임계 막 두께가 양호하고, 1 내지 10nm의 범위 내에 있어야 하고, 더욱 양호하게는 2 내지 6nm의 범위 내에 있어야 한다. 막 두께가 전술한 범위 내에 있을 때, 출력 파워는 호적하다.
발광층은 전술한 바와 같이 단일 양자 우물(SQW, single quantum well) 구조가 될 수 있다. 더욱이, 발광층은 우물층으로 취해진 전술한 Ga1 - sInsN층보다 더 큰 밴드 간극을 갖는 AlcGa1 - cN(0≤c≤0.3) 차폐층에 의해 형성된 다중 양자 우물(MQW) 구조도 될 수 있다. 우물층 및 차폐층은 불순물과 함께 도핑될 수 있다.
AlcGa1 - cN 차폐층의 성장 온도는 양호하게 700℃보다 커야 하지만, 더욱 양호하게는 결정도가 우수하므로 800 내지 1000℃의 범위 내에서 성장되어야 한다. 또한, GaInN 우물층은 600 내지 900℃ 범위 내에서 성장되어야 하고, 양호하게는 700 내지 900℃ 범위 내에서 성장되어야 한다. 즉, 층 사이의 성장 온도는 MQW의 우수한 결정도를 얻기 위해 변경되어야 한다.
통상적으로, p형 반도체층(15)은 p클래드 및 p접촉층을 포함한다. 그러나, p접촉층은 p클래딩층으로서 사용될 수 있다.
p클래딩층은 발광층의 더욱 높은 밴드 간극 에너지를 주는 조성을 갖는다. 발광층으로 캐리어의 속박이 가능하면, 어떠한 제한도 없다. AldGa1 -dN(1<d≤0.4, 양호하게는 0.1≤d≤0.3)을 갖는 p클래딩층이 양호하다. 이러한 방식으로 AlGaN으 로 제조된 p클래딩층은 발광층으로 캐리어의 속방을 고려하여 호적하다. p클래딩층의 막 두께에 대한 아무런 제한도 없다. 양호하게는 1 내지 400nm의 범위 내에 있어야 하고, 더욱 양호하게는 5 내지 100nm의 범위 내에 있어야 한다. p클래딩층의 p형 도펀트 농도는 양호하게 1×1018 내지 1×1021/cm3가 되어야 하고, 더욱 양호하게는 1×1019 내지 1×1020/cm3가 되어야 한다. p형 도펀트 농도가 전술한 범위 내에 있으면, 만족스러운 p형 결정이 결정도의 손실 없이 얻어질 수 있다.
양호하게는, p 접촉층은 적어도 AleGa1 - eN(0≤e≤0.5, 양호하게는 0≤e≤0.2, 더욱 양호하게는 0≤e≤0.1)을 포함하는 질화갈륨계 화합물 반도체층이 되어야 한다. Al 구성이 전술한 범위 내에 있으면, 우수한 결정도가 유지될 수 있고, p 저항 전극과 저항 접촉이 충분하게 된다.
p형 도펀트가 1×1018 내지 1×1021/cm3의 범위, 더욱 양호하게는 5×1019 내지 5×1020/cm3의 범위 내의 농도를 가지면, 우수한 저항 접촉이 유지되고, 크랙 발생이 방지되며, 우수한 결정도가 유지된다.
p형 불순물에 대한 특별한 제한은 없다. 예컨대, Mg가 불순물로서 양호할 수 있다.
p접촉층의 막 두께에 대한 특별한 제한은 없다. 0.01 내지 0.5㎛의 범위, 더욱 양호하게는 0.1 내지 0.2㎛의 범위 내에 있어야 한다. 막 두께가 전술한 범위 내에 있을 때, 출력 파워는 호적하다.
도1에 도시된 바와 같이, 비평탄 패턴이 p형 반도체층(15)의 표면의 적어도 일부에 형성되고, 그 표면은 비평탄하다. 도1에 도시된 실시예에서, 다중 불규칙 볼록부(15b)로 이루어진 볼록 패턴은 질화갈륨계 화합물 반도체 발광 장치(1)의 좌우 방향의 중심에 가까운 p형 반도체층의 표면(15a)에 형성된다.
포토리소그래피의 종래의 공지된 방법이 p형 반도체층(15)의 표면(15a)에 비평탄 패턴을 형성하는 방법으로서 사용될 수 있다.
표면(15a)에 형성된 비평탄 패턴은 도1에 도시된 실시예의 불규칙 비평탄 패턴이지만, 볼록부들의 크기 및 그 사이의 거리가 주기성을 갖는 패턴도 사용될 수 있다.
볼록부(14b)의 형상에 대해서는 아무런 제한도 없고, 그 형상은 원통형, 삼각 또는 사각 프리즘과 같은 다각형 기둥이나, 원뿔, 삼각 또는 사각 피라미드와 같은 으로 다각형 피라미드 등으로부터 적절히 선택될 수 있다. 더욱이, 도1에 도시된 단면 형상에서, 볼록부(14b)의 하단부 폭(W)은 상단부 폭과 동일하거나, 양호하게는 상단부 폭보다 클 수 있다. 도면의 실시예에 도시된 볼록부(14b)는 하단부측에서 상단부측으로 이동함에 따라 크기가 감소하는 형상을 갖는다.
볼록부(15b)의 크기에 대해서는 아무런 제한도 없지만, 하단부 폭(W)은 양호하게 0.01㎛ 내지 3㎛의 범위 내에 있어야 한다. 광 추출 효율은 하단부 폭(W)이 이 범위 내에 있을 때 효과적으로 향상한다.
볼록부(15b)의 하단부 폭(W)은 리소그래피를 사용하여 001㎛보다 작게 제조될 수 있지만, 비용은 높아지고 볼록부는 너무 작아져서, 적절한 광 추출 효율이 얻어질 수 없다.
더욱이, 질화갈륨계 화합물 반도체 발광 장치의 크기가 통상적으로 100㎛ 내지 2000㎛의 범위 내에 있으므로, 볼록부(15b)의 하단부 폭(W)이 3㎛를 초과하면, 단위 면적당 볼록부(15b)의 표면적은 너무 작아지고, 적절한 광 추출 효율은 얻어질 수 없다.
더욱 양호하게, 하단부 폭은 0.02㎛ 내지 2㎛의 범위 내에 있어야 한다.
패턴이 주기적이면, 볼록부들 사이의 간격(P)에 대하여 특별한 제한은 없지만, 볼록부들의 피크 사이의 거리는 양호하게 0.01 내지 3㎛의 범위 내에 있어야 한다. 볼록부들 사이의 간격(P)의 평균 거리가 이 범위 내에 있을 때, 광 추출 효율은 효과적으로 향상된다.
볼록부(15b)들 사이의 간격은 리소그래피를 사용하여 0.01㎛보다 작게 제조될 수 있지만, 비용은 높아지고 패턴은 너무 조밀해져서, 적절한 광 추출 효율은 얻어질 수 없다.
더욱이, 전술한 바와 같이, 발광 장치의 크기는 통상적으로 100㎛ 내지 2000㎛의 범위 내에 있고, 따라서 볼록부(15b)의 간격이 3㎛를 초과하면, 단위 면적당 볼록부(15b)의 표면적은 너무 작아지고, 적절한 광 추출 효율은 얻어질 수 없다. 0.1㎛ 내지 2㎛가 더욱 양호하다.
볼록부(15b)의 높이인 T에 대한 특별한 제한은 없지만, 0.1㎛ 내지 2.0㎛ 범위의 T가 양호하다.
볼록부(15b)의 높이인 T가 0.1㎛보다 작으면, 높이는 부적절하고, 광 추출 효율을 향상시키는데 기여하지 못한다. 볼록부(15b)의 높이가 2.0㎛을 초과하면, 높이가 광 추출 효율에 기여할지라도, 생산성은 상당히 떨어지고, 이것은 바람직하지 못하다.
더욱 양호한 볼록부(15)의 치수는 하단부 폭(W) 및 높이(T)의 관계를 W<T로 취하는 것이다. 상기 관계가 유지되면, 질화갈륨계 화합물 반도체 발광 장치의 광 추출 효율은 효과적으로 향상될 수 있다.
볼록부(15b)들 사이의 평균 거리의 표준 편차는 양호하게 10% 내지 80%의 범위 내에 있어야 한다. 더욱 양호한 범위는 20% 내지 60% 사이이다.
전술한 표준 편차가 10%보다 작으면, 간섭 효과가 증가하고, 파장에 있어서 비균일성 발생 확률이 증가한다. 또한, 전술한 표준 편차가 80%보다 크면, 비평탄 패턴의 밀도가 감소하고, 광 추출 효율의 향상 효과가 감소한다.
투광성 양극(16)은 적어도 p형 반도체층(15)과 접촉하는 투광성 도전 산화막층을 포함하여야 한다. 회로 기판 또는 리드 프레임 등과의 전기 접촉을 위한 양극 접착 패드(17)는 투광성 도전 산화막층에 부분적으로 제공된다.
또한, 도1에 도시된 바와 같이, 투광성 양극(16)의 표면(16a)은, p형 반도체층(15)의 표면의 볼록부들과 대응하여 볼록부(16b)들이 형성되어 있는 비평탄 표면이다.
투광성 양극(16)은 이 기술 분야에 공지된 종래 수단을 사용하여 다음 중 적어도 하나를 포함하는 재료를 구비할 수 있다; ITO(In2O3-SnO2), AZnO(ZnO-Al2O3), IZnO(In2O3-ZnO), GZO(ZnO-GeO2). 또한, 종래 및 공지된 구조를 포함하는 임의의 종류의 구조가 아무런 제한 없이 사용될 수 있다.
투광성 양극(16)은 p형 반도체층(15)의 거의 모든 표면을 덮도록 형성될 수 있고, 격자 구조 또는 트리 구조와 같이 형성될 수 있다. 투광성 양극(16)을 형성한 후에, 합금 형성 및 투명도 개선의 목적으로 열 풀림(heat annealing)이 수행되거나 되지 않을 수 있다.
양극 접착 패드(17)는 투광성 양극(16)에 제공되고, 제1의 실시예에 도시된 바와 같이, 투광성 양극(16)에 형성된 비평탄 표면 이외의 위치에 배치된다.
양극 접착 패드(17)는 재료 또는 구조에 대해 아무런 제한 없이 Au, Al, Ni, Cu 등과 같은 공지된 재료 중 임의의 것을 사용하여 제조될 수 있다.
양극 접착 패드(17)의 두께는 양호하게 100 내지 1000nm의 범위 내에 있어야 한다. 접착 패드의 특성을 기초하여, 그 두께가 크면 클수록, 그 접착성은 더 커지고, 따라서 300nm보다 두꺼운 두께를 갖는 양극 접착 패드를 사용하는 것이 바람직하다. 또한, 그 두께는 양호하게 생산 비용을 고려하여 500nm보다 얇아야 한다.
음극 접착 패드(18)는, 기판(11)에 적층된 n형 반도체층(13), 발광층(14), p형 반도체층(15)을 포함하는 질화갈륨계 화합물 반도체 중 n형 반도체층(13)과 접촉하도록 형성된다.
이러한 이유로, 음극 접착 패드(18)를 형성할 때, 발광층(14) 및 p형 반도체 층(15)의 일부가 제거되고, n형 반도체층(13)의 n접촉층이 노출되고, 음극 접촉 패드(18)가 그 위에 형성된다.
음극 접착 패드(18)의 재료에 대해서는, 음극의 다양한 조성 및 구성이 공지되어 있다. 이러한 종류의 음극은 아무런 제한 없이 사용될 수 있고, 이 기술 분야에 공지된 종래의 수단에 의해 제공될 수 있다.
투광성 양극에 불규칙 비평탄 패턴을 형성하기 위한 영역이 상기와 같이 제공되는 질화갈륨계 화합물 반도체의 실시예로서, 적층된 구조를 형성하기 위해 순차적으로 결정화되어 성장되는 버퍼층(22), n형 반도체층(23), 투광층(24), p형 반도체층(25) 및 투광성 양극(26)을 포함하는, 도3에 도시된 질화갈륨계 화합물 반도체(20)가 공지되어 있다.
본 발명에서, 전술한 불규칙 비평탄 패턴은 질화갈륨계 화합물 반도체(20)와 같은 구성을 갖는 반도체 발광 장치의 p형 반도체층(15)의 표면에 아무런 제한 없이 제공될 수 있다.
[질화갈륨계 반도체 발광 장치의 제조 방법]
본 발명에서, p형 반도체층에 비평탄 패턴의 처리 영역은, 해당 영역 내의 p형 반도체층의 표면에 금속 미세 입자로 이루어진 마스크를 형성하고, 상기 마스크로부터 p형 반도체층을 건식 에칭함으로써 형성될 수 있다.
p형 반도체층의 표면에 비평탄 패턴을 형성할 때, 각각의 다음 공정(1) 내지 (3)으로 제공된, 질화갈륨계 화합물 반도체 발광 장치의 제조 방법이 사용될 수 있다.
(1) 기판에 질화갈륨계 화합물 반도체를 형성하기 위해 n형 반도체층, 발광층, p형 반도체층을 순차적으로 적층하는 공정.
(2) p형 반도체층에 금속 미세 입자로 이루어진 마스크를 형성하는 공정.
(3) 상기 마스크로부터 p형 반도체층을 건식 에칭하는 공정.
공정 (1) 내지 (3)은 아래에 설명된다.
<공정(1)>
(1) 우선, 기판에 질화갈륨계 화합물 반도체를 형성하기 위해 n형 반도체층, 발광층 및 p형 반도체층을 순차적으로 적층한다. 질화갈륨계 화합물 반도체의 적층 구조를 형성하기 위해 종래에 사용된 재료 및 성장 방법이 아무런 제한 없이 사용될 수 있다.
<공정(2)>
다음으로, 질화갈륨계 화합물 반도체로 이루어진 적층 구조의 p형 반도체층에 금속 미세 입자로 이루어진 금속 박막을 형성한다. 금속 박막은 통상적으로 공지된 진공 증발기에 의해 형성될 수 있다.
본 발명에서, p형 반도체층에 형성된 비평탄 패턴의 형상은 금속 미세 입자 마스크의 형상에 의해 특정된다. 따라서, 비평탄 패턴의 형상은 금속 미세 입자 마스크의 형상을 제어함으로써 제어될 수 있다.
특히, p형 반도체층의 비평탄 패턴의 형상은 금속 미세 입자 마스크의 막 두께에 의해 크게 영향을 받는다.
금속 미세 입자 마스크의 열처리 공정 이전에 막 두께는 양호하게 0.005㎛ 내지 1㎛의 범위 내에 있어야 한다. 금속 메세 입자 마스크의 막 두께의 최적값이 본 발명의 질화갈륨계 화합물 반도체 발광 장치를 이용하는 램프를 제조하는데 사용된 밀봉 수지의 재료와 금속 미세 입자 마스크 재료의 품질에 따라 변동되지만, 이 값이 0005㎛보다 작으면, 마스크는 마스크로서 작용을 못하며, 효과적으로 광을 추출할 수 있는 비평탄 패턴 형상이 p형 반도체층에 형성될 수 없다. 금속 미세 입자 마스크의 막 두께가 1㎛를 초과하면, 응결 효과가 작아진다. 상기와 유사하게, 효과적으로 광을 추출할 수 있는 비평탄 패턴의 형상이 p형 반도체층에 형성될 수 없다.
금속 박막의 두께가 전술한 범위 내에 균일하게 유지되도록 제어될 수 있으면, 금속 박막의 형성은 전술한 진공 증발기에 제한되지 않고, 스퍼터링 장치 등이 아무런 문제 없이 사용될 수 있다.
금속 박막(금속 미세 입자 마스크)에 사용된 금속 미세 입자의 재료는 양호하게 구형의 미세 입자를 가지고 우수한 응결 특성을 갖는 재료이어야 한다. Ni 및 Ni 합금 등이 이러한 금속의 몇 가지 예이다. 적절한 공정 효율뿐만 아니라 응결 특성을 갖는 금속 미세 입자의 재료는 Ni, Au, Sn, Ge, Pb, Bi, Cd 및 In을 포함한다. 100℃ 및 450℃ 사이의 저융점을 갖는 이들 재료 중 적어도 하나 또는 저융점을 갖는 합금이 사용되어야 한다. 이들 금속 재료로부터, AuSn 합금, AuGe 합금, AuSnNi 합금 및 AuGeNi 합금을 사용하는 것이 양호하며, 이 중에서 AuSn의 사용이 가장 양호하다.
AuSn 합금에서 Sn 조성비가 중량으로 10% 내지 35%의 범위 내에 있으면, 약 190 내지 420℃의 온도에서 공융 합금(eutectic alloy)을 형상하는 것으로 알려졌다. 온도가 이 범위를 초과하면, 합금층의 응결된 형태가 얻어질 수 있다는 것이 통상적으로 알려져 있다.
다음으로, 전술한 금속 박막으로부터 금속 미세 입자 마스크를 얻기 위해 금속 박막의 열처리가 수행된다.
금속 박막의 열처리 온도는 사용된 금속 재료에 따라 변동되지만, 통상적으로 100 내지 600℃의 범위 내에서 1분 동안 열처리를 수행하는 것이 양호하다. 이러한 조건 하에서, 금속 박막의 열처리가 수행되면, 금속 미세 입자 마스크는 p형 반도체층에 형성될 수 있다.
열처리 후의 금속 미세 입자 마스크의 형상은 열처리 환경의 산소 농도에 따라 변한다. 이러한 이유로, 금속 미세 입자는 사용된 금속 재료에 따라 열처리 환경 내의 산소 농도를 제어함으로써 광 추출 효율을 향상시키는 형상으로 형성될 수 있다. 또한, 산소를 전혀 포함하지 않는 환경에서 열처리를 수행하는 것은 사용된 금속 재료에 따라 우수한 마스크를 얻기 위해 호적할 수 있다.
금속 미세 입자 마스크의 미세 입자의 밀도는 양호하게 1×105/mm2 내지 1×108/mm2의 범위 내에 있어야 한다. 광 추출 효율은 이 범위 내에서 효과적으로 향상된다. 1×106/mm2 내지 1×107/mm2의 범위 내의 밀도가 더욱 양호하다.
<공정(3)>
다음으로, 특정 형상의 비평탄 패턴은, 전술한 상기 금속 미세 입자 마스크 로부터 p형 반도체층을 건식 에칭함으로써 p형 반도체층의 표면에 전술한 바와 같이 형성될 수 있다.
일반적인 반응성 이온 에칭(RIE) 몰드는 건식 에칭에 사용될 수 있다. 임의의 가스가 아무런 제한 없이 건식 에칭에 선택되어 사용될 수 있지만, 염소를 포함하는 가스가 에칭에 바람직하다.
금속 응결 형상(금속 미세 입자 형상)의 변화를 방지하기 위해, 기판 온도는 양호하게 100℃ 미만으로 유지되어야 한다.
건식 에칭을 사용하여 p형 반도체층에 비평탄 패턴을 형성하는 방법은 본 실시예에서 설명되지만, 본 발명은 이 방법으로만 제한되지 않는다. 습식 에칭을 사용하는 방법도 역시 사용될 수 있다.
전술한 제조 방법은 금속의 건식 에칭 저항을 이용하는 종래 방법과 상이하다. 그 특징은 금속 미세 입자 마스크의 치밀화(densification)에 의해 발생하는 건식 에칭의 통상 부정적인 효과인 마이크로로딩 효과(micro-loading effect)를 이용하는 것을 포함한다.
마이크로로딩 효과는, 마스크 개구 영역(에칭될 영역)의 전체 영역, 마스크 개구의 부분 패턴 밀도 및 마스크 개구의 패턴 폭의 절대값의 백분율에 따라 에칭 속도 및 에칭 형상을 변경하는 현상이다. 통상적으로, 에칭 속도 및 에칭 형상의 변화는 바람직하지 않지만, 본 발명의 질화갈륨계 화합물 발광 장치에 형성된 볼록부에서, 상단부 치수와 하단부 폭(W)이 동일 또는 크게 되도록 에칭 형상이 될 때, 이 효과는 최대로 이용될 수 있다.
이러한 방식으로, 고경도 및 고융점을 갖는 금속이 사용될 필요가 없으며, 형상이 용이하게 제어될 수 있는 저융점을 갖는 금속이 마스크의 비평탄 형상을 형성하는데 사용될 수 있다. 결론적으로, 이 방법은 제조 면을 고려하여 매우 유리하다.
투명한 커버를 구비하고, 전술한 본 발명의 질화갈륨계 화합물 반도체 발광 장치를 포함하는 램프가 이 기술 분야의 숙련자에 의해 공지된 수단에 의해 실현될 수 있다. 또한, 백색 램프는 본 발명의 질화갈륨계 화합물 반도체 발광 장치와 인광 물질을 함유한 커버를 조합하여 구성될 수 있다.
또한, 예컨대 도4에 도시된 바와 같이, 본 발명의 질화갈륨계 화합물 반도체 발광 장치는 종래의 공지 방법을 사용하여 아무런 제한 없이 LED 램프를 형성하는데 사용될 수 있다. 이들 램프는 통상의 용도의 돔형 램프(dome type lamp), 후방 조명용 휴대용 사이드 뷰 램프(side view lamp), 지시계에 사용되는 탑 뷰 램프(top view lamp) 등과 같은 다양한 응용분야에서 사용될 수 있다. 예컨대, 도면에 도시된 바와 같이, 돔형 램프에 페이스업형(face-up type) 질화갈륨계 화합물 반도체 발광 장치를 장착하기 위해, 질화갈륨계 화합물 반도체 발광 장치(1)를 수지 등을 사용하여 2개의 프레임(31 또는 32) 중 하나에 접착하고, 금속제의 와이어(33, 34)인 양극 접착 패드 및 음극 접착 패드를 사용하고, 이들 각각을 프레임(31 및 32)에 각각 접합한다. 이어서, 돔형 램프(30)는 투명 수지에 의해 장치 주위 부분을 몰딩함으로써 제조될 수 있다[도4의 몰드(35)를 참조].
본 발명의 질화갈륨계 화합물 반도체 발광 장치의 구동 전압(Vf)은 낮고, 광 추출 효율은 우수하므로, 고효율 램프가 실현될 수 있다.
[실시예]
다음으로, 본 발명은 실시예로 더욱 상세히 설명되지만, 본 발명은 이들 실시예로만 제한되지 않음을 알아야 한다.
실시예1
도1은 실시예로서 제조된 질화갈륨계 화합물 반도체 발광 장치의 개략 단면도이고, 한편 도2는 개략 평면도이다.
(질화갈륨계 화합물 반도체 발광 장치의 제조)
질화갈륨계 화합물 반도체층은 AlN으로 이루어진 버퍼층을 통해 사파이어로 이루어진 기판(1)에 층을 이룬다. 이 질화갈륨계 화합물 반도체층은, 8㎛ 두께의 미도핑된 GaN의 하부층에서 2㎛ 두께의 Ge 도핑된 n형 GaN 접촉층과 0.02㎛ 두께의 n형 In0 .1Ga0 .9N 클래딩층이 순차적으로 적층되어 있는 n형 반도체층과; 다섯 번 적층된 16nm 두께의 Si 도핑된 GaN 차폐층과 2.5nm 두께의 In0 .06Ga0 .94N 우물층과; 마지막으로 차폐층을 구비한 다중 양자 우물 구조를 갖는 발광층(14)과, 0.01㎛ 두께의 Al0 .07Ga0 .93N 클래딩층 및 0.18㎛ 두께의 Mg 도핑된 P형 Al0.02Ga0.98N 접촉층을 순차적으로 적층함으로써 형성된 p형 반도체층(15)을 포함하고, 각 층은 상기 언급한 순서로 적층된다. 광 추출 표면은 반도체의 측면에서 취해졌다.
이러한 구성에서, n형 GaN 접촉층의 캐리어 농도는 1×1019cm-3이고, GaN 차 폐층의 Si 도펀트량은 1×1017cm-3이고, p형 AlGaN 접촉층의 캐리어 농도는 5×1018cm-3이고, p형 AlGaN 클래딩층의 Mg 도펀트량은 5×1019cm-3이었다.
또한, 질화갈륨계 화합물 반도체층은 MOCVD법에 의해 관련 기술 분야에서 통상의 공지된 조건 하에서 적층되었다(도1의 도면부호 12, 13, 14, 15).
음극이 이 질화갈륨계 화합물 반도체층에 형성되는 영역의 n형 GaN 접촉층은 반응성 이온 에칭법에 의해 노출되었다. 이 단계에서, 우선 레지스트(resist)가 p형 반도체층의 전 영역에 균일하게 도포되었고, 이어서 레지스트는 공지된 리소그래피 기술을 이용하여 음극 형성 영역으로부터 제거되었다. 그 후, 4×10-4Pa의 압력하에서 전자빔법(electron beam method)에 의해 Ni 및 Ti의 막 두께를 각각 대략 50nm 내지 300nm까지 증가시키도록, 진공 증발기 내에서 설정되고 적층된다. 이어서, 음극 형성 영역 이외의 금속막은 리프트오프 기술(lift-off technology)에 의해 레지스트와 함께 제거되었다.
다음으로, 반도체 적층 기판은 반응선 이온 에칭 장치의 에칭 챔버의 전극에 배치되었고, 에칭 챔버 압력은 10-4Pa까지 감소되고, Cl2가 에칭 가스로서 공급되고, 기판은 n형 GaN 접촉층이 노출될 때까지 에칭되었다. 에칭 후, 기판은 반응성 이온 에칭 장치로부터 제거되었고, 질산 및 불산에 의해 전술한 에칭 마스크가 제거되었다.
(비평탄 패턴의 형성)
다음으로, 공지된 포토리소그래피 기술을 사용하여, 레지스트막이 p형 반도체층의 표면 이외의 부분에 형성되어 증발 장치 내에 삽입되었고, 15nm 두께의 Au/Sn가 적층되었다. 이어서, 질소 환경 중에 250℃에서 열처리를 받았고, 전술한 Au/Sn 박막이 입자 형태로 응결되어, 마스크가 금속 미세 입자로 형성되었다. 금속 미세 입자의 직경이 0.2 내지 1.5㎛의 범위 내에 있고, 2×106입자/mm2의 고밀도를 갖는 금속 미세 입자층(마스크)이 형성되었다.
다음으로, p형 반도체층의 표면을 노출시키기 위해, 레지스트막을 이용하여 패터닝이 수행되고, 일반 용도의 건식 에칭이 수행되었다.
비평탄 패턴이 처리될 영역에서, 전술한 금속 미세 입자 마스크가 형성되었다. 따라서, 에칭은 건식 에칭에 의해 금속 미세 입자의 형상과 정합하는 형태로 선택적으로 수행되었고, p형 반도체층의 표면은 만곡된 표면을 갖는 비평탄 패턴에서 처리되었다. 이 볼록부는 평면도에서는 게이트형 형상을 가지고 그 하단부 폭의 평균값이 대략 0.7㎛(직경)이며, 그 높이(T)의 평균값이 대략 1.0㎛이다. 또한, 볼록부들 사이의 거리의 평균값은 0.8㎛이고, 이 값에 대한 표준 편차는 50%이다.
(투광성 전극의 형성)
다음으로, 공지된 포토리소그래피 기술 및 리프트오프 기술을 사용하여, 1nm의 Ni 접촉 금속층과 ITO로 이루어진 전류 확산층(투광성 양극)이 AlGaN 접촉층의 표면에 양극을 형성하기 위한 영역에만 형성되었다. 전류 확산층의 형성 도중에, 우선 질화갈륨계 화합물 반도체층으로 적층된 기판이 진공 스퍼터링 장치에 배치되고, ITO가 p형 AlGaN 접촉층에 1㎛ 두께까지 적층되었다. 이어서, 진공 챔버로부터 기판을 제거한 후, 기판이 투명해지도록 열처리되었다.
(접착 패드의 형성)
다음으로, 양극 접착 패드(17) 및 음극 접착 패드(18)가 후술된 절차에 의해 형성되었다.
우선, 리프트오프로 불리는 공지된 절차에 따라 처리가 수행되었고, 동일한 적층 방법에 의해, Au의 제1층, Ti의 제2층, Al의 제3층, Ti의 제4층 및 Au의 제5층이 순차적으로 ITO 막의 일부에 적층되어, 5층의 양극 접착 패드(17)가 형성되었다. 여기서, Au/Ti/Al/Ti/Au의 각 층의 두께는 각각 50/20/10/100/200nm이다.
다음으로, 음극 접착 패드(18)는 전술한 반응성 이온 에칭법을 사용하여 후술된 절차에 의해 노출된 n형 GaN 접촉층에 형성된다.
우선, 레지스트가 n형 GaN 접촉층의 노출 영역의 표면 전체 위에 균일하게 도포되었다. 다음으로, 공지된 리소그래피 기술을 이용하여, 레지스트가 노출된 n형 GaN 접촉층의 음극 형성부로부터 제거되었다. 이어서, 100nm 두께의 Ti 및 200nm 두께의 Au를 갖는 음극 접촉 패드(18)가 통상적으로 사용되는 진공 증발법에 의해 반도체 측부로부터 순차적으로 형성되었다. 그 후, 레지스트가 공지된 방법에 의해 제거되었다.
이 방법에서, 기판(11)의 후방 표면을 연삭 및 연마함으로써, 기판의 보드 두께는 80㎛까지 감소되었다. 레이저 스크라이버를 사용하여 반도체 적층측으로부 터 라인들을 스크라이빙한 후에, 음극 및 음극이 형성된 웨이퍼가 가압되어 350㎛ 정사각형 칩으로 절단되었다.
(구동 전압(Vf) 및 출력 파워(Po)의 측정)
이들 칩의 순전압(구동 전압: Vf)은 프로브 니들(probe needle)을 사용하여 20mA의 전류를 인가함으로써 측정되었고, 3.3V로 확인되었다. 또한, 칩은 TO-18 패키지에 장착되었고, 출력 파워는 시험기를 사용하여 측정되었다. 출력 파워는 20mA의 인가 전류에 대해 12mW로 확인되었다. 발광면의 발광 분포는 투광성 양극의 모든 표면에 걸쳐 광을 방사하는 것이 확인되었다.
(플럭스 분포의 측정)
전술한 칩의 플럭스 분포는 TO-18 패키지에 장착된 칩에 의해 측정되었다. 옵토 사이언스 엘티디(Opto Science Ltd.)에서 제조된 LED-1100이 플럭스 분포를 측정하기 위해 사용되었다.
우선, 칩의 상부에 설치된 검지기는, 칩으로부터 동일한 거리를 유지하면서 칩의 측부 중 하나에 평행한 궤도를 따라 이동되었고, 방사 강도가 측정되었다. 다음으로, 검지기는 칩으로부터 동일한 거리를 유지하면서 제1 측부에 수직한 측부에 평행한 궤도를 따라서 이동되었고, 방사 강도가 측정되었다. 검지기 및 칩 중심선이 기판 표면과 결합하는 선에 의해 만들어진 각도에 대응하는 방사 강도의 분포는 측정된 측부에 무관하게 일정하게 유지되었다.
실시예2 내지 10
금속 미세 입자에 대한 재료는 표1에 도시된 바와 같이 취해졌다. 표1에 도 시된 열처리 온도에서 열처리가 수행된 지점은 제외되었고, 질화갈륨계 반도체 발광 장치는 실시예1과 유사하게 제조되었다.
실시예11
볼록부들로 이루어진 비평탄 패턴이 p형 반도체층의 표면에 형성되지 않은 지점은 제외되었고, 질화갈륨계 반도체 발광 장치는 실시예1과 유사하게 제조되었다.
실시예12 내지 13
p형 반도체층의 표면의 볼록부의 평균값 및 표준 편차가 표1에 표시된 값과 동일하게 되는 지점은 제외되었고, 질화갈륨계 반도체 발광 장치는 실시예1과 유사하게 제조되었다.
표1은 전술한 실시예1 내지 13의 비평탄 형상, 볼록부 거리 및 장치 특성에 대한 조건의 리스트를 나타낸다.
Figure 112008018314245-PCT00001
표1에 나타낸 장치 특성의 평가 결과로부터, p형 반도체층의 표면에 불규칙 비평탄 표면이 형성되어 있는, 실시예1 내지 10의 질화갈륨계 화합물 반도체 발광 장치의 볼록부들의 평균 거리는 0.05 내지 1.5㎛ 범위 내에 있고, 볼록부들의 평균 거링 대응하는 표준 편차는 10 내지 80% 범위 내에 있다.
실시예1 내지 10 각각에서 나타낸 본 발명의 질화갈륨계 화합물 반도체 발광 장치의 출력 파워는 11mW보다 크다.
실시예2의 질화갈륨계 화합물 반도체 발광 장치에서, Ni가 금속 미세 입자 마스크의 재료로서 사용되었다. 금속 미세 입자 마스크의 융점은 극도로 높은 1455℃이고, 마스크가 형성될 때 열처리 온도는 또한 600℃이고, 볼록부들의 평균 거리에 대응하는 표준 편차는 55%이다.
p형 반도체층의 표면에 비평탄 패턴이 형성되지 않은, 실시예11의 질화갈륨계 화합물 반도체 발광 장치는 9mW의 출력 파워를 갖는다.
실시예12에서 나타낸 질화갈륨계 화합물 반도체 발광 장치의 볼록부들 사이의 평균 거리는 1.8㎛이다. 이 평균 거리에 대응하는 표준 편차는 50%이다. 실시예12의 발광 장치는 9mW의 출력 파워를 갖는다.
실시예13에서 나타낸 질화갈륨계 화합물 반도체 발광 장치의 볼록부들 사이의 평균 거리는 0.8㎛이다. 이 평균 거리에 대응하는 표준 편차는 85%이다. 실시예13의 발광 장치는 9mW의 출력 파워를 갖는다.
상기 결과로부터, 본 발명의 질화갈륨계 화합물 반도체 발광 장치는 우수한 광 추출 효율과 높은 장치 특성을 갖는다는 것이 명백하다.
본 발명에 의해 제공되는 질화갈륨계 화합물 반도체 발광 장치는, 소형이라 하더라도 종래에 광을 방사하지 않는 영역으로부터 발광함으로써 높은 방사 출력 파워를 제공한다. 또한, 향상된 생산성의 효과가 기대된다. 질화갈륨계 화합물 반도체 발광 장치를 사용하는 램프가 사용되면, 수지 재료와의 물리적인 접촉 특성을 개선함으로써 종래의 램프보다 더욱 높은 출력 파워를 갖는 LED 램프가 제조될 수 있다. 따라서, 본 발명은 산업상 이용 가능성을 고려하여 매우 유용하다.

Claims (14)

  1. 질화갈륨계 화합물 반도체로부터 얻은 질화갈륨계 화합물 반도체 발광 장치이며,
    기판과,
    기판에 순차적으로 적층된 n형 반도체층, 발광층, p형 반도체층과,
    p형 반도체층에 적층된 투광성 양극과,
    투광성 양극에 제공된 양극 접착 패드와,
    n형 반도체층에 제공된 음극 접착 패드를 포함하고,
    불규칙 비평탄 표면이 p형 반도체층의 적어도 일부 표면에 형성되는 질화갈륨계 화합물 반도체 발광 장치.
  2. 제1항에 있어서, p형 반도체층의 표면에 형성된 불규칙 비평탄 표면 내에서, 볼록부들의 중심 사이의 거리인, 볼록부들 사이의 평균 거리는 0.01㎛ 내지 3㎛의 범위 내에 있는 질화갈륨계 화합물 반도체 발광 장치.
  3. 제1항에 있어서, p형 반도체층의 표면에 형성된 불규칙 비평탄 표면 내에서, 볼록부들의 중심 사이의 거리인, 볼록부들 사이의 평균 거리는 0.05㎛ 내지 1.5㎛의 범위 내에 있는 질화갈륨계 화합물 반도체 발광 장치.
  4. 제2항에 있어서, 볼록부들 사이의 평균 거리에 대응하는 볼록부들 사이의 거리의 표준 편차는 10% 내지 80%의 범위 내에 있는 질화갈륨계 화합물 반도체 발광 장치.
  5. 제3항에 있어서, 볼록부들 사이의 평균 거리에 대응하는 볼록부들 사이의 거리의 표준 편차는 10% 내지 80%의 범위 내에 있는 질화갈륨계 화합물 반도체 발광 장치.
  6. 제1항에 있어서, 투광성 양극은 도전성 산화물로부터 얻어지는 질화갈륨계 화합물 반도체 발광 장치.
  7. 제1항에 있어서, 투광성 양극은 In2O3-SnO2의 약자인 ITO, ZnO-Al2O3의 약자인 AZO, In2O3-ZnO의 약자인 IZO, 및 ZnO-GeO2의 약자인 GZO로 이루어진 그룹에서 선택된 재료 중 적어도 하나로부터 얻어지는 질화갈륨계 화합물 반도체 발광 장치.
  8. 질화갈륨계 화합물 반도체 장치의 p형 반도체층의 적어도 일부에 비평탄 표면을 형성하기 위한 질화갈륨계 화합물 반도체 발광 장치 제조 방법이며,
    기판에 질화갈륨계 화합물 반도체를 형성하기 위해 n형 반도체층, 발광층, p형 반도체층을 순차적으로 적층하는 제1 공정과,
    p형 반도체층에 금속 미세 입자로 이루어진 마스크를 형성하는 제2 공정과,
    상기 마스크로부터 p형 반도체층을 건식 에칭하는 제3 공정을 포함하는 질화갈륨계 화합물 반도체 발광 장치 제조 방법.
  9. 제8항에 있어서, 제2 공정은 p형 반도체층에 금속 박막을 형성하는 공정과, 금속 박막 형성 후의 열 처리 공정을 포함하는 질화갈륨계 화합물 반도체 발광 장치 제조 방법.
  10. 제8항에 있어서, 마스크를 형성하는 금속 미세 입자는 Ni 또는 Ni 합금으로 얻어지는 질화갈륨계 화합물 반도체 발광 장치 제조 방법.
  11. 제8항에 있어서, 마스크를 형성하는 금속 미세 입자는 100℃ 내지 450℃ 범위 내의 융점을 갖는 저융점 금속 또는 저융점 합금으로부터 얻어지는 질화갈륨계 화합물 반도체 발광 장치 제조 방법.
  12. 제8항에 있어서, 마스크를 형성하는 금속 미세 입자는 Ni, Au, Sn, Ge, Pb, Sb, Bi, Cd 및 In으로 이루어진 그룹에서 선택된 저융점 금속으로부터 얻어지거나, 상기 동일 그룹에서 선택된 저융점 금속 중 적어도 하나를 포함하는 저융점 합금으로부터 얻어지는 질화갈륨계 화합물 반도체 발광 장치 제조 방법.
  13. 제1항 내지 제7항 중 어느 한 항에 따른 질화갈륨계 화합물 반도체 발광 장치로부터 얻어지는 램프.
  14. 제8항 내지 제12항 중 어느 한 항에 따른 제조 방법에 의해 얻은 질화갈륨계 화합물 반도체 발광 장치로부터 얻어지는 램프.
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