JP5232968B2 - 発光素子及びその製造方法、並びにランプ - Google Patents
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Description
外部量子効率は、内部量子効率と光取り出し効率を掛け合わせたものとして表される。内部量子効率とは、素子に注入した電流のエネルギーのうち、光に変換される割合である。一方。光取り出し効率とは、半導体結晶内部で発生した光のうち、外部に取り出すことができる割合である。
しかしながら、ITOの屈折率は1.9とGaN系化合物半導体の2.6に比べて小さいので、ITOとGaN系化合物半導体の界面で全反射が生じてしまい、充分に光を取り出すことができない。
導電性を有する酸化チタンを透明電極に使用し、GaN系化合物半導体の表面には凹凸を形成せず、酸化チタンの表面に凹凸を形成することにより、発光素子の光取り出し効率を容易に向上させることができる。
即ち、本発明は以下に関する。
[2]透明電極の少なくとも1層に酸化チタン系導電膜が用いられ、300〜550nmの発光波長を有する発光素子であって、基板と、前記基板上に順に形成されたn型半導体層、発光層、p型半導体層と、前記p型半導体層上に形成された、少なくとも酸化チタン系導電膜を含む透明電極と、前記透明電極上及びその側面と、前記p型半導体層の上面外周部とを覆うように形成された光触媒反応防止層と、前記光触媒反応防止層上の一部に形成された正極とを備え、前記酸化チタン系導電膜が、Tiと、Ta、Nb、V、Mo、W、Sbからなる群から選択される少なくとも1種類以上の元素とを含む酸化物であり、樹脂封入されてなることを特徴とする発光素子。
[3]前記光触媒反応防止層がさらに、前記p型半導体層の側面を覆うことを特徴とする請求項1又は請求項2の何れかに記載の発光素子。
[4]前記光触媒反応防止層が、300〜550nmの範囲の波長において、80%以上の透過率を有する透光性物質からなることを特徴とする請求項1〜3の何れか1項に記載の発光素子。
[5]前記光触媒反応防止層が、酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ニオブ、窒化シリコン、窒化アルミニウムからなる群から選択される少なくとも1種類の材料からなることを特徴とする請求項4に記載の発光素子。
[6]前記光触媒反応防止層が、ITO(In2O3−SnO2)、AZO(ZnO−Al2O3),IZO(In2O3−ZnO),GZO(ZnO−Ga2O3)からなる群から選択される少なくとも1種類の材料であることを特徴とする請求項4に記載の発光素子。
[7]前記発光素子がGaN系半導体発光素子であり、該GaN系半導体発光素子の屈折率と前記酸化チタン系導電膜の屈折率とが同等、または、その差が0.5以内であることを特徴とする請求項6に記載の発光素子。
[8]前記酸化チタン系導電膜が凹凸形状に粗面化されていることを特徴とする請求項1〜7の何れか1項に記載の発光素子。
[9]透明電極の少なくとも1層に酸化チタン系導電膜が用いられ、300〜550nmの発光波長を有する発光素子の製造方法であって、前記基板上に順に、n型半導体層、発光層、p型半導体層を形成する工程と、前記p型半導体層上に、少なくとも酸化チタン系導電膜を含む透明電極を形成する工程
と、前記透明電極上の一部に正極とを形成する工程と、前記一部を除く前記透明電極上及びその側面と、前記p型半導体層の上面外周部とを覆うように、光触媒反応防止層を形成する工程と、樹脂封入を行う工程と、を有し、前記酸化チタン系導電膜が、Tiと、Ta、Nb、V、Mo、W、Sbからなる群から選択される少なくとも1種類以上の元素とを含む酸化物であることを特徴とする発光素子の製造方法。
[10]透明電極の少なくとも1層に酸化チタン系導電膜が用いられ、300〜550nmの発光波長を有する発光素子の製造方法であって、前記基板上に順に、n型半導体層、発光層、p型半導体層を形成する工程と、前記p型半導体層上に、少なくとも酸化チタン系導電膜を含む透明電極を形成する工程と、前記透明電極上及びその側面と、前記p型半導体層の上面外周部と、を覆うように、光触媒反応防止層を形成する工程と、前記光触媒反応防止層上の一部正極を形成する工程と、樹脂封入を行う工程と、を有し、前記酸化チタン系導電膜が、Tiと、Ta、Nb、V、Mo、W、Sbからなる群から選択される少なくとも1種類以上の元素とを含む酸化物であることを特徴とする発光素子の製造方法。
[11]前記光触媒反応防止層を、スパッタ法またはCVD法により成膜することを特徴とする請求項9又は請求項10の何れかに記載の発光素子の製造方法。
[12]前記光触媒反応防止層を、酸化アルミニウムを用いてCVD法によって成膜することを特徴とする請求項11に記載の発光素子の製造方法。
[13]請求項1〜8の何れか1項に記載の発光素子が、樹脂によって封入されてなることを特徴とするランプ。
[14]請求項9〜12の何れかに記載の発光素子の製造方法によって得られる発光素子が、樹脂によって封入されてなることを特徴とするランプ。
また、本発明のランプは、本発明の発光素子を用いたものであるので、高い信頼性と優れた発光特性を有するランプが得られる。
但し、本発明は以下の実施形態の各々に限定されるものではなく、例えば、これら実施形態の構成要素同士を適宜組み合わせても良い。
図1は本発明の発光素子の断面を模式的に示した図である。
図1において、符号11は基板、12はn型半導体層、13は発光層、14はp型半導体層、15は酸化チタン系導電膜、16は光触媒反応防止層、17は正極、18は負極である。
本実施形態の発光素子1は、透明電極として酸化チタン系導電膜15が用いられており、300〜550nmの発光波長を有し、また、酸化チタン系導電膜15を覆うように光触媒反応防止層16が形成され、概略構成されている。
また、本発明の発光素子は、樹脂封入されてなる発光素子として構成することができる。
また、本発明の光触媒反応防止層16は、酸化チタン系導電膜15の直上か、あるいは、酸化チタン系導電膜15との間に他の透明膜(図示略)などを挟んだ上に、酸化チタン系導電膜15を覆うように形成される。
以下、本実施形態の発光素子1について詳述する。
基板11としては、サファイア単結晶(Al2O3;A面、C面、M面、R面)、スピネル単結晶(MgAl2O4)、ZnO単結晶、LiAlO2単結晶、LiGaO2単結晶、MgO単結晶等の酸化物単結晶、Si単結晶、SiC単結晶、GaAs単結晶、AlN単結晶、GaN単結晶及びZrB2等のホウ化物単結晶、等の基板材料が周知である。本発明においても、これら周知の基板材料を含めて、如何なる基板材料を何ら制限なく用いることができる。これらの中でも、サファイア単結晶及びSiC単結晶が特に好ましい。
なお、基板の面方位は特に限定されない。また、ジャスト基板でも良いしオフ角を付与した基板であっても良い。
上述の基板11上には、通常、図示略のバッファ層を介して、窒化物系化合物半導体からなるn型半導体層12、発光層13およびp型半導体層14が積層される。また、使用する基板やエピタキシャル層の成長条件によっては、バッファ層が不要である場合がある。
MOCVD法では、キャリアガスとして水素(H2)または窒素(N2)、III族原料であるGa源としてトリメチルガリウム(TMG)またはトリエチルガリウム(TEG)、Al源としてトリメチルアルミニウム(TMA)またはトリエチルアルミニウム(TEA)、In源としてトリメチルインジウム(TMI)またはトリエチルインジウム(TEI)、V族原料であるN源としてアンモニア(NH3)、ヒドラジン(N2H4)などが用いられる。また、ドーパントとしては、n型にはSi原料としてモノシラン(SiH4)またはジシラン(Si2H6)を、Ge原料としてゲルマンガス(GeH4)や、テトラメチルゲルマニウム((CH3)4Ge)やテトラエチルゲルマニウム((C2H5)4Ge)等の有機ゲルマニウム化合物を利用できる。
MBE法では、元素状のゲルマニウムもドーピング源として利用できる。p型にはMg原料としては例えばビスシクロペンタジエニルマグネシウム(Cp2Mg)またはビスエチルシクロペンタジエニルマグネシウム(EtCp2Mg)を用いる。
下地層はAlXGa1―XN層(0≦x≦1、好ましくは0≦x≦0.5、さらに好ましくは0≦x≦0.1)から構成されることが好ましい。下地層の膜厚は0.1μm以上が好ましく、より好ましくは0.5μm以上であり、1μm以上が最も好ましい。膜厚を1μm以上とすることにより、結晶性の良好なAlXGa1―XN層が得られやすくなる。
また、nクラッド層のn型ドープ濃度は1×1017〜1×1020/cm3の範囲が好ましく、より好ましくは1×1018〜1×1019/cm3の範囲である。ドープ濃度がこの範囲であると、良好な結晶性の維持および発光素子の動作電圧低減の点で好ましい。
発光層13の膜厚としては、特に限定されないが、量子効果の得られる程度の膜厚、即ち臨界膜厚が好ましく、例えば1〜10nmの範囲であり、より好ましくは2〜6nmの範囲である。膜厚が上記範囲であると、発光出力の点で好ましい。
また、発光層は、上記のような単一量子井戸(SQW)構造の他、上記Ga1−sInsNを井戸層として、この井戸層よりバンドギャップエネルギーが大きいAlcGa1−cN(0≦c<0.3かつb>c)障壁層とからなる多重量子井戸(MQW)構造としてもよい。また、井戸層および障壁層には、不純物をドープしてもよい。
pクラッド層としては、発光層のバンドギャップエネルギーより大きくなる組成であり、発光層13へのキャリアの閉じ込めができるものであれば特に限定されないが、好ましくは、AldGa1−dN(0<d≦0.4、好ましくは0.1≦d≦0.3)のものが挙げられる。pクラッド層が、このようなAlGaNからなると、発光層13へのキャリアの閉じ込めの点で好ましい。
pクラッド層の膜厚は、特に限定されないが、好ましくは1〜400nmであり、より好ましくは5〜100nmである。
pクラッド層のp型ドープ濃度は、1×1018〜1×1021/cm3が好ましく、より好ましくは1×1019〜1×1020/cm3である。p型ドープ濃度が上記範囲であると、結晶性を低下させることなく良好なp型結晶が得られる。
また、p型ドーパントを1×1018〜1×1021/cm3の範囲の濃度で含有していると、良好なオーミック接触の維持、クラック発生の防止、良好な結晶性の維持の点で好ましく、より好ましくは5×1019〜5×1020/cm3の範囲である。
p型不純物としては、特に限定されないが、例えば、好ましくはMgが挙げられる。
pコンタクト層の膜厚は、特に限定されないが、0.01〜0.5μmが好ましく、より好ましくは0.05〜0.2μmである。膜厚がこの範囲であると、発光出力の点で好ましい。
本発明の酸化チタン系導電膜は、図1に示す例(符号15参照)のように、p型半導体層14の直上、あるいはp型半導体層14上に金属層等を介して形成される。
酸化チタン系導電膜15とp型半導体層14との間に金属層を挟んだ場合には、発光素子の駆動電圧(Vf)を低減させることができるが、透過率が減少して出力を低下させてしまう。従って、発光素子の用途などに応じて駆動電圧(Vf)と出力のバランスを取り、酸化チタン系導電膜15とp型半導体層14との間に金属層などを挟むかどうか適宜判断される。ここで用いられる金属層としては、NiやNi酸化物、Pt,Pd,Ru,Rh,Re、Os等からなるものを用いることが好ましい。
この場合の酸化チタン系導電膜の組成としては、Ti1−xAxO2(A=Ta、Nb、V、Mo、W、Sb)とされたものを用いることが好ましい。また、この組成において、Xは1〜20at%の範囲とすることが好ましい。X=1at%未満であると、添加効果が小さく、良好な導電性が得られない。また、X=20at%を超えると、300〜550nmの波長における透過率が低下するため、発光素子の出力を低下させてしまう。さらに好ましくは、X=2〜10at%の範囲である。
また、それぞれの単体金属酸化物を、別々の蒸着源として成膜することも可能である。この方法を用いることにより、組成制御が容易になる利点がある。例えば、TiO2とTa2O5をそれぞれ別々の蒸着源で成膜し、任意のTi1−xTaxO2組成を作製することができる。
さらに、単体金属や合金金属を使用し、酸素ガスを導入して、プラズマ等を用いて反応性成膜をすることも可能である。例えば、TiとTaを別々の蒸着源で蒸発させ、プラズマでTiとTaを酸素ガスと反応させてTi1−xTaxO2組成を作製することができる。また、密着性や緻密さを向上させるため、基板加熱やイオンアシストを用いても良い。
また、それぞれの単体金属酸化物を別々のターゲットとして成膜することも可能である。この方法を用いることにより、組成制御が容易になる利点がある。例えば、TiO2とTa2O5を、それぞれ別々のターゲットで成膜し、任意のTi1−xTaxO2組成を作製することができる。
さらに、単体金属や合金金属を使用し、酸素ガスを導入して、反応性スパッタリング成膜をすることも可能である。例えば、TiとTaを別々のターゲットで放電させ、プラズマ中でTiとTaを酸素ガスと反応させてTi1−xTaxO2組成を作製することができる。また、密着性や緻密さを向上させるため、基板加熱やバイアスを用いても良い。
酸化チタン系導電膜表面に設けられる凹凸は、周期性を有するパターンの凹凸であっても良いし、無秩序なパターンの凹凸であってもよい。
本発明の光触媒反応防止層は、図1に示す例(符号16参照)のように、酸化チタン系導電膜15の直上か、あるいは、酸化チタン系導電膜15との間に他の透明膜等を介して形成される。
光触媒反応防止層16は、側面からの光触媒作用を防止するため、酸化チタン系導電膜15の側面を覆うように形成されていることが好ましい。
さらに、図2に示す発光素子2のように、光触媒反応防止層26が、n型半導体層22、発光層23、p型半導体層24の側面、及びp型半導体層24の上面外周部を覆うようにすれば、光触媒反応防止層26とp型半導体層24界面からの水分等の浸入による光触媒作用を防止できるのでさらに好ましい。また、正極27と酸化チタン系導電膜25との接合部からの、正極27側面への光触媒作用を防止するため、図示例のように、光触媒反応防止層26が正極27上面の外周部を覆うように形成されていることが好ましい。
本発明の光触媒反応防止層は、300〜550nmの範囲の波長において、80%以上の透過率を有する透光性物質からなることが好ましい。
また、光触媒反応防止層には、絶縁性透明膜、あるいは導電性透明膜の何れも用いることができる。
また、CVDでAl2O3を成膜する場合は、TMA(トリメチルアルミニウム)、DMA(ジメチルアルミニウム)、アルコキシ化合物(イソプロポキシジメチルアルミニウム、sec−ブトキシジメチルアルミニウム、イソプロポキシジエチルアルミニウム、tert−ブトキシジメチルアルミニウム)などを原料として用いることができる。
さらに、導電性透明膜を用いた場合、図3に示す発光素子3のように、光触媒反応防止層36とp型半導体34との導通部分が、光触媒反応防止層36をなす導電性透明膜の接触部分だけ増加するので、駆動電圧(Vf)の低減に有利である。
光触媒反応防止層の膜厚は、特に限定されるものではないが、10nm〜10μm(10000nm)の範囲であることが好ましい。光触媒反応防止層の膜厚が10nm未満であると、薄すぎて水分などの浸入を防ぐことができない。また、光触媒反応防止層の膜厚の上限は、特に限定されないが、生産性の点から10μmが上限と考えられる。
例えば、光触媒反応防止層にSiO2(屈折率1.5)、Al2O3(屈折率1.6)を用いる場合、透明膜として、CeO2(屈折率2.2)、HfO2(屈折率1.9)、MgO(屈折率1.7)、ITO(屈折率1.9)、Nb2O5(屈折率2.3)、Ta2O5(屈折率2.2)、Y2O3(屈折率1.9)、ZnO(屈折率2.1)、ZrO2(屈折率2.1)等を使用することができる。
正極17は、酸化チタン系導電膜15上に設けられるボンディングパッドであり、図1に示す例では、光触媒反応防止層16によって側面及び上面の周辺部が覆われている。
正極17の材料としては、Au、Al、NiおよびCu等を用いた各種構造が周知であり、これら周知の材料、構造のものを何ら制限無く用いることができる。
正極17の厚さは、100〜10μmの範囲内であることが好ましい。また、ボンディングパッドの特性上、厚さが大きい方が、ボンダビリティーが高くなるため、正極17の厚さは300nm以上とすることがより好ましい。さらに、製造コストの観点から3μm以下とすることが好ましい。
このため、負極18を形成する際は、発光層13およびp型半導体層14の一部を除去してn型半導体層12のnコンタクト層を露出させ、この上に負極18を形成する。
負極18の材料としては、各種組成および構造の負極が周知であり、これら周知の負極を何ら制限無く用いることができ、この技術分野でよく知られた慣用の手段で設けることができる。
本発明の酸化チタン系導電膜の表面に、図4に示すような周期的な凹凸パターン(符号45aの凸部を参照)を形成する方法としては、従来公知のフォトリソグラフィー法を用いることができる。さらに、ナノインプリント法を用いることも可能である。
なお、上記ナノインプリント法を用いた場合、レジストの付いたマスクを直接酸化チタン系導電膜に押し付けるので、マスクの損傷が問題になる場合がある。この問題を回避するためには、マスクからPVAなどの水溶性の樹脂でレプリカを作成し、そのレプリカにレジストを塗布して、レプリカを酸化チタン系導電膜に押し付けて転写する方法が有効である。この方法では、マスクから直接転写しない方法であるため、マスクが損傷することが無い。また、PVAは樹脂であるので、レプリカ作成時のマスクの損傷はほとんど無い。また、レプリカは1回限りしか使用できないが、PVAが安価であるため、量産上は問題にならない。また、レプリカは水溶性であることから、レジスト転写後、水によって容易に除去できるという利点もある。
凸部底面の直径を0.1μm未満に形成することは、フォトリソグラフィー法を用いれば可能であるが、高コストになってしまう。また、発光素子の大きさは一般的に100μm〜2000μmであるので、凸部底面の直径が10μmを超えると、大きすぎて充分な光取り出し効率を得ることができない。さらに好ましくは0.1μm〜2μmの範囲である。
凸部の間隔を0.1μm未満に形成することは、フォトリソグラフィー法を用いれば可能であるが、高コストになってしまう。また、発光素子の大きさは一般的に100μm〜2000μmであるので、凸部の間隔が10μmを超えると、大きすぎて充分な光取り出し効率を得ることができない。さらに好ましくは0.1μm〜2μmの範囲である。
凸部の高さが0.1μm未満だと、高さが充分でないため、光取り出し効率の向上には寄与しない。また、凸部の高さが2.0μmを超える場合、光取り出し効率の向上には寄与するものの、生産性が大幅に低下するので適さない。
また、凸部の大きさは、(凸部底面の直径)<(凸部高さ)の関係であることが、より好ましい。この関係とすることにより、光取り出し効率をより効果的に向上させることができる。
酸化チタン系導電膜の表面に無秩序な凹凸形状(図4の凸部45aを参照)を形成する方法としては、フォトリソグラフィー法やナノインプリント法を用いることも可能であるが、例えば、以下に示す(a)〜(c)の工程を含んだ方法が、低コストに凹凸を形成できる方法の1つとして挙げられる。
(a) 基板上に窒化ガリウム系化合物半導体からなる、n型半導体層、発光層およびp型半導層、酸化チタン系導電膜をこの順序で積層する工程。
(b) 酸化チタン系導電膜上に金属微粒子からなるマスクを形成する工程。
(c) 該マスク上から酸化チタン系導電膜をドライエッチングする工程。
上記方法では、酸化チタン系導電膜上への凹凸面の形成を、酸化チタン系導電膜表面の凹凸面加工領域に金属微粒子からなるマスクを形成し、その上から酸化チタン系導電膜をドライエッチングすることによって、無秩序な凹凸形成を行なうことができる。
本例では、金属微粒子マスクの形状によって、酸化チタン系導電膜上の凹凸形状が規定されるため、金属微粒子マスクの形状を制御する事で酸化チタン系導電膜上の凹凸形状を制御することができる。特に、金属微粒子マスクの膜厚は、酸化チタン系導電膜上の凹凸形状に大きく影響を及ぼす。
マスク材料やランプ化するときの封入樹脂材により、膜厚の最適値は異なるが、0.005μm未満だとマスクとして機能せず、酸化チタン系導電膜上に、光取り出しに効果的な凹凸を形成することが出来ない。また、膜厚が1μm以上だと、凝集効果が小さくなり、上記と同様、酸化チタン系導電膜上に光取り出しに効果的な凹凸を形成することが出来なくなる。
凸部のピーク間距離で規定する酸化チタン系導電膜上の凸部間距離の平均値は、0.01μm〜3μmの範囲であることが好ましい。
凸部間距離の平均値が0.01μm未満だと、凝集しすぎて光取り出し効率が低下してしまう。また、凸部間距離の平均値が3μmを超えると、大きすぎて充分な光取り出し効率を得ることが出来ない。凸部間距離の平均値の、より好ましい範囲は、0.1μm〜2μmである。この範囲であれば、光取り出し効率が効果的に向上する。
凸部底面の直径の平均値が0.01μm未満だと、小さすぎて光取り出し効率に寄与しない。また、凸部底面の直径の平均値が3μmを超えると、大きすぎて充分な光取り出し効率を得ることが出来ない。凸部底面の直径の平均値の、より好ましい範囲は、0.02〜2μmである。
凸部高さの平均値が0.1μmだと、高さが充分ではなく、光取り出し効率の向上には寄与しない。また、凸部高さの平均値が2.0μmを超える場合、光取り出し効率の向上には寄与するものの、生産性が大幅に低下するので適さない。
また、凸部の大きさは、(凸部底面の直径)<(凸部高さ)であることがより好ましい。この関係とすることにより、光取り出し効率をより効果的に向上させることができる。
本発明では、酸化チタン系導電膜上の凹凸加工領域の形成は、当該領域のp酸化チタン系導電膜表面に金属微粒子からなるマスクを形成し、その上から酸化チタン系導電膜をドライエッチングすることによって行なうことができる。
AuSn合金は、Sn組成比が10質量%〜35質量%程度の範囲であれば、190〜420℃程度の温度で共晶化する事が知られており、また、この範囲の温度を上回ると、一般的に合金層が凝集形態を取ることも知られている。
金属薄膜の厚さは、50Å以上1000Å以下であることが好ましい。
また、金属薄膜の厚み制御が上記範囲内で均一に可能であれば、スパッタリング装置等を用いてもなんら問題は無い。
熱処理後の金属微粒子マスクの形状は、熱処理雰囲気中の酸素濃度により変化する。使用する材料に応じて酸素濃度を制御することにより、光取り出し効率向上に適した形状の凹凸パターンを酸化チタン系導電膜上に形成することができる、金属微粒子マスクを得ることが出来る。また、使用する金属微粒子材料によっては、酸素を全く含まない雰囲気で熱処理を行うことが良いものもある。
酸化チタン系導電膜上に無秩序な凹凸形状を形成する他の方法として、酸化チタン系導電膜を、電流拡散層と光取り出し層の2層に分けて成膜し、その後、主として前記光取り出し層をエッチングすることにより形成する方法が挙げられる。
また、電流拡散層は、例えば、以下の2通りの方法で形成されることが好ましい。一つはスッパタ法によって成膜する方法であり、もう一つは真空蒸着法により成膜する方法である。
しかし、蒸着中に300℃〜800℃の温度で成膜するか、成膜後に300℃〜800℃で熱処理することにより、緻密で結晶性の高い膜を得ることができる。
なお、上記熱処理温度が300℃未満だと、結晶化を向上させる効果が小さく、800℃を越えると、窒化物系半導体素子にダメージを与えてしまう。
電流拡散層の膜厚は、薄すぎると電流拡散特性が落ちてしまい好ましくない。また、電流拡散層の膜厚が厚すぎると透過率が悪くなり、出力が低下してしまう。よって、電流拡散層の膜厚は、35nm〜2000nmの範囲、より好ましくは50nm〜1000nmの範囲とし、最も好ましくは、100nm〜500nmの範囲とする。
発光素子の駆動電圧(Vf)を低減させるため、上述のように、光取り出し層と電流拡散層との間に金属層などを成膜してもよいが、発光素子の透過率が低下して出力が低減するリスクがあるので、用途に応じたバランスによって決定する必要がある。光取り出し層と電流拡散層との間に金属層を配置する場合、該金属層の材料として、NiやNi酸化物、Pt、Pd、Ru、Rh、Re、Os等からなるものを用いることが好ましい。
凹凸形状を形成する方法としては、ウェットエッチング、ドライエッチング等、従来公知のエッチング方法がいずれも適用可能であるが、酸化チタン系導電膜の結晶状態により、エッチング速度が大きく変化するウェットエッチングを用いることが好ましい。なお、マスクを用いて規則的に凹凸形状を形成することも可能であるし、エッチングだけで無秩序(ランダム)に凹凸形状を形成することも可能である。
また、光取り出し層の形成方法としては、光取り出し層をエッチングする際のエッチング速度が、電流拡散層のエッチング速度よりも速くなるように形成できる方法を用いることが望ましい。具体的には、光取り出し層の形成方法としては、例えば真空蒸着法を用いることが、アモルファス状または結晶性の低い膜を得ることが出来るので好ましい。
この特性を満足させる、エッチング後の光取り出し層の膜厚は35nm〜2000nmの範囲であり、好ましくは50nm〜1μmの範囲であり、より好ましくは100nm〜500nmの範囲である。なお、光取り出し層の膜厚は、光取り出し層の電流拡散層側の面(下面)から凸部の頂部までの高さと定義する。
凹部と凸部との高低差が小さ過ぎると、充分な光取り出し効率が得られない。また、凹部と凸部との高低差が大き過ぎると、光取り出し層の膜厚が厚くなり、透過率が悪くなって出力が低下してしまう。なお、凹部と凸部との高低差は、凹部の底部から凸部の頂部までの高さと定義する。
酸化チタン系導電膜に無秩序な凹凸形状を形成する他の方法としては、レーザを用いて酸化チタン表面を粗面化する方法も挙げることができる。
レーザとしては、酸化チタン系導電膜がレーザ光を吸収する波長を有したレーザであることが好ましい。酸化チタン系導電膜の波長吸収率は、結晶系、添加物によっても変化するが、バンドギャップ以上の光であれば吸収される。例えば、TiO2の場合、バンドギャップは3.2であるので、380nm以下の波長であればレーザ光を吸収するので好ましい。
KrFエキシマレーザを用いた場合、エネルギー密度は50〜2000mJ/cm2であることが好ましい。50mJ/cm2であるとエネルギー密度が小さく酸化チタン系導電膜の表面を粗面化することができない。2000mJ/cm2を超えるとエネルギー密度が大きくなりすぎて、酸化チタン系導電膜の導電性が損なわれてしまう。
凹部と凸部との高低差が小さ過ぎると、充分な光取り出し効率が得られない。また、凹部と凸部との高低差を大き過ぎると、酸化チタン系導電膜の膜厚が厚くなり、透過率が悪くなって出力が低下してしまう。なお、凹部と凸部との高低差は、凹部の底部から凸部の頂部までの高さと定義する。
酸化チタン系導電膜上に凹凸形状を形成した場合、その上に成膜する膜のステップカバレッジが問題となる。例えば、凹凸の斜面が急過ぎたり、アスペクト比が大き過ぎたり、また、凹凸の大きさが小さ過ぎる場合、酸化チタン系導電膜上に成膜する膜が凹凸に沿って成膜されず、空隙が生じてしまうことがある。空隙が生じると、その箇所の屈折率は1となるので、光取り出し効率の低下を招いてしまう。
具体的には、図6(b)に示すような斜面型の凸部、図6(c)に示すような曲面型の凸部等が好ましい例として挙げられる。斜面型の凸部の場合、基板法線に対して5度以上傾いていることが、ステップカバレッジが向上するので好ましい。但し、基板法線に対する傾きが大きすぎるとアスペクト比が取りにくくなるので、60度以下の角度とすることが好ましい。
本発明の発光素子は、当業者周知の方法を用いてなんら制限無くLEDランプとして構成することができる。
図5は、本発明のランプの一例を模式的に示した断面図であり、このランプ5は、図4に示す本発明のフェイスアップ型の窒化物系半導体からなる発光素子4が砲弾型に実装されたものである。図5において、符号51、52はフレームを示し、符号53、54はワイヤー、符号55はモールドを示している。
また、本発明のランプは、一般用途の砲弾型、携帯のバックライト用途のサイドビュー型、表示器に用いられるトップビュー型等、何れの用途にも用いることができる。
図4に、本実験例で作製した窒化ガリウム系化合物半導体発光素子の断面模式図を示すとともに、図7に、その平面模式図を示す。
サファイアからなる基板41上に、AlNからなるバッファ層を介して、窒化ガリウム系化合物半導体層を積層した。この窒化ガリウム系化合物半導体層は、厚さ8μmのアンドープGaNからなる下地層、厚さ2μmのGeドープn型GaNコンタクト層及び厚さ0.02μmのn型In0.1Ga0.9Nクラッド層がこの順序で積層されたn型半導体層42、厚さ16nmのSiドープGaN障壁層及び厚さ2.5nmのIn0.06Ga0.94N井戸層を5回積層し、最後に障壁層を設けた多重量子井戸構造の発光層43、さらに厚さ0.01μmのMgドープp型Al0.07Ga0.93Nクラッド層と厚さ0.18μmのMgドープp型Al0.02Ga0.98Nコンタクト層がこの順序で積層されたp型半導体層44からなり、各層をこの順で積層して形成した。光取り出し面は半導体側とした。
この構造において、n型GaNコンタクト層のキャリア濃度は1×1019cm−3であり、GaN障壁層のSiドープ量は1×1017cm−3であり、p型AlGaNコンタクト層のキャリア濃度は5×1018cm−3であり、p型AlGaNクラッド層のMgドープ量は5×1019cm−3であった。
そして、この窒化ガリウム系化合物半導体層に、負極を形成する領域のn型GaNコンタクト層を反応性イオンエッチング法により露出させた。この際、まず、レジストをp型半導体層の全面に一様に塗布した後、公知のリソグラフィー技術を用いて、負極形成領域からレジストを除去した。そして、真空蒸着装置内にセットして、圧力4×10−4Pa以下で、Ni及びTiをエレクトロンビーム法により膜厚がそれぞれ約50nm及び300nmとなるように積層した。その後、リフトオフ技術により、負極形成領域以外の金属膜をレジストとともに除去した。
次に、公知のフォトリソグラフィー技術及びリフトオフ技術を用いて、p型AlGaNコンタクト層表面の正極を形成する領域にのみ、Ti0.95Nb0.05O2からなる透明電極をスパッタ法により1.2μm形成した。
次に、公知のフォトリソグラフィー技術を用いて、酸化チタン系導電膜表面以外の部分にレジスト膜を形成した後、蒸着装置内に入れ、Au/Snを15nm積層した。
次に、窒素雰囲気中において、250℃の温度で熱処理を行い、上記Au/Snの薄膜を粒状に凝集させ、金属微粒子からなるマスクを形成した。金属微粒子の直径は0.2〜1.5μmの範囲であり、2×106個/mm2という高密度の金属微粒子層(マスク)が形成された。
次に、酸化チタン系導電膜表面を露出させるように、レジスト膜によってパターニングを行った後、一般的なドライエッチングを施した。
ここで、凹凸パターンを加工する領域には、上述の金属微粒子マスクが形成されているので、ドライエッチングにより、金属微粒子の形に添った形状で選択的にエッチングされ、酸化チタン系導電膜表面を、曲面を持った凹凸パターン形状に加工する事ができた。この凸部は、平面視円形であり、下端寸法の平均値は約0.7μm(直径)、高さTの平均値は約1.0μmであった。また凸部間距離の平均値は0.8μmで、この値に対する標準偏差は50%であった。
次に、正極(ボンディングパッド)47および負極(ボンディングパッド)48を、以下のような手順で形成した。
まず、通常、リフトオフと呼ばれる周知の手順に則って処理し、さらに、同様の積層方法により、酸化チタン系導電膜上の一部にAuからなる第1の層、Tiからなる第2の層、Alからなる第3の層、Tiからなる第4の層、Auからなる第5の層を順に積層し、5層構造の正極を形成した。ここで、Au/Ti/Al/Ti/Auからなる各層の厚さは、それぞれ、50/20/10/100/500nmとした。
次に、負極ボンディングパッドを、上述した反応性イオンエッチング法により露出したn型GaNコンタクト層上に、以下の手順により形成した。
まず、レジストを、n型GaNコンタクト層の露出した領域全面に一様に塗布した後、公知のリソグラフィー技術を用いて、露出したn型GaNコンタクト層上の負極形成部分からレジストを除去した。そして、通常用いられる真空蒸着法により、半導体側から順に、Tiが100nm、Auが200nmの厚さとされた負極を形成した。その後、レジストを公知の方法により除去した。
次に、公知のフォトリソグラフィー技術及びリフトオフ技術を用いて、正極、負極の中心部を除いて、Al2O3からなる光触媒反応防止層をCVD法により500nm形成した。光触媒反応防止層は正極側面、負極側面、および、発光層、n型半導体側面を覆うように成膜した。
このようにして、光触媒反応防止層まで形成したウエーハを、基板41裏面を研削・研磨することにより、基板41の板厚を80μmまで薄くして、レーザスクライバを用いて半導体積層側から罫書き線を入れた後、押し割って、350μm角のチップに切断した。
得られた350μm角のチップを砲弾型ランプのフレームにマウントしワイヤボンディングした。その後エポキシ樹脂にて封入し、実験例1のランプとした。
なお、実験例14においては、ITOは発光層、n型半導体層は覆わずに、酸化チタン系導電膜上に成膜し正極を形成した。
また、実験例15においては実験例14のITOの成膜後にAl2O3をITO、発光層、n型半導体層と正極の一部、負極の一部を覆うように成膜した。
また、実験例16ではSOG材料にClariant社製のポリシラザンSOD Signiflow100を用いた。塗布後150℃で2分間プリベークし、その後、50℃、80%RHで30分間加湿処理をし、300℃30分間N2雰囲気で処理を実施した。
また、実験例17では光触媒反応防止層を用いずそのまま樹脂封入しランプとした。
また、実験例18では、酸化チタン系導電膜表面への凹凸形成を行なわずに光触媒反応防止層を成膜した。
上述のようにして得られた各実験例のランプについて、テスターを用いて発光出力、駆動電圧(Vf)を測定した。
各実験例のランプについて、信頼性試験を以下の条件で実施した。
まず、各実験例のランプを、85℃、85%の高温高湿度のオーブンに投入し印加電流5mAで1000hr保持した。
その後、ランプを取り出し、テスターを用いて、信頼性試験後の発光出力、駆動電圧(Vf)を計測した。
表1に示すように、実験例1の発光素子は、信頼性試験前の印加電流20mAにおける発光出力が17.4mW、駆動電圧(Vf)が3.3Vであった。また、ピーク波長は460nmを示した。
また、信頼性試験後の素子特性は、印加電流20mAにおける発光出力が17.2mW、駆動電圧(Vf)が3.3Vと、ほとんど劣化を示さなかった(出力劣化率1.1%)。また、顕微鏡にてランプを観察したが、特に樹脂の劣化は見られなかった。
実験例16の発光素子は、出力劣化率が40.9%であり、また、目視確認において樹脂部に黒ずんだ箇所が認められた。
実験例17の発光素子は、出力劣化率が68.2%と非常に大きく、また、目視確認において樹脂部が大幅に黒ずんでいるのが認められた。
また、実験例16に示す発光素子のように、光触媒反応防止層にSOGを用いたものでは、光触媒反応防止層を用いない場合(実験例17)よりは良いが、それでも大幅に出力が劣化していることが分かる。
また、実験例19のように、光触媒反応防止層の膜厚が20000nmと、本発明で規定する範囲を超えた例では、出力劣化率は0.6%と良好であるものの、発光出力は16.3mWと、光触媒反応防止層の膜厚が本発明で規定する範囲とされている実験例1等に比べ、低くなっている。
また、CVD(実験例1〜8)とスパッタ(実験例9〜14)では、CVDの方が、特性に優れていることが分かる。
また、光触媒反応防止層に用いるAl2O3、SiO2、Ta2O5、HfO2、Nb2O5の中では、Al2O3(実験例1〜6、9)が、特性に優れていることが分かる。
また、ITOを成膜した実験例14ではVf特性が向上していることが分かるが、出力劣化率は実験例1〜13に比べて大きい。しかしながら、ITOに加え、さらにAl2O3を成膜した実験例15では、Vf特性及び出力劣化特性の何れも向上していることが分かる。
また、酸化チタン系導電膜層に凹凸形状を形成しなかった実験例18では、発光出力が13.2Vと、凹凸形成を施した実験例1等に比べて低くなっているものの、出力劣化率は1.5%に抑えられており、光触媒反応防止層を形成することによって素子の劣化を抑えられることが明らかである。
Claims (14)
- 透明電極の少なくとも1層に酸化チタン系導電膜が用いられ、300〜550nmの発光波長を有する発光素子であって、
基板と、
前記基板上に順に形成されたn型半導体層、発光層、p型半導体層と、
前記p型半導体層上に形成された、少なくとも酸化チタン系導電膜を含む透明電極と、
前記透明電極上の一部に形成された正極とを備え、
前記一部を除く前記透明電極上及びその側面と、前記p型半導体層の上面外周部とを覆うように、光触媒反応防止層が形成され、
前記酸化チタン系導電膜が、Tiと、Ta、Nb、V、Mo、W、Sbからなる群から選択される少なくとも1種類以上の元素とを含む酸化物であり、
樹脂封入されてなることを特徴とする発光素子。 - 透明電極の少なくとも1層に酸化チタン系導電膜が用いられ、300〜550nmの発光波長を有する発光素子であって、
基板と、
前記基板上に順に形成されたn型半導体層、発光層、p型半導体層と、
前記p型半導体層上に形成された、少なくとも酸化チタン系導電膜を含む透明電極と、
前記透明電極上及びその側面と、前記p型半導体層の上面外周部とを覆うように形成された光触媒反応防止層と、
前記光触媒反応防止層上の一部に形成された正極とを備え、
前記酸化チタン系導電膜が、Tiと、Ta、Nb、V、Mo、W、Sbからなる群から選択される少なくとも1種類以上の元素とを含む酸化物であり、
樹脂封入されてなることを特徴とする発光素子。 - 前記光触媒反応防止層がさらに、前記p型半導体層の側面を覆うことを特徴とする請求
項1又は請求項2の何れかに記載の発光素子。 - 前記光触媒反応防止層が、300〜550nmの範囲の波長において、80%以上の透過率を有する透光性物質からなることを特徴とする請求項1〜3の何れか1項に記載の発光素子。
- 前記光触媒反応防止層が、酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ニオブ、窒化シリコン、窒化アルミニウムからなる群から選択される少なくとも1種類の材料からなることを特徴とする請求項4に記載の発光素子。
- 前記光触媒反応防止層が、ITO(In2O3−SnO2)、AZO(ZnO−Al2O3),IZO(In2O3−ZnO),GZO(ZnO−Ga2O3)からなる群から選択される少なくとも1種類の材料であることを特徴とする請求項4に記載の発光素子。
- 前記発光素子がGaN系半導体発光素子であり、該GaN系半導体発光素子の屈折率と前記酸化チタン系導電膜の屈折率とが同等、または、その差が0.5以内であることを特徴とする請求項6に記載の発光素子。
- 前記酸化チタン系導電膜が凹凸形状に粗面化されていることを特徴とする請求項1〜7の何れか1項に記載の発光素子。
- 透明電極の少なくとも1層に酸化チタン系導電膜が用いられ、300〜550nmの発光波長を有する発光素子の製造方法であって、
前記基板上に順に、n型半導体層、発光層、p型半導体層を形成する工程と、
前記p型半導体層上に、少なくとも酸化チタン系導電膜を含む透明電極を形成する工程
と、
前記透明電極上の一部に正極とを形成する工程と、
前記一部を除く前記透明電極上及びその側面と、前記p型半導体層の上面外周部とを覆うように、光触媒反応防止層を形成する工程と、
樹脂封入を行う工程と、を有し、
前記酸化チタン系導電膜が、Tiと、Ta、Nb、V、Mo、W、Sbからなる群から選択される少なくとも1種類以上の元素とを含む酸化物であることを特徴とする発光素子の製造方法。 - 透明電極の少なくとも1層に酸化チタン系導電膜が用いられ、300〜550nmの発光波長を有する発光素子の製造方法であって、
前記基板上に順に、n型半導体層、発光層、p型半導体層を形成する工程と、
前記p型半導体層上に、少なくとも酸化チタン系導電膜を含む透明電極を形成する工程と、
前記透明電極上及びその側面と、前記p型半導体層の上面外周部と、を覆うように、光触媒反応防止層を形成する工程と、
前記光触媒反応防止層上の一部正極を形成する工程と、
樹脂封入を行う工程と、を有し、
前記酸化チタン系導電膜が、Tiと、Ta、Nb、V、Mo、W、Sbからなる群から選択される少なくとも1種類以上の元素とを含む酸化物であることを特徴とする発光素子の製造方法。 - 前記光触媒反応防止層を、スパッタ法またはCVD法により成膜することを特徴とする請求項9又は請求項10の何れかに記載の発光素子の製造方法。
- 前記光触媒反応防止層を、酸化アルミニウムを用いてCVD法によって成膜することを特徴とする請求項11に記載の発光素子の製造方法。
- 請求項1〜8の何れか1項に記載の発光素子が、樹脂によって封入されてなることを特徴とするランプ。
- 請求項9〜12の何れかに記載の発光素子の製造方法によって得られる発光素子が、樹脂によって封入されてなることを特徴とするランプ。
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US8685858B2 (en) * | 2011-08-30 | 2014-04-01 | International Business Machines Corporation | Formation of metal nanospheres and microspheres |
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DE102013101598B9 (de) | 2013-02-18 | 2023-10-19 | OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung | Verfahren zur Herstellung eines optoelektronischen Halbleiterbauelements |
KR101449515B1 (ko) * | 2013-04-24 | 2014-10-13 | 한국광기술원 | 유전체 나노 텍스쳐를 이용한 무반사층 제조방법 |
CN104124321B (zh) * | 2013-04-24 | 2017-03-01 | 展晶科技(深圳)有限公司 | 半导体发光元件及其制造方法 |
CN104714263A (zh) | 2013-12-16 | 2015-06-17 | 松下知识产权经营株式会社 | 光学薄片以及发光装置 |
BR102016004795B1 (pt) * | 2015-03-05 | 2021-09-08 | Nichia Corporation | Diodo emissor de luz |
JP6805505B2 (ja) * | 2015-03-05 | 2020-12-23 | 日亜化学工業株式会社 | 発光装置 |
CN105206724A (zh) * | 2015-11-09 | 2015-12-30 | 湘能华磊光电股份有限公司 | 一种led芯片的制作方法及一种led芯片 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
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JP3622404B2 (ja) * | 1996-02-29 | 2005-02-23 | 東芝ライテック株式会社 | 表示ユニット |
JP3469484B2 (ja) * | 1998-12-24 | 2003-11-25 | 株式会社東芝 | 半導体発光素子およびその製造方法 |
US6287947B1 (en) * | 1999-06-08 | 2001-09-11 | Lumileds Lighting, U.S. Llc | Method of forming transparent contacts to a p-type GaN layer |
JP2002075476A (ja) * | 2000-08-31 | 2002-03-15 | Tdk Corp | 光電変換膜、光電変換用電極、および光電変換素子 |
JP3697609B2 (ja) * | 2001-05-23 | 2005-09-21 | 日立電線株式会社 | 半導体発光素子 |
JP4069451B2 (ja) * | 2003-08-26 | 2008-04-02 | セイコーエプソン株式会社 | 光源装置とその製造方法、並びに投射型表示装置 |
JP4362322B2 (ja) * | 2003-06-20 | 2009-11-11 | 日本板硝子株式会社 | 透明導電性基板およびその製造方法ならびに光電変換素子 |
JP2005072527A (ja) * | 2003-08-28 | 2005-03-17 | Tomio Inoue | 発光素子およびその製造方法 |
US7923917B2 (en) * | 2003-10-01 | 2011-04-12 | Idemitsu Kosan Co., Ltd. | Color conversion layer and light-emitting device |
JP2005259820A (ja) * | 2004-03-09 | 2005-09-22 | Sharp Corp | Iii−v族化合物半導体発光素子とその製造方法 |
JP2006005171A (ja) * | 2004-06-17 | 2006-01-05 | Shin Etsu Handotai Co Ltd | 発光素子 |
JP2007220972A (ja) * | 2006-02-17 | 2007-08-30 | Showa Denko Kk | 半導体発光素子及びその製造方法、並びにランプ |
JP5048392B2 (ja) * | 2007-05-25 | 2012-10-17 | 豊田合成株式会社 | Iii族窒化物系化合物半導体発光素子 |
US7982232B2 (en) * | 2008-08-27 | 2011-07-19 | Showa Denko K.K. | Semiconductor light-emitting device, manufacturing method thereof, and lamp |
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