KR20080026783A - 적층형 반도체 패키지 - Google Patents

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KR20080026783A
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Abstract

복수의 반도체 칩들을 탑재할 수 있고 신뢰성이 높은 고밀도의 적층형 반도체 패키지 및 그 제조 방법이 제공된다. 적층형 반도체 패키지는 상하로 적층된 상부 반도체 패키지 및 하부 반도체 패키지를 포함한다. 상부 반도체 패키지 및 하부 반도체 패키지는 반도체 칩에 연결된 내부 리드들을 각각 포함하고, 상부 반도체 패키지는 내부 리드들과 연결되고 몰딩 수지 외부로 신장된 복수의 외부 리드들을 더 포함한다. 상부 반도체 패키지 및 하부 반도체 패키지의 내부 리드들의 상부면은 몰딩 수지에 고정되고, 바닥면의 일부분은 몰딩 수지로부터 노출된다. 그리고, 상부 반도체 패키지의 외부 리드들은 하부 반도체 패키지 방향으로 하향 포밍되어 하부 반도체 패키지의 내부 리드들과 전기적으로 연결된다.
적층형 반도체 패키지, 내부 리드, 외부 리드, 회로 보드

Description

적층형 반도체 패키지{Stacked semiconductor package}
도 1은 본 발명의 제 1 실시예에 따른 적층형 반도체 패키지를 보여주는 단면도이고;
도 2는 본 발명의 제 2 실시예에 따른 적층형 반도체 패키지를 보여주는 단면도이고;
도 3은 본 발명의 제 3 실시예에 따른 적층형 반도체 패키지를 보여주는 단면도이고;
도 4는 본 발명의 제 4 실시예에 따른 적층형 반도체 패키지를 보여주는 단면도이고;
도 5는 본 발명의 제 5 실시예에 따른 적층형 반도체 패키지를 보여주는 단면도이고;
도 6은 본 발명의 제 6 실시예에 따른 적층형 반도체 패키지를 보여주는 단면도이고; 그리고
도 7 내지 도 10은 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 제조 방법을 보여주는 단면도들이다.
<도면의 주요 부분에 대한 설명>
102...내부 리드 104...칩탑재판
106...접착 부재 108...반도체 칩
110...와이어 112...몰딩 수지
114b, 214b, 314a, 314b, 414a, 414b, 514a, 514b, 614a, 614b...외부 리드
본 발명은 반도체 패키지에 관한 것으로서, 특히 적층형 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 소자의 기술 진보에 따라 반도체 패키지를 제조하기 위한 조립 기술도 크게 발전하였다. 특히, 반도체 제품의 소형화 및 경량화 추세에 맞추어 반도체 패키지의 크기가 더욱 감소되고 있다. 한편, 반도체 제품은 더욱 고용량의 반도체 패키지를 필요로 하고, 이에 따라 적층형 반도체 패키지 또는 복수의 반도체 칩을 포함하는 멀티 칩 반도체 패키지가 이용되고 있다.
하지만, 통상적인 적층형 반도체 패키지는 상부 및 하부 반도체 패키지들 각각에서 반도체 칩을 감싸는 몰딩 수지의 두께 때문에 그 두께 감소에 한계가 있다. 나아가, 상부 및 하부 반도체 패키지들 각각에서 리드들은 몰딩 수지 아래로 더 돌출되어 적층형 반도체 패키지의 두께를 더욱 증가시킨다.
이러한 문제를 해결하기 위해, 반도체 패키지의 리드를 몰딩 수지와 나란하게 형성하는 방법이 제시되었다. 하지만, 이러한 반도체 패키지들의 적층 구조는 상부 및 하부 반도체 패키지들의 리드들의 전기적인 연결의 신뢰성이 낮다는 문제 가 있다. 예를 들어, 리드들간의 접촉 면적이 작고, 리드들 사이에 불순물이 개재될 가능성이 높다. 나아가, 이러한 적층 구조의 상부 및 하부 반도체 패키지들은 부분 식각에 의해 리드들을 형성하고, 따라서 그 식각 깊이가 너무 깊어져서 복수의 반도체 칩들을 탑재하는 멀티 칩 패키지로 이용되기 어렵다.
본 발명이 이루고자 하는 기술적인 과제는 복수의 반도체 칩들을 탑재할 수 있고 신뢰성이 높은 고밀도의 적층형 반도체 패키지를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적인 과제는 복수의 반도체 칩들을 탑재할 수 있고 신뢰성이 높은 고밀도의 적즉형 반도체 패키지의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 적층형 반도체 패키지는 상하로 적층된 상부 반도체 패키지 및 하부 반도체 패키지를 포함한다. 상기 상부 반도체 패키지 및 상기 하부 반도체 패키지는 반도체 칩; 상부면 및 바닥면을 갖고, 상기 반도체 칩과 전기적으로 각각 연결된 복수의 내부 리드들; 및 상기 반도체 칩 및 상기 내부 리드들을 고정하는 몰딩 수지를 각각 포함한다. 상기 상부 반도체 패키지는 상기 내부 리드들과 연결되고 상기 몰딩 수지 외부로 신장된 복수의 외부 리드들을 더 포함한다. 상기 상부 반도체 패키지 및 상기 하부 반도체 패키지의 내부 리드들의 상부면은 상기 몰딩 수지에 고정되고, 바닥면의 일부분은 상기 몰딩 수지로부터 노출된다. 그리고, 상기 상부 반도체 패키지의 외부 리드들 은 상기 하부 반도체 패키지 방향으로 하향 포밍되어 상기 하부 반도체 패키지의 내부 리드들과 전기적으로 연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 적층형 반도체 패키지는 상하로 적층된 상부 반도체 패키지 및 하부 반도체 패키지를 포함한다. 상기 상부 반도체 패키지 및 상기 하부 반도체 패키지는 반도체 칩; 상부면 및 바닥면을 갖고, 상기 반도체 칩과 전기적으로 각각 연결된 복수의 내부 리드들; 상기 반도체 칩 및 상기 내부 리드들을 고정하는 몰딩 수지; 및 상기 내부 리드들과 연결되고 상기 몰딩 수지 외부로 신장된 복수의 외부 리드들을 각각 포함한다. 상기 상부 반도체 패키지 및 상기 하부 반도체 패키지의 내부 리드들의 상부면은 상기 몰딩 수지에 고정되고, 바닥면의 일부분은 상기 몰딩 수지로부터 노출된다. 그리고, 상기 상부 반도체 패키지의 외부 리드들은 상기 하부 반도체 패키지 방향으로 하향 포밍되어 상기 하부 반도체 패키지의 외부 리드들과 전기적으로 연결된다.
상기 본 발명의 일 관점에 따르면, 상기 상부 반도체 패키지의 내부 리드들의 바닥면은 상기 하부 반도체 패키지의 몰딩 수지의 상부면 상에 안착될 수 있다.
상기 본 발명의 다른 관점에 따르면, 상기 상부 반도체 패키지의 외부 리드들의 가장자리 부분이 상기 하부 반도체 패키지의 외부 리드들과 전기적으로 연결될 수 있다.
상기 본 발명의 또 다른 관점에 따르면, 상기 상부 반도체 패키지의 외부 리드들의 가장자리 부분 및 상기 하부 반도체 패키지의 외부 리드들은 솔더 접합에 의해 전기적으로 연결될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 적층형 반도체 패키지의 제조 방법이 제공된다. 하부 반도체 패키지를 제공한다. 아래 방향으로 포밍된 외부 리드들을 포함하는 상부 반도체 패키지를 제공한다. 상기 상부 반도체 패키지를 상기 하부 반도체 패키지 상에 적층한다. 그리고, 상기 상부 반도체 패키지의 외부 리드들을 상기 하부 반도체 패키지의 내부 리드들과 전기적으로 연결한다. 상기 상부 반도체 패키지 및 상기 하부 반도체 패키지는, 반도체 칩; 상부면 및 바닥면을 갖고, 상기 반도체 칩과 전기적으로 각각 연결된 복수의 상기 내부 리드들; 및 상기 반도체 칩 및 상기 내부 리드들을 고정하는 몰딩 수지를 각각 포함한다. 상기 상부 반도체 패키지의 외부 리드들은 상기 내부 리드들과 연결되고 상기 몰딩 수지 외부로 신장된다. 그리고, 상기 상부 반도체 패키지 및 상기 하부 반도체 패키지의 내부 리드들의 상부면은 상기 몰딩 수지에 고정되고 바닥면의 일부분은 상기 몰딩 수지로부터 노출된다.
상기 본 발명의 일 관점에 따르면, 상기 하부 반도체 패키지는 상기 내부 리드들과 연결되고 상기 몰딩 수지 외부로 신장된 외부 리드들을 더 포함하고, 상기 상부 반도체 패키지의 외부 리드들을 상기 하부 반도체 패키지의 내부 리드들과 전기적으로 연결하는 단계는, 상기 상부 반도체 패키지 및 상기 하부 반도체 패키지의 외부 리드들을 전기적으로 연결하여 수행할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서, 적층형 반도체 패키지는 적어도 한 쌍 이상의 반도도체 패키지가 적층되어 전기적으로 연결된 구조를 지칭할 수 있다. 본 발명의 실시예들에서, 내부 리드들과 외부 리드들은 서로 분리되어 사용된다. 내부 리드들은 그 일부면이 몰딩 수지에 부착 고정된 리드 또는 리드 프레임 부분을 지칭하고, 외부 리드들은 몰딩 수지 외부로 신장된 리드 또는 리드 프레임 부분을 지칭한다. 내부 리드들 및 외부 리드들은 서로 분리되어 지칭됨에도 불구하고, 물리적으로 서로 연결된 하나의 구조체를 가상으로 분리하여 지칭할 수도 있다. 따라서, 본 발명의 실시예들에서, 반도체 패키지는 내부 리드만을 포함할 수도 있고, 내부 리드들 및 외부 리드들을 함께 포함할 수도 있다.
도 1은 본 발명의 제 1 실시예에 따른 적층형 반도체 패키지(100)를 보여주는 단면도이다.
도 1을 참조하면, 적층형 반도체 패키지(100)는 상하로 적층된 상부 반도체 패키지(100b) 및 하부 반도체 패키지(100a)를 포함한다. 하부 및 상부 반도체 패키지들(100a, 100b)은 몰딩 수지(112)에 의해 고정되고 보호되는 반도체 칩(108)을 각각 포함한다. 반도체 칩(108)은 칩탑재판(104) 상에 접착 부재(106)를 이용하여 부착될 수 있다. 반도체 칩(108)은 메모리 소자 및/또는 로직 소자를 포함할 수 있고, 본 발명은 이러한 종류에 제한되지 않는다. 하부 및 상부 반도체 칩 패키지 들(100a, 100b)의 반도체 칩(108)은 서로 동일할 필요는 없다.
몰딩 수지(112)는 외부 환경으로부터 반도체 칩(108)을 보호하기 위한 것으로, 예컨대 에폭시 화합물을 포함할 수 있다. 선택적으로, 칩탑재판(104)은 몰딩 수지(112)와의 결합력을 크게 하기 위해서 가장자리 부분에 노치(notch, 105)를 포함할 수 있다. 노치(105)에 의해 칩탑재판(104)의 가장자리 부분이 몰딩 수지(112) 방향으로 돌출되어 몰딩 수지(112)에 의해 고정될 수 있다. 칩탑재판(104)의 바닥면은 몰딩 수지(112)로부터 노출될 수 있다. 이 실시예의 변형된 예에서, 칩 탑재판(104)에 노치(105)를 대신하여 또는 노치(105)와 병행하여 홀(미도시)이 형성될 수도 있다.
복수의 내부 리드들(102)은 와이어(110)에 의해 반도체 칩(108)에 전기적으로 각각 연결되고, 몰딩 수지(112)에 의해 고정될 수 있다. 내부 리드들(102)은 와이어(110)가 연결되는 상부면과 그 반대쪽의 바닥면을 포함할 수 있다. 내부 리드들(102)의 상부면은 몰딩 수지(112)에 부착되어 고정될 수 있다. 내부 리드들(102)의 바닥면의 적어도 일부는 몰딩 수지(112)로부터 노출되고, 나아가 내부 리드들(102)의 일 측면이 몰딩 수지(112)로부터 노출될 수 있다. 내부 리드들(102)의 노출된 부분은 적층 구조에서 다른 반도체 패키지와 연결 부분으로 이용되거나, 외부 단자의 역할을 할 수 있다. 이러한 내부 리드들(102) 및/또는 칩탑재판(104)의 구조로 인하여, 하부 및 상부 반도체 패키지(100a, 100b)는 ELP(exposed lead package)로 불릴 수도 있으나, 본 발명의 범위는 이러한 명칭에 제한되지 않는다.
내부 리드들(102)은 몰딩 수지(112)와의 결합력을 높이기 위해 노치(103)를 포함할 수 있다. 도 3에 도시된 바와 같이, 노치(103)에 의해 내부 리드들(102)의 가장자리 부분은 몰딩 수지(112)의 내부로 돌출된 형태로 배치되고, 이에 따라 내부 리드들(102)과 몰딩 수지(112)의 결합력이 높아질 수 있다. 이 실시예의 변형된 예에서, 내부 리드들(102)은 몰딩 수지(112)와의 결합력을 높이기 위해 노치(103) 대신에 또는 노치(103)와 함께 홀(미도시)을 포함할 수도 있다. 이러한 노치(103) 또는 홀은 부분 식각(half etching)법에 의해서 형성할 수 있고, 노치(103) 또는 홀은 몰딩 수지(112)로 채워진다.
이 실시예의 다른 변형된 예에서, 내부 리드들(102)의 상부면과 몰딩 수지(112)의 사이에 비도전성 중간 부재(도 8의 120 참조)가 개재될 수 있다. 중간 부재는 몰딩 수지(112)와 내부 리드들(102)의 결합력을 높이도록, 내부 리드들(102)의 적어도 일부를 가로질러 신장하도록 배치된다. 예를 들어, 중간 부재는 내부 리드들(102)의 상부면을 가로질러 신장할 수 있고, 막대 형태를 가질 수 있다. 이 경우, 내부 리드들(102)은 노치(103)를 포함하지 않을 수도 있다.
이 실시예의 변형된 예에서, 칩탑재판(106)은 생략될 수 있으며, 반도체 칩(108)은 내부 리드들(102) 상부에 배치되어 내부 리드들(102)과 전기적으로 직접 연결될 수도 있다. 이러한 구조는 LOC(lead on chip) 구조로 불릴 수도 있다.
상부 반도체 패키지(100b)는 복수의 외부 리드들(114b)을 더 포함할 수 있다. 외부 리드들(114b)은 내부 리드들(102)에 연결되고 몰딩 수지(112) 외부로 신장될 수 있다. 예를 들어, 외부 리드들(114b)은 내부 리드들(102)과 물리적으로 연속될 수 있고 하부 반도체 패키지(100a) 방향으로 하향 포밍될 수 있다. 외부 리드 들(114b)은 하부 반도체 패키지(100a)의 내부 리드들(102)과 전기적으로 연결되고, 이에 따라 하부 및 상부 반도체 패키지들(100a, 100b)의 내부 리드들(102)이 서로 전기적으로 연결된다.
예를 들어, 외부 리드들(114b)의 가장자리 부분이 하부 반도체 패키지(100a)의 내부 리드들(102)의 측벽에 솔더 접합될 수 있다. 이 실시예에서, 외부 리드들(114b)은 상부 반도체 패키지(100b)의 내부 리드들(102)에서 아래로 굽어진 형태일 수 있다. 따라서, 상부 반도체 패키지(100b)의 내부 리드들(102)은 하부 반도체 패키지(100a)의 몰딩 수지(112) 상에 안착될 수 있다. 즉, 외부 리드들(114b)은 하부 및 상부 반도체 패키지들(100a, 100b)의 사이에 개재되지 않고, 외측에 배치됨으로써 적층형 반도체 패키지(100)의 부피를 감소시킬 수 있다.
나아가, 외부 리드들(114b)이 포밍에 의해 형성되기 때문에, 부분 식각에 의해 형성하는 경우에 비해서 높이에 제약을 받지 않는다. 따라서, 하부 및 상부 반도체 패키지들(100a, 100b)은 반도체 칩(108) 상에 복수의 다른 반도체 칩들(미도시)을 더 적층할 수도 있다. 따라서, 하부 및 상부 반도체 패키지들(100a, 100b)은 멀티 칩 패키지로 용이하게 변형될 수 있다.
더불어, 적층형 반도체 패키지(100)를 회로 보드(미도시)에 실장할 때, 외부 리드들(114b)의 가장자리 및 하부 반도체 패키지(100a)의 내부 리드들(102)이 모두 회로 보드의 배선 라인에 접촉할 수 있다. 따라서, 접촉 면적이 증가하여 적층형 반도체 패키지(100)와 회로 보드의 전기적 연결 신뢰성이 증가될 수 있다.
이 실시예에서, 적층형 반도체 패키지(100)는 하부 및 상부 반도체 패키지 들(100a, 100b)이 적층된 구조를 갖는 것으로 도시되었으나, 적층형 반도체 패키지(100)는 다른 복수의 반도체 패키지들(미도시)이 더 적층된 구조를 가질 수도 있다.
도 2는 본 발명의 제 2 실시예에 따른 적층형 반도체 패키지(200)를 보여주는 단면도이다. 적층형 반도체 패키지(200)는 도 1의 적층형 반도체 패키지(100)와 외부 리드들의 모양 및 연결에서 차이를 갖는다. 따라서, 두 실시예들에서 중복된 설명은 생략하고, 이하에서는 그 차이에 대해서만 설명한다.
도 2를 참조하면, 적층형 반도체 패키지(200)는 상하로 적층된 상부 반도체 패키지(200b) 및 하부 반도체 패키지(200a)를 포함한다. 하부 및 상부 반도체 패키지들(200a, 200b)은 도 1의 하부 및 상부 반도체 패키지들(100a, 100b)에 각각 대응된다. 다만, 상부 반도체 패키지(200b)의 외부 리드들(214b)은 하부 반도체 패키지(200a)의 내부 리드들(102)의 바닥부에 전기적으로 연결된다. 예를 들어, 외부 리드들(214b)의 가장자리 부분이 하부 반도체 패키지(200a)의 내부 리드들(102)의 바닥부에 전기적으로 연결될 수 있다. 이 경우, 외부 리드들(214b)은 두 번 굽어진 형태로 포밍될 수 있다.
따라서, 외부 리드들(214b)의 가장자리 부분은 하부 반도체 패키지(200a)의 몰딩 수지(112) 아래로 돌출된 형태를 갖게 된다. 이러한 외부 리드들(214b)의 형상은 적층형 반도체 패키지(200)와 회로 보드의 전기적인 연결의 신뢰성을 높이는 데 이용될 수 있다. 이 경우, 회로 보드의 배선 라인을 함몰되게 형성함으로써 그 부피를 작게 유지할 수 있다.
도 3은 본 발명의 제 3 실시예에 따른 적층형 반도체 패키지(300)를 보여주는 단면도이다. 적층형 반도체 패키지(300)는 도 1의 적층형 반도체 패키지(100)와 외부 리드들의 모양 및 연결에서 차이를 갖는다. 따라서, 두 실시예들에서 중복된 설명은 생략하고, 이하에서는 그 차이에 대해서만 설명한다.
도 3을 참조하면, 적층형 반도체 패키지(300)는 상하로 적층된 상부 반도체 패키지(300b) 및 하부 반도체 패키지(300a)를 포함한다. 하부 및 상부 반도체 패키지들(300a, 300b)은 도 1의 하부 및 상부 반도체 패키지들(100a, 100b)에 각각 대응될 수 있다. 다만, 상부 반도체 패키지(300b)의 외부 리드들(314b)은 도 1의 외부 리드들(114b)과 다른 형상을 갖는다. 나아가, 하부 반도체 패키지(300b)도 복수의 외부 리드들(314a)을 더 포함한다.
보다 구체적으로 보면, 외부 리드들(314a)은 하부 반도체 패키지(300a)의 내부 리드들(102)에 연결되고 몰딩 수지(112) 외부로 신장된다. 예를 들어, 외부 리드들(314a)은 하부 반도체 패키지(300a)의 내부 리드(102)로부터 선형으로 신장할 수 있다. 외부 리드들(314a)은 하부 반도체 패키지(300a)의 내부 리드들(102)과 물리적으로 연속될 수 있다.
외부 리드들(314b)은 하부 반도체 패키지(300a) 방향으로 하향 포밍되고 그 가장자리 부분이 외부 리드들(314a)에 전기적으로 연결될 수 있다. 예를 들어, 외부 리드들(314b)의 가장자리 부분은 외부 리드들(314a)의 신장 방향에 수직하게 배치되고, 서로 솔더 접합될 수 있다. 예를 들어, 외부 리드들(314b)은 상부 반도체 패키지(300b)의 내부 리드들(102)로부터 선형으로 신장하다가 아래로 굽어지도록 포밍될 수 있다.
적층형 반도체 패키지(300)는 도 1의 적층형 반도체 패키지(100)에서 설명한 바와 같은 장점들을 가질 수 있다. 나아가, 적층형 반도체 패키지(300)는 회로 보드에 실장될 때 도 1의 적층형 반도체 패키지(100)에 비해서 낮은 접촉 저항 및 우수한 연결 신뢰성을 가질 수 있다. 즉, 적층형 반도체 패키지(300)에서, 회로 보드와 전기적인 접촉이 이루어지는 외부 리드들(314a) 및 하부 반도체 패키지(300a)의 내부 리드들(102)의 면적은 매우 넓다.
도 4는 본 발명의 제 4 실시예에 따른 적층형 반도체 패키지(400)를 보여주는 단면도이다. 적층형 반도체 패키지(400)는 도 3의 적층형 반도체 패키지(300)와 외부 리드들의 모양 및 연결에서 차이를 갖는다. 따라서, 두 실시예들에서 중복된 설명은 생략하고, 이하에서는 그 차이에 대해서만 설명한다.
도 4를 참조하면, 적층형 반도체 패키지(400)는 상하로 적층된 상부 반도체 패키지(400b) 및 하부 반도체 패키지(400a)를 포함한다. 하부 및 상부 반도체 패키지들(400a, 400b)은 도 3의 하부 및 상부 반도체 패키지들(300a, 300b)에 각각 대응될 수 있다. 다만, 상부 반도체 패키지(400b)의 외부 리드들(414b)은 도 3의 외부 리드들(314b)과 다른 형상을 갖는다. 하부 반도체 패키지(400a)의 외부 리드들(414a)은 도 3의 외부 리드들(314a)에 대응될 수 있다.
외부 리드들(414b)의 가장자리 부분은 외부 리드들(414a)의 신장 방향과 평행하도록 포밍되고, 이에 따라 외부 리드들(414b)의 가장자리 부분이 외부 리드들(414a)과 전기적으로 연결되도록 솔더 접합될 수 있다. 예를 들어, 외부 리드 들(414b)은 상부 반도체 패키지(400b)의 내부 리드들(102)로부터 선형으로 신장하다가 아래로 굽어진 후 다시 한번 외부 리드들(414a)에 평행하게 굽어질 수 있다. 외부 리드들(414b)의 가장자리 부분은 하부 반도체 패키지(400a) 방향으로 굽어지게 도시되었으나, 그 반대 방향으로 굽어지는 것도 가능할 것이다. 나아가, 외부 리드들(414b)의 포밍은 도 4에 도시된 바와 같이 반드시 직각으로 이루어질 필요가 없음은 자명하다.
적층형 반도체 패키지(400)에서, 두 외부 리드들(414a, 414b) 사이의 접촉 면적은 도 3의 적층형 반도체 패키지(300)보다 더 커지게 될 수 있다. 따라서, 적층형 반도체 패키지(400)는 도 3의 적층형 반도체 패키지(300)의 장점을 가짐은 물론, 그 보다 높은 전기적인 연결 신뢰성을 더 가질 수 있다.
도 5는 본 발명의 제 5 실시예에 따른 적층형 반도체 패키지(500)를 보여주는 단면도이다. 적층형 반도체 패키지(500)는 도 3의 적층형 반도체 패키지(300)와 외부 리드들의 모양 및 연결에서 차이를 갖는다. 따라서, 두 실시예들에서 중복된 설명은 생략하고, 이하에서는 그 차이에 대해서만 설명한다.
도 5를 참조하면, 적층형 반도체 패키지(500)는 상하로 적층된 상부 반도체 패키지(500b) 및 하부 반도체 패키지(500a)를 포함한다. 하부 및 상부 반도체 패키지들(500a, 500b)은 도 3의 하부 및 상부 반도체 패키지들(300a, 300b)에 각각 대응될 수 있다. 다만, 하부 반도체 패키지(500a)의 외부 리드들(514a)은 도 3의 외부 리드들(314a)과 다른 형상을 갖는다. 상부 반도체 패키지(500b)의 외부 리드들(514b)은 도 3의 외부 리드들(314b)에 대응될 수 있다.
외부 리드들(514a)의 가장자리 부분은 외부 리드들(514b)의 가장자리 방향과 평행하도록 포밍되고, 이에 따라 두 외부 리드들(514a, 514b)의 가장자리 부분이 서로 전기적으로 연결되도록 솔더 접합될 수 있다. 예를 들어, 외부 리드들(514a)은 하부 반도체 패키지(500a)의 내부 리드들(102)로부터 선형으로 신장하다가 위로 굽어질 수 있다. 외부 리드들(514a, 514b)의 가장자리 부분은 몰딩 수지(112)의 측벽에 평행할 수 있으나, 본 발명의 범위는 이러한 방향에 제한되지 않는다.
적층형 반도체 패키지(500)에서도, 두 외부 리드들(514a, 514b) 사이의 접촉 면적은 충분히 크게 제어될 수 있고, 따라서 높은 전기적인 연결 신뢰성이 얻어질 수 있다.
도 6은 본 발명의 제 6 실시예에 따른 적층형 반도체 패키지(600)를 보여주는 단면도이다. 적층형 반도체 패키지(600)는 도 4의 적층형 반도체 패키지(400)와 외부 리드들의 모양 및 연결에서 차이를 갖는다. 따라서, 두 실시예들에서 중복된 설명은 생략하고, 이하에서는 그 차이에 대해서만 설명한다.
도 6을 참조하면, 적층형 반도체 패키지(600)는 상하로 적층된 상부 반도체 패키지(600b) 및 하부 반도체 패키지(600a)를 포함한다. 하부 및 상부 반도체 패키지들(600a, 600b)은 도 4의 하부 및 상부 반도체 패키지들(400a, 400b)에 각각 대응될 수 있다. 다만, 외부 리드들(614a, 614b)의 모양 및 연결은 도 4의 외부 리드들(414a, 414b)의 모양 및 연결과 다르다.
외부 리드들(614a, 614b)은 그 가장자리 부분에서 서로 전기적으로 연결된다. 예를 들어, 외부 리드들(614b)은 도 4의 외부 리드들(414b)과 유사한 모양을 갖고 다만 그 높이에서만 차이를 갖는다. 외부 리드들(614a)은 하부 반도체 패키지(600a)의 내부 리드들(102)로부터 선형으로 신장하다가 위로 굽어지고 다시 외부 리드들(614b)의 가장자리 부분과 평행하게 굽어진다. 따라서, 외부 리드들(614a, 614b)의 대향된 가장자리 부분들이 솔더 접합되어 전기적으로 연결될 수 있다.
외부 리드들(614a, 614b)은 직각으로 두 번 굽어지도록 포밍되어 그 가장자리 부분이 몰딩 수지(112)의 측벽에 수직하나, 본 발명의 범위는 이러한 각도에 제한되지 않는다. 따라서, 외부 리드들(614a, 614b)의 가장자리 부분이 평행한 범위 내에서 다양한 변형이 가능함은 자명하다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 제조 방법을 보여주는 단면도들이다. 이하에서는 도 4의 적층형 반도체 패키지(400)의 제조 방법을 예시적으로 설명한다. 하지만, 이러한 제조 방법은 전술한 도 1 내지 도 6을 참조하여 다른 실시예들에도 용이하게 적용할 수 있다.
도 7을 참조하면, 하부 반도체 패키지(400a)를 제공한다. 예를 들어, 칩탑재판(104) 상에 반도체 칩(108)을 탑재하고, 와이어(110)를 이용하여 반도체 칩(108)과 내부 리드들(102)을 연결하고, 그리고 반도체 칩(108) 및 내부 리드들(102)을 고정하는 몰딩 수지(112)를 형성한다. 내부 리드들(102) 및 외부 리드들(414a)은 리드 또는 리드 프레임의 일부분으로서 몰딩 수지(112)에 의해 가상적으로 구분될 수 있다.
도 8을 참조하면, 하부 반도체 패키지(400a')는 도 7의 하부 반도체 패키지(400a)의 변형된 예이다. 하부 반도체 패키지(400a')는 내부 리드들(102)의 상부 면 및 몰딩 수지(112) 사이에 비전도성 중간 부재(120)를 더 포함할 수 있다. 중간 부재(120)는 전술한 바와 같이, 내부 리드들(120)과 몰딩 수지(112)의 결합력을 높이는 역할을 할 수 있다. 예를 들어, 중간 부재(120)는 내부 리드들(102)을 가로질러 배치됨으로서 내부 리드들(102)을 고정할 수 있다. 중간 부재(120)는 노치(103)와 함께 또는 노치(103)를 대신하여 사용될 수도 있다. 전술한 바와 같이, 이러한 변형된 예는 도 1 내지 도 6의 실시예들에서 하부 및 상부 반도체 패키지들에도 모두 적용될 수 있다.
도 7 및 도 8의 제조 방법은 다른 실시예에도 적용될 수 있다. 예를 들어, 도 1 및 도 2의 실시예들에서, 하부 반도체 패키지들(100a, 200a)은 전술한 하부 반도체 패키지(400a)의 외부 리드들(414a)을 트림 또는 절단하여 제조 할 수 있다. 도 5 및 도 6의 실시예들에서, 하부 반도체 패키지들(500a, 600a)은 전술한 하부 반도체 패키지(400a)의 외부 리드들(414a)을 해당 형태로 포밍하여 용이하게 형성할 수 있다.
도 9를 참조하면, 상부 반도체 패키지(400b)를 제공한다. 상부 반도체 패키지(400b)의 형성 방법은 전술한 도 7의 하부 반도체 패키지(400a)의 형성 방법과 유사하다. 예를 들어, 도 7의 하부 반도체 패키지(400a)의 외부 리드들(414a)을 아래 방향으로 두 번 굽어지게 포밍함으로써 상부 반도체 패키지(400b)를 형성할 수 있다.
도 1, 도 2, 도 3, 도 5 및 도 6의 상부 반도체 패키지들(100b, 200b, 300b, 500b, 600b)은 전술한 포밍 단계를 변형함으로써 용이하게 형성할 수 있다.
도 10을 참조하면, 상부 반도체 패키지(400b)를 하부 반도체 패키지(400a) 상에 적층한다. 이어서, 외부 리드들(414a, 414b)을 전기적으로 연결함으로써 도 4에 도시된 것과 같은 적층형 반도체 패키지(400)를 형성할 수 있다. 외부 리드들(414a, 414b)의 전기적 연결은 예컨대 솔더 접합을 이용할 수 있다. 예를 들어, 외부 리드들(414b)의 가장자리 부분이 외부 리드들(414a)에 솔더 접합될 수 있다.
이러한 적층 및 연결 단계는 도 1, 도 2, 도 3, 도 5 및 도 6의 적층형 반도체 패키지들(100, 200, 300, 500, 600)에도 용이하게 적용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 적층형 반도체 패키지는 외부 리드들을 하부 및 상부 반도체 패키지들의 사이에 개재시키지 않고 외측에 배치함으로써 작은 부피를 갖게 되고 따라서 고밀도로 제조될 수 있다.
또한 본 발명에 따른 적층형 반도체 패키지의 하부 및 상부 반도체 패키지들은 외부 리드들의 높이에 제약을 받지 않고, 따라서, 멀티 칩 패키지로 용이하게 변형될 수 있다.
또한 본 발명에 따른 적층형 반도체 패키지는 회로 보드에 실장될 때 높은 전기적 연결 신뢰성을 가질 수 있다.

Claims (28)

  1. 반도체 칩;
    상부면 및 바닥면을 갖고, 상기 반도체 칩과 전기적으로 각각 연결된 복수의 내부 리드들; 및
    상기 반도체 칩 및 상기 내부 리드들을 고정하는 몰딩 수지를 각각 포함하고, 상하로 적층된 상부 반도체 패키지 및 하부 반도체 패키지를 포함하고,
    상기 상부 반도체 패키지는 상기 내부 리드들과 연결되고 상기 몰딩 수지 외부로 신장된 복수의 외부 리드들을 더 포함하고,
    상기 상부 반도체 패키지 및 상기 하부 반도체 패키지의 내부 리드들의 상부면은 상기 몰딩 수지에 고정되고, 바닥면의 일부분은 상기 몰딩 수지로부터 노출되고,
    상기 상부 반도체 패키지의 외부 리드들은 상기 하부 반도체 패키지 방향으로 하향 포밍되어 상기 하부 반도체 패키지의 내부 리드들과 전기적으로 연결된 것을 특징으로 하는 적층형 반도체 패키지.
  2. 제 1 항에 있어서, 상기 상부 반도체 패키지의 내부 리드들의 바닥면은 상기 하부 반도체 패키지의 몰딩 수지의 상부면 상에 안착된 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제 1 항에 있어서, 상기 상부 반도체 패키지의 외부 리드들의 가장자리 부분이 상기 하부 반도체 패키지의 내부 리드들의 측벽과 전기적으로 연결된 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제 1 항에 있어서, 상기 상부 반도체 패키지의 외부 리드들의 가장자리 부분이 상기 하부 반도체 패키지의 내부 리드들의 바닥면과 전기적으로 연결된 것을 특징으로 하는 적층형 반도체 패키지.
  5. 제 4 항에 있어서, 상기 상부 반도체 패키지의 외부 리드들의 가장자리 부분 및 상기 하부 반도체 패키지의 내부 리드들은 솔더 접합된 것을 특징으로 하는 적층형 반도체 패키지.
  6. 제 1 항에 있어서, 상기 상부 반도체 패키지 및 상기 하부 반도체 패키지의 내부 리드들은 노치 또는 홀을 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  7. 제 1 항에 있어서, 상기 상부 반도체 패키지 및 상기 하부 반도체 패키지는 상기 내부 리드들 및 상기 몰딩 수지 사이에 개재된 비전도성의 중간 부재를 각각 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  8. 제 1 항에 있어서, 상기 상부 반도체 패키지 및 상기 하부 반도체 패키지는 상기 반도체 칩을 탑재하고 있는 칩탑재판을 각각 더 포함하고, 상기 칩탑재판의 바닥면은 상기 몰딩 수지로부터 노출된 것을 특징으로 하는 반도체 패키지.
  9. 반도체 칩;
    상부면 및 바닥면을 갖고, 상기 반도체 칩과 전기적으로 각각 연결된 복수의 내부 리드들;
    상기 반도체 칩 및 상기 내부 리드들을 고정하는 몰딩 수지; 및
    상기 내부 리드들과 연결되고 상기 몰딩 수지 외부로 신장된 복수의 외부 리드들을 각각 포함하고, 상하로 적층된 상부 반도체 패키지 및 하부 반도체 패키지를 포함하고,
    상기 상부 반도체 패키지 및 상기 하부 반도체 패키지의 내부 리드들의 상부면은 상기 몰딩 수지에 고정되고, 바닥면의 일부분은 상기 몰딩 수지로부터 노출되고,
    상기 상부 반도체 패키지의 외부 리드들은 상기 하부 반도체 패키지 방향으로 하향 포밍되어 상기 하부 반도체 패키지의 외부 리드들과 전기적으로 연결된 것을 특징으로 하는 적층형 반도체 패키지.
  10. 제 9 항에 있어서, 상기 상부 반도체 패키지의 내부 리드들의 바닥면은 상기 하부 반도체 패키지의 몰딩 수지의 상부면 상에 안착된 것을 특징으로 하는 적층형 반도체 패키지.
  11. 제 9 항에 있어서, 상기 상부 반도체 패키지의 외부 리드들의 가장자리 부분이 상기 하부 반도체 패키지의 외부 리드들과 전기적으로 연결된 것을 특징으로 하는 적층형 반도체 패키지.
  12. 제 11 항에 있어서, 상기 상부 반도체 패키지의 외부 리드들의 가장자리 부분 및 상기 하부 반도체 패키지의 외부 리드들은 솔더 접합에 의해 전기적으로 연결된 것을 특징으로 하는 적층형 반도체 패키지.
  13. 제 11 항에 있어서, 상기 하부 반도체 패키지의 외부 리드들은 상기 내부 리드들의 측벽으로부터 선형으로 신장된 것을 특징으로 하는 적층형 반도체 패키지.
  14. 제 13 항에 있어서, 상기 상부 반도체 패키지의 외부 리드들은 그 가장자리 부분이 상기 하부 반도체 패키지의 외부 리드들의 신장 방향과 평행하도록 더 포밍된 것을 특징으로 하는 적층형 반도체 패키지.
  15. 제 13 항에 있어서, 상기 상부 반도체 패키지의 외부 리드들의 가장자리 부분은 상기 하부 반도체 패키지의 외부 리드들의 신장 방향에 수직한 것을 특징으로 하는 적층형 반도체 패키지.
  16. 제 11 항에 있어서, 상기 하부 반도체 패키지의 외부 리드들은 상기 상부 반도체 패키지 방향으로 상향 포밍되고, 상기 상부 반도체 패키지 및 하부 반도체 패키지의 외부 리드들의 가장자리 부분이 서로 전기적으로 연결된 것을 특징으로 하는 적층형 반도체 패키지.
  17. 제 16 항에 있어서, 상기 상부 반도체 패키지 및 상기 하부 반도체 패키지의 외부 리드들의 가장자리 부분은 상기 몰딩 수지의 측벽에 수직하게 포밍된 것을 특징으로 하는 적층형 반도체 패키지.
  18. 제 16 항에 있어서, 상기 상부 반도체 패키지 및 상기 하부 반도체 패키지의 외부 리드들의 가장자리 부분은 상기 몰딩 수지의 측벽에 평행하게 포밍된 것을 특징으로 하는 적층형 반도체 패키지.
  19. 제 9 항에 있어서, 상기 상부 반도체 패키지 및 상기 하부 반도체 패키지의 내부 리드들은 노치 또는 홀을 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  20. 제 9 항에 있어서, 상기 상부 반도체 패키지 및 하부 반도체 패키지는 상기 내부 리드들 및 상기 몰딩 수지 사이에 개재된 비전도성의 중간 부재를 더 포함하 는 것을 특징으로 하는 적층형 반도체 패키지.
  21. 제 9 항에 있어서, 상기 상부 반도체 패키지의 외부 리드들의 각각 및 내부 리들의 각각은 물리적으로 연속되고, 상기 하부 반도체 패키지의 내부 리드들의 각각 및 외부 리드들의 각각은 물리적으로 연속된 것을 특징으로 하는 적층형 반도체 패키지.
  22. 하부 반도체 패키지를 제공하는 단계;
    아래 방향으로 포밍된 외부 리드들을 갖는 상부 반도체 패키지를 제공하는 단계;
    상기 상부 반도체 패키지를 상기 하부 반도체 패키지 상에 적층하는 단계; 및
    상기 상부 반도체 패키지의 외부 리드들을 상기 하부 반도체 패키지의 내부 리드들과 전기적으로 연결하는 단계를 포함하고,
    상기 상부 반도체 패키지 및 상기 하부 반도체 패키지는,
    반도체 칩;
    상부면 및 바닥면을 갖고, 상기 반도체 칩과 전기적으로 각각 연결된 복수의 상기 내부 리드들; 및
    상기 반도체 칩 및 상기 내부 리드들을 고정하는 몰딩 수지를 각각 포함하고,
    상기 상부 반도체 패키지의 외부 리드들은 상기 내부 리드들과 연결되고 상기 몰딩 수지 외부로 신장되고, 상기 상부 반도체 패키지 및 상기 하부 반도체 패키지의 내부 리드들의 상부면은 상기 몰딩 수지에 고정되고 바닥면의 일부분은 상기 몰딩 수지로부터 노출된 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
  23. 제 22 항에 있어서, 상기 상부 반도체 패키지를 상기 하부 반도체 패키지 상에 적층하는 단계는, 상기 상부 반도체 패키지의 내부 리드들의 바닥면이 상기 하부 반도체 패키지의 몰딩 수지의 상부면 상에 안착되도록 수행하는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
  24. 제 22 항에 있어서, 상기 상부 반도체 패키지의 외부 리드들을 상기 하부 반도체 패키지의 내부 리드들과 전기적으로 연결하는 단계는 솔더 접합을 이용하는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
  25. 제 24 항에 있어서, 상기 솔더 접합은 상기 상부 반도체 패키지의 외부 리드들의 가장자리 부분 및 상기 하부 반도체 패키지의 내부 리드들의 측벽 또는 바닥면에 대해 수행되는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
  26. 제 22 항에 있어서, 상기 하부 반도체 패키지는 상기 내부 리드들과 연결되 고 상기 몰딩 수지 외부로 신장된 외부 리드들을 더 포함하고,
    상기 상부 반도체 패키지의 외부 리드들을 상기 하부 반도체 패키지의 내부 리드들과 전기적으로 연결하는 단계는, 상기 상부 반도체 패키지 및 상기 하부 반도체 패키지의 외부 리드들을 전기적으로 연결하여 수행하는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
  27. 제 26 항에 있어서, 상기 상부 반도체 패키지 및 상기 하부 반도체 패키지의 외부 리드들을 전기적으로 연결하는 단계는 솔더 접합을 이용하는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
  28. 제 27 항에 있어서, 상기 솔더 접합은 상기 상부 반도체 패키지의 외부 리드들의 가장자리 부분 및 상기 하부 반도체 패키지의 외부 리드들의 가장자리 부분에 대해 수행되는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
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