KR20080019702A - 기생 커패시턴스가 감소된 전기 다중층 부품 - Google Patents
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Abstract
본 발명은 상하 적층된 세라믹 층들 사이에 금속화 평면이 제공되고, 상기 금속화 평면 내에 제 1 전극 및 제 2 전극을 위한 전극면들이 배치될 수 있는 세라믹 다중층 부품에 관한 것이다. 상기 부품의 밑면에는 도금 도통 홀을 통해 제 1 및 제 2 전극 구조물과 연결되는 제 1 및 제 2 접속면이 배치된다. 상기 제 1 전극 구조물과 제 2 전극 구조물 사이의 간격이 가장 좁은 영역 내에는 블라인드 엔드(blind end)를 가진 적어도 1개의 도금 도통 홀이 제공된다.
Description
본 발명은 사이사이에 전극면들이 배치된 상하 적층된 세라믹 층들로 이루어진 기본 바디를 갖는 전기 다중층 부품에 관한 것이다.
상기 다중층 부품은 세라믹 층들 및 전극면들의 성질에 따라 커패시터, 배리스터 또는 온도의존적 저항(서미스터)으로서 사용될 수 있다. 배리스터의 기본 바디는 종종 상이한 금속 산화물들의 혼합에 의해 예컨대 산화아연을 기재로 하여 제조된다. 배리스터는 전기 스위칭 회로를 과전압으로부터 보호하는데 이용되는 전압의존적인 비선형성 저항 변화를 보인다. 이때, 전압 인가가 상승하면 배리스터의 저항값은 감소한다.
DE 199 31 056 A1으로부터, 저항 감소를 위해 기본 바디 내부에 비중첩 내부 전극들이 배치되는 다중층 배리스터가 공지되어 있다. 상기 내부 전극들은 부품의 양 단부면에서 부품의 SMD 실장을 가능케 하는 큰 면적의 접촉층들에 의해 접촉된다. 이러한 종래의 부품의 단점은, 면적이 큰 접촉층들로 인해 기생 커패시턴스 및 인덕턴스가 형성되고, 그 결과 부품의 전기적 특성의 정밀 조정이 어려워진다는 것이다. 또한, 그러한 부품은 예컨대 기판으로 실장될 때 넓은 접촉층에 상응하는 넓은 공간을 필요로 한다. 특히, 이러한 구조에서는 상기 부품들 중 다수가 집적되는 모듈들도 매우 커서, 집적도 역시 매우 낮다.
DE 100 19 840 A1으로부터, 프리 엔디드 도금 도통 홀(블라인드 엔드)을 갖는 제 1 전극 구조물을 구비한 세라믹 다중층 커패시터가 공지되어 있다. 서로 중첩된 전극면들의 간격에 의해 커패시터의 두 전극 구조물 사이의 최단 간격이 정해진다.
WO2004/086432로부터, 기생 커패시턴스의 감소를 위해 내부 전극들이 도금 도통 홀을 통해 서로 연결될 뿐만 아니라 기본 바디의 밑면에 배치된 납땜 범프와도 연결되는 다중층 배리스터가 공지되어 있다.
그러나 이러한 배리스터들을 예컨대 고주파 데이터 라인에서 ESD 보호 소자로서 사용하는 경우 문제가 발생한다. 공지된 다중층 배리스터들의 경우 기생 커패시턴스가 항상 규칙적으로 60pF 이상의 값에 도달하며, 이는 상기 배리스터들이 전술한 용도에 부적합하도록 만든다. 이러한 크기의 커패시턴스는 특정 한계 주파수부터 모든 신호가 접지로 유도되도록 하고, 정보를 전달하는 데이터 신호의 소실을 초래하기도 한다. 1GHz 이하의 클럭 속도를 갖는 신호들의 경우, 오히려 약 1pF 이하의 기생 커패시턴스를 갖는 배리스터가 바람직하다.
본 발명의 과제는, 낮은 기생 커패시턴스를 가진 전기 다중층 부품을 제공하는 것이다.
상기 과제는 청구항 1의 특징들을 갖는 다중층 부품에 의해 해결된다. 보 발명의 바람직한 실시예들은 종속 청구항들에 제시된다.
본 발명에 따른 다중층 부품은 솔리드형 기본 바디를 이루는 세라믹 층들의 스택으로 형성된다. 기본 바디의 밑면에 상기 부품의 접촉을 위한 제 1 및 제 2 접속면이 배치된다. 기본 바디의 세라믹 층들 사이에 금속화 평면이 제공되고, 상기 금속화 평면 내에 구조화된 전극면들이 배치될 수 있다. 제 2 접속면들 중 하나와 연결된 전극면들과 도금 도통 홀들이 제 2 전극 구조물을 형성한다. 제 1 및 제 2 전극 구조물은 서로 멀리 떨어져서 형성되어 전기적으로 절연된다. 상기 두 전극 구조물 중 적어도 하나는 전극면에서 끝나지 않는 블라인드 엔드(blind end)를 가진 도금 도통 홀을 포함한다. 상기 블라인드 엔드는 다른 전극 구조물의 방향을 향하며, 상기 영역에 제 1 전극 구조물과 제 2 전극 구조물 사이의 최단 간격을 형성한다. 상기 최단 간격은 다른 전극 구조물의 요소가 존재하는 가장 가까이에 놓인 금속화 평면을 향하여 세라믹 층들의 층 평면에 대해 수직으로 측정된다.
도금 도통 홀은 적어도 1개의 세라믹 층을 관통하는, 전도성 재료로 채워진 실린더형 구멍으로서, 상기 세라믹 층은 한 금속화 평면을 상기 세라믹 층들의 층 평면에 수직인 직선으로 다른 금속화 평면 또는 접속면과 연결한다. 도금 도통 홀의 블라인드 엔드는 전극면 또는 접속면과 전혀 접촉하지 않는 금속화 평면에서 끝난다. 그러나 상기 도금 도통 홀의 다른 쪽 단부는 전극면 또는 접속면과 항상 연결되어 있다.
다중층 부품의 제 1 전극 구조물과 제 2 전극 구조물 사이에는, 도금 도통 홀의 블라인드 엔드 영역에서의 최단 간격을 제외하고, 다수의 세라믹 층들을 포함하는 넓은 간격이 존재한다. 상기 블라인드 엔드는 면적이 좁기 때문에 다른 전극 구조물의 바로 다음 금속 구조물에 대해 단지 작은 커패시턴스만을 형성할 수 있다. 오직 그 이유 때문에, 제 1 전극 구조물과 제 2 전극 구조물 사이의 기생 커패시턴스가 작게 유지된다.
다중층 부품은 HTCC(High Temperature Cofired Ceramics)로서 구현될 수 있다. 상기 재료는 도금 도통 홀 및 전극면들의 자리와 관련하여 정확한 구조화를 보장하기 때문에, 정확하게 정의된 구조 및 기생 커패시턴스를 갖는 다중층 부품을 얻을 수 있다.
제 1 및 제 2 전극 구조물은 각각 블라인드 엔드를 가진 도금 도통 홀을 포함할 수 있다. 이 경우, 2개의 블라인드 엔드는 기본 바디의 스택 내에서 서로를 향하여 적층식으로 배치될 수 있다. 상기 2개의 블라인드 엔드의 영역 내에 최단 간격으로서 단일 세라믹 층의 두께가 제공되고 상기 블라인드 도금 도통 홀들이 각각 1개의 전극면과 연결되면, 전술한 2개의 전극면 사이의 최단 간격은 그 사이에 놓인 3개의 세라믹 층의 층 두께에 상응한다. 바람직하게는 블라인드 엔드를 가진 도금 도통 홀들이 더 연장되어, 즉 다수의 세라믹 층을 관통하여 직선으로 안내된다. 이러한 방식으로, 제 1 및 제 2 전극 구조물의 관련 전극면들이 서로 더욱 멀어지게 된다.
그러나 상기 두 전극 구조물 모두 전극면을 포함해야할 필요는 없다. 예컨대 두 전극 구조물 중 하나는, 경우에 따라 다수의 세라믹 층에 걸쳐 연장되며 접속 면들 중 하나와 연결되는 1개의 도금 도통 홀로 형성될 수도 있다.
1개의 다중층 부품 내에 다수의 제 1 접속면 및 상기 접속면과 연결된 상응하는 수의 제 1 전극 구조물이 제공될 수 있다. 다수의 제 1 전극 구조물은 서로 전기적으로 분리될 수 있고, 각각 블라인드 엔드를 가진 1개의 도금 도통 홀을 포함할 수 있다. 이 경우, 제 2 전극 구조물과의 중첩은 오직 상기 블라인드 엔드의 영역에서만 일어날 수 있는데, 이때 제 2 전극 구조물 역시 중첩 영역 내에 예컨대 블라인드 엔드를 가진 도금 도통 홀을 포함할 수 있다. 이 경우, 상기 제 1 전극 구조물 중 다수가 1개의 제 2 전극 구조물과 중첩될 수 있다. 또는, 다중층 부품 내에 다수의 제 1 전극 구조물 및 다수의 제 2 전극 구조물이 제공될 수도 있는데, 이 경우 제 1 전극 구조물과 제 2 전극 구조물의 수는 일치하지 않아도 된다.
다중층 부품의 기생 커패시턴스를 더욱 최소화하기 위해, 기본 바디의 밑면에 접속면들을 서로 최대 간격을 갖도록 분포시킨다. 이는 접속면들을 최하위 세라믹 층의 에지, 모서리 및/또는 중심에 제공함으로써 구현 가능하다. 상기 밑면 위에 대각선으로 마주보는 2개의 모서리에 배치된 2개의 접속면 사이의 간격이 가장 멀다. 밑면에서 접근하기 쉬운 한 접속면은 기본면의 한 에지를 따라 스트립 형태로 형성된다. 상기 접속면은 예컨대 그 중심부가 도금 도통 홀을 통해 1개 또는 다수의 전극면과 연결될 수 있다.
상이한 전극 구조물들의 전극면들은 바람직하게 서로 멀리 떨어진 금속화 평면에 배치된다. 각각의 전극 구조물이 단 1개의 전극면을 갖는 것도 가능하다. 이 경우, 전극면들을 스트립 형태로 형성하고, 예컨대 기본 바디의 상이한 모서리에서 출발하여 서로 모이도록 하는 것이 중요하다. 대칭형 구조의 경우, 기본 바디의 중앙(기본면을 기준으로)에서 중첩이 일어날 수 있다. 상기 영역에는 다른 전극 구조물의 대응 전극면을 향하는, 한 전극 구조물의 블라인드 엔드를 가진 적어도 1개의 도금 도통 홀이 형성된다. 바람직하게는 제 2 전극 구조물도 블라인드 엔드를 가진 도금 도통 홀을 갖는다. 대칭 구조를 위해, 상기 두 전극 구조물 모두 도금 도통 홀들의 블라인드 엔드들이 바로 다음에 놓인 관련 전극면에 대해 동일한 간격을 두고 형성되는 것이 바람직하다.
제 1 접속면이 여러 개 제공되는 경우, 제 2 접속면을 중심에 배치하고 제 1 접속면들은 밑면의 모서리들에 배치하는 것이 바람직하다. 이 경우에도 전극면들은 스트립 형태로 형성될 수 있고, 제 1 접속면들 위에 배치된 도금 도통 홀들로부터 기본 바디 중앙의 방향으로 연장될 수 있으며, 상기 기본 바디 중앙에서 제 2 전극 구조물에 속하는 대응 도금 도통 홀들과 중첩된다.
제 1 및 제 2 전극 구조물들이 각각 짝수로 제공되면, 각각 2개의 상이한 전극 구조물 사이의 중첩이 일어날 수 있다. 이는 접속면들로부터 멀리 떨어진 기본 바디 영역에서 일어날 수 있다. 즉, 블라인드 엔드를 가진 도금 도통 홀들 하부에서는 스택 내에 접속면이 제공되지 않는다.
다중층 부품은 예컨대 도핑된 산화아연을 기재로 한 배리스터 세라믹으로 형성될 수 있다. 이 경우, 다중층 부품은 낮은 그러나 한정된 커패시턴스를 가진 배리스터가 된다. 그러한 배리스터는 바람직하게 예컨대 기가헤르츠 이하의 높은 클럭 속도로 구동되는 데이터 라인 내에 ESD 보호 부품으로서 사용될 수 있다. 션트 와이어를 구성하는 배리스터의 낮은 커패시턴스는, 데이터 신호가 고역 통과 필터를 형성하는 배리스터의 기생 커패시턴스를 통해 접지로 유도되어 소실되는 것을 방지한다.
다중층 부품은 음의 저항 온도계수 또는 양의 저항 온도계수를 갖는 세라믹 재료로 형성될 수도 있다. 이러한 방식으로 상기 부품이 PTC 타입 또는 NTC 타입의 서미스터로서 사용될 수 있다.
세라믹 기본 바디는 기능층들 외에도 예컨대 기본 바디의 안정성을 보장하는 추가의 층들 가질 수 있다. 그러한 층들은 바람직하게 새로운 전류 경로를 생성하지 않기 위해 유전층으로서 구현된다. 추가 유전층들은 제 1 전극 구조물과 제 2 전극 구조물 사이의 부품이 반응(작동)할 때 발생하는 전류 경로 내에 배치되지도 않는다. 그러한 부품의 반응은, 배리스터의 경우 제 1 전극 구조물과 제 2 전극 구조물 사이의 배리스터 전압의 초과시 또는 PTC의 경우 특정 온도의 초과시 구현된다.
하기에서는 실시예들 및 관련 도면들을 참고로 상기 다중층 부품을 더 상세히 설명한다. 도면들은 본 발명을 구체적으로 설명하는데 사용되며, 정확한 축척에 맞게 도시된 것이 아니라 개략적으로만 도시되어 있다. 동일한 부분 또는 동일 기능을 갖는 부분들은 동일한 도면 부호로 표시되어 있다.
도 1은 각각 1개의 전극면을 가진 2개의 전극 구조물을 포함하는 다중충 부품의 개략적 횡단면도이다.
도 2는 전극 구조물은 2개이나 전극면은 총 1개뿐인 다중층 부품의 개략적 횡단면도이다.
도 3은 2개의 전극 구조물 및 1개의, 블라인드 엔드를 가진 도금 도통 홀을 포함하는 다중층 부품의 개략적 횡단면도이다.
도 4는 2개의 제 1 전극 구조물 및 1개의 제 2 전극 구조물을 포함하는 다중층 부품의 개략적 횡단면도이다.
도 5는 2개의 제 1 전극 구조물과 1개의 제 2 전극 구조물의 중첩부를 포함하는 다중층 부품의 개략적 횡단면도이다.
도 6은 2개의 전극면을 포함하는 다중층 부품의 개략적 평면도이다.
도 7은 5개의 접속면을 가진 부품의 개략적 평면도이다.
도 8은 5개의 접속면 및 3개의 전극 구조물을 가진 다중층 부품의 개략적 평면도이다.
도 1에는 다중층 부품(VS)의 간단한 제 1 실시예의 개략적 횡단면이 도시되어 있다. 하나의 스택 내에 적층 배치되어 소결 공정을 통해 서로 단단하게 결합된 5개의 세라믹 층(KS)으로 형성된 세라믹 기본 바디가 도시되어 있다. 2개의 세라믹 층 사이마다 금속화 평면(ME)이 배치되고, 상기 금속화 평면 내에는 금속층들이 제공될 수 있다. 기본 바디의 밑면에는 제 1 접속면(AF1) 및 제 2 접속면(AF2)이 제공되고, 이들은 각각 도금 도통 홀(DK)을 통해 제 1 전극면 또는 제 2 전극면(EF1, EF2)과 연결된다. 상이한 전극 구조물에 속하는 상기 두 전극면(EF1, EF2)은 서로 멀리 떨어진 금속화 평면(ME1, ME4) 내에, 서로 거의 중첩되지 않도록 배치된다. 상기 두 전극 구조물은 면적이 좁게 한정된 영역에서만 중첩된다. 상기 영역에는 각각 1개의 블라인드 엔드를 가진 도금 도통 홀들(DKB)이 배치되며, 상기 블라인드 엔드는 각각 다른 전극 구조물의 방향을 향한다. 상기 블라인드 엔드를 가진 도금 도통 홀들(DKB)의 두 단부는 세라믹 층(KS)의 두께만큼 서로 이격된다.
도 2에는 도 1과 달리, 제 1 접속면(AF1)과 연결되고, 도금 도통 홀(DK1)과 제 1 전극면(EF1) 그리고 블라인드 엔드를 가진 도금 도통 홀(DKB1)을 포함하는 제 1 전극 구조물이 도시되어 있다. 제 2 전극 구조물은 제 2 접속면(AF2)과 연결되고, 블라인드 엔드를 가진 단 1개의 도금 도통 홀(DKB2)을 포함한다. 상기 2개의 블라인드 엔드는 스택 내에 적층식으로 배치되고, 상호 중첩된다. 여기서는 제 2 전극 구조물이 전극면을 갖지 않는다.
상기 두 도면에서는 모두 도금 도통 홀의 블라인드 엔드들 사이의 간격이 가장 짧은 영역을 볼 수 있는 반면, 도 3의 구조에서는 도금 도통 홀(DKB1)의 블라인드 엔드와 제 2 전극면(EF2) 사이에서 제 1 전극 구조물과 제 2 전극 구조물 사이의 최단 간격 영역을 볼 수 없다. 본 실시예에 의해서도, 제 1 전극면과 제 2 전극면이 서로 멀리 떨어진 금속화 평면 내에 제공되고, 그럼으로써 서로의 사이에 최대한 작은 커패시턴스를 형성할 수 있다.
도 4에는 또 다른 실시예로서 다중층 부품의 개략적 횡단면이 도시되어 있으며, 이 다중층 부품에서는 제 1 접속면이 여러 개 제공되며, 본 도면에는 그 중 2 개((AF1, AF1')가 도시되어 있다. 제 2 접속면(AF2)은 도금 도통 홀(DK2), 제 2 전극면(EF2) 및 블라인드 엔드를 가진 2개의 도금 도통 홀(DKB2)을 포함하는 제 2 전극 구조물과 연결된다. 제 1 접속면들(AF1)은 각각 제 1 전극 구조물과 연결되며, 상기 제 1 전극 구조물은 블라인드 엔드를 가진 도금 도통 홀(DKB)을 1개씩 포함한다. 상기 도금 도통 홀들은 제 2 전극 구조물의 도통 홀들(DKB2)의 대응 블라인드 엔드들과 중첩된다. 접속면들과 전극면들의 배치는 바람직하게 대칭형이며, 도시된 2개의 제 1 전극 구조물을 더 많이 포함할 수 있다.
도 5에 도시된 또 다른 한 다중층 부품의 개략적 횡단면에서는, 절단면 내에 제 1 전극면(EF1, EF1')을 포함하는 2개의 제 1 전극 구조물이 제공되고, 상기 제 1 전극면들은 서로 멀리 떨어진 금속화 평면 내에 배치된다. 2개의 제 1 전극면(EF1, EF1')은 각각 블라인드 엔드를 가진 도금 도통 홀(DKB1, DKB1')을 포함하며, 상기 도금 도통 홀은 모두 스택 내에 적층 배치된다. 각각 1개의 제 1 전극 구조물에 할당된 2개의 블라인드 엔드 사이에 제 2 전극면(EF2)이 제공되고, 상기 제 2 전극면은 도면 평면에 횡방향으로 연장하기 때문에 도면에는 절단면으로만 도시되어 있다. 본 도면과 달리, 제 2 전극면 역시 블라인드 엔드를 가진 도금 도통 홀들을 가질 수 있으며, 상기 도금 도통 홀들은 적층식으로, 바람직하게는 기본 바디의 중심에 배치된다. 제 2 전극면은 적어도 1개의, 바람직하게는 2개의 도금 도통 홀과 연결되고(도면에는 도시되지 않음), 상기 도금 도통 홀들은 제 2 전극면을 다중층 부품의 밑면에 있는 제 2 접속면들과 연결한다. 이 경우에도 상이한 전극 구조물들의 전극면들 사이의 간격이 적어도 2개의 세라믹 층, 바람직하게는 더 많 은 세라믹 층을 포함할 수 있는 반면, 도금 도통 홀의 블라인드 엔드까지의 최단 간격은 1개의 세라믹 층의 두께만큼의 크기까지 감소한다.
도 6에는 전극면들, 접속면들 및 도금 도통 홀들의 한 가능한 배치 평면도가 도시되어 있다. 본 평면도는 도 1의 횡단면도에 상응한다. 제 1 및 제 2 전극면(EF1, EF2)이 도금 도통 홀(DK)을 통해 기본 바디의 밑면에 있는 제 1 및 제 2 접속면(AF1, AF2)과 연결된다. 상기 전극면들 역시 접속면들과 마찬가지로 스트립 형태로 형성되고, 중앙에 놓인 블라인드 엔드를 갖는 도금 도통 홀의 영역에서만 서로 겹친다. 블라인드 엔드를 가진 도금 도통 홀(DKB)은 1개의 전극면에 제공되거나 또는 2개의 전극면 모두에 제공될 수 있다.
도 7에는 도 4에 도시된 단면도에 상응하는 다중층 부품의 평면도가 도시되어 있다. 이 실시예에서는 도금 도통 홀들을 통해 제 1 전극면(EF1)과 연결된 4개의 제 1 접속면(AF1, AF1', AF1", AF1''')이 제공된다. 상기 제 1 전극면은 서로 교차하는 2개의 스트립형 금속층의 형태로 형성된다. 제 2 접속면(AF2)은 블라인드 엔드를 갖는 단 1개의 도금 도통 홀(DKB)을 포함하는 제 2 전극 구조물과 연결된다. 상기 도금 도통 홀(DKB)은 중앙에 배치되며, 상기 도금 도통 홀의 블라인드 엔드에 의해 제 1 전극 구조물까지의 최단 간격이 형성된다.
도 8에는 도 5에 도시된 횡단면에 상응하는 실시예를 위한 전극 구조물들의 개략적 배치 평면도가 도시되어 있다. 본 구조에서는 2개의 제 1 접속면(AF1, AF1')이 제공되고, 사익 접속면들은 도금 도통 홀들(DK1)을 통해 제 1 전극(EF1)과 연결된다. 상기 제 1 전극은 스트립 형태로 형성되며, 상기 두 도금 도통 홀(DK1) 을 대각선 방향으로 연결한다.
또한, 도금 도통 홀들(DK2)을 통해 각각 1개의 제 2 전극면(EF2, EF2')과 연결된 2개의 제 2 접속면(AF2, AF2')이 제공된다. 상기 제 2 전극면들 역시 스트립 형태로 형성되며, 접속면으로 통하는 도금 도통 홀이 놓인 모서리로부터 블라인드 엔드를 가진 도금 도통 홀(DKB)이 제공된 중앙부까지 연장된다. 제 2 전극면들은 서로 멀리 떨어진 금속화 평면들 내에 배치되는 반면, 제 1 전극면(EF1)은 스트립 형태로 형성되어 중앙의 금속화 평면 내에 배치되며, 제 2 전극면들(EF2)의 두 단부에 겹친다.
각각의 도면에 따라 도시된 또는 실시예로서 기술된 세부 사항은 다른 실시예들과도 조합될 수 있다. 또한, 각각의 전극 구조물이 1개 이상의 전극면(EF)을 가질 수 있고, 이 경우 1개의 전극 구조물에 할당된 상이한 전극면들이 상이한 금속화 평면들 내에 배치될 수 있다. 특히, 상기 추가 전극면들은 블라인드 엔드를 가진 도금 도통 홀들을 포함한 중첩 영역쪽으로 연장되는 주 전극면보다 더 작은 면적을 갖도록 형성될 수 있다.
상이한 전극 구조물들 사이의 모든 수직 중첩 영역에서는, 두 전극 구조물 모두에 블라인드 엔드를 가진 도금 도통 홀이 제공될 수 있다. 또는, 일 블라인드 엔드와 일 전극면 사이에서만 상이한 전극 구조물들의 중첩이 일어날 수도 있다. 예컨대 도 5에 도시된 것처럼, 도금 도통 홀의 크기에 상응하는 단일 중첩 영역 내에서 상이한 또는 동일한 유형의 다수의 전극 구조물들 사이의 다수의 중첩이 일어날 수도 있다.
전극면들은 커패시턴스를 낮추기 위해 스트립 형태로 그리고 그에 상응하는 좁은 면적을 갖도록 설계될 수 있다. 또는, 금속화 평면의 가장 넓은 부분에 걸쳐 연장될 수 있는 넓은 전극면의 제공을 위해, 스트립과 상이한 임의의 기본면을 갖는 전극면을 형성할 수도 있다. 그러나 실시예들에 도시된 것과 같이 좁은 기본면을 가진 스트립 형태의 전극면이 항상 선호된다.
도시된 모든 구조물들은 배리스터뿐만 아니라 서미스터에도 사용될 수 있다. 어떤 경우든 상기 구조물들은 매우 정밀하게, 특히 소결 과정에서의 치수 변동이 최소화됨에 따라 구조적으로 정확하게 진행되는 HTCC 프로세스를 통해, 제조될 수 있다. 또는, 예컨대 LTCC(Low temperature cofired ceramics)와 같은 소결 프로세스에서 수축률이 낮은 다른 세라믹 타입들도 가능하다. 구조 정확도 외에 부품의 커패시턴스도 정확하게 조정될 수 있다. 상이한 전극 구조물들 사이의 최단 간격도 역시 정확하게 조정될 수 있는데, 그 이유는 상기 최단 간격이 항상 재현력이 우수한 하나 이상의 세라믹 층의 두께에 상응하기 때문이다. 그러한 배리스터 부품의 성능은 세라믹 기본 바디의 체적에 따라 좌우되며, 상기 기본 바디의 체적은 더 큰 기본면 또는 더 많은 수의 세라믹 층에 의한 요건들에 따라 임의로 매칭될 수 있다.
Claims (15)
- 전기 다중층 부품(VS)으로서,세라믹 층들(KS)의 스택으로 형성된 기본 바디(GK),상기 기본 바디의 밑면에 배치된 제 1 및 제 2 접속면들(AF),상기 세라믹 층들 사이의 금속화 평면 내에 배치된 전극면들(EF),1개의 전극면 또는 1개의 접속면과 전기적으로 연결된 상이한 금속화 평면들 사이의 도금 도통 홀들(DK)을 포함하고,상기 접속면들 중 각각 1개와 연결된 모든 전극면들 및 도금 도통 홀들이 제 1 또는 제 2 전극 구조물을 형성하며,상기 전극 구조물들 중 적어도 1개는 블라인드 엔드(EB)를 가진 도금 도통 홀(DKB)을 포함하고,상기 스택 내에서 제 1 전극 구조물과 제 2 전극 구조물 사이의 최단 간격은 상기 블라인드 엔드로부터 그 위에 또는 그 아래에 놓인 금속화 평면까지의 수직 간격 또는 다른 전극 구조물의 블라인드 엔드까지의 수직 간격인,전기 다중층 부품.
- 제 1항에 있어서,상기 제 1 및 제 2 전극 구조물은 각각 1개의 블라인드 엔드를 가진 1개씩의 도금 도통 홀(DKB)을 포함하고, 상기 블라인드 엔드들은 스택 내에서 적층식으로 배치되어 서로를 향하는,전기 다중층 부품.
- 제 1항 또는 제 2항에 있어서,상기 제 1 및 제 2 전극 구조물의 전극면들(EF)은 상기 블라인드 엔드를 가진 도금 도통 홀(DKB)의 영역에서만 중첩되는,전기 다중층 부품.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,제 1 전극면과 제 2 전극면(EF1, EF2) 사이에 적어도 3개의 세라믹 층(KS)이 배치되고, 상기 제 1 전극 구조물과 제 2 전극 구조물 사이의 최단 간격은 상기 세라믹 층들 중 하나의 두께에 상응하는,전기 다중층 부품.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,다수의 제 1 접속면(AF1, AF1') 및 상기 접속면들과 연결된 제 1 전극 구조물들이 제공되고, 상기 제 1 전극 구조물들은 서로 전기적으로 분리되며 각각 블라인드 엔드를 가진 도금 도통 홀(DKB)을 1개씩 포함하고, 상기 도금 도통 홀의 영역에서 제 2 전극 구조물과의 중첩이 일어나는,전기 다중층 부품.
- 제 1항 내지 제 5항 중 어느 한 항에 있어서,상기 접속면들(AF)은 서로 최대 간격을 갖는 방식으로 기본 바디의 밑면에 분포되는,전기 다중층 부품.
- 제 6항에 있어서,중앙에 배치된 1개의 제 2 접속면(AF2) 모서리에 배치된 다수의 제 1 접속면(AF1, AF1', AF1", AF1''')이 제공되는,전기 다중층 부품.
- 제 1항 내지 제 7항 중 어느 한 항에 있어서,상기 블라인드 엔드를 가진 도금 도통 홀들(DKB)은 상기 스택의 기본면을 기준으로 중앙에 배치되는,전기 다중층 부품.
- 제 8항에 있어서,2개의 상이한 전극 구조물에 속하는, 블라인드 엔드를 가진 도금 도통홀들(DKB)이 제공되고, 상기 도금 도통 홀들의 영역에는 접속면(AF)이 존재하지 않는,전기 다중층 부품.
- 제 6항 내지 제 9항 중 어느 한 항에 있어서,상기 스택의 기본면을 기준으로 기본 바디의 중앙에 블라인드 엔드를 가진 적어도 2개의 도금 도통 홀(DKB)이 제공되고,상기 전극면들(EF)은 스트립 형태로 형성되며, 상기 각각의 금속화 평면(ME)의 중앙에서부터 출발하여 상기 접속면들(AF)의 방향을 향하는,전기 다중층 부품.
- 제 10항에 있어서,상기 스트립 형태의 전극면들(EF)은 중앙에서 출발하여 각각 직사각형 기본면으로 형성된 스택의 4개의 모서리를 향하며, 상기 모서리 영역에서 밑면에는 각각 1개의 접속면(AF)이 제공되는,전기 다중층 부품.
- 제 10항에 있어서,상기 직사각형 밑면의 각각의 측면 에지를 따라 서로 반대편에 놓여 연장되는 정확히 2개의 접속면(AF)이 제공되는,전기 다중층 부품.
- 제 1항 내지 제 12항 중 어느 한 항에 있어서,상기 기본 바디가 HTCC 재료로 형성된,전기 다중층 부품.
- 제 1항 내지 제 13항 중 어느 한 항에 있어서,산화아연을 기재로 한 배리스터 세라믹으로 된 세라믹 층들(KS)을 포함하는 배리스터로서 설계된,전기 다중층 부품.
- 제 1항 내지 제 13항 중 어느 한 항에 있어서,PTC 또는 NTC 효과를 가진 세라믹 층들(KS)을 포함하는 서미스터로서 설계된,전기 다중층 부품.
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