KR20080014033A - 금속-세라믹 복합 기판 및 그 제조 방법 - Google Patents

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Abstract

양호한 방열성을 가지는 금속-세라믹 복합 기판과, 이 복합 기판을 저비용으로 제조하는 방법을 제공한다. 금속 기판(11)과, 금속 기판(11)상에 형성되는 세라믹층(12)과, 세라믹층(12)상에 형성되는 전극층(13)과, 전극층(13)상에 형성되는 땜납층(14)으로 구성되는 금속-세라믹 복합 기판(10)으로서, 세라믹층(12)이, 세라믹 박막으로 구성된다. 세라믹층(12)을, 질화알루미늄 박막으로 형성하면, 방열 특성이 양호한, 전자 회로용 금속-세라믹 복합 기판(10)을 얻을 수 있다.
금속, 세라믹, 복합, 프린트, 질화알루미늄, 반도체

Description

금속-세라믹 복합 기판 및 그 제조 방법{METAL-CERAMIC COMPOSITE SUBSTRATE AND METHOD FOR MANUFACTURING SAME}
본 발명은 전자 회로용 기판으로 이용되는, 금속-세라믹 복합 기판 및 그 제조 방법에 관한 것이다.
통상, 각종 전자 부품은 프린트 기판상에 형성되는 구리 배선 패턴상의 소정 개소에 탑재되고, 납땜되어 전자 회로의 결선(結線)이 행해지고 있다. 그렇지만, 프린트 기판의 재료로서, 종이 페놀 수지, 에폭시 수지, 유리 에폭시 수지 등의 각종 수지가 사용되고 있으므로, 비용은 낮지만, 방열성이 좋지 않다.
특허 문헌 1에는, 반도체 탑재용 회로 기판의 고밀도 실장화를 위하여, Al, Cu 등의 패터닝된 메탈 베이스 기판상에 절연 필러를 주입하여 회로를 형성한 반도체 탑재용 회로 기판이 개시되어 있다. 이 문헌에 있어서는, 절연 필러로서, 두께 1OO㎛의 실리카 함유 에폭시 수지와, 이 수지의 표면에 알루미늄 및 구리로 형성된 박막이 배선층으로서 형성되어 있다.
특허 문헌 2에는, AlN으로 형성된 세라믹 기판상에 Cu 등의 도전층을 부착 등의 방법에 의해 형성하고, 이 도전층을 패터닝함으로써 회로를 형성한, IC 패키지 등에 채용할 수 있는 금속 박막 적층 세라믹 기판이 개시되어 있다.
특허 문헌 1: 일본 특허 제3156798호
특허 문헌 2: 일본 특허 제2762007호
[발명이 해결하고자 하는 과제]
한편, 상술한 특허 문헌 1에 의한 반도체 탑재용 회로 기판에 있어서는, 메탈 베이스 기판을 사용하고 있으므로 프린트 기판보다 방열성은 우수하지만, 배선층이, O.1mm 정도로 두꺼운 실리카 함유 에폭시 수지상에 형성되어 있기 때문에, 방열성이 비교적 낮아진다는 문제가 있다. 또한, 프린트 기판보다 고가이지만 비교적 저비용으로 제조될 수 있다.
특허 문헌 2에 의한 세라믹 기판에 있어서는, AlN과 같은 열전도율이 높은 세라믹 기판을 이용할 경우에는, 프린트 기판이나 특허 문헌 1에 의한 메탈 베이스 기판보다 방열성은 양호하다. 그렇지만, 세라믹 기판 자체의 소결 공정이 필요한 등, 공정이 복잡해지는 동시에, 수율이 나쁘고, 프린트 기판이나 특허 문헌 1에 의한 메탈 베이스 기판보다 비용이 높아진다는 문제가 있다.
또한, 회로 구조가 미세해지면, 반드시, Cu나 Al을 기판으로 하는 금속 기판보다 열전도율이 작은 세라믹 기판의 부피당 열저항이 커진다. 따라서, 반도체 소자를 탑재한 것과 같은 미세 회로, 예를 들면 서브마운트에 있어서는, 서브마운트 전체에 있어서의 AlN 기판의 열저항이 90% 이상이 되어서 방열성이 나빠지므로, 방열성의 면에서 반드시 적합하다고는 말할 수 없다.
이에 대하여, 전자 디바이스로서의 반도체 소자 탑재용 회로 기판에 있어서는, 저비용의 요구는 있지만, 방열성이 최우선적이다. 따라서, 열저항이 더욱 작은 기판이 요구되고 있다.
본 발명의 제1 목적은, 양호한 방열성을 가진 금속-세라믹 복합 기판을 제공하는 것이다.
본 발명의 또 다른 목적은, 상기 금속-세라믹 복합 기판을 저비용으로 제조할 수 있는 방법을 제공하는 것이다.
[과제를 해결하기 위한 수단]
상기 제1 목적을 달성하기 위하여, 본 발명은, 금속 기판과, 금속 기판상에 형성되는 세라믹층과, 세라믹층상에 형성되는 전극층과, 전극층상에 형성되는 땜납층으로 구성되는 금속-세라믹 복합 기판으로서, 세라믹층이, 세라믹 박막으로 구성되어 있는 것을 특징으로 한다.
상기 구성에 있어서, 바람직하게는, 세라믹층상에, 추가로 상기 땜납층과 별도의 땜납층이 직접 형성된다. 게다가, 세라믹층과 전극층 사이에 세라믹층 보호막이 삽입될 수도 있다.
금속 기판은, 바람직하게는 구리 또는 알루미늄으로 형성된다. 세라믹층은, 바람직하게는 질화물계 세라믹으로 형성된다. 이 질화물계 세라믹은, 바람직하게는 질화알루미늄이다.
본 발명에 의하면, 금속 기판으로서, 바람직하게는 구리, 알루미늄 등의 금속을 사용하는 동시에, 이 금속 기판의 표면에 세라믹 박막, 바람직하게는 질화물계 세라믹, 특히 질화알루미늄으로 형성되는 엷은 세라믹층을 형성함으로써, 세라믹 박막 자체의 열저항이 작아져서, 금속 기판의 표면의 열저항을 낮게 할 수 있다. 따라서, 금속 기판의 표면의 열저항이 낮아지고, 금속-세라믹 복합 기판의 방열성이 향상된다. 이렇게, 열전도율이 큰 금속 기판의 부피를 크게 하고, 동시에, 회로 형성이 가능해지므로, 세라믹 기판보다도 열저항이 작은 금속-세라믹 복합 기판을 제공할 수 있다.
상기 또 다른 목적을 달성하기 위하여, 본 발명은, 금속 기판과, 금속 기판상에 형성되는 세라믹층과, 세라믹층상에 형성되는 전극층과, 전극층상에 형성되는 땜납층으로 구성되는 금속-세라믹 복합 기판의 제조 방법으로서, 금속 기판의 표면에, 세라믹층으로서, 세라믹 박막을 형성하는 공정과, 세라믹층에 소정 패턴의 전극층을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 제조 방법에 있어서, 세라믹층상에, 추가로 다른 땜납층을 직접 형성하는 공정을 포함할 수 있다. 또한, 세라믹층의 형성 후에, 세라믹층 보호막을 형성하는 공정을 포함할 수 있다. 세라믹층은, 바람직하게는, 질화물계 세라믹으로 형성되고, 특히 바람직하게는 질화알루미늄이다.
본 발명의 방법에 의하면, 기판으로서 금속을 사용하는 동시에, 이 금속 기판의 표면에 세라믹 박막을 형성함으로써, 열전도율이 큰 금속 기판의 부피를 크게 하고, 또한, 회로 형성이 가능해지므로, 세라믹 기판보다도 열저항이 작은 금속-세라믹 복합 기판을 제조할 수 있다. 게다가, 금속 기판을 메탈 베이스 기판의 경우와 거의 동일하게 저비용으로 제조할 수 있는 동시에, 세라믹층으로서의 세라믹 박막은, 예를 들면 PVD법 등에 의해 형성할 수 있으므로, 세라믹 박막이 소결 공정 등의 복잡한 공정이 필요 없으며, 전체적으로 비교적 저비용으로 제조 가능하다.
[발명의 효과]
본 발명의 금속-세라믹 복합 기판에 의하면, 예를 들면, 반도체 장치를 탑재할 경우 반도체 장치로부터의 열이, 열저항이 낮은 세라믹 박막을 통과한 후에, 금속 기판을 통하여 방열됨으로써, 방열성이 향상되므로, 열저항이 작은 금속-세라믹 복합 기판을 얻을 수 있다. 따라서, 본 발명의 금속-세라믹 복합 기판을 사용한 반도체 장치에서의 온도 상승이 작아져서, 반도체 장치의 성능이나 수명을 향상시킬 수 있다.
또한, 본 발명의 방법에 의하면, 금속 기판 및 이 금속 기판의 표면에 세라믹 박막을 사용하므로, 전체적으로 저비용으로 제조할 수 있다.
도 1은 본 발명에 의한 금속-세라믹 복합 기판의 구조를 모식적으로 나타내는 단면도이다.
도 2는 본 발명에 의한 금속-세라믹 복합 기판의 구조를 모식적으로 나타내는 단면도이다.
도 3은 본 발명의 금속-세라믹 복합 기판에 반도체 장치를 탑재한 구조를 모식적으로 나타내는 단면도이다.
도 4는 본 발명에 의한 금속-세라믹 복합 기판의 변형예의 구조를 모식적으로 나타내는 단면도이다.
도 5는 본 발명에 의한 금속-세라믹 복합 기판의 변형예의 구조를 모식적으 로 나타내는 단면도이다.
도 6은 본 발명에 의한 금속-세라믹 복합 기판의 다른 변형예의 구조를 모식적으로 나타내는 단면도이다.
도 7은 본 발명에 의한 금속-세라믹 복합 기판의 다른 변형예의 구조를 모식적으로 나타내는 단면도이다.
도 8은 비교예 1의 구성을 모식적으로 나타내는 단면도이다.
도 9는 비교예 2의 구성을 모식적으로 나타내는 단면도이다.
- 부호의 설명 -
10, 10A, 20, 20A, 30, 30A: 금속-세라믹 복합 기판
11, 61: 금속 기판
12: 세라믹층(세라믹 박막)
13, 52, 63: 전극층
14, 53, 64: 땜납층
15: 반도체 장치
15A: 상부 전극
15B: 하부 전극
16: Au선
22: 땜납층(세라믹층상에 형성되는 땜납층)
24: 세라믹층 보호막
[발명을 실시하기 위한 최선의 형태]
이하, 본 발명의 실시 형태를 도면을 참조하여 상세하게 설명한다. 각 도면에 있어서 동일 또는 대응하는 부재에는 동일 부호를 사용한다.
도 1 및 도 2는, 본 발명에 의한 금속-세라믹 복합 기판의 구조를 모식적으로 나타낸 단면도이다. 도 1에 있어서, 금속-세라믹 복합 기판(10)은, 금속 기판(11)과 이 금속 기판(11)의 일면에 이 금속 기판(11)의 전체가 덮이도록 형성된 세라믹층(12)과, 이 세라믹층(12)의 일부 또는 전면이 덮이도록 세라믹층(12)의 표면에 형성된 전극층(13)과, 이 전극층(13) 표면의 소정 개소(13A)에 형성된 땜납층(14)으로 구성되어 있다.
여기에서, 전극층(13)의 소정 개소(13A)로서는, 발광 다이오드 등의 경우에는, 전체 면일 수도 있다. 땜납층이 형성되지 않은 전극층(13B)이 존재할 수도 있다. 이 전극층(13B)에는, 패턴이 형성될 수도 있고, 또한, 전극층(13B)의 일부에는, 금선(金線)이 접속되어, 전기 회로를 형성할 수도 있다.
금속 기판(11)의 배면측에도, 전극층(13)이나 땜납층(14)을 형성할 수도 있다. 금속 기판(11)의 배면측과 전극층(13) 및 땜납층(14)의 사이에 세라믹층(12)을 삽입할 수도 있다. 도 2에 나타낸 금속-세라믹 복합 기판(10A)의 경우에는, 금속 기판(11)의 배면측에, 세라믹층(12)과 전극층(13)과 땜납층(14)이 순차적으로 적층된 예가 나타나 있다.
상기 금속 기판(11)으로서는, 구리, 알루미늄 등의 금속으로 형성되는 메탈 베이스 기판이 사용될 수 있다. 이와 같은 메탈 베이스 기판은, 예를 들면 200W/mK 이상의 열전도율을 가지는 것이 바람직하다.
상기 세라믹층(12)으로서는, 금속 기판(11)과의 밀착성이 양호한, 세라믹 박막, 바람직하게는 열저항이 작은 질화알루미늄(AlN) 등의 질화물계 세라믹 박막이 사용된다.
전극층(13)으로서는 금속이 바람직하고, 특히, 금(Au), 백금(Pt), 은(Ag), 구리(Cu), 철(Fe), 알루미늄(Al), 티타늄(Ti), 텅스텐(W) 중 어느 하나를 사용할 수 있다. 이들 금속 중 어느 하나를 포함하는 합금일 수도 있다.
땜납층(14)은, 납(Pb)을 이용하지 않는, 즉 Pb 프리(free) 땜납이 바람직하다. 또한, 은, 금, 구리, 아연(Zn), 니켈(Ni), 인듐(In), 갈륨(Ga), 비스무트(Bi), 알루미늄, 주석(Sn) 중, 2종류 이상의 원소를 포함한 땜납이 바람직하게 사용된다.
또한, 상기 금속 기판(11)과 세라믹층(12)의 사이 및/또는 상기 전극층(13)과 땜납층(14) 사이에는, 성막시의 밀착성을 높이기 위하여 밀착층을 배치할 수도 있다. 밀착층으로서는, 티타늄을 바람직하게 사용할 수 있다.
이어서, 본 발명의 금속-세라믹 복합 기판에 의한 반도체 장치의 실장예를 설명한다.
도 3은, 본 발명의 금속-세라믹 복합 기판에 반도체 장치를 탑재한 구조를 모식적으로 나타낸 단면도이다. 도 3에 나타낸 바와 같이, 본 발명의 금속-세라믹 복합 기판(10)에 있어서, 반도체 장치(15)의 하부 전극(15A)은 땜납층(14)에 의해 금속-세라믹 복합 기판(10)에 땜납 접합할 수 있다. 또한, Au-Sn 합금으로 형성되 는 땜납층(14)을 사용한 경우에는, 반도체 장치(15)는 플럭스(flux) 없이 땜납 접합을 할 수 있다.
한편, 도시한 바와 같이, 우측의 전극층(13A)과는 절연되고, 또한 땜납층이 형성되어 있지 않은 좌측의 전극층(13B)상에는, 반도체 장치(15)의 상부 전극(15B)을 Au선(16) 등에 의해 와이어 본딩하여, 접속할 수 있다.
여기에서, 반도체 장치(15)란, 레이저 다이오드 또는 발광 다이오드와 같은 발광 소자, 다이오드, 고주파 증폭이나 스위칭에 사용되는 트랜지스터나 사이리스터와 같은 능동 소자, 집적 회로 등이다. 도 2에 있어서는 탑재하는 전자 부품으로서 반도체 장치(15)를 나타내고 있지만, 수동 소자나 각종 능동 소자를 포함하는 전자 회로일 수도 있다.
이어서, 반도체 장치를 탑재한 금속-세라믹 복합 기판(10)의 열저항에 대하여 설명한다. 금속 기판(11)의 배면측에 패키지나 방열체가 탑재되고, 금속-세라믹 복합 기판(10)이 반도체 장치(15)를 탑재할 수 있을 정도의 면적일 때는, 금속-세라믹 복합 기판(10)의 열저항 RT는,하기 (1)식으로 계산할 수 있다.
Figure 112007089623391-PCT00001
여기에서, 제1항(the first term)은 금속-세라믹 복합 기판(10)의 열저항 성분이다. tM, tC, tE, tS 및 kM, kC, kE, kS는, 각각, 금속 기판(11), 세라믹층(12), 전극층(13A), 땜납층(14)의 두께 및 열전도율이며, A는 반도체 장치(15)의 면적이 다. 제2항은 반도체 장치(15)의 열저항 성분이며, 접합 깊이가 tD이며, 열전도율이 kD이다. 제3항은, 열전도율이 kh인 패키지나 방열체에 의한 열저항 성분이다.
금속 기판(11)의 두께는, 그 취급의 용이함 등을 고려하면 100㎛∼1mm 정도이며, 세라믹층(12), 전극층(13A), 땜납층(14) 중 어느 것이라도 이들 두께는 대체로 10㎛ 정도 이하이다. 따라서, 상기 (1)식은 하기 (2)식과 가깝다.
Figure 112007089623391-PCT00002
예를 들면, 금속 기판(11)이 구리(kM=300W/mK)로 형성되고, 그 두께 tM을 500㎛로 한다. 세라믹층(12)은 질화알루미늄(kC=200W/mK)으로 형성되고, 그 두께 tC를 10㎛로 한다. 전극층(13A)은 Au(kE=315W/mK)로 형성되고, 그 두께 tE를 0.1㎛로 한다. 그리고, 땜납층(14)이 Au-Sn(kS=50W/mK)으로 형성되고, 그 두께 tS를 5㎛로 한다.
이 경우에는, 상기 (1)식의 제1항으로 표현되는 금속-세라믹 복합 기판(10)에 있어서, 금속 기판(11)의 열저항을 1로 하면, 세라믹층(12), 전극층(13A), 땜납층(14)의 열저항은, 각각, 0.03, 0.0002, 0.06 정도가 된다. 이들 각 층에 있어서, 땜납층(14), 세라믹층(12), 전극층(13A)의 순서로 열저항이 크다. 그런데도, 이들 각 층에 의한 열저항의 합계는, 금속 기판(11)에 의한 열저항의 약 1/15이며, 본 발명의 금속-세라믹 복합 기판(10)의 열저항은, 상기 (2)와 가까운 것을 알 수 있다.
이어서, 금속-세라믹 복합 기판(10A)의 열저항에 대하여 설명한다. 이 경우에는, 금속 기판(11)의 배면에도, 그 표면측과 마찬가지로 세라믹층(12), 전극층(13A), 땜납층(14)을 형성하고, 금속 기판(11)의 배면측의 각 층의 재질과 두께가 표면측의 것과 동일한 것으로 한다.
금속-세라믹 복합 기판(10A)의 열저항 RT'는, 상기 (1)식에, 금속 기판(11)의 배면측에 형성한 세라믹층(12), 전극층(13A), 땜납층(14)에 의한 열저항 성분을 부가한 하기 (3)식으로 계산할 수 있다.
Figure 112007089623391-PCT00003
열저항 RT'는, 금속-세라믹 복합 기판(10)에서 설명한 바와 마찬가지로, 금속 기판(11)의 열저항에 비하여, 금속 기판(11)의 양면측에 형성한 세라믹층(12), 전극층(13A), 땜납층(14)에 의한 열저항 성분이 충분히 작다. 따라서, 금속 기판(11)의 표면 및 배면에 세라믹층(12), 전극층(13A), 땜납층(14)을 형성한 금속-세라믹 복합 기판(10A)의 열저항 RT'도, 상기 (2)식과 가까워진다.
따라서, 본 발명의 금속-세라믹 복합 기판(10) 및 (10A)에 의하면, 절연물인 세라믹층(12)의 두께를 금속 기판(11)보다 충분히 얇게 하면, 열저항은 가장 두꺼운 금속 기판(11)에 의해 정해진다. 따라서, 본 발명의 금속-세라믹 복합 기판(10)의 열저항은 금속 기판(11)과 거의 동일한 정도의 값이 된다.
본 발명에 의한 금속-세라믹 복합 기판의 변형예에 대하여 설명한다.
도 4 및 도 5는, 본 발명에 의한 금속-세라믹 복합 기판의 변형예의 구조를 모식적으로 나타낸 단면도이다. 도 4에 나타낸 금속-세라믹 복합 기판(20)이, 도 1에 나타낸 금속-세라믹 복합 기판(10)과 다른 점은, 세라믹층(12)상에 직접, 상기 땜납층(14)과는 별도로, 땜납층(22)을 형성하고 있다는 점이다. 이 땜납층(22)은, 전극층(13)과 접속하여 전기 회로를 구성할 수도 있다. 다른 전자 회로 부품을 탑재하기 위한 배선 패턴으로 할 수도 있다. 땜납층(22)은, 전극층(13)상에 형성하는 땜납층(14)의 형성시에 동시에 형성할 수 있다.
금속 기판(11)의 배면측에도 전극층(13)이나 땜납층(14)을 형성할 수 있다. 금속 기판(11)의 배면측과 전극층(13) 및 땜납층(14)의 사이에 세라믹층(12)를 삽입할 수도 있다. 도 5에 나타낸 금속-세라믹 복합 기판(20A)의 경우에는, 금속 기판(11)의 배면측에, 세라믹층(12)과 전극층(13)과 땜납층(14)을 차례로 적층한 예를 나타내고 있다.
본 발명에 의한 금속-세라믹 복합 기판의 다른 변형예(3O)를 설명한다.
도 6 및 도 7은, 본 발명에 의한 금속-세라믹 복합 기판의 다른 변형예의 구조를 모식적으로 나타낸 단면도이다. 도 6에 나타낸 금속-세라믹 복합 기판(30)이, 도 1에 나타낸 금속-세라믹 복합 기판(10)과 다른 점은, 세라믹층(12)과 전극층(13)의 사이에, 세라믹층 보호막(24)을 삽입한 것이다.
세라믹층 보호막(24)은, 본 발명의 금속-세라믹 복합 기판(30)을 제조할 때, 최초에 세라믹층(12)의 전체 면에 피복하는 층이며, 전극층(13) 및 땜납층(14)의 패턴을 형성할 때의 공정에서 에칭 등에 의해 세라믹층(12)이 에칭되거나 그 표면 거칠기가 커지는 것을 방지하기 위하여 형성하고 있다. 이 세라믹층 보호막(24)은, 땜납층(14)을 형성한 후에, 불필요한 영역을 제거함으로써 금속-세라믹 복합 기판(30)상에 형성하는 전극층(13)과 절연 분리할 수 있다.
여기에서, 세라믹층 보호막(24)은, 세라믹층(12)과의 밀착성이 양호하며, 전극층(14)과는 상이한 금속이 바람직하고, 티타늄, 백금, 니켈, 텅스텐, 몰리브덴(Mo), 은, 구리, 철, 알루미늄, 금 중 어느 하나를 사용할 수 있다. 이들 금속을 2종류 이상 포함할 수도 있다. 예를 들면, 세라믹층(12)상에 티타늄을 적층하여 형성할 수 있다.
금속 기판(11)의 배면측에 전극층(13)이나 땜납층(14)을 형성할 수도 있다. 금속 기판(11)의 배면측과 전극층(13) 및 땜납층(14)의 사이에 세라믹층(12)를 삽입할 수도 있다. 도 7에 나타낸 금속-세라믹 복합 기판(30A)의 경우에는, 금속 기판(11)의 배면측에, 세라믹층(12)과 전극층(13)과 땜납층(14)을 순차적으로 적층한 예를 나타내고 있다.
본 발명의 금속-세라믹 복합 기판(10, 2O, 3O)에 있어서, 상기 세라믹층(12)은, 금속 기판(11)의 표면 전체에 형성할 수도 있다. 필요에 따라 금속 기판(11)의 표면의 소정 부분에만 형성할 수도 있다. 이 경우에는, 세라믹층(12)의 퇴적 전에, 포토리소그라피법으로 패터닝을 행한 후에, 세라믹층(12)를 퇴적하고, 이어서, 패터닝에 사용한 레지스트막을 에칭하는, 이른바 리프트 오프법(lift-off process)으로, 소정의 영역에만 세라믹층(12)를 형성할 수 있다. 소정 부분이 개구된 금속 마스크를 금속 기판(11)상에 탑재한 상태로, 세라믹층(12)을 퇴적시킬 수도 있다. 이 경우에는 금속 마스크의 개구부에만 세라믹층(12)이 형성된다.
본 발명의 금속-세라믹 복합 기판(10A, 20A, 30A)에 나타낸 바와 같이, 금속 기판(11)의 표면측의 일면이 아니라 배면측에도, 즉 양면에, 세라믹층(12), 전극층(13), 땜납층(14)을 형성할 수도 있다. 필요에 따라 세라믹층(12)과 전극층(13)의 사이에, 세라믹층 보호막(24)을 삽입할 수도 있다.
본 발명의 금속-세라믹 복합 기판(10, 10A, 20, 20A, 30, 30A)의 특징은, 저비용의 금속 기판(11)의 표면에, 방열성이 양호한 세라믹 박막에 의한 세라믹층(12)을 형성한 것이다. 본 발명의 금속-세라믹 복합 기판(10, 10A, 20, 20A, 30, 30A)에 의하면, 열저항이 작은 접합을 형성할 수 있으므로, 금속-세라믹 복합 기판(10, 10A, 20, 20A, 30, 30A)을 사용한 반도체 장치에서의 열저항이 작아져서, 반도체 장치의 성능이나 수명을 향상시킬 수 있다.
이어서, 본 발명의 금속-세라믹 복합 기판의 제조 방법에 대하여 설명한다.
우선, 금속 기판(11)을 준비하고, 그 양면을 연마한 후, 연마가 끝난 금속 기판(11)을 세정하고, 표면 청정화를 행하고, 금속 기판(11)의 표면에, 세라믹층(12)으로서의 AlN 박막을 형성한다. 이 세라믹층(12)은, 예를 들면, PVD법(물리 증착법: physical vapor deposition)이나 CVD법(화학 기상 반응법: chemical vapor deposition)에 의해 형성할 수 있다.
이어서, 포토리소그라피법에 의한 패터닝을 행한다. 구체적으로는, 금속 기판(11)의 표면 전체에 스피너를 사용하여 레지스트를 균일하게 도포한 후, 베이킹 로에 의해 소정의 베이킹을 행하고, 마스크 얼라이너 장치를 사용하여 감마선 컨택 트 노광을 행한다.
노광 후, 테트라메틸아민계 현상액에 의해, 전극층(13)이 되는 부분의 레지스트를 용해하고, 세라믹층(12)을 노출시킨다.
이어서, 리프트 오프 공정에 의해 세라믹층(12)의 상면에 전극층(13)을 형성한다. 구체적으로는, 레지스트 박리액에 의해 상기 패터닝 공정에 있어서 형성된 레지스트막을, 레지스트막상에 증착된 금속층과 함께, 레지스트막의 팽윤을 이용하여 제거한다. 이렇게 함으로써, 세라믹층(12)상에 소정의 패턴을 가지는 전극층(13)을 형성할 수 있다. 레지스트 박리액으로서는, 아세톤, 이소프로필알코올이나 그 이외의 레지스트 박리액을 사용할 수 있다.
상기 전극층(13)과 마찬가지로, 포토리소그라피법 및 진공 증착 장치를 사용한 리프트 오프 공정을 행하고, 금속 기판(11)의 표면에 형성된 전극층(13)의 일부에 땜납층(14)를 형성한다.
얻어진 금속 기판(11)을, 다이싱 장치 등을 사용하여 소정의 서브마운트(10)의 치수로 분할한다. 이렇게 함으로써, 금속-세라믹 복합 기판(10)이 완성된다.
상기 금속-세라믹 복합 기판(20)의 경우에는, 전극층(13)상에 땜납층(14)을 형성하는 것과 동시에, 세라믹층(12)상에 땜납층(22)를 형성할 수 있다.
상기 금속-세라믹 복합 기판(30)의 경우에는, 세라믹층(12)의 형성 후에, 세라믹층(12)의 표면의 전체 면에 세라믹층 보호막(24)이 되는 금속막을 형성한다. 이후의 공정은, 금속-세라믹 복합 기판(10)의 경우와 마찬가지로 행할 수 있다. 땜납층(14)의 형성 후, 필요에 따라 불필요한 세라믹층 보호막(24)을 에칭에 의해 제거하면 된다.
또한, 본 발명의 금속-세라믹 복합 기판(10A, 20A, 30A)의 경우에는, 기판 표면측뿐만 아니라, 또한 금속 기판(11)의 표면측과 동일한 공정으로 그 배면측에도, 세라믹층(12), 전극층(13), 땜납층(14)을 형성함으로써 제조할 수 있다. 필요에 따라 세라믹층(12)과 전극층(13)의 사이에, 세라믹층 보호막(24)을 삽입할 수도 있다.
본 발명의 금속-세라믹 복합 기판(10, 10A, 20, 20A, 30, 30A)의 제조 방법의 특징은, Cu, Al 등의 금속 기판(11)의 표면, 또는 표면 및 배면, 즉 양면에 AlN 등의 세라믹 박막(12)을 형성한 것이다. 본 발명의 금속-세라믹 복합 기판(10, 10A, 20, 20A, 30, 30A)의 제조 방법에 의하면, 반도체 장치(15)와의 열저항이 작고, 방열성이 양호한 금속-세라믹 복합 기판을, 저비용 및 양호한 수율로 제조할 수 있다.
[실시예]
이하, 실시예에 따라서, 본 발명을 보다 상세하게 설명한다.
우선, 실시예의 금속-세라믹 복합 기판(30A)의 제조 방법에 대하여 설명한다. 50mm×50mm의 크기로, 두께가 300㎛, 열전도율이 300W/mK의 Cu로 형성되는 금속 기판(11)의 양면을 세정하여 표면 청정화를 행하고, 이 금속 기판(11)의 표면 및 배면 전체에, 두께 10㎛의 AlN으로 형성되는 세라믹층(12)을 PVD법에 의해 형성하였다. PVD법을 수행하기 위해서는, 스퍼터링 장치를 사용하였다. 타겟으로서 A1을 사용하고, 또한 질소 가스를 동시에 공급함으로써 AlN 박막(12)을 퇴적하였 다. 이 AlN 박막의 열전도율은 200W/mK였다.
이어서, AlN 박막(12)의 표면 및 배면의 전체 면에 세라믹층 보호막(24)이 되는, 열전도율이 20W/mK의 Ti를, 진공 증착 장치에 의해 0.05㎛ 퇴적하였다.
포토리소그라피법에 의한 패터닝을 행하기 위하여, AlN 박막(12) 및 세라믹층 보호막(24)을 형성한 금속 기판(11)의 표면 전체에 스피너를 사용하여 레지스트를 균일하게 도포한 후, 베이킹 로에 의해 소정의 베이킹을 행하고, 마스크 얼라이너 장치를 사용하여 감마선 컨택트 노광을 행하였다. 노광용 마스크는 1mm2의 서브마운트 치수로 2500개 분량을 동시에 패터닝 가능하도록, 마스크를 설계하였다.
노광 후, 테트라메틸아민계 현상액에 의해, 전극층(13)이 되는 부분의 레지스트를 용해하고, 세라믹층 보호막(24)을 노출시켰다. 이때, 금속 기판(11)의 배면측의 세라믹층 보호막(24)에는, 패터닝을 행하지 않았다.
진공 증착 장치에 의해 금속 기판(11)의 표면 및 배면측에 형성한 세라믹층 보호막(24)에, 열전도율이 315W/mK의 금을 증착하고, 금속 기판(11)의 표면측의 세라믹층 보호막(24)에 형성한 레지스트 패턴에 리프트 오프 공정을 행하였다. 구체적으로는, 아세톤을 사용하여 레지스트 전체를 용해시킴으로써, 전극층(13) 이외의 Au를 제거하여, 소정의 전극층(13)을 형성하였다. 전극층(13)의 두께는 0.1㎛이며, 그 사이즈는 양면 모두 800㎛2이었다.
전극층(13)과 마찬가지로 포토리소그라피법 및 진공 증착 장치를 사용하고, 금속 기판(11)의 표면에 형성한 전극층(13)의 일부에, 두께 5㎛의 땜납층(14)을 리 프트 오프 공정에 의해 형성하였다. 땜납층(14)으로서는, 열전도율이 50W/mK의 Au0.8Sn0.2(원소비)를 사용하였다. 땜납층(14) 사이즈는, 반도체 소자 접합면이 500㎛2, 서브마운트 접합면이 800㎛2이다. 이때, 금속 기판(11)의 배면측에 형성한 Au층상의 땜납층(14)에는, 패터닝을 행하지 않았다.
얻어진 금속 기판(11)을, 다이싱 장치를 사용하여, 1mm2 크기로 절단하여, 실시예의 금속-세라믹 복합 기판(30A)을 제조하였다.
이어서, 비교예에 대하여 설명한다.
(비교예 1)
도 8에 나타낸 바와 같이, 열전도율이 200W/mK이며 두께가 520㎛의 AlN으로 형성되는 세라믹 기판(51)의 표면 및 배면에, 증착법에 의해 두께 0.05㎛의 Ti 및 두께 0.1㎛의 Au로 형성되는 전극층(52) 및 두께 5㎛의 Au0 .8Sn0 .2(원소비)로 형성되는 땜납층(53)을 형성하여, 세라믹 기판에 의한 회로 기판(50)을 제조하였다. 세라믹 기판(51)의 크기와 그 표면측에 형성한 전극층(52) 및 땜납층(53)의 패턴 치수는 실시예와 마찬가지로 하였다.
(비교예 2)
도 9에 나타낸 바와 같이, 열전도율이 300W/mK이며, 두께 500㎛의 Cu로 형성되는 금속 기판(61)의 양면에, 두께 10㎛의 필러(10W/mK)에 의한 절연층(62)을 형성하고, 그 위에 증착법에 의해 두께 0.05㎛의 Ti 및 두께 0.1㎛의 Au로 형성되는 전극층(63) 및 두께 5㎛의 Au0 .8Sn0 .2(원소비)로 형성되는 땜납층(64)을 형성하여, 회로 기판(60)을 제조하였다. 금속 기판(61)의 크기와 그 표면측에 형성한 전극층(63) 및 땜납층(64)의 패턴 치수는 실시예와 마찬가지로 하였다.
아래에, 실시예의 금속-세라믹 복합 기판(30A) 및 비교예 1, 2의 회로 기판(50, 60)의 제반 특성에 대하여 설명한다.
실시예에서 제조한 금속-세라믹 복합 기판(30A) 및 비교예 1, 2에서 제조한 회로 기판(50, 60)에 대하여, 각각 땜납층에 대하여 발광 다이오드를 접합하고, 통전 후의 온도 상승 및 열저항을 측정하였다(표 1 참조).
[표 1]
Figure 112007089623391-PCT00004
실시예에 의한 금속-세라믹 복합 기판(30A)에서는, 열저항은 2.0℃/W이며, 칩측 온도와 방열측 온도의 온도차는 3.0℃였다. 이에 대하여, 비교예 1의 회로 기판(50)에서는, 열저항은 2.8℃/W이며, 칩측 온도와 방열측 온도의 온도차는 4.2℃였다. 비교예 2의 회로 기판(60)에서는, 열저항은 3.9℃/W이며, 칩측 온도와 방열측 온도의 온도차는 5.8℃였다.
상기 실시예 및 비교예에 의하면, 실시예의 반도체 장치(15)를 탑재하는 금 속-세라믹 복합 기판(30A)에 있어서, 금속 기판(11)의 표면에 세라믹 박막에 의한 세라믹층(12)을 형성함으로써, 저비용으로, 열저항이 작은 금속-세라믹 복합 기판(30A)을 얻을 수 있었다.
본 발명은, 상기 실시예에 기재된 발광 다이오드에 한정되는 것이 아니며, 배면 전극을 가지는 반도체 장치나 회로 부품이면 적용할 수 있고, 특허 청구의 범위에 기재한 발명의 범위에서 각종 변형이 가능하며, 이들도 본 발명의 범위에 포함되는 것은 물론이다. 예를 들면, 반도체 장치는 발광 다이오드 등으로 한정되지 않는다. 금속 기판(11)으로서 Cu, Al을 사용한 경우에 대하여 설명하였으나, 이에 한정되지 않고, 금속 기판(11)은, 다른 금속으로 구성될 수도 있다.
전술한 실시 형태에 있어서는, 세라믹층(12)은, AlN으로 구성되어 있지만, 이에 한정되지 않고, 다른 세라믹 재료로 구성될 수도 있다. 전극층(13)이나 땜납층(14)의 패턴은, 목적으로 하는 회로 구성이 되도록 적당히 설계할 수 있다.

Claims (11)

  1. 금속 기판과, 상기 금속 기판상에 형성되는 세라믹층과, 상기 세라믹층상에 형성되는 전극층과, 상기 전극층상에 형성되는 땜납층으로 구성되는 금속-세라믹 복합 기판에 있어서,
    상기 세라믹층이 세라믹 박막으로 구성되어 있는 것을 특징으로 하는, 금속-세라믹 복합 기판.
  2. 제1항에 있어서,
    상기 세라믹층상에, 추가로 땜납층이 직접 형성되는 것을 특징으로 하는 금속-세라믹 복합 기판.
  3. 제1항에 있어서,
    상기 세라믹층과 상기 전극층 사이에, 세라믹층 보호막이 삽입되는 것을 특징으로 하는, 금속-세라믹 복합 기판.
  4. 제1항에 있어서,
    상기 금속 기판이, 구리 또는 알루미늄으로 형성되는 것을 특징으로 하는, 금속-세라믹 복합 기판.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 세라믹층이, 질화물계 세라믹으로 형성되는 것을 특징으로 하는, 금속-세라믹 복합 기판.
  6. 제5항에 있어서,
    상기 질화물계 세라믹은, 질화알루미늄인 것을 특징으로 하는, 금속-세라믹 복합 기판.
  7. 금속 기판과, 상기 금속 기판상에 형성되는 세라믹층과, 상기 세라믹층상에 형성되는 전극층과, 상기 전극층상에 형성되는 땜납층으로 구성되는 금속-세라믹 복합 기판의 제조 방법에 있어서,
    상기 금속 기판의 표면에, 상기 세라믹층으로서 세라믹 박막을 형성하는 공정과,
    상기 세라믹층에 소정 패턴의 상기 전극층을 형성하는 공정을 포함하는 것을 특징으로 하는, 금속-세라믹 복합 기판의 제조 방법.
  8. 제7항에 있어서,
    상기 세라믹상에, 추가로 땜납층을 직접 형성하는 공정을 포함하는 것을 특징으로 하는, 금속-세라믹 복합 기판의 제조 방법.
  9. 제8항에 있어서,
    상기 세라믹층의 형성 후에, 추가로 세라믹층 보호막을 형성하는 공정을 포함하는 것을 특징으로 하는, 금속-세라믹 복합 기판의 제조 방법.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 세라믹층이, 질화물계 세라믹으로 형성되는 것을 특징으로 하는, 금속-세라믹 복합 기판의 제조 방법.
  11. 제10항에 있어서,
    상기 질화물계 세라믹은, 질화알루미늄인 것을 특징으로 하는, 금속-세라믹 복합 기판의 제조 방법.
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