KR20080013851A - 플라즈마 디스플레이 패널 구동 회로 및 플라즈마디스플레이 장치 - Google Patents

플라즈마 디스플레이 패널 구동 회로 및 플라즈마디스플레이 장치 Download PDF

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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

플라즈마 디스플레이 패널(PDP)을 구동하기 위한 구동 회로는, 고압 측과 저압 측에 배치된 주 스위칭 소자를 포함하고, 제1전원(V1)의 출력 전압에 따라서 상기 주 스위칭 소자를 동작시킴으로써 펄스 전압을 생성하고, 또한 이 펄스 전압을 PDP의 주사 전극과 유지 전극에 인가할 수 있는 펄스 전압 발생 회로(5101)와, 제2전원(V2)으로부터의 출력 전압에 따라서 리셋(reset) 전압을 생성하고, 또한 이 리셋 전압을 PDP에 인가할 수 있는 리셋 전압 발생 회로(52)를 구비하고 있다. 상기 펄스 전압 발생 회로는, 상기 리셋 전압 발생 회로에 의해서 출력된 전압이 상기 제1전원에 역방향으로 인가되는 것을 방지하는 제1다이오드(D11)와, 이 제1다이오드에 병렬로 접속된 제1스위칭 소자(S11)를 포함하고 있다.

Description

플라즈마 디스플레이 패널 구동 회로 및 플라즈마 디스플레이 장치{PLASMA DISPLAY PANEL DRIVE CIRCUIT AND PLASMA DISPLAY APPARATUS}
본 발명은, 플라즈마 디스플레이 패널(plasma display panel) 구동 회로, 및 벽걸이형 TV 세트와 대형 모니터에 이용되는 플라즈마 디스플레이 장치에 관한 것이다.
AC형으로서 대표적인 AC형 면(面) 방전 형식의 플라즈마 디스플레이 패널(이하 "PDP"라고 한다)은, 면 방전을 실행하는 주사(走査; scan) 전극 및 유지(sustain) 전극을 배치하여 형성된 유리 기판을 포함하는 전면판(前面板)과, 양 전극이 매트릭스(matrix)를 형성하고 또한 간극(間隙)에 방전 공간을 형성하도록 데이터 전극을 평행으로 대향하여 배치하여 형성된 유리 기판을 포함하는 배면판(背面板)을 배치하고, 또한 그 주변부를 유리 프릿(frit) 등의 밀봉 재료로써 밀봉함으로써 구성된다. 전면판과 배면판의 양 기판 사이에는, 격벽(隔壁)에 의해서 분할된 방전 셀이 형성되고, 이들 격벽 사이의 방전 공간에는 형광층이 형성되어 있다. 이러한 구성의 PDP에 있어서, 가스 방전에 의해서 자외선이 발생하고, 이 자외선에 의해서, 적(R), 녹(G), 청(B)의 각각의 색의 형광체가 여기(勵起)되어서 발광함으로써, 컬러 표시를 실행한다.
이러한 종류의 플라즈마 디스플레이 장치에는, 전력 소비를 저감하기 위하여 각종 전력 저감 기술이 제안되어 있다.
전력 소비를 저감하는 기술의 하나로서, PDP가 용량성 부하인 것을 고려하여, 소위 전력 회수(power recovery) 회로가 개시되어 있다. 이 전력 회수 회로에 의해서, 인덕터가 구성 요소로서 포함된 공진 회로에 의해서 인덕터와 PDP의 용량성 부하가 LC 공진하고, PDP의 용량성 부하에 축적된 전력이 전력 회수용 콘덴서에 회수되고, 또한 회수된 전력은 PDP의 구동에 재사용된다(예로서, 특허문헌 1 참조).
예로서, 이 기술에서는, PDP로부터 회수된 전력이 유지 기간(sustain period)에 주사 전극과 유지 전극에 유지 펄스 전압을 인가하는 데에 재사용되어서, 유지 기간 중에 소비되는 전력을 저감함으로써, 전력 소비의 저감을 실현할 수 있다.
즉, 유지 펄스 발생 회로에는, 인덕터를 구비한 공진 회로, 즉 전력 회수 회로가 설치되어 있다. 이에 따라서, PDP의 용량성 부하(주사 전극에 생성된 용량성 부하)에 축적된 전력이 회수되고, 회수된 전력이 주사 전극의 구동 전력으로서 재사용되어서, 전력 소비가 저감된다. 또한, 유지 펄스 발생 회로에는, 전력 회수 회로가 설치되어 있다. 이에 따라서, PDP의 용량성 부하(유지 전극에 생성된 용량성 부하)에 축적된 전력이 회수되고, 회수된 전력이 유지 전극의 구동 전력으로서 재사용되어서, 전력 소비가 저감된다.
도 25는 이러한 전력 회수 회로를 구비한 주사 전극 구동 회로 및 유지 전극 구동 회로의 회로도이다. 이 도면에서, 주사 전극 구동 회로(5)는 유지 펄스 발생 회로(51), 리셋(reset) 파형 발생 회로(52), 및 주사 펄스 발생 회로(53)를 구비하고 있다.
유지 펄스 발생 회로(51)는, 코일 L1, 회수 콘덴서 C1, 스위칭 소자 S1, S2와, 역저지(逆沮止) 다이오드 D1, D2를 포함하는 전력 회수 회로, 및 스위칭 소자 S5, S6과, 전압 Vsus인 정전압 전원 V1을 포함하는 전압 클램프 회로를 구비하고 있다. 전력 회수 회로는 인덕턴스 소자로서 코일 L1을 이용하여 PDP(10)의 용량성 부하와 코일 L1과의 사이에 LC 공진을 일으키고, 전력을 회수하여 공급한다. 전력의 회수 중에는, 주사 전극에 생성된 용량성 부하에 축적된 전력이 전류 역저지 다이오드 D2 및 스위칭 소자 S2를 통하여 회수 콘덴서 C1에 전송된다. 전력의 공급 중에는, 회수 콘덴서 C1에 축적된 전력이 스위칭 소자 S1 및 역저지 다이오드 D1을 통하여 PDP(10)에 전송된다. 이와 같이, 유지 기간 동안 PDP의 주사 전극이 구동된다. 결과적으로, 전력 회수 회로에서, 유지 기간에, 주사 전극이 전원으로부터의 전력 공급 없이 LC 공진에 의해서 구동되므로, 이론적으로 전력 소비는 제로가 된다.
도 25에는, 유지 펄스 발생 회로(51)와 리셋 파형 발생 회로(52)를 전기적으로 분리하기 위하여, 유지 펄스 발생 회로(51)와 리셋 파형 발생 회로(52)의 사이의 주(main) 방전 통로 X에, 스위칭 소자 S9와 S10이, 그 각각의 다이오드 본체가 역방향을 향하도록 직렬로 삽입되어 있다. 이하, 다이오드가 역방향을 향하는 이러한 종류의 접속을 "역병렬(逆竝列) 접속(back to back connection)"이라고 한다. 이와 같이 구성함으로써, 스위칭 소자 S9와 S10을 동시에 오프(off)하면, 유지 펄스 발생 회로(51)로부터 리셋 파형 발생 회로(52)로 흐르는 전류와 리셋 파형 발생 회로(52)로부터 유지 펄스 발생 회로(51)로 흐르는 전류 모두를 차단할 수 있다. 따라서, 유지 펄스 발생 회로(51)와 리셋 파형 발생 회로(52)를 전기적으로 분리할 수 있게 된다.
이것은, 리셋 파형 발생 회로(52)의 정전압 전원 V2로부터 전력이 공급되는 경우, 저전위의 유지 펄스 발생 회로(51)의 정전압 전원 V1의 영향을 받는 것을 방지하고, 또한 리셋 파형 발생 회로(52)의 부전위(負電位)의 정전압 전원 V3으로부터 전력이 공급되는 경우, 그 이상의 전위, 즉, 유지 펄스 발생 회로(51)의 클램프부의 접지 전위(이하, 간단히 "GND"라고 기재한다)의 영향을 방지하기 위한 것이다.
또한, PDP(10)를 구동할 때, 순간적으로 수백 암페어의 대전류가 흐르는 경우도 있으므로, PDP(10)의 구동 회로에, 이러한 대전류에 견디도록 다수의 MOSFET를 병렬로 설치하여 스위칭 소자를 형성한다. 유지 펄스 발생 회로(51)와 주 방전 통로를 전기적으로 분리하기 위하여 유지 펄스 발생 회로(51)와 리셋 파형 발생 회로(52)와의 사이에 직렬로 삽입된 스위칭 소자 S9와 S10에는, 마찬가지로 다수의 MOSFET를 병렬로 설치하여 스위칭 소자를 형성한다.
스위칭 소자 S9와 S10에 의해서 주 방전 통로에 생성된 임피던스는, 유지 펄스 발생 회로(51)가 주사 전극을 구동할 때 흐르는 전류에 의한 발광에 기여하지 않고 또한 전력 소비에 관련되는 불필요한 줄(Joule) 열을 발생하는 무효 전력을 소비한다. 상세하게는, 전력 회수 회로에서, PDP(10)의 용량성 부하에 축적된 전력을 회수하여 그것을 재사용함으로써 전력 소비가 삭감되고, 또한 이에 따라서, 이러한 임피던스에 의해서 전력이 비효과적으로 소비되는 경우에, 전력 회수율이 열화(劣化)하여, 전력 소비 저감 효과가 낮아진다.
이러한 과제를 해결하기 위하여, 스위칭 소자 S9와 S10에 대신하여 유지 펄스 발생 회로(51)의 전압 클램프 회로에 스위칭 소자를 설치하는 기술이 제안되어 있다(예로서, 특허문헌 2 참조).
도 26은 유지 펄스 발생 회로(51)의 전압 클램프 회로에 스위칭 소자 S101과 S102가 설치된 주사 전극 구동 회로(521)와 유지 전극 구동 회로(6)의 회로도이다.
도 26에는, 도 25에서의 스위칭 소자 S9와 S10에 대신하여, 스위칭 소자 S101과 S102가 유지 펄스 발생 회로(5121)의 전압 클램프 회로에 설치되어 있다. 또한, 스위칭 소자 S101은 스위칭 소자 S5와 역병렬 접속되도록 배치되어 있고, 스위칭 소자 S102는 스위칭 소자 S6과 역병렬 접속되도록 배치되어 있다.
이러한 구성에서, 스위칭 소자 S5와 스위칭 소자 S101을 동시에 오프하면, 정전압 전원 V1과 주 방전 통로를 전기적으로 분리할 수 있고, 또한 스위칭 소자 S6과 스위칭 소자 S102를 동시에 오프하면, 전압 클램프 회로의 GND와 주 방전 통로를 전기적으로 분리할 수 있다.
* 특허문헌 1: JP 07-109542, A
* 특허문헌 2: JP 2005-70787, A
그러나, 도 26에 나타내는 구성에서는, PDP(10)가 구동될 때 순간적으로 흐르는 수백 암페어의 대전류에 견디기 위한 스위칭 소자 S101 및 S102를 구성하는 데에 다수의 MOSFET가 사용되는 점에 있어서 변함이 없고, 결과적으로, PDP 구동 회로를 구성하는 소자의 수가 증가하고, 또한 회로 설치 면적이 증대하는 문제가 해결되지 않는다.
일반적으로, MOSFET 등의 스위칭 소자에 비하여 더 큰 최대 정격치를 갖는 다이오드가 있고, 이러한 대정격치의 다이오드를 사용함으로써, MOSFET를 사용하는 경우에 비하여 더 적은 수의 소자로써 대전류에 견딜 수 있는 회로를 구성할 수 있다. 따라서, PDP 구동 회로의 설치 면적을 감축하기 위해서, 스위칭 소자 S101 및 S102를 이러한 대정격치를 갖는 다이오드("대체 다이오드"라고 부른다)로 대체한 구성을 생각할 수 있다. 이러한 구성을 채택함으로써, 도 26의 경우에 비하여, 구동 회로의 설치 면적을 감축할 수 있다.
그러나, 이러한 구성에서는, 예로서, 정전압 전원 V2로부터의 전력 공급에 의해서 주 방전 통로의 전위가 Vset가 되는 경우, 대체 다이오드의 음극 측의 전위가 Vsus보다 높은 Vset로 되는 한편, 대체 다이오드의 양극 측의 전위는 정전압 전원 V1에 의해서 Vsus이다. 따라서, 대체 다이오드의 양극 측으로부터 음극 측으로 전류가 흐르지 않는다. 이러한 일이 발생하면, 정전압 전원 V1로부터 주 방전 통로에 전력을 공급할 수 없고 또한 정상적인 구동 파형을 생성할 수 없다. 정전압 전원 V1로부터 주 방전 통로에 전력을 공급하기 위해서는, 대체 다이오드의 양극 측으로부터 음극 측으로 전류가 흐르도록 주 방전 통로의 전위가 Vset로부터 Vsus 이하로 낮아져야 한다. 그러나, 스위치 S6 및 스위치 S22가 오프되어 있는 경우에는, 주 방전 통로에 축적된 전하를 전송하는 통로가 차단되어서, 주 방전 통로의 전위가 Vset로 유지된다.
상기한 바와 같이, 종래 기술에서는, 유지 펄스 발생 회로의 전압 클램프 회로에 스위칭 소자를 설치한 구성으로 함으로써, 주사 전극이 유지 펄스 발생 회로의 전력 회수 회로에 의해서 구동될 때 임피던스를 감소시킬 수 있고 또한 전력 회수율을 증가시킴으로써 전력 소비를 저감할 수 있다. 그러나, PDP(10)가 구동될 때 순간적으로 흐르는 수백 암페어의 대전류에 견디기 위해서는 다수의 MOSFET 등을 사용하여 스위칭 소자를 구성하여야 한다. 이로 인하여, PDP 구동 회로를 구성하는 소자의 수가 증가하고 설치 면적이 증대하는 문제가 발생한다.
또한, PDP 구동 회로의 설치 면적을 감축하기 위하여, MOSFET 등을 포함하는 스위칭 소자를 대정격치의 다이오드로 대체함으로써 PDP 구동 회로를 구성하는 소자의 수가 감소되어도, 구동 파형을 정상적으로 생성하기 위한 스위칭 제어가 매우 곤란하거나 또는 구동 파형에 변형이 발생하는 문제가 아직 남아 있다.
본 발명은 이러한 문제를 고려하여 이루어진 것으로서, 본 발명의 목적은 전력 회수 회로를 구비하고, 전력 회수 회로에 의해서 주사 전극이 구동될 때 임피던스를 감소시키고, 또한 전력 회수율을 향상시키는 PDP 구동 회로 및 플라즈마 디스플레이 장치를 제공하는 것이다. 특히, 상기 PDP 구동 회로 및 플라즈마 디스플레이 장치에 의하면, 구동 회로를 구성하는 소자의 수를 감소시켜서 설치 면적을 감축할 수 있고, 또한 변형이 적은 구동 파형을 생성할 수 있다.
상기 문제를 해결하기 위하여, 본 발명은 복수의 주사 전극과 유지 전극을 구비한 플라즈마 디스플레이 패널(PDP)을 구동하기 위한 이하의 구동 회로를 제공한다.
본 발명의 제1형태에 있어서, 플라즈마 디스플레이 패널(PDP) 구동 회로는: 고압 측에 배치된 주 스위칭(main switching) 소자와 저압 측에 배치된 주 스위칭 소자를 포함하고, 제1전원의 출력 전압에 따라서 상기 주 스위칭 소자를 동작시킴으로써 펄스 전압을 생성하고, 또한 이 펄스 전압을 플라즈마 디스플레이 패널의 주사 전극 및/또는 유지 전극에 인가할 수 있는 펄스 전압 발생 회로와, 상기 제1전원의 출력 전압보다 높은 전압을 출력하는 제2전원으로부터의 출력 전압에 따라서 리셋(reset) 전압을 생성하고, 또한 이 리셋 전압을 플라즈마 디스플레이 패널에 인가할 수 있는 리셋 전압 발생 회로를 구비하고 있다. 상기 펄스 전압 발생 회로는, 상기 리셋 전압 발생 회로에 의해서 출력된 전압이 상기 제1전원에 역방향으로 인가되는 것을 방지할 수 있는 제1다이오드와, 이 제1다이오드에 병렬로 접속된 제1스위칭 소자를 구비하고 있다.
본 발명의 제2형태에 있어서, PDP 구동 회로는: 고압 측에 배치된 주 스위칭 소자와 저압 측에 배치된 주 스위칭 소자를 포함하고, 제1전원의 출력 전압에 따라서 상기 주 스위칭 소자를 동작시킴으로써 펄스 전압을 생성하고, 또한 이 펄스 전압을 플라즈마 디스플레이 패널의 주사 전극 및/또는 유지 전극에 인가할 수 있는 펄스 전압 발생 회로와, 상기 제1전원의 출력 전압보다 낮은 전압을 출력하는 제3전원으로부터의 출력 전압에 따라서 제2리셋 전압을 생성하고, 또한 이 제2리셋 전압을 플라즈마 디스플레이 패널에 인가할 수 있는 제2리셋 전압 발생 회로와, 이 제2리셋 전압 발생 회로에 의한 출력 전압이, 상기 제1전원에 역방향으로 인가되는 것을 방지할 수 있는 제2다이오드와, 이 제2다이오드에 병렬로 접속된 제2스위칭 소자를 구비하고 있다.
본 발명의 제3형태에 있어서, PDP 구동 회로는: 고압 측에 배치된 주 스위칭 소자와 저압 측에 배치된 주 스위칭 소자를 포함하고, 제1전원의 출력 전압에 따라서 상기 주 스위칭 소자를 동작시킴으로써 펄스 전압을 생성하고, 또한 이 펄스 전압을 플라즈마 디스플레이 패널의 주사 전극 및/또는 유지 전극에 인가할 수 있는 펄스 전압 발생 회로와, 상기 제1전원의 출력 전압보다 높은 전압을 출력하는 제2전원으로부터의 출력 전압에 따라서 리셋 전압을 생성하고, 또한 이 리셋 전압을 플라즈마 디스플레이 패널에 인가할 수 있는 리셋 전압 발생 회로와, 이 리셋 전압 발생 회로에 의한 출력 전압이, 상기 제1전원에 역방향으로 인가되는 것을 방지할 수 있는 제1다이오드와, 플라즈마 디스플레이 패널의 용량성 부하와 공진하고 또한 플라즈마 디스플레이 패널에 축적된 전력을 회수할 수 있는 제1전력 회수 회로와, 이 회수된 전력을 디스플레이 패널에 공급할 수 있는 제2전력 회수 회로와, 상기 제1전원으로 전류를 흐르게 하면서 상기 제1전원으로부터 주사 전극으로 흐르는 전류를 차단하는 제3다이오드(D110)와, 이 제3다이오드에 직렬로 접속되어서 상기 제1전원으로의 전류의 흐름 및 차단을 제어할 수 있는 스위칭 소자를 구비하고 있다.
본 발명의 제4형태에 있어서, PDP 구동 회로는: 고압 측에 배치된 주 스위칭 소자와 저압 측에 배치된 주 스위칭 소자를 포함하고, 제1전원의 출력 전압에 따라서 상기 주 스위칭 소자를 동작시킴으로써 펄스 전압을 생성하고, 또한 이 펄스 전압을 플라즈마 디스플레이 패널의 주사 전극 및/또는 유지 전극에 인가할 수 있는 펄스 전압 발생 회로와, 상기 제1전원의 출력 전압보다 낮은 전압을 출력하는 제3전원으로부터의 출력 전압에 따라서 제2리셋 전압을 생성하고, 또한 이 리셋 전압을 플라즈마 디스플레이 패널에 인가할 수 있는 제2리셋 전압 발생 회로와, 이 제2리셋 전압 발생 회로에 의한 출력 전압이, 상기 제1전원에 역방향으로 인가되는 것을 방지할 수 있는 제2다이오드와, 플라즈마 디스플레이 패널의 용량성 부하와 공진하고 또한 플라즈마 디스플레이 패널에 축적된 전력을 회수할 수 있는 제1전력 회수 회로와, 이 회수된 전력을 플라즈마 디스플레이 패널에 공급할 수 있는 제2전력 회수 회로와, 상기 제1전원으로부터 접지로 흐르는 전류를 차단할 수 있는 제4다이오드와, 이 제4다이오드에 직렬로 접속되어서 이 제4다이오드를 통한 접지로부터의 전류의 흐름 및 차단을 제어할 수 있는 제4스위칭 소자를 구비하고 있다.
본 발명의 제5형태에 있어서, PDP 구동 회로는: 고압 측에 배치된 하이 사이드(high-side) 주 스위칭 소자(S5)와 저압 측에 배치된 로 사이드(low-side) 주 스위칭 소자(S6)를 포함하고, 제1전원(V1)의 출력 전압에 따라서 상기 주 스위칭 소자를 동작시킴으로써 펄스 전압을 생성하고, 또한 이 펄스 전압을 플라즈마 디스플레이 패널의 주사 전극 및/또는 유지 전극에 인가하는 펄스 전압 발생 회로와,
상기 제1전원의 출력 전압보다 높은 전압을 출력하는 제2전원(V2)으로부터의 출력 전압(Vset)에 따라서 제1리셋 전압을 생성하고, 또한 이 제1리셋 전압을 플라즈마 디스플레이 패널에 인가하는 제1리셋 전압 발생 회로(V2, S21)와,
상기 제1전원의 출력 전압보다 낮은 전압을 출력하는 제3전원(V3)으로부터의 출력 전압(Vad)에 따라서 제2리셋 전압을 생성하고, 또한 이 제2리셋 전압을 플라즈마 디스플레이 패널에 인가할 수 있는 제2리셋 전압 발생 회로(V3, S22)와,
하이 사이드 주 스위칭 소자(S5)의 저압 측에 접속되어서 이 리셋 전압 발생 회로에 의한 출력 전압이, 상기 제1전원에 역방향으로 인가되는 것을 방지할 수 있는 다이오드(D11)와,
이 다이오드에 병렬로 접속된 스위칭 소자(S11)와,
주 방전 통로에 삽입되어서, 상기 제2리셋 전압 발생 회로에 의한 출력 전압이, 상기 제1전원의 기준 전위에 역방향으로 인가되는 것을 방지할 수 있는 스위칭 소자(S9)와,
플라즈마 디스플레이 패널의 용량성 부하에 축적된 전력을 회수할 수 있는 제1전력 회수 회로(C1, S2, D2, L1B)와,
이 회수된 전력을 플라즈마 디스플레이 패널에 공급할 수 있는 제2전력 회수 회로(C1, S1, D1, L1A)와,
어드레스 방전용 전압을 인가하기 위한 주사 전극을 선택할 수 있고, 또한 고압 측과 저압 측에 입력 단자를 갖는 회로인 주사(走査) IC(IC31)를 구비하고 있다.
상기 제2전력 회수 회로는 하이 사이드 주 스위칭 소자와 다이오드를 접속하는 노드에 접속되어 있다. 상기 제1전력 회수 회로는 상기 하이 사이드 주 스위칭 소자에 접속되어 있지 않은 다이오드의 하나의 단자에 접속되어 있다. 상기 제1리셋 전압 발생 회로는 주사 IC의 고압 측에 접속되어 있고, 상기 제2리셋 전압 발생 회로는 주사 IC의 저압 측에 접속되어 있다.
본 발명의 제6형태에 있어서, 플라즈마 디스플레이 장치가 제공된다. 이 플라즈마 디스플레이 장치는 복수의 주사 전극 및 유지 전극을 구비한 플라즈마 디스플레이 패널과, 이 플라즈마 디스플레이 패널을 구동하는 상기의 PDP 구동 회로를 포함하고 있다.
본 발명에 의하면, 공진 회로를 이용하는 전력 회수 회로를 구비하고, 또한 상기 전력 회수 회로에 의해서 주사 전극이 구동될 때 임피던스를 감소시킴으로써 전력 회수율이 향상된 PDP 구동 회로 및 플라즈마 디스플레이 장치를 제공할 수 있다. 이들 PDP 구동 회로 및 플라즈마 디스플레이 장치에 의하면, 구동 회로를 구성하는 소자의 수를 감소시켜서 설치 면적을 감축할 수 있고, 또한 동시에 변형이 적은 구동 파형을 생성할 수 있다.
도 1은 본 발명의 실시형태 1의 PDP 구동 회로의 구성을 나타내는 도면.
도 2는 PDP의 구조를 나타내는 사시도.
도 3은 PDP의 전극 배열을 나타내는 도면.
도 4는 PDP의 전극에 인가되는 구동 전압 파형을 나타내는 도면.
도 5는 PDP 구동 회로의 구성의 다른 예를 나타내는 도면.
도 6은 PDP 구동 회로의 구성의 또 다른 예를 나타내는 도면.
도 7은 PDP 구동 회로의 구성의 또 다른 예를 나타내는 도면.
도 8은 PDP 구동 회로의 구성의 또 다른 예를 나타내는 도면.
도 9는 PDP 구동 회로의 구성의 또 다른 예를 나타내는 도면.
도 10은 PDP 구동 회로의 구성의 또 다른 예를 나타내는 도면.
도 11A 및 11B는 전력 회수 회로의 또 다른 구성 예를 나타내는 도면.
도 12는 PDP를 구비한 플라즈마 디스플레이 장치의 전기적인 구성을 나타내는 블록도.
도 13은 본 발명의 실시형태 2의 PDP 구동 회로의 구성을 나타내는 도면.
도 14는 PDP 구동 회로의 구성의 다른 예를 나타내는 도면.
도 15는 PDP 구동 회로의 구성의 또 다른 예를 나타내는 도면.
도 16은 PDP 구동 회로의 구성의 또 다른 예를 나타내는 도면.
도 17은 PDP 구동 회로의 구성의 또 다른 예를 나타내는 도면.
도 18은 PDP 구동 회로의 구성의 또 다른 예를 나타내는 도면.
도 19는 PDP 구동 회로의 구성의 또 다른 예를 나타내는 도면.
도 20A 및 20B는 전력 회수 회로의 다른 구성 예를 나타내는 도면.
도 21A는 본 발명의 실시형태 3의 PDP 구동 회로에 있어서의 회로 토폴로지(topology)의 일례를 나타내는 도면.
도 21B는 주사 IC의 구성을 나타내는 도면.
도 22는 본 발명의 실시형태 4의 PDP 구동 회로에 있어서의 회로 토폴로지의 일례를 나타내는 도면.
도 23은 본 발명의 실시형태 5의 PDP 구동 회로에 있어서의 회로 토폴로지의 일례를 나타내는 도면.
도 24는 본 발명의 실시형태 6의 PDP 구동 회로에 있어서의 회로 토폴로지의 일례를 나타내는 도면.
도 25는 전력 회수 회로를 구비한 주사 전극 구동 회로와 유지 전극 구동 회로의 회로도.
도 26은 유지 펄스 발생 회로의 전압 클램프 회로에 스위칭 소자를 구비한 주사 전극 구동 회로와, 유지 전극 구동 회로의 회로도.
(부호의 설명)
1: AD 컨버터
2: 비디오 신호 처리 회로
3: 서브필드(subfield) 처리 회로
4: 데이터 전극 구동 회로
5, 501, 502, 503, 504, 505, 506, 507, 508, 509, 510, 511, 512, 513, 514, 521, 522: 주사 전극 구동 회로
6: 유지 전극 구동 회로
10: 플라즈마 디스플레이 패널(PDP)
22: 주사 전극
23: 유지 전극
32: 데이터 전극
51, 61, 5101, 5102, 5103, 5104, 5105, 5106, 5107, 5108, 5109, 5110, 5111, 5112, 5113, 5114, 5121, 5122: 유지 펄스 발생 회로
52: 리셋(reset) 파형 발생 회로
53: 주사 펄스 발생 회로
C1, C2: 회수 콘덴서
C31: 콘덴서
L1, L2, L1A, L1B: 코일
D1, D2, D3, D4, D11, D12, D31, D101, D102, D110, D120: 다이오드
S1, S2, S3, S4, S5, S6, S7, S8, S9, S10, S11, S12, S21, S22, S31, S32, S101, S102, S110, S120: 스위칭 소자
V1, V2, V3, V4, V5: 정전압 전원
IC31: 주사 IC
이하, 도면을 참조하여, 본 발명의 바람직한 실시형태에 대하여 상세히 설명한다.
(실시형태 1)
1-1 구성
도 1은 본 발명의 실시형태 1의 PDP 구동 회로의 구성을 나타내는 도면이다. 도 1에 나타낸 PDP 구동 회로는 PDP를 구동하기 위하여 플라즈마 디스플레이 패널(PDP)의 전극에 전압을 인가하는 회로이다. PDP 구동 회로의 구성과 동작을 상세하게 설명하기 전에, PDP의 구성과 동작에 대하여 설명한다.
1-1-1 PDP의 구조
도 2는 PDP의 구조를 나타내는 사시도이다. 유리로 제조된, 제1기판의 전면판(20) 상에는, 대상(帶狀)의 주사 전극(22)과 유지 전극(23)의 쌍을 형성하는 복수의 디스플레이 전극이 형성되어 있다. 주사 전극(22)과 유지 전극(23)을 피복하도록 유전체층(24)이 형성되어 있고, 유전체층(24) 상에는 보호층(25)이 형성되어 있다.
제2기판인 배면판(30) 상에는, 유전체층(33)으로 피복된 복수의 대상의 데이터 전극(32)이, 주사 전극(22) 및 유지 전극(23)과 위쪽에서 교차하도록 형성되어 있다. 유전체층(33) 상에는, 복수의 격벽(隔壁)(34)이 데이터 전극(32)과 평행하게 배치되어 있고, 이들 격벽(34) 사이의 유전체층(33) 상에는 형광체층(35)이 형성되어 있다. 또한, 데이터 전극(32)은 인접하는 격벽(34) 사이의 위치에 배치되어 있다.
이들 전면판(20)과 배면판(30)은, 복수의 데이터 전극(32)이 주사 전극(22) 및 유지 전극(23)과 위쪽에서 교차하고 또한 그 주변부가 유리 프릿 등의 밀봉 재료로써 밀봉되는 형태로, 미세한 방전 공간을 사이에 두고 서로 대향하여 배치되어 있다. 이 방전 공간에는, 예로서, 네온(Ne)과 크세논(Xe)의 혼합 가스가 방전 가스로서 봉입되어 있다. 이 방전 공간은 격벽(34)에 의해서 복수의 격실(隔室; compartment)로 분할되어 있다. 각각의 격실에는 적(R), 녹(G) 및 청(B)의 각각의 컬러를 발광하는 형광체층(35)이 연속으로 배치되어 있다. 주사 전극(22), 유지 전극(23)과 데이터 전극(32)이 교차하는 부분에는 방전 셀(cell)이 형성되고, 형광체 층(35)이 형성된 3개의 방전 셀에 의해서, 각각의 컬러로 발광하는 1개의 픽셀(pixel)이 구성된다. 이 픽셀을 구성하는 방전 셀이 형성된 영역이 영상 표시 영역이 되고, 이 영상 표시 영역의 주변부는, 유리 프릿이 형성되는 부분 등, 영상이 표시되지 않는 비표시 영역이 된다.
1-1-1-1 PDP 전극 배열
도 3은 PDP(10)의 전극 배열 도면이다. 행(行) 방향으로, n행의 주사 전극 SC1 내지 SCn(도 2의 주사 전극(22))과 n행의 유지 전극 SU1 내지 SUn(도 2의 유지 전극(23))이 번갈아서 배열되어 있고, 열(列) 방향으로는, m열의 데이터 전극 D1 내지 Dm(도 2의 데이터 전극(32))이 배열되어 있다. 방전 공간에는, 1쌍의 주사 전극 SCi와 유지 전극 SUi(i=1~n), 및 1개의 데이터 전극 Dj(j=1~m)을 포함하는 방전 셀 Ci,j가 형성되고, 방전 셀 C의 총 개수는 (m×n)개이다.
이러한 구성의 PDP(10)에 있어서, 가스 방전에 의해서 자외선이 발생하여, R, G 및 B의 각각의 컬러의 형광체를 여기(勵起)하여 발광시킴으로써, 컬러 표시를 실행한다. 또한, PDP(10)에 있어서, 하나의 필드(field) 주기가 복수의 서브필드(subfield)로 분할되고, PDP(10)는 이 서브필드의 조합에 의해서 구동되어서 계조(階調) 표시를 실행한다. 각각의 서브필드는 리셋 기간, 어드레스 기간, 및 유지 기간을 포함한다. 영상 데이터를 표시하기 위하여, 리셋 기간, 어드레스 기간, 및 유지 기간에 따라서 변동하는 신호 파형을 각각의 전극에 각각 인가한다.
1-1-1-2 PDP의 구동 전압 파형
도 4는 PDP(10)의 각각의 전극에 인가되는 각각의 구동 전압 파형을 나타내 는 도면이다. 도 4에 나타내는 바와 같이, 각각의 서브필드는 리셋 기간, 어드레스 기간, 및 유지 기간을 포함한다. 또한, 각각의 서브필드는, 발광 기간의 영향력(weight)을 다르게 하기 위하여 유지 기간 동안 유지 펄스의 수를 다르게 하는 것을 제외하고는 동작이 거의 동일하고, 또한 각각의 서브필드에서의 동작 원리가 거의 동일하므로, 이 부분에 대해서는 하나의 필드만에 대하여 동작을 설명한다.
우선, 예로서, 리셋 기간에는, 모든 주사 전극 SC1 내지 SCn에 정(正)의 펄스 전압이 인가되어서, 주사 전극 SC1 내지 SCn 및 유지 전극 SU1 내지 SUn을 피복하는 유전체층(24) 상의 보호층(25) 및 형광체층(35)에 필요한 벽(壁) 전하(wall charge)가 축적된다. 또한, 이로 인하여, 방전 지연을 감소시키고 어드레스 방전을 안정적으로 일으키는 프라이밍(priming)(방전 데토네이터(detonator)=여기(勵起) 입자)이 발생한다.
상세하게는, 리셋 기간의 전반부에는, 데이터 전극 D1 내지 Dm과 유지 전극 SU1 내지 SUn은 각각 0 (V)로 유지되고, 주사 전극 SC1 내지 SCn의 경우에는, 방전 개시 전압보다 낮은 전압 Vi1로부터 방전 개시 전압보다 높은 전압 Vi2까지 서서히 상승하는 슬로프(slope) 파형 전압이 데이터 전극 D1 내지 Dm에 인가된다. 이 슬로프 파형 전압이 상승하는 동안, 주사 전극 SC1 내지 SCn과 유지 전극 SU1 내지 SUn, 및 데이터 전극 D1 내지 Dm과의 사이에 첫 번째의 미약한 리셋 방전이 각각 발생한다. 주사 전극 SC1 내지 SCn의 상부에는 부(負)의 벽 전압이 축적되고, 또한 동시에, 데이터 전극 D1 내지 Dm과 유지 전극 SU1 내지 SUn의 상부에는 정(正)의 벽 전압이 축적된다. 전극의 상부의 벽 전압은 전극을 피복하는 유전체층에 축적된 벽 전하에 의해서 생성된 전압을 의미한다.
리셋 기간의 후반부에는, 유지 전극 SU1 내지 SUn은 정(正)의 전압 Ve로 유지되고, 주사 전극 SC1 내지 SCn에는 유지 전극 SU1 내지 SUn의 방전 개시 전압보다 낮은 전압 Vi3으로부터 방전 개시 전압을 초과하는 전압 Vi4까지 서서히 하강하는 슬로프 파형 전압이 인가된다. 이 기간 동안, 주사 전극 SC1 내지 SCn과 유지 전극 SU1 내지 SUn, 및 데이터 전극 D1 내지 Dm과의 사이에 두 번째의 미약한 리셋 방전이 발생한다. 주사 전극 SC1 내지 SCn의 상부의 부(負)의 벽 전압과 유지 전극 SU1 내지 SUn의 상부의 정(正)의 벽 전압은 감쇠되고, 데이터 전극 D1 내지 Dm의 상부의 벽 전압은 기록 동작에 적합한 전압으로 조정된다. 이로써 리셋 동작이 완료된다(이하, 리셋 기간 동안 각각의 전극에 인가되는 구동 전압 파형을 "리셋 파형"이라고 한다).
이어서, 어드레스 기간에는, 모든 주사 전극 SC1 내지 SCn에 부(負)의 주사 펄스를 연속적으로 인가함으로써 주사가 실행된다. 디스플레이 데이터에 따라서, 주사 전극 SC1 내지 SCn이 주사되는 동안, 데이터 전극 D1 내지 Dm에는 정(正)의 기록 펄스 전압이 인가된다. 이러한 방법으로, 주사 전극 SC1 내지 SCn과 데이터 전극 D1 내지 Dm과의 사이에 어드레스 방전이 발생하고, 주사 전극 SC1 내지 SCn 위의 보호층(25)의 표면 상에 벽 전하가 형성된다.
상세하게는, 어드레스 기간에, 주사 전극 SC1 내지 SCn이 일시적으로 전압 Vscn으로 유지된다. 이어서, 방전 셀 Cp,1 내지 Cp,m(p는 1 내지 n의 정수(整數))의 어드레스 동작에 있어서, 주사 전극 SCp에 주사 펄스 전압 Vad가 인가되고, 또 한, 동시에, 데이터 전극 Dq(Dq는 비디오 신호에 따라서 D1 내지 Dm으로부터 선택되는 데이터 전극)에는 제p행(行)의 데이터 전극에 표시되는 비디오 신호에 해당하는 정의 기록 펄스 전압 Vd가 인가된다. 이러한 방법으로, 기록 펄스 전압이 인가된 데이터 전극 Dq와 주사 펄스 전압이 인가된 주사 전극 SCp와의 사이의 교차부에 해당하는 방전 셀 Cp,q에 어드레스 방전이 발생한다. 이러한 어드레스 방전에 의해서, 방전 셀 Cp,q의 주사 전극 SCp의 상부에는 정(正)의 전압이 축적되고, 유지 전극 SUp의 상부에는 부(負)의 전압이 축적되며, 어드레스 동작은 종료된다. 이후, 제n행의 방전 셀 Cn,q까지 동일한 어드레스 동작이 실행되어서, 어드레스 동작이 종료된다.
후속하는 유지 기간에는, 주사 전극 SC1 내지 SCn과 유지 전극 SU1 내지 SUn과의 사이에 방전을 유지하기에 충분한 전압이 소정 기간 동안 인가된다. 이에 따라서, 주사 전극 SC1 내지 SCn과 유지 전극 SU1 내지 SUn과의 사이에 플라즈마 방전이 발생하고, 소정 기간 동안 형광체층을 여기하여 발광시킨다. 이 경우, 어드레스 기간 중에 기록 펄스가 인가되지 않는 방전 공간에는 아무런 방전이 발생하지 않고 형광체층(35)이 발광하기 위한 여기가 실행되지 않는다.
상세하게는, 유지 기간에, 주사 전극 SC1 내지 SCn이 일시적으로 0 (V)로 복귀된 후에, 유지 전극 SU1 내지 SUn이 0 (V)로 복귀된다. 이후, 주사 전극 SC1 내지 SCn에 정(正)의 유지 펄스 전압 Vsus가 인가된다. 이 경우, 어드레스 방전을 일으키는 방전 셀 Cp,q의 주사 전극 SCp의 상부와 유지 전극 SUp의 상부 간의 전압은, 어드레스 기간 동안 정(正)의 유지 펄스 전압 Vsus 이외에, 주사 전극 SCp의 상부와 유지 전극 SUp의 상부에 축적된 벽 전압이 추가되어서, 방전 개시 전압보다 커지게 된다. 따라서, 첫 번째의 유지 방전이 발생한다. 유지 방전이 발생한 방전 셀 Cp,q에서는, 주사 전극 SCp의 상부에 부의 전압이 축적되고, 유지 전극 SUp의 상부에는 정의 전압이 축적되어서, 유지 방전 발생시에 주사 전극 SCp와 유지 전극 SUp와의 사이의 전위차가 상쇄된다. 이러한 방법으로, 첫 번째 유지 방전이 종료된다. 첫 번째 유지 방전 후에, 주사 전극 SC1 내지 SCn은 0 (V)로 복귀되고, 이후, 유지 전극 SU1 내지 SUn에는 Vsus가 인가된다. 이 경우, 첫 번째 유지 방전을 일으킨 방전 셀 Cp,q의 주사 전극 SCp의 상부와 유지 전극 SUp의 상부 간의 전압은, 정(正)의 유지 펄스 전압 Vsus 이외에, 첫 번째 유지 방전 동안에 주사 전극 SCp의 상부와 유지 전극 SUp의 상부에 축적된 벽 전압이 추가되어서, 방전 개시 전압보다 커지게 된다. 따라서, 두 번째의 유지 방전이 발생한다. 이후, 동일한 방법으로, 주사 전극 SC1 내지 SCn과 유지 전극 SU1 내지 SUn에 유지 펄스를 번갈아서 인가함으로써, 어드레스 방전을 일으킨 방전 셀 Cp,q에 대하여, 유지 펄스의 회수만큼 유지 방전이 연속적으로 실행된다.
1-1-2 PDP 구동 회로의 구성
도 1로 돌아가서, PDP 구동 회로의 동작을 설명한다. 본 실시형태의 PDP 구동 회로는 주사 전극 구동 회로(501)와 유지 전극 구동 회로(6)를 구비하고 있다. 이 주사 전극 구동 회로(501)와 유지 전극 구동 회로(6)는 각각 전력 회수 회로를 포함하고 있다. 주사 전극 구동 회로(501)는 유지 펄스 발생 회로(5101)와 리셋 파형 발생 회로(52), 및 주사 펄스 발생 회로(53)를 구비하고 있다.
유지 펄스 발생 회로(5101)는 전력 회수 회로(80)와 전압 클램프 회로(90)를 포함하고 있다. 전력 회수 회로(80)는 코일 L1, 회수 콘덴서 C1, 스위칭 소자(S1 및 S2), 및 역저지(逆沮止) 다이오드(D1 및 D2)를 구비하고 있다.
또한, 전압 클램프 회로(90)는 유지 전압 Vsus를 공급하는 제1전원인, 정전압 전원 V1, 전원 클램프 스위치인 스위칭 소자 S5, 접지 클램프 스위치인 스위칭 소자 S6을 구비하고 있다. 전압 클램프 회로(90)는, 스위칭 소자 S5에 직렬로 접속되고 정전압 전원 V1로 흐르는 전류를 차단하는 제1다이오드인 다이오드 D11과, 다이오드 D11에 병렬로 접속되고 정전압 전원 V1로 흐르는 전류를 차단할 것인가 또는 통과시킬 것인가를 절환할 수 있는 제1스위치인 스위칭 소자 S11과, 스위칭 소자 S6에 직렬로 접속되고 전압 클램프 회로(90)의 접지로부터 스위칭 소자 S6을 통하여 주 방전 통로 X로 흐르는 전류를 차단하는 제2다이오드인 다이오드 D12와, 다이오드 D12에 병렬로 접속되고 전압 클램프 회로(90)의 접지로부터 스위칭 소자 S6을 통하여 주 방전 통로 X로 흐르는 전류를 차단할 것인가 또는 통과시킬 것인가를 절환할 수 있는 제2스위치인 스위칭 소자 S12를 추가로 구비하고 있다. 스위칭 소자 S11은, 그 본체 다이오드가 주 방전 통로 X로부터 정전압 전원 V1로 흐르는 전류를 차단하는 방향으로 배치되어 있다. 스위칭 소자 S12는, 그 본체 다이오드가 전압 클램프 회로(90)의 접지로부터 주 방전 통로 X로 흐르는 전류를 차단하는 방향으로 배치되어 있다.
이하, 다이오드 D11과 같이 정전압 전원 V1로 흐르는 전류를 차단하는 다이오드와, 다이오드 D11에 병렬로 접속된 스위치 S11을 "Vset 격리 스위치"라고 부른 다. 또한, 접지로부터 스위칭 소자 S6을 통하여 주 방전 통로로 흐르는 전류를 차단하는 다이오드 D12와 같은 스위치를 "Vad 격리 스위치"라고 부른다.
유지 펄스 발생 회로(5101)에서는, 스위칭 소자 S1, S2, S5 및 S6을 절환함으로써, 전력 회수 회로(80) 및 전압 클램프 회로(90)가, 주사 전극 SC1 내지 SCn에 인가되는 유지 펄스를 생성하도록 절환된다. 전력 회수 회로(80)에서는, 인덕턴스 소자인 코일 L1을 이용하여, PDP(10)의 용량성 부하(도 3의 주사 전극 SC1 내지 SCn에 생성된 용량성 부하)와 코일 L1의 인덕턴스가 LC 공진하여 전력을 회수하여 공급한다. 전압 클램프 회로(90)에서는, 전압이 Vsus인 정전압 전원 V1로부터 스위칭 소자 S5와 다이오드 D11을 통하여 주사 전극 SC1 내지 SCn에 전력이 공급되어서 주사 전극 SC1 내지 SCn을 전압 Vsus로 클램프한다. 또한, 주사 전극 SC1 내지 SCn을 다이오드 D12와 스위칭 소자 S6을 통하여 접지 전위로 클램프함으로써 주사 전극 SC1 내지 SCn이 구동된다.
PDP(10)를 구동할 때, 순간적으로 수백 암페어의 대전류가 흐르는 경우도 있다. 또한, MOSFET 등의 스위칭 소자에 비하여 더 큰 최대 정격치를 갖는 다이오드가 있다. 대정격치의 다이오드를 사용함으로써, MOSFET 등을 사용하여 스위칭 소자를 형성하는 경우에 비하여 더 적은 수의 소자로써 대전류에 견딜 수 있는 회로를 구성할 수 있다.
따라서, 본 실시형태에서는, 대정격치를 갖는 다이오드 D11을 사용하여 정전압 전원 V1로 흐르는 전류를 차단하고, 또한 대정격치를 갖는 다이오드 D12를 사용하여 전압 클램프 회로(90)의 접지로부터 주 방전 통로 X로 흐르는 전류를 차단한 다. 따라서, MOSFET 등의 스위칭 소자를 사용하여 구동 회로를 형성하는 경우에 비하여 더 적은 수의 소자로써 구동 회로를 구성할 수 있다. 또한, 더 적은 수의 소자로써 스위칭 소자 S11 및 S12를 구성할 수 있다. 그 이유는 이후에 설명한다. 결과적으로, 본 실시형태에서는 종래의 경우에 비하여 감소된 개수의 소자로써 PDP 구동 회로를 구성할 수 있게 된다.
또한, 스위칭 동작을 실행하는 MOSFET 등의 일반적으로 공지된 소자로써 스위칭 소자 S11 및 S12를 구성한다. 스위칭 동작이 실행되는 부분에 대해서는, 본체 다이오드가 역병렬로 형성되어 있다. 따라서, 스위칭 동작이 차단 상태인 경우에도 순방향으로 흐르는 전류를 본체 다이오드로 흐르게 할 수 있다. 또한, 고압 동작 중에도 손실이 작고 조정이 간단한 특성을 갖는 일반적으로 공지된 절연 게이트 바이폴러 트랜지스터(IGBT)로써 스위칭 소자 S1, S2, S5 및 S6을 구성한다. 이것은 PDP(10)를 구동할 때 흐르는 수백 암페어의 대전류를 고려하여 채택된다. 또한, 스위칭 소자 S5와 S6에 대해서는, IGBT에 기생(寄生) 다이오드가 형성되지 않으므로, MOSFET에 기생적으로 형성된 본체 다이오드와 동등한 다이오드를 스위칭 소자 S5 및 S6과 역병렬로 설치한다. 이러한 경우, 스위칭 소자 S5와 역병렬로 설치된 다이오드를 정전압 전원 V1로부터 주 방전 통로 X로 흐르는 전류를 차단하는 방향으로 배치하고, 또한 스위칭 소자 S6과 역병렬로 설치된 다이오드를 주 방전 통로 X로부터 접지로 흐르는 전류를 차단하는 방향으로 배치한다.
본 실시형태에서는, 이러한 스위칭 소자를 어느 특정한 종류로 한정할 의도가 없지만, 스위칭 소자 S11 및 S12를 IGBT로 구성하거나, 또는 스위칭 소자 S1, S2, S5 및 S6을 MOSFET로 구성할 수도 있고, 또는 스위칭 동작을 실행하는 기타의 일반적으로 공지된 소자를 사용하는 구성을 채택할 수도 있다.
리셋 파형 발생 회로(52)는 스위칭 동작을 실행하는 MOSFET 등의 일반적으로 공지된 소자로 구성된 스위칭 소자 S21 및 S22와, 정전압 전원 V1보다 더 높은 전위를 갖는 제2전원인, 전압 Vset의 정전압 전원 V2와, 제3전원인, 부(負)의 전압 Vad의 정전압 전원 V3을 구비하고 있다. 정전압 전원 V2로부터 스위칭 소자 S21을 통하여 주사 전극 SC1 내지 SC2에 전력이 공급되고, 또한 정전압 전원 V3으로부터 스위칭 소자 S22를 통하여 주사 전극 SC1 내지 SCn에 부의 전위인 전력이 공급되어, 리셋 파형이 생성된다. 또한, 스위칭 소자 S21은, 그 본체 다이오드가 정전압 전원 V2로부터 주 방전 통로로 흐르는 전류를 차단하는 방향으로 배치되어 있다. 스위칭 소자 S22는, 그 본체 다이오드가 주 방전 통로 X로부터 정전압 전원 V3으로 흐르는 전류를 차단하는 형태로 배치되어 있다.
리셋 기간의 전반부에, 리셋 파형 발생 회로(52)는, 데이터 전극 D1 내지 Dm용으로 방전 개시 전압보다 낮은 전압 Vi1로부터 전압 Vi2, 즉, 방전 개시 전압을 초과하는 Vset를 향하여 서서히 상승하는 슬로프 파형 전압을 생성한다. 리셋 기간의 후반부에는, 유지 전극 SU1 내지 SUn용으로 방전 개시 전압보다 낮은 전압 Vi3으로부터 전압 Vi4, 즉, 방전 개시 전압을 초과하는 Vad를 향하여 서서히 하강하는 슬로프 파형을 생성한다. 따라서, 주사 전극 SC1 내지 SCn에 파형이 인가된다.
주사 펄스 발생 회로(53)는, 스위칭 동작을 실행하는 MOSFET 등의 일반적으로 공지된 소자로 구성된 스위칭 소자 S31 및 S32와, 전압이 Vscn인 정전압 전원 V4와, 전류가 정전압 전원 V4로 흐르는 것을 방지하는 역저지 다이오드와, 콘덴서 C31과, 스위칭 동작을 실행하는 주사 IC(31)를 구비하고 있다. 이 주사 펄스 발생 회로(53)는 어드레스 기간 동안 부(負)의 주사 펄스를 생성하여 주사 전극 SC1 내지 SCn에 연속적으로 인가한다. 주사 IC(31)는 어드레스 방전용 전압이 인가될 주사 전극 SC1 내지 SCn을 선택하는 회로이다.
이들 스위칭 소자 S1, S2, S5, S6, S21, S22, S31과 S32, 및 주사 IC(31)는 서브필드(subfield) 처리 회로(3)에서 생성된 서브필드 제어 신호에 따라서 절환되도록 제어된다.
1-2 PDP 구동 회로의 동작
PDP 구동 회로의 동작에 대하여 스위칭 소자 S11 및 S12를 특히 강조하여 설명한다. 리셋 기간, 어드레스 기간 및 유지 기간 동안에 인가되는 구동 전압 파형은 도 4에 나타내는 바와 같다.
1-2-1 리셋 기간
우선, 리셋 기간, 즉, 주사 전극 SC1 내지 SCn이 리셋 파형 발생 회로(52)에 의해서 구동되는 기간 동안의 스위칭 소자 S11 및 S12의 동작에 대하여 설명한다.
유지 펄스 발생 회로(5101)의 전압 클램프 회로(90)에는, 다이오드 D11이 정전압 전원 V1로 흐르는 전류를 차단하는 방향으로 배치되어 있고, 또한 스위칭 소자 S11이 그 본체 다이오드가 정전압 전원 V1로 흐르는 전류를 차단하는 형태의 방향으로 배치되어 있다.
이러한 구성으로 함으로써, 스위칭 소자 S11을 오프(off)하면, 스위칭 소자 S5가 오프되므로, 정전압 전원 V1로부터 주 방전 통로 X로 흐르는 전류와 주 방전 통로 X로부터 정전압 전원 V1로 흐르는 전류 모두를 차단할 수 있다. 따라서, 정전압 전원 V1과 리셋 파형 발생 회로(52)를 전기적으로 분리할 수 있다. 주 방전 통로 X로부터 정전압 전원 V1로 흐르는 전류만이 차단되는 경우, 스위칭 소자 S5가 온(on)될 수도 있고, 이것은 아무런 문제도 일으키지 않는다. 이러한 구성에 의해서, 주사 전극 SC1 내지 SCn이 정전압 전원 V2에 의해서 정전압 전원 V1보다 높은 전위로 구동되는 경우, 정전압 전원 V2로부터 정전압 전원 V1로 흐르는 전류를 차단할 수 있고, 주 방전 통로 X의 전압 강하와 그 결과 발생된 구동 파형의 변형을 방지할 수 있다.
또한, 유지 펄스 발생 회로(5101)의 전압 클램프 회로(90)에는, 다이오드 D12가 전압 클램프 회로의 접지로부터 주 방전 통로 X로 흐르는 전류를 차단하는 방향으로 배치되어 있고, 또한 스위칭 소자 S12는, 그 본체 다이오드가 전압 클램프 회로(90)의 접지로부터 주 방전 통로 X로 흐르는 전류를 차단하는 형태의 방향으로 배치되어 있다.
이러한 구성으로 함으로써, 스위칭 소자 S12를 오프하면, 스위칭 소자 S6이 오프되므로, 주 방전 통로 X로부터 전압 클램프 회로(90)의 접지로 흐르는 전류와 전압 클램프 회로(90)의 접지로부터 주 방전 통로 X로 흐르는 전류 모두를 차단할 수 있고, 또한 전압 클램프 회로(90)의 접지와 리셋 파형 발생 회로(52)를 전기적으로 분리할 수 있다. 전압 클램프 회로(90)의 접지로부터 주 방전 통로로 흐르는 전류만이 차단되는 경우, 스위칭 소자 S6이 온될 수도 있고, 이것은 아무런 문제도 일으키지 않는다. 이에 따라서, 주사 전극 SC1 내지 SCn이 정전압 전원 V3에 의해서 부(負)의 전위로 구동되는 경우, 전압 클램프 회로(90)의 접지로부터 정전압 전원 V3으로 흐르는 전류를 차단할 수 있고, 주 방전 통로의 전압 상승과 그 결과 발생된 구동 파형의 변형을 방지할 수 있다.
따라서, 리셋 기간의 전반부에는, 스위칭 소자 S11이 오프되어서, 정전압 전원 V1 및 전압 클램프 회로(90)의 접지와, 주 방전 통로를 전기적으로 분리할 수 있고, 또한 리셋 파형 발생 회로(52)가 전압 Vi1로부터 전압 Vi2, 즉, 전압 Vset까지 서서히 증가하는 슬로프 파형을 안정적으로 생성할 수 있게 된다.
한편, 주 방전 통로 X의 전위가 정전압 전원 V2로부터의 전력 공급에 의해서 전압 Vset에 도달하면, 다이오드 D11의 음극 측 전위가 전압 Vsus보다 높은 전압 Vset로 되는 한편, 다이오드 D11의 양극 측 전위는 정전압 전원 V1에 의해서 전압 Vsus가 되어서, 결과적으로 다이오드 D11의 양극으로부터 음극으로 전류가 흐르지 않는 전기적 차단 상태가 된다. 상기한 바와 같이, 본 실시형태의 리셋 파형에서는, 리셋 기간의 전반부가 종료되자마자 전압이 전압 Vi2로부터 전압 Vi3으로 급속하게 하강되어야 한다. 예로서, 전압 Vi3이 전압 Vsus와 동일하면, 정전압 전원 V1을 주 방전 통로에 전기적으로 도통하도록 전기적으로 접속함으로써, 주 방전 통로를 정전압 전원 V1과 동일한 전위에 신속하게 도달하게 하여 리셋 파형을 전압 Vi2로부터 전압 Vi3으로 하강시킬 수 있다. 그러나, 다이오드 D11이 일단 전기적으로 차단 상태가 되면, 주 방전 통로를 정전압 전원 V1의 전위와 동일한 전위에 더 이상 신속하게 도달하게 할 수 없고, 통상의 구동 파형을 생성하는 것이 곤란하게 된 다.
따라서, 본 실시형태에서는, 리셋 기간의 전반부가 종료되자마자, 스위칭 소자 S11이 온(on)된다. 이 때문에, 정전압 전원 V1이 주 방전 통로에 전기적으로 접속되어서, 주 방전 통로에 축적된 전하가 스위칭 소자 S11과, 스위칭 소자 S5에 역병렬로 접속된 다이오드를 통하여 정전압 전원 V1에 전송될 수 있고, 이에 따라서, 주 방전 통로의 전위가 정전압 전원 V1의 전위와 동일한 전위에 신속하게 도달될 수 있다. 그런데, 이 경우, 스위칭 소자 S11에 흐르는 전류는 주로 주 방전 통로에 축적된 전하에 의한 것이고, 비교적 작은 전류를 형성한다. 따라서, 스위칭 소자 S11은 이 전류를 흐르게 할 수 있는 크기의 것이라도 좋고, 또한 비교적 작은 정격치를 갖는 MOSFET 등의 감소된 개수의 소자로써 구성할 수 있다. 또한, 이 경우, 이 전류는 스위칭 소자 S5에 역병렬로 접속된 다이오드로 흐르므로, 스위칭 소자 S5는 온이라도 좋고 오프라도 좋다.
이러한 방법으로, 리셋 기간의 후반부에는, 우선, 스위칭 소자 S11이 온되어서, 리셋 파형의 전위가 전압 Vi3으로 신속하게 하강한다. 이후, 스위칭 소자 S11 또는 S5가 오프되고, 또한 스위칭 소자 S12가 오프되어서, 정전압 전원 V1이 주 방전 통로와 전기적으로 분리됨으로써, 리셋 파형 발생 회로(52)가 전압 Vi3으로부터 전압 Vi4, 즉, 부(負)의 전압 Vad까지 서서히 하강하는 슬로프 파형을 안정적으로 생성할 수 있게 된다.
1-2-2 어드레스 기간
이어서, 어드레스 기간, 즉, 주사 전극 SC1 내지 SCn이 주사 펄스 발생 회 로(53)에 의해서 구동되는 기간 동안의 스위칭 소자 S11 및 S12의 동작에 대하여 설명한다.
상기한 바와 같이, 본 실시형태에서의 주사 전극 SC1 내지 SCn의 구동 파형에서는, 리셋 기간의 후반부가 종료되자마자 전압이 전압 Vi4로부터 전압 Vscn으로 급속하게 상승되어야 한다(도 4 참조). 따라서, 주사 펄스 발생 회로(53)의 스위칭 소자 S31이 온되어서, 정전압 전원 V4로부터 역저지 다이오드 D31 및 스위칭 소자 S31을 통하여 공급되는, 전압치가 Vscn인 전력이, 스위칭 동작을 실행하는 IC(31)의 하나의 입력 포트(port)에 공급되고, IC(31)는 스위칭 동작을 실행하여 주사 전극 SC1 내지 SCn에 전력을 공급한다. 이러한 일련의 동작에 의해서, 리셋 기간의 후반부가 종료되자마자 주사 전극 SC1 내지 SCn에 인가되는 구동 파형이 전압 Vi4로부터 전압 Vscn으로 급속하게 상승한다.
또한, 도 4에 나타내는 바와 같이, 어드레스 기간에는, 모든 주사 전극 SC1 내지 SCn에 부의 주사 펄스를 연속적으로 인가함으로써 주사(走査)가 실행된다. 따라서, 어드레스 기간에는, 리셋 파형 발생 회로(52)의 스위칭 소자 S22가 계속해서 온(on)되어서, 정전압 전원 V3과 주 방전 통로가 계속해서 서로 전기적으로 접속되어 있다. 또한, 주사 펄스 발생 회로(53)의 스위칭 소자 S32는 오프되고, 유지 펄스 발생 회로(5101)의 스위칭 소자 S5는 오프되어 있다. 따라서, 정전압 전원 V1 및 전압 클램프 회로(90)의 접지는 주 방전 통로와 전기적으로 분리되어 있다. 또한, 리셋 파형 발생 회로(52)의 스위칭 소자 S21을 오프함으로써 정전압 전원 V2는 주 방전 통로 X와 전기적으로 분리된다. 따라서, 주 방전 통로 X의 전위는 부의 전 압 Vad로 유지된다. 이러한 방법으로, IC(31)의 다른 입력 포트에, 부의 전압 Vad의 전력이 정전압 전원 V3으로부터 입력되어서 스위칭 소자 S22를 통하여 공급된다. IC(31)는, 부의 주사 펄스를 인가하는 타이밍에 정전압 전원 V3으로부터 주사 전극 SC1 내지 SCn에 전력을 공급하는 형태로, 또한 다른 경우에는, 정전압 전원 V4로부터 주사 전극 SC1 내지 SCn에 전력을 공급하는 형태로 스위칭 동작을 실행한다.
1-2-3 유지 기간
이어서, 유지 기간, 즉, 주사 전극 SC1 내지 SCn이 유지 펄스 발생 회로(5101)에 의해서 구동되는 기간 동안의 스위칭 소자 S11 및 S12의 동작에 대하여 설명한다.
도 4에 나타내는 바와 같이, 본 실시형태에서의 주사 전극 SC1 내지 SCn의 구동 파형에서는, 어드레스 기간이 종료될 때 구동 전압이 일시적으로 0 (V)로 된다.
그러나, 주 방전 통로 X의 전위가 정전압 전원 V3으로부터의 전력 공급에 의해서 부의 전압 Vad로 되면, 다이오드 D12의 음극 측 전위가 전압 클램프 회로(90)의 접지에 의해서 0 (V)로 되는 한편, 양극 측 전위는 0 (V)보다 낮은 부의 전압 Vad가 되어서, 전기적 차단 상태가 되고 결과적으로 다이오드 D12의 양극 측으로부터 음극 측으로 전류가 흐르지 않게 된다. 주 방전 통로를 0 (V)로 하기 위해서는, 전압 클램프 회로의 접지가 주 방전 통로 X에 전기적으로 접속되게 하여야 한다. 그러나, 다이오드 D12가 전기적으로 차단 상태가 되면, 주 방전 통로 X를 신속하게 0 (V)로 되게 할 수 없고, 통상의 구동 파형을 생성하는 것이 곤란하게 된다.
따라서, 본 실시형태에서는, 어드레스 기간이 종료되자마자, 스위칭 소자 S12가 온(on)된다. 이렇게 함으로써, 전압 클램프 회로의 접지가 주 방전 통로에 접속되고, 전압 클램프 회로의 접지로부터의 전하가, 스위칭 소자 S6에 역병렬로 접속된 다이오드와 스위칭 소자 S12를 통하여 주 방전 통로 X에 공급되어서, 주 방전 통로 X에 축적된 부의 전하를 상쇄하여, 주 방전 통로 X의 전위가 신속하게 0 (V)로 된다. 이 경우에 스위칭 소자 S12를 흐르는 전류는 주 방전 통로 X에 축적된 부의 전하를 상쇄하기에 충분한 비교적 작은 전류가 된다. 따라서, 스위칭 소자 S12는 이 전류를 흐르게 할 수 있는 크기의 것이라도 좋고, 또한 비교적 작은 정격치를 갖는 MOSFET 등의 감소된 개수의 소자로써 구성할 수 있다. 또한, 이 경우, 이 전류는 스위칭 소자 S6에 역병렬로 접속된 다이오드로 흐르므로, 스위칭 소자 S6을 온(on)시킬 필요가 없다.
주 방전 통로의 전위가 0 (V)가 된 후에, 종래 기술의 방법으로 스위칭 소자 S1, S2, S5, 및 S6을 제어함으로써, 전력이 회수되는 경우, 주사 전극 SC1 내지 SCn에 생성된 용량성 부하에 축적된 전력이 역저지 다이오드 D2 및 스위칭 소자 S2를 통하여 회수 콘덴서 C1에 전송된다. 전력이 공급되는 경우, 회수 콘덴서 C1에 축적된 전력은 스위칭 소자 S1 및 역저지 다이오드 D1을 통하여 주사 전극 SC1 내지 SCn에 전송될 수 있다. 또한, 클램핑시에, 전압이 Vsus인 정전압 전원 V1은 스위칭 소자 S5 및 다이오드 D11을 통하여 주사 전극 SC1 내지 SCn의 전압을 V1로 유지하게 하고, 또한, 다이오드 D12 및 스위칭 소자 S6을 통하여 접지로 유지하게 한 다.
이 경우, 유지 전극 구동 회로(6)에 의한 유지 펄스의 하강 후에 유지 펄스 발생 회로(5101)에 의한 유지 펄스의 상승이 일어나도록 구성되어 있을 때, 스위칭 소자 S12는 유지 펄스 하강 기간 중으로 유지된다. 그러므로, 접지 전위의 전하가 접지로부터 스위칭 소자 S12를 통하여 PDP(10)에 공급된다. 따라서, 유지 전극 구동 회로(6)에 의한 유지 펄스가 변형이 없는 하강 파형을 갖게 할 수 있다.
유지 전극 구동 회로(6)에 의한 유지 펄스의 하강 및 유지 펄스 발생 회로(5101)에 의한 유지 펄스의 상승을 동시에 실행하도록 구성되어 있을 때, 유지 전극 구동 회로(6)에 의한 유지 펄스의 하강 기간 동안에 스위칭 소자 S12가 항상 온(on)되어 있을 필요는 없다. 이것은, 회수 콘덴서 C1로부터 스위칭 소자 S1을 통하여 PDP(10)에 전하가 공급되고, 이에 따라서 유지 전극 구동 회로(6)에 의한 유지 펄스가 변형이 없는 하강 파형이 되기 때문이다.
1-3 효과
상기한 바와 같이, 본 실시형태에 의하면, 유지 펄스 발생 회로(5101)의 전압 클램프 회로에 다이오드 D11과 D12를 배치한 구성으로 함으로써, 유지 펄스 발생 회로(5101)와 리셋 파형 발생 회로(52)와의 사이에 스위칭 소자를 배치하지 않고, 전압 클램프 회로의 정전압 전원 V1 및 접지와, 주 방전 통로를 전기적으로 분리할 수 있다. 따라서, 전력 회수 회로(80)의 코일 L1로부터 주사 전극 SC1 내지 SCn까지의 주 방전 통로 X의 임피던스를 감소시켜서, PDP(10)의 용량성 부하에 축적되는 전력의 회수율을 향상시키고 또한 전력 소비의 감소를 실현할 수 있다.
또한, MOSFET 및 기타 스위칭 소자를 사용하는 경우에 비하여, 대정격치의 다이오드를 사용하여 구동 회로를 구성할 수 있으므로, 구동 회로를 구성하는 소자의 개수를 감소시킬 수 있다.
또한, 다이오드 D11에 병렬로 접속되어서, 주 방전 통로 X로부터 정전압 전원 V1로 흐르는 전류를 차단하거나 통과시키고, 또는 그 반대로 절환할 수 있는 스위칭 소자 S11을 구비한 구성을 채택하였다. 따라서, 다이오드 D11이 전기적으로 차단 상태가 되어도, 스위칭 소자 S11을 온시킴으로써, 주 방전 통로 X로부터 스위칭 소자 S11, 및 스위칭 소자 S5에 역병렬로 접속된 다이오드를 통하여 정전압 전원 V1로 전류를 통과시킬 수 있다. 예로서, 주 방전 통로 X에 축적된, 전압이 Vset인 전하를 정전압 전원 V1에 신속하게 전송하여, 주 방전 통로 X의 전위를 정전압 전원 V1의 전위와 동일한 전위가 되게 할 수 있다.
또한, 다이오드 D12에 병렬로 접속되어서, 전압 클램프 회로(90)의 접지로부터 주 방전 통로 X로 흐르는 전류를 차단하거나 통과시키고, 또는 그 반대로 절환할 수 있는 스위칭 소자 S12를 구비한 구성을 채택하였다. 따라서, 다이오드 D12가 전기적으로 차단 상태가 되어도, 스위칭 소자 S12를 온시킴으로써, 전압 클램프 회로(90)의 접지로부터 스위칭 소자 S6에 역병렬로 접속된 다이오드 및 스위칭 소자 S12를 통하여 주 방전 통로 X로 전류를 통과시킬 수 있다. 예로서, 주 방전 통로 X에 축적된 부(負)의 전압 Vad를 상쇄하는 전하를 전압 클램프 회로(90)의 접지로부터 주 방전 통로 X에 신속하게 공급하여, 주 방전 통로 X의 전위를 접지의 전위와 동일한 전위가 되게 할 수 있다. 따라서, 주사 전극 SC1 내지 SCn을 구동하기 위한 전압 파형을 변형 없이 안정적으로 생성할 수 있게 된다.
리셋 파형 발생 회로(52)에 부의 전압의 정전압 전원 V3을 사용하지 않는 경우, 다이오드 D12 및 스위칭 소자 S12를 사용하지 않고 전압 클램프 회로를 구성할 수 있다.
1-4 변형예
1-4-1 변형예 1
도 5는 본 발명의 실시형태 1의 PDP 구동 회로의 구성의 다른 예를 나타내는 도면이다. 도 5에 나타내는 PDP 구동 회로는 주사 전극 구동 회로(502)와 유지 전극 구동 회로(6)를 구비하고, 또한 주사 전극 구동 회로(502)는 유지 펄스 발생 회로(5102)와 리셋 파형 발생 회로(52), 및 주사 펄스 발생 회로(53)를 구비하고 있다.
예로서, 도 5에 나타내는 바와 같이, 리셋 파형을 생성하기 위한 부의 전압이 필요하지 않고, 또한 리셋 파형 발생 회로에 부의 전압의 정전압 전원을 사용하지 않는 경우, 도 1의 다이오드 D12 및 스위칭 소자 S12를 사용하지 않고 유지 펄스 발생 회로(5102)의 전압 클램프 회로(91)를 구성할 수도 있다.
1-4-2 변형예 2
도 6은 실시형태 1의 PDP 구동 회로의 구성의 또 다른 예를 나타내는 도면이다. 도 6에 나타내는 PDP 구동 회로는 주사 전극 구동 회로(503)와 유지 전극 구동 회로를 구비하고, 또한 주사 전극 구동 회로(503)는 유지 펄스 발생 회로(5103)와 리셋 파형 발생 회로(52), 및 주사 펄스 발생 회로(53)를 구비하고 있다.
도 6에 나타내는 바와 같이, 유지 펄스 발생 회로(5103)의 전압 클램프 회로(92)에 도 1의 다이오드 D12와 스위칭 소자 S12 대신에, 종래 기술에 동일한 MOSFET 등에 의한 스위칭 소자 S102를 이용하여 구성할 수도 있다. 이러한 구성에서는, 스위칭 소자 S102를 온으로부터 오프, 및 그 반대로 절환함으로써, 전압 클램프 회로(92)의 접지로부터 주 방전 통로로 흐르는 전류를 차단할 것인가 또는 통과시킬 것인가를 절환할 수 있다.
1-4-3 변형예 3
도 7은 본 발명의 실시형태 1의 PDP 구동 회로의 구성의 또 다른 예를 나타내는 도면이다. 도 7에 나타내는 PDP 구동 회로는 주사 전극 구동 회로(504)와 유지 전극 구동 회로(6)를 구비하고, 또한 주사 전극 구동 회로(504)는 유지 펄스 발생 회로(5104)와 리셋 파형 발생 회로(52), 및 주사 펄스 발생 회로(53)를 구비하고 있다.
도 7에 나타내는 바와 같이, 유지 펄스 발생 회로(5104)의 전압 클램프 회로(93)에 도 1의 다이오드 D11과 스위칭 소자 S11 대신에, 종래 기술에 동일한 MOSFET 등에 의한 스위칭 소자 S101을 이용하여 구성할 수도 있다. 이러한 구성에서는, 스위칭 소자 S101을 온으로부터 오프, 및 그 반대로 절환함으로써, 주 방전 통로로부터 정전압 전압 V1로 흐르는 전류를 차단할 것인가 또는 통과시킬 것인가를 절환할 수 있다.
변형예 2 및 3에 나타내는 바와 같이, 다이오드 D11과 스위칭 소자 S11의 세트 또는 다이오드 D12와 스위칭 소자 S12의 세트 대신에, MOSFET 등에 의한 스위칭 소자 S11 또는 S12를 사용해도 좋고, 이러한 구성으로, 상기와 동일한 효과를 얻을 수 있다.
1-4-4 변형예 4
도 8은 본 발명의 실시형태 1의 PDP 구동 회로의 구성의 또 다른 예를 나타내는 도면이다. 도 8에 나타내는 PDP 구동 회로는 주사 전극 구동 회로(505)와 유지 전극 구동 회로(6)를 구비하고, 또한 주사 전극 구동 회로(505)는 유지 펄스 발생 회로(5105)와 리셋 파형 발생 회로(52), 및 주사 펄스 발생 회로(53)를 구비하고 있다.
도 8에 나타내는 바와 같이, 유지 펄스 발생 회로(5105)와 리셋 파형 발생 회로(52)와의 사이의 주 방전 통로에 도 1의 다이오드 D12와 스위칭 소자 S12 대신에, 종래 기술에 동일한 MOSFET 등에 의한 스위칭 소자 S9를 설치한 구성으로 할 수도 있다. 이러한 구성에서는, 스위칭 소자 S9를 온으로부터 오프, 및 그 반대로 절환함으로써, 전압 클램프 회로(94)의 접지로부터 주 방전 통로로 흐르는 전류를 차단할 것인가 또는 통과시킬 것인가를 절환할 수 있다.
1-4-5 변형예 5
도 9는 본 발명의 실시형태 1의 PDP 구동 회로의 구성의 또 다른 예를 나타내는 도면이다. 도 9에 나타내는 PDP 구동 회로는 주사 전극 구동 회로(506)와 유지 전극 구동 회로(6)를 구비하고, 또한 주사 전극 구동 회로(506)는 유지 펄스 발생 회로(5106)와 리셋 파형 발생 회로(52), 및 주사 펄스 발생 회로(53)를 구비하고 있다.
도 9에 나타내는 바와 같이, 유지 펄스 발생 회로(5106)와 리셋 파형 발생 회로(52)와의 사이의 주 방전 통로에 도 1의 다이오드 D11과 스위칭 소자 S11 대신에, 종래 기술에 동일한 MOSFET 등에 의한 스위칭 소자 S10을 설치한 구성으로 할 수도 있다. 이러한 구성에서는, 스위칭 소자 S10을 온으로부터 오프, 및 그 반대로 절환함으로써, 주 방전 통로로부터 정전압 전원 V1로 흐르는 전류를 차단할 것인가 또는 통과시킬 것인가를 절환할 수 있다. 이러한 방법으로, 유지 펄스 발생 회로(5105 또는 5106)와 리셋 파형 발생 회로(52)와의 사이의 주 방전 통로에, 다이오드 D11과 스위칭 소자 S11의 세트 또는 다이오드 D12와 스위칭 소자 S12의 세트 대신에, MOSFET 등을 이용한 스위칭 소자를 설치해도 좋다.
1-4-6 변형예 6
본 실시형태에서는, 도 1 및 도 5 내지 도 9에 나타내는 바와 같이 코일 L1만으로써 전력 회수 회로에 LC 공진용 코일을 구성한 예를 나타내었다. 그러나, 본 발명은 이러한 구성에 한정되지 않는다. 예로서, 전력 회수시 및 재사용시에 공진 주파수 등을 변경하기 위하여, 전력 회수 회로에 2개의 코일을 사용할 수도 있고, 이 상태에서 동일한 효과를 얻을 수 있다. 도 10은 실시형태 1의 PDP 구동 회로의 구성의 또 다른 예를 나타내는 도면이다. 도 10에 나타낸 구성이 도 1에 나타낸 구성과 상이한 것은, 주사 전극 구동 회로(507) 내의 유지 펄스 발생 회로(5107)의 전력 회수 회로의 LC 공진용 코일로서 2개의 코일, 즉 코일 L1A와 코일 L1B를 사용하는 것이다. 코일 L1B는 전력 회수시에 이용되고, 코일 L1A는 전력 재사용시에 이용된다. 예로서, 전력 회수 회로를 이와 같이 구성하는 경우에도, 상기와 동일한 효과를 얻을 수 있다. 그런데, 도 10에는, 전력 회수 회로(81)의 코일 L1A가 다이오드 D11의 음극 측에 접속되고, 코일 L1B가 다이오드 D12의 양극 측에 접속되어 있는 구성이 도시되어 있다. 그러나, 예로서, 코일 L1A가 다이오드 D11의 양극 측에 접속되거나, 또는 코일 L1B가 다이오드 D12의 음극 측에 접속되어 있는 구성을 채용할 수도 있다. 또한, 도 5 내지 도 9에 나타낸 구성에서, 도 10에 나타낸 구성과 동일하게, 전력 회수 회로에 2개의 코일을 사용한 구성을 채용할 수도 있다.
1-4-7 변형예 7
도 11A 및 11B는 전력 회수 회로의 다른 구성예를 나타내는 도면이다. 도 11A에 나타내는 전력 회수 회로는, 도 1 및 도 5 내지 도 9의 전력 회수 회로의 구성에서의 스위칭 소자 S1 및 S2 대신에 스위칭 소자 Q1 및 Q2를 사용하였다. 스위칭 소자 Q1은 스위칭 소자 Q11과 다이오드 Q12의 병렬 회로이다. 스위칭 소자 Q2는 스위칭 소자 Q21과 다이오드 Q22의 병렬 회로이다. 다이오드 D1과 다이오드 Q12, 및 다이오드 D2와 다이오드 Q22는 각각 역병렬 접속되어 있다. 스위칭 소자 Q11 및 Q12는 MOSFET, IGBT 등으로 구성되고, 내압(耐壓) 등의 규격에 따라서 적절하게 선택된다.
또한, 도 11B에 나타내는 전력 회수 회로는, 도 10의 경우와 같이 2개의 코일을 사용한 구성이다. 도 11B에 나타내는 전력 회수 회로에서는, 도 10의 구성에서의 스위칭 소자 S1 및 S2 대신에, 스위칭 소자와 다이오드의 병렬 회로로 구성된 스위칭 소자 Q1 및 Q2를 사용하였다.
1-5 플라즈마 디스플레이 장치
도 12는 본 실시형태에 의한 PDP 구동 회로를 구비한 플라즈마 디스플레이 장치의 구성을 나타내는 블록도이다.
도 12에 나타내는 플라즈마 디스플레이 장치는, AD 컨버터(1)와, 비디오 신호 처리 회로(2)와, 서브필드 처리 회로(3)와, 데이터 전극 구동 회로(4)와, 주사 전극 구동 회로(5)와, 유지 전극 구동 회로(6)와, PDP(10)를 포함하고 있다.
주사 전극 구동 회로(5)와 유지 전극 구동 회로(6)의 구성 및 동작은 도 1 및 도 5 내지 도 10에 나타낸 바와 같다.
AD 컨버터(1)는 입력된 아날로그 비디오 신호를 디지털 비디오 신호로 변환한다. 비디오 신호 처리 회로(2)는, 입력된 디지털 비디오 신호를 발광 기간의 영향력이 다른 복수의 서브필드의 조합으로써 PDP(10)에 발광 표시하기 위하여, 입력된 디지털 비디오 신호를, 1-필드 비디오 신호로부터의 각각의 서브필드의 제어를 실행하는 서브필드 데이터로 변환한다.
서브필드 처리 회로(3)는, 비디오 신호 처리 회로(2)에 의해서 생성된 서브필드 데이터로부터 데이터 전극 구동 회로용 제어 신호, 주사 전극 구동 회로용 제어 신호, 및 유지 전극 구동 회로용 제어 신호를 생성하여, 데이터 전극 구동 회로(4), 주사 전극 구동 회로(5), 및 유지 전극 구동 회로(6)에 각각 출력한다.
PDP(10)는, 상기한 바와 같이, 행(行) 방향으로 번갈아서 배열된 n행의 주사 전극 SC1 내지 SCn(도 2의 주사 전극(22))과 n행의 유지 전극 SU1 내지 SUn(도 2의 유지 전극(23)), 및 행 방향으로 배열된 m열의 데이터 전극 D1 내지 Dm(도 2의 데이터 전극(32))을 구비하고 있다. 방전 공간에는, 1쌍의 주사 전극 SCi와 유지 전 극 SUi(i=1~n), 및 1개의 데이터 전극 Dj(j=1~m)을 포함하는 (m×n)개의 방전 셀 Ci,j가 형성되어 있다.
데이터 전극 구동 회로(4)는 데이터 전극 구동 회로 제어 신호에 따라서 각각의 데이터 전극 Dj를 개별적으로 구동한다.
주사 전극 구동 회로(5)는, 유지 기간 동안 주사 전극 SC1 내지 SCn에 인가되는 유지 펄스를 발생하는 유지 펄스 발생 회로(51)를 내부에 구비하고 있으며, 각각의 주사 전극 SC1 내지 SCn을 각각 개별적으로 구동할 수 있다. 주사 전극 구동 회로 제어 신호에 따라서, 주사 전극 구동 회로(5)는 각각의 주사 전극 SC1 내지 SCn을 개별적으로 구동한다.
유지 전극 구동 회로(6)는, 유지 기간 동안 유지 전극 SU1 내지 SUn에 인가되는 유지 펄스를 발생하는 유지 펄스 발생 회로(61)를 내부에 구비하고 있으며, PDP(10)의 모든 유지 전극 SU1 내지 SUn을 대량으로 구동할 수 있다. 유지 전극 구동 회로 제어 신호에 따라서, 유지 전극 구동 회로(6)는 유지 전극 SU1 내지 SUn을 구동한다.
이하의 실시형태에 나타내는 PDP 구동 회로를 도 12에 나타낸 플라즈마 디스플레이 장치에 또한 적용할 수 있다.
(실시형태 2)
2-1 PDP 구동 회로의 구성
도 13은 본 발명의 실시형태 2의 PDP 구동 회로의 구성을 나타내는 도면이다. 본 실시형태의 PDP 구동 회로가 구동하는 대상인 PDP의 구조와 전극 배열, 본 실시형태의 PDP 구동 회로가 PDP(10)의 각각의 전극에 인가하는 각각의 구동 전압 파형, 및 본 실시형태의 PDP 구동 회로와 PDP(10)를 구비한 플라즈마 디스플레이 장치의 구성은 실시형태 1과 동일하다. 따라서, 그 구성 및 동작에 대한 설명은 생략한다.
도 13에 나타내는 바와 같이, 본 발명의 실시형태 2의 PDP 구동 회로는 전력 회수 회로를 포함하는 주사 전극 구동 회로(508)와 유지 전극 구동 회로(6)를 구비하고 있다. 주사 전극 구동 회로(508)는 유지 펄스 발생 회로(5108), 리셋 파형 발생 회로(52), 및 주사 펄스 발생 회로(53)를 구비하고 있다. 리셋 파형 발생 회로(52) 및 주사 펄스 발생 회로(53)는, 도 1에 나타낸 주사 전극 구동 회로(501)의 리셋 파형 발생 회로(52) 및 주사 펄스 발생 회로(53)와 동일하므로, 그 구성 및 동작의 설명은 생략한다.
도 13에 나타내는 유지 펄스 발생 회로(5108)는 전력 회수 회로(80b)와 전압 클램프 회로(90b)를 포함하고, 전력 회수 회로(80b)는 코일 L1, 회수 콘덴서 C1, 스위칭 소자(S1 및 S2), 및 역저지 다이오드(D1 및 D2)를 구비하고 있다. 전력 회수 회로(80b)는, 정전압 전원 V1로부터 주 방전 통로로 흐르는 전류를 차단하는 제3다이오드인 다이오드 D110과, 다이오드 D110에 직렬로 접속되고 정전압 전원 V1로 흐르는 전류를 차단할 것인가 또는 통과시킬 것인가를 절환할 수 있는 제3스위치인 스위칭 소자 S110과, 주 방전 통로로부터 전압 클램프 회로(90b)의 접지로 역방향으로 흐르는 전류를 차단하는 제4다이오드인 다이오드 D120과, 다이오드 D120에 직렬로 접속되고 전압 클램프 회로의 접지로부터 다이오드 D120을 통하여 주 방전 통 로로 흐르는 전류를 차단할 것인가 또는 통과시킬 것인가를 절환할 수 있는 제4스위치인 스위칭 소자 S120을 구비하고 있다.
또한, 전압 클램프 회로(90b)는 전원 클램프 스위치인 스위칭 소자 S5와, 접지 클램프 스위치인 스위칭 소자 S6과, 전압 Vsus의 제1전원인 정전압 전원 V1과, 스위칭 소자 S5에 직렬로 접속되고 정전압 전원 V1로 흐르는 전류를 차단하는 제1다이오드인 다이오드 D11과, 스위칭 소자 S6에 직렬로 접속되고 전압 클램프 회로의 접지로부터 스위칭 소자 S6을 통하여 주 방전 통로로 흐르는 전류를 차단하는 제2다이오드인 다이오드 D12를 구비하고 있다.
유지 펄스 발생 회로(5108)에 있어서, 전력 회수 회로(80b)는, 직렬로 접속된 다이오드 D110 및 스위칭 소자 S110이, 직렬로 접속된 스위칭 소자 S5 및 다이오드 D11과, 그 사이에 코일 L1이 삽입된 상태로, 병렬로 접속되어 있고, 또한 직렬로 접속된 다이오드 D120 및 스위칭 소자 S120이, 직렬로 접속된 스위칭 소자 S5 및 다이오드 D11과, 그 사이에 코일 L1이 삽입된 상태로, 병렬로 접속되어 있는 구성으로 되어 있다.
도 13에 나타내는 유지 펄스 발생 회로(5108)가 도 1에 나타내는 유지 펄스 발생 회로(5101)와 상이한 점은, 다이오드 D11에 병렬로 접속된 스위칭 소자 S11과 다이오드 D12에 병렬로 접속된 스위칭 소자 S12 대신에, 다이오드 D110과 스위칭 소자 S110, 및 다이오드 D120과 스위칭 소자 S120이 각각 포함되어 있는 점이다.
또한, 도 13에 나타내는 유지 펄스 발생 회로(5108)와 도 1에 나타내는 유지 펄스 발생 회로(5101)는 실질적으로 동일한 동작을 실행한다. 즉, 유지 펄스 발생 회로(5108)에서는, 스위칭 소자 S1, S2, S5, S110, 및 S120을 절환함으로써, 전력 회수 회로(80b)와 전압 클램프 회로(90b)가 절환되어서, 주사 전극 SC1 내지 SCn에 인가하기 위한 유지 펄스가 생성된다. 전력 회수 회로(80b)에서는, 인덕턴스 소자인 코일 L1을 이용하여, PDP(10)의 용량성 부하(도 3의 주사 전극 SC1 내지 SCn에 생성된 용량성 부하)와 코일 L1의 인덕턴스가 LC 공진하여 전력을 회수하여 공급한다. 전압 클램프 회로(90b)에서는, 전압이 Vsus인 정전압 전원 V1로부터 스위칭 소자 S5와 다이오드 D11을 통하여 주사 전극 SC1 내지 SCn에 전력이 공급되어서 주사 전극 SC1 내지 SCn을 전압 Vsus로 클램프하고, 또한 주사 전극 SC1 내지 SCn을 다이오드 D12와 스위칭 소자 S6을 통하여 접지 전위로 클램프함으로써 주사 전극 SC1 내지 SCn이 구동된다.
2-2 PDP 구동 회로의 동작
PDP 구동 회로의 동작에 대하여 스위칭 소자 S110 및 S120을 특히 강조하여 설명한다. 리셋 기간, 어드레스 기간 및 유지 기간 동안에 인가되는 구동 전압 파형은 도 4에 나타내는 바와 같다.
2-2-1 리셋 기간
우선, 리셋 기간, 즉, 주사 전극 SC1 내지 SCn이 리셋 파형 발생 회로(52)에 의해서 구동되는 기간 동안의 스위칭 소자 S110 및 S120의 동작에 대하여 설명한다.
유지 펄스 발생 회로(5108)의 전압 클램프 회로(90b)에는, 다이오드 D11이 정전압 전원 V1로 흐르는 전류를 차단하는 방향으로 배치되어 있고, 또한 스위칭 소자 S110이 그 본체 다이오드가 정전압 전원 V1로 흐르는 전류를 차단하는 형태의 방향으로 배치되어 있다.
이러한 구성으로 함으로써, 스위칭 소자 S110을 오프(off)하면, 정전압 전원 V1과 리셋 파형 발생 회로(52)를 전기적으로 분리할 수 있다. 이에 따라서, 주사 전극 SC1 내지 SCn이 정전압 전원 V2에 의해서 정전압 전원 V1보다 높은 전위로 구동되는 경우, 정전압 전원 V2로부터 정전압 전원 V1로 흐르는 전류를 차단할 수 있고, 주 방전 통로의 전압 강하와 그 결과 발생된 구동 파형의 변형을 방지할 수 있다.
또한, 유지 펄스 발생 회로(5108)의 전압 클램프 회로(90b)에는, 다이오드 D12가 전압 클램프 회로(90b)의 접지로부터 주 방전 통로로 흐르는 전류를 차단하는 방향으로 배치되어 있고, 또한 스위칭 소자 S120은, 그 본체 다이오드가 접지로부터 주 방전 통로로 흐르는 전류를 차단하는 형태의 방향으로 배치되어 있다.
이러한 구성으로 함으로써, 스위칭 소자 S120을 오프하면, 전압 클램프 회로(90b)의 접지와 리셋 파형 발생 회로(52)를 전기적으로 분리할 수 있다. 따라서, 주사 전극 SC1 내지 SCn이 정전압 전원 V3에 의해서 부(負)의 전위로 구동되는 경우, 전압 클램프 회로(90b)의 접지로부터 정전압 전원 V3으로 흐르는 전류를 차단할 수 있고, 주 방전 통로의 전압 상승과 그 결과 발생된 구동 파형의 변형을 방지할 수 있다.
따라서, 리셋 기간의 전반부에는, 스위칭 소자 S110이 오프되어서, 정전압 전원 V1과 주 방전 통로를 전기적으로 분리하여, 리셋 파형 발생 회로(52)가 전압 Vi1로부터 전압 Vi2, 즉, 전압 Vset까지 서서히 증가하는 슬로프 파형을 안정적으로 생성할 수 있게 된다.
한편, 주 방전 통로의 전위가 정전압 전원 V2로부터의 전력 공급에 의해서 전압 Vset에 도달하면, 다이오드 D11의 양극 측 전위가 정전압 전원 V1에 의해서 전압 Vsus와 동일한 한편, 다이오드 D11의 음극 측 전위는 전압 Vsus보다 높은 전압 Vset로 된다. 이에 따라서, 다이오드 D11의 양극 측으로부터 음극 측으로 전류가 흐르지 않는 전기적 차단 상태가 된다. 상기한 바와 같이, 본 실시형태의 리셋 파형에서는, 리셋 기간의 전반부가 종료되자마자 전압이 전압 Vi2로부터 전압 Vi3으로 급속하게 하강되어야 한다. 예로서, 전압 Vi3이 전압 Vsus와 동일하면, 정전압 전원 V1을 주 방전 통로에 전기적으로 접속함으로써, 주 방전 통로를 정전압 전원 V1과 동일한 전위에 신속하게 도달하게 하고 또한 리셋 파형을 전압 Vi2로부터 전압 Vi3으로 하강시킬 수 있다. 그러나, 다이오드 D11이 일단 전기적으로 차단 상태가 되면, 주 방전 통로를 정전압 전원 V1의 전위와 동일한 전위에 더 이상 신속하게 도달하게 할 수 없고, 통상의 구동 파형을 생성하는 것이 곤란하게 된다.
따라서, 본 실시형태에서는, 리셋 기간의 전반부가 종료되자마자, 스위칭 소자 S110과 S5가 온(on)된다. 이렇게 함으로써, 정전압 전원 V1이 주 방전 통로에 전기적으로 접속되어서, 주 방전 통로에 축적된 전하가 코일 L1과, 스위칭 소자 S110과, 다이오드 D110을 통하여 정전압 전원 V1에 전송될 수 있다. 이에 따라서, 주 방전 통로의 전위가 정전압 전원 V1의 전위와 동일한 전위에 신속하게 도달될 수 있다. 이 경우, 스위칭 소자 S110에 흐르는 전류는 주로 주 방전 통로에 축적된 전하에 의한 것이고, 비교적 작은 전류를 형성한다. 따라서, 스위칭 소자 S110은 이 전류를 흐르게 할 수 있는 크기의 것이라도 좋고, 또한 비교적 작은 정격치를 갖는 MOSFET 등의 감소된 개수의 소자로써 구성할 수 있다.
이러한 방법으로, 리셋 기간의 후반부에는, 우선, 스위칭 소자 S110이 온되어서, 리셋 파형의 전위가 전압 Vi3으로 신속하게 하강한다. 이후, 스위칭 소자 S5, S120이 오프되고, 정전압 전원 V1 및 접지가 주 방전 통로와 전기적으로 분리됨으로써, 리셋 파형 발생 회로(52)가 전압 Vi3으로부터 전압 Vi4, 즉, 부(負)의 전압 Vad까지 서서히 하강하는 슬로프 파형을 안정적으로 생성할 수 있게 된다.
2-2-2 어드레스 기간
이어서, 어드레스 기간, 즉, 주사 전극 SC1 내지 SCn이 주사 펄스 발생 회로(53)에 의해서 구동되는 기간 동안의 스위칭 소자 S110 및 S120의 동작에 대하여 설명한다.
상기한 바와 같이, 본 실시형태에서의 주사 전극 SC1 내지 SCn의 구동 파형에서는, 리셋 기간의 후반부가 종료되자마자, 주사 펄스 발생 회로(53)의 스위칭 소자 S31이 온되어서, 전압이 Vscn인 전력이, 스위칭 동작을 실행하는 IC(31)를 통하여 주사 전극 SC1 내지 SCn에 공급된다. 따라서, 리셋 기간의 후반부가 종료되자마자 주사 전극 SC1 내지 SCn에 인가되는 구동 파형이 전압 Vi4로부터 전압 Vscn으로 급속하게 상승한다.
한편, 어드레스 기간에는, 모든 주사 전극 SC1 내지 SCn에 부의 주사 펄스를 연속적으로 인가하기 위하여, 리셋 파형 발생 회로(52)의 스위칭 소자 S22가 온(on)되어서, 정전압 전원 V3과 주 방전 통로를 전기적으로 접속한다. 또한, 주사 펄스 발생 회로(53)의 스위칭 소자 S32를 오프하고, 또한 유지 펄스 발생 회로(5108)의 스위칭 소자 S110과 S120을 오프함으로써, 정전압 전원 V1 및 전압 클램프 회로(90b)의 접지는 주 방전 통로와 전기적으로 분리된다. 또한, 리셋 파형 발생 회로(52)의 스위칭 소자 S21을 오프함으로써 정전압 전원 V2는 주 방전 통로와 전기적으로 분리된다. 따라서, 주 방전 통로의 전위는 부의 전압 Vad로 유지된다. 이러한 방법으로, IC(31)는, 부의 주사 펄스를 인가하는 타이밍에 정전압 전원 V3으로부터 주사 전극 SC1 내지 SCn에 전력을 공급하거나, 또한 다른 경우에는, 정전압 전원 V4로부터 주사 전극 SC1 내지 SCn에 전력을 공급한다.
2-2-3 유지 기간
이어서, 유지 기간, 즉, 주사 전극 SC1 내지 SCn이 유지 펄스 발생 회로(5108)에 의해서 구동되는 기간 동안의 스위칭 소자 S110 및 S120의 동작에 대하여 설명한다.
상기한 바와 같이, 본 실시형태에서의 주사 전극 SC1 내지 SCn의 구동 파형에서는, 어드레스 기간이 종료될 때 구동 전압이 일시적으로 0 (V)로 된다.
그러나, 주 방전 통로의 전위가 정전압 전원 V3으로부터의 전력 공급에 의해서 부의 전압 Vad로 되면, 다이오드 D12의 음극 측 전위가 전압 클램프 회로(90b)의 접지에 의해서 0 (V)로 되는 한편, 양극 측 전위는 0 (V)보다 낮은 부의 전압 Vad가 되어서, 전기적 차단 상태가 되고 결과적으로 다이오드 D12의 양극 측으로부터 음극 측으로 전류가 흐르지 않게 된다. 주 방전 통로를 0 (V)로 하기 위해서는, 전압 클램프 회로의 접지가 주 방전 통로에 전기적으로 접속되어야 하지만, 다이오드 D12가 전기적으로 차단 상태가 되면, 주 방전 통로를 신속하게 0 (V)로 되게 할 수 없고, 통상의 구동 파형을 생성하는 것이 곤란하게 된다.
따라서, 본 실시형태에서는, 어드레스 기간이 종료되자마자, 스위칭 소자 S120 및 스위칭 소자 S6이 온(on)된다. 이렇게 함으로써, 전압 클램프 회로(90b)의 접지가 주 방전 통로에 전기적으로 접속되고, 전압 클램프 회로의 접지로부터의 전하가, 주 방전 통로에 축적된 부의 전하를 상쇄하는 형태로, 다이오드 D120과 스위칭 소자 S120과 코일 L1을 통하여 주 방전 통로에 공급되어서, 주 방전 통로의 전위가 신속하게 0 (V)로 된다. 이 경우에 스위칭 소자 S120을 흐르는 전류는 주 방전 통로에 축적된 부의 전하를 상쇄하기에 충분한 비교적 작은 전류가 된다. 따라서, 스위칭 소자 S120은 이 전류를 흐르게 할 수 있는 크기의 것이라도 좋고, 또한 비교적 작은 정격치를 갖는 MOSFET 등의 감소된 개수의 소자로써 구성할 수 있다.
주 방전 통로의 전위가 0 (V)가 된 후에, 종래 기술의 방법으로 스위칭 소자 S1, S2, S5, 및 S6을 제어함으로써, 전력이 회수되는 경우, 주사 전극 SC1 내지 SCn에 생성된 용량성 부하에 축적된 전력이 역저지 다이오드 D2 및 스위칭 소자 S2를 통하여 회수 콘덴서 C1에 전송된다. 전력이 공급되는 경우, 회수 콘덴서 C1에 축적된 전력은 스위칭 소자 S1 및 역저지 다이오드 D1을 통하여 주사 전극 SC1 내지 SCn에 전송될 수 있다. 또한, 클램핑시에, 전압이 Vsus인 정전압 전원 V1로부터 스위칭 소자 S5 및 다이오드 D11을 통하여 주사 전극 SC1 내지 SCn에 전력이 공급되고, 주사 전극 SC1 내지 SCn에 생성된 용량성 부하에 축적된 전력이 다이오드 D12 및 스위칭 소자 S6을 통하여 접지로 방전된다.
이 경우, 유지 전극 구동 회로(6)에 의한 유지 펄스의 하강 후에 유지 펄스 발생 회로(5108)에 의한 유지 펄스의 상승이 일어나도록 구성되어 있을 때, 최소한 스위칭 소자 S120은 유지 펄스 하강 기간 중으로 유지된다. 또한, 스위칭 소자 S5가 온되어 있는 유지 기간 동안에는, 스위칭 소자 S110이 계속해서 온되어 있다. 또한, 유지 전극 구동 회로(6)에 의한 유지 펄스의 상승 전에 유지 펄스 발생 회로(5108)에 의한 유지 펄스의 하강이 일어나도록 구성되어 있을 때, 최소한 스위칭 소자 S120은 유지 펄스 상승 기간 중으로 유지된다. 기타의 유지 기간 동안에는, 스위칭 소자 S110 및 S120은 온 또는 오프일 수도 있고, 어느 쪽이라도 좋다. 따라서, 변형이 없는 하강 파형을 실현할 수 있다. 유지 전극 구동 회로(6)에 의한 유지 펄스의 하강 및 유지 펄스 발생 회로(5108)에 의한 유지 펄스의 상승을 동시에 실행하도록 구성되어 있을 때, 유지 전극 구동 회로(6)에 의한 유지 펄스의 하강 기간 동안에는 스위칭 소자 S120이 오프되어 있다. 또한, 유지 전극 구동 회로(6)에 의한 유지 펄스의 상승 및 유지 펄스 발생 회로(5108)에 의한 유지 펄스의 하강을 동시에 실행하도록 구성되어 있을 때, 유지 전극 구동 회로(6)에 의한 유지 펄스의 하강 기간 동안에는 마찬가지로 스위칭 소자 S120이 오프되어 있다. 기타의 유지 기간 동안의 기타 동작은 상기와 같이 일어난다.
2-3 효과
상기한 바와 같이, 본 실시형태에 의하면, 유지 펄스 발생 회로(5108)의 전압 클램프 회로(90b)에 다이오드 D11과 D12를 배치한 구성으로 함으로써, 유지 펄 스 발생 회로(5108)와 리셋 파형 발생 회로(52)와의 사이에 스위칭 소자를 배치하지 않고, 전압 클램프 회로(90b)의 정전압 전원 V1 및 접지와, 주 방전 통로를 전기적으로 분리할 수 있다. 따라서, 전력 회수 회로의 코일 L1로부터 주사 전극 SC1 내지 SCn까지의 주 방전 통로의 임피던스를 감소시켜서, PDP(10)의 용량성 부하에 축적되는 전력의 회수율을 향상시키고, 이에 따라서 전력 소비의 감소를 실현할 수 있다.
또한, 대정격치의 다이오드를 사용하여 구동 회로를 구성할 수 있으므로, MOSFET 및 기타 스위칭 소자를 사용하는 경우에 비하여, 구동 회로를 구성하는 소자의 개수를 감소시킬 수 있다.
또한, 주 방전 통로로부터 정전압 전원 V1로 흐르는 전류를 차단 또는 통과시키거나, 또는 그 반대로 절환할 수 있는 스위칭 소자 S110 및 다이오드 D110이 직렬로 접속되고, 또한 직렬로 접속된 스위칭 소자 S5 및 다이오드 D11이, 코일 L1을 사이에 두고 스위칭 소자 S110 및 다이오드 D120에 병렬로 배치된 구성을 채택하였으므로, 다이오드 D11이 전기적으로 차단되어도, 주 방전 통로로부터 스위칭 소자 S110 및 다이오드 D110을 통하여 정전압 전원 V1로 전류를 흐르게 할 수 있다. 예로서, 주 방전 통로에 축적된, 전압이 Vset인 전하를 정전압 전원 V1에 신속하게 전송하여, 주 방전 통로의 전위를 정전압 전원 V1의 전위와 동일한 전위가 되게 할 수 있다.
또한, 전압 클램프 회로(90b)의 접지로부터 주 방전 통로로 흐르는 전류를 차단하거나 통과시키도록 절환할 수 있는 스위칭 소자 S120 및 다이오드 D120이 직 렬로 접속되고, 또한 직렬로 접속된 스위칭 소자 S6 및 다이오드 D12가, 코일 L1을 사이에 두고 스위칭 소자 S120 및 다이오드 D120에 병렬로 접속되도록 구성하였다. 따라서, 다이오드 D12가 전기적으로 차단 상태가 되어도, 접지로부터 스위칭 소자 S120 및 다이오드 D120을 통하여 주 방전 통로로 전류를 통과시킬 수 있다. 예로서, 주 방전 통로에 축적된 부(負)의 전압 Vad를 상쇄하는 전하를 전압 클램프 회로(90b)의 접지로부터 주 방전 통로에 신속하게 공급하여, 주 방전 통로의 전위를 접지의 전위와 동일한 전위가 되게 할 수 있다. 따라서, 주사 전극 SC1 내지 SCn을 구동하기 위한 전압 파형을 변형 없이 안정적으로 생성할 수 있게 된다.
리셋 파형 발생 회로(52)에 부의 전압의 정전압 전원 V3을 사용하지 않는 경우, 다이오드 D120 및 스위칭 소자 S120을 사용하지 않고 전압 클램프 회로를 구성할 수 있다.
2-4 변형예
2-4-1 변형예 1
도 14는 본 발명의 실시형태 2의 PDP 구동 회로의 구성의 다른 예를 나타내는 도면이다. 도 14에 나타내는 PDP 구동 회로는 주사 전극 구동 회로(509)와 유지 전극 구동 회로(6)를 구비하고, 또한 주사 전극 구동 회로(509)는 유지 펄스 발생 회로(5109)와 리셋 파형 발생 회로(52), 및 주사 펄스 발생 회로(53)를 구비하고 있다.
도 14에 나타내는 바와 같이, 리셋 파형의 생성시에 부의 전압을 인가할 필요가 없고, 또한 리셋 파형 발생 회로(52)에 부의 전압의 정전압 전원을 사용하지 않는 경우, 도 13의 다이오드 D120 및 스위칭 소자 S120을 사용하지 않고 유지 펄스 발생 회로(5109)의 전압 클램프 회로(91b)를 구성할 수도 있다. 이러한 구성에서도, 상기와 동일한 효과를 얻을 수 있다.
2-4-2 변형예 2
도 15는 실시형태 2의 PDP 구동 회로의 구성의 또 다른 예를 나타내는 도면이다. 도 15에 나타내는 PDP 구동 회로는 주사 전극 구동 회로(510)와 유지 전극 구동 회로(6)를 구비하고, 또한 주사 전극 구동 회로(510)는 유지 펄스 발생 회로(5110)와 리셋 파형 발생 회로(52), 및 주사 펄스 발생 회로(53)를 구비하고 있다.
도 15에 나타내는 바와 같이, 유지 펄스 발생 회로(5110)의 전압 클램프 회로(92b)에 도 13의 다이오드 D120과 스위칭 소자 S120 대신에, 종래 기술에 동일한 MOSFET 등에 의한 스위칭 소자 S102를 이용하여 구성할 수도 있다. 이러한 구성에서는, 스위칭 소자 S102를 온으로부터 오프, 및 그 반대로 절환함으로써, 전압 클램프 회로(92b)의 접지로부터 주 방전 통로로 흐르는 전류를 차단할 것인가 또는 통과시킬 것인가를 절환할 수 있다.
2-4-3 변형예 3
도 16은 본 발명의 실시형태 2의 PDP 구동 회로의 구성의 또 다른 예를 나타내는 도면이다. 도 16에 나타내는 PDP 구동 회로는 주사 전극 구동 회로(511)와 유지 전극 구동 회로(6)를 구비하고, 또한 주사 전극 구동 회로(511)는 유지 펄스 발생 회로(5111)와 리셋 파형 발생 회로(52), 및 주사 펄스 발생 회로(53)를 구비하 고 있다.
도 16에 나타내는 바와 같이, 유지 펄스 발생 회로(5111)의 전압 클램프 회로(93b)에 도 13의 다이오드 D110과 스위칭 소자 S110 대신에, 종래 기술에 동일한 MOSFET 등에 의한 스위칭 소자 S101을 이용하여 구성할 수도 있다. 이러한 구성에서는, 스위칭 소자 S101을 온으로부터 오프, 및 그 반대로 절환함으로써, 주 방전 통로로부터 정전압 전압 V1로 흐르는 전류를 차단할 것인가 또는 통과시킬 것인가를 절환할 수 있다.
변형예 2 및 3에 나타내는 바와 같이, 다이오드 D110과 스위칭 소자 S110의 세트 또는 다이오드 D120과 스위칭 소자 S120의 세트 대신에, MOSFET 등의 스위칭 소자 S101 또는 S102를 사용해도 좋고, 이러한 구성으로, 상기와 동일한 효과를 얻을 수 있다.
2-4-4 변형예 4
도 17은 본 발명의 실시형태 2의 PDP 구동 회로의 구성의 또 다른 예를 나타내는 도면이다. 도 17에 나타내는 PDP 구동 회로는 주사 전극 구동 회로(512)와 유지 전극 구동 회로(6)를 구비하고, 또한 주사 전극 구동 회로(512)는 유지 펄스 발생 회로(5112)와 리셋 파형 발생 회로(52), 및 주사 펄스 발생 회로(53)를 구비하고 있다.
도 17에 나타내는 바와 같이, 유지 펄스 발생 회로(5112)와 리셋 파형 발생 회로(52)와의 사이의 주 방전 통로에 도 13의 다이오드 D120과 스위칭 소자 S120 대신에, 종래 기술에 동일한 MOSFET 등의 스위칭 소자 S9를 설치한 구성으로 할 수 도 있다. 이러한 구성에서는, 스위칭 소자 S9를 온으로부터 오프, 및 그 반대로 절환함으로써, 전압 클램프 회로의 접지로부터 주 방전 통로로 흐르는 전류를 차단할 것인가 또는 통과시킬 것인가를 절환할 수 있다.
2-4-5 변형예 5
도 18은 본 발명의 실시형태 2의 PDP 구동 회로의 구성의 또 다른 예를 나타내는 도면이다. 도 18에 나타내는 PDP 구동 회로는 주사 전극 구동 회로(513)와 유지 전극 구동 회로(6)를 구비하고, 또한 주사 전극 구동 회로(513)는 유지 펄스 발생 회로(5113)와 리셋 파형 발생 회로(52), 및 주사 펄스 발생 회로(53)를 구비하고 있다.
도 18에 나타내는 바와 같이, 유지 펄스 발생 회로(5113)와 리셋 파형 발생 회로(52)와의 사이의 주 방전 통로에 도 13의 다이오드 D110과 스위칭 소자 S110 대신에, 종래 기술에 동일한 MOSFET 등의 스위칭 소자 S10을 설치한 구성으로 할 수도 있다. 이러한 구성에서는, 스위칭 소자 S10을 온으로부터 오프, 및 그 반대로 절환함으로써, 주 방전 통로로부터 정전압 전원 V1로 흐르는 전류를 차단할 것인가 또는 통과시킬 것인가를 절환할 수 있다. 이러한 방법으로, 유지 펄스 발생 회로(5112 또는 5113)와 리셋 파형 발생 회로(52)와의 사이의 주 방전 통로에, 다이오드 D110과 스위칭 소자 S110의 세트 또는 다이오드 D120과 스위칭 소자 S120의 세트 대신에, MOSFET 등을 이용한 스위칭 소자를 설치해도 좋다.
2-4-6 변형예 6
본 실시형태에서는, 도 13 내지 도 18에 나타내는 바와 같이 코일 L1만으로 써 전력 회수 회로에 LC 공진용 코일을 구성한 예를 나타내었지만, 본 발명은 이러한 구성에만 한정되지 않는다. 예로서, 전력 회수시 및 재사용시에 공진 주파수 등을 변경하기 위하여, 전력 회수 회로에 2개의 코일을 사용할 수도 있고, 이 상태에서 동일한 효과를 얻을 수 있다. 도 19는 실시형태 2의 PDP 구동 회로의 구성의 또 다른 예를 나타내는 도면이다. 도 19에 나타낸 구성이 도 13에 나타낸 구성과 상이한 것은, 주사 전극 구동 회로(514) 내의 유지 펄스 발생 회로(5114)의 전력 회수 회로의 LC 공진용 코일로서 코일 L1A와 코일 L1B를 포함하는 2개의 코일을 사용하는 것이고, 코일 L1B는 전력 회수시에 이용되고, 코일 L1A는 전력 재사용시에 이용된다. 예로서, 전력 회수 회로를 이와 같이 구성하는 경우에도, 상기와 동일한 효과를 얻을 수 있다. 도 19에는, 전력 회수 회로의 코일 L1A가 다이오드 D11의 음극 측에 접속되고, 코일 L1B가 다이오드 D12의 양극 측에 접속되어 있는 구성이 도시되어 있다. 그러나, 예로서, 코일 L1A가 다이오드 D11의 양극 측에 접속되거나, 또는 코일 L1B가 다이오드 D12의 음극 측에 접속되어 있는 구성을 채용할 수도 있다. 또한, 도 14 내지 도 18에 나타낸 구성에서도, 도 19와 도 20A 및 20B에 나타낸 전력 회수 회로의 구성을 채용할 수도 있다.
2-4-7 변형예 7
도 20A 및 20B는 전력 회수 회로의 다른 구성예를 나타내는 도면이다. 도 20A에 나타내는 전력 회수 회로는, 도 13 내지 도 18의 전력 회수 회로의 구성에서의 스위칭 소자 S1 및 S2 대신에 스위칭 소자 Q1 및 Q2를 사용하였다. 스위칭 소자 Q1은 스위칭 소자 Q11과 다이오드 Q12의 병렬 회로이다. 스위칭 소자 Q2는 스위칭 소자 Q21과 다이오드 Q22의 병렬 회로이다. 다이오드 D1과 다이오드 Q12, 및 다이오드 D2와 다이오드 Q22는 각각 역병렬 접속되어 있다. 스위칭 소자 Q11 및 Q21은 MOSFET, IGBT 등으로 구성되고, 내압(耐壓) 등의 규격에 따라서 적절하게 선택된다.
또한, 도 20B에 나타내는 전력 회수 회로는, 도 19의 경우와 같이 2개의 코일을 사용한 구성이다. 도 20B에 나타내는 전력 회수 회로에서는, 도 19의 구성에서의 스위칭 소자 S1 및 S2 대신에, 스위칭 소자와 다이오드의 병렬 회로로 구성된 스위칭 소자 Q1 및 Q2를 사용하였다.
도 20A 및 20B에는, 다이오드 D110과 스위칭 소자 S110의 직렬 회로와, 다이오드 D120과 스위칭 소자 S120의 직렬 회로의 2개의 직렬 회로가 도시되어 있다. 그러나, 다이오드 D110과 스위칭 소자 S110의 직렬 회로는 Vset 격리 스위치가 다이오드로 형성되어 있는 경우에 필요하지만, 다이오드 D120과 스위칭 소자 S120의 직렬 회로는 Vad 격리 스위치가 다이오드로 형성되어 있는 경우에 필요하다. 즉, 도 17에 나타내는 바와 같이, Vad 격리 스위치로서 다이오드 D12가 설치되어 있지 않은 경우, 도 20A 및 20B에서는, 다이오드 D120과 스위칭 소자 S120의 직렬 회로는 더 이상 필요하지 않다. 또한, 도 18의 경우와 같이, Vset 격리 스위치로서 다이오드 D11이 설치되어 있지 않은 경우, 도 20A 및 20B에서는, 다이오드 D110과 스위칭 소자 S110의 직렬 회로는 더 이상 필요하지 않다.
본 발명의 실시형태 1 및 실시형태 2에 있어서의 PDP(10)에 필요한 구동 파형에는, 어드레스 기간의 전위가 0 (V) 이하이고 또한 유지 기간의 첫 번째 전위가 0 (V)인 경우가 도시되어 있다. 그러나, PDP(10)에 필요한 구동 파형이 0 (V) 이상이고 또한 유지 기간의 첫 번째 전위가 0 (V)인 경우에는 스위칭 소자 S12와 S120, 및 다이오드 D12가 필요하지 않은 것은 말할 필요도 없다.
(실시형태 3)
본 실시형태 및 이하의 실시형태에서는, 유지 스위치, 격리 스위치, 및 전력 회수 회로의 접속 위치에 관하여 여러 가지 변형을 설명한다.
도 21A는 PDP 구동 회로에 있어서의 회로 토폴로지(topology)의 일례를 나타내는 도면이다. 도면에서, 유지 스위치, 격리 스위치, 및 전력 회수 회로가 블록 A 내지 L의 어느 쪽에 각각 적절하게 배치되어 있다. 아무것도 배치되어 있지 않은 블록은 단순한 접속 노드인 것으로 간주한다. 도 21A에는, 설명의 편의상, 전원 V4, 다이오드 D31, 콘덴서(31), 및 스위칭 소자 S31과 S32로 구성된 회로가 생략되어 있지만, 이 회로는, 도 1 등과 동일한 접속 관계로, 도 21A에서도 주사 IC(IC(31))에 접속되어야 한다.
유지 스위치는 고압 측에 배치된 하이 사이드 유지 스위치와 저압 측에 배치된 로 사이드 유지 스위치를 포함한다. 하이 사이드 유지 스위치는 유지 전압 Vsus를 공급하기 위한 스위치이고 상기 실시형태에서의 스위치 S5에 해당한다. 로 사이드 유지 스위치는 접지 전위를 공급하기 위한 스위치이고 상기 실시형태에서의 스위치 S6에 해당한다.
격리 스위치는 Vset 격리 스위치와 Vad 격리 스위치를 포함한다. Vset 격리 스위치는 다이오드 D11, 스위칭 소자 S10 또는 스위칭 소자 S101에 해당한다. 특 히, 실시형태 1의 경우에, 스위칭 소자 S11이 다이오드 D11에 병렬로 접속되어 있다. Vad 격리 스위치는 다이오드 D12, 스위칭 소자 S9 또는 스위칭 소자 S102에 해당한다. 특히, 실시형태 1의 경우에, 스위칭 소자 S12가 다이오드 D12에 병렬로 접속되어 있다.
전력 회수 회로는 PDP(10)로부터 회수 콘덴서 C1로 전력을 회수하는 로 사이드 전력 회수 회로와 회수된 전력을 회수 콘덴서 C1로부터 PDP(10)에 공급하는 하이 사이드 전력 회수 회로를 포함한다. 이러한 상세한 구성은 도 1, 10, 11, 13, 19, 20 등에 도시되어 있다.
예로서, 로 사이드 전력 회수 회로는, 예로서 실시형태 1의 도 1 등에서는, 회수 콘덴서 C1, 다이오드 D2, 스위칭 소자 S2, 및 코일 L1을 포함하는 회로에 해당한다. 도 10에서는, 회수 콘덴서 C1, 스위치 S2, 다이오드 D2, 및 코일 L1B를 포함하는 회로에 해당한다. 또한, 실시형태 2의 도 13 등에서는, 로 사이드 전력 회수 회로는, 회수 콘덴서 C1, 다이오드 D2, 스위칭 소자 S2와 코일 L1, 및 다이오드 D120과 스위칭 소자 S120을 포함하는 회로에 해당한다.
하이 사이드 전력 회수 회로는, 예로서 실시형태 1의 도 1 등에서는, 회수 콘덴서 C1, 다이오드 D1, 스위칭 소자 S1, 및 코일 L1을 포함하는 회로에 해당한다. 또한, 도 10에서는, 회수 콘덴서 C1, 스위치 S1, 다이오드 D1, 및 코일 L1A를 포함하는 회로에 해당한다. 또한, 실시형태 2의 도 13 등에서는, 하이 사이드 전력 회수 회로는, 회수 콘덴서 C1, 다이오드 D1, 스위칭 소자 S1과 코일 L1, 및 다이오드 D110과 스위칭 소자 S110을 포함하는 회로에 해당한다.
도 21A에서, 블록 90은 리셋 기간에 정(正)의 전압 Vsus를 공급하는 회로 블록이고, 또한 도 1 등에서 정전압 전원 V2와 스위칭 소자 S21을 포함하는 회로에 해당한다. 블록 91은 리셋 기간에 부(負)의 전압 Vad를 공급하는 회로 블록이고, 또한 도 1 등에서 정전압 전원 V3과 스위칭 소자 S22를 포함하는 회로에 해당한다.
주사 IC(IC(31))는 도 21B에 나타내는 바와 같이 구성되어 있고, 고압 측 스위치와 저압 측 스위치의 직렬 회로가 주사 전극의 수와 동일한 개수로 병렬로 접속되어 있는 회로이다. 고압 측 스위치의 고압 측 단부는 고압 측 입력 단자 P1에 공통으로 접속되어 있다. 각각의 저압 측 스위치의 저압 측 단부는 모두 저압 측 입력 단자 P2에 공통으로 접속되어 있다.
도 21A의 예에서는, 주사 IC(IC(31))의 고압 측 입력 단자 P1은 전압 Vsus를 공급하는 블록 90에 접속되고, 저압 측 스위치의 저압 측 입력 단자 P2는 전압 Vad를 공급하는 블록 91에 접속되어 있다. 또한, 유지 펄스 발생 회로의 출력이 주사 IC(IC(31))의 저압 측 입력 단자 P2에 접속되어 있다. 즉, 유지 기간 동안, 주사 IC(IC(31))의 저압 측 입력 단자 P2를 통하여 PDP(10)에 전류가 공급되거나 또는 PDP(10)로부터의 전류가 유출된다.
도 21A에 나타낸 회로 토폴로지에 있어서, 이하와 같은 배열의 변형을 고려할 수 있다.
3-1 패턴 1
이 패턴에서는, 각각, 블록 A에 하이 사이드 유지 스위치가 배치되고, 블록 D에 로 사이드 유지 스위치가 배치되고, 블록 B에 Vset 격리 스위치가 배치되고, 또한 블록 C에 Vad 격리 스위치가 배치되어 있다. 블록 G, H, I, 및 L의 어느 하나에는 하이 사이드 전력 회수 회로가 배치되고, 블록 G, H, I, 및 L의 어느 하나에 로 사이드 전력 회수 회로가 또한 배치되어 있다.
이 패턴에서는, Vset 격리 회로와 Vad 격리 회로를 다이오드로 구성할 수 있으므로, 설치 면적을 감소시킬 수 있는 효과를 달성할 수 있다.
3-2 패턴 2
이 패턴에서는, 각각, 블록 A에 하이 사이드 유지 스위치가 배치되고, 블록 C에 로 사이드 유지 스위치가 배치되고, 블록 B에 Vset 격리 스위치가 배치되고, 또한 블록 D에 Vad 격리 스위치가 배치되어 있다. 블록 G, H, 및 L의 어느 하나에는 하이 사이드 전력 회수 회로가 배치되고, 블록 G, H, 및 L의 어느 하나에 로 사이드 전력 회수 회로가 또한 배치되어 있다.
이 패턴에서는, Vset 격리 회로와 Vad 격리 회로를 다이오드로 구성할 수 있으므로, 설치 면적을 감소시킬 수 있는 효과를 달성할 수 있다.
3-3 패턴 3
이 패턴에서는, 각각, 블록 B에 하이 사이드 유지 스위치가 배치되고, 블록 D에 로 사이드 유지 스위치가 배치되고, 블록 A에 Vset 격리 스위치가 배치되고, 또한 블록 F에 Vad 격리 스위치가 배치되어 있다. 이 경우에, Vad 격리 스위치가 주 방전 통로에 삽입되어 있으므로, Vad 격리 스위치를 전류를 한 방향으로만 흐르게 하는 다이오드로 구성할 수 없다. Vad 격리 스위치는 전류를 양방향으로 흐르게 하고 또한 도통을 제어할 수 있는 MOSFET 등의 스위칭 소자로 구성되어야 한다.
블록 H, K, 및 L의 어느 하나에는 하이 사이드 전력 회수 회로가 배치되고, 블록 H, K, 및 L의 어느 하나에 로 사이드 전력 회수 회로가 배치되어 있다.
이 패턴에서는, Vset 격리 회로를 다이오드로 구성할 수 있다.
3-4 패턴 4
이 패턴에서는, 각각, 블록 B에 하이 사이드 유지 스위치가 배치되고, 블록 D에 로 사이드 유지 스위치가 배치되고, 블록 A에 Vset 격리 스위치가 배치되고, 또한 블록 C에 Vad 격리 스위치가 배치되어 있다. 블록 H, I, 및 L의 어느 하나에는 하이 사이드 전력 회수 회로가 배치되고, 블록 H, I, 및 L의 어느 하나에 로 사이드 전력 회수 회로가 또한 배치되어 있다.
이 패턴에서는, Vset 격리 회로와 Vad 격리 회로를 다이오드로 구성할 수 있으므로, 설치 면적을 감소시킬 수 있는 효과를 달성할 수 있다.
3-5 패턴 5
이 패턴에서는, 각각, 블록 B에 하이 사이드 유지 스위치가 배치되고, 블록 C에 로 사이드 유지 스위치가 배치되고, 블록 A에 Vset 격리 스위치가 배치되고, 또한 블록 D에 Vad 격리 스위치가 배치되어 있다. 블록 H 및 L의 어느 하나에는 하이 사이드 전력 회수 회로가 배치되고, 블록 H 또는 L의 어느 하나에 로 사이드 전력 회수 회로가 또한 배치되어 있다.
이 패턴에서는, Vset 격리 회로와 Vad 격리 회로를 다이오드로 구성할 수 있으므로, 설치 면적을 감소시킬 수 있는 효과를 달성할 수 있다.
3-6 패턴 6
이 패턴에서는, 각각, 블록 A에 하이 사이드 유지 스위치가 배치되고, 블록 D에 로 사이드 유지 스위치가 배치되고, 블록 E에 Vset 격리 스위치가 배치되고, 또한 블록 C에 Vad 격리 스위치가 배치되어 있다. 이 경우에, Vset 격리 스위치가 주 방전 통로에 삽입되어 있으므로, Vset 격리 스위치를 전류를 한 방향으로만 흐르게 하는 다이오드로 구성할 수 없다. 이것은 전류를 양방향으로 흐르게 하고 또한 도통을 제어할 수 있는 MOSFET 등의 스위칭 소자로 구성되어야 한다.
블록 H, I, J, 및 L의 어느 하나에는 하이 사이드 전력 회수 회로가 배치되고, 블록 H, I, J, 및 L의 어느 하나에 로 사이드 전력 회수 회로가 또한 배치되어 있다.
이 패턴에서는, Vad 격리 회로를 다이오드로 구성할 수 있다. Vset 격리 회로는 스위칭 소자로 구성하여야 한다.
3-7 패턴 7
이 패턴에서는, 각각, 블록 A에 하이 사이드 유지 스위치가 배치되고, 블록 C에 로 사이드 유지 스위치가 배치되고, 블록 E에 Vset 격리 스위치가 배치되고, 또한 블록 D에 Vad 격리 스위치가 배치되어 있다. 이 경우에, Vset 격리 스위치가 주 방전 통로에 삽입될 수도 있으므로, Vset 격리 스위치를 전류를 한 방향으로만 흐르게 하는 다이오드로 구성할 수 없다. 이것은 전류를 양방향으로 흐르게 하고 또한 도통을 제어할 수 있는 MOSFET 등의 스위칭 소자로 구성되어야 한다.
블록 H, J, 및 L의 어느 하나에는 하이 사이드 전력 회수 회로가 배치되고, 블록 H, J, 및 L의 어느 하나에 로 사이드 전력 회수 회로가 또한 배치되어 있다.
이 패턴에서는, Vad 격리 회로를 다이오드로 구성할 수 있다. Vset 격리 회로는 스위칭 소자로 구성하여야 한다.
3-8 패턴 8
이 패턴에서는, 각각, 블록 A에 하이 사이드 유지 스위치가 배치되고, 블록 D에 로 사이드 유지 스위치가 배치되고, 블록 B에 Vset 격리 스위치가 배치되고, 또한 블록 E에 Vad 격리 스위치가 배치되어 있다. 이 경우에, Vad 격리 스위치가 주 방전 통로에 삽입되어 있으므로, Vad 격리 스위치를 전류를 한 방향으로만 흐르게 하는 다이오드로 구성할 수 없다. 이것은 전류를 양방향으로 흐르게 하고 또한 도통을 제어할 수 있는 MOSFET 등의 스위칭 소자로 구성되어야 한다.
블록 G, H, K, 및 L의 어느 하나에는 하이 사이드 전력 회수 회로가 배치되고, 블록 G, H, K, 및 L의 어느 하나에 로 사이드 전력 회수 회로가 또한 배치되어 있다. 이 패턴에서는, Vset 격리 회로를 다이오드로 구성할 수 있다. Vad 격리 회로는 스위칭 소자로 구성하여야 한다.
이 패턴의 일례로서, 블록 A에 스위칭 소자 S5가 배치되고, 블록 B에 이것에 접속되는 병렬의 다이오드 D11과 스위칭 소자 S11이 배치되고, 블록 D에 스위칭 소자 S6이 배치되고, 블록 F에 스위칭 소자 S9가 배치되고, 블록 G에 하이 사이드 전력 회수 회로가 배치되고, 또한 블록 H에 로 사이드 전력 회수 회로가 배치된다.
3-9 효과
패턴 1 내지 패턴 8에서 리셋 기간의 정(正)의 피크 전압 Vset가 PDP(10)에 인가되는 경우에도, Vset 격리 스위치에 인가되는 전압은, 최대로 전압 Vset로부터 어드레스 전압(Vscn)을 감산하여 취득한 전압까지 상승하므로, 격리 스위치의 내압이 감소될 수 있다. 또한, Vset 격리 회로 또는 Vad 격리 회로의 어느 것에도 방전 전류가 흐르지 않으므로 회로 손실이 감소될 수 있다.
또한, 도 21A에서, 주사 IC(IC(31)의 고압 측 입력단에 전압 Vsus를 공급하는 블록 90이 접속되어 있다. 그러나, 전압 Vad를 공급하는 블록 91과 마찬가지로, 이것은 주사 IC(IC(31)의 저압 측 입력단에 접속되어도 좋다(이 경우, 도 1 등의 구성이 실현된다). 이 경우, 상기의 조합 중에서, 블록 L에 전력 회수 회로가 배치된 조합이 제거된다.
상기 패턴 1 내지 8에서, 전력 회수 회로의 위치에 따라서, 이하의 효과를 얻을 수 있다. 전력 회수 회로를 블록 G 또는 I에 배치함으로써, 하이 사이드 전력 회수 회로의 다이오드 또는 로 사이드 전력 회수 회로의 스위치의 내압을 낮출 수 있다. 또한, 전력 회수 회로를 블록 H, K 또는 L에 배치함으로써, 회수 전류가 격리 회로를 통과하지 않으므로, 격리 회로에서의 손실이 감소되고, 그 결과, 회수 효율이 향상될 수 있다.
간단히 말해서, 전력 회수 회로가 배치되어 있는 블록과 PDP(10)와의 사이에 격리 회로가 배치되어 있지 않은 경우(예로서, 전력 회수 회로가 블록 K 또는 L에 배치되어 있는 경우), 회수 전류가 격리 회로를 통과하지 않으므로, 격리 회로에서의 손실이 감소되고, 그 결과, 회수 효율이 향상될 수 있다. 이 효과를 "전류 어드밴티지(advantage)"라고 한다. 또한, 전력 회수 회로가 배치되어 있는 블록이, 격리 회로가 배치되어 있는 블록에 대하여 PDP 측에 배치되어 있는 경우(예로서, 전 력 회수 회로가 블록 G, H 또는 I에 배치되어 있는 경우), 전력 회수 회로에는 최대로 유지 전압 Vsus가 인가되고, 이에 따라서 전력 회수 회로에 포함된 다이오드 또는 스위치의 내압이 감소될 수 있다(이 효과를 "전압 어드밴티지"라고 한다). 상기의 관점은 이하의 실시형태에서도 동일하다. 예로서, 최적 구동 조건이 높은 초기화 전압(Vset, Vad)을 필요로 하면, 전압 어드밴티지에 우위를 부여한 구성이 적합하다. 패널 용량이 크고 회수되는 전력이 높은(회수 전류가 큰) 경우 및/또는 회수에 허용된 시간이 짧은 경우(회수 회로가 큰 경우), 전류 어드밴티지에 우위를 부여한 구성이 적합하다. 회수 전류의 크기는, 유지 전압과, 패널 용량과, 유지 전압의 상승 또는 하강 시간의 역(逆)과의 적(積)에 따라 결정된다.
(실시형태 4)
도 22는 PDP 구동 회로에 있어서의 회로 토폴로지의 다른 예를 나타내는 도면이다.
도 22의 예에서는, 주사 IC(IC(31))의 고압 측 입력 단자 P1은 전압 Vsus를 공급하는 블록 90에 접속되고, 저압 측 스위치의 저압 측 입력 단자 P2는 전압 Vad를 공급하는 블록 91에 접속되어 있다. 또한, 유지 펄스 발생 회로의 고압 측 출력(Vsus)이 주사 IC(IC(31))의 고압 측 입력 단자 P1에 접속되고, 저압 측 출력(접지)이 저압 측 입력 단자 P2에 접속되어 있다. 즉, 유지 기간 동안, 주사 IC(IC(31))의 고압 측 입력 단자 P1을 통하여 PDP(10)에 전류가 공급되고, 또한 저압 측 입력 단자 P2를 통하여 PDP(10)로부터의 전류가 유출된다.
도 22에 나타낸 회로 토폴로지에 있어서, 이하와 같은 배열의 변형을 고려할 수 있다.
4-1 패턴 1
이 패턴에서는, 각각, 블록 A에 하이 사이드 유지 스위치가 배치되고, 블록 D에 로 사이드 유지 스위치가 배치되고, 블록 B에 Vset 격리 스위치가 배치되고, 또한 블록 C에 Vad 격리 스위치가 배치되어 있다. 블록 E, F, G, 또는 H의 어느 하나에는 하이 사이드 전력 회수 회로가 배치되고, 블록 E, F, G, 또는 H의 어느 하나에 로 사이드 전력 회수 회로가 또한 배치되어 있다.
4-2 패턴 2
이 패턴에서는, 각각, 블록 B에 하이 사이드 유지 스위치가 배치되고, 블록 D에 로 사이드 유지 스위치가 배치되고, 블록 A에 Vset 격리 스위치가 배치되고, 또한 블록 C에 Vad 격리 스위치가 배치되어 있다. 블록 F, G, 또는 H의 어느 하나에는 하이 사이드 전력 회수 회로가 배치되고, 블록 F, G, 또는 H의 어느 하나에 로 사이드 전력 회수 회로가 또한 배치되어 있다.
4-3 패턴 3
이 패턴에서는, 각각, 블록 A에 하이 사이드 유지 스위치가 배치되고, 블록 C에 로 사이드 유지 스위치가 배치되고, 블록 B에 Vset 격리 스위치가 배치되고, 또한 블록 D에 Vad 격리 스위치가 배치되어 있다. 블록 E, G, 및 H의 어느 하나에는 하이 사이드 전력 회수 회로가 배치되고, 블록 E, G, 및 H의 어느 하나에 로 사이드 전력 회수 회로가 또한 배치되어 있다.
4-4 패턴 4
이 패턴에서는, 각각, 블록 B에 하이 사이드 유지 스위치가 배치되고, 블록 C에 로 사이드 유지 스위치가 배치되고, 블록 A에 Vset 격리 스위치가 배치되고, 또한 블록 D에 Vad 격리 스위치가 배치되어 있다. 블록 G 또는 H에 하이 사이드 전력 회수 회로가 배치되고, 또한 블록 G 또는 H에 로 사이드 전력 회수 회로가 또한 배치되어 있다.
상기 패턴 1 내지 4에서는, Vset 격리 회로와 Vad 격리 회로를 다이오드로 구성할 수 있으므로, 패키지 면적을 감소시킬 수 있는 효과를 달성할 수 있다. 또한, 방전 전류가 Vset 격리 회로나 또는 Vad 격리 회로를 흐르지 않으므로, 회로 손실이 감소될 수 있다.
(실시형태 5)
도 23은 PDP 구동 회로에 있어서의 회로 토폴로지의 다른 예를 나타내는 도면이다. 도 23의 예에서는, 주사 IC(IC(31))의 고압 측 입력 단자 P1은 전압 Vsus를 공급하는 블록 90에 접속되고, 저압 측 스위치의 저압 측 입력 단자 P2는 전압 Vad를 공급하는 블록 91에 접속되어 있다. 또한, 유지 펄스 발생 회로의 고압 측 출력(Vsus)이 주사 IC(IC(31))의 저압 측 입력 단자 P2에 접속되고, 저압 측 출력(접지)이 고압 측 입력 단자 P1에 접속되어 있다. 즉, 유지 기간 동안, 주사 IC(IC(31))의 저압 측 입력 단자 P2를 통하여 PDP(10)에 전류가 공급되고, 또한 고압 측 입력 단자 P1을 통하여 PDP(10)로부터의 전류가 유출된다.
도 23에 나타낸 회로 토폴로지에 있어서, 이하와 같은 배열의 변형을 고려할 수 있다.
5-1 패턴 1
이 패턴에서는, 각각, 블록 D에 하이 사이드 유지 스위치가 배치되고, 블록 A에 로 사이드 유지 스위치가 배치되고, 블록 C에 Vset 격리 스위치가 배치되어 있다. Vad 격리 회로는 배치되어 있지 않다. 블록 E, F, 또는 H의 어느 하나에는 하이 사이드 전력 회수 회로가 배치되고, 블록 E, F, 또는 H의 어느 하나에 로 사이드 전력 회수 회로가 또한 배치되어 있다.
5-2 패턴 2
이 패턴에서는, 각각, 블록 C에 하이 사이드 유지 스위치가 배치되고, 블록 A에 로 사이드 유지 스위치가 배치되고, 블록 D에 Vset 격리 스위치가 배치되어 있다. Vad 격리 회로는 배치되어 있지 않다. 블록 E, 또는 H의 어느 하나에는 하이 사이드 전력 회수 회로가 배치되고, 블록 E, 또는 H의 어느 하나에 로 사이드 전력 회수 회로가 또한 배치되어 있다.
상기 패턴 1 및 2에서는, 리셋 기간 동안 부(負)의 피크 전압 Vad가 인가되는 경우에도 로 사이드 유지 스위치의 드레인 전압이 정(正)으로 유지되므로, Vad 격리 회로가 필요하지 않다. 이 경우, 주사 IC의 하이 사이드 스위치가 격리 스위치의 기능을 실행한다. 그러나, 이것은 주사 IC의 방전의 선택(온(on) 어드레스 동작)에 이용되는 전압 V4가 전압 Vad보다 큰 경우에 효과적이다.
(실시형태 6)
도 24는 PDP 구동 회로에 있어서의 회로 토폴로지의 다른 예를 나타내는 도면이다.
도 24의 예에서는, 주사 IC(IC(31))의 고압 측 입력 단자 P1은 전압 Vsus를 공급하는 블록 90에 접속되고, 저압 측 스위치의 저압 측 입력 단자 P2는 전압 Vad를 공급하는 블록 91에 접속되어 있다. 또한, 유지 펄스 발생 회로의 출력이 주사 IC(IC(31))의 고압 측 입력 단자 P1에 접속되어 있다. 즉, 유지 기간 동안, 주사 IC(IC(31))의 고압 측 입력 단자 P1을 통하여, PDP(10)에 전류가 공급되거나, 또는 PDP(10)로부터의 전류가 유출된다.
도 24에 나타낸 회로 토폴로지에 있어서, 이하와 같은 배열의 변형을 고려할 수 있다.
6-1 패턴 1
이 패턴에서는, 각각, 블록 A에 하이 사이드 유지 스위치가 배치되고, 블록 D에 로 사이드 유지 스위치가 배치되고, 블록 B에 Vset 격리 스위치가 배치되어 있다. Vad 격리 회로는 배치되어 있지 않다. 블록 E, F, 또는 H의 어느 하나에는 하이 사이드 전력 회수 회로가 배치되고, 블록 E, F, 또는 H의 어느 하나에 로 사이드 전력 회수 회로가 또한 배치되어 있다.
6-2 패턴 2
이 패턴에서는, 각각, 블록 B에 하이 사이드 유지 스위치가 배치되고, 블록 D에 로 사이드 유지 스위치가 배치되고, 블록 A에 Vset 격리 스위치가 배치되어 있다. Vad 격리 회로는 배치되어 있지 않다. 블록 F 및 H의 어느 하나에는 하이 사이드 전력 회수 회로가 배치되고, 또한 동시에 블록 F 및 H의 어느 하나에 로 사이드 전력 회수 회로가 또한 배치되어 있다.
상기 패턴 1 및 2에서는, 리셋 기간 동안 부(負)의 피크 전압 Vad가 인가되는 경우에도 로 사이드 유지 스위치의 드레인 전압이 정(正)으로 유지되므로, Vad 격리 회로가 필요하지 않다. 이 경우, 주사 IC의 하이 사이드 스위치가 격리 스위치의 기능을 실행한다.
본 발명을 특정 실시형태에 대하여 설명하였지만, 당업자에게는, 기타의 많은 변형예, 정정, 및 기타 용도가 있을 수 있는 것은 분명하다. 따라서, 본 발명은 첨부된 청구 범위에 정의된 것을 제외하고는 여기에서의 특정 개시에 한정되지 않는 것을 이해하여야 한다.
본 출원은, 일본국 특허 출원 제2005-149045호(2005년 5월 23일 출원)에 관련된 것이며, 그 내용은 참조로서 여기에 포함된다.
본 발명은, 전력 회수 회로를 포함하고 또한 주 방전 통로의 임피던스를 감소시킴으로써, 무효 전력 소비를 감소시킬 수 있는 PDP 구동 회로 및 플라즈마 디스플레이 장치에 유용하고, 특히, 구동 회로를 구성하는 소자의 수를 감소시켜서 설치 면적을 감축할 수 있고 또한 변형이 적은 구동 파형을 생성할 수 있는 PDP 구동 회로 및 플라즈마 디스플레이 장치에 유용하다.

Claims (38)

  1. 복수의 주사 전극과 유지 전극을 구비한 플라즈마 디스플레이 패널을 구동하기 위한 플라즈마 디스플레이 패널 구동 회로로서,
    고압 측에 배치된 주 스위칭 소자와 저압 측에 배치된 주 스위칭 소자를 포함하고, 제1전원의 출력 전압에 따라서 상기 주 스위칭 소자를 동작시킴으로써 펄스 전압을 생성하고, 또한 이 펄스 전압을 플라즈마 디스플레이 패널의 주사 전극 및/또는 유지 전극에 인가할 수 있는 펄스 전압 발생 회로와,
    상기 제1전원의 출력 전압보다 높은 전압을 출력하는 제2전원으로부터의 출력 전압에 따라서 리셋(reset) 전압을 생성하고, 또한 이 리셋 전압을 플라즈마 디스플레이 패널에 인가할 수 있는 리셋 전압 발생 회로를 구비하고,
    상기 펄스 전압 발생 회로는, 상기 리셋 전압 발생 회로에 의해서 출력된 전압이 상기 제1전원에 역방향으로 인가되는 것을 방지할 수 있는 제1다이오드(D11)와, 이 제1다이오드에 병렬로 접속된 제1스위칭 소자(S11)를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  2. 제1항에 있어서, 고압 측 주 스위칭 소자가 제1다이오드의 양극 측에 배치된 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  3. 제1항에 있어서, 고압 측 주 스위칭 소자가 제1다이오드의 음극 측에 배치된 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  4. 제2항 또는 제3항에 있어서, 플라즈마 디스플레이 패널의 용량성 부하에 축적된 전력을 회수할 수 있는 전력 회수 회로로서, 제1다이오드의 양극 단자와 음극 단자의 어느 하나에 접속되어 있는 전력 회수 회로를 추가로 구비한 플라즈마 디스플레이 패널 구동 회로.
  5. 제2항 또는 제3항에 있어서, 플라즈마 디스플레이 패널의 용량성 부하에 축적된 전력을 회수할 수 있는 전력 회수 회로로서, 펄스 전압 발생 회로와 플라즈마 디스플레이와의 사이의 주 방전 통로에 접속되어 있는 전력 회수 회로를 추가로 구비한 플라즈마 디스플레이 패널 구동 회로.
  6. 제2항 또는 제3항에 있어서,
    플라즈마 디스플레이 패널의 용량성 부하에 축적된 전력을 회수할 수 있는 전력 회수 회로와,
    어드레스 방전용 전압을 인가하기 위한 주사 전극을 선택할 수 있고, 또한 고압 측과 저압 측에 입력 단자를 갖는 회로인 주사(走査) IC를 추가로 구비하고,
    상기 전력 회수 회로는 상기 주사 IC의 고압 측과 저압 측의 어느 하나의 입력 단자에 접속되어 있는 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  7. 제2항 또는 제3항에 있어서,
    플라즈마 디스플레이 패널의 용량성 부하로부터 회수된 전력을 플라즈마 디스플레이 패널에 공급할 수 있는 전력 회수 회로로서, 제1다이오드의 양극 단자와 음극 단자의 어느 하나에 접속되어 있는 전력 회수 회로를 추가로 구비한 플라즈마 디스플레이 패널 구동 회로.
  8. 제2항 또는 제3항에 있어서,
    플라즈마 디스플레이 패널의 용량성 부하로부터 회수된 전력을 플라즈마 디스플레이 패널에 공급할 수 있는 전력 회수 회로로서, 펄스 전압 발생 회로와 플라즈마 디스플레이와의 사이의 주 방전 통로에 접속되어 있는 전력 회수 회로를 추가로 구비한 플라즈마 디스플레이 패널 구동 회로.
  9. 제2항 또는 제3항에 있어서,
    플라즈마 디스플레이 패널의 용량성 부하로부터 회수된 전력을 플라즈마 디스플레이 패널에 공급할 수 있는 전력 회수 회로와,
    어드레스 방전용 전압을 인가하기 위한 주사 전극을 선택할 수 있고, 또한 고압 측과 저압 측에 입력 단자를 갖는 회로인 주사 IC를 추가로 구비하고,
    상기 전력 회수 회로는 상기 주사 IC의 고압 측과 저압 측의 어느 하나의 입력 단자에 접속되어 있는 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회 로.
  10. 복수의 주사 전극과 유지 전극을 구비한 플라즈마 디스플레이 패널을 구동하기 위한 플라즈마 디스플레이 패널 구동 회로로서,
    고압 측에 배치된 주 스위칭 소자와 저압 측에 배치된 주 스위칭 소자를 포함하고, 제1전원의 출력 전압에 따라서 상기 주 스위칭 소자를 동작시킴으로써 펄스 전압을 생성하고, 또한 이 펄스 전압을 플라즈마 디스플레이 패널의 주사 전극 및/또는 유지 전극에 인가할 수 있는 펄스 전압 발생 회로와,
    상기 제1전원의 출력 전압보다 낮은 전압을 출력하는 제3전원으로부터의 출력 전압에 따라서 제2리셋 전압을 생성하고, 또한 이 제2리셋 전압을 플라즈마 디스플레이 패널에 인가할 수 있는 제2리셋 전압 발생 회로와,
    이 제2리셋 전압 발생 회로에 의한 출력 전압이, 상기 제1전원에 역방향으로 인가되는 것을 방지할 수 있는 제2다이오드(D12)와,
    이 제2다이오드에 병렬로 접속된 제2스위칭 소자(S12)를 구비한 플라즈마 디스플레이 패널 구동 회로.
  11. 제10항에 있어서, 저압 측 주 스위칭 소자가 제2다이오드의 음극 측에 배치된 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  12. 제10항에 있어서, 저압 측 주 스위칭 소자가 제2다이오드의 양극 측에 배치 된 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  13. 제11항 또는 제12항에 있어서, 플라즈마 디스플레이 패널의 용량성 부하에 축적된 전력을 회수할 수 있는 전력 회수 회로로서, 제2다이오드의 양극과 음극의 어느 하나에 접속되어 있는 전력 회수 회로를 추가로 구비한 플라즈마 디스플레이 패널 구동 회로.
  14. 제11항 또는 제12항에 있어서, 플라즈마 디스플레이 패널의 용량성 부하에 축적된 전력을 회수할 수 있는 전력 회수 회로로서, 펄스 전압 발생 회로와 플라즈마 디스플레이 패널과의 사이의 주 방전 통로에 접속되어 있는 전력 회수 회로를 추가로 구비한 플라즈마 디스플레이 패널 구동 회로.
  15. 제11항 또는 제12항에 있어서,
    플라즈마 디스플레이 패널의 용량성 부하에 축적된 전력을 회수할 수 있는 전력 회수 회로와,
    어드레스 방전용 전압을 인가하기 위한 주사 전극을 선택할 수 있고, 또한 고압 측과 저압 측에 입력 단자를 갖는 회로인 주사 IC를 추가로 구비하고,
    상기 전력 회수 회로는 상기 주사 IC의 고압 측의 입력 단자와 저압 측의 입력 단자의 어느 하나에 접속되어 있는 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  16. 제11항 또는 제12항에 있어서,
    플라즈마 디스플레이 패널의 용량성 부하로부터 회수된 전력을 플라즈마 디스플레이 패널에 공급할 수 있는 전력 회수 회로로서, 제2다이오드의 양극 단자와 음극 단자의 어느 하나에 접속되어 있는 전력 회수 회로를 추가로 구비한 플라즈마 디스플레이 패널 구동 회로.
  17. 제11항 또는 제12항에 있어서,
    플라즈마 디스플레이 패널의 용량성 부하로부터 회수된 전력을 플라즈마 디스플레이 패널에 공급할 수 있는 전력 회수 회로로서, 펄스 전압 발생 회로와 플라즈마 디스플레이 패널과의 사이의 주 방전 통로에 접속되어 있는 전력 회수 회로를 추가로 구비한 플라즈마 디스플레이 패널 구동 회로.
  18. 제11항 또는 제12항에 있어서,
    플라즈마 디스플레이 패널의 용량성 부하로부터 회수된 전력을 플라즈마 디스플레이 패널에 공급할 수 있는 전력 회수 회로와,
    어드레스 방전용 전압을 인가하기 위한 주사 전극을 선택할 수 있고, 또한 고압 측과 저압 측에 입력 단자를 갖는 회로인 주사 IC를 추가로 구비하고,
    상기 전력 회수 회로는 상기 주사 IC의 고압 측과 저압 측의 어느 하나의 입력 단자에 접속되어 있는 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회 로.
  19. 복수의 주사 전극과 유지 전극을 구비한 플라즈마 디스플레이 패널을 구동하기 위한 플라즈마 디스플레이 패널 구동 회로로서,
    고압 측에 배치된 주 스위칭 소자와 저압 측에 배치된 주 스위칭 소자를 포함하고, 제1전원의 출력 전압에 따라서 상기 주 스위칭 소자를 동작시킴으로써 펄스 전압을 생성하고, 또한 이 펄스 전압을 플라즈마 디스플레이 패널의 주사 전극 및/또는 유지 전극에 인가할 수 있는 펄스 전압 발생 회로와,
    상기 제1전원의 출력 전압보다 높은 전압을 출력하는 제2전원으로부터의 출력 전압에 따라서 리셋 전압을 생성하고, 또한 이 리셋 전압을 플라즈마 디스플레이 패널에 인가할 수 있는 리셋 전압 발생 회로와,
    이 리셋 전압 발생 회로에 의한 출력 전압이, 상기 제1전원에 역방향으로 인가되는 것을 방지할 수 있는 제1다이오드(D11)와,
    플라즈마 디스플레이 패널의 용량성 부하와 공진하고 또한 플라즈마 디스플레이 패널에 축적된 전력을 회수할 수 있는 제1전력 회수 회로와,
    이 회수된 전력을 디스플레이 패널에 공급할 수 있는 제2전력 회수 회로와,
    상기 제1전원으로 전류를 흐르게 하면서 상기 제1전원으로부터 주사 전극으로 흐르는 전류를 차단하는 제3다이오드(D110)와,
    이 제3다이오드에 직렬로 접속되어서 상기 제1전원으로의 전류의 흐름 및 차단을 제어할 수 있는 스위칭 소자(S110)를 구비한 플라즈마 디스플레이 패널 구동 회로.
  20. 제19항에 있어서, 저압 측 주 스위칭 소자가 제1다이오드의 양극 측에 배치된 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  21. 제19항에 있어서, 저압 측 주 스위칭 소자가 제1다이오드의 음극 측에 배치된 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  22. 제20항 또는 제21항에 있어서, 제1다이오드의 양극과 음극의 어느 하나에 전력 회수 회로가 접속되어 있는 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  23. 제20항 또는 제21항에 있어서, 펄스 전압 발생 회로와 플라즈마 디스플레이 패널과의 사이의 주 방전 통로에 전력 회수 회로가 접속되어 있는 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  24. 제20항 또는 제21항에 있어서,
    어드레스 방전용 전압을 인가하기 위한 주사 전극을 선택할 수 있고, 또한 고압 측과 저압 측에 입력 단자를 갖는 회로인 주사 IC를 추가로 구비하고,
    상기 주사 IC의 고압 측의 입력 단자와 저압 측의 입력 단자의 어느 하나에 제1전력 회수 회로가 접속되어 있는 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  25. 제20항 또는 제21항에 있어서, 제1다이오드의 양극과 음극의 어느 하나에 제2전력 회수 회로가 접속되어 있는 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  26. 제20항 또는 제21항에 있어서, 펄스 전압 발생 회로와 플라즈마 디스플레이 패널과의 사이의 주 방전 통로에 제2전력 회수 회로가 접속되어 있는 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  27. 제20항 또는 제21항에 있어서,
    어드레스 방전용 전압을 인가하기 위한 주사 전극을 선택할 수 있고, 또한 고압 측과 저압 측에 입력 단자를 갖는 회로인 주사 IC를 추가로 구비하고,
    상기 주사 IC의 고압 측과 저압 측의 어느 하나의 입력 단자에 제2전력 회수 회로가 접속되어 있는 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  28. 복수의 주사 전극과 유지 전극을 구비한 플라즈마 디스플레이 패널을 구동하기 위한 플라즈마 디스플레이 패널 구동 회로로서,
    고압 측에 배치된 주 스위칭 소자와 저압 측에 배치된 주 스위칭 소자를 포 함하고, 제1전원의 출력 전압에 따라서 상기 주 스위칭 소자를 동작시킴으로써 펄스 전압을 생성하고, 또한 이 펄스 전압을 플라즈마 디스플레이 패널의 주사 전극 및/또는 유지 전극에 인가할 수 있는 펄스 전압 발생 회로와,
    상기 제1전원의 출력 전압보다 낮은 전압을 출력하는 제3전원으로부터의 출력 전압에 따라서 제2리셋 전압을 생성하고, 또한 이 리셋 전압을 플라즈마 디스플레이 패널에 인가할 수 있는 제2리셋 전압 발생 회로와,
    이 제2리셋 전압 발생 회로에 의한 출력 전압이, 상기 제1전원에 역방향으로 인가되는 것을 방지할 수 있는 제2다이오드(D12)와,
    플라즈마 디스플레이 패널의 용량성 부하와 공진하고 또한 플라즈마 디스플레이 패널에 축적된 전력을 회수할 수 있는 제1전력 회수 회로와,
    이 회수된 전력을 플라즈마 디스플레이 패널에 공급할 수 있는 제2전력 회수 회로와,
    상기 제1전원으로부터 접지로 흐르는 전류를 차단할 수 있는 제4다이오드(D120)와,
    이 제4다이오드에 직렬로 접속되어서 이 제4다이오드(D120)를 통한 접지로부터의 전류의 흐름 및 차단을 제어할 수 있는 제4스위칭 소자(D110)를 구비한 플라즈마 디스플레이 패널 구동 회로.
  29. 제28항에 있어서, 저압 측 주 스위칭 소자가 제2다이오드의 고압 측에 배치된 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  30. 제28항에 있어서, 저압 측 주 스위칭 소자가 제2다이오드의 저압 측에 배치된 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  31. 제29항 또는 제30항에 있어서, 제2다이오드의 양극과 음극의 어느 하나에 제1전력 회수 회로가 접속되어 있는 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  32. 제29항 또는 제30항에 있어서, 펄스 전압 발생 회로와 플라즈마 디스플레이 패널과의 사이의 주 방전 통로에 제1전력 회수 회로가 접속되어 있는 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  33. 제29항 또는 제30항에 있어서,
    어드레스 방전용 전압을 인가하기 위한 주사 전극을 선택할 수 있고, 또한 고압 측과 저압 측에 입력 단자를 갖는 회로인 주사 IC를 추가로 구비하고,
    상기 주사 IC의 고압 측의 입력 단자와 저압 측의 입력 단자의 어느 하나에 제1전력 회수 회로가 접속되어 있는 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  34. 제29항 또는 제30항에 있어서, 제2다이오드의 양극과 음극의 어느 하나에 제 2전력 회수 회로가 접속되어 있는 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  35. 제29항 또는 제30항에 있어서, 펄스 전압 발생 회로와 플라즈마 디스플레이 패널과의 사이의 주 방전 통로에 제2전력 회수 회로가 접속되어 있는 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  36. 제29항 또는 제30항에 있어서,
    어드레스 방전용 전압을 인가하기 위한 주사 전극을 선택할 수 있고, 또한 고압 측과 저압 측에 입력 단자를 갖는 주사 IC를 추가로 구비하고,
    상기 주사 IC의 고압 측과 저압 측의 어느 하나의 입력 단자에 제2전력 회수 회로가 접속되어 있는 것을 특징으로 하는 플라즈마 디스플레이 패널 구동 회로.
  37. 복수의 주사 전극과 유지 전극을 구비한 플라즈마 디스플레이 패널 구동 회로로서,
    고압 측에 배치된 하이 사이드(high-side) 주 스위칭 소자(S5)와 저압 측에 배치된 로 사이드(low-side) 주 스위칭 소자(S6)를 포함하고, 제1전원(V1)의 출력 전압에 따라서 상기 주 스위칭 소자를 동작시킴으로써 펄스 전압을 생성하고, 또한 이 펄스 전압을 플라즈마 디스플레이 패널의 주사 전극 및/또는 유지 전극에 인가하는 펄스 전압 발생 회로와,
    상기 제1전원의 출력 전압보다 높은 전압을 출력하는 제2전원(V2)으로부터의 출력 전압(Vset)에 따라서 제1리셋 전압을 생성하고, 또한 이 제1리셋 전압을 플라즈마 디스플레이 패널에 인가하는 제1리셋 전압 발생 회로(V2, S21)와,
    상기 제1전원의 출력 전압보다 낮은 전압을 출력하는 제3전원(V3)으로부터의 출력 전압(Vad)에 따라서 제2리셋 전압을 생성하고, 또한 이 제2리셋 전압을 플라즈마 디스플레이 패널에 인가할 수 있는 제2리셋 전압 발생 회로(V3, S22)와,
    하이 사이드 주 스위칭 소자(S5)의 저압 측에 접속되어서 이 리셋 전압 발생 회로에 의한 출력 전압이, 상기 제1전원에 역방향으로 인가되는 것을 방지할 수 있는 다이오드(D11)와,
    이 다이오드에 병렬로 접속된 스위칭 소자(S11)와,
    주 방전 통로에 삽입되어서, 상기 제2리셋 전압 발생 회로에 의한 출력 전압이, 상기 제1전원의 기준 전위에 역방향으로 인가되는 것을 방지할 수 있는 스위칭 소자(S9)와,
    플라즈마 디스플레이 패널의 용량성 부하에 축적된 전력을 회수할 수 있는 제1전력 회수 회로(C1, S2, D2, L1B)와,
    이 회수된 전력을 플라즈마 디스플레이 패널에 공급할 수 있는 제2전력 회수 회로(C1, S1, D1, L1A)와,
    어드레스 방전용 전압을 인가하기 위한 주사 전극을 선택할 수 있고, 또한 고압 측과 저압 측에 입력 단자를 갖는 회로인 주사(走査) IC(IC31)를 구비하고, 또한
    상기 제2전력 회수 회로는 하이 사이드 주 스위칭 소자와 다이오드를 접속하는 노드에 접속되어 있고,
    상기 제1전력 회수 회로는 상기 하이 사이드 주 스위칭 소자에 접속되어 있지 않은 다이오드의 하나의 단자에 접속되어 있으며,
    상기 제1리셋 전압 발생 회로는 주사 IC의 고압 측에 접속되어 있고, 상기 제2리셋 전압 발생 회로는 주사 IC의 저압 측에 접속되어 있는 것을 특징으로 하는 플라즈마 디스플레이 구동 회로.
  38. 복수의 주사 전극 및 유지 전극을 구비한 플라즈마 디스플레이 패널과,
    이 플라즈마 디스플레이 패널을 구동할 수 있는 제1항, 제10항, 제19항, 제28항 또는 제37항에 의한 플라즈마 디스플레이 패널 구동 회로를 포함하는 플라즈마 디스플레이 장치.
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