KR20080007682A - 기판과 나노튜브 부직물을 구비하는 구조물 - Google Patents

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Abstract

본 발명에는 메모리 셀 등과 같은 전자 기계식 회로와 그 제조 방법이 개시되어 있다. 상기 전자 기계식 회로는, 기판의 표면으로부터 연장되는 지지부 및 전기 전도성 트레이스를 구비하는 구조물과, 상기 전기 전도성 트레이스와 교차하는 상기 지지부에 의해 현수되며 각각 하나 이상의 나노튜브를 구비하는 나노튜브 리본을 포함한다. 상기 전자 기계식 회로 요소는 기판의 표면으로부터 연장되는 지지부 및 전기 전도성 트레이스를 구비하는 구조물을 마련함으로써 제조된다. 상기 지지부 위에 나노튜브 층을 마련하고, 이 나노튜브 층의 일부를 선택적으로 제거하여 상기 전기 전도성 트레이스와 교차하는 나노튜브의 리본을 형성한다. 각 리본은 하나 이상의 나노튜브를 포함한다.

Description

기판과 나노튜브 부직물을 구비하는 구조물{STRUCTURE HAVING A SUBSTRATE AND A NONWOVEN NANOTUBE FABRIC}
본 발명은 전자 장치에서 기억 장치로서 사용하기 위한 비휘발성 기억 장치에 관한 것이며, 보다 구체적으로는 전자 기계식 소자를 개개의 메모리 셀로서 사용하는 비휘발성 메모리 어레이에 관한 것이다.
전자 장치의 메모리 셀에 있어서 낮은 비용, 비휘발성, 고밀도, 저전력 및 고속은 중요한 특징이다. 통상의 메모리 솔루션으로는 ROM, PROM, EPROM, EEPROM, DRAM 및 SRAM 등이 있다.
ROM은 비교적 저렴하지만 재기록이 불가능하다. PROM은 전기적으로 프로그램될 수 있지만 단 한번의 쓰기 주기만을 갖는다. EPROM은 ROM과 PROM에 비해 읽기 주기가 빠르지만, 소거 시간이 비교적 길고 소수의 읽기/쓰기 주기에서만 신뢰성을 갖는다. EEPROM(또는 "플래쉬")은 비싸지 않고 전력 소모량이 작지만, 쓰기 주기(ms)가 길고 DRAM 또는 SRAM에 비해 비교적 속도가 낮다. 또한, 플래쉬는 읽기/쓰기 주기의 회수가 한정되어 있어, 장기 신뢰성이 낮다. ROM, PROM, EPROM 및 EEPROM은 모두 비휘발성이며, 이는 메모리로의 전력 공급이 중단되는 경우에 메모 리는 메모리 셀에 저장된 정보를 계속 유지한다는 것을 의미한다.
DRAM은 커패시터의 기능을 하는 트랜지스터 게이트 상에 전하를 저장하지만 수밀리초마다 전기적으로 재생되어야 하므로, 커패시터가 방전되기 전에 메모리의 내용을 "재생"하기 위해 별도의 회로를 필요로 함으로써 그 시스템의 설계가 복잡하다. SRAM은 재생될 필요가 없고 DRAM에 비해 빠르지만, 밀도가 낮고 DRAM에 비해 비싸다. SRAM과 DRAM은 모두 휘발성이며, 이는 메모리로의 전력 공급이 중단되는 경우에 메모리는 메모리 셀에 저장된 정보를 잃는다는 것을 의미한다.
따라서, 기존의 기술은 비휘발성이면 임의 접근이 불가능하고, 밀도가 낮으며, 비싸고, 회로 기능의 신뢰성이 높은 상태로 복수 회 기록할 수 있는 성능이 제한되며, 또는 휘발성이면 시스템 설계가 복잡하거나 밀도가 낮다. 이러한 단점을 해결하기 위하여 몇몇 새로운 기술이 시도되었다.
예컨대, 자기 RAM(MRAM) 또는 강자성 RAM(FRAM)은 자화 방향 또는 강자성 영역을 이용하여 비휘발성 메모리 셀을 생성한다. MRAM은 비등방성 자기 저항 또는 강자성 재료의 거대 자기 저항을 갖는 자기 저항성 메모리 소자를 이용하여 비휘발성을 발생시킨다. 전술한 2가지 타입의 메모리 셀은 모두 비교적 저항이 크고 밀도가 낮다. 또한, 자기 터널 접합에 기초한 다른 메모리 셀도 시험되었지만, 대규모로 시판되는 MRAM 장치에 이르지는 못하였다. FRAM은 강유전성 박막 커패시터를 이용하는 것을 제외하고는 DRAM과 유사한 회로 아키텍쳐를 사용한다. 상기 커패시터는 외부에서 인가된 전계가 제거된 이후에 그 전기 분극을 유지하여 비휘발성 메모리를 생성하도록 되어 있다. FRAM은 메모리 셀의 크기가 크다는 문제가 있어, 대규모 집적 소자로서 제조하기 어렵다. 미국 특허 제4,853,893호, 제4,888,630호, 제5,198,994호를 참조하라.
비휘발성 메모리를 갖는 다른 기술로는 상변화 메모리가 있다. 이 기술은 셀레늄 또는 텔루르 등과 같은 성분을 포함하는 박막 합금에서의 구조적 상변화를 통해 정보를 저장한다. 이들 합금은 결정질 상태 및 비정질 상태 모두에서 안정하게 유지되도록 되어 있어, 쌍안정 스위치를 형성할 수 있다. 비휘발성 조건은 충족되지만, 상기 기술은 작동이 느리고, 제조하기 어려우며, 신뢰성도 좋지 않다는 문제가 있어, 상품화 상태에는 이르지 못하였다. 미국 특허 제3,448,302호; 제4,845,533호; 제4,876,667호; 제6,044,008호를 참조하라.
또한, 와이어 크로스바 메모리(MWCM)가 제안되었다. 미국 특허 제6,128,214호, 제6,159,620호, 제6,198,655호를 참조하라. 이러한 메모리 제안에서는 분자를 쌍안정 스위치로서 여기고 있다. 2개의 와이어(금속 타입 또는 반도체 타입)는 분자의 층을 구비할 수도 있고, 분자 화합물이 중간에 개재될 수도 있다. "온" 또는 "오프" 상태로 만들기 위해, 화학적 결합과 전기 화학적 산화 또는 환원이 이용된다. 이러한 형태의 메모리는 매우 특수한 와이어 접합을 필요로 하며, 산화 환원 과정에서 발견되는 고유의 불안정으로 인해 비휘발성을 유지할 수 없다.
최근에 들어, 단일벽 카본 나노튜브 등과 같은 나노미터 수준의 와이어를 사용하여 메모리 셀의 기능을 하는 크로스바 접합을 형성하는 기억 장치가 제안되었다. 발명의 명칭이 "Nanoscopic Wire-Based Devices, Arrays, and Methods of Their Manufacture"인 WO 01/03208호와, 2000년 7월자 Science지 289호 94-97 페이 지에 Thomas Rueckes 등이 게재한 "Carbon Nanotube-Based Nonvolatile Random Access Memory for Molecular Computing"을 참조하라. 이하에서 상기 장치는 나노튜브 와이어 크로스바 메모리(NTWCMs)라 칭한다. 이러한 제안에 있어서, 다른 와이어 상에 현수된 개개의 단일벽 나노튜브는 메모리 셀을 형성한다. 전기 신호는 상기 2가지 와이어 중 하나에 또는 모두에 기록되어, 이들 와이어는 물리적으로 서로 끌어당기거나 서로 밀어내게 된다. 각 물리적 상태(즉, 서로 끌어당기거나 서로 밀어내는 상태의 와이어)는 전기적 상태에 상응한다. 서로 밀어내는 상태의 와이어는 개방 회로 접합에 해당한다. 서로 끌어당기는 상태의 와이어는 정류 접합을 형성하는 폐쇄 상태에 해당한다. 전기력이 상기 접합에서 제거되면, 이들 와이어는 그 물리적(그에 따라 전기적) 상태를 유지하여 비휘발성 메모리 셀을 형성한다.
지금까지의 NTWCM 제안은 메모리 셀용으로 요구되는 개개의 나노튜브를 성장시키기 위하여 지향 성장 기술 또는 자기(自己) 조립 기술에 의존한다. 현재로서 이러한 기술은 현대의 기술을 이용하여 상품화하기에 어려운 것으로 고려된다. 또한, 상기 기술은, 예컨대 이를 이용하여 신뢰 가능하게 성장될 수 있는 나노튜브의 길이 등과 같은 고유의 한계점을 갖고, 이렇게 성장된 나노튜브의 기하 구조의 통계학적 편차를 제어하기 곤란하다.
본 발명은 메모리 셀 등과 같은 전자 기계식 회로와 그 제조 방법을 제공한다. 상기 전자 기계식 회로는 기판의 표면으로부터 연장되는 지지부와 전기 전도성 트레이스가 마련된 구조물과, 상기 지지부에 의해 지지되고 상기 전기 전도성 트레이스를 가로지르며 하나 이상의 나노튜브로 이루어진 나노튜브 리본을 포함한다.
본 발명의 한 가지 양태에 따르면, 전자 기계식 회로 소자는 기판의 표면으로부터 연장되는 지지부와 전기 전도성 트레이스가 마련된 구조물을 제공함으로써 제조된다. 상기 지지부 상에 나노튜브의 층을 설치하고, 상기 나노튜브 층의 일부분을 선택적으로 제거하여 상기 전기 전도성 트레이스를 가로지르는 나노튜브의 리본을 형성한다. 각 리본은 하나 이상의 나노튜브로 이루어진다.
본 발명에 따르면, 기판의 표면으로부터 연장되는 지지부와 전기 전도성 트레이스가 마련된 구조물과, 상기 지지부에 의해 지지되고 상기 전기 전도성 트레이스를 가로지르며 하나 이상의 나노튜브로 이루어진 나노튜브 리본을 포함하는 전자 기계식 회로와 그 제조 방법이 제공되며, 이에 의하면 종래 기술에 비해 신뢰 가능하게 성장될 수 있는 나노튜브의 길이가 향상되고, 성장된 나노튜브의 기하 구조의 통계학적 편차에 대한 제어도 용이해진다.
본 발명의 바람직한 실시예는 신규한 전자 기계식 메모리 어레이 및 그 제조 방법을 제공한다. 구체적으로 말하면, 전자 기계식 메모리 셀은 본원에 그 내용이 참조로 인용되어 있는 WO 01/03208호에 개시된 NTWCM 장치와 유사하게 작동되도록 형성된다. 그러나, WO 01/03208호에 개시된 NTWCM 장치와는 달리 본 발명의 바람직한 실시예는, NTWCM 장치에 사용된 나노미터 수준의 현수형 와이어 대신에 매트형 나노튜브 층 또는 나노튜브 부직물로 제조된 신규한 리본을 사용한다. 이와 같이 신규한 장치를 본원에서는 나노튜브 리본 크로스바 메모리(NTRCMs)라 칭한다. 이와 같이 신규한 나노튜브 벨트 구조물은 원하는 집적 레벨 및 규모(제조되는 장치의 수)로 구성하기가 보다 용이한 것으로 고려되며, 그 기하 구조가 보다 용이하게 제어된다.
신규한 나노튜브 벨트 크로스바 메모리 장치는 NTWCM과 유사하게 작동되므로, 그 아키텍쳐 및 작동 원리에 관한 설명은 간략히 기재한다. 보다 완전한 설명과 배경 설명은 WO 01/03208호를 참조할 수 있다.
도 1은 본 발명의 바람직한 실시예의 원리에 따라 구성된 예시적인 전자 기계식 메모리 어레이(100)를 예시한다. 상기 어레이는 "온" 상태(105) 또는 "오프" 상태(106)로 있을 수 있는 복수 개의 비휘발성 메모리 셀(103)을 구비한다. 상기 셀의 실제 개수는 본 발명의 이해에 중요하지 않지만, 상기 기술은 근래의 비휘발성 회로 장치와 동등하거나 그 이상의 정보 저장 용량을 갖는 장치를 지원할 수 있다.
각 메모리 셀(103)은 하나 이상의 지지부(102)에 의해 전기 트레이스 또는 와이어(예컨대, 104) 상에 현수되는 나노튜브 리본(101)을 포함한다.
리본(101)과 와이어(예컨대, 104)를 각각 교차시켜, 크로스바 접합을 형성하고 메모리 셀을 형성한다. 특정 실시예에 있어서, 각 셀은 리본(101)과 전기적으로 접속되어 있는 전극(112)에 전류 및/또는 전압을 인가하거나 또는 트레이스 혹은 와이어(104)와 접속되어 있는 전극(도시 생략)을 통해 전류 및/또는 전압을 인가함으로써, 판독 또는 기록될 수 있다. 지지부(102)는 질화규소 층(Si3N4)(108)으로 제조된다. n형 도핑 실리콘 트레이스(104)를 하부의 실리콘 웨이퍼(110)로부터 분리시키는 게이트 산화물 층(109)이 층(108) 아래에 있다.
도 1 내지 도 2b를 함께 참조하면, 접합(106)은 나노튜브 리본(101)이 해당 트레이스(104)로부터 분리되어 있는 제1 물리적 및 전기적 상태의 셀을 예시한다. 접합(105)은 나노튜브 리본(101)이 해당 트레이스(104)를 향해 편향되어 있는 제2 물리적 및 전기적 상태의 셀을 예시한다. 제1 상태에서, 상기 접합은 개방 회로로 서, 제1 상태로 어드레스 지정된 경우에 리본(101) 또는 트레이스(104) 상에서 전술한 바와 같이 감지될 수 있다. 제2 상태에서, 상기 접합은 정류 접합(예컨대, 쇼트키 또는 PN)으로서, 제2 상태로 어드레스 지정된 경우에 리본(101) 또는 트레이스(104) 상에서 전술한 바와 같이 감지될 수 있다.
특정 실시예에 있어서, 나노튜브 리본(101)은 마찰에 의해 지지부에서 적소에 유지될 수 있다. 그 밖의 실시예에서, 리본은 그 밖의 수단에 의해 유지될 수 있으며, 예컨대 다양한 기술 중 임의의 기술을 이용하여 리본을 지지부에 고정함으로써 유지될 수 있다. 상기 마찰은 공유 결합을 비롯한 화학적 상호 작용을 통해 증대될 수도 있고, 피렌 또는 그 밖의 반응성 종 등과 같은 탄소 화합물을 사용하여 증대될 수도 있다. 또한, 금속, 반도체 또는 절연체 등과 같이 증착되거나 스핀 코트되는 물질, 구체적으로는 실리콘, 티타늄, 이산화규소 또는 폴리이미드 등을 첨가하여 고정(pinning) 강도를 증대시킬 수 있다. 또한, 나노튜브 리본 또는 개개의 나노튜브는 웨이퍼 접합을 이용하여 표면에 고정될 수도 있다. 금속으로 나노튜브를 피닝 및 코팅하는 예시적인 기술에 대해서는, 2001년 미국 화학회지 123호 3838-39 페이지에 R.J.Chen 등이 게재한 "Noncovalent Sidewall Fuctionalization of Single-Walled Carbon Nanotubes for Protein Immobiliation" 또는 2000년 APPl. Phys. Lett. 77호 3015-17페이지에 Dai 등이 게재한 것을 참조하라. 또한, 기술과 관련해서는 WO 01/03208를 참조하라.
도 2a 내지 도 2b에 도시된 바와 같은 바람직한 실시예에 있어서, 나노튜브 리본(101)은 폭이 대략 180 nm이고, 바람직하게는 실리콘 질화물로 제조된 지지 부(102)에 고정된다. 리본(101) 아래에 있는 트레이스(104)의 국소 영역은 n형 도핑 실리콘 전극을 형성하고, 지지부(102) 부근에 배치되며, 바람직하게는 벨트(예컨대, 180 nm)보다 폭이 넓지 않다. 지지부(102)의 상단으로부터 벨트(101)가 전극(206)에 부착되어 있는 편향 위치(도 2b 참조)까지의 상대적인 간격(208)은 대략 5∼50 nm이다. 간격(208)의 크기는 기억 장치의 전자 기계식 스위칭 성능에 맞게 정해진다. 상기 실시예의 경우, 카본 나노튜브로 제조된 리본(101)을 이용하는 특정 실시예에서 5∼50 nm의 간격이 바람직하지만, 그 밖의 재료에 대해서는 다른 간격이 바람직할 수 있다. 상기 간격의 크기는 편향 나노튜브의 변형 에너지와 부착 에너지 사이의 상호 작용으로 정해진다. 이러한 특징 크기는 근래의 제조 기술을 고려하여 제안된다. 그 밖의 실시예는 제조 설비의 성능을 반영하여 보다 작은(또는 큰) 크기로 제조될 수 있다.
특정 실시예의 나노튜브 리본(101)은 얽힌 또는 매트형 나노튜브 부직물(상세히 후술함)로 형성된다. 리본의 스위칭 파라미터는 개개의 나노튜브의 스위칭 파라미터와 유사하다. 따라서, 리본의 예상 스위칭 시간 및 전압은 나노튜브의 스위칭 시간 및 전압과 비슷하다. 개개의 나노튜브의 지향 성장 또는 화학적 자기(自己) 조립에 의존하는 종래 기술과는 달리, 본 발명의 바람직한 실시예는 박막 및 리소그래피를 포함하는 제조 기술을 이용한다. 이러한 제조 방법은 큰 표면, 구체적으로는 6 인치 이상의 웨이퍼에 걸쳐서의 생성에 적합하다. (이와는 달리, 1 밀리미터 이하의 거리를 넘어선 소정 거리에 걸쳐 개개의 나노튜브를 성장시키는 것은 현재 실행할 수 없다.) 리본에는 전도 경로의 잉여분이 포함되어 있어, 리본 은 개개의 나노튜브에 비해 장애 방지 성능이 개량된 것으로 나타난다. (개개의 나노튜브가 전도 경로를 제공하는 리브 내에 있는 다른 튜브를 파괴하는 경우, 단 하나의 나노튜브가 사용되었다면 셀은 장애를 일으킬 것이다.) 또한, 리본은 개개의 나노튜브보다 큰 단면적을 갖도록 제조될 수 있기 때문에, 리본의 저항은 개개의 나노튜브에 비해 현저히 낮고, 그에 따라 임피던스도 감소된다.
도 3은 NTRCM 장치(100)의 특정 실시예를 제조하는 방법을 예시한다. 제1 중간 구조물(302)을 형성 또는 마련한다. 예시된 실시예에서, 중간 구조물(302)은 복수 개의 지지부(102)를 형성하는 질화규소 층(Si3N4)(108)과 절연층(109)(예컨대, 이산화규소 등)이 마련된 실리콘 기판(110)을 포함한다. 이 예에서, 지지부(102)는 패턴화된 실리콘 질화물의 열(row)로 형성되어 있지만, 예컨대 복수 개의 행(column)과 같은 그 밖의 다른 구조도 가능하다. 전도성 트레이스(104)는 지지부(102) 사이에서 연장된다. 상기 예에서, 트레이스(104)는 지지부(102)와 실질적으로 접촉하는 것으로 도시되어 있지만, 그 밖의 구성 및 기하 구조가 가능하며, 예컨대 트레이스(104)와 지지부(102) 사이에 공간이 존재할 수도 있고, 트레이스(104)가 와이어 모양으로 형성될 수도 있으며, 횡방향 단면이 삼각형 또는 사다리꼴을 비롯한 비(非)장방형일 수도 있다. 지지부(102)의 상부 표면으로 하나의 평면(306)을 형성하도록, 트레이스(104) 상에는 희생층(304)이 배치된다. 상세히 후술되는 바와 같이, 상기 평면은 특정 실시예의 매트형 나노튜브 층의 성장을 조장한다.
상기 중간 구조물(302)이 형성 또는 마련되면, 상부 표면(306)은 촉매(308)를 수용한다. 예컨대, 특정 실시예에 있어서, 철(Fe), 몰리브덴(Mo), 코발트 또는 그 밖의 금속을 함유하는 촉매 금속(308)이 스핀 코팅 또는 그 밖의 도포 기술에 의해 도포되어 제2 중간 구조물(310)을 형성한다.
그 후, 매트형 나노튜브 층(312)을 단일벽 카본 나노튜브(SWNTs) 부직물 안에 성장시켜, 제3 중간 구조물(314)을 형성한다. 예컨대, 제2 중간 구조물(310)을 오븐에 놓은 후 높은 온도(예컨대, 800∼1200℃)로 가열하는 동안에, 수소나 질소와 같은 불활성 가스, 수소 및 탄소원을 함유하는 가스가 상부 표면 상에서 유동한다. 이러한 환경은 단일벽 카본 나노튜브의 매트형 층 또는 막(312)의 생성 또는 성장을 조장한다. 상기 층(312)은 주로 하나의 나노튜브의 두께이며, 복수 개의 튜브는 반 데르 발스 힘을 통해 서로 부착된다. 하나의 나노튜브가 다른 나노튜브의 위에서 성장하는 경우도 있지만, 이러한 성장은 재료의 성장 경향으로 인해 비교적 드물다. 일부 실시예(도시 생략)에 있어서, 나노튜브를 필요에 따라 보다 농후하거나 보다 옅은 특정 밀도를 갖는 상태로 성장시키는 것을 돕기 위해, 촉매(308)는 패턴화될 수 있다. 촉매의 조성 및 밀도의 상황과, 성장 환경, 그리고 시간이 적절하게 제어되는 경우, 나노튜브는 소정의 필드 상에서 고르게 분포되도록 제조되어, 주로 나노튜브의 단층이 될 수 있다. 적절한 성장을 위해서는 촉매의 조성 및 농도, 하부 표면의 기능화, 스핀 코팅 파라미터(길이 및 RPM), 성장 시간, 온도 및 가스 농도 등의 파라미터를 제어할 필요가 있으며, 상기 파라미터에 한정되는 것은 아니다.
그 후, 포토레지스트를 층(312)에 도포하고 이를 패턴화하여 매트형 나노튜브 층(312)에 리본을 형성한다. 이러한 리본 패턴은 하부의 트레이스(104)와 (예컨대, 수직으로) 교차한다. 평면(306) 상에 놓인 나노튜브 부직물의 리본(101)이 남겨지도록 포토레지스트를 제거하여, 제4 중간 구조물(318)을 형성한다.
도시된 바와 같이, 제4 중간 구조물(318)은 하부의 희생층(304)의 일부분(320)이 노출된다. 그 후, 제4 중간 구조물(318)을 HF 등과 같은 산으로 처리하여, 희생층(304)을 리본(101) 아래에 있는 부분을 포함해서 제거하며, 그 결과 트레이스(104) 상에 현수되고 지지부(102)에 의해 지지되는 리본(101)의 어레이(322)가 형성된다.
이후의 금속화는, 예컨대 도 1에 도시된 112와 같이 어드레스 지정된 전극을 형성하는 데 사용될 수 있다.
전술한 기술의 한 가지 양태로는, 상기 여러 가지 성장, 패터닝 및 에칭 작업이 리소그래피 패터닝 등과 같은 통상의 기술을 사용할 수 있다는 것이 있다. 이로써 현재는 약 180 nm에서 적게는 약 130 nm에 이르는 특징 크기[예컨대, 리본(101)의 폭)를 가질 수 있게 되지만, 만약 제조 능력이 허용한다면 이러한 구성 요소의 물리적 특성은 그보다 더 작은 특징 크기에 이를 수 있다.
후술하는 바와 같이, 상기 중간 구조물 또는 전술한 것과 유사한 구조물을 제조할 수 있는 방법은 다수 존재한다. 예컨대, 도 4는 제1 중간 구조물(302)을 제조하기 위한 한 가지 방식을 보여준다.
실리콘 웨이퍼(400)에 산화물 층(402)을 마련한다. 상기 산화물 층은 두께 가 수 나노미터인 것이 바람직하지만, 1 ㎛정도일 수도 있다. 질화규소 층(Si3N4)(404)을 산화물 층(402) 표면 위에 침적한다. 이 질화규소 층의 두께는 30 nm 이상인 것이 바람직하다.
그 후, 질화규소 층(404)을 패터닝하고 에칭하여 캐비티(406)를 만들어 지지 구조물(407)을 형성한다. 최신의 기술을 이용하면, 상기 캐비티의 폭은 약 180 nm일 수도 있고 그보다 작을 수도 있다. 잔류 실리콘 질화물은 (예컨대, 열 또는 행 형태로) 지지부(102)를 형성한다.
그 후, n형 도핑 실리콘의 덮개(408)를 침적하여 캐비티(406)를 채운다. 예시적인 실시예에의 경우, 상기 덮개는 두께가 약 1 ㎛이지만, 30 nm 정도로 얇을 수도 있다.
그 후, 전술한 평면(306)을 만들기 위해, 덮개(408)를 예컨대 두꺼운 규소 층의 자체 평탄화 또는 어닐링에 의해 처리하여, 구조물(411)을 형성한다. 자체 평탄화의 경우에는, 에칭된 실리콘 질화물의 상부 표면(410)에 이르기까지, 종말점 검출(EPD)을 이용한 반응성 이온 에칭을 이용할 수 있다.
그 후, 구조물(411)을 산화시켜 평면(306) 속에 약 10∼20 nm 깊이로 SiO2의 희생층(304)을 형성 및 정한다.
변화되지 않은 실리콘의 나머지 부분은 트레이스(104)를 형성한다.
도 5는 특정 실시예의 NTRCM 장치(100)를 제조하는 데 사용될 수 있는 다른 방법을 보여준다. 도 4와 관련하여 기술된 바와 같이, 지지 구조물(407)을 마련한 다. 그 후, CVD 공정, 스퍼터링 또는 전기 도금을 이용하여 n형 도핑 실리콘의 층(514)을 추가한다. 특정 실시예에 있어서, 상기 층(514)은 Si3N4 지지부(102)의 높이의 대략 절반 정도로 추가된다.
층(514)이 추가된 후, 평탄화된 표면(306)을 만들기 위해 어닐링 단계를 수행하여 전술한 바와 유사한 구조물(411)을 형성한다. 이러한 어닐링 단계를 통해, 실리콘 층(514)이 캐비티(406) 안으로 유동하게 된다.
도 4와 관련하여 기술한 바와 같이, 그 후 구조물(411)을 산화시켜 평면(306) 속에 약 10∼20 nm 깊이로 SiO2의 희생층(304)을 형성 및 정한다.
도 6은 다른 제1 중간 구조물(302')을 형성하기 위한 다른 기법을 보여준다. 이 실시예에서는, 높이(604)가 30 nm 이상인 질화규소 층(602)으로 실리콘 기판(600)을 피복한다.
그 후, 질화규소 층(602)을 패터닝하고 에칭하여, 간격(606)을 만들고 지지부(102)를 형성한다. 에칭 공정은 실리콘 기판(600)의 표면의 일부분(608)을 노출시킨다.
노출된 실리콘 표면(608)을 산화시켜 두께가 수 nm인 이산화규소(SiO2) 층(610)을 형성한다. 그 결과, 이들 층(610)은 전술한 구조물(302)의 경우에 절연층(109)이 했던 것과 유사한 방식으로 트레이스(104)를 절연시킨다.
절연층(610)이 형성되면, 트레이스(104)는 다양한 방식 중 임의의 방식으로 형성될 수 있다. 도 6은 이러한 점을 예시하기 위해 상기 트레이스를 형성하는 데 사용되는 도 4 내지 도 5의 처리 단계를 예시한다.
도 7은 제1 중간 구조물(302)을 형성하기 위한 다른 기법을 보여준다. 이산화규소 층(702) 및 질화규소 층(704)을 갖는 실리콘 기판(700)이 패턴화된 포토레지스트 층(706)을 수용한다. 예컨대, 질화규소 층(704)에 포토레지스트 층을 스핀 코팅한 후, 노출시키고 리소그래피 방법으로 현상한다.
그 후, 반응성 이온 에칭(RIE) 또는 이와 유사한 방법을 이용하여 Si3N4 층(704)을 에칭함으로써, 캐비티(708)를 형성하고 지지부(102)를 규정한다.
그 후, 캐비티(708)에 n형 도핑 실리콘(710)을 침적할 수 있다. 특정 실시예에 있어서, 실리콘은 Si3N4 지지부(102)의 높이의 대략 절반 정도의 높이(712)로 침적된다.
그 후, 포토레지스(706)와 그 위의 실리콘(710)을 박리하여, 전술한 바와 같은 중간 구조물(411)을 형성한다.
그 후, 중간 구조물(411)을 산화시켜, 희생 SiO2 층(304)을 생성한다.
도 8은 제1 중간 구조물(302)을 형성하기 위한 다른 기법을 보여준다. 이러한 기법에 있어서, 시작 구조물(800)은 최하위 실리콘 층(802)이 있고 그 위에 최하위 이산화규소 층(804)이 있는 상태로 마련된다. 상기 이산화규소 층(804) 위에는 제2 실리콘 층(806)이 있고, 제2 실리콘 층(806) 위에는 제2 이산화규소 층(808)이 있다.
상위 이산화규소(SiO2) 층(808)을 포토리소그래피로 패턴화하여, RIE 마스 크(810)를 형성한다. 이 마스크는 제2 실리콘 층(806)의 노출된 부분(812)을 제1 이산화규소 층(804)까지 아래로 에칭하는 데 사용된다. 이와 같이 에칭하여 캐비티(814)를 형성하고, 트레이스(104)를 규정한다.
질화규소(Si3N4)(816)로 캐비티(814)를 채우고 덮는다.
Si3N4 덮개(816)는 n형 도핑 실리콘 전극(104)을 덮고 있는 SiO2 층(806)의 잔여 부분[희생층(304) 형성]과 동일한 높이(818)까지 RIE로 백 에칭된다.
도 9는 다른 제1 중간 구조물(302")을 형성하기 위한 기법을 보여준다. 이러한 기법에서는, 도면 부호 407(도 4에는 도시되어 있지만 도 9에는 도시되어 있지 않음)과 같은 구조물이 마련된다. 이 예에서, Si3N4 지지부(102)의 높이는 약 30 nm이다. Si3N4 지지부(102)의 위에는 얇은 금속층(902)을, 캐비티(904)의 바닥에 있는 노출된 부분의 위에는 도면 부호 903으로 도시된 금속층(903)을 침적한다. 금속층(902, 903)은 임시 전극을 형성한다. 그 후, n형 도핑 실리콘(906)이 전기 도금에 의해 침적되거나 성장되어, 실리콘(906)이 지지부(102) 상부의 높이(908)에 이르기까지는 전극(903)을 덮고 전극(902)과 접촉한다. 이러한 성장 공정은 상위 금속 전극(902)과 하위 금속 전극(903) 사이에 전류가 흐르기 시작하면서 제어될 수 있다.
그 후, 노출된 금속 전극(902)을 습식 화학 방법 또는 건식 화학 방법으로 에칭할 수 있다. 이로써 전술한 중간 구조물(411)과 유사하지만 상기 실리콘 성장 공정의 결과물로서 매설 전극(903)을 구비하는 중간 구조물(411')이 형성된다.
그 후, 중간 구조물(411')을 산화시켜, 전술한 바와 같이 실리콘의 노출된 부분에 희생층(304)을 형성한다. 예컨대, 희생층(304)은 약 10 nm의 두께로 성장될 수 있다.
도 10은 제1 중간 구조물(302)을 형성하기 위한 다른 기법을 보여준다. 이산화규소 층(1004)이 위에 마련되어 있고 상기 이산화규소 층(1004) 위에 제2 (n형 도핑) 실리콘 층(1006)이 마련되어 있는 실리콘 기판(1002)을 시작 재료로서 사용한다. 실리콘 층(1006) 상에는 마스크 층(1008)이 포토리소그래피 방식으로 패턴화된다.
질화 기술을 이용하여, n형 도핑 실리콘 층(1006)의 노출된 부분(1010)을 Si3N4 지지부(102)로 화학적으로 변화시킨다. 실리콘 층(1006) 중 변화되지 않은 부분은 트레이스(104)를 형성한다.
*마스크(1008)를 제거하여 전술한 바와 유사한 구조물(411)을 형성한다.
그 후, 실리콘 표면의 노출된 부분(1012)을 산화시켜 SiO2 희생층(304)을 형성한다.
도 11은 다른 제1 중간 구조물(302"')을 형성하기 위한 기법을 보여준다. 이러한 기법에 있어서는, Si3N4의 박막(1104)을 적층한 실리콘 기판(1102)을 시작 구조물로서 마련한다. 질화규소 층(1104) 위에 n형 도핑 실리콘을 추가하고, 이를 RIE에 의해 리소그래피 방식으로 패턴화하여 트레이스(104)를 형성한다.
트레이스(104)의 표면을 산화시켜 SiO2 층(1106)을 형성하는데, 이 SiO2 층은 다른 형태의 희생층(304')으로서 작용한다. 이 구조물 위에 Si3N4(1108)를 성장시키고, 이를 백 에칭하여 평면(306)을 형성하며 다른 제1 중간 구조물(302"')을 형성한다. 이러한 기법에 있어서는, 당업자에게 명백한 바와 같이, 이후에 상기 희생층을 제거할 때, 트레이스(104)는 지지부(102)로부터 분리된다. 상기 기술의 다른 변형을 이용하여, 다른 형태의 트레이스(104) 횡단면을 형성할 수 있다. 예컨대, 트레이스(104)는 둥근 상부를 갖도록 형성될 수도 있고, 삼각영이나 사다리꼴 단면을 갖도록 형성될 수도 있다. 또한, 단면은 예컨대 경사진 측면을 갖는 삼각형 등의 다른 형태를 취할 수도 있다.
전술한 바와 같이, 예컨대 도면 부호 302와 같은 제1 중간 구조물을 형성하면, 중간 구조물(302)의 평면(306) 위에 매트형 나노튜브 층(312)을 마련한다. 바람직한 실시예에서는, 촉매(308)의 사용 및 성장 환경의 제어를 통해 상기 중간 구조물 위에 부직물 층(312)을 성장시킨다. 그 밖의 실시예에서는 별도로 매트형 나노튜브 층(312)을 제공하고 이 나노튜브 층을 중간 구조물(302) 위에 직접 도포할 수도 있다. 이러한 기법에 있어서는, 중간 구조물(302)은 독립적으로 성장되는 직물을 수용하는 평면이 마련되도록 희생층을 포함하지만, 상기 희생층은 상기 기법에 있어서 필수적인 것은 아니다.
성장 공정을 통해 상기 나노튜브의 밑면이 중간 구조물(302)의 평면(306)과 접촉하게 되기 때문에, 상기 나노튜브는 도 12에서 보여주는 바와 같이 "자기(自 己) 조립" 특성을 나타낸다. 특히, 개개의 나노튜브는 상기 평면 상에 부착하는 경향이 있고, 에너지적으로 유리할 때마다 상기 평면 상에 성장되므로, 나노튜브는 실질적으로 "단층(單層)"으로서 형성된다. 일부 나노튜브는 다른 나노튜브 위에 성장되므로, 상기 단층이 완전한 것이라 기대되지는 않는다. 개개의 나노튜브는 서로에 대해 "편직"되지는 않지만, 반 데르 발스 힘 때문에 서로에 대해 부착된다. 도 12는 실제의 나노튜브 부직물을 대략 보여준다. 나노튜브의 특징 크기는 작기 때문에, 최근의 주사 전자 현미경(SEM)조차도 정밀도의 손실없이 실제 직물을 "촬영"할 수 없으며; 나노튜브는 SEM의 정밀도 보다 낮은 범위인 1∼2 nm 정도의 특징 크기를 갖는다. 예컨대, 도 12는 도면에 선명히 나타나 있지는 않지만, 튜브가 존재하지 않는 작은 불연속 영역이 직물에 있다는 직물의 매트형 성질을 보여준다. 각 튜브는 직경이 1∼2 nm (그에 따라 약 1∼2 nm의 직물층 형성됨)이지만, 길이가 수 미크론일 수도 있고, 200 미크론 정도일 수도 있다. 튜브는 만곡되며, 때때로 서로 교차한다. 튜브는 반 데르 발스 힘을 통해 서로에 대해 부착된다.
특정 실시예에 있어서, 나노튜브는 x축 및 y축 방향으로 실질적으로 구속되지 않은 상태로 성장되지만, 전술한 자기(自己) 조립 특성 때문에 z축 방향(도 12의 면의 수직한 방향)으로는 실질적으로 구속된다. 다른 실시예는 필드 지향 성장 기술 또는 플로우 지향 성장 기술을 이용하여 매트(312)를 성장시키기 위해 전술한 기법을 보충한다. 이러한 보충은 이후의 테일러 성장에 이용되어, 하나의 평면 축선(예컨대, x-축선)에서의 임의의 성장이 지연될 수 있다. 이로써, 나노튜브로 편성(編成)된 평탄한 단층 코팅으로 원하는 영역을 밀도 제어가 가능한 상태로 보다 고르게 피복할 수 있게 된다.
도 13은 실리콘 트레이스(104)가 아래에 있는 매트형 나노튜브 층(312)의 평면도이다.
전술한 바와 같이, 상기 평면(306) 위에 매트형 나노튜브 층(312)이 마련되면, 이 나노튜브 층(312)을 패턴화하고 에칭하여 지지부(102)와 교차하는 나노튜브 직물의 리본(101)을 형성한다. 그 후, 희생층을 (예컨대, 산으로) 제거하여, 도 3과 관련하여 전술한 어레이(322)를 형성한다. 매트형 나노튜브 층(312)은 연속적인 필름이 아닌 부직물을 형성하기 때문에, 에칭제 또는 그 밖의 화학물은 개개의 나노튜브 "파이버" 사이에서 확산할 수 있고, 희생층 등과 같은 하부 구성 요소에 보다 용이하게 도달할 수 있다.
앞에서 개략적으로 기술한 바와 같이, 이후의 금속화는 예컨대 도 1에 도시된 어드레스 지정된 전극(112)을 형성하는 데 사용될 수 있다. 다른 실시예에서는 금속화된 전극(112) 및 어드레스 지정된 라인(도시 생략)을 사용하는 대신에, 메모리 셀의 어드레스 지정을 수행하기 위한 나노튜브 기술을 이용한다.
보다 구체적으로 설명하면, 전술한 특정 실시예에 있어서, 나노튜브는 NTRCM 어레이를 형성하는 데 사용된다.
특정 실시예에서는 개별적으로 와이어를 형성하는가 또는 벨트를 형성하는가와는 무관하게, 읽기 작업용 메모리 셀 또는 쓰기 작업용 메모리 셀을 분리하도록 로직에 어드레스를 지정하는 데 나노튜브 기술을 이용한다. 이러한 기법은 나노튜브 기술을 시스템 설계에 통합시키는 것을 조장하며, 보다 높은 수준의 시스템 설 계에 유익한 작용을 할 수 있다. 예컨대, 이러한 기법에 있어서 메모리 아키텍쳐는 비휘발성 방식으로 기억 내용을 저장할뿐만 아니라, 최종 메모리 어드레스를 본래 저장한다.
나노튜브 기반 메모리 셀은 "0" 상태와 "1" 상태 사이의 저항비가 높은 것을 특징으로 하는 쌍안정성을 갖는다. 상기 상태 사이의 스위칭은 나노튜브 벨트 또는 와이어와 하부 트레이스에 걸쳐 특정 전압을 인가함으로써 수행되는데, 여기서 메모리 셀 요소 중 하나 이상은 나노튜브 또는 나노튜브 리본이다. 한 가지 기법에서는, "판독 전류"를 인가하고, 접합에 걸쳐 인가되는 전압을 "감지 증폭기"를 이용하여 결정한다. 읽기 작업은 비파괴성인데, 이는 셀이 그 상태를 유지하며, DRAM을 이용하여 수행되는 바와 마찬가지로 후기입 작업이 필요하지 않다는 것을 의미한다.
도 14는 가지형 2진 선택 시스템, 또는 디코더(1400)를 보여준다. 후술되는 바와 같이, 디코더(1400)는 나노튜브 또는 나노튜브 리본 기술을 이용하여 실행될 수 있다. 또한, 디코더는 예컨대 NTRCM 또는 NTWCM 등의 나노튜브 메모리 셀 어레이와 동일한 회로 소자 상에 구성될 수 있다.
점(1402)으로 도시된 2선(1404, 1406)의 수직 교차점이 2개의 나노튜브 또는 나노튜브 리본의 접합을 나타낸다. 이러한 관점에서, 상기 교차점은 CMOS 기술 및 그 밖의 기술에서 발견되는 "통과 트랜지스터"와 유사한 것으로, 교차점은 개방되거나 폐쇄될 수 있다.
하나의 나노튜브 또는 나노튜브 리본이 서로 교차하고 있지만 크로스바 접합 을 형성하지는 않는 도면 부호 1420과 같은 위치는, 리소그래피 방식으로 패턴화된 절연체를 구성 요소 사이에 마련함으로써 서로로부터 절연될 수 있다.
명료한 도시를 위해, 어드레스 지정된 라인(1408)에서 전해지는 3비트 2진 어드레스에 관한 디코더를 예시한다. 인코딩 값에 따라, 교차부(점)는 단지 하나의 경로를 형성하도록 스위칭되고, 이 경로를 통해 감지 전류 I가 통과하여 라인(1418)을 선택한다.
이러한 기술을 사용하면, 2진 어드레스의 각 비트에 대한 "듀얼 레일" 표시(1408)가 외부에 형성되어, 각 어드레스 비트(1410)는 정확하고 상보적인 형태로 표시된다. 따라서, 라인(1406)은 어드레스 라인(1480a)에 대한 논리의 참 버전이고, 라인(1407)은 어드레스 라인(1408a)에 대한 논리의 보완 버전일 수 있다. 표시(1408)의 전압 값은, 전술한 바와 같이 크로스바 접합을 "1" 상태 또는 "0" 상태로 스위칭하는 데 필요한 값과 일치한다.
이러한 방식에서, 감지 전류 I를 예컨대 나노튜브 또는 나노튜브 리본 등과 같은 어레이의 비트 또는 비트 열에 공급하는 데 어드레스(1408)를 사용할 수 있다. 이와 마찬가지로, 소정의 트레이스를 감지하고, 예컨대 판독 및 감지할 특정 어레이의 행(들)을 열의 선택과 관련하여 선택하는 데, 동일한 기법을 사용할 수 있다. 따라서, 이러한 기법은 읽기 작업 및 쓰기 작업 모두를 위한 X 및/또는 Y 디코딩에 사용될 수 있다.
본 발명의 특정 실시예는 도 15에 도시된 하이브리드 기술의 회로(1500)를 제공한다. 코어 메모리 셀 어레이(1502)가 NTWCM 또는 NTRCM을 이용하여 구성되 고, 코어의 주변에는 X 어드레스 디코더(1504), Y 어드레스 디코더(1506), X 버퍼(1508), Y 버퍼(1510), 제어 로직(1512) 및 출력 버퍼(1514)를 형성하는 반도체 회로가 마련된다. NTWCM 또는 NWBCM 코어 주변에 마련된 회로는 읽기 전류 공급 및 출력 전압 감지를 비롯한 통상적인 인터페이스 기능용으로 사용될 수 있다.
그 밖의 실시예에서, X 어드레스 디코더(1504)와 Y 어드레스 디코더(1506)는 전술한 바와 같은 나노튜브 와이어 또는 벨트의 어드레스 지정 기술로 대체될 수 있다. 이러한 실시예에서, 코어는 메모리 셀과 어드레스 지정된 로직을 포함한다.
특정 실시예에서, 하이브리드 회로(1500)는 (메모리 셀 만을 갖거나 메모리 셀 및 어드레스 지정된 로직을 갖는) 나노튜브 코어를 사용함으로써, 그리고 필드 프로그램 가능 게이트 어레이를 이용하여 주변 회로를 실행시킴으로써 형성될 수 있다. 코어와 게이트 어레이 회로는 필요에 따라 하나의 물리적 패키지에 포함될 수 있다. 또는, 코어와 게이트 어레이 회로는 개별적으로 패키징될 수 있다. 예컨대, (메모리 만을 갖거나 메모리 및 어드레스 지정된 로직을 갖는) 밀폐된 나노튜브 회로가 I/O 인터페이스 로직이 포함된 PLD/FPGA/ASIC에 통합될 수 있다. 이렇게 형성된 소형 칩셋은 제품의 사용자로 하여금 NT 메모리의 혜택에 접근할 수 있게 하고, 제조자의 필요에 의거하여 이용될 수 있는 "기성(off-the shelf)" 기술의 사용을 최대화한다.
도 16은 하이브리드 기술의 한 가지 가능한 구현예(1600)를 보여준다. (전술한) 버퍼링 로직 및 제어 로직을 포함하는 FPGA 칩(1602)이 인쇄 회로 기판(PCB) 상의 전도성 트레이스를 통해 메모리 셀 및 어드레스 지정된 로직을 포함하는 나노 튜브(NT) 칩(1606)에 연결되어 있다.
상기 특별한 실시예는 오늘날의 통상적인 개인용 컴퓨터의 PCI 버스 표준에 따르기 위해 제안되었다. 또한, 커패시터, 레지스터, 변환기 등(도시 생략)과 같은 그 밖의 수동 회로도 PCT 표준에 따를 필요가 있다. 전면 버스 속도가 200∼400 MHz이라는 주석을 달아서, 칩셋 등이 구동하는 외부 클럭 속도의 종류를 알려준다. 상기 속도는 PCB 인터커넥트 및 FPGA/PLD/ASIC의 속도에 의해 제한되며, 칩 패키지에 의해서도 제한되지만, NT 메모리 셀 속도에 의해 제한되지는 않는다.
그 밖의 실시예
카본 나노튜브 이외에도, 전자 기계식 스위칭에 적합한 전자적 및 기계적 특성을 갖는 그 밖의 재료가 고려될 수 있다. 이러한 재료는 카본 나노튜브와 유사한 특성을 갖지만, 인장 강도가 상이하고 적당히 작다. 상기 재료의 인장 변형률 및 부착 에너지는 허용 가능한 오차 범위 내에 존재하는 접합의 상안정썽과 전자 기계식 스위칭 특성을 허용하는 범위 내에 있어야 한다.
통합을 목적으로 하여, 2가지 기법의 처리를 위한 CMOS 로직이 고려될 수 있다. 제1 실시예에서, 나노튜브 어레이는 금속화 이전, CMOS 로직 장치의 평탄화 및 이온 주입 이후에 통합된다. 제2 방법은 CMOS 장치의 제조 이전에 나노튜브 어레이를 성장시킬 필요가 있으며, 이온 주입 및 고온 어닐링 단계를 포함한다. 이들 단계가 완료되면, 널리 사용되는 표준 프로토콜을 이용하여 나노튜브 리본과 CMOS 장치 모두를 최종적으로 금속화한다.
또한, n형 도핑 실리콘으로 이루어진 일부 금속 또는 반도체 라인 상의 전극 이 고려될 수 있다. 이로써, 복수 개의 전류 통로가 존재하지 않도록, "ON" 상태의 정류 접합이 계속 제공된다.
정류 접합 이외에도, 크로스바 어레이에서 전기의 누화(즉, 복수 개의 전류 통로)가 발생하지 못하게 하는 데 널리 사용되고 용인되는 다른 방법이 있다. 리소그래피 방식으로 제조된 정전 전극 위에 마련된 터널 배리어는 저항이 "ON" 상태로 형성되지 못하게 한다. 제로 바이어스 전압에서 전류의 누출은 발생되지 않지만, 교차 라인 사이에서 상기 배리어 및 터널을 넘어가기 위해서는 전하 캐리어에 작은 바이어스 전압이 인가되어야 한다.
전극 표면과의 교차부를 변경하기 위해, 이온력, 공유 결합력, 또는 그 밖의 힘을 사용하여 부착 에너지를 증대시키는 방법이 고려될 수 있다. 이 방법은 전술한 접합과 관련한 쌍안정성의 범위를 연장시키는 데 사용될 수 있다.
나노튜브는 피렌 등과 같은 평면 공액 탄화수소를 통해 기능화될 수 있는데, 그 후 상기 탄화수소는 리본 내에 있는 나노튜브 사이의 내부 접합을 강화시키는 것을 도울 수 있다.
어드레스 지정을 위한 나노튜브 기술 및 하이브리드 회로 등과 같은 전술한 양태 중 일부는 개개의 나노튜브(예컨대, 지향 성장 기술 등을 이용) 또는 나노튜브 리본에 적용될 수 있다.
또한, 본 발명의 범위는 전술한 실시예에 한정되는 것이 아니라 첨부된 청구범위에 의해 정해지는 것이며, 상기 청구범위는 바람직한 실시예의 수정한 것과 개량한 것을 포함하는 것으로 사료된다.
도 1은 본 발명의 특정 실시예에 따른 나노튜브 벨트 크로스바 메모리 소자를 예시하고,
도 2a 내지 도 2b는 본 발명의 특정 실시예에 따른 메모리 셀의 2가지 상태를 예시하며,
도 3은 본 발명의 특정 실시예에 따른 메모리 소자의 제조 과정을 예시하고,
도 4 내지 도 11은 본 발명의 특정 실시예에 따른 메모리 소자를 제조하는 데 사용되는 여러 형태의 중간 구조물 형성 방법을 예시하며,
도 12는 본 발명의 특정 실시예를 제조하는 데 사용되는 나노튜브 부직물 또는 매트형 나노뷰트 층을 예시하고,
도 13은 본 발명의 특정 실시예의 숨겨진 하부 트레이스와 관련된 매트형 나노튜브 층을 예시하며,
도 14는 본 발명의 특정 실시예의 로직에 어드레스를 지정하는 것을 예시하고,
도 15는 메모리 코어가 나노튜브 기술을 이용하고 있는 본 발명의 하이브리드 기술 실시예를 예시하며,
도 16은 메모리 코어와 어드레스 라인이 나노튜브 리본 기술을 이용하고 있는 본 발명의 하이브리드 기술 실시예를 예시한다.

Claims (13)

  1. 표면을 갖는 기판과, 이 기판의 표면의 배치된 나노튜브 부직물
    를 포함하고, 상기 기판의 표면 아래에는 전도체의 패턴화된 영역과 절연체의 패턴화된 영역이 마련되는 것인 구조물.
  2. 제1항에 있어서, 나노튜브 부직물이 전도체의 패턴화된 영역과 절연체의 패턴화된 영역 중 어느 하나 또는 양자 모두의 상에 배치되는 것인 구조물.
  3. 제1항에 있어서, 나노튜브 부직물은 패턴화되는 것인 구조물.
  4. 제3항에 있어서, 나노튜브 부직물은 나노튜브 부직물의 복수 개의 독립 영역을 형성하도록 패턴화되는 것인 구조물.
  5. 제1항에 있어서, 전도체의 패턴화된 영역의 서브 세트(subset)가 기판의 표면 아래에서 하나 이상의 다른 재료 밑에 매설되는 것인 구조물.
  6. 제1항에 있어서, 나노튜브 부직물 상에 배치되는 전도체의 패턴화된 영역을 더 포함하는 것인 구조물.
  7. 제6항에 있어서, 나노튜브 부직물 상에 배치되는 전도체의 패턴화된 영역 중 적어도 하나의 영역이 어드레싱 회로와 접촉하는 것인 구조물.
  8. 제1항에 있어서, 나노튜브 부직물 상에 배치되는 절연체의 패턴화된 영역을 더 포함하는 것인 구조물.
  9. 제1항에 있어서, 나노튜브 부직물 상에 배치되는 반도체의 패턴화된 영역을 더 포함하는 것인 구조물.
  10. 제1항에 있어서, 나노튜브 부직물은 단층(單層)의 나노튜브를 포함하는 것인 구조물.
  11. 제1항에 있어서, 상기 기판은 그 표면 아래에 반도체의 패턴화된 영역을 더 포함하는 것인 구조물.
  12. 제1항에 있어서, 상기 전도체는 금속을 포함하는 것인 구조물.
  13. 제1항에 있어서, 상기 기판은 반도체 웨이퍼를 포함하고, 적어도 전도체의 패턴화된 영역의 서브 세트는 어드레싱 라인을 포함하며, 적어도 절연체의 패턴화된 영역의 서브 세트는 상기 어드레싱 라인을 서로로부터 절연시키는 것인 구조물.
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