KR20070115712A - 반도체 소자의 내부전압 발생기 - Google Patents

반도체 소자의 내부전압 발생기 Download PDF

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Abstract

본 발명에서는 전하 펌핑 방식을 이용하여 생성하는 내부전압의 검출 레벨이 고온이나 저온 환경에서 클램핑되도록 한다. 이를 위해 본 발명은 온도 변화에 대해 선형적인 의존성을 가지는 내부전압 레벨을 검출하기 위한 모듈레이션 디텍터(modulation detector)와 온도 변화에 대해 일정한 내부전압 클램핑 레벨을 검출하기 위한 클램핑 디텍터(clamping detector)를 구비하고, 이 두 디텍터로부터 출력된 각각의 검출신호가 온도 구간별로 다르게 선택되도록 함으로써 고온이나 저온 환경에서 내부전압의 변화를 제한한다. 종래의 노말 디텍터와 모듈레이션 디텍터에 내부전압 검출 레벨의 절대값 최대치(설정치)를 검출하기 위한 하이 클램핑 디텍터와 내부전압 검출 레벨의 절대값 최소치(설정치)를 검출하기 위한 로우 클램핑 디텍터를 구비하는 것이 가장 바람직한데, 하이 클램핑 디텍터는 노말 디텍터의 타겟 검출 레벨보다 절대값이 큰 검출 레벨을 가지며, 로우 클램핑 디텍터는 노말 디텍터의 타겟 검출 레벨보다 절대값이 작은 검출 레벨을 가진다.
전하 펌핑 방식, 내부전압 발생기, 전압 검출, 온도 의존성, 클램핑

Description

반도체 소자의 내부전압 발생기{INTERNAL VOLTAGE GENERATOR IN SEMICONDUCTORR DEVICE}
도 1은 종래기술에 따른 백 바이어스 전압(VBB) 발생기의 블럭 다이어그램.
도 2는 도 1의 VBB 검출기(10)의 회로도.
도 3은 도 2에 도시된 노멀 디텍터(10a)와 모듈레이션 디텍터(10b)의 온도 변화에 따른 VBB 검출 레벨 추이를 나타낸 특성도.
도 4는 본 발명의 일 실시예에 따른 VBB 검출기의 블럭 다이어그램.
도 5는 도 4의 각 디텍터의 구현예를 나타낸 회로도.
도 6은 도 4의 검출신호 결합부의 구현예를 나타낸 회로도.
도 7은 본 발명의 다른 실시예에 따른 VBB 검출기의 블럭 다이어그램.
도 8은 도 7의 제1 선택부의 구현예를 나타낸 회로도.
도 9는 도 7의 검출신호 결합부의 구현예를 나타낸 회로도.
도 10은 도 7의 제1 선택부의 구현예를 나타낸 회로도.
도 11은 도 7에 도시된 각 디텍터의 온도 변화에 따른 VBB 검출 레벨 변화를 나타낸 특성도.
도 12는 도 7의 VBB 검출기를 적용하여 클램핑된 VBB 검출 레벨의 변화를 나 타낸 특성도.
도 13은 도 7의 실시예를 고전위 전압(VPP) 생성기에 적용한 경우에 예상되는 클램핑된 고전위 전압(VPP) 검출 레벨의 변화를 나타낸 특성도.
* 도면의 주요 부분에 대한 부호의 설명
100: VBB 하이 클램핑 디텍터
200: VBB 모듈레이션 하이 클램핑 디텍터
300: VBB 로우 클램핑 디텍터
400: 검출신호 결합부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 내부전압 발생기에 관한 것이며, 더 자세히는 내부전압 발생기의 전압 검출 회로에 관한 것이다.
DRAM을 비롯한 대부분의 반도체 소자는 외부에서 공급되는 전원전압(VDD, VSS 등) 외에 전원전압과 다른 레벨을 갖는 내부전압을 생성하여 사용하고 있다. 통상적으로 내부전압은 그 타겟 레벨에 대응하는 기준전압(reference voltage)과 전원전압을 사용하여 전하 펌핑(charge pumping) 방식 또는 전압강하변환(voltage down converting) 방식을 통해 전압을 생성하고 있다.
DRAM의 경우, 전하 펌핑 방식을 이용하여 생성한 내부전압으로 고전위전압(VPP), 백 바이어스 전압(VBB) 등이 있다. 또한, 전압강하변환 방식을 이용하여 생성한 내부전압으로는 코어전압(VCORE), 비트라인 프리차지 전압(VBLP)이 있다.
고전위전압(VPP)은 전원전압(VDD)보다 높은 전압 레벨을 가지며, 주로 워드라인 구동을 위해 사용되고 있다. 한편, 백 바이어스 전압(VBB)은 접지전압(VSS)보다 낮은 네거티브 전압이며, 주로 셀 트랜지스터(NMOS트랜지스터)의 바디(벌크) 바이어스로 이용되고 있다.
도 1은 종래기술에 따른 백 바이어스 전압(VBB) 발생기의 블럭 다이어그램이다.
도 1을 참조하면, 종래의 백 바이어스 전압(VBB) 발생기는 백 바이어스 전압(VBB)의 타겟 레벨에 대응하는 기준전압(통상 밴드갭 레퍼런스 회로에서 생성함)(VREFB)과 VBB 출력단으로부터 피드백되는 백 바이어스 전압(VBB)을 입력받아 인에이블 신호(BBEb)를 출력하는 VBB 검출기(10)와, 인에이블 신호(BBEb)에 응답하여 예정된 주파수로 발진하는 발진신호(OSC)를 출력하기 위한 발진기(20)와, 발진신호(OSC)를 입력으로 하여 펌프 제어신호(pump_ctrl)를 생성하기 위한 펌프 제어기(30)와, 펌프 제어신호(pump_ctrl)에 응답하여 VBB 출력단에 대해 네거티브 전하 펌핑을 수행하기 위한 전하 펌프(40)를 구비한다.
외부로부터 전원이 인가되어 전원전압(VDD)의 전압 레벨이 예정된 레벨 이상으로 안정화되면 파워업 신호가 활성화되고, 이에 따라 VBB 발생기를 비롯한 모든 내부전압 발생기도 전압 생성 동작을 시작한다. VBB 발생기가 전압 생성 동작을 시작하기 이전에 VBB 출력단은 접지전압(VSS) 레벨을 나타내며, VBB 검출기(10)는 이를 감지하여 인에이블 신호(BBEb)를 논리레벨 로우로 활성화시켜 발진기(20)를 인에이블 시킨다. 한편, 발진기(20)가 동작하여 예정된 주파수를 가지는 발진신호(OSC)를 출력하면, 펌프 제어기(30)에서 이 발진신호(OSC)를 받아서 타이밍 신호인 펌프 제어신호(pump_ctrl)를 생성하고, 전하 펌프(40)는 펌프 제어신호(pump_ctrl)에 따라 네거티브 전하 펌핑 동작을 수행한다. 한편, 이와 같은 전하 펌핑 동작은 VBB 출력단의 전압 레벨이 기준전압(VREFB)에 따라 결정되는 타겟 레벨에 이를 때까지 계속된다.
한편, 종래에는 VBB 검출기(10)를 구현함에 있어서, 온도 변화에 대해 일정한 VBB 레벨을 검출하기 위한 노멀 디텍터(normal detector)와, 온도 변화에 대해 선형적인 의존성을 가지는 VBB 레벨을 검출하기 위한 모듈레이션 디텍터(modulation detector)를 구비하고, 메탈 옵션(metal option)을 사용하여 어느 하나의 디텍터를 선택하는 방식을 채택하였다.
도 2는 도 1의 VBB 검출기(10)의 회로도로서, 노멀 디텍터(10a)와 모듈레이션 디텍터(10b), 그리고 메탈 옵션 회로(10c)의 구현예를 도시하고 있다.
도 2를 참조하면, 노멀 디텍터(10a)는, 그 게이트에 접지전압(VSS)이 인가되고, 그 소오스 및 벌크에 각각 기준전압(VREFB)이 인가되며, 그 드레인은 제1 검출노드(NODE_1)에 접속된 제1 PMOS트랜지스터(P1)와, 그 게이트에 백 바이어스 전압(VBB)이 인가되고, 그 드레인에 접지전압(VSS)이 인가되며, 그 벌크에 기준전 압(VREFB)이 인가되고, 그 소오스가 제1 검출노드(NODE_1)에 접속된 제2 PMOS트랜지스터(P2)와, 제1 검출노드(NODE_1)를 입력단으로 하여 노멀 검출신호(DET_N)를 출력하기 위한 인버터(INV1)를 구비한다.
이러한 노멀 디텍터(10a)는 제1 PMOS트랜지스터(P1)와 제2 PMOS트랜지스터(P2)의 유효 저항값 차이를 이용하여 백 바이어스 전압(VBB)의 전압 레벨을 검출한다. 예컨대, 백 바이어스 전압(VBB)의 절대값이 낮아 제2 PMOS트랜지스터(P2)의 저항값이 커지게 되면 제1 검출노드(NODE_1)에 걸리는 전압이 인버터(INV1)의 로직 문턱값(logic threshold) - 스위칭 포인트로서, 일반적으로 VREFB/2 레벨임 - 보다 높은 값을 가지게 되고, 노멀 검출신호(DET_N)는 논리레벨 로우가 된다. 이와 반대로, 백 바이어스 전압(VBB)의 절대값이 충분히 커서 제2 PMOS트랜지스터(P2)의 저항값이 작아지게 되면 제1 검출노드(NODE_1)에 걸리는 전압이 인버터(INV1)의 로직 문턱값보다 낮은 값을 가지게 되고, 노멀 검출신호(DET_N)는 논리레벨 하이가 된다.
한편, 메탈 옵션 회로(10c)에서 노멀 검출신호(DET_N)를 선택한 경우, 노멀 검출신호(DET_N)가 인에이블 신호(BBEb)로서 출력된다. 전술한 바와 같이 인에이블 신호(BBEb)가 논리레벨 로우로 활성화된 구간에서 전하 펌핑 동작이 수행되고, 이에 따라 VBB 출력단의 절대값이 증가하게 된다.
그런데, 상기와 같은 노멀 디텍터(10a)를 채택하는 경우, VBB 출력단은 온도 변화에 관계없이 일정한 레벨을 가지게 된다. 이는 온도 변화에 대한 제1 PMOS트랜지스터(P1)와 제2 PMOS트랜지스터(P2)의 온도 계수가 동일하기 때문이다. 이러한 이유로 노멀 디텍터(10a)는 온도 변화와 관계없이 일정한 VBB 타겟 레벨을 검출하게 된다.
다음으로, 모듈레이션 디텍터(10b)는, 그 게이트에 접지전압(VSS)이 인가되고, 그 소오스 및 벌크에 각각 기준전압(VREFB)이 인가되며, 그 드레인은 제2 검출노드(NODE_2)에 접속된 제3 PMOS트랜지스터(P3)와, 그 게이트에 기준전압(VREFB)이 인가되고, 그 소오스 및 벌크에 백 바이어스 전압(VBB)이 인가되고, 그 드레인이 제2 검출노드(NODE_2)에 접속된 NMOS트랜지스터(N1)와, 제2 검출노드(NODE_2)를 입력단으로 하여 모듈레이션 검출신호(DET_T)를 출력하기 위한 인버터(INV2)를 구비한다.
모듈레이션 디텍터(10b)의 동작은 온도 의존성 측면에서 노멀 디텍터(10a)와 다르다. 모듈레이션 디텍터(10b)는 온도가 감소함에 따라 VBB 타겟 레벨의 절대값을 감소시키는 방향으로 동작한다. 이는 NMOS트랜지스터(N1)와 제3 PMOS트랜지스터(P3)의 소오스-벌크 전압(Vbs)가 0V로 서로 동일하지만, 두 MOS트랜지스터의 동작 영역에서의 저항 변화의 크기가 서로 다른 온도 계수와 바이어스 조건에 따라 달라지기에 가능한 것이다. 일반적으로 PMOS트랜지스터의 경우 저온에서 그 특성이 NMOS트랜지스터에 비해 빨리 열화(degadation)되는 특성이 있다. 따라서, 스위칭 포인트가 VREFB/2 정도에서 일어나도록 두 MOS트랜지스터의 크기를 정해주면 온도의 감소에 따라 VBB 검출 레벨의 절대값을 감소시킬 수 있다.
한편, 메탈 옵션 회로(10c)에서 모듈레이션 검출신호(DET_T)를 선택한 경우, 모듈레이션 검출신호(DET_N)가 인에이블 신호(BBEb)로서 출력된다.
이상에서 살펴본 바와 같이 메탈 옵션 회로(10c)에서 노멀 디텍터(10a)를 선택하는 경우에는 고온에서도 VBB 검출 레벨의 절대값이 낮아지지 않고 일정한 값을 유지하기 때문에 리프레쉬 타임(refresh time)의 감소를 방지할 수 있는 장점이 있으나, 저온에서 tWR(Write recovery time) 특성이 크게 열화되는 문제가 있다.
반면, 메탈 옵션 회로(10c)에서 모듈레이션 디텍터(10b)를 선택하는 경우에는 고온에서 VBB 검출 레벨의 절대값을 높이고 저온에서 VBB 검출 레벨의 절대값을 낮출 수 있다. 따라서, 고온에의 리프레쉬 타임 증가 효과와 더불어 저온에서의 tWR 특성을 확보할 수 있다. 그러나, 모듈레이션 디텍터(10b)의 온도 의존성이 선형적인 특성을 보이기 때문에 아주 고온이거나(deep hot) 아주 저온인(deep cold) 환경에서 VBB 검출 레벨의 절대값이 과도하게 커지거나 과도하게 낮아지는 문제점이 있다.
도 3은 도 2에 도시된 노멀 디텍터(10a)와 모듈레이션 디텍터(10b)의 온도 변화에 따른 VBB 검출 레벨 추이를 나타낸 특성도이다.
도 3을 참조하면, 전술한 바와 같이 종래에는 VBB 검출 레벨이 온도 변화와 관계없이 일정한 값을 갖거나(vbb normal detector), 온도 변화에 따라 선형적으로 변하는 것을 확인할 수 있다(vbb modulation detector). 특히, 모듈레이션 디텍터(10b)의 경우, 전술한 바와 같이 아주 고온이거나(deep hot, -50 ~ -20℃) 아주 저온인(deep cold, 140 ~ 150℃) 환경에서 VBB 검출 레벨의 절대값이 과도하게 커지거나(예컨대, 0.9 ~ 1.0) 과도하게 낮아지는(예컨대, 0.1 ~ 0.2) 것을 확인할 수 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 전하 펌핑 방식을 이용하여 생성하는 내부전압의 검출 레벨이 저온이나 고온 환경에서 제한적으로 변화하는 반도체 소자의 내부전압 발생기를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 온도 변화에 대해 선형적인 의존성을 가지는 내부전압 레벨을 검출하기 위한 제1 전압검출수단; 온도 변화에 대해 일정한 내부전압 클램핑 레벨을 검출하기 위한 제2 전압검출수단; 상기 제1 및 제2 전압검출수단으로부터 출력된 제1 및 제2 검출신호를 결합하여, 제1 온도 구간에서 내부전압 검출 레벨이 선형적으로 변화하는 내부전압 레벨을 검출하고, 제2 온도 구간에서 상기 일정한 내부전압 클램핑 레벨을 검출하는 결합 검출신호를 생성하기 위한 검출신호 결합수단; 및 상기 결합 검출신호에 응답하여 전하 펌핑 방식으로 내부전압을 생성하는 내부전압 생성수단을 구비하는 반도체 소자의 내부전압 발생기가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 온도 변화에 대해 선형적인 의존성을 가지는 내부전압 레벨을 검출하기 위한 제1 전압검출수단; 온도 변화에 대해 일정한 내부전압 최저(절대값) 클램핑 레벨을 검출하기 위한 제2 전압검출수단; 온도 변화에 대해 일정한 내부전압 최고(절대값) 클램핑 레벨을 검출하기 위한 제3 전압 검출수단; 상기 제1 내지 제3 전압검출수단으로부터 출력된 제1 내지 제3 검출신호를 결합하여, 제1 온도 구간에서 내부전압 검출 레벨이 선형적으로 변화하는 내부전압 레벨을 검출하고, 상기 제1 온도 구간보다 낮은 제2 온도 구간에서 상기 일정한 내부전압 최저(절대값) 클램핑 레벨을 검출하고, 상기 제1 온도 구간보다 높은 제3 온도 구간에서 상기 일정한 내부전압 최고(절대값) 클램핑 레벨을 검출하는 결합 검출신호를 생성하기 위한 검출신호 결합수단; 및 상기 결합 검출신호에 응답하여 전하 펌핑 방식으로 내부전압을 생성하는 내부전압 생성수단을 구비하는 반도체 소자의 내부전압 발생기가 제공된다.
본 발명에서는 전하 펌핑 방식을 이용하여 생성하는 내부전압의 검출 레벨이 고온이나 저온 환경에서 클램핑되도록 한다. 이를 위해 본 발명은 온도 변화에 대해 선형적인 의존성을 가지는 내부전압 레벨을 검출하기 위한 모듈레이션 디텍터(modulation detector)와 온도 변화에 대해 일정한 내부전압 클램핑 레벨을 검출하기 위한 클램핑 디텍터(clamping detector)를 구비하고, 이 두 디텍터로부터 출력된 각각의 검출신호가 온도 구간별로 다르게 선택되도록 함으로써 고온이나 저온 환경에서 내부전압의 변화를 제한한다. 종래의 노말 디텍터와 모듈레이션 디텍터에 내부전압 검출 레벨의 절대값 최대치(설정치)를 검출하기 위한 하이 클램핑 디텍터와 내부전압 검출 레벨의 절대값 최소치(설정치)를 검출하기 위한 로우 클램핑 디텍터를 구비하는 것이 가장 바람직한데, 하이 클램핑 디텍터는 노말 디텍터의 타겟 검출 레벨보다 절대값이 큰 검출 레벨을 가지며, 로우 클램핑 디텍터는 노말 디텍 터의 타겟 검출 레벨보다 절대값이 작은 검출 레벨을 가진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 4는 본 발명의 일 실시예에 따른 VBB 검출기의 블럭 다이어그램이다. 참고적으로, 전압 검출기를 제외한 발진기, 펌프 제어기, 전하 펌프 등 내부전압 생성 회로의 구성은 종래와 비교하여 변경이 없는 부분이므로 이하에서는 별도로 언급하지 않도록 한다.
도 4를 참조하면, 본 실시예에 따른 VBB 검출기는, 온도 변화에 대해 일정한 VBB 최고(절대값) 클램핑 레벨을 검출하기 위한 VBB 하이 클램핑 디텍터(100)와, 온도 변화에 대해 선형적인 의존성을 가지는 VBB 레벨을 검출하기 위한 VBB 모듈레이션 디텍터(200)와, 온도 변화에 대해 일정한 VBB 최저(절대값) 클램핑 레벨을 검출하기 위한 VBB 로우 클림핑 디텍터(300)와, VBB 하이 클램핑 디텍터(100)로부터 출력된 하이 클램핑 검출신호(DET_H)와, VBB 모듈레이션 디텍터(200)로부터 출력된 모듈레이션 검출신호(DET_T)와, VBB 로우 클림핑 디텍터(300)로부터 출력된 로우 클램핑 검출신호(DET_L)를 결합하여, 중간대역 온도 구간에서 VBB 검출 레벨이 선형적으로 변화하는 VBB 레벨을 검출하고, 중간대역 온도 구간보다 낮은 저온(deep cold) 구간에서 일정한 VBB 최저(절대값) 클램핑 레벨을 검출하고, 중간대역 온도 구간보다 높은 고온(deep hot) 구간에서 일정한 VBB 최고(절대값) 클램핑 레벨을 검출하는 결합 검출신호(DET_CLP)를 생성하기 위한 검출신호 결합부(400)를 구비한다.
도 5는 도 4의 각 디텍터(100, 200, 300)의 구현예를 나타낸 회로도이다.
도 5를 참조하면, 우선 VBB 하이 클램핑 디텍터(100)는, 그 게이트에 접지전압(VSS)이 인가되고, 그 소오스 및 벌크에 각각 기준전압(VREFB)이 인가되며, 그 드레인은 제1 검출노드(NODE_11)에 접속된 제1 PMOS트랜지스터(P11)와, 그 게이트에 백 바이어스 전압(VBB)이 인가되고, 그 드레인에 접지전압(VSS)이 인가되며, 그 벌크에 기준전압(VREFB)이 인가되고, 그 소오스가 제1 검출노드(NODE_11)에 접속된 제2 PMOS트랜지스터(P12)와, 제1 검출노드(NODE_11)를 입력단으로 하여 하이 클램핑 검출신호(DET_H)를 출력하기 위한 인버터(INV11)를 구비한다.
또한, VBB 로우 클램핑 디텍터(300)는, 그 게이트에 접지전압(VSS)이 인가되고, 그 소오스 및 벌크에 각각 기준전압(VREFB)이 인가되며, 그 드레인은 제2 검출노드(NODE_12)에 접속된 제3 PMOS트랜지스터(P13)와, 그 게이트에 백 바이어스 전압(VBB)이 인가되고, 그 드레인에 접지전압(VSS)이 인가되며, 그 벌크에 기준전압(VREFB)이 인가되고, 그 소오스가 제2 검출노드(NODE_12)에 접속된 제4 PMOS트랜지스터(P14)와, 제2 검출노드(NODE_12)를 입력단으로 하여 로우 클램핑 검출신호(DET_L)를 출력하기 위한 인버터(INV12)를 구비한다.
즉, VBB 하이 클램핑 디텍터(100)와 VBB 로우 클램핑 디텍터(300)는 온도에 관계없이 항상 일정한 VBB 검출 레벨을 가지기 때문에 도 2의 노멀 디텍터(10a)와 동일한 회로 구성으로 구현할 수 있다. 다만, 노멀 디텍터(10a)의 타겟 VBB 검출 레벨과는 다른 검출 레벨을 가져야 하기 때문에 NMOS트랜지스터나 PMOS트랜지스터의 사이즈를 달리해야 한다.
한편, VBB 모듈레이션 디텍터(200)는, 그 게이트에 접지전압(VSS)이 인가되고, 그 소오스 및 벌크에 각각 기준전압(VREFB)이 인가되며, 그 드레인은 제3 검출노드(NODE_13)에 접속된 제5 PMOS트랜지스터(P15)와, 그 게이트에 기준전압(VREFB)이 인가되고, 그 소오스 및 벌크에 백 바이어스 전압(VBB)이 인가되고, 그 드레인이 제3 검출노드(NODE_13)에 접속된 NMOS트랜지스터(N11)와, 제3 검출노드(NODE_13)를 입력단으로 하여 모듈레이션 검출신호(DET_T)를 출력하기 위한 인버터(INV13)를 구비한다. 즉, VBB 모듈레이션 디텍터(200)의 회로 구성은 도 2에 도시된 종래의 모듈레이션 디텍터(10b)의 회로 구성과 동일하게 구현할 수 있다.
도 6은 도 4의 검출신호 결합부(400)의 구현예를 나타낸 회로도이다.
도 6을 참조하면, 검출신호 결합부(400)는, 모듈레이션 검출신호(DET_T)와 하이 클램핑 검출신호(DET_H)를 입력으로 하는 부정논리합 게이트(NOR11)와, 로우 클램핑 검출신호(DET_L)를 입력으로 하는 인버터(INV14)와, 부정논리합 게이트(NOR11)의 출력신호와 인버터(INV14)의 출력신호를 입력으로 하여 결합 검출신호(DET_CLP)를 출력하는 부정논리합 게이트(NOR12)를 구비한다.
도 4 및 도 5에 도시된 각 디텍터(100, 200. 300)의 동작 및 각 검출신호의 특성에 대해서는 이미 자세히 설명했기에 그에 대한 설명은 생략하기로 한다.
이하, 도 6을 참조하여 검출신호 결합부(400)의 동작을 살펴보기로 한다.
우선, VBB 출력단의 절대값이 낮아져서 VBB 최저(절대값) 클램핑 레벨보다 낮은 영역에서는 로우 클램핑 검출신호(DET_L)는 논리레벨 로우가 되고, 이에 따라 결합 검출신호(DET_CLP)는 모듈레이션 검출신호(DET_T)에 관계없이 항상 논리레벨 로우가 되어(BBEb 역시 논리레벨 로우로 활성화됨) VBB 출력단에 대한 전하 펌핑 동작이 수행된다.
이와 반대로, VBB 출력단의 절대값이 높아져서 VBB 최대(절대값) 클램핑 레벨보다 낮은 영역에서는 하이 클램핑 검출신호(DET_H)는 논리레벨 하이가 되고, 이에 따라 결합 검출신호(DET_CLP)는 모듈레이션 검출신호(DET_T)에 관계없이 항상 논리레벨 하이가 되어(BBEb 역시 논리레벨 하이로 비활성화됨) VBB 출력단에 대한 전하 펌핑 동작은 디스에이블 된다.
결국 VBB 최저(절대값) 클램핑 레벨과 VBB 최대(절대값) 클램핑 레벨 사이에서는 온도 증가에 따라 VBB 검출 레벨이 선형적으로 감소하는 모듈레이션 검출신호(DET_T)에 따라 VBB 검출 레벨이 결정되고, VBB 최저(절대값) 클램핑 레벨보다 낮은 영역에서는 온도 변화에 관계없이 VBB 검출 레벨이 일정한 로우 클램핑 검출신호(DET_L)에 따라 VBB 검출 레벨이 결정되고, VBB 최고(절대값) 클램핑 레벨보다 높은 영역에서는 온도 변화에 관계없이 VBB 검출 레벨이 일정한 하이 클램핑 검출신호(DET_H)에 따라 VBB 검출 레벨이 결정된다(도 11 참조).
도 7은 본 발명의 다른 실시예에 따른 VBB 검출기의 블럭 다이어그램이다.
도 7을 참조하면, 본 실시예에 따른 VBB 검출기는, 도 4의 실시예와 비교할 때, VBB 모듈레이션 디텍터(520), VBB 하이 클램핑 디텍터(530), VBB 로우 클램핑 디텍터(540)와, 검출신호 결합부(560) 등은 거의 동일한 구성을 가진다. 다만, VBB 노멀 디텍터(510)를 추가하였고, 검출신호를 선택하기 위하여 제1 선택부(550) 및 제2 선택부(570)를 추가로 구비하였다.
VBB 노멀 디텍터(510)는 도 2의 노멀 디텍터(10a)와 동일한 회로 구성으로 구현할 수 있다. VBB 하이 클램핑 디텍터(530)와 VBB 로우 클램핑 디텍터(540)의 VBB 검출 레벨 사이의 VBB 타겟 레벨값을 검출하도록 MOS트랜지스터의 사이즈가 설정된다.
VBB 모듈레이션 디텍터(520), VBB 하이 클램핑 디텍터(530), VBB 로우 클램핑 디텍터(540)는 도 5에 도시된 디텍터 회로의 구현예와 동일하게 구현할 수 있다.
한편, 제1 선택부(550)는 테스트 신호(TEST1) 및 퓨즈 옵션(도시되지 않음)에 따라 VBB 노멀 디텍터(510)로부터 출력된 노말 검출신호(DET_N) 또는 VBB 모듈레이션 디텍터(520)로부터 출력된 모듈레이션 검출신호(DET_T)를 선택하여 비결합 검출신호(DET_S)로서 출력한다.
도 8에 제1 선택부(550)의 구현예를 나타낸 회로도를 도시하였다.
테스트 신호(TEST1)와 퓨즈(FUSE1)를 이용하여 디폴트 선택신호(SEL_1)의 극성을 바꾸는 구성과, 디폴트 선택신호(SEL_1)에 제어받는 두 개의 트랜스미션 게이트(TG3 및 TG4)를 통해 노말 검출신호(DET_N)와 모듈레이션 검출신호(DET_T)를 다중화하여 출력하는 구성은 널리 공지된 회로이므로, 그 구성에 대해서는 자세히 설명하지 않기로 한다. 단, 파워업 펄스(PWRUP_P)에 제어받는 NMOS 트랜지스터는 래치값을 초기화하기 위한 것이다.
퓨즈(FUSE1)가 커팅되지 않은 상태에서, 테스트 신호(TEST1)가 논리레벨 로우로 비활성화된 상태에서는 트랜스미션 게이트(TG1)가 턴온되어 노멀 검출 선택신호(DET_N_SEL)는 논리레벨 하이로 활성화되고 모듈레이션 검출 선택신호(DET_T_SEL)는 논리레벨 로우로 비활성화된다. 따라서, 트랜스미션 게이트(TG3)를 통해 노멀 검출신호(DET_N)가 비결합 검출신호(DET_S)로서 출력된다. 테스트 신호(TEST1)가 논리레벨 하이로 활성화된 상태에서는 모듈레이션 검출신호(DET_T)가 비결합 검출신호(DET_S)로서 출력된다.
한편, 퓨즈(FUSE1)가 커팅되면 테스트 신호(TEST1)의 상태에 따라 디폴트 선택신호(SEL_1)의 극성이 변화시켜 비결합 검출신호(DET_S)로서 노멀 검출신호(DET_N)와 모듈레이션 검출신호(DET_T)를 선택적으로 출력할 수 있게 된다.
도 9는 도 7의 검출신호 결합부(560)의 구현예를 나타낸 회로도이다.
도 9를 참조하면, 검출신호 결합부(560)는, 비결합 검출신호(DET_S)와 하이 클램핑 검출신호(DET_H)를 입력으로 하는 부정논리합 게이트(NOR13)와, 로우 클램핑 검출신호(DET_L)를 입력으로 하는 인버터(INV15)와, 부정논리합 게이트(NOR13)의 출력신호와 인버터(INV15)의 출력신호를 입력으로 하여 결합 검출신호(DET_CLP)를 출력하는 부정논리합 게이트(NOR14)를 구비한다.
즉, 검출신호 결합부(560)는 도 6의 검출신호 결합부(400)와 비교할 때, 모듈레이션 검출신호(DET_T)가 비결합 검출신호(DET_S)로 바뀐 것 외에는 동일한 회로 구성을 가지며, 어짜피 VBB 검출 레벨에 대한 클램핑은 비결합 검출신호(DET_S)로서 모듈레이션 검출신호(DET_T)가 선택된 경우에만 의미가 있기 때문에 실질적으 로 동일한 회로로 보면 될 것이다. 따라서, 이에 대한 동작 설명은 생략하기로 한다.
다시 도 7을 참조하면, 제2 선택부(570)는 테스트 신호(TEST2) 및 퓨즈 옵션(도시되지 않음)에 따라 비결합 검출신호(DET_S) 또는 결합 검출신호(DET_CLP)를 선택하여 인에이블 신호(BBEb)로서 출력한다.
도 10에 제1 선택부(550)의 구현예를 나타낸 회로도를 도시하였다.
테스트 신호(TEST2)와 퓨즈(FUSE2)를 이용하여 디폴트 선택신호(SEL_2)의 극성을 바꾸는 구성과, 디폴트 선택신호(SEL_2)에 제어받는 두 개의 트랜스미션 게이트(TG7 및 TG8)를 통해 비결합 검출신호(DET_S)와 결합 검출신호(DET_CLP)를 다중화하여 출력하는 구성은 널리 공지된 회로이므로, 그 구성에 대해서는 자세히 설명하지 않기로 한다. 또한, 회로 구성 역시 전술한 도 8의 회로 구성과 동일하다.
퓨즈(FUSE2)가 커팅되지 않은 상태에서, 테스트 신호(TEST2)가 논리레벨 로우로 비활성화된 상태에서는 트랜스미션 게이트(TG5)가 턴온되어 비결합 검출 선택신호(DET_S_SEL)는 논리레벨 하이로 활성화되고 결합 검출 선택신호(DET_CLP_SEL)는 논리레벨 로우로 비활성화된다. 따라서, 트랜스미션 게이트(TG7)를 통해 비결합 검출신호(DET_S)가 인에이블 신호(BBEb)로서 출력된다. 테스트 신호(TEST2)가 논리레벨 하이로 활성화된 상태에서는 결합 검출신호(DET_CLP)가 인에이블 신호(BBEb)로서 출력된다.
한편, 퓨즈(FUSE2)가 커팅되면 테스트 신호(TEST2)의 상태에 따라 디폴트 선택신호(SEL_2)의 극성이 변화시켜 인에이블 신호(BBEb)로서 결합 검출신 호(DET_CLP) 또는 비결합 검출신호(DET_S)를 선택적으로 출력할 수 있게 된다.
도 11은 도 7에 도시된 각 디텍터(510, 520, 530, 540)의 온도 변화에 따른 VBB 검출 레벨 변화를 나타낸 특성도이며, 도 12는 도 7의 VBB 검출기를 적용하여 클램핑된 VBB 검출 레벨의 변화를 나타낸 특성도이다.
도 11 및 도 12를 참조하면, 도 7의 VBB 검출기를 적용하면, 종래와 같이 노멀 디텍터나 모듈레이션 디텍터를 이용하여 VBB 검출을 수행할 수도 있고, 모듈레이션 디텍터를 이용하여 VBB 검출을 수행하되, 결합 검출신호(DET_CLP)를 생성하여 고온 및 저온 영역에서 클램핑된 일정한 VBB 검출 레벨을 적용하여 VBB 검출을 수행할 수 있다.
따라서, 온도 변화에 관계없이 일정한 전압레벨을 갖는 백 바이어스 전압(VBB)과, 온도 변화에 대해 선형적으로 변화하는 백 바이어스 전압(VBB)과, 온도 변화에 대해 선형적인 의존성을 가지되 고온 및 저온 영역에서는 예정된 클램핑 레벨로 제한되는 백 바이어스 전압(VBB)을 생성할 수 있다.
한편, 상기와 같이 온도 변화에 대해 선형적인 의존성을 가지되 고온 및 저온 영역에서는 예정된 클램핑 레벨로 제한되는 백 바이어스 전압(VBB)을 DRAM과 같은 반도체 메모리 소자에 적용하게 되면, 고온 환경에서 리프레쉬 시간을 증가시킴으로써 전류 소비를 감소시킬 수 있으며, 저온 환경에서 tWR 마진을 확보하여 수율(yield)을 개선할 수 있다. 또한, 백 바이어스 전압(VBB)이 아주 높은 온도(Deep Hot)나 아주 낮은 온도(Deep Cold)에서 과도하게 변동하는 것을 근본적으로 억제하여 오동작을 방지할 수 있다.
한편, 테스트 신호와 퓨즈 옵션을 사용함으로써 다양한 테스트를 수행할 수 있으므로 테스트 효율을 증대시켜 테스트 비용 및 테스트 시간을 절약할 수 있는 부수적인 효과도 있다.
도 13은 도 7의 실시예를 고전위 전압(VPP) 생성기에 적용한 경우에 예상되는 클램핑된 고전위 전압(VPP) 검출 레벨의 변화를 나타낸 특성도로서, 본 발명의 기술적 원리를 고전위 전압(VPP) 검출기 설계에도 적용할 수 있음을 나타내는 것이라 하겠다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨데, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
또한, 전술한 일 실시예에서는 VBB 검출 레벨의 절대값 최대치와 절대값 최소치를 모두 클램핑하는 경우를 일례로 들어 설명하였으나, VBB 하이 클램핑 디텍터와 VBB 로우 클램핑 디텍터 중 어느 하나만 구비하는 경우에도 본 발명은 적용된다.
전술한 본 발명을 백 바이어스 전압(VBB) 검출기에 적용하는 경우, 고온 환경에서 리프레쉬 시간을 증가시킴으로써 전류 소비를 감소시킬 수 있으며, 저온 환경에서 tWR 마진을 확보하여 수율 및 소자 신뢰도를 개선하는 효과가 있다. 또한, 백 바이어스 전압(VBB)이 아주 높은 온도나 아주 낮은 온도에서 과도하게 변동하는 것을 근본적으로 억제하여 오동작을 방지할 수 있다.

Claims (19)

  1. 온도 변화에 대해 선형적인 의존성을 가지는 내부전압 레벨을 검출하기 위한 제1 전압검출수단;
    온도 변화에 대해 일정한 내부전압 클램핑 레벨을 검출하기 위한 제2 전압검출수단;
    상기 제1 및 제2 전압검출수단으로부터 출력된 제1 및 제2 검출신호를 결합하여, 제1 온도 구간에서 내부전압 검출 레벨이 선형적으로 변화하는 내부전압 레벨을 검출하고, 제2 온도 구간에서 상기 일정한 내부전압 클램핑 레벨을 검출하는 결합 검출신호를 생성하기 위한 검출신호 결합수단; 및
    상기 결합 검출신호에 응답하여 전하 펌핑 방식으로 내부전압을 생성하는 내부전압 생성수단
    을 구비하는 반도체 소자의 내부전압 발생기.
  2. 제1항에 있어서,
    상기 제2 온도 구간은 상기 제1 온도 구간에 비해 낮은 온도 구간인 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  3. 제1항에 있어서,
    상기 제2 온도 구간은 상기 제1 온도 구간에 비해 높은 온도 구간인 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  4. 제1항에 있어서,
    상기 내부전압 생성수단은,
    상기 결합 검출신호를 인에이블 신호로 하여 예정된 주파수로 발진하는 발진신호를 출력하기 위한 발진기;
    상기 발진신호를 입력으로 하여 펌프 제어신호를 생성하기 위한 펌프 제어기; 및
    상기 펌프 제어신호에 응답하여 백 바이어스 전압(VBB) 출력단에 대해 네거티브 전하 펌핑을 수행하기 위한 전하 펌프를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  5. 제4항에 있어서,
    상기 제1 전압검출수단은,
    그 게이트에 접지전압이 인가되고, 그 소오스 및 벌크에 각각 기준전압이 인가되며, 그 드레인은 제1 검출노드에 접속된 제1 PMOS트랜지스터;
    그 게이트에 상기 기준전압이 인가되고, 그 소오스 및 벌크에 백 바이어스 전압이 인가되고, 그 드레인이 상기 제1 검출노드에 접속된 NMOS트랜지스터; 및
    상기 제1 검출노드를 입력단으로 하여 상기 제1 검출신호를 출력하기 위한 제1 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  6. 제5항에 있어서,
    상기 제2 전압검출수단은,
    그 게이트에 상기 접지전압이 인가되고, 그 소오스 및 벌크에 각각 상기 기준전압이 인가되며, 그 드레인은 제2 검출노드에 접속된 제2 PMOS트랜지스터;
    그 게이트에 상기 백 바이어스 전압이 인가되고, 그 드레인에 상기 접지전압이 인가되며, 그 벌크에 상기 기준전압이 인가되고, 그 소오스가 상기 제2 검출노드에 접속된 제3 PMOS트랜지스터; 및
    상기 제2 검출노드를 입력단으로 하여 상기 제2 검출신호를 출력하기 위한 제2 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  7. 온도 변화에 대해 선형적인 의존성을 가지는 내부전압 레벨을 검출하기 위한 제1 전압검출수단;
    온도 변화에 대해 일정한 내부전압 최저(절대값) 클램핑 레벨을 검출하기 위 한 제2 전압검출수단;
    온도 변화에 대해 일정한 내부전압 최고(절대값) 클램핑 레벨을 검출하기 위한 제3 전압검출수단;
    상기 제1 내지 제3 전압검출수단으로부터 출력된 제1 내지 제3 검출신호를 결합하여, 제1 온도 구간에서 내부전압 검출 레벨이 선형적으로 변화하는 내부전압 레벨을 검출하고, 상기 제1 온도 구간보다 낮은 제2 온도 구간에서 상기 일정한 내부전압 최저(절대값) 클램핑 레벨을 검출하고, 상기 제1 온도 구간보다 높은 제3 온도 구간에서 상기 일정한 내부전압 최고(절대값) 클램핑 레벨을 검출하는 결합 검출신호를 생성하기 위한 검출신호 결합수단; 및
    상기 결합 검출신호에 응답하여 전하 펌핑 방식으로 내부전압을 생성하는 내부전압 생성수단
    을 구비하는 반도체 소자의 내부전압 발생기.
  8. 제7항에 있어서,
    상기 내부전압 생성수단은,
    상기 결합 검출신호를 인에이블 신호로 하여 예정된 주파수로 발진하는 발진신호를 출력하기 위한 발진기;
    상기 발진신호를 입력으로 하여 펌프 제어신호를 생성하기 위한 펌프 제어기; 및
    상기 펌프 제어신호에 응답하여 백 바이어스 전압(VBB) 출력단에 대해 네거티브 전하 펌핑을 수행하기 위한 전하 펌프를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  9. 제8항에 있어서,
    상기 제1 전압검출수단은,
    그 게이트에 접지전압이 인가되고, 그 소오스 및 벌크에 각각 기준전압이 인가되며, 그 드레인은 제1 검출노드에 접속된 제1 PMOS트랜지스터;
    그 게이트에 상기 기준전압이 인가되고, 그 소오스 및 벌크에 백 바이어스 전압이 인가되고, 그 드레인이 상기 제1 검출노드에 접속된 NMOS트랜지스터; 및
    상기 제1 검출노드를 입력단으로 하여 상기 제1 검출신호를 출력하기 위한 제1 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  10. 제9항에 있어서,
    상기 제2 전압검출수단은,
    그 게이트에 상기 접지전압이 인가되고, 그 소오스 및 벌크에 각각 상기 기준전압이 인가되며, 그 드레인은 제2 검출노드에 접속된 제2 PMOS트랜지스터;
    그 게이트에 상기 백 바이어스 전압이 인가되고, 그 드레인에 상기 접지전압 이 인가되며, 그 벌크에 상기 기준전압이 인가되고, 그 소오스가 상기 제2 검출노드에 접속된 제3 PMOS트랜지스터; 및
    상기 제2 검출노드를 입력단으로 하여 상기 제2 검출신호를 출력하기 위한 제2 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  11. 제10항에 있어서,
    상기 제3 전압검출수단은,
    그 게이트에 상기 접지전압이 인가되고, 그 소오스 및 벌크에 각각 상기 기준전압이 인가되며, 그 드레인은 제3 검출노드에 접속된 제4 PMOS트랜지스터;
    그 게이트에 상기 백 바이어스 전압이 인가되고, 그 드레인에 상기 접지전압이 인가되며, 그 벌크에 상기 기준전압이 인가되고, 그 소오스가 상기 제3 검출노드에 접속된 제5 PMOS트랜지스터; 및
    상기 제3 검출노드를 입력단으로 하여 상기 제3 검출신호를 출력하기 위한 제3 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  12. 제7항에 있어서,
    상기 검출신호 결합수단은,
    상기 제1 검출신호 및 상기 제3 검출신호를 입력으로 하는 제1 부정논리합 게이트;
    상기 제2 검출신호를 입력으로 하는 인버터;
    상기 제1 부정논리합 게이트의 출력신호와 인버터의 출력신호를 입력으로 하여 상기 결합 검출신호를 출력하는 제2 부정논리합 게이트를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  13. 온도 변화에 대해 선형적인 의존성을 가지는 내부전압 레벨을 검출하기 위한 제1 전압검출수단;
    온도 변화에 대해 일정한 내부전압 최저(절대값) 클램핑 레벨을 검출하기 위한 제2 전압검출수단;
    온도 변화에 대해 일정한 내부전압 최고(절대값) 클램핑 레벨을 검출하기 위한 제3 전압검출수단;
    온도 변화에 대해 일정한 내부전압 타겟 레벨 - 상기 일정한 내부전압 최저(절대값) 클램핑 레벨보다 높고 상기 일정한 내부전압 최고(절대값) 클램핑 레벨보다 낮은 레벨임 - 을 검출하기 위한 제4 전압검출수단;
    제1 테스트 신호 및 제1 퓨즈 옵션에 따라 상기 제1 전압검출수단으로부터 출력된 제1 검출신호 또는 상기 제4 전압검출수단으로부터 출력된 제4 검출신호를 비결합 검출신호로서 출력하기 위한 제1 선택수단;
    상기 비결합 검출신호와, 상기 제2 및 제3 전압검출수단으로부터 출력된 제2 및 제3 검출신호를 결합하여, 제1 온도 구간에서 내부전압 검출 레벨이 선형적으로 변화하는 내부전압 레벨을 검출하고, 상기 제1 온도 구간보다 낮은 제2 온도 구간에서 상기 일정한 내부전압 최저(절대값) 클램핑 레벨을 검출하고, 상기 제1 온도 구간보다 높은 제3 온도 구간에서 상기 일정한 내부전압 최고(절대값) 클램핑 레벨을 검출하는 결합 검출신호를 생성하기 위한 검출신호 결합수단;
    제2 테스트 신호 및 제2 퓨즈 옵션에 따라 상기 비결합 검출신호 또는 상기 결합 검출신호를 인에이블 신호로서 출력하기 위한 제2 선택수단; 및
    상기 인에이블 신호에 응답하여 전하 펌핑 방식으로 내부전압을 생성하는 내부전압 생성수단
    을 구비하는 반도체 소자의 내부전압 발생기.
  14. 제13항에 있어서,
    상기 내부전압 생성수단은,
    상기 결합 검출신호를 인에이블 신호로 하여 예정된 주파수로 발진하는 발진신호를 출력하기 위한 발진기;
    상기 발진신호를 입력으로 하여 펌프 제어신호를 생성하기 위한 펌프 제어기; 및
    상기 펌프 제어신호에 응답하여 백 바이어스 전압(VBB) 출력단에 대해 네거티브 전하 펌핑을 수행하기 위한 전하 펌프를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  15. 제14항에 있어서,
    상기 제1 전압검출수단은,
    그 게이트에 접지전압이 인가되고, 그 소오스 및 벌크에 각각 기준전압이 인가되며, 그 드레인은 제1 검출노드에 접속된 제1 PMOS트랜지스터;
    그 게이트에 상기 기준전압이 인가되고, 그 소오스 및 벌크에 백 바이어스 전압이 인가되고, 그 드레인이 상기 제1 검출노드에 접속된 NMOS트랜지스터; 및
    상기 제1 검출노드를 입력단으로 하여 상기 제1 검출신호를 출력하기 위한 제1 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  16. 제15항에 있어서,
    상기 제2 전압검출수단은,
    그 게이트에 상기 접지전압이 인가되고, 그 소오스 및 벌크에 각각 상기 기준전압이 인가되며, 그 드레인은 제2 검출노드에 접속된 제2 PMOS트랜지스터;
    그 게이트에 상기 백 바이어스 전압이 인가되고, 그 드레인에 상기 접지전압이 인가되며, 그 벌크에 상기 기준전압이 인가되고, 그 소오스가 상기 제2 검출노드에 접속된 제3 PMOS트랜지스터; 및
    상기 제2 검출노드를 입력단으로 하여 상기 제2 검출신호를 출력하기 위한 제2 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  17. 제16항에 있어서,
    상기 제3 전압검출수단은,
    그 게이트에 상기 접지전압이 인가되고, 그 소오스 및 벌크에 각각 상기 기준전압이 인가되며, 그 드레인은 제3 검출노드에 접속된 제4 PMOS트랜지스터;
    그 게이트에 상기 백 바이어스 전압이 인가되고, 그 드레인에 상기 접지전압이 인가되며, 그 벌크에 상기 기준전압이 인가되고, 그 소오스가 상기 제3 검출노드에 접속된 제5 PMOS트랜지스터; 및
    상기 제3 검출노드를 입력단으로 하여 상기 제3 검출신호를 출력하기 위한 제3 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  18. 제16항에 있어서,
    상기 제4 전압검출수단은,
    그 게이트에 상기 접지전압이 인가되고, 그 소오스 및 벌크에 각각 상기 기준전압이 인가되며, 그 드레인은 제4 검출노드에 접속된 제6 PMOS트랜지스터;
    그 게이트에 상기 백 바이어스 전압이 인가되고, 그 드레인에 상기 접지전압 이 인가되며, 그 벌크에 상기 기준전압이 인가되고, 그 소오스가 상기 제4 검출노드에 접속된 제7 PMOS트랜지스터; 및
    상기 제4 검출노드를 입력단으로 하여 상기 제4 검출신호를 출력하기 위한 제4 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  19. 제13항에 있어서,
    상기 검출신호 결합수단은,
    상기 비결합 검출신호 및 상기 제3 검출신호를 입력으로 하는 제1 부정논리합 게이트;
    상기 제2 검출신호를 입력으로 하는 인버터;
    상기 제1 부정논리합 게이트의 출력신호와 인버터의 출력신호를 입력으로 하여 상기 결합 검출신호를 출력하는 제2 부정논리합 게이트를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
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