KR20070110094A - 산화물 유전층의 형성 방법 및 그 형성 방법으로 얻어진산화물 유전층을 구비한 커패시터층 형성재 - Google Patents
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Abstract
본 발명은 졸겔법을 이용하여 유전층을 형성하고, 그 유전층이 에칭액에 의한 손상을 받기 어렵고, 또한 높은 전기용량 등의 유전 특성이 뛰어난 산화물 유전층의 형성 방법을 제공하는 것을 목적으로 한다. 이 목적을 달성하기 위해, 졸겔법에 의한 산화물 유전층의 형성 방법에 있어서, 이하의 (a)∼(c)의 공정을 구비하는 것을 특징으로 하는 산화물 유전층의 형성 방법 등을 채용한다. (a) 공정: 원하는 산화물 유전층을 제조하기 위한 졸겔 용액 제조를 위한 용액 제조 공정. (b) 공정: 상기 졸겔 용액을 금속 기재의 표면에 도공하고, 산소 함유 분위기 중에서 건조하고, 산소 함유 분위기 중에서 열분해를 행하는 일련의 공정을 1단위공정으로 하고, 이 1단위공정을 복수회 반복함에 있어, 1단위공정과 1단위공정의 사이에 임의로 550℃∼1000℃의 불활성 가스 치환 등의 예비 소성 처리를 하여 막두께 조정을 행하는 도공 공정. (c) 공정: 최종적으로 550℃∼1000℃의 불활성 가스 치환 등의 소성 처리를 행하여 유전층으로 하는 소성 공정.
산화물 유전층, 커패시터층 형성재
Description
본건 출원에 따른 발명은 커패시터층 형성재 및 그 커패시터층 형성재의 제조 방법 및 그 커패시터층 형성재를 사용하여 얻어지는 내장 커패시터층을 구비한 프린트 배선판에 관한 것이다.
본건 발명에서 말하는 커패시터층 형성재는, 상부 전극 형성에 사용하는 제1 도전층과 하부 전극 형성에 사용하는 제2 도전층의 사이에 유전층을 구비하는 구성을 갖는 것이다. 그리고, 그 제1 도전층과 제2 도전층은, 에칭 가공 등에 의해 커패시터 회로를 형성하도록 가공되어, 특허문헌 1에 개시되어 있는 바와 같이, 프린트 배선판 등의 전자 재료를 구성하는 재료로서 사용되는 것이 일반적이다.
그리고, 상기 유전층은 절연성을 갖고, 일정량의 전하를 축적하기 위한 것이다. 이와 같은 유전층의 형성 방법으로는, 각종 방법이 채용되고 있지만, 화학적 기상 반응법(CVD법), 스퍼터링 증착법, 졸겔법을 이용하는 것이 일반적이다. 예를 들면, 특허문헌 2에는 화학적 기상 반응법을 이용하는 것으로서, 하지(下地) 위에 400℃보다 낮은 온도에서 비정질상(狀) SrTiO3계 박막을 퇴적하는 공정과, 그 비정질상SrTiO3계 박막을 레이저 어닐링 또는 래피드 서멀 어닐링 처리하여 결정화시켜, SrTiO3계 박막을 얻는 공정을 포함하는 제조 방법이 개시되어 있다. 이 방법은 높은 유전율을 갖는 SrTiO3계 박막을 얻는 것을 목적으로 하고 있다.
다음에, 특허문헌 3에는, 스퍼터링 증착법을 이용한 것으로서, 기판 위의 임의의 층에 하부 전극, 고유전율의 유전체, 상부 전극이 적층된 박막 커패시터에 있어서, 그 고유전율의 유전체가 결정립과 결정립계로 이루어지는 다결정으로서, 복수의 원자가를 취할 수 있는 금속 이온을 불순물로서 함유하고, 그 결정립 내부보다도 그 결정립계 근방에 고농도의 그 불순물을 함유하고 있는 것을 특징으로 하는 박막 커패시터가 개시되어 있으며, 그 복수의 원자가를 취할 수 있는 금속 이온으로서 Mn 이온이 적합하다고 개시되어 있다. 이 방법으로 얻어진 박막 커패시터는 장기 신뢰성이 높아 절연 파괴에 이르는 시간이 길다.
또한, 특허문헌 4에는, 졸겔법을 이용한 것으로서, 기판 표면에 수산화 처리를 실시한 후, 그 기판 위에, 금속 알콕시드를 원료로 하는 산화물 유전체 박막을 형성하는 산화물 유전체 박막의 제조 방법이 개시되어 있다. 여기서, 박막으로 형성할 수 있는 산화물 유전체는, 유전 특성을 갖는 금속 산화물로서, 예를 들면LiNbO3, Li2B4O7, PbZrTiO3, BaTiO3, SrTiO3, PbLaZrTiO3, LiTaO3, ZnO, Ta2O5 등을 사용한다. 이 방법으로 얻어진 산화물 유전체 박막은 배향성이 뛰어나고, 결정성이 양호한 산화물 유전체 박막이다.
졸겔법을 이용한 유전층의 형성은, 화학적 기상 반응법(CVD법) 또는 스퍼터링 증착법을 이용한 유전층의 형성에 비하여, 진공 프로세스를 이용하는 것도 불필요하고, 유전층을 넓은 면적의 기판 위에 형성하는 것도 용이하다는 이점이 있다. 게다가, 유전층의 구성 성분을 이론적 비율로 하는 것이 용이하고, 또한, 매우 얇은 유전층이 얻어지기 때문에, 대용량의 커패시터층을 형성하는 재료로서 기대되고 있다.
또한, 특허문헌 5에 개시된 PZT 박막의 제조 방법은, 기판 위에 PbTiO3(PT)를 주성분으로 하는 버퍼층을 형성한 후, 상기 PbTiO3을 주성분으로 하는 버퍼층이 유기 열분해되기 전에 PZT를 주성분으로 하는 박막 재료를 도포하고, 양 층을 일괄하여 유기 열분해한 후에 430∼500℃에서 결정화 열처리를 행하는 공정을 갖는 것을 특징으로 하는 것이 개시되어 있다. 그리고, 여기서 말하는 버퍼층은, 저온에서 결정화할 때, PT와 PZT가 결정 구조나 격자 정수가 비슷하다는 특성을 살려 PZT 성막 시의 PZT 결정화를 위한 에너지를 저감하는 효과를 기대한 것이다. 확실히, 졸겔법에 의한 유전층의 제조는, 일반적으로 보아 고온 소성에 의한 결정화가 요구되기 때문에, 각종 문제가 생길 가능성이 높으며, 저온 소성법으로서는 유효한 것이다.
특허문헌 1 : 일본 특표 2002-539634호 공보
특허문헌 2 : 일본 특개평06-140385호 공보
특허문헌 3 : 일본 특개 2001-358303호 공보
특허문헌 4 : 일본 특개평07-294862호 공보
특허문헌 5 : 일본 특허 제3427795호 공보
[발명의 개시]
[발명이 해결하고자 하는 과제]
그러나, 졸겔법을 이용한 유전층은, 그 얇음으로 인해 막두께의 불균일 및 산화물 입자의 입자 사이의 간극의 존재에 의해, 커패시터를 형성했을 때의 상부 전극과 하부 전극의 단락에 기인하여 리크(leak) 전류가 커지는 경우가 있어, 생산 수율이 낮다는 문제가 있다. 특히, 커패시터로서의 전기용량을 고용량화하기 위하여, 전극 면적을 넓게 하려고 했을 때에는, 단락 현상이 일어나는 불량품의 발생이 현저해진다.
일반적으로 커패시터 회로는, 잉여의 전기를 축전하는 등 전자·전기기기의 전력 절약화 등을 가능하게 해 온 것이므로, 가능한 한 큰 전기용량을 가질 것이 기본적인 품질로서 요구된다. 커패시터의 용량(C)은, C = εε0(A/d)의 식(ε0는 진공의 유전율)으로 계산된다. 특히, 최근의 전자, 전기기기의 경박단소화(輕薄短小化)의 흐름으로부터, 프린트 배선판에도 동일한 요구가 있게 되어, 일정한 프린트 배선판 등의 기판 면적 중에서, 커패시터 전극의 표면적(A)을 넓게 채택하더라도, 커패시터 회로의 고용량화를 필요로 하는 경우가 있다.
또한, 일반적인 커패시터 회로의 형성을 행할 경우에는, 하부 전극을 형성하 기 위한 금속박 등의 기판 위에 졸겔법으로 유전층을 성막한 후, 그 유전층 위에 스퍼터링법 등에 의해 상부 전극이 되는 구리층을 성막하고, 웨트 에칭법에 의해 소정의 커패시터 회로가 되도록 패터닝한다. 그런데, 웨트 에칭을 행할 때의 에칭액이 유전층 내부에 침입하여, 기판인 금속박 위에까지 도달한다. 이와 같은 현상이 일어나면, 기판의 용출이 일어나, 유전층까지도 제거되어 버린다. 이와 같은 유전층으로의 에칭액의 침투가 일어나면, 유전손실의 상승을 초래하여, 겉보기 용량 밀도의 증대 등 전기 특성에 악영향을 준다. 또한, 기판의 용출, 유전층의 손상 등은, 상부 전극과 하부 전극(기판)의 단락을 일으켜, 커패시터 회로의 생산 수율이 저하된다. 특히, 매립 수동 부품용의 커패시터박을 제조하는 경우에는, 제품 비용의 상승을 초래하지 않도록, 저렴한 비(卑)금속박을 하부 전극의 구성재로서 사용하는 것이 바람직하고, 상부 전극의 패터닝에는 종래와 같이 웨트 웨칭 가능하고, 또한, 특성의 열화가 일어나지 않는 것이 바람직하다.
또한, 특허문헌 5에 개시된 바와 같은 저온 소성법으로 유전층으로서의 PZT 박막을 얻으려고 하면, PZT의 결정화를 촉진하는 버퍼층을 필수로 하기 때문에, 제조 공정이 복잡화되고, 제조 비용 및 제조 조건의 관리가 복잡화되어, 총 제조 비용을 상승시키게 되므로 바람직하지 않다. 게다가, 특허문헌 5에 개시된 방법으로 얻어지는 유전층은, 버퍼층이 존재함으로써 유전층으로서의 총 두께도 두꺼워지고, 또한, 유전체로서의 품질이 나쁜 PT를 사용하고 있기 때문에, 고용량의 유전층이 얻어지기 어렵다는 결점이 있다.
이상으로부터, 시장에서는 제조 비용 이점이 뛰어난 졸겔법을 이용하여 유전 층을 형성하고, 그 유전층이 에칭액에 의한 손상을 받기 어렵고, 또한, 높은 전기용량을 구비할 것이 요망되어 왔다. 그리고, 동시에 그 유전층의 형성 방법은 생산 수율이 높을 것이 요구되어 왔다.
[과제를 해결하기 위한 수단]
그래서, 본건 발명자 등은 예의 졸겔법으로 형성한 유전층의 산화물 결정립을, 종래에 없는 레벨로 미세화하거나, 오히려 결정립계가 적은 조대 입자를 얻는 등의 방법을 시도해가는 중, 이하의 발명에 상도하였다.
본건 발명에 따른 산화물 유전층의 형성 방법: 본건 발명에 따른 산화물 유전층의 형성 방법은, 졸겔법에 의한 산화물 유전층의 형성 방법으로서, 이하의 (a)∼(c)의 공정을 구비하는 것을 특징으로 한다.
(a) 원하는 산화물 유전층을 제조하기 위한 졸겔 용액을 제조하기 위한 용액 제조 공정.
(b) 상기 졸겔 용액을 금속 기재의 표면에 도공(塗工)하고, 산소 함유 분위기 중에서 120℃∼250℃에서 건조하고, 산소 함유 분위기 중에서 270℃∼390℃에서 열분해를 행하는 일련의 공정을 1단위공정으로 하고, 이 1단위공정을 복수회 반복함에 있어, 1단위공정과 1단위공정의 사이에 임의로 550℃∼1000℃의 불활성 가스 치환 또는 진공 중에서의 예비 소성 처리를 하여 막두께 조정을 행하는 도공 공정.
(c) 그리고, 최종적으로 550℃∼1000℃의 불활성 가스 치환 또는 진공 중에서의 소성 처리를 행하여 유전층으로 하는 소성 공정.
그리고, 본건 발명에 따른 산화물 유전층의 형성 방법에서 사용하는 상기 졸 겔 용액은, 산화물 유전층으로서 (Ba1 - xSrx)TiO3(0≤x≤1)막 또는 BiZrO3막을 형성하는 것이 바람직하다.
또한, 본건 발명에 따른 산화물 유전층의 형성 방법에서 사용하는 상기 졸겔 용액은 망간, 규소, 니켈, 알루미늄, 란탄, 니오븀, 마그네슘, 주석에서 선택되는 1종 또는 2종 이상을 합계 0.01mol%∼5.00mol% 함유하는 산화물 유전층을 형성하는 것임이 바람직하다.
본건 발명에 따른 산화물 유전층의 형성 방법으로 얻는 상기 유전층은, 두께가 20nm∼2㎛로 하는 것임이 바람직하다.
본건 발명에 따른 산화물 유전층의 형성 방법에서 사용하는 상기 금속 기재는, 두께가 1㎛∼100㎛인 니켈박, 니켈 합금박, 니켈층을 표층으로 구비하는 복합박, 니켈 합금층을 표층으로 구비하는 복합박의 어느 것이 바람직하다.
그리고, 상기 금속 기재는, 니켈 합금박 또는 니켈 합금층을 표층으로 구비하는 복합박의 니켈 합금층은 니켈-인 합금으로 이루어지는 것임이 바람직하다.
본건 발명에 따른 커패시터층 형성재 : 본건 발명에 따른 커패시터층 형성재는, 상부 전극 형성에 사용하는 제1 도전층과 하부 전극 형성에 사용하는 제2 도전층의 사이에 유전층을 구비하는 커패시터층 형성재에 있어서, 그 유전층을 상술의 제조 방법의 어느 것에 기재된 산화물 유전층의 형성 방법에 의해 얻어진 것임이 바람직하다.
본건 발명에 따른 프린트 배선판 : 그리고, 상기 본건 발명에 따른 커패시터 층 형성재를 사용함으로써, 고품질의 내장 커패시터층을 구비한 것을 특징으로 하는 프린트 배선판을 얻을 수 있다.
[발명의 효과]
본건 발명에 따른 졸겔법에 의한 산화물 유전층의 형성 방법은, 수율 좋게, 고품질의 산화물 유전층의 형성이 가능하다. 이 본건 발명에 따른 산화물 유전층의 형성 방법에 의해 얻어지는 유전층은, 리크 전류를 작게 하고, 에칭액에 의한 손상을 받기 어렵다는 특성을 가져, 특히 에칭법에 의한 커패시터 회로 형성에 적합한 것이 된다. 그리고, 본건 발명에 따른 졸겔법에 의한 산화물 유전층의 형성 방법을 이용하여 유전층을 형성한 커패시터층 형성재는 프린트 배선판의 커패시터층의 형성에 적합하며, 높은 전기용량, 낮은 유전손실을 나타내는 커패시터 회로의 제조를 가능하게 한다.
[발명을 실시하기 위한 최량의 형태]
<본건 발명에 따른 산화물 유전층의 형성 방법>
본건 발명에 따른 산화물 유전층의 형성 방법은 졸겔법에 의한 산화물 유전층의 형성 방법으로서, 이하의 (a)∼(c)의 공정을 구비하는 것을 특징으로 한다. 이하, 공정별로 설명한다.
먼저, 본건 발명의 특징을 용이하게 이해할 수 있도록, 본건 발명자 등이 종래부터 행하고 있던 졸겔법에 의한 산화물 유전층의 형성에 관하여 간단히 설명한다. 종래의 유전층으로서 사용하기 위한 산화물 유전층의 형성은 (I)∼(III)의 공정을 거치는 것이 통상이다.
(I) 원하는 산화물 유전층을 제조하기 위한 졸겔 용액을 제조하기 위한 용액 제조 공정. (II) 상기 졸겔 용액을 기재 표면에 도공하고, 산소 함유 분위기 중에서 120℃∼250℃×30초∼10분의 조건으로 건조하고, 산소 함유 분위기 중에서 450℃∼550℃×5분∼30분의 조건으로 열분해를 행하는 공정을 복수회 반복하여 막두께 조정을 행하는 도공 공정. 그리고, 이 (II)의 공정을 복수회 반복하여, 원하는 막두께로 하는 조정을 행한다. (III) 다음에, 최종적 소성으로서 550℃∼800℃×5분∼60분의 불활성 가스 치환 분위기 또는 진공 중에서의 소성 처리를 행하여 유전층으로 하는 소성 공정. 이상의 공정을 거쳐, 산화물 유전층을 형성하였다.
이상으로부터 알 수 있는 바와 같이, 종래의 졸겔법을 이용한 산화물 유전층의 형성은, 소성을 행하는 것이 최종 단계에서의 1회뿐이다. 이에 대하여, 본건 발명에서는, 1단위공정의 도중에 1회 이상의 예비 소성을 하여, 산화물 유전층을 제조한다.
(a) 공정: 이 공정은 원하는 산화물 유전층을 제조하기 위한 졸겔 용액을 제조하기 위한 용액 제조 공정이다. 이 공정에 관하여 특별히 제한은 없고, 시판되는 제조제(製造劑)를 사용해도, 스스로 배합해도 상관없다. 결과적으로, 원하는 상기 산화물 유전층으로서, (Ba1 - xSrx)TiO3(0≤x≤1)막 또는 BiZrO3막의 어느 것을 얻을 수 있으면 되는 것이다. 여기서, (Ba1 - xSrx)TiO3(0≤x≤1)막에서, x=0의 경우에는 BaTiO3 조성을 의미하고, x=1의 경우에는 SrTiO3 조성을 의미하게 된다. 그리고, 이 중간 조성으로서, (Ba0 .7Sr0 .3)TiO3 등이 존재한다.
또한, 유전층의 리크 전류가 발생하는 메커니즘을 생각해보면, 졸겔법으로 형성한 산화물 유전층으로 했을 경우의 리크 전류는, 산화물 유전층의 결정립계 및 격자 결함을 경유하여 흐를 가능성이 높음이 밝혀졌다. 즉, 산화물 유전층의 조직이 미세하고, 결정립계가 많으며, 결정 내의 내부 결함 밀도가 높을수록, 리크 전류는 커진다. 이 점의 해결책에 관해서는 후술하지만, 산화물 유전층의 조성에 따라서는, 리크 전류를 작게 하여, 유전층으로서의 품질을 향상시키는 것이 가능하다.
즉, 상기 산화물 유전층의 결정립계 및 입자 내에, 망간, 규소, 니켈, 알루미늄, 란탄, 니오브, 마그네슘, 주석에서 선택되는 1종 또는 2종 이상을 포함시키는 것이 바람직하다. 이들 성분은, 유전층 내부에서는 산화물로서 존재하고 있다고 생각되며, 졸겔법으로 얻어진 산화물 유전층의 결정립계에 편석시키는 것을 일의로 하여, 리크 전류의 유로를 차단하기 위하여 사용하는 것이다. 따라서, 이들 성분을 「리크 방지 성분」이라 칭한다. 이 리크 방지 성분 중에서도, 망간을 사용하는 것이 바람직하다. 이 망간은 졸겔법으로 얻어진 산화물 유전층의 결정립계에 편석시키는 것이 용이하기 때문이다. 이때, 그 산화물 유전층에 포함시키는 리크 방지 성분량은 0.01mol%∼5.00mol%로 하는 것이 바람직하다. 여기서, 2종 이상의 성분을 사용하는 경우에는, 그 합계 성분량이 리크 방지 성분량이 된다. 그 리크 방지 성분량이 0.01mol% 미만의 경우에는, 졸겔법으로 얻어진 산화물 유전층의 결정립계에의 리크 방지 성분의 편석이 불충분하여, 양호한 리크 전류의 감소 효과가 얻어지지 않는다. 한편, 그 리크 방지 성분량이 5.00mol%를 초과하는 경우에 는, 졸겔법으로 얻어진 산화물 유전층의 결정립계에의 리크 방지 성분의 편석이 과잉으로 되어, 유전층이 취화(脆化)하여 인성(靭性)을 잃게 되어, 에칭법으로 상부 전극 형상 등을 가공할 때의 에칭액 샤워 등에 의해 유전층 파괴가 일어나는 등의 결함이 생기기 쉬워지는 것이다. 또한, 리크 방지 성분량이 과잉으로 되면, 이하에서 기술하는 제조 방법에서 산화물 결정 조직의 성장이 억제되는 경향도 있다. 따라서, 리크 방지 성분을, 상술의 범위로 포함하는 조성을 채용함으로써, 커패시터로서의 전기용량을 대폭 상승시키고, 리크 전류를 보다 작게 하여 장수명화를 달성하는 것이다. 또한, 보다 바람직하게는, 그 산화물 유전층에 포함시키는 리크 방지 성분량은 0.25mol%∼1.50mol%이다. 보다 확실히 산화물 유전층의 품질을 확보하기 위해서이다. 또한, 산화물 유전층이란, 페로브스카이트 구조를 갖는 유전막이며, 이 산화물 유전층에 산화망간 성분 등이 포함되어 있다고 명시되어 있지 않는 한, 산화망간을 포함하지 않는다.
또한, 망간을 비롯한 리크 방지 성분이 산화물 결정 격자 내에 치환 배치되는 경우도 상정된다. 일반적으로 산화물 유전층은 저산소분압하에서의 결정화에 의해 산소 결손이 생긴다. 이 때문에, 티탄의 가수가 4가에서 3가로 환원되고, 이 가수가 다른 티탄 원자 간의 전자 호핑(hopping)에 의해 절연성이 저하한다고 한다. 그러나, 적절한 양의 리크 방지 성분이 산화물 결정 내에 치환 고용(固溶)되었을 경우, 2가 또는 3가의 원자가 배치를 취하여, 산소 결손을 보상할 수 있어, 티탄의 환원이 일어나지 않아 절연성을 향상시키는 효과를 기대할 수 있다.
그리고, 본건 발명에 따른 방법으로 형성하는 산화물 유전층은, 두께가 20nm ∼2㎛인 것이 바람직하다. 이 유전층의 두께가 얇을수록 전기용량이 향상되기 때문에, 보다 얇을수록 바람직하다. 그러나, 유전층의 두께가 20nm 미만으로 되면, 가령 유전층의 상기 망간, 규소 등의 첨가를 행했다고 하더라도, 리크 전류를 작게 하는 효과가 없어져, 절연 파괴가 조기에 일어나기 때문에 장수명화가 불가능하다. 이에 대하여, 유전층이 두꺼우면 절연 신뢰성이 증가하기 때문에, 전기용량과의 밸런스에 따라서는, 유전층은 두꺼워도 상관없다. 그러나, 졸겔법으로 유전층을 형성하는 경우, 공업적 생산성을 고려하면 2㎛ 정도가 현실적이며, 더욱이 시장의 요구를 포함하여 고려하면 1㎛ 정도가 상한으로 생각된다. 또한, 후술하는 산화물 유전층의 결정 조직의 사이즈를 고려하면, 50nm 이상의 두께로 하는 것이 보다 바람직하다.
(b) 공정: 이 공정은, 상기 졸겔 용액을 금속 기재의 표면에 도공하고(이하의 설명상, 「도공」이라 칭함), 산소 함유 분위기 중에서 120℃∼250℃에서 건조하고(이하의 설명상, 「건조」라 칭함), 산소 함유 분위기 중에서 270℃∼390℃에서 열분해를 행하는(이하의 설명상, 「열분해」라 칭함) 일련의 공정을 1단위공정으로 하고, 이 1단위공정을 복수회 반복함에 있어, 1단위공정과 1단위공정의 사이에 적어도 1회 이상의 550℃∼1000℃의 불활성 가스 치환 또는 진공 중에서의 예비 소성 처리를 하여 막두께 조정을 행하는 도공 공정이다.
즉, 이 공정에서는, 도공 → 건조 → 열분해의 연속한 일련의 공정을 1단위공정이라 칭하고 있다. 그리고, 종래의 방법에서는, 단순히 이 1단위공정을 복수회 반복하고, 최종적으로 소성하였다. 이에 대하여, 본건 발명에서는, 1단위공정 을 복수회 반복하는 도중에, 적어도 1회 이상의 예비 소성 공정을 마련하는 것이다. 따라서, 예를 들면 6회의 1단위공정을 반복하여 행하는 경우로 생각하면, 1회의 예비 소성 공정을 마련한다고 하면, 1단위공정(1회째) → 예비 소성 공정 → 1단위공정(2회째) → 1단위공정(3회째) → 1단위공정(4회째) → 1단위공정(5회째) → 1단위공정(6회째)의 프로세스를 채용하는 등이다. 그리고, 2회의 소성 공정을 마련한다고 하면, 1단위공정(1회째) → 예비 소성 공정 → 1단위공정(2회째) → 1단위공정(3회째) → 예비 소성 공정 → 1단위공정(4회째) → 1단위공정(5회째) → 1단위공정(6회째)의 프로세스를 채용하는 등이다. 또한, 모든 1단위공정 사이에 소성 공정을 마련한다고 하면, 1단위공정(1회째) → 예비 소성 공정 → 1단위공정(2회째) → 예비 소성 공정 → 1단위공정(3회째) → 예비 소성 공정 →1단위공정(4회째) → 예비 소성 공정 → 1단위공정(5회째) → 예비 소성 공정 → 1단위공정(6회째)의 프로세스를 채용하게 된다.
종래의 졸겔법으로 얻어진 산화물 유전층의 결정 상태는, 미세한 결정립이 존재하고, 결정립 내에 다수의 보이드를 확인할 수 있다. 이것은 졸겔액에 포함된 유기 성분이 소성 시에 증발 기산(氣散)하기 때문이라고 생각된다. 이와 같은 상태에서, 웨팅 에칭을 행하면, 에칭액이 유전층에 침투하기 쉽다. 따라서, 상부 전극을 에칭에 의해 패터닝할 때, 유전층을 투과한 에칭액에 의해 기판(하부 전극의 구성재)이 침식되어, 그 침식 부위의 유전층이 결락하여, 소실된다. 이에 대하여, 이 (b) 공정을 채용함으로써, 산화물 유전층의 조직이, 막밀도가 높고 치밀하며, 결정립 내의 구조 결함이 적은 상태로 된다. 따라서, 상술한 바와 같이 상부 전극 을 웨트 에칭법으로 패터닝하더라도, 유전층에 대한 에칭액의 침투가 일어나기 어렵기 때문에, 상부 전극을 에칭에 의해 패터닝한 후의, 유전층이 노출할 것으로 예정되어 있는 부위에 유전막이 확실히 관찰되어, 기판(하부 전극의 구성재)의 에칭 용출을 방지할 수 있다. 이 결과, 리크 전류는 작고, 고용량의 유전층을 구비하는 커패시터 회로가 얻어진다. 여기서 말하는 유전층에 대한 에칭액의 침투를 가장 효과적으로 방지하기 위해서는, 6회의 1단위공정을 반복하여 행하는 경우로 생각하면, 예비 소성 공정을 가능한 한 조기에 실시하는 것이 바람직하다. 따라서, 1단위공정(1회째) → 예비 소성 공정 → 1단위공정(2회째)으로 행하는 것이 이상적이다. 이 예비 소성 공정을 1회만 행하는 경우로 생각하면, 1단위공정(5회째) → 예비 소성 공정 → 1단위공정(6회째)과 같이, 최종 소성에 가까울수록 예비 소성 공정이 갖는 의미가 최종 소성으로 바뀌지 않게 되어, 예비 소성 공정을 마련하는 효과가 약해진다.
그리고, 산화물 유전층의 결정 조직은 가능한 한 큰 입경을 갖는 것이 바람직하다. 입경을 가능한 한 크게 할 수 있으면, 리크 경로가 되는 결정립계의 존재 비율을 감소시킬 수 있기 때문이다. 본건 발명자 등의 연구에 의하면, 결정 입경으로 한정하여 말하면, 그 유전층의 조대화 결정 조직이 두께 방향 및 평면 방향으로 성장하고, 또한, 입경(장경)이 50nm∼300nm의 산화물 결정 조직을 포함하는 것으로 했을 경우에, 리크 전류가 적어지고, 또한 고전기용량의 유전층으로 되어, 더욱 장기 사용에 견디는 장수명화를 달성할 수 있음이 밝혀졌다. 여기서 말하는 입경이란, 유전층의 단면을 집속(集束) 이온빔으로 가공하여, 투과형 전자현미경으로 1000000배로 관찰했을 때의 관찰상으로부터 직접 관찰한 조대 입자의 장경을 측정한 결정립의 크기이며, 엄밀한 의미에서의 입경이라고는 할 수 없지만, 조대화한 결정립의 존재를 명확히 하기 위한 지표로서는 하등 문제가 없다. 관찰된 입경(장경)이 50nm 미만의 것밖에 존재하지 않는 경우에는, 종래의 졸겔법으로 얻어진 산화물 유전층과 비교하여, 리크 전류의 감소도, 전기용량의 증가도 현저해지지 않는다. 한편, 유전층을 구성하는 산화물 결정 조직의 입경(장경)이 300nm를 초과하는 레벨의 결정립을 얻기 위해서는 매우 특수한 제조 조건을 적용해야만 하고, 실질적인 공업적 규모에서의 생산이 불가능한 범위이다.
여기서, 1단위공정의 도공에 관해서 기술한다. 졸겔 용액을 금속 기재의 표면에 도공할 때의 도공 수단에 관해서는 특별히 한정을 요하지 않는다. 그러나, 막두께의 균일성 및 졸겔 용액의 특질 등을 고려하면, 스핀 코터를 사용하는 것이 바람직하다.
그리고, 여기서 말하는 금속 기재로는, 니켈층, 니켈 합금층, 니켈층을 표층으로 구비하는 복합박, 니켈 합금층을 표층으로 구비하는 복합박의 어느 것을 사용하는 것이 바람직하다. 이들을 바람직하게 사용할 수 있는 것은, (1) 금속박으로서의 입수가 가능하고, 그 박(箔) 상태인 채로, 그 표면에 졸겔법에 의한 유전층의 형성이 가능하다. (2) 졸겔법으로 유전층을 형성할 때에 부하되는 과혹한 열이력에 대한 내산화성, 항연화 특성이 뛰어나다. (3) 니켈 합금 조성을 변화시킴으로써, 일정 레벨로 유전층과의 밀착성을 제어할 수 있다. (4) 에칭법에 의해 하부 전극 형상을 형성할 때에 정밀(fine)한 커패시터 회로의 형성이 가능해진다.
여기서 말하는 니켈층 또는 니켈 합금층은, 주로 금속박을 사용하는 것을 의도하고 있다. 따라서, 니켈층으로서는, 소위, 순도가 99.0%(그 외, 불가피 불순물) 이상의 순 니켈박으로 형성되는 것이 바람직하고, 가장 바람직하게는 99.9% 이상이다. 니켈박의 순도가 높아질수록, 니켈박과 유전층의 밀착 안정성이 향상된다. 그리고, 니켈 합금층이란, 예를 들면 니켈-인 합금을 사용하여 형성되는 층이다. 여기서 말하는 니켈-인 합금의 인 함유량은 0.1wt%∼11wt%인 것이 바람직하다. 니켈-인 합금층의 인 성분은, 커패시터층 형성재의 제조 및 통상의 프린트 배선판의 제조 프로세스에서 고온 부하되는 경우가 있으면, 유전층 내부로 확산하여, 유전층과의 밀착성을 열화시켜, 유전율에도 변화를 주고 있다고 생각된다. 그러나, 적정한 인 함유량을 구비한 니켈-인 합금층은 커패시터로서의 전기 특성을 향상시킨다. 인 함유량이 0.1wt% 미만의 경우에는, 순 니켈을 사용했을 경우와 다르지 않게 되어, 합금화하는 것의 의의가 없어지는 것이다. 이에 대하여, 인 함유량이 11wt%를 초과하면, 유전층의 계면에 인이 편석하여, 유전층과의 밀착성이 열화하여, 박리하기 쉬운 것으로 된다. 따라서, 인 함유량은 0.1wt%∼11wt%의 범위가 바람직하다. 그리고, 유전층과의 보다 안정한 밀착성을 확보하기 위해서는, 인 함유량이 0.2wt%∼3wt%의 범위이면 공정에 일정한 편차가 있더라도 안정한 품질의 커패시터 회로의 형성이 가능해진다. 또한, 최적인 범위를 굳이 지적하면, 인 함유량이 0.25wt%∼1wt%에서 가장 양호한 유전층과의 밀착성을 확보하며, 동시에 양호한 유전율도 확보할 수 있는 것이다. 또한, 본건 발명에서의 인 함유량은, [P 성분 중량]/[Ni 성분 중량]×100(wt%)로 하여 환산한 값이다.
그리고, 본 발명에서의 금속 기재로는, 니켈박 및 니켈 합금박 외에, 니켈층을 표층으로 구비하는 복합박, 니켈 합금층을 표층으로 구비하는 복합박을 사용하는 것도 가능하다. 즉, 금속박의 최표층으로, 이들 니켈 또는 니켈 합금층을 구비한 복합박과 같은 것도 포함하는 개념으로서 기술하고 있다. 예를 들면, 금속 기재를 구성하는 재료로서, 구리박의 표면에 니켈층 또는 니켈 합금층을 구비한 복합박을 사용할 수도 있다. 또한, 이 니켈층 또는 니켈 합금층은 박의 편면 또는 양면에 마련해도 된다.
이와 같은 물성을 구비하는 한, 불소 수지 기판, 액정 폴리머 등을 기판 재료로 한 프린트 배선판의 제조 프로세스에서 이용되는, 300℃∼400℃의 고온 가공 프로세스를 거쳐도 강도의 열화는 거의 없다. 결과로서, 이 금속박이나 복합박을 금속 기재로서 사용하고, 그 표면에 유전층을 형성하더라도 금속 기재의 품질 열화도 거의 없게 된다. 또한, 본건 발명에서 말하는 니켈박 및 니켈 합금박의 결정 조직은, 결정립이 가능한 한 가늘어 강도를 향상시킨 것이 바람직하다. 더욱 구체적으로 말하면, 압연 니켈박이 인장 강도의 점에서 바람직하고, 전해 니켈박의 경우에는 평균 결정 입경 0.5㎛ 이하의 레벨로 미세화되어, 기계적 강도가 높은 물성을 구비하는 것이 바람직하다.
그리고, 금속 기재의 두께는 총 1㎛∼100㎛인 것이 바람직하다. 상기 두께가 1㎛ 미만에서는, 커패시터 회로를 형성했을 때의 전극으로서의 신뢰성이 현저히 떨어지고, 그 표면에 유전층을 형성하는 것이 매우 곤란해진다. 한편, 100㎛를 초과하는 두께로 함에는, 실용상의 요구가 거의 없다. 또한, 제2 도전층의 두께를 10㎛ 이하로 하는 경우에는, 취급이 곤란해진다. 그래서, 제2 도전층을 구성하는 금속박이, 접합 계면을 거쳐, 캐리어 박과 부착된, 캐리어 박 부착 금속박을 사용하는 것이 바람직하다. 캐리어 박은 본건 발명에서 말하는 커패시터층 형성재로 가공하고, 이후의 단계에서 제거하면 된다. 또한, 여기서 말하는 니켈층을 표층으로 구비하는 복합박 또는 니켈 합금층을 표층으로 구비하는 복합박의 경우에는, 그 니켈층 또는 니켈 합금층은, 쌍방의 복합박의 총 두께가 1㎛∼100㎛임을 전제로 하면, 0.1㎛∼3㎛로 하는 것이 바람직하다. 니켈층 또는 니켈 합금층의 두께가 0.1㎛ 미만의 경우에는, 졸겔법으로 유전층을 형성할 때에 부하되는 과혹한 열이력에 대한 내산화성을 얻을 수 없다. 한편, 니켈층 또는 니켈 합금층의 두께가 3㎛를 초과하는 경우에는, 비용적으로 보아 통상의 니켈박 또는 니켈 합금박을 사용하는 경우와 큰 차이가 없기 때문이다.
이상에서 기술한 금속 기재의 각각의 제조 방법에 관해서는, 특별히 한정은 없고, 통상 생각할 수 있는 모든 방법을 채용할 수 있다. 예시적으로 나타내면, 니켈박 또는 니켈 합금박은 전해법 또는 압연법으로 제조한 것을 사용할 수 있다. 이들 제조 방법에 관해서 특별히 한정은 없다. 특히, 압연법은 잉곳의 성분을 야금적 프로세스로 제조하고, 그것을 적당한 소둔 작업을 행하면서 압연롤로 박(箔) 형상으로 가공하는 것이며, 니켈 합금박의 제조에는 유리하며, 종래부터의 방법을 채용하면 충분하다. 또한, 니켈층을 표층으로 구비하는 복합박 또는 니켈 합금층을 표층으로 구비하는 복합박의 경우에는, 구리박 등의 금속박의 표면에, 이하에서 말하는 전해법, 스퍼터링 증착법, 화학 기상 반응법 등으로 니켈층 또는 니켈 합금 층을 형성할 수 있다.
예를 들면, 전해법의 경우에는, 그 전해액, 전해 조건 등에 따라 석출되는 금속 조직이 다르고, 결과로서 물리적 강도에도 영향을 준다. 그러나, 니켈박 또는 니켈층을 형성하는 경우에는, 니켈 도금액으로서 알려진 용액을 널리 사용할 수 있다. 예를 들면, (i) 황산니켈을 사용하여 니켈 농도가 5∼30g/l, 액온 20∼50℃, pH 2∼4, 전류 밀도 0.3∼10A/dm2의 조건, (ii) 황산니켈을 사용하여 니켈 농도가 5∼30g/l, 피로인산칼륨 50∼500g/l, 액온 20∼50℃, pH 8∼11, 전류 밀도 0.3∼10A/dm2의 조건, (iii) 황산니켈을 사용하여 니켈 농도가 10∼70g/l, 붕산 20∼60g/l, 액온 20∼50℃, pH 2∼4, 전류 밀도 1∼50A/dm2의 조건, 기타 일반의 와트욕 조건으로 하는 등이다.
그리고, 니켈-인 합금박 또는 니켈-인 합금층을 전해로 제조하는 경우에는, 인산계 용액을 전해액으로서 사용한다. 이 경우, (i) 황산니켈 농도 120g/l∼180g/l, 염화니켈 농도 35g/l∼55g/l, H3PO4 농도 3g/l∼5g/l, H3PO3 농도 2g/l∼4g/l, 액온 70℃∼95℃, pH 0.5∼1.5, 전류 밀도 5A/dm2∼50A/dm2의 조건, (ii) 황산니켈 농도가 180g/l∼280g/l, 염화니켈 농도 30g/l∼50g/l, H3BO3 농도 16g/l∼25g/l, H3PO3 농도 1g/l∼5g/l, 액온 45℃∼65℃, 전류 밀도 5A/dm2∼50A/dm2의 조건 등을 채용한다. 또한, 시판되는 무전해 도금액을 사용하여, 무전해법으로 니켈-인 합금층을 형성할 수도 있지만, 제막 속도의 점에서 공업적 생산성을 만족시키지 못한다.
다음에, 1단위공정의 건조에 관해서 기술한다. 졸겔 용액의 도공이 완료되면, 산소 함유 분위기 중에서 120℃∼250℃에서 건조한다. 이때, 건조 온도가 120℃ 미만으로 되면, 공업적으로 요구되는 시간 내에서의 건조가 불충분해져, 후의 열분해 후의 유전층 표면에 거침이 생기는 경우가 많아진다. 한편, 건조 온도가 250℃를 초과하게 되면, 건조 상태가 불균일해지기 쉬워, 그 결과, 후의 열분해 반응이 불균일해져, 얻어지는 유전층의 장소적인 품질 편차가 발생하기 쉬워진다. 그리고, 이 건조에 있어서의 시간은, 30초∼10분의 범위를 채용하는 것이 바람직하다. 상기 온도 범위의 상한값인 250℃를 채용하더라도, 건조 시간이 30초 미만의 경우에는 충분한 건조 상태가 얻어지지 않는다. 또한, 상기 온도 범위의 하한값인 120℃를 채용하더라도 10분을 초과하는 건조 시간으로 하면, 후의 열분해 반응이 불균일해져, 얻어지는 유전층의 장소적인 품질 편차가 발생하기 쉬워진다. 이 건조 및 후술하는 열분해를 행할 때에는, 산소 함유 분위기에서 행한다. 즉, 환원 분위기에서 행하면 유기물의 분해가 촉진되지 않기 때문이다.
본건 발명에 따른 제조 방법에서, 건조에 120℃∼250℃ 및 열분해에 270℃∼390℃라는 저온 조건을 채용함으로써, 또 하나의 큰 효과를 얻을 수 있다. 도 5에 투과 전자현미경 관찰상을 나타내고 있지만, 여기서 하부 전극(4)과 유전층(1)의 계면에, 이상(異相)(5)(도 5의 하부 전극(4)과 유전층(1)의 계면에 있는 콘트라스트가 다른 층)이 확인된다. 이 이상(異相)은 건조 온도 및 열분해 온도를 높게 하 면 발생하기 쉬운 경향이 있으며, 이 이상(異相)이 발생하면, 유전층과 하부 전극의 밀착성이 손상되고, 또한 유전 특성이 열화하는 경향이 있다. 이 이상(異相)은 산화니켈, 그 밖의 복합 금속 산화물 등으로 추측되고 있지만 상세한 것은 불명확하다. 이에 대하여, 건조에, 상기 저온 건조 및 저온 열분해 조건을 채용하면, 안정하여 도 6의 투과 전자현미경 관찰상과 같이, 이상(異相)이 없는 계면을 형성할 수 있어, 유전층(1)과 하부 전극(4)의 안정한 밀착성 및 양호한 유전 특성이 얻어진다.
또한, 1단위공정의 열분해에 관해서 기술한다. 상기 건조가 종료되면, 산소 함유 분위기 중에서 270℃∼390℃의 온도에서 열분해를 행한다. 여기서, 채용한 열분해 온도가 매우 특징적이다. 종래의 열분해 온도로는 450℃∼550℃의 온도 범위가 채용되어 왔다. 이에 대하여, 본건 발명에 따른 제조 방법에서는, 금속 기재의 여분의 산화를 방지하기 위하여 270℃∼390℃라는 저온역에서의 열분해 온도를 채용하고 있다. 여기서 열분해 온도를 270℃ 미만으로 하면, 아무리 장시간 가열을 계속하더라도 양호한 열분해가 일어나기 어려워, 생산성이 떨어지는 동시에, 양호한 커패시터 특성이 얻어지지 않는다. 한편, 유전층은 금속 기재의 표면 위에 형성하는 것이며, 390℃를 초과하는 가열을 행하면, 유전층과 금속 기재의 계면에서, 금속 기재의 표면 산화가 현저히 보이게 된다. 그러나, 대량 생산을 행함에 있어서의 공정의 편차와 품질의 안전성을 고려하면, 그 이하의 온도인 370℃ 정도를 상한으로 하는 것이 바람직하다. 그리고, 가열 시간은 채용하는 분해 온도와 졸겔 용액의 성상에 의해 정해지는 것이지만, 5분∼30분의 가열 시간 범위를 채용 하는 것이 바람직하다. 상기 온도 범위를 채용하는 것을 전제로, 5분 미만의 가열에서는 충분한 열분해가 행해지지 않는다. 또한, 가열 시간이 30분을 초과하면, 상기 온도 범위에서도 금속 기재 표면의 산화가 진행된다.
그리고, 상술한 1단위공정과 1단위공정의 사이에 마련되는 예비 소성 공정은, 550℃∼1000℃의 불활성 가스 치환 또는 진공 중에서의 소성 처리를 행한다. 이 조건은, 이하에 기술하는 (c) 공정과 거의 동일하기 때문에, 그 설명에서 수치의 임계적 의의 등을 기술하기로 한다. 또한, 이 예비 소성 공정에서의 소성 시간은 2분∼60분의 시간을 채용하는 것이 바람직하다. 이 소성 시간에 관해서도 후술한다.
(c) 공정: 이 공정은, 최종적으로 550℃∼1000℃의 불활성 가스 치환 또는 진공 중에서의 소성 처리를 행하여 유전층으로 하는 소성 공정이다. 이 소성 공정이 소위 본 소성 공정이며, 이 소성을 거쳐, 최종적인 유전층이 된다. 이 소성 공정에서는, 금속 기재의 산화 열화를 방지하기 위하여, 불활성 가스 치환 분위기 또는 진공 중에서 가열을 행한다. 이때의 가열 온도로는, 550℃∼1000℃의 조건을 채용한다. 이 온도 조건 미만의 가열에서는, 공업적으로 요구되는 소성 시간 내에서의 소성이 곤란하여, 금속 기재와의 밀착성이 뛰어나고 적정한 치밀함과 적당한 입도의 결정 조직을 구비하는 유전층이 얻어지지 않는다. 그리고, 이 온도 조건을 초과하는 과잉의 가열 온도를 채용하면, 유전층의 열화 및 기재의 물리적 강도의 열화가 진행되어, 커패시터 특성인 높은 전기용량 및 장수명화가 도모되지 않게 된다. 또한, 이 소성 온도에서의 소성 시간으로서는 5분∼60분으로 하는 것이 바람 직하다. 상기 소성 온도의 상한 온도(1000℃)를 채용하더라도, 5분 미만의 소성 시간에서는, 충분한 소성이 행해지지 않아, 전기용량이 큰 양호한 유전층이 얻어지지 않는다. 한편, 60분을 초과하는 소성 시간에서는, 상기 소성 온도의 하한 온도(550℃)를 채용하더라도, 전기용량이 큰 양호한 유전층이 얻어지지 않고, 유전층이 취화(脆化)하기 쉬워진다.
이상과 같은 방법으로 제조한 유전층은, 금속 기재의 표면에 직접 유전층이 형성되어 있고, 금속 기재와 유전층의 사이에 버퍼층이 존재하지 않는다. 따라서, 제조 공정이 복잡화될 일도 없어 총 제조 비용은 상승되지 않고, 게다가, 버퍼층이 존재하지 않기 때문에, 유전층으로서의 총 두께도 얇아, 고용량의 유전층이 얻어지기 쉽다는 이점이 있다.
<본건 발명에 따른 커패시터층 형성재>
본건 발명에 따른 커패시터층 형성재는, 상부 전극 형성에 사용하는 제1 도전층과 하부 전극 형성에 사용하는 제2 도전층 사이에 유전층을 구비하는 커패시터층 형성재에 있어서, 그 유전층을 상술의 제조 방법의 어느 것에 기재된 산화물 유전층의 형성 방법에 의해 얻어진 것이 바람직하다. 즉, 금속 기재에 상기 하부 전극 형성에 사용하는, 제2 도전층이 되는 금속박 등을 사용하여, 그 표면에 상술한 유전층의 형성 방법에 의해 산화물 유전층을 형성한다. 그리고, 얻어진 유전층 위에 제1 도전층을 형성하여, 커패시터층 형성재로 한다. 여기서, 유전층 위에 제1 도전층을 형성하는 방법으로서는, 금속박을 사용하여 부착하는 방법, 도금법으로 도전층을 형성하는 방법, 스퍼터링 증착 등의 방법을 채용할 수 있다.
<본건 발명에 따른 커패시터층 형성재를 사용한 프린트 배선판>
그리고, 상기 본건 발명에 따른 커패시터층 형성재를 사용함으로써, 고품질의 내장 커패시터층을 구비한 것을 특징으로 하는 프린트 배선판을 얻을 수 있다.
본건 발명에 따른 커패시터층 형성재는 다층 프린트 배선판의 내장 커패시터층의 형성에 적합하게 사용할 수 있다. 그 커패시터층 형성재의 제1 도전층과 제2 도전층을 커패시터 회로 형상으로 에칭법으로 형성하여, 다층 프린트 배선판의 구성 재료로서 사용하는 것이다. 또한, 제2 도전층으로 상술한 니켈 또는 니켈 합금을 사용함으로써, 유전층과의 밀착성이 뛰어난 하부 전극을 형성할 수 있게 되고, 그 하부 전극은 내열성이 뛰어난 소재이기 때문에, 300℃∼400℃ 범위의 열간 프레스 가공을 복수회 거치더라도, 산화 열화도 일어나지 않고, 물성 변화도 일으키기 어려운 것이다. 이 본건 발명에 따른 커패시터층 형성재를 사용한 내장 커패시터 회로를 구비하는 프린트 배선판의 제조 방법에 관해서, 특별히 한정은 없고, 모든 방법을 채용할 수 있게 된다.
여기서, 프린트 배선판을 제조할 때에 제조 방법의 일례를 나타낸다. 예를 들면 도 7(a)에 나타낸 커패시터층 형성재(11)의 편면의 제1 도전층(12)을 정면(整面)하고, 그 양면에 드라이 필름을 부착하여, 에칭 레지스트층(21)을 형성한다. 그리고, 그 제1 도전층 표면의 에칭 레지스트층에, 상부 전극을 형성하기 위한 에칭 패턴을 노광하여, 현상한다. 그리고, 염화구리 에칭액으로 에칭하여, 도 7(b)에 나타낸 바와 같이 상부 전극(15)을 형성한다.
그리고, 상부 전극(15)의 형성 후에 에칭 레지스트를 회로 표면에 잔류시킨 상태에서, 회로부 이외의 영역이 노출된 유전층의 제거를 행한다. 이때의 유전층의 제거 방법은 웨트 블라스트 처리를 이용하는 것이 바람직하다. 이 웨트 블라스트 처리가 종료되면, 에칭 레지스트의 박리를 행하고, 수세, 건조하여, 도 7(c)에 나타낸 상태로 한다.
상기 유전층 제거가 종료된 커패시터층 형성재는, 노출된 유전층을 제거하여 깊어진 상부 전극 사이의 갭을 매설할 필요가 있다. 그래서, 도 8(d)에 나타낸 바와 같이, 커패시터층 형성재의 표면에 절연층 및 도전층을 마련하기 위하여, 구리박(16)의 편면에 80㎛ 정도 두께의 반경화 수지층(17)을 구비한 수지층 부착 구리박(18)을 포개고, 180℃×60분의 가열 조건하에서 열간 프레스 성형하여, 외층으로 구리박층(16)과 절연층(17')을 부착하여, 도 8(e)에 나타낸 상태로 한다. 그리고, 도 8(e)에 나타낸 외층의 제2 도전층(14)을 에칭 가공하여, 하부 전극(19)으로 하여, 도 8(f)에 나타낸 상태로 한다.
다음에, 외층에 위치하는 구리박층(16)에 레이저 가공법에 의한 구멍뚫기를 행하고, 구리 도금을 행함으로써 구리 도금층(24)을 마련하여, 비어 홀(23)을 형성하고, 에칭 가공하여 도 9(g)의 상태로 한다. 그리고, 도 9(h)에 나타낸 바와 같이, 수지층 부착 구리박(18)을 포개고, 180℃×60분의 가열 조건하에서 열간 프레스 성형하여, 외층으로 구리박층(16)과 절연층(17)을 부착하여, 도 10(i)에 나타낸 상태로 한다.
그리고, 도 10(i)에 나타낸 외층의 구리박층(16)에 레이저 가공법에 의한 구멍뚫기를 행하고, 구리 도금을 행함으로써 구리 도금층(24)을 마련하여, 비어 홀(23)을 형성하고, 에칭 가공하여 도 10(j)의 상태로 한다. 이때의 에칭 방법 및 비어 홀 형성 등에 관해서도, 정법(定法)을 채용할 수 있다. 이상과 같이 하여, 내장 커패시터 회로를 구비하는 프린트 배선판(10)을 제조할 수 있다. 또한, 여기서 명기해 두지만, 본건 발명에 따른 프린트 배선판의 제조는, 상기 제조 방법에 한정하여 해석되는 것은 아니고, 모든 제조 방법을 채용할 수 있다. 이하, 실시예를 설명한다.
[실시예 1]
이 실시예에서는, 금속 기재(하부 전극 형성층)인 니켈박의 표면에, 상기 산화물 유전층을 형성하고, 그 유전층의 표면에 상부 전극 형성층을 마련하여 커패시터층 형성재를 제조했다. 그리고, 이 커패시터층 형성재를 사용하여, 에칭법으로 커패시터 회로를 형성하여, 각종 유전 특성의 평가를 행했다.
<금속 기재(하부 전극 형성층)의 제조>
여기서는, 압연법으로 제조한 50㎛ 두께의 니켈박을 사용했다. 또한, 압연법으로 제조한 니켈박의 두께는 게이지 두께로서 나타낸 것이다. 이 니켈박이, 커패시터층 형성재로 되었을 때의 제2 도전층을 구성하게 된다.
<유전층의 형성>
그 니켈박의 표면에 졸겔법을 이용하여 유전층을 형성했다. 졸겔법으로 유전층을 형성하기 전의 니켈박은, 전처리로서, 250℃×15분 가열을 행하고, 1분간 자외선 조사를 행하여, 표면의 청정화를 도모했다.
(a) 공정: 이 용액 제조 공정에서는, 졸겔법에 사용하는 졸겔 용액을 제조했다. 여기서는, 미츠비시 머티리얼 주식회사제의 상품명 BST 박막 형성제 7wt% BST를 사용하여, Ba0 .7Sr0 .3TiO3 조성의 산화물 유전층이 얻어지도록 제조했다.
(b) 공정: 이 공정에서는, 상기 졸겔 용액을 금속 기재의 표면에 도공하고, 산소 함유 분위기 중에서 150℃×2분의 조건으로 건조하고, 산소 함유 분위기 중에서 330℃×15분의 조건으로 열분해를 행하는 일련의 공정을 1단위공정으로 했다. 그리고, 이 1단위공정을 6회 반복함에 있어, 1단위공정과 1단위공정의 사이에 적어도 1회 이상의 650℃×15분의 불활성 가스 치환으로의 예비 소성 처리를 하여 막두께 조정을 행했다. 그리고, 복수의 시료로서, 시료 1-1∼시료 1-8을 얻었다.
시료 1-1 및 시료 1-2에 대해서는, 1회째의 1단위공정과 2회째의 1단위공정 사이에 1회의 예비 소성 공정을 마련하였다.
시료 1-3에 대해서는, 2회째의 1단위공정과 3회째의 1단위공정 사이에 1회의 예비 소성 공정을 마련하였다.
시료 1-4에 대해서는, 3회째의 1단위공정과 4회째의 1단위공정 사이에 1회의 예비 소성 공정을 마련하였다.
시료 1-5에 대해서는, 4회째의 1단위공정과 5회째의 1단위공정 사이에 1회의 예비 소성 공정을 마련하였다.
시료 1-6에 대해서는, 1회째의 1단위공정과 2회째의 1단위공정 사이 및 3회째의 1단위공정과 4회째의 1단위공정 사이의, 합계 2회의 예비 소성 공정을 마련하 였다.
그리고, 시료 1-7 및 시료 1-8에 대해서는, 1회째의 1단위공정으로부터 6회째의 1단위공정 사이의 각 공정 사이에 합계 5회의 예비 소성 공정을 마련하였다.
(c) 공정: 그리고, 상기 시료 1-1, 시료 1-3, 시료 1-4, 시료 1-5, 시료 1-6, 시료 1-7의 각 시료를 650℃×15분의 불활성 가스 치환 분위기(질소 치환 분위기)에서 소성 처리를 행하여, 금속 기재인 니켈박의 표면에 유전층을 형성했다. 또한, 시료 1-2 및 시료 1-8의 시료는 700℃×30분의 불활성 가스 치환 분위기(질소 치환 분위기)에서 소성 처리를 행하여, 금속 기재인 니켈박의 표면에 유전층을 형성했다.
<상부 전극의 형성>
이상과 같이 하여, 각 시료로 형성한 유전층 위에, 스퍼터링 증착법에 의해 2㎛ 두께의 구리층을 제1 도전층으로서 형성하여, 유전층의 양면에 제1 도전층과 제2 도전층을 구비하는 8종의 커패시터층 형성재로 했다.
<커패시터 회로의 형성>
상기 각 커패시터 형성재의 제1 도전층의 표면에 에칭 레지스트층을 마련하고, 상부 전극 형상을 형성하기 위한, 에칭 패턴을 노광하여, 현상했다. 그 후, 염화구리계 구리 에칭액으로 제1 도전층을 에칭하여, 에칭 레지스트 박리를 행함으로써, 상부 전극 면적이 1mm×1mm 사이즈와 상부 전극 면적이 4mm×4mm 사이즈인 각 100개의 커패시터 회로를 형성했다.
<유전 특성의 평가>
전극 수율: 커패시터 회로의 형성 후에, 각 시료의 100개의 커패시터 회로에, 소정의 전압을 부하하여, 층간 내(耐)전압 측정을 행하여, 상부 전극과 하부 전극 사이에서의 쇼트 현상이 나타나지 않는 비율을 조사했다. 그 결과, 1mm×1mm 사이즈의 커패시터 회로의 생산 수율은 80%∼100%이며, 4mm×4mm 사이즈의 커패시터 회로의 생산 수율은 10%∼83%였다.
전기용량 밀도: 초기의 평균 용량 밀도는 1330nF/cm2∼1920nF/cm2로 매우 높은 전기용량을 나타냈다.
유전손실: 커패시터 회로의 유전손실을 측정한 바, 2.2%∼16%의 범위이었다.
에칭 후의 유전층의 잔류: 커패시터 회로를 형성한 후의, 회로 사이의 갭에 유전층이 잔류하고 있는지의 여부를 조사했다. 이 잔류의 유무를 조사함에 있어서는, 금속 현미경으로 회로 사이를 봄으로써 행한다. 유전층이 잔류하고 있는 경우에는, 무지개색의 간섭색을 관찰할 수 있다. 이 결과, 시료 1-1∼시료 1-8의 어느 경우도 유전층의 잔류를 확인할 수 있었다.
유전층의 결정화 레벨: 유전층의 표면을 X선 회절법(CuKα)으로 측정하여, 정방 구조(tetragonal structure)로 지수를 매긴 (101)면의 피크의 반치폭(半値幅)을 측정함으로써 결정화 레벨의 지표로 했다. 그 결과, 0.268deg.∼0.299deg.의 값이 되었다. 이 결과로부터 보면, 그 (101)면의 피크의 반치폭이 0.3deg. 이하이면, 실용상 문제가 없는 결정화가 가능하다고 생각된다. 이하의, 실시예 2에서도, 유전층의 형성까지는 동일한 프로세스를 채용하고 있다. 따라서, 이 (101)면의 피 크의 반치폭의 값은 같게 됨을 명기해 둔다.
투과형 전자현미경에 의한 유전층의 관찰: 시료 1-1 및 시료 1-6의 커패시터층 형성재의 단면을 집속 이온빔 가공하여, 투과형 전자현미경으로 관찰했다. 이 관찰상을 도 1 및 도 2에 나타낸다. 이 시료 1-1의 단면인 도 1로부터 명백한 바와 같이, 상부 전극(3)과 하부 전극(4) 사이의 유전층(1) 중에서, 1단위공정을 종료한 후에 예비 소성을 행한 제1층째(2)는, 다른 층과 명료하게 구분되어 관찰된다. 그리고, 시료 1-6의 단면인 도 2는 3층(제1층째(2), 제2층째(2'), 제3층째 (2"))으로 나뉘어 있는 것 같이 관찰된다.
이상과 같이, 시료 1-1의 단면상(도 1)에서는 제1층째(2)가 다른 층과 명료하게 구분되어 관찰된다. 이에 대하여, 시료 1-6의 단면상(도 2)에서는, 3층으로 나뉘어 있는 것 같이 보이지만, 그 결정 입자는 시료 1-1에 비하여 주상적(柱狀的)인 성장을 행하고 있는 것 같이 보여, 3층의 구분은 명료하다고는 할 수 없다. 그러나, 본건 발명자 등은 리크 전류를 효과적으로 방지하는 등 다양한 관점에서 생각하여, 유전층 내에는 최대한 보이드와 같은 결함이 존재하는 편이 좋다고 생각한다. 이와 같이 생각하면, 층상(層狀)으로 되어 있는 부분에는, 보이드 등의 결함이 많이 포함되는 부분으로 생각되어, 가능한 한 층을 명료하게 확인할 수 없는 편이 좋다. 여기서, 도 3에 나타낸 시료 1-7의 단면을 보면, 시료 1-6의 단면상(도 2)과 비교하더라도, 결정 입자의 주상적인 성장이 더욱 확인되고, 예비 소성마다 불연속성이 거의 보이지 않는다. 즉, 이들 시료의 제조 조건으로부터 판단하면, 시료 1-1 및 1-6에 대해서도 최종의 결정화 온도를 높이고, 시간을 약간 길게 설정 함으로써, 층간의 연속성이 막두께 방향으로도 균일한 유전층의 형성이 가능하다고 생각된다.
이상에서 기술해 온 각 특성은, 후술하는 비교예 1과 대비 가능하도록 표 1에 정리하여 게재했다.
[실시예 2]
이 실시예에서는, 금속 기재(하부 전극 형성층)인 니켈박의 표면에, 상기 산화물 유전층을 형성하고, 또한 그 유전층의 표면에, 마스크법으로 상부 전극을 형성하여, 커패시터 회로로 하고, 각종 유전 특성의 평가를 행했다.
<금속 기재(하부 전극 형성층)의 제조>
여기서는, 실시예 1과 마찬가지로, 압연법으로 제조한 50㎛ 두께의 니켈박을 사용했다. 이 니켈박이, 커패시터층 회로를 형성했을 때의 하부 전극을 구성하게 된다.
<유전층의 형성>
그 니켈박의 표면에 실시예 1과 동일한 졸겔법 및 졸겔액을 사용하여 유전층을 형성했다. 따라서, 실시예 1의 경우와 동일한 유전층이 얻어지며, 여기서 중복된 설명은 생략한다. 그리고, 복수의 시료로서, 시료 2-1∼시료 2-8을 얻었다.
시료 2-1 및 시료 2-2에 대해서는, 1회째의 1단위공정과 2회째의 1단위공정 사이에 1회의 예비 소성 공정을 마련하였다.
시료 2-3에 대해서는, 2회째의 1단위공정과 3회째의 1단위공정 사이에 1회의 예비 소성 공정을 마련하였다.
시료 2-4에 대해서는, 3회째의 1단위공정과 4회째의 1단위공정 사이에 1회의 예비 소성 공정을 마련하였다.
시료 2-5에 대해서는, 4회째의 1단위공정과 5회째의 1단위공정 사이에 1회의 예비 소성 공정을 마련하였다.
시료 2-6에 대해서는, 1회째의 1단위공정과 2회째의 1단위공정 사이 및 3회째의 1단위공정과 4회째의 1단위공정 사이의 합계 2회의 예비 소성 공정을 마련하였다.
그리고, 시료 2-7 및 시료 2-8에 대해서는, 1회째의 1단위공정으로부터 6회째의 1단위공정 사이의 각 공정 사이에 합계 5회의 예비 소성 공정을 마련하였다.
(c) 공정: 그리고, 상기 시료 2-1, 시료 2-3, 시료 2-4, 시료 2-5, 시료 2-6, 시료 2-7의 각 시료를 650℃×15분의 불활성 가스 치환 분위기(질소 치환 분위기)에서 소성 처리를 행하여, 금속 기재인 니켈박의 표면에 유전층을 형성했다. 또한, 시료 2-2 및 시료 2-8의 시료는 700℃×30분의 불활성 가스 치환 분위기(질소 치환 분위기)에서 소성 처리를 행하여, 금속 기재인 니켈박의 표면에 유전층을 형성했다.
<커패시터 회로의 형성>
이상과 같이 하여, 각 시료에 형성한 유전층 위에, 상부 전극을 형성하는 위치를 상부 전극 형상으로 개구(開口)한 증착용 메탈 마스터를 배치하여, 스퍼터링 증착법에 의해 2㎛ 두께의 구리층을 상부 전극으로서 형성하여, 커패시터 회로를 형성했다. 이때, 상부 전극 면적이 1mm×1mm 사이즈와 상부 전극 면적이 4mm×4mm 사이즈인 각 100개의 커패시터 회로를 형성했다.
<유전 특성의 평가>
전극 수율: 커패시터 회로의 형성 후에, 각 시료의 100개의 커패시터 회로에, 소정의 전압을 부하하여, 층간 내전압 측정을 행하여, 상부 전극과 하부 전극 사이에서의 쇼트 현상이 나타나지 않는 비율을 조사했다. 그 결과, 1mm×1mm 사이즈의 커패시터 회로의 생산 수율은 60%∼100%이며, 4mm×4mm 사이즈의 커패시터 회로의 생산 수율은 10%∼70%였다.
전기용량 밀도: 초기의 평균 용량 밀도는 1040nF/cm2∼1710nF/cm2로 매우 높은 전기용량을 나타냈다.
유전손실: 커패시터 회로의 유전손실을 측정한 바, 2.8%∼7.5%의 범위이었다.
유전층의 결정화 레벨: 실시예 1과 동일하므로 기재를 생략한다.
이상에서 기술해 온 각 특성 중, 전기 특성에 관해서는, 휴렛 팩커드사제 4261A LCR 미터(1kHz, 1V)로 측정하고, 후술하는 비교예 2와 대비 가능하도록 표 2에 정리하여 게재했다.
[비교예]
[비교예 1]
이 비교예 1에서는, 실시예 1과 동일한 제조 플로우를 채용하고 있지만, (b) 공정, (c) 공정이 다르다. 따라서, 다른 공정에 관해서만 설명한다.
(b) 공정: 이 공정에서는, 상기 졸겔 용액을 금속 기재인 니켈박의 표면에 도공하고, 산소 함유 분위기 중에서 150℃×2분의 조건으로 건조하고, 산소 함유 분위기 중에서 330℃×15분의 조건으로 열분해를 행하는 일련의 공정을 1단위공정으로 했다. 그리고, 이 1단위공정을 6회 반복하여, 막두께 조정을 행했다. 그리고, 3개의 시료를 얻었다.
(c) 공정: 그리고, 상기 시료의 하나는 650℃×15분의 불활성 가스 치환 분위기(질소 치환 분위기)에서 소성 처리를 행하여, 금속 기재인 니켈박의 표면에 유전층을 형성하고 시료 3-1로 했다. 또한, 상기 시료의 하나는 650℃×30분의 불활성 가스 치환 분위기(질소 치환 분위기)에서 소성 처리를 행하여, 금속 기재인 니켈박의 표면에 유전층을 형성하고 시료 3-2로 했다. 또한, 상기 시료의 하나는 700℃×60분의 불활성 가스 치환 분위기(질소 치환 분위기)에서 소성 처리를 행하여, 금속 기재인 니켈박의 표면에 유전층을 형성하고, 시료 3-3으로 했다. 이하, 실시예 1과 마찬가지로, 에칭법을 이용하여 커패시터 회로를 제조했다.
<유전 특성의 평가>
전극 수율: 실시예 1과 마찬가지 방법으로 커패시터 회로를 형성한 후에, 각 시료의 100개의 커패시터 회로에, 소정의 전압을 부하하여, 층간 내전압 측정을 행하여, 상부 전극과 하부 전극 사이에서의 쇼트 현상이 나타나지 않는 비율을 조사했다. 그 결과, 1mm×1mm 사이즈의 커패시터 회로의 생산 수율은 25%∼80%이며, 4mm×4mm 사이즈의 커패시터 회로의 생산 수율은 0%였다.
전기용량 밀도: 초기의 평균 용량 밀도는 1715nF/cm2∼2090nF/cm2로 매우 높은 전기용량을 나타냈다.
유전손실: 커패시터 회로의 유전손실을 측정한 바, 20%를 초과하였다.
에칭 후의 유전층의 잔류: 실시예 1과 마찬가지로 평가한 결과, 시료 3-1∼시료 3-3의 어느 경우도 유전층은 잔류하고 있지 않았다.
유전층의 결정화 레벨: 실시예 1과 마찬가지로, 유전층의 정방 구조로 지수를 매긴 (101)면의 피크의 반치폭을 측정함으로써, 결정화 레벨의 지표로 했다. 그 결과, 0.337deg.∼0.683deg.의 값이 되었다. 이하의, 비교예 2에서도, 유전층의 형성까지는 동일한 프로세스를 채용하고 있다. 따라서, 이 (101)면의 피크의 반치폭의 값은 같게 됨을 명기해 둔다.
투과형 전자현미경에 의한 유전층의 관찰: 시료 3-1의 커패시터층 형성재의 단면을, 실시예 1과 마찬가지로 집속 이온빔 가공하여, 투과형 전자현미경으로 관찰했다. 이 관찰상을 도 4에 나타낸다. 이 시료 3-1의 단면인 도 4로부터 명백한 바와 같이, 유전층(1)은, 결정 입경이 50nm 이하이며, 매우 가는 결정으로 구성되어 있는 것 같이 관찰할 수 있다.
이상에서 기술해 온 각 특성은, 상기 실시예 1과 대비 가능하도록 표 1에 정리하여 게재했다.
<표 1>
[비교예 2]
이 비교예 2에서는, 실시예 2와 동일한 제조 플로우를 채용하고 있지만, (b) 공정, (c) 공정이 다르다. 따라서, 다른 공정에 관해서만 설명한다.
(b) 공정: 이 공정에서는, 상기 졸겔 용액을 금속 기재인 니켈박의 표면에 도공하고, 산소 함유 분위기 중에서 150℃×2분의 조건으로 건조하고, 산소 함유 분위기 중에서 330℃×15분의 조건으로 열분해를 행하는 일련의 공정을 1단위공정으로 했다. 그리고, 이 1단위공정을 6회 반복하여, 막두께 조정을 행했다. 그리고, 3개의 시료를 얻었다.
(c) 공정: 그리고, 상기 시료의 하나는 650℃×15분의 불활성 가스 치환 분 위기(질소 치환 분위기)에서 소성 처리를 행하여, 금속 기재인 니켈박의 표면에 유전층을 형성하고 시료 4-1로 했다. 또한, 상기 시료의 하나는 650℃×30분의 불활성 가스 치환 분위기(질소 치환 분위기)에서 소성 처리를 행하여, 금속 기재인 니켈박의 표면에 유전층을 형성하고 시료 4-2로 했다. 또한, 상기 시료의 하나는 700℃×60분의 불활성 가스 치환 분위기(질소 치환 분위기)에서 소성 처리를 행하여, 금속 기재인 니켈박의 표면에 유전층을 형성하고 시료 4-3으로 했다. 이하, 실시예 2와 마찬가지로 마스크법을 이용하여 커패시터 회로를 제조했다.
<유전 특성의 평가>
전극 수율: 커패시터 회로의 형성 후에, 각 시료의 100개의 커패시터 회로에, 소정의 전압을 부하하여, 층간 내전압 측정을 행하여, 상부 전극과 하부 전극 사이에서의 쇼트 현상이 나타나지 않는 비율을 조사했다. 그 결과, 1mm×1mm 사이즈의 커패시터 회로의 생산 수율은 50%∼90%이며, 4mm×4mm 사이즈의 커패시터 회로의 생산 수율은 0%∼20%였다.
전기용량 밀도: 초기의 평균 용량 밀도는 1010nF/cm2∼1240nF/cm2로 매우 높은 전기용량을 나타냈다.
유전손실: 커패시터 회로의 유전손실을 측정한 바, 5%∼8%의 범위이었다.
유전층의 결정화 레벨: 비교예 1과 동일하기 때문에, 기재를 생략한다.
이상에서 기술해 온 각 특성은, 상기 실시예 2와 대비 가능하도록 표 2에 정리하여 게재했다.
<표 2>
<실시예와 비교예의 대비>
이하, 실시예와 비교예의 대비를 행함에 있어서, 상기 실시예 및 비교예에서, 커패시터 형상의 형성에 에칭법과 마스크법의 양자를 이용한 이유에 대하여 기술해 둔다. 본건 발명에 따른 제조 방법의 예비 소성의 본질적인 효과는, 에칭 시에 에칭액이 막 중을 통과하여 기판에 손상을 주기 때문에, 이 현상에 의한 유전층 자체의 손상(구체적으로는 유전층이 없어져 버리는 일)을 막을 수 있다는 점에 있다. 이 현상만의 평가를 행하는 것이라면, 에칭법으로 작성한 커패시터의 평가 결과만으로 충분하다고 생각한다.
그러나, 굳이 마스크법에 의한 커패시터 형성을 행하고, 그 평가 결과를 나타낸 것은, 에칭법에서는 평가의 신뢰성이 손상되는 용량 밀도에 대하여, 예비 소성 프로세스를 채용하여 얻어진 커패시터 회로의 우위성을 나타내기 위해서이다. 즉, 에칭법에서는 유전층의 손상에 의해 유전손실이 커서, 리크 전류가 커지는 경향이 있다. 이러한 경우의 용량 밀도는, 참의 용량 밀도라고는 생각하기 어려우며, 에칭을 행하지 않는 마스크법으로 얻어진 커패시터 쪽이 참의 유전 특성을 나타낸다고 생각된다.
실시예 1과 비교예 1의 대비: 실시예 1과 비교예 1은 에칭법을 이용하여 커패시터 회로를 형성했을 때의 평가 결과이다. 이 표 1로부터 명백한 바와 같이, 전기용량 밀도만을 보면 비교예 1(시료 3-1∼시료 3-3) 쪽이, 실시예 1(시료 1-1∼시료 1-8)에 비하여 높게 되어 있다. 그러나, 유전손실을 보면, 비교예 1(시료 3-1∼시료 3-3)의 유전손실은 20%를 초과하고 있어, 커패시터로서의 안정성이 뒤떨어짐을 알 수 있다. 이에 대하여, 실시예 1(시료 1-1∼시료 1-8)의 유전손실은 16% 이하이며, 일정한 레벨로 고용량화를 달성하고, 또한, 커패시터로서의 품질 안정성이 뛰어남이 명백하다.
그리고, 커패시터 회로를 에칭법으로 형성한 후의, 생산 수율을 보면, 실시예 1(시료 1-1∼시료 1-8) 쪽이 비교예 1(시료 3-1∼시료 3-3)에 비하여 높아, 제조 안정성도 뛰어남을 이해할 수 있다. 또한, 유전층의 결정화 레벨을 대비하면, 실시예 1(시료 1-1∼시료 1-8)의 반치폭 쪽이 비교예 1(시료 3-1∼시료 3-3)의 반치폭보다도 작아, 날카로운 회절 피크가 얻어지고 있음을 알 수 있다. 이것은 결 정화 레벨이 향상되어, 유전층을 구성하는 산화물 유전층이 치밀하여 막밀도가 높아졌으며, 구조 결함이 적어졌음을 뒷받침한다고 할 수 있다. 시료 3-1∼시료 3-3의 경우와 같이, 소성을 최종으로 행하는 경우, 아무리 소성 시간을 길게 하더라도, 시료 1-1∼시료 1-8에서 실시한 바와 같은 예비 소성 공정을 마련하지 않는 한, 결정성의 향상은 도모할 수 없다.
다음에, 투과형 전자현미경에 의한 유전층의 관찰로부터 명백한 바와 같이, 실시예 1의 시료 1-1 및 시료 1-3의 커패시터층 형성재의 유전층은 결정이 크고 치밀하기 때문에, 리크 전류의 유로가 적어져, 에칭액의 침투성도 낮아진다. 이에 대하여, 비교예 1의 시료 3-1의 경우, 매우 가는 결정으로 구성되고, 결정이 치밀하지 않고 구조 결함이 다수 존재하기 때문에, 리크 전류의 유로도 많아져, 에칭액의 침투성도 높아진다.
또한, 에칭액의 유전층에 대한 침투성에 관해서는, 커패시터 회로를 형성한 후의 회로 사이의 갭에 유전층이 잔류하고 있는지의 여부를 조사한 결과, 실시예 1의 시료 1-1∼시료 1-8의 어느 경우도 유전층의 잔류를 확인할 수 있었다. 이에 대하여, 비교예 1의 시료 3-1∼시료 3-3의 어느 경우도 유전층은 잔류하고 있지 않았다. 이것은 투과 전자현미경의 관찰상으로부터 한 가설을 뒷받침하는 것이 된다.
실시예 2와 비교예 2의 대비: 실시예 2와 비교예 2는 마스크법을 이용하여 커패시터 회로를 형성했을 때의 평가 결과이다. 이 표 2로부터 명백한 바와 같이, 전기용량 밀도를 보더라도, 비교예 2(시료 4-1∼시료 4-3) 쪽이, 실시예 2(시료 2- 1∼시료 2-8)에 비하여, 상대적으로 낮다. 한편, 유전손실을 보면, 비교예 2(시료 4-1∼시료 4-3)의 유전손실과 실시예 2(시료 2-1∼시료 2-8)의 유전손실은 동등한 레벨이라고 할 수 있다. 그러나, 전기용량 밀도와 유전손실의 밸런스를 고려하면, 실시예 2쪽이, 일정한 레벨로 고용량화를 달성하고, 또한, 커패시터로서의 품질 안정성이 뛰어남이 명백하다.
상기 내용을, 보다 엄밀히 또한 구체적으로 설명하면, 예비 소성을 1회 행한 것으로, 예비 소성을 1단위공정(1회째)과 1단위공정(2회째)의 사이에서 행한 것에 대해서는, 유전손실이 낮고, 용량 밀도에 있어서, 명백히 비교예 2의 어느 시료와 비교하더라도 뛰어나다고 할 수 있다. 이에 대하여, 소성의 타이밍을 2층째, 3층째, 4층째에 갖게 됨으로써, 유전손실은 변화되지 않지만, 용량 밀도의 비교예와의 차가 명료하지 않게 된다. 바꿔 말하면, 복수회의 1단위공정의 반복 중에서, 예비 소성의 타이밍이 늦어짐에 따라, 용량 밀도가 저하하는 경향이 있는 것 같이 생각된다. 즉, 예비 소성 1회라는 조건으로 비교하면, 상기 데이터는 성막 사이클의 초기에 예비 소성을 행한 쪽이, 전기 특성을 개선하는 효과가 뛰어나, 바람직하다고 판단할 수 있다. 이에 대하여, 예비 소성의 타이밍을 늦게 했을 경우에 용량 밀도가 작아지는 것은, 소성의 타이밍이 늦어짐에 따라, 유전막의 두께에 대한 소성 조건이 비교예 2에 가까와진다고 생각된다.
그리고, 커패시터 회로를 마스크법으로 형성한 후의 생산 수율을 보면, 실시예 2(시료 2-1∼시료 2-8) 쪽이, 비교예 2(시료 4-1∼시료 4-3)에 비하여 높아, 제조 안정성도 뛰어남을 이해할 수 있다. 또한 유전층의 결정화 레벨을 대비하면, 실시예 2(시료 2-1∼시료 2-2)의 반치폭 쪽이, 비교예 2(시료 4-1∼시료 4-3)의 반치폭보다도 작아, 날카로운 회절 피크가 얻어지고 있음을 알 수 있다. 이것은 결정화 레벨이 향상되어, 유전층을 구성하는 산화물 유전층이 치밀하여 막밀도가 높아졌으며, 구조 결함이 적어졌음을 뒷받침한다고 할 수 있다. 시료 4-1∼시료 4-3과 같이 소성을 최종으로 행했을 경우, 아무리 소성 시간을 길게 하더라도, 시료 2-1∼시료 2-8에 실시한 바와 같은 예비 소성 공정을 마련하지 않는 한, 결정성의 향상은 도모할 수 없다.
실시예 2 및 비교예 2는 마스크법으로 커패시터 회로를 형성했을 경우이며, 이러한 경우의 데이터 전체를 보면, 유전손실이 예비 소성의 유무에 상관없이 동일한 정도라고 하면, 예비 소성이 있는 쪽이 결정성이 뛰어나며, 즉 용량 밀도가 크다(마스크법에서는 에칭법과 달리, 반치폭과 동일한 경향을 용량 밀도도 나타낸다. 즉, 반치폭이 작아질수록, 용량 밀도가 커진다). 또한, 예비 소성이 없는 700℃×60분보다도, 예비 소성으로 650℃×15분 + 650℃×15분 쪽이 총 열량은 작지만, 결정성 및 용량 밀도는 후자 쪽이 좋다고 생각된다.
에칭법과 마스크법의 대비: 마지막으로, 상술한 실시예 등에서 사용한 에칭법과 마스크법의 대비를 한다. 에칭법으로 커패시터 회로를 형성했을 경우, 실시예 1과 비교하여, 비교예 1에서는 에칭액에 의한 손상에 의해 유전손실의 현저한 상승 및 전극 수율의 저하를 초래하고 있음을 알 수 있다. 마스크법으로 커패시터 회로를 형성했을 경우, 비교예 2에서도 유전손실의 상승은 일어나지 않는다. 그러나, 용량 밀도 및 전극 수율에 대해서는, 실시예 2의 쪽이 뛰어남을 알 수 있다. 이와 같이 에칭법과 마스크법에 의해 형성한 커패시터 회로의 평가 결과를 비교함으로써, 본 발명에 따른 유전층이 에칭 손상이 저감될 뿐만 아니라 유전층 자체의 품질을 향상시키는 효과가 있음이 명백해진다.
본건 발명에 따른 졸겔법에 의한 산화물 유전층의 형성 방법은, 수율 좋게, 고품질의 산화물 유전층의 형성이 가능하여, 시장에 고품질의 유전층을 갖는 각종 전자 재료의 공급을 가능하게 한다. 또한, 본건 발명에 따른 졸겔법에 의한 산화물 유전층의 형성 방법은, 과대한 설비 투자가 불필요한 졸겔법을 이용한 산화물 유전층의 제조를 가능하게 한다. 따라서, 저렴하고 또한 고품질의 전자 및 전기 제품을 시장에 공급할 수 있다. 그리고, 이 본건 발명에 따른 산화물 유전층의 형성 방법으로 얻어지는 유전층은, 에칭액에 의한 손상을 받기 어렵다는 특성을 가져, 특히 에칭법에 의한 커패시터 회로 형성에 적합한 것이 된다. 즉, 본건 발명에 따른 졸겔법에 의한 산화물 유전층의 형성 방법을 이용하여 유전층을 형성한 커패시터층 형성재는, 프린트 배선판의 커패시터층 형성에 적합하여, 높은 전기용량, 낮은 유전손실을 나타내는 커패시터 회로의 제조를 가능하게 한다. 따라서, 이 커패시터층 형성재를 사용하여 얻어지는 프린트 배선판 등은 전자 및 전기 제품의 전력 절약화에 이바지하게 된다.
[도 1] 본건 발명에 따른 졸겔법으로 산화물 유전층을 형성한 커패시터층 형성재의 단면을 집속 이온빔 가공하여, 투과형 전자현미경으로 관찰했을 때의 관 찰상이다.
[도 2] 본건 발명에 따른 졸겔법으로 산화물 유전층을 형성한 커패시터층 형성재의 단면을 집속 이온빔 가공하여, 투과형 전자현미경으로 관찰했을 때의 관찰상이다.
[도 3] 본건 발명에 따른 졸겔법으로 산화물 유전층을 형성한 커패시터층 형성재의 단면을 집속 이온빔 가공하여, 투과형 전자현미경으로 관찰했을 때의 관찰상이다.
[도 4] 커패시터층 형성재의 단면을 집속 이온빔 가공하여, 투과형 전자현미경으로 관찰했을 때의 관찰상이다(종래 예).
[도 5] 커패시터층 형성재의 제2 도전층과 유전층의 계면부를 집속 이온빔 가공하여, 투과형 전자현미경으로 관찰했을 때의 관찰상이다.
[도 6] 커패시터층 형성재의 제2 도전층과 유전층의 계면부를 집속 이온빔 가공하여, 투과형 전자현미경으로 관찰했을 때의 관찰상이다.
[도 7] 본건 발명에 따른 커패시터층 형성재를 사용한 내장 커패시터 회로를 구비하는 프린트 배선판의 제조 플로우를 나타낸 모식도이다.
[도 8] 본건 발명에 따른 커패시터층 형성재를 사용한 내장 커패시터 회로를 구비하는 프린트 배선판의 제조 플로우를 나타낸 모식도이다.
[도 9] 본건 발명에 따른 커패시터층 형성재를 사용한 내장 커패시터 회로를 구비하는 프린트 배선판의 제조 플로우를 나타낸 모식도이다.
[도 10] 본건 발명에 따른 커패시터층 형성재를 사용한 내장 커패시터 회로 를 구비하는 프린트 배선판의 제조 플로우를 나타낸 모식도이다.
부호의 설명
1, 13 유전층
2 제1층
3, 15 상부 전극
4, 19 하부 전극
5 이상(異相)
10 프린트 배선판
11 커패시터층 형성재
12 제1 도전층
14 제2 도전층
16 구리박층
17 반경화 수지층
17' 절연층
18 수지 부착 구리박
21 에칭 레지스트층
22 외층 회로
23 비어 홀
24 구리 도금층
Claims (8)
- 졸겔법에 의한 산화물 유전층의 형성 방법에 있어서,이하의 (a)∼(c)의 공정을 구비하는 것을 특징으로 하는 산화물 유전층의 형성 방법.(a) 원하는 산화물 유전층을 제조하기 위한 졸겔 용액을 제조하기 위한 용액 제조 공정.(b) 상기 졸겔 용액을 금속 기재의 표면에 도공하고, 산소 함유 분위기 중에서 120℃∼250℃에서 건조하고, 산소 함유 분위기 중에서 270℃∼390℃에서 열분해를 행하는 일련의 공정을 1단위공정으로 하고, 이 1단위공정을 복수회 반복함에 있어, 1단위공정과 1단위공정의 사이에 임의로 550℃∼1000℃의 불활성 가스 치환 또는 진공 중에서의 예비 소성 처리를 하여 막두께 조정을 행하는 도공 공정.(c) 그리고, 최종적으로 550℃∼1000℃의 불활성 가스 치환 또는 진공 중에서의 소성 처리를 행하여 유전층으로 하는 소성 공정.
- 제1항에 있어서,상기 졸겔 용액은, 산화물 유전층으로서 (Ba1 - xSrx)TiO3(0≤x≤1)막 또는 BiZrO3막을 형성하는 것인, 산화물 유전층의 형성 방법.
- 제1항 또는 제2항에 있어서,상기 졸겔 용액은 망간, 규소, 니켈, 알루미늄, 란탄, 니오븀, 마그네슘, 주석에서 선택되는 1종 또는 2종 이상을 0.01mol%∼5.00mol% 함유하는 산화물 유전층을 형성하는 것인, 산화물 유전층의 형성 방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 유전층은, 두께가 20nm∼2㎛로 하는 것인, 산화물 유전층의 형성 방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 금속 기재는, 두께가 1㎛∼100㎛인 니켈박, 니켈 합금박, 니켈층을 표층으로 구비하는 복합박, 니켈 합금층을 표층으로 구비하는 복합박의 어느 것인, 산화물 유전층의 형성 방법.
- 제5항에 있어서,상기 니켈 합금박 또는 니켈 합금층을 표층으로 구비하는 복합박의 니켈 합금층은 니켈-인 합금으로 이루어지는 것인, 산화물 유전층의 형성 방법.
- 상부 전극 형성에 사용하는 제1 도전층과 하부 전극 형성에 사용하는 제2 도전층 사이에 유전층을 구비하는 커패시터층 형성재에 있어서,그 유전층은, 제1항 내지 제6항 중 어느 한 항에 기재된 산화물 유전층의 형 성 방법에 의해 얻어진 것임을 특징으로 하는 커패시터층 형성재.
- 제7항에 기재된 커패시터층 형성재를 사용하여 얻어지는 내장 커패시터층을 구비한 것을 특징으로 하는 프린트 배선판.
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