KR20070090541A - Ｄｏｔ 클럭 신호의 주파수에 관계없이 일정한 주파수의시스템 클럭 신호를 생성하는 디스플레이용 구동 집적회로및 시스템 클럭 신호 생성 방법 - Google Patents

Ｄｏｔ 클럭 신호의 주파수에 관계없이 일정한 주파수의시스템 클럭 신호를 생성하는 디스플레이용 구동 집적회로및 시스템 클럭 신호 생성 방법 Download PDF

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Abstract

DOT 클럭 신호의 주파수에 관계없이 일정한 주파수의 시스템 클럭 신호를 발생하는 디스플레이용 구동 집적회로 및 시스템 클럭 신호 생성 방법이 개시된다. 본 발명에 따른 디스플레이용 구동 집적회로는 분주비 출력부 및 시스템 클럭 발생부를 구비한다. 분주비 출력부는 수평 동기 신호(HSYNC)의 클럭 내에 포함되는 DOT 클럭 신호의 클럭수를 M(M은 자연수)으로 나눈 몫을 분주비로 출력한다. 시스템 클럭 발생부는 상기 분주비를 이용하여 상기 DOT 클럭 신호를 분주하여, 시스템 클럭 신호를 생성한다. 본 발명에 따른 디스플레이용 구동 집적회로 및 시스템 클럭 신호 생성 방법은 DOT 클럭 신호의 클럭수를 소정의 자연수로 나눈 몫으로 DOT 클럭 신호를 분주하여 시스템 클럭 신호를 발생함으로써, DOT 클럭 신호의 주파수의 변화에 관계없이, 요구되는 주파수를 가지는 시스템 클럭 신호를 생성할 수 있는 장점이 있다.

Description

ＤＯＴ 클럭 신호의 주파수에 관계없이 일정한 주파수의 시스템 클럭 신호를 생성하는 디스플레이용 구동 집적회로 및 시스템 클럭 신호 생성 방법{Display driving integrated circuit and system clock generation method generating system clock signal having constant frequency}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 디스플레이 장치를 개략적으로 나타내는 블록도이다.
도 2는 본 발명에 따른 DOT 클럭 신호의 주파수에 관계없이 일정한 주파수의 시스템 클럭 신호를 발생하는 디스플레이용 구동 집적회로를 나타내는 블록도이다.
도 3(a)는 수평 동기 신호의 클럭 내의 DOT 클럭 신호의 클럭수를 카운팅하는 모습을 나타내는 도면이다.
도 3(b)는 DOT 클럭 신호의 클럭수에서 하위 N비트를 제외한 나머지 비트 값을 분주비로 출력하는 예를 나타내는 도면이다.
도 4는 다양한 분주비를 이용하여, 다양한 주파수의 시스템 클럭 신호들을 생성하는 과정을 설명하는 도면이다.
도 5는 본 발명에 따른 DOT 클럭 신호의 주파수에 관계없이 일정한 주파수의 시스템 클럭 신호를 발생하는 시스템 클럭 신호 생성 방법을 나타내는 순서도이다.
본 발명은 디스플레이 패널을 구동하는 디스플레이용 구동 집적회로에 관한 것으로써, 특히 오실레이터 클럭 신호를 이용하여 시스템 클럭 신호를 생성하는 디스플레이용 구동 집적회로 및 디스플레이용 구동 집적회로의 시스템 클럭 신호 생성 방법에 관한 것이다.
도 1은 일반적인 디스플레이 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 일반적인 디스플레이 장치(100)는 디스플레이 패널(110), 타이밍 컨트롤러(130), 게이트 드라이버 회로(스캔 라인 구동 회로라고도 함 ; 140), 소스 드라이버 회로(데이터 라인 구동 회로 ; 150) 및 프로세서(170)를 구비한다.
타이밍 컨트롤러(130)는 메모리(131)를 구비하고, 게이트 드라이버 회로(140) 및 소스 드라이버 회로(150)의 작동 타이밍을 각각 제어하기 위한 각 제어신호들을 출력한다.
메모리(131)는 디스플레이 데이터를 저장하고, 타이밍 컨트롤러(130)의 제어에 따라 디스플레이 데이터(또는 영상 데이터)를 소스 드라이버 회로(150)로 출력한다.
게이트 드라이버 회로(140)는 다수개의 게이트 드라이버들(미도시)을 구비하고, 타이밍 컨트롤러(130)로부터 출력되는 제어신호들에 기초하여 디스플레이 패널 (110)의 스캔 라인들(G1~GM)을 연속적으로 구동한다.
소스 드라이버 회로(150)는 다수개의 소스 드라이버들(미 도시)을 구비하고, 메모리(131)로부터 출력되는 디스플레이 데이터 및 타이밍 컨트롤러(130)로부터 출력되는 제어신호들에 기초하여 디스플레이 패널(110)의 데이터 라인들(S1~SN)을 구동한다.
디스플레이 패널(110)은 게이트 드라이버 회로(140)로부터 출력되는 신호들과 소스 드라이버 회로(150)로부터 출력되는 신호들에 기초하여 디스플레이 데이터를 디스플레이한다.
타이밍 컨트롤러(130)는 인터페이스(160)를 통하여 프로세서(170)로부터 출력되는 각종 디스플레이 데이터와 제어신호들을 수신하고, 메모리(131)에 저장된 디스플레이 데이터를 갱신한다.
프로세서(170)의 종류에는 베이스 밴드 프로세서(Baseband processor)와 그래픽 프로세서(Processor)가 있다. 디스플레이 장치(100)가 베이스 밴드 프로세서에 연결되는 경우, CPU 인터페이스가 디스플레이 장치(100)와 베이스 밴드 프로세서를 인터페이스한다. 디스플레이 장치(100)가 그래픽 프로세서에 연결되는 경우, RGB 인터페이스(비디오 인터페이스라고도 함)가 디스플레이 장치(100)와 그래픽 프로세서를 인터페이스한다.
RGB 인터페이스가 사용되는 경우, 디스플레이 장치(100)는 외부로부터 수직 동기 신호, 수평 동기 신호 및 DOT 클럭 신호를 수신하여, 시스템 클럭 신호를 생성한다. 시스템 클럭 신호는 디스플레이 데이터를 제어하는 데 이용된다.
그런데, 외부로부터 수신되는 DOT 클럭 신호의 주파수가 변하는 경우, 시스템 클럭 신호의 주파수도 변한다. 그에 따라, 디스플레이 장치(100)의 디스플레이 화질이 손상되거나, 소비전류가 증가되는 문제가 생긴다.
본 발명이 이루고자 하는 기술적 과제는 DOT 클럭 신호의 클럭수를 소정의 자연수로 나눈 몫으로 DOT 클럭 신호를 분주함으로써 시스템 클럭 신호를 발생하는 디스플레이용 구동 집적회로를 제공하는 데 있다.
본 발명에 이루고자 하는 다른 기술적 과제는 DOT 클럭 신호의 클럭수를 소정의 자연수로 나눈 몫으로 DOT 클럭 신호를 분주함으로써 시스템 클럭 신호를 발생하는 시스템 클럭 신호를 발생 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 디스플레이용 구동 집적회로는 분주비 출력부 및 시스템 클럭 발생부를 구비한다. 분주비 출력부는 수평 동기 신호(HSYNC)의 클럭 내에 포함되는 DOT 클럭 신호의 클럭수를 M(M은 자연수)으로 나눈 몫을 분주비로 출력한다. 시스템 클럭 발생부는 상기 분주비를 이용하여 상기 DOT 클럭 신호를 분주하여, 시스템 클럭 신호를 생성한다.
상기 분주비 출력부는 카운터 및 분주비 출력기를 구비할 수 있다. 카운터는 수평 동기 신호(HSYNC)의 클럭 내에 포함되는 DOT 클럭 신호의 클럭수를 카운팅한다. 분주비 출력기는 상기 DOT 클럭 신호의 클럭수를 M으로 나눈 몫을 분주비로 출 력한다. M = 2K(K는 자연수)일 수 있다.
상기 분주비 출력기는 L(L은 자연수) 비트로 표현된 상기 DOT 클럭 신호의 클럭수에서, 하위 K(K는 L 보다 작은 자연수)비트를 제외하고, 나머지 L - K 비트 값을 상기 분주비로 출력할 수 있다.
M = 16 이고, K = 4 일 수 있다.
상기 분주비 출력기는 상기 DOT 클럭 신호의 클럭수를 M으로 나눈 몫이 홀수인 경우, 상기 몫에 1을 더하거나 뺀 값을 상기 분주비로 출력하고, 상기 DOT 클럭 신호의 클럭수를 M으로 나눈 몫이 짝수인 경우, 상기 몫을 그대로 상기 분주비로 출력할 수 있다.
상기 시스템 클럭 발생부는 상기 분주비의 정수배를 이용하여 상기 DOT 클럭 신호를 분주하여, 여러 주파수를 가지는 시스템 클럭 신호들을 생성할 수 있다.
상기 수평 동기 신호는 일정한 주파수를 가지는 것이 바람직하다.
본 발명에 따른 시스템 클럭 신호 생성 방법은 디스플레이 패널을 구동하는 디스플레이용 구동 집적회로의 시스템 클럭 신호 생성 방법이다. 본 발명에 따른 시스템 클럭 신호 생성 방법은 분주비를 출력하는 단계 및 시스템 클럭 신호를 생성하는 단계를 구비한다. 분주비를 출력하는 단계는 수평 동기 신호의 클럭 내에 포함되는 DOT 클럭 신호의 클럭수를 M(M은 자연수)으로 나눈 몫을 분주비로 출력한다. 시스템 클럭 신호를 생성하는 단계는 상기 분주비를 이용하여 상기 DOT 클럭 신호를 분주하여, 시스템 클럭 신호를 생성한다.
상기 분주비를 출력하는 단계는 수평 동기 신호의 클럭 내에 포함되는 DOT 클럭 신호의 클럭수를 카운팅하는 단계 및 상기 DOT 클럭 신호의 클럭수를 M으로 나눈 몫을 분주비로 출력하는 단계를 구비할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 DOT 클럭 신호의 주파수에 관계없이 일정한 주파수의 시스템 클럭 신호를 발생하는 디스플레이용 구동 집적회로를 나타내는 블록도이다.
도 2를 참조하면, 본 발명에 따른 디스플레이용 구동 집적회로(200)는 분주비 출력부(210) 및 시스템 클럭 발생부(270)를 구비한다. 분주비 출력부(210)는 수평 동기 신호(HSYNC)의 클럭 내에 포함되는 DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)를 M(M은 자연수)으로 나눈 몫을 분주비(DIV)로 출력한다. 시스템 클럭 발생부(270)는 분주비(DIV)를 이용하여 DOT 클럭 신호(DOTCLK)를 분주하여, 시스템 클럭 신호(SYSCLK)를 생성한다.
분주비 출력부(210)는 카운터(220) 및 분주비 출력기(250)를 구비할 수 있다. 카운터(220)는 수평 동기 신호(HSYNC)의 클럭 내에 포함되는 DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)를 카운팅한다. 분주비 출력기(250)는 DOT 클럭 신 호(DOTCLK)의 클럭수(CNT_DOTCLK)를 M으로 나눈 몫을 분주비(DIV)로 출력한다. M = 2K(K는 자연수)일 수 있다.
본 발명에 따른 디스플레이용 구동 집적회로(200)에서 수평 동기 신호(HSYNC)는 일정한 주파수를 가지는 것이 바람직하다. 또한, 본 발명에 따른 디스플레이용 구동 집적회로(200)에서 수직 동기 신호(VSYNC)는 일정한 주파수를 가지는 것이 바람직하다.
도 3(a)는 수평 동기 신호의 클럭 내의 DOT 클럭 신호의 클럭수를 카운팅하는 모습을 나타내는 도면이다.
도 3(b)는 DOT 클럭 신호의 클럭수에서 하위 N비트를 제외한 나머지 비트 값을 분주비로 출력하는 예를 나타내는 도면이다.
표 1은 다양한 주파수의 DOT 클럭 신호들의 클럭수들을 16으로 나눈 분주비들을 나타낸다.
이하에서 도 2, 도 3(a), 도 3(b) 및 표 1을 참조하여, 분주비 출력부(210)의 동작이 설명된다.
카운터(220)는 수평동기 신호(HSYNC) 및 DOT 클럭 신호(DOTCLK)를 수신한다. 카운터(220)는 수평동기 신호(HSYNC)의 하나의 클럭 내에 포함되는 DOT 클럭 신호(DOTCLK)의 클럭수를 카운팅한다. 도 3(a)에는, DOT 클럭 신호(DOTCLK)의 클럭수가 N(N은 자연수)개인 모습이 도시되어 있다. 이 경우, 수평동기 신호(HSYNC)의 주기(THSYNC)는 DOT 클럭 신호(DOTCLK)의 주기(TDOTCLK)의 N 배가 된다.
분주비 출력기(250)는 DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK), 즉, N을 M으로 나눈 몫을 분주비(DIV)로 출력한다. 표 1에는 DOT 클럭 신호(DOTCLK)들의 클럭수(CNT_DOTCLK)들을 16으로 나눈 분주비(DIV)들이 나타내어져 있다. 예를 들어, 수평 동기 신호(HSYNC)의 하나의 클럭 내에 포함되는 DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)가 256개부터 271개 사이인 경우, DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)를 16으로 나눈 값은 16부터 16.94이고, 분주비(DIV)는 16이다. 또한, DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)가 272개부터 287개 사이인 경우, DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)를 16으로 나눈 값은 17부터 17.94이고, 분주비(DIV)는 17이다.
분주비 출력기(250)는 분주비들의 개수를 줄이기 위하여, 다양한 분주비들 중에 일부만을 사용할 수도 있다. 즉, 분주비 출력기(250)는 DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)를 M으로 나눈 몫이 홀수인 경우, 상기 몫에 1을 더하거나 뺀 값을 분주비(DIV)로 출력할 수 있다. 또한, DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)를 M으로 나눈 몫이 짝수인 경우, 상기 몫을 그대로 분주비(DIV)로 출력할 수 있다. 예를 들어, 표 1을 참조하면 분주비 출력기(250)는 DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)가 256부터 271인 경우(16으로 나눈 몫이 16부터 16.94인 경우)와 DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)가 272부터 287인 경우(16으로 나눈 몫이 17부터 17.94인 경우)에, 분주비(DIV)를 16으로 출력한다. 즉, 분주비 출력기(250)는 짝수의 분주비만을 출력한다. 그럼으로써, 분주비 출력기(250)가 출력하는 분주비(DIV)의 개수를 절반으로 줄일 수 있다.
한편, 분주비 출력기(250)는 DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)를 M으로 나눈 몫이 짝수인 경우, 상기 몫에 1을 더하거나 뺀 값을 분주비(DIV)로 출력할 수도 있다. 또한, DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)를 M으로 나눈 몫이 홀수인 경우, 상기 몫을 그대로 분주비(DIV)로 출력할 수도 있다. 즉, 분주비 출력기(250)는 홀수의 분주비만을 출력한다. 그럼으로써, 분주비 출력기(250)가 출력하는 분주비(DIV)의 개수를 절반으로 줄일 수 있다.
분주비 출력기(250)는 L(L은 자연수) 비트로 표현된 DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)에서, 하위 K(K는 L 보다 작은 자연수)비트를 제외하고, 나머지 L - K 비트 값을 분주비(DIV)로 출력할 수 있다. 좀 더 설명하면, 분주비 출력기(250)는 DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)를 L(L은 자연수) 비트로 표현한다. 그 다음, L(L은 자연수) 비트값에서 하위 K(N은 L 보다 작은 자연수)비트를 제외하고, 나머지 L - K 비트 값을 분주비(DIV)로 출력할 수 있다. 이 경우, 결과적으로, 분주비 출력기(250)는 DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)를 2K로 나눈 몫을 분주비(DIV)로 출력하는 동작을 수행한다.
도 3(b)에는, 10비트로 표현된 DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)가 272, 500, 730, 1008인 경우에, 하위 4비트값을 제외하고 상위 6비트값을 분주비(DIV)로 출력하는 모습이 나타내어져 있다.
도 4는 다양한 분주비를 이용하여, 다양한 주파수의 시스템 클럭 신호들을 생성하는 과정을 설명하는 도면이다.
도 4를 참조하면, 시스템 클럭 발생부(270)는 분주비 출력부(210)가 출력하는 분주비(DIV)를 수신한다. 시스템 클럭 발생부(270)는 분주비(DIV)에 소정의 값을 곱한 값을 이용하여 DOT 클럭 신호(DOTCLK)를 분주한다. 그럼으로써, 시스템 클럭 발생부(270)는 다양한 주파수를 가지는 시스템 클럭 신호들(SYSCLK16, SYSCLK24, SYSCLK32, SYSCLK48)을 생성한다. 도 4에는 DOT 클럭 신호(DOTCLK)를 다양한 값들로 분주한 시스템 클럭 신호들(SYSCLK16, SYSCLK24, SYSCLK32, SYSCLK48)이 도시되어 있다.
표 1을 참조하면, 수평 동기 신호(HSYNC)의 하나의 클럭 내에 포함되는 시스템 클럭 신호(SYSCLK)의 클럭수는, DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)를 분주비(DIV)로 나눈 값이다. 즉, 표 1의 제1 최소 클럭수와 제1 최대 클럭수는 표 1의 최소 클럭수와 최대 클럭수를 분주비(DIV)로 나눈 값이다. 예를 들어, 수평 동기 신호(HSYNC)의 하나의 클럭 내에 포함되는 클럭수(CNT_DOTCLK)가 각각 256개, 271개인 DOT 클럭 신호(DOTCLK)를 분주비(DIV) 16으로 분주하면, 수평 동기 신호(HSYNC)의 하나의 클럭 내에 포함되는 시스템 클럭 신호(SYSCLK)의 클럭수는 각각 16개, 16.94개이다. 또한, DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)가 각각 272, 287개이면, 시스템 클럭 신호(SYSCLK)의 클럭수는 각각 16, 16.88개이다.
즉, DOT 클럭 신호(DOTCLK)의 클럭수와 관계없이, 시스템 클럭 신호(SYSCLK)의 클럭수는 일정하다. 다만, 시스템 클럭 신호(SYSCLK)의 클럭수는 소정의 오차를 가질 수 있다. 소정의 오차는 표 1의 제1 최대 클럭수에서 제1 최소 클럭수를 뺀 값이다.
본 발명에 따른 디스플레이용 구동 집적회로(200)는 DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)의 변화에 따라, 분주비(DIV)를 변화시킨다. 그럼으로써, DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)가 변하는 경우에라도, 시스템 클럭 신호(SYSCLK)의 클럭수를 일정하게 유지할 수 있다. 즉, 본 발명에 따른 디스플레이용 구동 집적회로(200)는 DOT 클럭 신호(DOTCLK)의 주파수에 관계없이 일정한 주파수의 시스템 클럭 신호(SYSCLK)를 출력할 수 있다.
다시 표 1을 참조하면, 분주비 출력기(250)는 짝수 또는 홀수의 분주비만을 출력하는 경우에, 시스템 클럭 신호(SYSCLK)는 표 1의 제2 최소 클럭수 및 제2 최대 클럭수만큼의 클럭수를 갖는다. 예를 들어, 분주비 출력기(250)가 짝수의 분주비만을 출력하는 경우에, DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)가 각각 256, 271개이면, 시스템 클럭 신호(SYSCLK)의 클럭수는 각각 16, 16.94개이고, 분주비(DIV)는 16이다. 또한, DOT 클럭 신호(DOTCLK)의 클럭수(CNT_DOTCLK)가 각각 272, 287개이면, 시스템 클럭 신호(SYSCLK)의 클럭수는 각각 17, 17.94개이고, 분주비(DIV)는 16이다.
따라서, 분주비 출력기(250)는 짝수 또는 홀수의 분주비만을 출력하는 경우의 시스템 클럭 신호(SYSCLK)의 클럭수는, 분주비 출력기(250)가 짝수, 홀수에 무관하게 분주비를 출력하는 경우에 비하여, 약 2배의 오차를 갖는다. 즉, 앞의 예에서, 시스템 클럭 신호(SYSCLK)의 클럭수는 1.94개(17.94개 - 16개)만큼의 오차를 갖는다.
도 5는 본 발명에 따른 DOT 클럭 신호의 주파수에 관계없이 일정한 주파수의 시스템 클럭 신호를 발생하는 시스템 클럭 신호 생성 방법을 나타내는 순서도이다.
도 5를 참조하면, 본 발명에 따른 시스템 클럭 신호 생성 방법(500)은 디스플레이 패널을 구동하는 디스플레이용 구동 집적회로의 시스템 클럭 신호 생성 방법이다. 본 발명에 따른 시스템 클럭 신호 생성 방법(500)은 분주비를 출력하는 단계 및 시스템 클럭 신호를 생성하는 단계(S550)를 구비한다. 분주비를 출력하는 단계는 수평 동기 신호(HSYNC)의 클럭 내에 포함되는 DOT 클럭 신호의 클럭수를 M(M은 자연수)으로 나눈 몫을 분주비로 출력한다. 시스템 클럭 신호를 생성하는 단계(S550)는 상기 분주비를 이용하여 상기 DOT 클럭 신호를 분주하여, 시스템 클럭 신호를 생성한다.
상기 분주비를 출력하는 단계는 수평 동기 신호(HSYNC)의 클럭 내에 포함되는 DOT 클럭 신호의 클럭수를 카운팅하는 단계(S510) 및 상기 DOT 클럭 신호의 클럭수를 M으로 나눈 몫을 분주비로 출력하는 단계(S530)를 구비할 수 있다.
본 발명에 따른 시스템 클럭 신호 생성 방법(500)에서 M = 2K(K는 자연수)일 수 있다. 상기 분주비로 출력하는 단계는 L(L은 자연수) 비트로 표현된 상기 DOT 클럭 신호의 클럭수에서, 하위 N(K는 L 보다 작은 자연수)비트를 제외하고, 나머지 L - K 비트 값을 상기 분주비로 출력할 수 있다.
본 발명에 따른 시스템 클럭 신호 생성 방법(500)은 앞서 설명된 본 발명에 따른 디스플레이용 구동 집적회로(200)와 기술적 사상이 동일하며, 본 발명에 따른 디스플레이용 구동 집적회로(200)의 동작에 대응된다. 그러므로 당업자라면 앞서의 설명으로부터 본 발명에 따른 시스템 클럭 신호 생성 방법(500)에 대해서 이해할 수 있을 것이므로, 그에 대한 자세한 설명은 생략된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 디스플레이용 구동 집적회로 및 시스템 클럭 신호 생성 방법은 DOT 클럭 신호의 클럭수를 소정의 자연수로 나눈 몫으로 DOT 클럭 신호를 분주하여 시스템 클럭 신호를 생성함으로써, DOT 클럭 신호의 주파수의 변화에 관계없이, 요구되는 주파수를 가지는 시스템 클럭 신호를 생성할 수 있는 장점이 있다.
Figure 112006015488837-PAT00001

Claims (19)

  1. 디스플레이 패널을 구동하는 디스플레이용 구동 집적회로에 있어서,
    수평 동기 신호(HSYNC)의 클럭 내에 포함되는 DOT 클럭 신호의 클럭수를 M(M은 자연수)으로 나눈 몫을 분주비로 출력하는 분주비 출력부; 및
    상기 분주비를 이용하여 상기 DOT 클럭 신호를 분주하여, 시스템 클럭 신호를 생성하는 시스템 클럭 발생부를 구비하는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  2. 제1항에 있어서, 상기 분주비 출력부는,
    수평 동기 신호(HSYNC)의 클럭 내에 포함되는 DOT 클럭 신호의 클럭수를 카운팅하는 카운터; 및
    상기 DOT 클럭 신호의 클럭수를 M으로 나눈 몫을 분주비로 출력하는 분주비 출력기를 구비하는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  3. 제2항에 있어서,
    M = 2K(K는 자연수)인 것을 특징으로 하는 디스플레이용 구동 집적회로.
  4. 제2항에 있어서, 상기 분주비 출력기는,
    L(L은 자연수) 비트로 표현된 상기 DOT 클럭 신호의 클럭수에서, 하위 K(K는 L 보다 작은 자연수)비트를 제외하고, 나머지 L - K 비트 값을 상기 분주비로 출력하는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  5. 제1항 내지 제4항 중 어느 하나의 항에 있어서,
    M = 16 이고, K = 4 인 것을 특징으로 하는 디스플레이용 구동 집적회로.
  6. 제2항에 있어서, 상기 분주비 출력기는,
    상기 DOT 클럭 신호의 클럭수를 M으로 나눈 몫이 홀수인 경우, 상기 몫에 1을 더하거나 뺀 값을 상기 분주비로 출력하고,
    상기 DOT 클럭 신호의 클럭수를 M으로 나눈 몫이 짝수인 경우, 상기 몫을 그대로 상기 분주비로 출력하는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  7. 제2항에 있어서, 상기 분주비 출력기는,
    상기 DOT 클럭 신호의 클럭수를 M으로 나눈 몫이 짝수인 경우, 상기 몫에 1을 더하거나 뺀 값을 상기 분주비로 출력하고,
    상기 DOT 클럭 신호의 클럭수를 M으로 나눈 몫이 홀수인 경우, 상기 몫을 그대로 상기 분주비로 출력하는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  8. 제1항에 있어서, 상기 시스템 클럭 발생부는,
    상기 분주비의 정수배를 이용하여 상기 DOT 클럭 신호를 분주하여, 여러 주파수를 가지는 시스템 클럭 신호들을 생성하는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  9. 제1항에 있어서, 상기 수평 동기 신호는,
    일정한 주파수를 가지는 것을 특징으로 하는 디스플레이용 구동 집적회로.
  10. 디스플레이 패널을 구동하는 디스플레이용 구동 집적회로의 시스템 클럭 신호 생성 방법에 있어서,
    수평 동기 신호(HSYNC)의 클럭 내에 포함되는 DOT 클럭 신호의 클럭수를 M(M은 자연수)으로 나눈 몫을 분주비로 출력하는 단계; 및
    상기 분주비를 이용하여 상기 DOT 클럭 신호를 분주하여, 시스템 클럭 신호를 생성하는 단계를 구비하는 것을 특징으로 하는 시스템 클럭 신호 생성방법.
  11. 제10항에 있어서, 상기 분주비로 출력하는 단계는,
    수평 동기 신호(HSYNC)의 클럭 내에 포함되는 DOT 클럭 신호의 클럭수를 카운팅하는 단계; 및
    상기 DOT 클럭 신호의 클럭수를 M으로 나눈 몫을 분주비로 출력하는 단계를 구비하는 것을 특징으로 하는 시스템 클럭 신호 생성방법.
  12. 제11항에 있어서,
    M = 2K(K는 자연수)인 것을 특징으로 하는 시스템 클럭 신호 생성방법.
  13. 제11항에 있어서, 상기 분주비로 출력하는 단계는,
    L(L은 자연수) 비트로 표현된 상기 DOT 클럭 신호의 클럭수에서, 하위 N(K는 L 보다 작은 자연수)비트를 제외하고, 나머지 L - K 비트 값을 상기 분주비로 출력하는 것을 특징으로 하는 시스템 클럭 신호 생성방법.
  14. 제10항 내지 제13항 중 어느 하나의 항에 있어서,
    M = 16 이고, K = 4 인 것을 특징으로 하는 시스템 클럭 신호 생성방법.
  15. 제11항에 있어서, 상기 분주비로 출력하는 단계는,
    상기 DOT 클럭 신호의 클럭수를 M으로 나눈 몫이 홀수인 경우, 상기 몫에 1을 더하거나 뺀 값을 상기 분주비로 출력하고,
    상기 DOT 클럭 신호의 클럭수를 M으로 나눈 몫이 짝수인 경우, 상기 몫을 그대로 상기 분주비로 출력하는 것을 특징으로 하는 시스템 클럭 신호 생성방법.
  16. 제11항에 있어서, 상기 분주비로 출력하는 단계는,
    상기 DOT 클럭 신호의 클럭수를 M으로 나눈 몫이 짝수인 경우, 상기 몫에 1 을 더하거나 뺀 값을 상기 분주비로 출력하고,
    상기 DOT 클럭 신호의 클럭수를 M으로 나눈 몫이 홀수인 경우, 상기 몫을 그대로 상기 분주비로 출력하는 것을 특징으로 하는 시스템 클럭 신호 생성방법.
  17. 제10항에 있어서, 상기 시스템 클럭 신호를 생성하는 단계는,
    상기 분주비의 정수배를 이용하여 상기 DOT 클럭 신호를 분주하여, 여러 주파수를 가지는 시스템 클럭 신호들을 생성하는 것을 특징으로 하는 시스템 클럭 신호 생성방법.
  18. 제10항에 있어서, 상기 수평 동기 신호는,
    일정한 주파수를 가지는 것을 특징으로 하는 시스템 클럭 신호 생성방법.
  19. 제10항에 있어서, 상기 디스플레이용 구동 집적회로로 입력되는 수직동기 신호는,
    일정한 주파수를 가지는 것을 특징으로 하는 시스템 클럭 신호 생성방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8355084B2 (en) 2008-10-16 2013-01-15 Samsung Electronics Co., Ltd. Methods of generating a pixel clock signal from a transmission clock signal and related data transmission methods for multimedia sources

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI397896B (zh) * 2009-01-14 2013-06-01 Novatek Microelectronics Corp 使用單一資料致能訊號來控制顯示器時序之方法及相關時序控制電路
KR102071573B1 (ko) 2013-06-13 2020-03-02 삼성전자주식회사 외부 클락 신호를 이용하여 오실레이터의 주파수를 조절할 수 있는 디스플레이 드라이버 ic, 이를 포함하는 장치, 및 이들의 동작 방법

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5718129A (en) * 1980-07-07 1982-01-29 Nec Corp Pulse swallow frequency divider
US4573176A (en) * 1983-11-18 1986-02-25 Rca Corporation Fractional frequency divider
JPS6277770A (ja) * 1985-10-01 1987-04-09 Seiko Instr & Electronics Ltd ビデオ信号のサンプリングクロツク発生回路
JPH0834589B2 (ja) * 1990-03-30 1996-03-29 三菱電機株式会社 サンプリングクロック発生回路
US5751261A (en) * 1990-12-31 1998-05-12 Kopin Corporation Control system for display panels
US5142247A (en) * 1991-08-06 1992-08-25 Compaq Computer Corporation Multiple frequency phase-locked loop clock generator with stable transitions between frequencies
JP2537013B2 (ja) * 1993-09-30 1996-09-25 インターナショナル・ビジネス・マシーンズ・コーポレイション 液晶表示装置用のドット・クロック生成装置
CA2109251A1 (en) * 1993-10-26 1995-04-27 Bryan Bruins Self-adjusting window circuit with timing control
JP3302202B2 (ja) * 1994-11-10 2002-07-15 キヤノン株式会社 表示制御装置
JP3149124B2 (ja) * 1995-03-06 2001-03-26 株式会社コンテック 色信号サンプリング方法
US5821910A (en) * 1995-05-26 1998-10-13 National Semiconductor Corporation Clock generation circuit for a display controller having a fine tuneable frame rate
EP0766403B1 (en) * 1995-09-28 2003-12-10 Sanyo Electric Co. Ltd Variable frequency divider
DE19544902A1 (de) * 1995-12-01 1997-06-05 Philips Patentverwaltung Schaltungsanordnung zum automatischen Erkennen der Zeilennorm eines Videosynchronsignals
US6310922B1 (en) * 1995-12-12 2001-10-30 Thomson Consumer Electronics, Inc. Method and apparatus for generating variable rate synchronization signals
JP3024534B2 (ja) * 1995-12-28 2000-03-21 日本電気株式会社 周波数変換回路
JP3823420B2 (ja) * 1996-02-22 2006-09-20 セイコーエプソン株式会社 ドットクロック信号を調整するための方法及び装置
US5767917A (en) * 1996-04-30 1998-06-16 U.S. Philips Corporation Method and apparatus for multi-standard digital television synchronization
JPH09297555A (ja) 1996-05-07 1997-11-18 Matsushita Electric Ind Co Ltd ドットクロック再生装置
JP3487119B2 (ja) 1996-05-07 2004-01-13 松下電器産業株式会社 ドットクロック再生装置
JPH09305158A (ja) * 1996-05-13 1997-11-28 Matsushita Electric Ind Co Ltd ドットクロック発生装置
AU709396B2 (en) * 1996-08-13 1999-08-26 Fujitsu General Limited PLL circuit for digital display apparatus
JP3892542B2 (ja) * 1996-09-11 2007-03-14 株式会社東芝 画像表示装置
US5796391A (en) * 1996-10-24 1998-08-18 Motorola, Inc. Scaleable refresh display controller
JPH10153989A (ja) 1996-11-22 1998-06-09 Nec Home Electron Ltd ドットクロック回路
JP3331894B2 (ja) * 1997-01-30 2002-10-07 ヤマハ株式会社 Ｐｌｌ回路
US6185691B1 (en) * 1997-12-29 2001-02-06 Intel Corporation Clock generation
JP2944607B2 (ja) * 1998-02-12 1999-09-06 日本電気アイシーマイコンシステム株式会社 ディジタルｐｌｌ回路とクロックの生成方法
JP3462744B2 (ja) 1998-03-09 2003-11-05 株式会社日立製作所 液晶表示制御装置、それを用いた液晶表示装置および情報処理装置
US6661846B1 (en) * 1998-10-14 2003-12-09 Sony Corporation Adaptive clocking mechanism for digital video decoder
JP2000152121A (ja) 1998-11-13 2000-05-30 Sony Corp クロック生成回路、画像表示装置及び方法
US6310618B1 (en) * 1998-11-13 2001-10-30 Smartasic, Inc. Clock generation for sampling analong video
JP2000224493A (ja) * 1999-02-01 2000-08-11 Sanyo Electric Co Ltd 固体撮像装置
JP2000338923A (ja) * 1999-05-31 2000-12-08 Hitachi Ltd 画像表示装置
JP2001245218A (ja) * 2000-02-29 2001-09-07 Fuji Film Microdevices Co Ltd タイミング信号発生装置
US6779125B1 (en) * 2000-06-09 2004-08-17 Cirrus Logic, Inc. Clock generator circuitry
US6738922B1 (en) * 2000-10-06 2004-05-18 Vitesse Semiconductor Corporation Clock recovery unit which uses a detected frequency difference signal to help establish phase lock between a transmitted data signal and a recovered clock signal
US6618462B1 (en) * 2001-02-20 2003-09-09 Globespanvirata, Inc. Digital frequency divider
US6677786B2 (en) * 2001-02-28 2004-01-13 Brecis Communications Corporation Multi-service processor clocking system
US6531903B1 (en) * 2001-08-14 2003-03-11 Lsi Logic Corporation Divider circuit, method of operation thereof and a phase-locked loop circuit incorporating the same
TW528973B (en) * 2001-09-26 2003-04-21 Ind Tech Res Inst Distribution decision supporting system and device
US6950958B2 (en) * 2001-10-15 2005-09-27 Intel Corporation Method and apparatus for dividing a high-frequency clock signal and further dividing the divided high-frequency clock signal in accordance with a data input
JP2003152530A (ja) * 2001-11-13 2003-05-23 Mitsubishi Electric Corp 分周回路
CA2425654C (en) * 2002-04-16 2006-04-11 Research In Motion Limited Frequency divider system
JP2004072714A (ja) * 2002-06-11 2004-03-04 Rohm Co Ltd クロック生成システム
JP4409152B2 (ja) * 2002-06-27 2010-02-03 株式会社ルネサステクノロジ 表示制御駆動装置および表示システム
US6667638B1 (en) * 2002-09-20 2003-12-23 National Semiconductor Corporation Apparatus and method for a frequency divider with an asynchronous slip
US7113009B2 (en) * 2004-03-24 2006-09-26 Silicon Laboratories Inc. Programmable frequency divider
CN100383841C (zh) * 2004-12-30 2008-04-23 鸿富锦精密工业（深圳）有限公司 基于低端锁相环调节虚拟像素时钟的装置及方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8355084B2 (en) 2008-10-16 2013-01-15 Samsung Electronics Co., Ltd. Methods of generating a pixel clock signal from a transmission clock signal and related data transmission methods for multimedia sources
US9444976B2 (en) 2008-10-16 2016-09-13 Samsung Electronics Co., Ltd. Methods of generating a pixel clock signal from a transmission clock signal and related data transmission methods for multimedia sources

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