KR20070049897A - 가변성 저항체들을 데이터 저장요소들로 채택하는 메모리셀들을 갖는 반도체 소자들, 이를 채택하는 시스템들 및 그구동방법들 - Google Patents

가변성 저항체들을 데이터 저장요소들로 채택하는 메모리셀들을 갖는 반도체 소자들, 이를 채택하는 시스템들 및 그구동방법들 Download PDF

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Abstract

저항체 셀들을 채택하는 반도체 소자를 독출 및 프로그램하는 구동방법들이 제공된다. 상기 구동 방법들은 복수개의 도전성 라인들중 선택된 하나에 제1 읽기 전압을 인가하여 상기 선택된 도전성 라인 및 상기 도전성 라인들을 가로지르는 복수개의 비트라인들 사이에 배치된 복수개의 교차점 저항체 셀들(cross point resistor cells)을 선택하는 것을 구비한다. 상기 도전성 라인들중 비선택된 도전성 라인들(non-selected conductive lines)의 모두에 제2 읽기 전압을 인가한다. 상기 비트라인들에 상기 제2 읽기 전압을 인가하여 상기 선택된 교차점 저항체 셀들에 각각 전기적으로 접속된 상기 비트라인들을 통하여 흐르는 비트라인 전류들을 동시에 감지한다. 상기 구동 방법에 적합한 반도체 소자 및 이를 채택하는 시스템 또한 제공된다.

Description

가변성 저항체들을 데이터 저장요소들로 채택하는 메모리 셀들을 갖는 반도체 소자들, 이를 채택하는 시스템들 및 그 구동방법들{Semiconductor devices including memory cells employing variable resistors as data storage elements, systems employing the same and methods of operating the same}
도 1은 종래의 자기램 소자의 읽기 동작(read operation)을 설명하기 위한 자기램 셀 어레이 영역의 일 부분의 등가회로도이다.
도 2는 종래의 자기램 소자의 프로그램 여유도(program margin)를 설명하기 위한 복수개의 자기램 셀들의 에스테로이드 커브들(asteroidal curves)을 보여주는그래프이다.
도 3은 종래의 자기램 소자의 프로그램 방법을 설명하기 위한 자기램 셀 어레이 영역의 일 부분의 개략적인 등가회로도이다.
도 4는 본 발명의 실시예들에 따른 자기램 소자의 읽기 방법들을 설명하기 위한 자기램 셀 어레이 영역의 일 부분 및 그에 접속된 감지 증폭기들을 보여주는 개략적인 등가회로도이다.
도 5는 본 발명의 실시예들에 따른 자기램 소자의 프로그램 여유도를 설명하기 위한 복수개의 자기램 셀들의 에스테로이드 커브들(asteroidal curves)의 그래프이다.
도 6은 본 발명의 실시예들에 따른 자기램 소자의 프로그램 방법들을 설명하기 위한 자기램 셀 어레이 영역의 일 부분의 개략적인 등가회로도이다.
도 7은 본 발명의 실시예들에 따른 자기램 소자의 등가회로도이다.
도 8은 본 발명의 다른 실시예들에 따른 자기램 소자의 등가회로도이다.
도 9는 본 발명의 실시예들에 따른 읽기 방법 및 프로그램 방법을 설명하기 위한 타이밍 다이아그램(timing diagram)이다.
도 10은 도 7(또는 도 8)의 자기램 소자의 셀 어레이 영역의 일 부분을 도시한 등가회로도이다.
도 11 및 도 12는 도 10의 등가회로도에 대응하는 평면도들이다.
도 13은 도 11 및 도 12의 절단선 Ⅰ-Ⅰ'에 따른 단면도이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자들을 채택하는 시스템의 개략적인 블록 다이아그램(schematic block diagram)이다.
본 발명은 반도체 소자들 및 그 구동방법들에 관한 것으로, 특히 가변성 저항체들을 데이터 저장요소들로 채택하는 메모리 셀들을 갖는 반도체 소자들, 이를 채택하는 시스템들 및 그 구동방법들에 관한 것이다.
반도체 메모리 소자들은 휘발성 메모리 소자들 또는 비휘발성 메모리 소자들 로 분류될 수 있다. 상기 휘발성 메모리 소자들은 디램 소자들 및 에스램 소자들을 포함하고, 상기 비휘발성 메모리 소자들은 플래쉬 메모리 소자들, 상변이 메모리 소자들(phase change memory devices), 저항 램 소자들(resistance RAM devices; RRAM devices) 및 자기 램 소자들(magnetic RAM devices; MRAM devices)을 포함한다. 특히, 상기 상변이 메모리 소자들, 저항 램 소자들 및 자기 램 소자들의 단위 셀은 가변성 저항체(variable resistor)를 데이터 저장 요소로서 채택한다.
상기 상변이 메모리 셀들, 저항 램 셀들 및 자기 램 셀들의 각각은 하나의 데이터 저장요소(a single data storage element) 및 이에 직렬 연결된 하나의 억세스 트랜지스터(a single access transistor)로 구성될 수 있다. 이 경우에, 상기 메모리 소자들의 집적도를 증가시키기 위해서는 상기 데이터 저장요소의 크기는 물론 상기 억세스 트랜지스터의 크기가 감소되어야 한다.
상기 데이터 저장요소 내에 원하는 데이터를 저장시키기 위해서는 상기 억세스 트랜지스터를 통하여 수 ㎃(milli-ampere)의 큰 프로그램 전류(large program current)가 공급되어야 한다. 따라서, 상기 억세스 트랜지스터를 축소(scale down)시키는 데 제약이 있을 수 있다. 결과적으로, 상기 메모리 셀들의 각각이 상기 억세스 트랜지스터를 채택하는 경우에, 상기 메모리 소자들의 집적도를 개선시키기가 어려울 수 있다.
한편, 상기 상변이 메모리 소자들, 저항 램 소자들 및 자기 램 소자들은 상기 억세스 트랜지스터들 없는 교차점 셀들(cross point cells)을 구비할 수 있다. 상기 교차점 셀들은 각각 복수개의 비트라인들 및 복수개의 워드라인들의 교차점들 에 배치된 데이터 저장요소들(a single data storage element)만으로 구성된다. 결과적으로, 상기 교차점 셀들을 갖는 메모리 소자들은 상기 억세스 트랜지스터들을 갖는 메모리 소자들에 비하여 높은 집적도를 보일 수 있다.
도 1은 교차점 자기 램 셀들(cross point MRAM cells)을 채택하는 종래의 자기램 소자의 읽기 동작을 설명하기 위하여 자기램 셀 어레이 영역의 일 부분을 도시한 등가회로도이다.
도 1을 참조하면, 제1 내지 제3 비트라인들(BL1, BL2, BL3)이 제공되고, 상기 제1 내지 제3 비트라인들(BL1, BL2, BL3)을 가로지르도록 제1 내지 제3 워드라인들(WL1, WL2, WL3)이 제공된다. 상기 비트라인들(BL1, BL2, BL3) 및 상기 워드라인들(WL1, WL2, WL3)의 교차점들에 각각 자기 저항체들(magnetic resistors; RM)이 제공된다. 상기 자기 저항체들(RM)의 각각의 일 단(one end)은 상기 비트라인들(BL1, BL2, BL3)중 어느 하나에 전기적으로 접속되고, 상기 자기 저항체들(RM)의 각각의 타 단은 상기 워드라인들(WL1, WL2, WL3)중 어느 하나에 전기적으로 접속된다.
도 1에 있어서, 상기 제2 비트라인(BL2) 및 상기 제2 워드라인(WL2)에 전기적으로 접속된 셀(Cs) 내에 저장된 데이터를 선택적으로 읽어내기 위해서는, 상기 제2 비트라인(BL2)에 소정의 읽기 전압이 인가될 수 있고 상기 제2 워드라인(WL2)이 접지될 수 있다. 그 결과, 상기 제2 비트라인(BL1), 상기 선택된 셀(Cs) 및 상기 제2 워드라인(WL2)을 통하여 셀 전류(Ic)가 흐르고, 상기 셀 전류(Ic)는 상기 제2 비트라인(BL2)에 접속된 감지 증폭기(도시하지 않음)에 의해 기준 전류와 비교된다. 상기 감지 증폭기는 상기 선택된 셀(Cs) 내의 데이터가 논리 "0" 또는 논리 "1" 인지를 판별한다.
그러나, 도 1에 보여진 종래의 기술에 따르면, 상기 선택된 셀(Cs) 내의 데이터를 읽기 위한 읽기 동작 동안 상기 제1 및 제3 워드라인들(WL1, WL3)과 아울러서 상기 제1 및 제3 비트라인들(BL1, BL3)은 모두 플로팅될 수 있다. 이에 따라, 상기 읽기 동작 동안 비선택된 셀들을 통하여 기생 전류(Ip)가 흐를 수 있다. 상기 기생 전류(Ip)는 상기 선택된 셀(Cs)에 접속된 상기 제2 비트라인(BL2)을 통하여 흐르는 비트라인 전류(IB)를 변화시킬 수 있다. 그 결과, 상기 선택된 셀(Cs) 내의 데이터를 읽기 위한 읽기 동작 동안 읽기 에러(read error)가 발생될 수 있다.
한편, 자기램 소자의 셀 어레이 영역 내에 배열된 모든 자기램 셀들은 제조 공정들(manufacturing processes)들의 불균일성들(non-uniformities)에 기인하여 불균일한 히스테리시스 루프 특성들을 보일 수 있다. 이에 따라, 상기 자기램 셀들의 스위칭 특성들 역시 불균일하여 도 2에 보여진 바와 같이 일정 범위 내에 분포된 에스테로이드 커브들(asteroidal curves)을 보일 수 있다.
도 2는 종래의 자기램 소자의 프로그램 여유도(program margin)를 설명하기 위하여 복수개의 자기램 셀들의 에스테로이드 커브들(asteroidal curves)을 도시한 그래프이다. 도 2에 있어서, 가로축은 상기 자기램 셀들에 대한 자화 곤란 자계, 즉 하드 자계(hard magnetic field; Hh)를 나타내고, 세로축은 상기 자기램 셀들에 대한 자화 용이 자계, 즉 이지 자계(easy magnetic field; He)를 나타낸다.
도 2를 참조하면, 자기램 소자의 셀 어레이 영역 내의 모든 자기램 셀들은 일반적으로 서로 다른 제1 및 제2 에스테로이드 커브들(AC1, AC2) 사이의 에스테로이드 커브들을 갖는 것으로 가정할 수 있다. 상기 제1 에스테로이드 커브(AC1)는 제1 최소 하드 자계(Hh') 및 제1 최소 이지 자계(He')를 갖는 제1 자기램 셀의 스위칭 커브에 해당하고, 상기 제2 에스테로이드 커브(AC2)는 제2 최소 하드 자계(Hh") 및 제2 최소 이지 자계(He")를 갖는 제2 자기램 셀의 스위칭 커브에 해당한다. 여기서, 상기 제1 최소 하드 자계(Hh')는 어떠한 이지 자계의 도움 없이 상기 제1 자기램 셀을 스위칭시키는 데 요구되는 최소 하드 자계를 의미하고, 상기 제1 최소 이지 자계(He')는 어떠한 하드 자계의 도움 없이 상기 제1 자기램 셀을 스위칭시키는 데 요구되는 최소 이지 자계를 의미한다. 이와 마찬가지로, 상기 제2 최소 하드 자계(Hh")는 어떠한 이지 자계의 도움 없이 상기 제2 자기램 셀을 스위칭시키는 데 요구되는 최소 하드 자계를 의미하고, 상기 제2 최소 이지 자계(He")는 어떠한 하드 자계의 도움 없이 상기 제2 자기램 셀을 스위칭시키는 데 요구되는 최소 이지 자계를 의미한다.
상기 제2 최소 하드 자계(Hh") 및 상기 제2 최소 이지 자계(He")는 각각 도 2에 보여진 바와 같이 상기 제1 최소 하드 자계(Hh') 및 상기 제1 최소 이지 자계(He')보다 클 수 있다. 이 경우에, 상기 제1 및 제2 자기램 셀들이 하나의 비트라인 또는 하나의 워드라인을 공유한다면, 상기 제2 자기램 셀을 선택적으로 프로그램시키기 위해서는 상기 제2 에스테로이드 커브(AC2) 상의 한 동작점(an operating point)의 하드 자계(Hh) 및 이지 자계(He) 보다 각각 큰 프로그램 하드 자계 및 프로그램 이지 자계가 요구된다. 이에 더하여, 상기 프로그램 하드 자계는 상기 제1 최소 하드 자계(Hh') 보다 작아야 하고 상기 프로그램 이지 자계는 상기 제1 최소 이지 자계(He') 보다 작아야 한다. 이는 상기 제2 자기램 셀을 선택적으로 프로그램시키는 동안 상기 제1 자기램 셀이 프로그램되는 것을 방지하기 위함이다. 따라서, 종래의 자기램 소자를 프로그램시키기 위해서는 도 2의 빗금친 영역에 해당하는 쓰기 영역(writing area; WA) 내의 동작점들중 어느 하나의 이지 자계 및 하드 자계가 요구될 수 있다. 결과적으로, 셀 어레이 영역 내의 자기램 셀들의 에스테로이드 커브들의 균일도가 불량할수록, 자기램 소자의 프로그램 여유도(program margin)는 점점 감소될 수 있다.
도 3은 도 2를 참조하여 설명된 불균일한 스위칭 특성들을 보이는 복수개의 교차점 자기 램 셀들(cross point MRAM cells)을 채택하는 종래의 자기램 소자의 프로그램 방법을 설명하기 위하여 자기램 셀 어레이 영역의 일 부분을 도시한 개략적인 등가회로도이다.
도 3을 참조하면, 제1 내지 제3 비트라인들(BL1, BL2, BL3) 및 상기 제1 내지 제3 비트라인들(BL1, BL2, BL3)을 가로지르는 제1 내지 제3 워드라인들(WL1, WL2, WL3)이 제공된다. 상기 비트라인들(BL1, BL2, BL3) 및 상기 워드라인들(WL1, WL2, WL3)의 교차점들에 각각 복수개의 자기램 셀들, 즉 복수개의 자기 저항체들(RM)이 제공된다. 상기 자기 저항체들(RM)의 각각의 일 단은 상기 비트라인들(BL1, BL2, BL3)중 어느 하나에 전기적으로 접속되고, 상기 자기 저항체들(RM)의 각각의 타 단은 상기 워드라인들(WL1, WL2, WL3)중 어느 하나에 전기적으로 접속된다.
상기 자기 저항체들(RM)의 각각은 평면적으로 보여질 때 폭(W) 및 상기 폭(W)보다 큰 길이(L)를 가질 수 있다. 이 경우에, 상기 자기 저항체들(RM)은 상기 비트라인들 또는 상기 워드라인들에 평행하도록 배열될 수 있다. 예를 들면, 상기 자기 저항체들(RM)은 도 2에 도시된 바와 같이 상기 워드라인들(WL1, WL2, WL3)에 평행하도록 배열될 수 있다.
도 3에서, 상기 제2 비트라인(BL2) 및 상기 제2 워드라인(WL2)에 접속된 셀(Cs)를 선택적으로 프로그램시키기 위해서는, 상기 제2 비트라인(BL2) 및 상기 제2 워드라인(WL2) 내로 각각 비트라인 쓰기 전류(bit line writing current; IBL) 및 워드라인 쓰기 전류(word line writing current; IWL)가 가해져야(force) 한다. 상기 워드라인 쓰기 전류(IWL)는 상기 제2 워드라인(WL2)에 접속된 모든 자기 저항체들(RM)의 하드 자계(H1)를 제공하고, 상기 비트라인 쓰기 전류(IBL)는 상기 제2 비트라인(BL2)에 접속된 모든 자기 저항체들(RM)의 이지 자계(H2)를 제공한다. 여기서, 상기 하드 자계(H1) 및 이지 자계(H2)는 도 2의 쓰기 영역(WA) 내의 동작점(operating point)에 상응하는 자계들이어야 한다. 이에 따라, 상기 선택된 셀(Cs)의 자기 저항체(RM) 만이 상기 하드 자계(H1) 및 이지 자계(H2)에 의해 스위칭될 수 있다.
상술한 바와 같이 교차점 자기램 셀들을 갖는 종래의 자기램 소자의 구동 방법들에 따르면, 기생전류 경로에 기인하여 읽기 에러가 발생될 수 있고 모든 자기램 셀들의 불균일한 스위칭 특성들에 기인하여 프로그램 여유도를 개선시키기가 어려울 수 있다.
상기 교차점 자기램 셀들을 채택하는 자기램 소자가 미국특허 제6,633,497 B2호에 "단락 내성을 갖는 메모리 셀들의 저항성 교차점 어레이(Resistive Cross Point Array of Short-Tolerant Memory Cells)"라는 제목으로 니켈(Nickel)에 의해 개시된 바 있다. 니켈에 따르면, 터널링 장벽층(tunneling barrier layer)을 갖는 스핀 의존성 터널링 접합(spin dependant tunneling junction; SDT junction)이 교차점 자기램 셀의 역할을 하도록 제공되고, 상기 스핀 의존성 터널링 접합 상에 저항성 하드 마스크 물질이 제공된다. 이에 따라, 상기 터널링 장벽층의 결함에 기인하여 상기 스핀 의존성 터널링 접합이 전기적으로 단락될지라도, 상기 저항성 하드마스크 물질은 상기 결함성(defective) 스핀 의존성 터널링 접합의 오동작은 물론 상기 결함성 SDT 접합에 접속된 하나의 비트라인(또는 하나의 워드라인)을 공유하는 다른 스핀 의존성 터널링 접합들의 오동작을 방지할 수 있다.
그럼에도 불구하고, 니켈에 따른 자기램 소자는 여전히 기생전류 경로에 기인하는 읽기 에러 및 모든 자기램 셀들의 불균일한 스위칭 특성들에 기인하는 프로그램 여유도의 감소를 초래할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 기생전류 경로에 기인하는 읽기 에 러를 해결할 수 있는 가변성 저항체 셀들(variable resistor cells)의 읽기 방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 불균일한 스위칭 특성들에 기인하는 프로그램 여유도의 감소를 해결할 수 있는 교차점 자기램 셀들의 쓰기 방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 기생전류 경로에 기인하는 읽기 에러의 해결에 적합한 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 기생전류 경로에 기인하는 읽기 에러 및 자기램 셀들의 불균일한 스위칭 특성들에 기인하는 프로그램 여유도의 감소를 해결하기에 적합한 자기램 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 가변성 저항체 셀들을 갖는 반도체 소자를 채택하는 시스템을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 복수개의 도전성 라인들 및 상기 도전성 라인들을 가로지르는 복수개의 비트라인들을 구비하는 반도체 소자를 독출 및 프로그램하는 구동 방법이 제공된다. 상기 독출 방법은 상기 도전성 라인들중 선택된 하나에 제1 읽기 전압을 인가하여 상기 선택된 도전성 라인 및 상기 비트라인들 사이에 배치된 복수개의 교차점 저항체 셀들(cross point resistor cells)을 선택하는 것을 포함한다. 상기 도전성 라인들중 비선택된 도전성 라인들(non-selected conductive lines)의 모두에 제2 읽기 전압을 인가한다. 상기 비트라인들에 상기 제2 읽기 전압을 인가하여 상기 선택된 교차점 저항체 셀들에 각각 전기적으로 접속된 상기 비트라인들을 통하여 흐르는 비트라인 전류들을 동시에 감지한다.
본 발명의 다른 양태에 따르면, 복수개의 도전성 라인들 및 상기 도전성 라인들을 가로지르는 복수개의 비트라인들을 구비하는 자기램 소자의 프로그램 방법이 제공된다. 상기 프로그램 방법은 상기 도전성 라인들중 선택된 하나 내로 제1 프로그램 전류를 가하여(forcing) 상기 선택된 도전성 라인 및 상기 비트라인들 사이에 배치된 복수개의 교차점 자기램 셀들(cross point MRAM cells)을 선택하는 것을 포함한다. 상기 비트라인들 내로 각각 제2 프로그램 전류들을 가하여 상기 선택된 교차점 자기램 셀들 내에 각각 원하는 데이터들을 동시에 저장한다.
본 발명의 또 다른 양태에 따르면, 복수개의 셀 블록들을 구비하는 반도체 소자를 독출 및 프로그램하는 구동 방법을 제공한다. 상기 독출 방법은 상기 복수개의 셀 블록들에 각각 접속된 복수개의 셀 블록 선택라인들중 선택된 하나에 셀 블록 선택신호를 인가하여 상기 셀 블록들중 하나를 선택하는 것을 포함한다. 상기 셀 블록들의 각각은 복수개의 비트라인들, 상기 비트라인들을 가로지르는 복수개의 셀 전극라인들, 상기 셀 전극라인들 및 상기 비트라인들 사이에 개재된 복수개의 교차점 저항체 셀들, 상기 셀 전극라인들에 각각 인접한 복수개의 디지트 라인들, 및 상기 디지트 라인들에 각각 접속된 제1 단자들(first terminals) 및 상기 셀 전극라인들에 각각 접속된 제2 단자들을 갖는 복수개의 셀 블록 스위칭 소자들을 구비한다. 상기 디지트 라인들은 연장하여 상기 복수개의 셀 블록들을 가로지르고, 상기 셀 블록 선택라인은 상기 셀 블록 스위칭 소자들의 입력 단자들에 전기적으로 접속된다. 상기 선택된 셀 블록 내의 상기 셀 블록 스위칭 소자들은 상기 셀 블록 선택신호에 의해 턴온되어 상기 셀 전극라인들을 각각 그에 인접한 상기 디지트 라인들에 전기적으로 연결시킨다. 상기 디지트 라인들중 선택된 하나에 제1 읽기 전압을 인가한다. 상기 디지트 라인들중 비선택된 디지트 라인들에 제2 읽기 전압을 인가한다. 상기 선택된 셀 블록 내의 상기 비트라인들에 선택적으로 상기 제2 읽기 전압을 인가하여 상기 선택된 비트라인들을 통하여 각각 흐르는 비트라인 전류들을 동시에 감지한다.
본 발명의 또 다른 양태에 따르면, 복수개의 셀 블록들을 구비하는 자기램 소자의 프로그램 방법이 제공된다. 상기 프로그램 방법은 상기 복수개의 셀 블록들에 각각 접속된 복수개의 셀 블록 선택라인들중 선택된 하나에 셀 블록 선택신호를 인가하여 상기 셀 블록들중 하나를 선택하는 것을 포함한다. 상기 셀 블록들의 각각은 복수개의 비트라인들, 상기 비트라인들을 가로지르는 복수개의 셀 전극라인들, 상기 셀 전극라인들 및 상기 비트라인들 사이에 개재된 복수개의 교차점 자기램 셀들(cross point MRAM cells), 상기 셀 전극라인들에 각각 인접한 복수개의 디지트 라인들, 상기 디지트 라인들에 각각 접속된 제1 단자들 및 상기 셀 전극라인들에 각각 접속된 제2 단자들을 갖는 복수개의 셀 블록 스위칭 소자들, 및 상기 디지트 라인들에 각각 인접한 복수개의 워드라인들을 구비한다. 상기 디지트 라인들 및 상기 워드라인들은 연장하여 상기 복수개의 셀 블록들을 가로지른다. 상기 선택된 셀 블록 내의 상기 복수개의 디지트 라인들중 선택된 하나 내로 제1 프로그램 전류를 선택적으로 가하여(forcing) 상기 선택된 디지트 라인에 접속되고 상기 선 택된 셀 블록 내에 위치하는 상기 교차점 자기램 셀들을 선택한다. 상기 제1 프로그램 전류는 상기 선택된 셀 블록 내의 상기 디지트 라인들의 제1 단부들에 접속된 전류원(current source)으로부터 상기 선택된 셀 블록 내의 상기 디지트 라인들의 제2 단부들에 접속된 전류 싱크(current sink)를 향하여 흐른다. 상기 선택된 셀 블록 내의 상기 비트라인들 내로 각각 제2 프로그램 전류들을 가하여 상기 선택된 교차점 자기램 셀들 내에 각각 원하는 데이터들을 동시에 저장한다.
본 발명의 또 다른 양태에 따르면, 복수개의 셀 블록들을 구비하는 반도체 소자를 제공한다. 상기 셀 블록들의 각각은 복수개의 비트라인들 및 상기 비트라인들을 가로지르는 복수개의 셀 전극라인들을 포함한다. 상기 비트라인들 및 상기 셀 전극라인들 사이의 교차점들에 복수개의 저항체 셀들이 제공된다. 상기 저항체 셀들의 각각은 상기 비트라인들중 어느 하나에 접속된 제1 단자 및 상기 셀 전극라인들중 어느 하나에 접속된 제2 단자를 갖는다. 상기 셀 전극라인들에 각각 대응하는 복수개의 디지트 라인들이 제공된다. 상기 디지트 라인들에 각각 전기적으로 접속된 복수개의 제1 단자들 및 상기 셀 전극라인들에 각각 전기적으로 접속된 복수개의 제2 단자들을 갖는 복수개의 셀 블록 스위칭 소자들이 제공된다. 상기 셀 블록 스위칭 소자들의 입력단자들에 전기적으로 접속된 셀 블록 선택라인이 제공된다. 상기 복수개의 셀 블록들은 상기 디지트 라인들을 공유한다.
본 발명의 몇몇 실시예들에서, 상기 반도체 소자는 상기 복수개의 디지트 라인들에 각각 대응하는 복수개의 워드라인들, 상기 셀 블록들에 각각 대응하는 복수개의 전류 공급 라인들 및 상기 셀 블록들에 각각 대응하는 복수개의 전류 싱크 라 인들로 구성되는 전류 라인들, 상기 전류 공급라인들 및 상기 셀 블록 선택라인들에 접속된 제1 칼럼 제어기, 상기 전류 싱크 라인들에 접속되어 상기 선택된 셀 블록에 접속된 상기 전류 싱크 라인을 선택하는 제2 칼럼 제어기, 상기 디지트 라인들 및 상기 전류 라인들의 교차점들에 각각 제공된 복수개의 칼럼 스위칭 소자들, 상기 각 셀 블록의 상기 비트라인들의 제1 단부들 및 제2 단부들에 각각 접속된 제1 및 제2 비트라인 드라이버들을 더 포함할 수 있다.
본 발명의 또 다른 양태에 따르면, 복수개의 셀 블록 영역들을 갖는 반도체 메모리 소자의 셀 어레이 영역을 제공한다. 상기 셀 블록 영역들의 각각은 반도체 기판의 소정영역에 형성되어 제1 내지 제2 활성영역들을 한정하는 소자분리막을 포함한다. 상기 제1 및 제2 활성영역들의 상부를 가로지르도록 셀 블록 선택라인이 제공되고, 상기 셀 블록 선택라인을 갖는 기판은 하부 층간절연막으로 덮여진다. 상기 하부 층간절연막 상에 제1 및 제2 디지트 라인들이 배치되고, 상기 제1 및 제2 디지트 라인들은 상기 셀 블록 선택라인의 일 측에 인접한 상기 제1 및 제2 활성영역들에 각각 전기적으로 접속된다. 상기 디지트 라인들 및 상기 하부 층간절연막은 중간 층간절연막으로 덮여진다. 상기 중간 층간절연막 상에 제1 및 제2 전극라인들이 배치된다. 상기 제1 및 제2 전극라인들은 상기 셀 블록 선택라인의 타 측에 인접한 상기 제1 및 제2 활성영역들에 각각 전기적으로 접속된다. 상기 전극 라인들 및 상기 중간 층간절연막은 상부 층간절연막으로 덮여진다. 상기 상부 층간절연막 상에 복수개의 비트라인들이 배치되고, 상기 비트라인들은 상기 전극 라인들의 상부를 가로지른다. 상기 비트라인들 및 상기 전극라인들 사이의 교차점들에 각각 복수개의 저항체 셀들이 배치된다. 상기 저항체 셀들의 각각은 상기 비트라인들중 어느 하나와 상기 전극라인들중 어느 하나에 전기적으로 접속된다.
본 발명의 또 다른 양태에 따르면, 프로세서, 상기 프로세서와 데이터 통신을 수행하는 입/출력 장치(input/output device) 및 상기 프로세서와 데이터 통신을 수행하는 메모리 소자를 갖는 시스템이 제공된다. 상기 메모리 소자는 복수개의 셀 블록들을 포함한다. 상기 복수개의 셀 블록들의 각각은 복수개의 비트라인들 및 상기 비트라인들을 가로지르는 복수개의 셀 전극라인들을 구비한다. 상기 비트라인들 및 상기 셀 전극라인들 사이의 교차점들에 각각 복수개의 저항체 셀들이 제공된다. 상기 저항체 셀들의 각각은 상기 비트라인들중 어느 하나에 접속된 제1 단자 및 상기 셀 전극라인들중 어느 하나에 접속된 제2 단자를 갖는다. 상기 셀 전극라인들에 각각 대응하는 복수개의 디지트 라인들이 제공된다. 상기 디지트 라인들 및 상기 셀 전극라인들에 복수개의 셀 블록 스위칭 소자들이 접속된다. 상기 셀 블록 스위칭 소자들의 각각은 상기 디지트 라인들중 어느 하나에 전기적으로 접속된 제1 단자 및 상기 셀 전극라인들중 어느 하나에 전기적으로 접속된 제2 단자를 갖는다. 상기 셀 블록 스위칭 소자들의 입력단자들은 셀 블록 선택라인에 전기적으로 접속된다. 상기 복수개의 셀 블록들은 상기 디지트 라인들을 공유한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 4는 본 발명의 실시예들에 따른 자기램 소자의 읽기 방법들을 설명하기 위한 자기램 셀 어레이 영역의 일 부분 및 그에 접속된 감지 증폭기들의 개략적인 등가회로도이다.
도 4를 참조하면, n개의 인접한 비트라인들(BL1, BL2, ... , BLn)이 제공되고, 상기 비트라인들(BL1, BL2, ... , BLn)을 가로질러 m개의 도전성 라인들, 즉 m개의 하부전극 라인들(BE1, BE2, ... , BEm)이 제공된다. 상기 비트라인들(BL1, BL2, ... , BLn) 및 상기 하부전극 라인들(BE1, BE2, ... , BEm) 사이의 교차점들(cross points)에 각각 복수개의 가변성 저항체 셀들, 예컨대 복수개의 자기램 셀들(RM)이 제공된다. 상기 자기램 셀들(RM)의 각각은 차례로 적층된 고정층(pinned layer), 터널링 절연층(tunneling insulation layer) 및 자유층(free layer)을 포함하는 자기 저항체들(magnetic resistors)일 수 있다. 상기 각 자기램 셀(RM)의 제1 및 제2 단자들은 각각 상기 비트라인들(BL1, BL2, ... , BLn)중 어느 하나 및 상기 하부전극 라인들(BE1, BE2, ... , BEm)중 어느 하나에 전기적으로 접속된다.
상기 자기램 셀들(RM)의 각각은 폭(W) 및 상기 폭(W)보다 큰 길이(L)를 가질 수 있다. 이 경우에, 상기 자기램 셀들(RM)은 도 4에 도시된 바와 같이 상기 하부전극 라인들(BE1, BE2, ... , BEm)에 평행하도록 배열될 수 있다. 이와는 달리, 상기 자기램 셀들(RM)은 상기 비트라인들(BL1, BL2, ... , BLm)에 평행하도록 배열될 수 있다. 상기 비트라인들(BL1, BL2, ... , BLn)은 각각 복수개의 감지 증폭기들(SA1, SA2, ... , SAn)의 제1 입력 단자들에 접속되고, 상기 감지 증폭기들(SA1, SA2, ... , SAn)의 제2 입력 단자들은 각각 복수개의 기준 셀들(Cr)에 접속된다.
본 발명의 실시예들에 따르면, 상기 복수개의 하부전극 라인들(BE1, BE2, ... , BEm)중 선택된 어느 하나에 접속된 자기램 셀들 내에 저장된 데이터들이 동시에(simultaneously) 읽혀질 수 있다. 구체적으로, 상기 하부전극 라인들(BE1, BE2, ... , BEn)중 제2 하부전극 라인(BE2)에 접속된 제1 내지 n번째 자기램 셀들(C21, C22, ... , C2n) 내의 데이터들을 동시에 읽기 위해서는, 상기 제2 하부전극 라인(BE2)에 제1 읽기 전압을 선택적으로 인가하고 상기 하부전극 라인들중 비선택된 하부전극 라인들(BE1, BE3, ... , BEm) 및 상기 비트라인들(BL1, BL2, ... , BLn)에 제2 읽기 전압을 인가한다. 상기 제1 읽기 전압은 상기 제2 읽기 전압보다 높거나 낮을 수 있다. 예를 들면, 상기 제1 읽기 전압은 접지 전압일 수 있고, 상기 제2 읽기 전압은 상기 제1 읽기 전압보다 높은 양의 바이어스 전압(positive bias voltage; +Vb)일 수 있다. 상기 비트라인들(BL1, BL2, ... , BLn)에 인가되는 상기 제2 읽기 전압은 상기 감지 증폭기들(SA1, SA2, ... , SAn)에 의해 제공될 수 있다.
상술한 읽기 바이어스 조건(read bias condition) 하에서, 상기 제1 하부전극 라인(BE1)에 접속된 제1 그룹의 자기램 셀들(C1)의 각각의 양 단자들(both terminals)에 상기 제2 읽기 전압이 인가된다. 이에 따라, 상기 제1 그룹의 자기램 셀들(C1)을 통하여 어떠한 기생 전류(parasitic current)도 흐르지 않는다. 이와 마찬가지로, 상기 제3 내지 상기 m번째 하부전극 라인들(BE3, ... , BEm)에 각각 접속된 제3 내지 m번째 그룹의 자기램 셀들(C3, ... , Cm)을 통하여 어떠한 기생 전류도 흐르지 않는다. 결과적으로, 상기 제1 읽기 전압이 인가된 상기 선택된 하부전극 라인(즉, 상기 제2 하부전극 라인(BE2))에 접속된 제2 그룹의 자기램 셀들(C2)만을 통하여 제1 내지 n번째 비트라인 전류들(IB1, IB2, ... , IBn)이 흐를 수 있다. 상기 제1 내지 n번째 비트라인 전류들(IB1, IB2, ... , IBn)은 각각 상기 제1 내지 n번째 비트라인(BL1, BL2, ... , BLn)을 통하여 흐른다.
상술한 바와 같이, 제1 및 제2 읽기 전압들이 각각 접지 전압 및 양의 바이어스 전압(+Vb)인 경우에, 상기 제1 내지 n번째 비트라인 전류들(IB1, IB2, ... , IBn)은 상기 접지 전압이 인가된 상기 제2 하부전극 라인(BE2)을 통하여 상기 비트라인들(BL1, BL2, ... , BLn)로부터 접지 단자를 향하여 흐른다. 이 경우에, 상기 제1 내지 n번째 감지 증폭기들(SA1, SA2, ... , SAn)은 각각 상기 제1 내지 n번째 비트라인 전류들(IB1, IB2, ... , IBn)을 그에 대응하는(the corresponding) 기준 셀들(Cr)로부터 제공되는 기준 전류들과 비교하여 상기 선택된 하부전극 라인(BE2)에 접속된 상기 제1 내지 n번째 자기램 셀들(C21, C22, ... , C2n) 내의 데이터들의 각각이 논리 "0" 또는 논리 "1"인지를 동시에 판별한다. 상기 제1 내지 n번째 감지 증폭기들(SA1, SA2, ... , SAn)의 출력신호들은 각각 제1 내지 n번째 입/출력단들(I/O1, I/O2, ... , I/On)로 전송된다.
상술한 바와 같이 본 실시예들에 따르면, 비선택된 자기램 셀들을 통하여 어떠한 기생전류들이 흐르는 것을 방지할 수 있다. 다시 말해서, 본 실시예들에 따르면, 읽기 동작 동안 상기 교차점 자기램 셀 어레이 영역(cross point MRAM cell array region) 내에 어떠한 기생 전류 경로(parasitic current path)도 제공되지 않는다. 따라서, 상기 읽기 동작 동안 상기 기생전류에 기인하는 읽기 에러(read error)가 발생하는 것을 방지할 수 있다.
비록 본 실시예들에 따른 읽기 방법들이 자기램 소자를 예로 하여 설명될지라도, 본 발명에 따른 읽기 방법들은 본 발명의 사상 및 범위 내에서 가변성 저항체 셀들을 채택하는 모든 반도체 메모리 소자들의 읽기 방법들에 적용될 수 있다. 예를 들면, 본 실시예들은 상변이 메모리 소자(phase change memory device) 또는 저항램 소자(resistance random access memory device; RRAM device)의 읽기 방법들에도 적용될 수 있다. 즉, 도 1의 상기 자기램 셀들(RM)은 상변이 메모리 셀들 또는 저항램 셀들로 대체될 수 있다.
도 5는 본 발명의 실시예들에 따른 프로그램 방법들의 장점들(advantages)을 설명하기 위하여 복수개의 자기램 셀들의 에스테로이드 커브들(asteroidal curves) 및 프로그램 동작점(program operating point)을 보여주는 그래프이고, 도 6은 본 발명의 실시예들에 따른 프로그램 방법들을 설명하기 위하여 도 5의 불균일한 에스테로이드 커브들을 보이는 교차점 자기램 셀들을 갖는 하나의 자기램 셀 블록의 개략적인 등가회로도이다. 도 5에서, 가로축은 상기 자기램 셀들에 대한 자화 곤란 자계, 즉 하드 자계(hard magnetic field; Hh)를 나타내고, 세로축은 상기 자기램 셀들에 대한 자화 용이 자계, 즉 이지 자계(easy magnetic field; He)를 나타낸다.
도 5를 먼저 참조하면, 자기램 소자의 셀 어레이 영역 내의 모든 자기램 셀들은 도 2를 참조하여 설명된 바와 같이 일반적으로 서로 다른 제1 및 제2 에스테로이드 커브들(AC1, AC2) 사이의 영역(IA) 내에 분포하는 에스테로이드 커브들을 갖는 것으로 가정할 수 있다. 즉, 상기 제1 에스테로이드 커브(AC1)는 제1 최소 하드 자계(Hh') 및 제1 최소 이지 자계(He')를 갖는 제1 자기램 셀의 스위칭 커브에 해당하고, 상기 제2 에스테로이드 커브(AC2)는 제2 최소 하드 자계(Hh") 및 제2 최소 이지 자계(He")를 갖는 제2 자기램 셀의 스위칭 커브에 해당한다. 여기서, 상기 제1 최소 하드 자계(Hh'), 상기 제1 최소 이지 자계(He'), 상기 제2 최소 하드 자계(Hh") 및 상기 제2 최소 이지 자계(He")는 도 2를 참조하여 설명된 것들과 동일한 의미들을 갖는다. 따라서, 이들에 대한 자세한 설명은 생략하기로 한다.
도 6을 참조하면, 상기 셀 블록(BLK)은 n개의 비트라인들(BL1, BL2, ... , BLn) 및 상기 비트라인들(BL1, BL2, ... , BLn)을 가로지르는 m개의 도전성 라인들, 즉 m개의 하부전극 라인들(BE1, BE2, ... , BEm)을 포함한다. 상기 하부전극 라인들(BE1, BE2, ... , BEm)은 x축에 평행할 수 있고, 상기 비트라인들(BL1, BL2, ... , BLn)은 y축에 평행할 수 있다. 상기 비트라인들(BL1, BL2, ... , BLn) 및 상기 하부전극 라인들(BE1, BE2, .. , BEm)의 교차점들에 각각 복수개의 가변성 저항체 셀들, 즉 복수개의 자기램 셀들(RM)이 제공된다. 상기 자기램 셀들(RM)의 각각은 상기 비트라인들(BL1, BL2, ... , BLn)중 어느 하나에 전기적으로 접속된 제1 단자 및 상기 하부전극 라인들(BE1, BE2, ... , BEm)중 어느 하나에 전기적으로 접속된 제2 단자를 갖는다. 상기 자기램 셀들(RM)의 각각은 평면적으로 보여질 때 폭(W) 및 상기 폭(W)보다 큰 길이(L)를 가질 수 있다. 이 경우에, 상기 자기램 셀들(RM)은 도 5에 도시된 바와 같이 상기 하부전극들(BE1, BE2, ... , BEm)에 평행하도록 배열될 수 있다.
상기 제1 내지 m번째 하부전극 라인들(BE1, BE2, ... , BEm)에 각각 대응하는 제1 내지 m번째 디지트 라인들(DL1, DL2, ... , DLm)이 제공될 수 있다. 상기 디지트 라인들(DL1, DL2, ... , DLm)은 상기 하부전극 라인들(BE1, BE2, ... , BEm)에 평행할 수 있다. 다시 말해서, 상기 디지트 라인들(DL1, DL2, ... , DLm)은 상기 x축에 평행할 수 있다. 상기 하부전극 라인들(BE1, BE2, ... , BEm)은 각각 m개의 셀 블록 스위칭 소자들(TB)의 제1 단자들에 전기적으로 접속되고, 상기 디지트 라인들(DL1, DL2, ... , DLm)은 각각 상기 셀 블록 스위칭 소자들(TB)의 제2 단자들에 전기적으로 접속된다. 또한, 상기 셀 블록 스위칭 소자들(TB)의 입력 단자들은 하나의 셀 블록 선택라인(BSL)에 전기적으로 접속된다. 상기 셀 블록 스위칭 소자들(TB)이 도 5에 도시된 바와 같이 모스 트랜지스터들일 때, 상기 하부전극 라인들(BE1, BE2, ... , BEm)은 각각 상기 셀 블록 스위칭 트랜지스터들의 소오스 영역들에 접속되고, 상기 디지트 라인들(DL1, DL2, ... , DLm)은 각각 상기 셀 블록 스위칭 트랜지스터들의 드레인 영역들에 접속된다. 이 경우에, 상기 셀 블록 선택 라인(BSL)은 상기 셀 블록 스위칭 트랜지스터들의 게이트 전극들에 전기적으로 접속된다.
본 발명의 실시예들에 따르면, 상기 복수개의 하부전극 라인들(BE1, BE2, ... , BEm)중 선택된 어느 하나에 접속된 복수개의 자기램 셀들 내에 각각 원하는 데이터들이 동시에 저장될 수 있다. 구체적으로, 상기 디지트 라인들(DL1, DL2, ... , DLm)중 선택된 어느 하나(예를 들면, 상기 제2 디지트 라인(DL2)) 내로 제1 프로그램 전류(즉, 디지트 라인 전류(IDL))를 가하여(force) 상기 선택된 디지트 라인(즉, 상기 제2 디지트 라인(DL2))에 대응하는 상기 제2 하부전극 라인(BE2)에 접속된 제1 내지 n번째 자기램 셀들(C21, C22, ... , C2n)을 선택한다.
상기 제1 프로그램 전류(IDL)는 상기 선택된 자기램 셀들(C21, C22, ... , C2m)의 프로그램 하드 자계(program hard magnetic field; H1')를 발생시킨다. 상기 선택된 디지트 라인(DL2) 내로 상기 제1 프로그램 전류(IDL)가 가해지는 동안, 상기 디지트 라인들중 비선택된 디지트 라인들(DL1, DL3, ... , DLm)은 플로팅될 수 있다. 즉, 상기 비선택된 디지트 라인들(DL1, DL3, ... , DLm) 내로 어떠한 전류도 가해지지 않을 수 있다. 이에 따라, 상기 비선택된 디지트 라인들(DL1, DL3, ... , DLm)에 대응하는 비선택된 하부전극 라인들(BE1, BE3, ... , BEm)에 접속된 자기램 셀들(RM)에 대하여 어떠한 하드 자계도 발생되지 않을 수 있다.
상기 프로그램 하드 자계(H1')의 방향은 상기 제1 프로그램 전류(IDL)의 방향에 따라 결정될 수 있다. 예를 들면, 상기 제1 프로그램 전류(IDL)가 도 5에 도 시된 바와 같이 양의 x축 방향(positive x-axis direction)을 향하여 흐르는 경우에 상기 프로그램 하드 자계(H1')가 음의 y축 방향에 평행한 것으로 가정한다면, 상기 제1 프로그램 전류가 음의 x축 방향을 향하여 흐르는 경우에 상기 프로그램 하드 자계(H1')는 양의 y축 방향에 평행할 수 있다. 본 실시예들에서, 상기 프로그램 하드 자계(H1')의 방향은 상기 양의 y축 방향이거나 상기 음의 y축 방향일 수 있다. 다시 말해서, 상기 프로그램 하드 자계(H1')의 방향은 본 발명에 따른 프로그램 방법에 직접적인 영향을 주지 않는다. 그러나, 상기 프로그램 하드 자계(H1')의 크기(magnitude)는 도 5의 상기 제2 에스테로이드 커브(AC2) 상의 동작점들중 어느 하나의 하드 자계의 크기보다 커야 한다. 예를 들면, 상기 프로그램 하드 자계(H1')는 상기 제2 최소 하드 자계(Hh")보다 클 수도 있다(도 5의 동작점(P) 참조).
계속해서, 상기 선택된 자기램 셀들(RM)에 전기적으로 접속된 비트라인들(BL1, BL2, ... , BLn) 내로 각각 제2 프로그램 전류들, 즉 제1 내지 n번째 비트라인 전류들(IBL1, IBL2, ... , IBLn)을 동시에 가한다. 그 결과, 상기 비트라인들(BL1, BL2, ... , BLn)에 접속된 모든 자기램 셀들(RM)의 프로그램 이지 자계(program easy magnetic field; H2')가 생성된다.
상기 프로그램 이지 자계(H2')는 상기 양의 x축 방향에 평행한 양의 이지 자계(positive easy magnetic field; +H2') 또는 상기 음의 x축 방향에 평행한 음의 이지 자계(-H2')일 수 있다. 상기 양의 이지 자계(+H2')가 데이터 "1"을 저장하기 위하여 요구되는 이지 자계라면, 상기 음의 이지 자계(-H2')는 데이터 "0"을 저장하기 위하여 요구되는 이지 자계에 해당한다. 상기 양의 이지 자계(+H2') 및 상기 음의 이지 자계(-H2')의 크기들(magnitudes)은 도 5를 참조하여 설명된 상기 제1 최소 이지 자계(He')의 크기보다 작아야 한다. 다시 말해서, 상기 제2 프로그램 전류에 의해 생성되는 상기 프로그램 이지 자계(+H2' 또는 -H2')는 어떠한 하드 자계의 도움 없이 상기 셀 블록(BLK) 내의 모든 자기램 셀들(RM)을 스위칭시키기 위하여 요구되는 이지 자계들중 최소 이지 자계보다 약해야 한다. 이는, 상기 비선택된 하부전극들(BE1, BE3, ... , BEm)에 접속된 비선택된 자기램 셀들(RM)중 적어도 어느 하나가 도 5의 상기 제1 에스테로이드 커브(AC1)를 보이는 상기 제1 자기램 셀이고 상기 프로그램 이지 자계들(+H2' 및 -H2')이 상기 제1 최소 이지 자계(He')보다 크면, 상기 제1 자기램 셀이 어떠한 하드 자계의 도움 없이도 프로그램될 수 있기 때문이다.
이에 반하여, 상기 프로그램 하드 자계(H1')는 상술한 바와 같이 상기 제2 최소 하드 자계(Hh")보다 클 수도 있다. 그럼에도 불구하고, 상기 선택된 자기램 셀들(C21, C22, ... , C2n)만이 프로그램될 수 있다. 이는, 상기 프로그램 하드 자계(H1')가 상기 선택된 자기램 셀들(C21, C22, ... , C2n)에만 인가되고 상기 비선택된 자기램 셀들(RM)에는 어떠한 하드 자계도 인가되지 않기 때문이다. 결과적으로, 본 실시예에 따른 프로그램 방법은 도 5의 빗금친 영역에 해당하는 쓰기 영역(writing area; WA') 내의 어느 하나의 동작점을 사용하여 성취될 수 있다.
도 2 및 도 5로부터 알 수 있듯이, 본 발명에 따른 프로그램 방법이 종래의 프로그램 방법에 비하여 상대적으로 큰 프로그램 여유도를 보임은 명백하다. 즉, 본 발명에 따른 프로그램 방법들은 종래의 프로그램 방법에 비하여 상기 프로그램 여유도를 현저히 증가시킬 수 있다.
한편, 상기 제2 프로그램 전류들, 즉 상기 제1 내지 n번째 비트라인 전류들(IBL1, IBL2, ... , IBLn)은 동일한 크기(the same magnitude)를 가질 수 있다. 그러나, 상기 제1 내지 n번째 비트라인 전류들(IBL1, IBL2, ... , IBLn)의 방향들은 상기 선택된 자기램 셀들(RM) 내로 저장하기 위한 데이터들에 따라서 서로 다를 수 있다. 구체적으로, 도 6에 도시된 바와 같이, 상기 양의 이지 자계(+H2')가 상기 음의 y축 방향에 평행한 제2 프로그램 전류(즉, 상기 제1 비트라인 전류(IBL1))에 의해 생성된다면, 상기 음의 이지 자계(-H2')는 상기 양의 y축 방향에 평행한 제2 프로그램 전류(즉, 상기 제2 비트라인 전류(IBL2))에 의해 생성될 수 있다.
상술한 프로그램 조건 하에서, 상기 제1 하부전극 라인(BE1)에 접속된 제1 그룹의 자기램 셀들(C1)은 프로그램되지 않고, 상기 제2 하부전극 라인(BE2)에 접속된 제2 그룹의 자기램 셀들(C2)만이 선택적으로 그리고 동시에 프로그램된다. 또한, 상기 제3 내지 m번째 하부전극 라인들(BE3, ... , BEm)에 접속된 제3 내지 m번째 그룹의 자기램 셀들(C3, ... , Cm) 역시 프로그램되지 않는다.
상기 프로그램 동작 동안 상기 셀 블록 스위칭 소자들(TB)은 상기 셀 블록 선택라인(BSL)에 인가되는 전기적 신호에 따라 턴온 또는 턴오프될 수 있다. 상기 셀 블록 스위칭 소자들(TB)이 턴온되면, 상기 디지트 라인들(DL1, DL2, ... , DLm)은 각각 그에 대응하는(the corresponding) 하부전극 라인들(BE1, BE2, ... , BEm)에 전기적으로 접속된다. 이 경우에, 상기 선택된 디지트 라인(즉, 상기 제2 디지트 라인(DL2)) 내로 가해지는 상기 제1 프로그램 전류(IDL)의 일 부분은 상기 제2 하부전극 라인(BE2) 및 이에 접속된 상기 제2 그룹의 자기램 셀들(C2)을 통하여 흐를 수 있다. 즉, 상기 제1 프로그램 전류(IDL)가 가해지는 동안 상기 제2 하부전극 라인(BE2)을 통하여 기생 전류(IBE)가 흐를 수 있다.
상기 기생전류(IBE)는 상기 비트라인들(BL1, BL2, ... , BLn)을 통하여 흐르는 상기 제2 프로그램 전류들, 즉 상기 제1 내지 n번째 비트라인 전류들(IBL1, IBL2, ... , IBLn)에 영향을 줄 수 있다. 그러나, 상기 기생전류(IBE)가 상기 프로그램 동작에 미치는 영향은 무시할 수 있다. 이는, 상기 선택된 자기램 셀들, 즉 상기 제2 그룹의 자기램 셀들(C2)의 전기적인 저항값(electrical resistance)이 상기 선택된 디지트 라인(즉, 상기 제2 디지트 라인(DL2))의 전기적인 저항값에 비하여 현저히 크므로 상기 기생전류(IBE)가 상기 제1 및 제2 프로그램 전류들에 비하여 현저히 작기 때문이다.
다른 실시예들에서, 상기 디지트 라인들(DL1, DL2, ... , DLm) 및 상기 셀 블록 스위칭 소자들(TB)이 제공되지 않는 경우에, 상기 제1 프로그램 전류는 상기 하부전극 라인들(BE1, BE2, ... , BEm)중 어느 하나 내로 직접 가해질 수 있다.
상기 셀 블록 스위칭 소자들(TB) 및 상기 셀 블록 선택라인(BSL)은 복수개의 셀 블록들을 포함하는 자기램 소자의 읽기 방법에 유용할 수 있다.
이하에서는, 상기 셀 블록 스위칭 소자들(TB) 및 상기 셀 블록 선택라인(BSL)을 구비하는 상기 자기램 셀 블록(BLK)을 도시한 도 6을 참조하여 본 발명의 다른 실시예들에 따른 읽기 방법들을 설명하기로 한다.
도 6을 다시 참조하면, 상기 셀 블록 선택라인(BSL)에 셀 블록 선택신호를 인가하여 상기 셀 블록(BLK)의 상기 셀 블록 스위칭 소자들(TB)을 턴온시킨다. 이에 따라, 상기 셀 블록(BLK)이 선택될 수 있다. 이 경우에, 상기 선택된 셀 블록(BLK)에 인접한 다른 셀 블록들(도시하지 않음)의 셀 블록 스위칭 소자들은 모두 턴오프된다.
상기 디지트 라인들(DL1, DL2, ... , DLm)중 선택된 하나에 제1 읽기 전압을 인가하여 상기 선택된 디지트 라인에 대응하는 하부전극 라인에 접속된 자기램 셀들을 선택한다. 또한, 상기 디지트 라인들(DL1, DL2, ... , DLm)중 비선택된 디지트 라인들에 제2 읽기 전압을 인가한다. 예를 들면, 상기 제2 그룹의 자기램 셀들(C2) 내에 저장된 데이터들을 선택적으로 읽어내기 위해서는, 상기 제2 디지트 라인(DL2)에 선택적으로 상기 제1 읽기 전압을 인가하고 상기 디지트 라인들(DL1, DL2, ... , DLn)중 비선택된 디지트 라인들(DL1, DL3, ... , DLn)에 상기 제2 읽기 전압을 인가한다. 이어서, 상기 복수개의 비트라인들(BL1, BL2, ... , BLn)에 상기 제2 읽기 전압을 인가한다. 그 결과, 상기 제2 디지트 라인(DL2)에 접속된 상기 제2 그룹의 자기램 셀들(C2)만을 통하여 비트라인 전류들(도 4의 IB1, IB2, ... , IBn에 상응하는 전류들)이 흐르고, 상기 비선택된 디지트 라인들(DL1, DL3, ... , DLn)에 접속된 상기 제1 그룹의 자기램 셀들(C1) 및 상기 제3 내지 m번째 그룹들의 자기램 셀들(C3, ... , Cm)을 통하여 어떠한 기생 전류도 흐르지 않는다.
상기 제1 및 제2 읽기 전압들은 도 4를 참조하여 설명된 것들과 동일한 전압들일 수 있다.
상기 디지트 라인들(DL1, DL2, ... , DLm)은 연장하여 상기 셀 블록(BLK) 및 이에 인접한 다른 셀 블록들(도시하지 않음)을 가로지를 수 있다. 즉, 상기 복수개의 셀 블록들은 상기 디지트 라인들(DL1, DL2, ... , DLm)을 공유할 수 있다. 이에 반하여, 상기 하부전극 라인들(BE1, BE2, ... , BEm)은 하나의 셀 블록마다 독립적으로 제공된다. 즉, 도 6에 보여진 상기 셀 블록(BLK) 내의 상기 하부전극 라인들(BE1, BE2, ... , BEm)은 상기 셀 블록(BLK)에 인접한 다른 셀 블록들 내의 하부전극 라인들로부터 전기적으로 격리될 수 있다. 이 경우에, 상기 선택된 셀 블록(BLK)에 인접한 비선택된 셀 블록들의 셀 블록 스위칭 소자들은 모두 상술한 바와 같이 상기 선택된 셀 블록(BLK) 내의 자기램 셀들에 저장된 데이터들을 억세스하기 위한 읽기 동작 동안 턴오프된다. 따라서, 상기 읽기 동작 동안 상기 선택된 셀 블록(BLK)에 인접한 비선택된 셀 블록 내의 자기램 셀들의 데이터들이 읽혀지는 것을 방지할 수 있다. 다시 말해서, 상기 디지트 라인들이 연장하여 복수개의 셀 블록들을 가로지를지라도, 상기 셀 블록 스위칭 소자들 및 상기 셀 블록 선택라인을 사용하여 상기 셀 블록들중 어느 하나 내의 자기램 셀들의 데이터들을 선택적으로 읽어낼 수 있다.
도 7은 도 4 내지 도 6을 참조하여 설명된 읽기 방법들 및 프로그램 방법들을 적용하기에 적합한 셀 어레이 영역 및 주변회로 영역을 구비하는 반도체 메모리 소자의 블록 다이아그램이다.
도 7을 참조하면, 복수개의 셀 블록들(BLK1, ... , BLKi)이 제공된다. 상기 셀 블록들(BLK1, ... , BLKi)의 각각은 복수개의 비트라인들(BL1, BL2, ... , BLj, BLj+1, ... , BLn-1, BLn) 및 상기 비트라인들(BL1, BL2, ... , BLj, BLj+1, ... , BLn-1, BLn)을 가로지르는 복수개의 셀 전극라인들(cell electrode line; BE)을 포함한다. 상기 비트라인들(BL1, BL2, ... , BLj, BLj+1, ... , BLn-1, BLn) 및 상기 셀 전극라인들(BE) 사이의 교차점들에 각각 복수개의 저항체 셀들(RM)이 제공된다. 상기 저항체 셀들(RM)의 각각은 상기 비트라인들(BL1, BL2, ... , BLj, BLj+1, ... , BLn-1, BLn)중 어느 하나에 전기적으로 접속된 제1 단자 및 상기 셀 전극라인들(BE)중 어느 하나에 전기적으로 접속된 제2 단자를 포함한다. 상기 저항체 셀들(RM)은 자기램 셀들일 수 있다.
상기 셀 전극라인들(BE)에 각각 대응하는 복수개의 디지트 라인들(DL1, DL2, ... , DLm)이 제공된다. 상기 디지트 라인들(DL1, DL2, ... , DLm)은 연장하여 상기 복수개의 셀 블록들(BLK1, ... , BLKi)을 가로지른다. 이에 반하여, 상기 셀 전극라인들(BE)은 상기 각 셀 블록(BLK1, ... , 또는 BLKi) 내에 독립적으로 제공될 수 있다. 예를 들면, 상기 제1 셀 블록(BLK1) 내의 상기 셀 전극라인들(BE)은 상기 제1 셀 블록(BLK1)에 인접한 제2 셀 블록(도시하지 않음) 내의 셀 전극라인들(BE)로부터 전기적으로 격리될 수 있다.
상기 셀 블록들(BLK1, ... , BLKi)의 각각은 복수개의 셀 블록 스위칭 소자 들(TB)을 포함할 수 있다. 상기 각 셀 블록(BLK1, ... , 또는 BLKi) 내에서, 상기 디지트 라인들(DL1, DL2, ... , DLm)은 각각 상기 셀 블록 스위칭 소자들(TB)의 제1 출력단자들에 전기적으로 접속되고, 상기 셀 전극라인들(BE)은 각각 상기 셀 블록 스위칭 소자들(TB)의 제2 출력단자들에 전기적으로 접속된다. 또한, 상기 각 셀 블록(BLK1, ... , 또는 BLKi) 내에서, 상기 셀 블록 스위칭 소자들(TB)의 입력 단자들은 하나의 셀 블록 선택라인에 전기적으로 접속된다. 결과적으로, 상기 제1 내지 i번째 셀 블록들(BLK1, ... , BLKi)은 각각 제1 내지 i번째 셀 블록 선택라인들(BSL1, ... , BSLi)을 갖고, 상기 셀 블록 스위칭 소자들(TB)의 각각은 상기 셀 전극라인 및 그에 대응하는 디지트 라인을 서로 전기적으로 연결시키거나(connect) 차단시키는(disconnect) 스위칭 소자의 역할을 한다.
상기 셀 블록 스위칭 소자들(TB)은 도 7에 도시된 바와 같이 모스 트랜지스터들일 수 있다. 이 경우에, 상기 셀 전극라인들(BE)은 각각 상기 셀 블록 스위칭 트랜지스터들의 소오스 영역들(또는 드레인 영역들)에 접속되고, 상기 디지트 라인들(DL1, DL2, ... , DLm)은 각각 상기 셀 블록 스위칭 트랜지스터들의 드레인 영역들(또는 소오스 영역들)에 접속된다. 또한, 상기 셀 블록 선택라인들(BSL1, ... , BSLi)은 상기 셀 블록 스위칭 트랜지스터들의 게이트 전극들에 전기적으로 접속된다.
더 나아가서, 상기 셀 블록들(BLK1, ... , 및 BLKi)의 각각은 상기 디지트 라인들(DL1, DL2, ... , DLm)에 각각 대응하는 복수개의 워드라인들(WL1, WL2, ... , WLm)을 포함할 수 있다. 상기 워드라인들(WL1, WL2, ... , WLm) 역시 상기 복수 개의 셀 블록들(BLK1, ... , BLKi)을 가로지른다. 따라서, 복수개의 셀 블록들(BLK1, ... , BLKi)은 상기 복수개의 디지트 라인들(DL1, DL2, ... , DLm)과 아울러서 상기 복수개의 워드라인들(WL1, WL2, ... , WLm)을 공유한다.
상기 셀 블록 선택라인들(BSL1, ... , BSLi)은 제1 칼럼 제어기(first column controller; 51)에 접속된다. 상기 제1 칼럼 제어기(51)는 제1 칼럼 디코우더 및 전류원(current source)을 포함한다. 상기 제1 칼럼 디코우더는 상기 셀 블록 선택라인들(BSL1, ... , BSLi)중 어느 하나를 선택하여 상기 선택된 셀 블록 선택라인에 셀 블록 선택신호를 인가한다. 상기 셀 블록 선택신호는 읽기 모드 또는 프로그램 모드 동안 생성될 수 있고 상기 선택된 셀 블록 내의 모든 셀 블록 스위칭 소자들(TB)을 턴온시킨다. 이에 더하여, 상기 셀 블록들(BLK1, ... , BLKi)에 각각 대응하는 제1 내지 i번째 전류 공급라인들(current supply lines; CSL1, ... , CSLi)이 제공될 수 있다. 상기 전류 공급라인들(CSL1, ... , CSLi)은 상기 제1 칼럼 제어기(51)의 상기 전류원에 전기적으로 접속되고, 상기 제1 칼럼 디코우더는 프로그램 모드 동안 상기 선택된 셀 블록에 접속된 하나의 전류 공급라인(CSL1, ... , 또는 CSLi) 내로 제1 프로그램 전류를 가한다.
상기 전류 공급라인들(CSL1, ... , CSLi)은 각각 상기 셀 블록들(BLK1, ... , BLKi)의 좌측들(left sides) 또는 우측들(right sides)에 제공될 수 있다. 본 실시예에서, 상기 전류 공급라인들(CSL1, ... , CSLi)은 각각 도 7에 도시된 바와 같이 상기 셀 블록들(BLK1, ... , BLKi)의 좌측들(left sides)에 제공되고 상기 워드라인들(WL1, WL2, ... , WLm) 및 상기 디지트 라인들(DL1, DL2, ... , DLm)을 가로 지른다.
상기 전류 공급라인들(CSL1, ... , CSLi)의 각각은 복수개의 스위칭 소자들에 접속될 수 있고, 상기 디지트 라인들(DL1, DL2, ... , DLm)은 각각 상기 스위칭 소자들에 접속될 수 있다. 예를 들면, 상기 제1 전류 공급라인(CSL1)은 복수개의 제1 칼럼 스위칭 소자들(TC1)의 제1 출력단자들에 전기적으로 접속될 수 있고, 상기 디지트 라인들(DL1, DL2, ... , DLm)은 상기 제1 칼럼 스위칭 소자들(TC1)의 제2 출력단자들에 각각 전기적으로 접속될 수 있다. 또한, 상기 제1 칼럼 스위칭 소자들(TC1)의 입력 단자들은 각각 상기 워드라인들(WL1, WL2, ... , WLm)에 전기적으로 접속될 수 있다. 이와 마찬가지로, 상기 i번째 전류 공급라인(CSLi)은 복수개의 i번째 칼럼 스위칭 소자들(TCi)의 제1 출력단자들에 전기적으로 접속될 수 있고, 상기 i번째 셀 블록(BLKi) 및 이에 인접한 (i-1)번째 셀 블록(BLKi-1) 사이의 상기 디지트 라인들(DL1, DL2, ... , DLm)은 상기 i번째 칼럼 스위칭 소자들(TCi)의 제2 출력단자들에 각각 전기적으로 접속될 수 있다. 또한, 상기 i번째 칼럼 스위칭 소자들(TCi)의 입력 단자들은 각각 상기 워드라인들(WL1, WL2, ... , WLm)에 전기적으로 접속될 수 있다.
상기 칼럼 스위칭 소자들(TC1, ... , TCi)이 모스 트랜지스터들인 경우에, 상기 디지트 라인들(DL1, DL2, ... , DLm)은 상기 칼럼 스위칭 트랜지스터들(TC1, ... TCi)의 소오스 영역들(또는 드레인 영역들)에 전기적으로 접속되고 상기 전류 공급라인들(CSL1, ... CSLi)은 상기 칼럼 스위칭 트랜지스터들(TC1, ... , TCi)의 드레인 영역들(또는 소오스 영역들)에 전기적으로 접속된다. 또한, 상기 워드라인들(WL1, WL2, ... , WLm)은 각각 상기 칼럼 스위칭 트랜지스터들(TC1, ... , TCi)의 게이트 전극들에 전기적으로 접속된다.
상기 제2 내지 i번째 전류 공급라인들(CSL2, ... , CSLi)은 연장하여 각각 제1 내지 (i-1)번째 전류 싱크라인들(CSKL1, ... , CSKLi-1)의 역할을 할 수 있다. 이 경우에, 상기 i번째 셀 블록(BLKi)의 우측에 i번째 전류 싱크라인(CSKLi) 및 (i+1)번째 칼럼 스위칭 소자들(TCi+1)이 추가로 제공된다. 상기 i번째 전류 싱크라인(CSKLi)은 상기 (i+1)번째 칼럼 스위칭 소자들(TCi+1)의 제1 출력단자들에 전기적으로 접속될 수 있고, 상기 i번째 셀 블록(BLKi)의 우측에 위치하는 상기 디지트 라인들(DL1, DL2, ... , DLm)은 각각 상기 (i+1)번째 칼럼 스위칭 소자들(TCi+1)의 제2 출력단자들에 전기적으로 접속될 수 있다. 또한, 상기 (i+1)번째 칼럼 스위칭 소자들(TCi+1)의 입력단자들 역시 상기 워드라인들(WL1, WL2, ... , WLm)에 각각 전기적으로 접속될 수 있다. 상기 (i+1)번째 칼럼 스위칭 소자들(TCi+1) 역시 도 7에 도시된 바와 같이 모스 트랜지스터들일 수 있다.
상기 제1 내지 i번째 전류 싱크라인들(CSKL1, ... , CSKLi)은 제2 칼럼 제어기(53)에 접속된다. 상기 제2 칼럼 제어기(53)는 전류 싱크(current sink) 및 제2 칼럼 디코우더를 포함한다. 상기 제2 칼럼 디코우더는 프로그램 모드 동안 상기 전류 싱크라인들(CSKL1, ... , CSKLi)중 어느 하나를 선택하여 상기 선택된 전류 싱크 라인을 상기 전류 싱크에 전기적으로 연결시킨다. 상기 전류 공급라인들(CSL1, ... , CSLi) 및 상기 전류 싱크라인들(CSKL1, ... , CSKLi)은 전류 라인들을 구성한다.
상기 셀 블록들(BLK1, ... , 또는 BLKi)은 각각 복수개의 제1 비트라인 스위칭 블록들(BSW1)에 접속되고, 상기 복수개의 제1 비트라인 스위칭 블록들(BSW1)은 모두 제1 비트라인 드라이버(57a)에 접속된다. 상기 제1 비트라인 스위칭 블록들(BSW1)의 각각은 복수개의 스위칭 소자들을 포함할 수 있다. 예를 들면, 상기 제1 비트라인 스위칭 블록들(BSW1)의 각각은 상기 각 셀 블록(BLK1, ... , 또는 BLKi)의 상기 비트라인들(BL1, ... , BLn)의 제1 단부들(first ends)에 각각 접속된 복수개의 제1 비트라인 스위칭 트랜지스터들(TBL1)을 포함할 수 있다. 이 경우에, 상기 제1 셀 블록(BLK1)에 접속된 상기 제1 비트라인 스위칭 트랜지스터들(TBL1)의 게이트 전극들은 상기 제1 셀 블록 선택라인(BSL1)에 전기적으로 접속된다. 이와 마찬가지로, 상기 i번째 셀 블록(BLKi)에 접속된 상기 제1 비트라인 스위칭 트랜지스터들(TBL1)의 게이트 전극들은 상기 i번째 셀 블록 선택라인(BSLi)에 전기적으로 접속된다.
더 나아가서, 상기 셀 블록들(BLK1, ... , 또는 BLKi)은 각각 복수개의 제2 비트라인 스위칭 블록들(BSW2)에 접속되고, 상기 복수개의 제2 비트라인 스위칭 블록들(BSW2)은 모두 제2 비트라인 드라이버(57b)에 접속된다. 상기 제2 비트라인 스위칭 블록들(BSW2)의 각각은 상기 각 셀 블록(BLK1, ... , 또는 BLKi)의 상기 비트라인들(BL1, ... , BLn)의 제2 단부들(second ends)에 각각 접속된 복수개의 제2 비트라인 스위칭 트랜지스터들(TBL2)을 포함할 수 있다. 이 경우에, 상기 제1 셀 블록(BLK1)에 접속된 상기 제2 비트라인 스위칭 트랜지스터들(TBL2)의 게이트 전극들은 상기 제1 셀 블록 선택라인(BSL1)에 전기적으로 접속된다. 이와 마찬가지로, 상기 i번째 셀 블록(BLKi)에 접속된 상기 제2 비트라인 스위칭 트랜지스터들(TBL2)의 게이트 전극들은 상기 i번째 셀 블록 선택라인(BSLi)에 전기적으로 접속된다. 결과적으로, 상기 셀 블록 선택라인들(BSL1, ... , BSLi)은 상기 셀 블록 스위칭 트랜지스터들(TB), 상기 제1 비트라인 스위칭 트랜지스터들(TBL1) 및 상기 제2 비트라인 스위칭 트랜지스터들(TBL2)의 스위칭 동작을 제어한다.
상기 제2 비트라인 스위칭 블록들(BSW2)은 읽기 스위칭 블록(RS)의 제1 단자들에 접속될 수 있고, 상기 읽기 스위칭 블록(RS)의 제2 단자들은 감지 증폭 블록(sense amplifying block; SA)에 접속된다. 상기 읽기 스위칭 블록(RS)은 읽기 이네이블 신호(read enable signal; REN)에 따라 상기 제2 비트라인 스위칭 블록들(BSW2) 및 상기 감지 증폭 블록(SA)을 서로 전기적으로 연결시키거나 차단시킨다. 즉, 상기 읽기 모드 동안 상기 읽기 스위칭 블록(RS)은 상기 제2 비트라인 스위칭 블록들(BSW2)을 상기 감지 증폭 블록(SA)의 입력 단자들에 전기적으로 연결시키고, 상기 프로그램 모드 동안 상기 읽기 스위칭 블록(RS)은 상기 제2 비트라인 스위칭 블록들(BSW2)을 상기 감지 증폭 블록(SA)으로부터 전기적으로 차단시킨다.
상기 읽기 스위칭 블록(RS) 역시 복수개의 읽기 스위칭 트랜지스터들을 포함할 수 있다. 이 경우에, 상기 읽기 스위칭 트랜지스터들의 게이트 전극들은 상기 읽기 이네이블 신호(REN)를 발생시키는 단자에 접속될 수 있다. 또한, 상기 감지 증폭 블록(SA)은 상기 각 셀 블록(BLK1, ... , BLKi) 내의 상기 비트라인들(BL1, ... , BLn)에 각각 대응하는 복수개의 감지 증폭기들을 포함할 수 있다. 상기 감지 증폭기들의 제1 입력단들은 상기 읽기 스위칭 블록(RS)에 접속되고, 상기 감지 증폭기들의 제2 입력단들은 각각 복수개의 기준 셀들(Cr)의 비트라인들에 접속된다.
상기 제2 비트라인 드라이버(57b) 및 상기 제2 비트라인 스위칭 블록들(BSW2) 사이에 프로그램 스위칭 블록(WS)이 제공될 수 있다. 상기 프로그램 스위칭 블록(WS) 역시 복수개의 프로그램 스위칭 트랜지스터들을 포함할 수 있고, 상기 프로그램 스위칭 트랜지스터들의 게이트 전극들은 쓰기 이네이블 신호(write enable signal; WEN)를 발생시키는 단자에 전기적으로 접속될 수 있다. 즉, 상기 프로그램 스위칭 트랜지스터들은 상기 프로그램 모드 동안에만 턴온되어 상기 비트라인 드라이버(57b)를 상기 제2 비트라인 스위칭 블록들(BSW2)에 전기적으로 연결시킨다.
상기 제1 및 제2 비트라인 드라이버들(57a, 57b)은 상기 비트라인들(BL1, ... , BLn)을 통하여 각각 흐르는 비트라인 전류들(즉, 제2 프로그램 전류들)을 제공한다. 또한, 상기 제1 및 제2 비트라인 드라이버들(57a, 57b)은 양방향 전류 드라이버들(bi-directional current drivers)일 수 있다. 이에 따라, 상기 제2 프로그램 전류들의 방향들이 각각 독립적으로 제어될 수 있다.
상기 복수개의 워드라인들(WL1, ... , WLm)은 로우 디코우더(55)에 접속된다. 상기 로우 디코우더(55)는 상기 프로그램 모드 동안 상기 워드라인들(WL1, ... , WLm)중 어느 하나를 선택하여 상기 선택된 워드라인에 접속된 상기 제1 내지 (i+1)번째 칼럼 스위칭 트랜지스터들(TC1, ... , TCi+1)을 턴온시킨다. 예를 들어, 상기 i번째 셀 블록(BLKi) 내의 상기 제2 디지트 라인(DL2)에 접속된 저항체 셀들(CS)을 동시에 프로그램시키기 위해서는, 상기 로우 디코우더(55)는 상기 워드라인들(WL1, ... , WLm)중 상기 제2 워드라인(WL2)을 선택하여 상기 제2 워드라인(WL2)에 접속된 제1 내지 (i+1)번째 칼럼 스위칭 트랜지스터들(TC1, ... , TCi+1)을 턴온시킨다. 이 경우에, 상기 제1 칼럼 제어기(51)는 상기 i번째 전류 공급라인(CSLi)을 상기 전류원에 전기적으로 연결시키고, 상기 제2 칼럼 제어기(53)는 상기 (i+1)번째 전류 싱크라인(CSKLi+1)을 상기 전류 싱크에 전기적으로 접속시킨다. 그 결과, 상기 제1 칼럼 제어기(51)의 상기 전류원으로부터 공급되는 상기 제1 프로그램 전류는 상기 i번째 셀 블록(BLKi) 내의 상기 제2 디지트 라인(DL2)만을 통하여 흐른다. 이에 더하여, 상기 제1 칼럼 제어기(51)는 상기 셀 블록 선택라인들(BSL1, ... , BSLi)중 상기 i번째 셀 블록 선택라인(BSLi)에 선택적으로 셀 블록 선택신호를 인가한다. 이에 따라, 상기 i번째 셀 블록(BLKi) 내의 상기 셀 블록 스위칭 트랜지스터들(TB)이 턴온되고, 상기 i번째 셀 블록(BLKi)에 접속된 상기 제1 및 제2 비트라인 스위칭 트랜지스터들(TBL1, TBL2)이 선택적으로 턴온된다. 결과적으로, 상기 제1 및 제2 비트라인 드라이버들(57a, 57b)로부터 공급되는 제2 프로그램 전류들은 상기 i번째 셀 블록(BLKi) 내의 상기 비트라인들(BL1, ... , BLn)만을 통하여 흐른다. 따라서, 상기 저항체 셀들(CS) 즉, 상기 자기램 셀들이 선택적으로 프로그램될 수 있다.
상기 디지트 라인들(DL1, ... , DLm)의 제1 단자들은 제1 로우 바이어스 유 니트(56a)에 접속되고, 상기 디지트 라인들(DL1, ... , DLm)의 제2 단자들은 제2 로우 바이어스 유니트(56b)에 접속된다. 상기 제1 로우 바이어스 유니트(56a)는 복수개의 제1 로우 스위칭 소자들, 예컨대 제1 로우 스위칭 트랜지스터들(TR')을 포함한다. 상기 제1 로우 스위칭 트랜지스터들(TR')의 소오스 영역들(또는 드레인 영역들)은 상기 디지트 라인들(DL1, ... , DLm)의 상기 제1 단자들에 각각 전기적으로 접속되고, 상기 제1 로우 스위칭 트랜지스터들(TR')의 드레인 영역들(또는 소오스 영역들)은 제1 바이어스 라인(BLN1)에 전기적으로 접속된다. 상기 제1 바이어스 라인(BLN1)은 제1 스위칭 트랜지스터(TS1)를 통하여 제1 바이어스 회로(59a)의 출력단에 전기적으로 접속되고, 상기 제1 로우 스위칭 트랜지스터들(TR')의 게이트 전극들은 각각 복수개의 메인 디지트 라인들(MDL1, ... , MDLm)에 전기적으로 접속된다.
상기 제1 스위칭 트랜지스터(TS1)는 상기 읽기 모드 동안 상기 읽기 이네이블 신호(REN)에 의해 턴온되어 상기 제1 바이어스 회로(59a)의 출력 신호(즉, 제1 읽기 전압)를 상기 제1 로우 스위칭 트랜지스터들(TR')의 상기 드레인 영역들에 인가한다. 이에 반하여, 상기 제1 스위칭 트랜지스터(TS1)는 상기 프로그램 모드 동안 턴오프되어 상기 제1 로우 스위칭 트랜지스터들(TR')의 상기 드레인 영역들을 플로팅시킨다.
상기 메인 디지트 라인들(MDL1, ... , MDLm)은 상기 로우 디코우더(55)의 출력단들에 접속되고, 상기 로우 디코우더(55)는 상기 읽기 모드 동안 상기 메인 디지트 라인들(MDL1, ... , MDLm)중 어느 하나를 선택하여 상기 선택된 메인 디지트 라인(MDL1, ... , 또는 MDLm)에 접속된 상기 제1 로우 스위칭 트랜지스터(TR')를 턴온시킨다. 따라서, 상기 읽기 모드 동안 상기 디지트 라인들(DL1, ... , DLm)중 선택된 하나에 상기 제1 읽기 전압이 인가될 수 있다.
상기 제2 로우 바이어스 유니트(56b)는 복수개의 제2 로우 스위칭 소자들, 예컨대 제2 로우 스위칭 트랜지스터들(TR")을 포함한다. 상기 제2 로우 스위칭 트랜지스터들(TR")의 소오스 영역들(또는 드레인 영역들)은 상기 디지트 라인들(DL1, ... , DLm)의 상기 제2 단자들에 각각 전기적으로 접속되고, 상기 제2 로우 스위칭 트랜지스터들(TR")의 드레인 영역들(또는 소오스 영역들)은 제2 바이어스 라인(BLN2)에 전기적으로 접속된다. 상기 제2 바이어스 라인(BLN2)은 제2 스위칭 트랜지스터(TS2)를 통하여 제2 바이어스 회로(59b)의 출력단에 전기적으로 접속되고, 상기 제2 로우 스위칭 트랜지스터들(TR")의 게이트 전극들은 각각 복수개의 인버터들의 출력단들에 접속된다. 상기 인버터들의 입력단들은 각각 상기 메인 디지트 라인들(MDL1, ... , MDLm)에 전기적으로 접속된다.
상기 제2 스위칭 트랜지스터(TS2)는 상기 읽기 모드 동안 상기 읽기 이네이블 신호(REN)에 의해 턴온되어 상기 제2 바이어스 회로(59a)의 출력 신호(즉, 제2 읽기 전압)를 상기 제2 로우 스위칭 트랜지스터들(TR")의 상기 드레인 영역들에 인가한다. 이에 반하여, 상기 제2 스위칭 트랜지스터(TS2)는 상기 프로그램 모드 동안 턴오프되어 상기 제2 로우 스위칭 트랜지스터들(TR")의 상기 드레인 영역들을 플로팅시킨다.
상기 로우 디코우더(55)는 상술한 바와 같이 상기 읽기 모드 동안 상기 메인 디지트 라인들(MDL1, ... , MDLm)중 어느 하나만을 선택한다. 따라서, 상기 읽기 모드 동안 상기 디지트 라인들(DL1, ... , DLm)중 비선택된 디지트 라인들의 모두에 상기 제2 읽기 전압이 인가될 수 있다. 상기 감지 증폭기들의 상기 제1 입력단들은 상기 읽기 모드 동안 상기 제2 읽기 전압과 동일한 전압을 유지한다. 또한, 상기 감지 증폭기들은 상기 읽기 모드 동안 상기 셀 블록들(BLK1, ... , BLKi)중 선택된 하나의 상기 비트라인들(BL1, ... , BLn)을 통하여 흐르는 비트라인 전류들을 상기 기준 셀들(Cr)을 통하여 흐르는 기준 전류들과 비교하여 상기 선택된 셀 블록 내의 선택된 자기램 셀들의 데이터들의 각각이 논리 "0" 또는 논리 "1"인지를 판별한다. 상기 제1 읽기 전압은 상기 제2 읽기 전압보다 낮거나 높은 전압일 수 있다. 예를 들면, 상기 제1 읽기 전압은 접지 전압일 수 있고, 상기 제2 읽기 전압은 양의 읽기 전압(positive read voltage; Vb)일 수 있다. 이 경우에, 상기 제1 바이어스 회로(59a)는 접지 단자에 해당할 수 있다.
도 7에 보여진 모든 저항체 셀들(RM)중 상기 선택된 저항체 셀들(CS) 내의 데이터들을 동시에 읽어내기 위해서는, 상기 제1 칼럼 제어기(51)는 상기 셀 블록 선택라인들(BSL1, ... , BSLi)중 상기 i번째 셀 블록 선택라인(BSLi)에 선택적으로 셀 블록 선택신호를 인가한다. 이에 따라, 상기 i번째 셀 블록(BLKi) 내의 상기 셀 블록 스위칭 트랜지스터들(TB)이 턴온되고, 상기 i번째 셀 블록(BLKi)에 접속된 상기 제1 및 제2 비트라인 스위칭 트랜지스터들(TBL1, TBL2)이 선택적으로 턴온된다. 이 경우에, 상기 로우 디코우더(55)는 상기 메인 디지트 라인들(MDL1, ... , MDLm) 중 상기 제2 메인 디지트 라인(MDL2)을 선택하여 상기 제2 메인 디지트 라인(MDL2)에 접속된 상기 제1 로우 스위칭 트랜지스터(TR')를 턴온시킨다. 그 결과, 상기 제2 디지트 라인(DL2)에 선택적으로 상기 제1 바이어스 회로(59a)의 출력전압(즉, 제1 읽기 전압)이 인가되고, 상기 비선택된 디지트 라인들(DL1, DL3, ... , DLm)에 상기 제2 바이어스 회로(59b)의 출력전압(즉, 제2 읽기 전압)이 인가된다. 이에 더하여, 상기 감지 증폭기들의 상기 제1 입력단들은 상기 읽기 모드 동안 상기 제2 읽기 전압과 동일한 전압을 유지하므로, 상기 i번째 셀 블록(BLKi) 내의 상기 비트라인들(BL1, ... , BLn)에 상기 제2 읽기 전압이 인가될 수 있다. 따라서, 상기 선택된 저항체 셀들(CS)만을 통하여 비트라인 전류들이 흐를 수 있고, 상기 비트라인 전류들은 상기 감지 증폭기들에 의해 감지되어 상기 선택된 저항체 셀들(CS) 내의 데이터들은 제1 내지 n번째 입/출력단들(I/O1, ... , I/On)로 전송된다. 상기 읽기 모드 동안 상기 칼럼 스위칭 트랜지스터들(TC1, ... , TCi+1)의 모두는 상기 로우 디코우더(55)에 의해 턴오프될 수 있다.
상술한 바와 같이, 도 7에 보여진 상기 반도체 메모리 소자는 도 4 내지 도 6을 참조하여 설명된 읽기 방법 및 프로그램 방법이 적용될 수 있는 셀 어레이 영역 및 주변회로 영역을 제공한다.
도 8은 도 4 및 도 6을 참조하여 설명된 읽기 방법들을 적용하기에 적합한 또 다른 반도체 메모리 소자의 블록 다이아그램이다. 도 8에 보여진 실시예는 제1 및 제2 로우 바이어스 유니트들에 있어서 도 7의 실시예와 다르다. 따라서, 본 실 시예에서는, 상기 제1 및 제2 로우 바이어스 유니트들에 대해서만 설명하기로 한다.
도 8을 참조하면, 상기 제1 로우 바이어스 유니트(56a')는 도 7에 보여진 상기 제1 바이어스 회로(59a), 상기 제1 로우 스위칭 트랜지스터들(TR') 및 상기 제1 바이어스 라인(BLN1)을 포함한다. 본 실시예에서, 상기 제1 바이어스 라인(BLN1)은 도 7에 보여진 상기 제1 스위칭 트랜지스터(TS1)의 사용 없이 상기 제1 바이어스 회로(59a)에 직접 연결된다. 그 대신에, 본 실시예는 복수개의 제1 엔드 게이트들(AND gates; ND1)을 포함한다. 상기 제1 엔드 게이트들(ND1)의 제1 입력단들은 도 7에 보여진 상기 메인 디지트 라인들(MDL1, ... , MDLm)에 각각 전기적으로 연결되고, 상기 제1 엔드 게이트들(ND1)의 제2 입력단들은 읽기 이네이블 신호단(read enable signal terminal)에 전기적으로 연결된다. 또한, 상기 제1 엔드 게이트들(ND1)의 출력단들은 각각 상기 제1 로우 스위칭 트랜지스터들(TR')의 게이트 전극들에 전기적으로 연결된다.
이와 마찬가지로(similarly), 상기 제2 로우 바이어스 유니트(56b')는 도 7에 보여진 상기 제2 바이어스 회로(59b), 상기 제2 로우 스위칭 트랜지스터들(TR") 및 상기 제2 바이어스 라인(BLN2)을 포함한다. 본 실시예에서, 상기 제2 바이어스 라인(BLN2)은 도 7에 보여진 상기 제2 스위칭 트랜지스터(TS2)의 사용 없이 상기 제2 바이어스 회로(59b)에 직접 연결된다. 그 대신에, 본 실시예는 복수개의 제2 엔드 게이트들(AND gates; ND2)을 포함한다. 상기 제2 엔드 게이트들(ND2)의 제1 입력단들은 각각 복수개의 인버터들의 출력단들에 접속되고, 상기 인버터들의 입력 단들은 각각 상기 메인 디지트 라인들(MDL1, ... , MDLm)에 전기적으로 연결된다. 또한, 상기 제2 엔드 게이트들(ND2)의 제2 입력단들은 상기 읽기 이네이블 신호단(read enable signal terminal)에 전기적으로 연결된다. 이에 더하여, 상기 제2 엔드 게이트들(ND2)의 출력단들은 각각 상기 제2 로우 스위칭 트랜지스터들(TR")의 게이트 전극들에 전기적으로 연결된다.
결과적으로, 상기 프로그램 모드 동안 상기 제1 및 제2 엔드 게이트들(ND1, ND2)의 출력단들은 모두 논리 "0"에 해당하는 신호들을 보이므로, 상기 제1 및 제2 로우 스위칭 트랜지스터들(TR', TR")은 모두 턴오프된다. 이에 따라, 상기 프로그램 모드 동안 상기 디지트 라인들(DL1, ... , DLm)은 모두 플로팅되어 도 7을 참조하여 설명된 프로그램 동작이 성공적으로 수행될 수 있다.
한편, 상기 읽기 모드 동안 상기 디지트 라인들(DL1, ... , DLm)중 선택된 하나에 상기 제1 읽기 전압을 인가하고 상기 디지트 라인들(DL1, ... , DLm)중 비선택된 디지트 라인들에 상기 제2 읽기 전압을 인가하기 위하여, 상기 로우 디코우더(55)는 상기 메인 디지트 라인들(MDL1, ... , MDLm)중 어느 하나를 선택한다. 예를 들면, 상기 제2 디지트 라인(DL2)에 선택적으로 상기 제1 읽기 전압을 인가하고, 상기 비선택된 디지트 라인들(DL1, DL3, ... , DLm)에 상기 제2 읽기 전압을 인가하기 위해서는, 상기 로우 디코우더(55)는 상기 제2 메인 디지트 라인(MDL2)을 선택하여 상기 제2 메인 디지트 라인(MDL2)에 접속된 상기 제1 및 제2 로우 스위칭 트랜지스터들(TR', TR")을 각각 턴온 및 턴오프시킨다. 따라서, 상기 제2 디지트 라인(DL2)에 상기 제1 바이어스 회로(59a)의 출력전압(즉, 상기 제1 읽기 전압)이 선택적으로 인가된다. 이 경우에, 상기 비선택된 디지트 라인들(DL1, DL3, ... , DLm)에 접속된 상기 제1 로우 스위칭 트랜지스터들(TR')은 턴오프되고, 상기 비선택된 디지트 라인들(DL1, DL3, ... , DLm)에 접속된 상기 제2 로우 스위칭 트랜지스터들(TR")은 턴온된다. 따라서, 상기 비선택된 디지트 라인들(DL1, DL3, ... , DLm)에 모두 상기 제2 바이어스 회로(59b)의 출력전압(즉, 상기 제2 읽기 전압)이 인가된다.
결과적으로, 도 8에 보여진 반도체 메모리 소자 역시 도 4 내지 도 6을 참조하여 설명된 읽기 방법들 및 쓰기 방법들의 적용에 적합하다.
이제, 도 9를 참조하여 도 7(또는 도 8)에 보여진 반도체 메모리 소자를 독출 및 프로그램하는 방법들을 설명하기로 한다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 소자를 읽고 쓰는(reading and programming) 구동방법들을 설명하기 위한 타이밍 다이아그램(timing diagram)이다.
먼저, 본 발명의 실시예들에 따른 읽기 방법들을 설명하기로 한다.
도 7(또는 도 8) 및 도 9를 참조하면, 읽기 모드(read mode) 동안 읽기 이네이블 신호(ФREN) 및 쓰기 이네이블 신호(ФWEN)가 각각 하이 상태(high state) 및 로우 상태(low state)를 유지한다. 그 결과, 상기 제1 및 제2 바이어스 라인들(BLN1, BLN2)에 각각 상기 제1 바이어스 회로(59a)의 출력전압(즉, 제1 읽기 전압) 및 상기 제2 바이어스 회로(59b)의 출력전압(Vb; 즉, 제2 읽기 전압)이 인가된다. 또한, 상기 읽기 스위칭 블록(RS)이 턴온되어 상기 비트라인들(BL1, ... , BLn)에 접속된 상기 제2 비트라인 스위칭 블록들(BSW2)을 상기 감지 증폭 블록(SA)에 전기적으로 연결시키고, 상기 쓰기 스위칭 블록(WS)이 턴오프되어 상기 제2 비트라인 드라이버(57b)를 상기 제2 비트라인 스위칭 블록들(BSW2)로부터 전기적으로 차단시킨다(disconnect).
계속해서, 상기 읽기 모드 동안 상기 셀 블록 선택라인들에 셀 블록 선택신호들(ΦBSL)이 인가된다. 구체적으로, 상기 셀 블록 선택라인들중 어느 하나에 하이 상태(high state)의 제1 셀 블록 선택신호(ΦBSL1)가 인가되고, 상기 셀 블록 선택라인들중 비선택된 셀 블록 선택라인들에 로우 상태(low state)의 제2 셀 블록 선택신호(ΦBSL0)가 인가된다. 그 결과, 상기 제1 셀 블록 선택신호(ΦBSL1)가 인가되는 하나의 셀 블록만이 선택된다. 이에 따라, 상기 선택된 셀 블록 내의 모든 셀 블록 스위칭 트랜지스터들(TB)이 턴온되고, 상기 비선택된 셀 블록들 내의 모든 셀 블록 스위칭 트랜지스터들(TB)은 턴오프된다. 또한, 상기 선택된 셀 블록에 접속된 상기 제1 및 제2 비트라인 스위칭 블록들(BSW1, BSW2)이 턴온되어 상기 선택된 셀 블록 내의 상기 비트라인들(BL1, ... , BLn)을 상기 감지 증폭 블록(SA)에 전기적으로 연결시킨다. 이 경우에, 상기 비선택된 셀 블록들에 접속된 상기 제2 비트라인 스위칭 블록들(BSW2)은 턴오프되어 상기 비선택된 셀 블록들 내의 상기 비트라인들(BL1, ... , BLn)을 상기 감지 증폭 블록(SA)으로부터 전기적으로 차단시킨다(disconnect). 결과적으로, 상기 선택된 셀 블록 내의 상기 비트라인들(BL1, .. , BLn)이 선택된다. 이 경우에, 상기 비선택된 셀 블록들 내의 상기 비트라인들(BL1, ... , BLn)은 플로팅된다.
상기 읽기 모드 동안 상기 로우 디코우더(55)는 상기 메인 디지트 라인들에 로우 디코우더 신호들(ΦMDL)을 출력시킨다. 구체적으로, 상기 메인 디지트 라인들중 어느 하나에 하이 상태의 제1 메인 디지트 라인 신호(ΦMDL1)가 인가되고, 상기 메인 디지트 라인들중 비선택된 메인 디지트 라인들에 로우 상태의 제2 메인 디지트 라인 신호(ΦMDL0)가 인가된다. 그 결과, 상기 디지트 라인들중 선택된 하나에 상기 제1 읽기 전압이 인가되고, 상기 디지트 라인들중 비선택된 디지트 라인들에 상기 제2 읽기 전압(Vb)이 인가된다.
이에 더하여, 상기 읽기 모드 동안 상기 워드라인들(WL1, ... , WLm)에 인가되는 워드라인 신호들(ΦWL)은 모두 로우 상태를 유지할 수 있다. 따라서, 상기 읽기 모드 동안 상기 전류 공급라인들(CSL1, ... , CSLi)중 선택된 하나 내로 디지트 라인 전류(IDL), 즉 제1 프로그램 전류가 가해질지라도, 상기 칼럼 스위칭 트랜지스터들(TC1, ... , TCi+1)의 모두가 턴오프되어 상기 디지트 라인들을 상기 전류원 및 전류 싱크로부터 전기적으로 차단시킨다. 그 결과, 상기 제1 및 제2 읽기 전압들이 각각 상기 선택된 디지트 라인 및 상기 비선택된 디지트 라인들에 안정적으로 인가될 수 있다.
상기 읽기 모드 동안 상기 감지 증폭 블록(SA) 내의 모든 감지 증폭기들의 제1 입력단들(상기 비트라인들에 접속된 입력단들)은 상기 제2 바이어스 회로(59b)의 출력전압(Vb; 즉, 상기 제2 읽기 전압)과 동일한 전압을 유지한다. 즉, 상기 읽기 모드 동안 상기 선택된 비트라인들(BL1, ... BLn)에 상기 제2 읽기 전압(Vb)과 동일한 전압을 갖는 비트라인 전압 신호들(bit line voltage signals; ΦBL(V))이 유도된다. 결과적으로, 상기 제1 읽기 전압이 인가되는 상기 선택된 디지트 라인에 접속되고 상기 선택된 셀 블록 내에 위치하는 저항체 셀들(예를 들면, 자기램 셀들)의 데이터들만이 안정적으로 읽혀질 수 있다.
다음에, 본 발명의 실시예들에 따른 프로그램 방법들(쓰기 방법들)을 설명하기로 한다.
도 7(또는 도 8) 및 도 9를 다시 참조하면, 프로그램 모드 동안 상기 읽기 이네이블 신호(ФREN) 및 상기 쓰기 이네이블 신호(ФWEN)는 각각 로우 상태(low state) 및 하이 상태(high state)를 유지한다. 그 결과, 상기 메인 디지트 라인들(MDL1, ... , MDLm)의 모두가 로우 상태를 유지할지라도, 상기 디지트 라인들(DL1, ... , DLm)의 모두는 상기 제1 및 제2 바이어스 회로들(59a, 59b)로부터 전기적으로 차단될 수 있다. 또한, 상기 읽기 스위칭 블록(RS)이 턴오프되어 상기 비트라인들(BL1, ... , BLn)에 접속된 상기 제2 비트라인 스위칭 블록들(BSW2)을 상기 감지 증폭 블록(SA)으로부터 전기적으로 차단시키고, 상기 쓰기 스위칭 블록(WS)이 턴온되어 상기 제2 비트라인 드라이버(57b)를 상기 제2 비트라인 스위칭 블록들(BSW2)에 전기적으로 연결시킨다.
계속해서, 상기 프로그램 모드 동안 상기 셀 블록 선택라인들에 셀 블록 선택신호들(ΦBSL)이 인가된다. 상기 셀 블록 선택신호들(ΦBSL)은 상기 읽기 모드에서 설명된 바와 같이 상기 셀 블록 선택라인들중 어느 하나에 인가되는 상기 제1 셀 블록 선택신호(ΦBSL1) 및 상기 셀 블록 선택라인들중 비선택된 셀 블록 선택라인들에 인가되는 상기 제2 셀 블록 선택신호(ΦBSL0)를 포함한다. 그 결과, 상기 셀 블록들중 어느 하나가 선택되고, 상기 선택된 셀 블록 내의 비트라인들(BL1, ... , BLn)이 상기 제1 및 제2 비트라인 드라이버들(57a, 57b)에 전기적으로 연결된다. 즉, 상기 프로그램 모드 동안, 상기 선택된 셀 블록 내의 비트라인들이 선택되고, 상기 비선택된 셀 블록들 내의 비트라인들은 플로팅된다.
상기 프로그램 모드 동안, 상기 로우 디코우더(55)는 상기 워드라인들에 워드라인 신호들(ΦWL)을 출력시킨다. 구체적으로, 상기 워드라인들중 선택된 하나에 하이 상태의 제1 워드라인 신호(ΦWL1)이 인가되고, 상기 워드라인들중 비선택된 워드라인들에 로우 상태의 제2 워드라인 신호들(ΦWL0)이 인가된다. 그 결과, 상기 선택된 워드라인에 접속된 상기 칼럼 스위칭 트랜지스터들(TC1, ... , TCi+1)이 턴온된다.
상기 프로그램 모드 동안, 상기 제1 칼럼 제어기(51)는 상기 선택된 셀 블록에 접속된 상기 전류 공급라인을 통하여 제1 프로그램 전류(IDL)를 가하고, 상기 제2 칼럼 제어기(53)는 상기 선택된 셀 블록에 접속된 상기 전류 싱크 라인을 상기 제2 칼럼 제어기(53)의 상기 전류 싱크에 전기적으로 연결시킨다. 따라서, 상기 제1 프로그램 전류(IDL)는 상기 선택된 셀 블록 내의 상기 선택된 디지트 라인만을 통하여 흐른다. 그 결과, 상기 제1 프로그램 전류(IDL)는 상기 선택된 셀 블록 내의 상기 선택된 디지트 라인에 접속된 자기램 셀들(RM)의 하드 자계를 발생시킨다. 즉, 상기 비선택된 셀 블록 내의 어떠한 자기램 셀들에도 하드 자계가 가해지지 않는다.
상기 프로그램 모드 동안, 제1 및 제2 비트라인 드라이버들(57a, 57b)은 상기 선택된 비트라인들(BL1, ... , BLn) 내로 비트라인 전류 신호들(ΦBL(I))을 가한다. 상기 비트라인 전류 신호들(ΦBL(I))은 상기 선택된 자기램 셀들의 이지 자계를 발생시키기 위한 제2 프로그램 전류들(IBL)에 해당한다. 결과적으로, 상기 선택된 셀 블록 내의 복수개의 인접한 자기램 셀들이 동시에 프로그램될 수 있다.
도 10은 도 7에 보여진 복수개의 셀 블록들을 포함하는 셀 어레이 영역의 일 부분을 도시한 등가회로도이고, 도 11 및 도 12는 도 10의 등가회로도에 상응하는 평면도들이다. 또한, 도 13은 도 11 및 도 12의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 10, 도 11, 도 12 및 도 13을 참조하면, 반도체 기판(1)의 소정영역에 소자분리막(3)이 제공되어 제1 내지 제4 활성영역들(3a, 3b, 3c, 3d)이 한정된다. 상기 제1 및 제2 활성영역들(3a, 3b)은 상기 제3 및 제4 활성영역들(3c, 3d) 사이에 배치된다. 상기 제3 활성영역(3c)은 제1 셀 블록(BLK1) 및 제2 셀 블록(BLK2) 내에 제공되고, 상기 제4 활성영역(3d)은 상기 제2 셀 블록(BLK2) 및 이에 인접한 제3 셀 블록(BLK3) 내에 제공된다. 결과적으로, 상기 제1 및 제2 활성영역들(3a, 3b)은 상기 제2 셀 블록(BLK2) 내에 제공된다.
상기 제2 셀 블록(BLK2) 내에 상기 제1 및 제2 활성영역들(3a, 3b)의 상부를 가로지르도록 셀 블록 선택라인(7c), 즉 제2 셀 블록 선택라인(도 10의 BSL2)이 제공된다. 또한, 상기 제3 활성영역(3c)의 상부를 가로지르도록 제1 서브 워드라인(7a')이 제공되고, 상기 제4 활성영역(3d)의 상부를 가로지르도록 제2 서브 워드라인(7a")이 제공된다. 이에 더하여, 상기 제3 활성영역(3c)의 상부를 가로지르도록 제3 서브 워드라인(7b')이 제공되고, 상기 제4 활성영역(3d)의 상부를 가로지르도록 제4 서브 워드라인(7b")이 제공된다. 상기 셀 블록 선택라인(7c), 상기 서브 워드라인들(7a', 7a", 7b', 7b")은 상기 활성영역들(3a, 3b, 3c, 3d)로부터 게이트 절연막(5)에 의해 절연된다.
상기 셀 블록 선택라인(7c)의 양 옆에 위치한 상기 제1 활성영역(3a)의 양 단들 내에 각각 소오스 영역(9s) 및 드레인 영역(9d)이 제공된다. 이와 마찬가지로, 상기 셀 블록 선택라인(7c)의 양 옆에 위치한 상기 제2 활성영역(3b)의 양 단들 내에 각각 소오스 영역(도시하지 않음) 및 드레인 영역(도시하지 않음)이 제공된다. 상기 제1 활성영역(3a) 내의 상기 소오스/드레인 영역들(9s, 9d) 및 상기 셀 블록 선택라인(7c)은 셀 블록 스위칭 트랜지스터(TB)를 구성한다. 이와 마찬가지로, 상기 제2 활성영역(3b)에도 상기 셀 블록 선택라인(7c)을 포함하는 또 다른 셀 블록 스위칭 트랜지스터(도시하지 않음)가 제공된다.
상기 셀 블록 스위칭 트랜지스터들(TB)을 갖는 기판 상에 제1 하부 층간절연 막(11)이 제공된다. 상기 제1 하부 층간절연막(11) 상에 제1 및 제2 국부 배선들(13a, 13b)이 제공된다. 상기 제1 국부배선(13a)은 상기 제1 하부 층간절연막(11)을 관통하는 국부배선 콘택홀들(11c)을 통하여 상기 제1 및 제2 서브 워드라인들(7a', 7a")에 전기적으로 접속되고, 상기 제2 국부배선(13b)은 상기 제1 하부 층간절연막(11)을 관통하는 국부배선 콘택홀들(11d)을 통하여 상기 제3 및 제4 서브 워드라인들(7b', 7b")에 전기적으로 접속된다. 상기 제1 및 제2 서브 워드라인들(7a', 7a")과 아울러서 상기 제1 국부배선(13a)은 제1 워드라인(도 10의 WL1)을 구성하고, 상기 제3 및 제4 서브 워드라인들(7b', 7b")과 아울러서 상기 제2 국부배선(13b)은 제2 워드라인(도 10의 WL2)을 구성한다.
더 나아가서, 상기 제1 하부 층간절연막(11) 상에 한 쌍의 전류 공급라인들(13c, 13d)이 제공된다. 상기 전류 공급라인(13c)은 상기 제1 및 제2 셀 블록들(BLK1, BLK2) 사이에 배치되어 상기 제2 셀 블록(BLK2)의 전류 공급라인의 역할을 하고, 상기 전류 공급라인(13d)은 상기 제2 및 제3 셀 블록들(BLK2, BLK3) 사이에 배치되어 상기 제3 셀 블록(BLK3)의 전류 공급라인의 역할을 한다. 즉, 상기 전류 공급라인들(13c, 13d)은 각각 제2 및 제3 전류 공급라인들(도 10의 CSL2 및 CSL3)에 해당한다. 본 발명의 실시예들에 따르면, 상기 제2 전류 공급라인(13c)은 상기 제1 셀 블록(BLK1)의 전류 싱크라인의 역할을 할 수 있고, 상기 제3 전류 공급라인(13d)은 상기 제2 셀 블록(BLK2)의 전류 싱크라인의 역할을 할 수 있다.
상기 제2 전류 공급라인(CSL2)은 상기 제1 하부 층간절연막(11)을 관통하는 콘택홀(11a)을 통하여 상기 제1 및 제2 워드라인들(WL1, WL2) 사이의 상기 제3 활 성영역(3c)에 전기적으로 접속되고, 상기 제3 전류 공급라인(CSL3)은 상기 제1 하부 층간절연막(11)을 관통하는 콘택홀(11b)을 통하여 상기 제1 및 제2 워드라인들(WL1, WL2) 사이의 상기 제4 활성영역(3d)에 전기적으로 접속된다. 상기 제2 및 제3 전류 공급라인들(CSL2, CSL3)은 상기 제1 및 제2 워드라인들(WL1, WL2)의 상부를 가로지르도록 배치된다. 이 경우에, 상기 제2 및 제3 전류 공급라인들(CSL2, CSL3)은 상기 제2 셀 블록 선택라인(BSL2)과 평행할 수 있다.
상기 제2 및 제3 전류 공급라인들(CSL2, CSL3)을 갖는 기판 상에 제2 하부 층간절연막(15)이 제공된다. 상기 제1 및 제2 하부 층간절연막들(11, 15)은 하부 층간절연막(16)을 구성한다. 상기 하부 층간절연막(16) 상에 상기 제2 셀 블록 선택라인(BSL2)의 상부를 가로지르는 제1 및 제2 디지트 라인들(19a, 19b)이 제공된다. 상기 제1 디지트 라인(19a)은 상기 하부 층간절연막(16)을 관통하는 제1 디지트 라인 콘택홀(17a)을 통하여 상기 제1 활성영역(3a)에 형성된 상기 셀 블록 스위칭 트랜지스터(TB)의 드레인 영역(9d)에 전기적으로 접속되고, 상기 제2 디지트 라인(19b)은 상기 하부 층간절연막(16)을 관통하는 제2 디지트 라인 콘택홀(17b)을 통하여 상기 제2 활성영역(3b)에 형성된 상기 셀 블록 스위칭 트랜지스터의 드레인 영역에 전기적으로 접속된다. 또한, 상기 제1 디지트 라인(19a)은 상기 하부 층간절연막(16)을 관통하는 제1 디지트 라인 콘택홀들(17a', 17a")을 통하여 상기 제1 워드라인(WL1)에 인접하고 상기 제2 워드라인(WL2)의 반대편에 위치한 상기 제3 및 제4 활성영역들(3c, 3d)에 전기적으로 접속되고, 상기 제2 디지트 라인(19b)은 상기 하부 층간절연막(16)을 관통하는 제2 디지트 라인 콘택홀들(17b', 17b")을 통하 여 상기 제2 워드라인(WL2)에 인접하고 상기 제1 워드라인(WL1)의 반대편에 위치한 상기 제3 및 제4 활성영역들(3c, 3d)에 전기적으로 접속된다. 상기 제1 및 제2 디지트 라인 콘택홀들(17a', 17a", 17b', 17b")은 도 11에 도시된 바와 같이 상기 셀 블록들(BLK1, BLK2, BLK3) 사이에 배치될 수 있다. 상기 제1 및 제2 디지트 라인 콘택홀들(17a, 17a', 17a", 17b, 17b', 17b")은 콘택 플러그들(18)로 채워질 수도 있다. 상기 제1 및 제2 디지트 라인들(19a, 19b)은 각각 상기 제1 및 제2 워드라인들(WL1, WL2)에 인접하도록 제공될 수 있다.
상기 디지트 라인들(19a, 19b)을 갖는 기판 상에 중간 층간절연막(21)이 제공된다. 상기 중간 층간절연막(21) 상에 복수개의 제1 하부전극 라인들(25a) 및 복수개의 제2 하부전극 라인들(25b)이 제공된다. 상기 제1 하부전극 라인들(25a)은 상기 제1 디지트 라인(19a)과 중첩하도록 제공될 수 있고, 상기 제1 하부전극 라인들(25a)은 각각 상기 셀 블록들(BLK1, BLK2, BLK3) 내에 독립적으로 제공된다. 이와 마찬가지로, 상기 제2 하부전극 라인들(25b)은 상기 제2 디지트 라인(19b)과 중첩하도록 제공될 수 있고, 상기 제2 하부전극 라인들(25b)은 각각 상기 셀 블록들(BLK1, BLK2, BLK3) 내에 독립적으로 제공된다. 상기 제2 셀 블록(BLK2) 내의 상기 제1 하부전극 라인(25a)은 상기 하부 층간절연막(16) 및 상기 중간 층간절연막(21)을 관통하는 제1 하부전극 라인 콘택홀(23a)을 통하여 상기 제1 활성영역(3a)에 형성된 상기 셀 블록 스위칭 트랜지스터(TB)의 상기 소오스 영역(9s)에 전기적으로 접속된다. 이와 마찬가지로, 상기 제2 셀 블록(BLK2) 내의 상기 제2 하부전극 라인(25b)은 상기 하부 층간절연막(16) 및 상기 중간 층간절연막(21)을 관통하는 제2 하부전극 라인 콘택홀(23b)을 통하여 상기 제2 활성영역(3b)에 형성된 상기 셀 블록 스위칭 트랜지스터의 상기 소오스 영역에 전기적으로 접속된다.
상기 각 하부전극 라인(25a 또는 25b) 상에 일차원적으로 배열된 복수개의 저항체 셀들(27; 도 10의 RM)이 제공된다. 상기 저항체 셀들(27)은 상변이 메모리 셀들, 자기램 셀들 또는 저항램 셀들(resistance RAM cells)일 수 있다. 상기 저항체 셀들(27)이 상기 자기램 셀들일 때, 상기 자기램 셀들(27)의 각각은 도 12에 도시된 바와 같이 폭(W) 및 상기 폭(W)보다 큰 길이(L)를 가질 수 있다. 이 경우에, 상기 자기램 셀들(27)은 상기 하부전극 라인들(25a, 25b)에 평행하도록 배열될 수 있다.
상기 저항체 셀들(27)을 갖는 기판은 상부 층간절연막(29)으로 덮여진다. 상기 각 셀 블록(BLK1, BLK2 또는 BLK3) 내의 상기 상부 층간절연막(29) 상에 상기 하부전극 라인들(25a, 25b)의 상부를 가로지르는 복수개의 비트라인들(BL1, ... , BLn)이 제공된다. 상기 저항체 셀들(27)은 각각 상기 비트라인들(BL1, ... , BLn) 및 상기 하부전극 라인들(25a, 25b) 사이의 교차점들에 배치된다. 상기 비트라인들(BL1, ... , BLn)은 상기 상부 층간절연막(29)을 관통하여 상기 저항체 셀들(27)에 전기적으로 접속된다.
도 14는 본 발명의 실시예들에 따른 반도체 소자들(즉, 메모리 소자들)을 채택하는 시스템(100)의 개략적인 블록 다이아그램(schematic block diagram)이다. 상기 시스템(100)은 휴대전화(mobile phone), 엠피쓰리 플레이어(MP3 player), 항 법 시스템(navigation system) 또는 가전제품(household appliance) 등에 해당할 수 있다.
도 14를 참조하면, 상기 시스템(100)은 프로세서(101), 적어도 하나의 메모리 소자(103) 및 입/출력 장치(105)를 포함한다. 상기 프로세서(101), 상기 메모리 소자(103) 및 상기 입/출력 장치(105)는 데이터 버스 라인(data bus line)을 통하여 서로 데이터 통신을 수행한다. 상기 메모리 소자(103)는 도 7(또는 도 8)을 참조하여 설명된 반도체 소자, 즉 램 소자일 수 있다. 이 경우에, 상기 램 소자(103)는 상기 프로세서(101)의 실행을 위한 코드 및 데이터를 저장시키기 위한 메모리 소자에 해당할 수 있다.
이에 더하여, 상기 시스템(100)은 상기 입/출력 장치(105)를 통하여 개인용 컴퓨터 또는 컴퓨터의 네트워크와 같은 다른 시스템과 데이터를 교환할 수 있다.
상술한 바와 같이 본 발명에 따르면, 복수개의 하부전극들중 선택된 하나에 접속된 복수개의 인접한 저항체 셀들 내의 데이터들을 동시에 읽어낸다. 이 경우에, 상기 하부전극들중 비선택된 하부전극들 및 상기 선택된 저항체 셀들에 접속된 비트라인들에 동일한 읽기 전압이 인가된다. 이에 따라, 비선택된 저항체 셀들을 통하여 기생전류가 흐르는 것을 방지할 수 있다.
이에 더하여, 상기 저항체 셀들이 자기램 셀들인 경우에, 상기 복수개의 하부전극들중 선택된 하나에 접속된 복수개의 인접한 자기램 셀들을 동시에 프로그램시킬 수 있다. 이 경우에, 상기 선택된 하부전극에 대응하는 디지트 라인 내로 제1 프로그램 전류를 가하고, 상기 선택된 자기램 셀들에 접속된 복수개의 비트라인들에 제2 프로그램 전류를 가한다. 상기 제2 프로그램 전류는 어떠한 하드 자계의 도움 없이 상기 자기램 셀들을 스위칭시키기 위하여 요구되는 이지 자계들중 최소 이지 자계보다 작은 이지 자계를 발생시켜야 한다. 그러나, 상기 제1 프로그램 전류가 어떠한 이지 자계의 도움 없이 상기 자기램 셀들을 스위칭시키기 위하여 요구되는 최소 하드 자계들보다 큰 하드 자계를 발생시킬지라도, 비선택된 자기램 셀들이 프로그램되는 것을 방지할 수 있다. 결과적으로, 본 발명에 따른 프로그램 방법은 종래의 프로그램 방법에 비하여 프로그램 여유도를 현저히 증가시킬 수 있다.

Claims (53)

  1. 복수개의 도전성 라인들 및 상기 도전성 라인들을 가로지르는 복수개의 비트라인들을 구비하는 반도체 소자를 독출 및 프로그램하는 구동 방법에 있어서, 상기 독출 방법은
    상기 도전성 라인들중 선택된 하나에 제1 읽기 전압을 인가하여 상기 선택된 도전성 라인 및 상기 비트라인들 사이에 배치된 복수개의 교차점 저항체 셀들(cross point resistor cells)을 선택하는 것과,
    상기 도전성 라인들중 비선택된 도전성 라인들(non-selected conductive lines)의 모두에 제2 읽기 전압을 인가하는 것과,
    상기 비트라인들에 상기 제2 읽기 전압을 인가하여 상기 선택된 교차점 저항체 셀들에 각각 전기적으로 접속된 상기 비트라인들을 통하여 흐르는 비트라인 전류들을 동시에 감지하는 것을 포함하는 반도체 소자의 구동 방법.
  2. 제 1 항에 있어서,
    상기 제1 읽기 전압은 상기 제2 읽기 전압보다 높거나 낮은 것을 특징으로 하는 반도체 소자의 구동 방법.
  3. 제 1 항에 있어서,
    상기 제1 읽기 전압 및 상기 제2 읽기 전압중 어느 하나는 접지 전압인 것을 특징으로 하는 반도체 소자의 구동 방법.
  4. 제 1 항에 있어서,
    상기 비트라인 전류들은 상기 선택된 교차점 저항체 셀들 및 상기 선택된 도전성 라인을 통하여 흐르는 것을 특징으로 하는 반도체 소자의 구동 방법.
  5. 제 1 항에 있어서,
    상기 비트라인 전류들은 상기 비트라인들에 각각 전기적으로 접속된 복수개의 감지 증폭기들을 사용하여 동시에 감지되는(sensed) 것을 특징으로 하는 반도체 소자의 구동 방법.
  6. 제 1 항에 있어서,
    상기 교차점 저항체 셀들은 자기램 셀들, 상변이 메모리 셀들 또는 저항램 셀들인 것을 특징으로 하는 반도체 소자의 구동 방법.
  7. 제 6 항에 있어서,
    상기 교차점 저항체 셀들이 상기 자기램 셀들인 경우에, 상기 프로그램 방법은
    상기 도전성 라인들중 선택된 하나 내로 제1 프로그램 전류를 가하여(forcing) 상기 선택된 도전성 라인 및 상기 비트라인들 사이에 배치된 복수개의 교차점 자기램 셀들(cross point MRAM cells)을 선택하는 것과,
    상기 비트라인들 내로 각각 제2 프로그램 전류들을 가하여 상기 선택된 교차점 자기램 셀들 내에 각각 원하는 데이터들을 동시에 저장하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  8. 제 7 항에 있어서,
    상기 비선택된 도전성 라인들 및 상기 비트라인들 사이에 개재된 비선택된 자기램 셀들을 더 포함하되, 상기 비선택된 자기램 셀들 및 상기 선택된 자기램 셀들 모두는 상기 도전성 라인들에 평행하도록 배열된 것을 특징으로 하는 반도체 소자의 구동 방법.
  9. 제 8 항에 있어서,
    상기 제2 프로그램 전류들은 하드 자계의 도움 없이 상기 자기램 셀들을 스위칭시키기 위하여 요구되는 이지 자계들중 최소 이지 자계 보다 약한 프로그램 이지 자계를 생성시키고, 상기 제1 프로그램 전류는 상기 프로그램 이지 자계와 함께 상기 자기램 셀들을 스위칭시키기 위하여 요구되는 프로그램 하드 자계를 생성시키는 것을 특징으로 하는 반도체 소자의 구동 방법.
  10. 복수개의 도전성 라인들 및 상기 도전성 라인들을 가로지르는 복수개의 비트라인들을 구비하는 자기램 소자의 프로그램 방법에 있어서, 상기 프로그램 방법은
    상기 도전성 라인들중 선택된 하나 내로 제1 프로그램 전류를 가하여(forcing) 상기 선택된 도전성 라인 및 상기 비트라인들 사이에 배치된 복수개의 교차점 자기램 셀들(cross point MRAM cells)을 선택하는 것과,
    상기 비트라인들 내로 각각 제2 프로그램 전류들을 가하여 상기 선택된 교차점 자기램 셀들 내에 각각 원하는 데이터들을 동시에 저장하는 것을 포함하는 것을 특징으로 하는 자기램 소자의 프로그램 방법.
  11. 제 10 항에 있어서,
    상기 도전성 라인들중 비선택된 도전성 라인들 및 상기 비트라인들 사이에 개재된 비선택된 자기램 셀들을 더 포함하되, 상기 비선택된 자기램 셀들 및 상기 선택된 자기램 셀들 모두는 상기 도전성 라인들에 평행하도록 형성된 것을 특징으로 하는 자기램 소자의 프로그램 방법.
  12. 제 11 항에 있어서,
    상기 제2 프로그램 전류들은 하드 자계의 도움 없이 상기 자기램 셀들을 스위칭시키기 위하여 요구되는 이지 자계들중 최소 이지 자계 보다 약한 프로그램 이지 자계를 생성시키고, 상기 제1 프로그램 전류는 상기 프로그램 이지 자계와 함께 상기 자기램 셀들을 스위칭시키기 위하여 요구되는 프로그램 하드 자계를 생성시키는 것을 특징으로 하는 자기램 소자의 프로그램 방법.
  13. 복수개의 셀 블록들을 구비하는 반도체 소자를 독출 및 프로그램하는 구동 방법에 있어서, 상기 독출 방법은
    상기 복수개의 셀 블록들에 각각 접속된 복수개의 셀 블록 선택라인들중 선택된 하나에 셀 블록 선택신호를 인가하여 상기 셀 블록들중 하나를 선택하되, 상기 셀 블록들의 각각은 복수개의 비트라인들, 상기 비트라인들을 가로지르는 복수개의 셀 전극라인들, 상기 셀 전극라인들 및 상기 비트라인들 사이에 개재된 복수개의 교차점 저항체 셀들, 상기 셀 전극라인들에 각각 인접한 복수개의 디지트 라인들, 및 상기 디지트 라인들에 각각 접속된 제1 단자들(first terminals) 및 상기 셀 전극라인들에 각각 접속된 제2 단자들을 갖는 복수개의 셀 블록 스위칭 소자들을 구비하고, 상기 디지트 라인들은 연장하여 상기 복수개의 셀 블록들을 가로지르고, 상기 셀 블록 선택라인은 상기 셀 블록 스위칭 소자들의 입력 단자들에 전기적으로 접속되고, 상기 선택된 셀 블록 내의 상기 셀 블록 스위칭 소자들은 상기 셀 블록 선택신호에 의해 턴온되어 상기 셀 전극라인들을 각각 그에 인접한 상기 디지트 라인들에 전기적으로 연결시키고,
    상기 디지트 라인들중 선택된 하나에 제1 읽기 전압을 인가하는 것과,
    상기 디지트 라인들중 비선택된 디지트 라인들에 제2 읽기 전압을 인가하는 것과,
    상기 선택된 셀 블록 내의 상기 비트라인들에 선택적으로 상기 제2 읽기 전압을 인가하여 상기 선택된 비트라인들을 통하여 각각 흐르는 비트라인 전류들을 동시에 감지하는 것을 포함하는 반도체 소자의 구동 방법.
  14. 제 13 항에 있어서,
    상기 셀 블록 선택신호는 상기 셀 블록 선택라인들에 접속된 칼럼 디코우더로부터 공급되고, 상기 셀 블록들중 비선택된 셀 블록들 내의 상기 셀 블록 스위칭 소자들은 턴오프되는 것을 특징으로 하는 반도체 소자의 구동 방법.
  15. 제 13 항에 있어서,
    상기 제1 읽기 전압은 상기 제2 읽기 전압보다 높거나 낮은 것을 특징으로 하는 반도체 소자의 구동 방법.
  16. 제 13 항에 있어서,
    상기 제1 읽기 전압 및 상기 제2 읽기 전압중 어느 하나는 접지 전압인 것을 특징으로 하는 반도체 소자의 구동 방법.
  17. 제 13 항에 있어서,
    상기 비트라인 전류들은 상기 비트라인들에 각각 전기적으로 접속된 복수개의 감지 증폭기들을 사용하여 동시에 감지되는(sensed) 것을 특징으로 하는 반도체 소자의 구동 방법.
  18. 제 13 항에 있어서,
    상기 선택된 디지트 라인 및 상기 비선택된 디지트 라인들에 각각 상기 제1 읽기 전압 및 상기 제2 읽기 전압을 인가하는 것은
    상기 디지트 라인들의 제1 단부들(first ends)에 각각 접속된 제1 단자들 및 상기 제1 읽기 전압을 생성시키는 제1 바이어스 회로의 출력단에 접속된 제2 단자들을 갖는 복수개의 제1 로우 스위칭 소자들중 상기 선택된 디지트 라인에 접속된 상기 제1 로우 스위칭 소자를 선택적으로 턴온시키는 것과,
    상기 디지트 라인들의 제2 단부들에 접속된 제1 단자들 및 상기 제2 읽기 전압을 생성시키는 제2 바이어스 회로의 출력단에 접속된 제2 단자들을 갖는 복수개의 제2 로우 스위칭 소자들중 상기 선택된 디지트 라인에 접속된 상기 제2 로우 스위칭 소자를 선택적으로 턴오프시키는 것과,
    상기 비선택된 디지트 라인들에 접속된 상기 제1 로우 스위칭 소자들을 턴오프시키는 것과,
    상기 비선택된 디지트 라인들에 접속된 상기 제2 로우 스위칭 소자들을 턴온시키는 것을 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  19. 제 18 항에 있어서,
    상기 제1 및 제2 로우 스위칭 소자들은 로우 디코우더의 출력단들에 접속된 메인 디지트 라인들을 통하여 공급되는 신호들에 의해 턴온 또는 턴오프되는 것을 특징으로 하는 반도체 소자의 구동 방법.
  20. 제 13 항에 있어서,
    상기 교차점 저항체 셀들은 자기램 셀들, 상변이 메모리 셀들 또는 저항램 셀들인 것을 특징으로 하는 반도체 소자의 구동 방법.
  21. 제 20 항에 있어서,
    상기 교차점 저항체 셀들이 상기 자기램 셀들인 경우에, 상기 프로그램 방법은
    상기 셀 블록 선택라인들중 어느 하나에 상기 셀 블록 선택신호를 인가하여 상기 셀 블록들중 어느 하나를 선택하는 것과,
    상기 선택된 셀 블록 내의 상기 복수개의 디지트 라인들중 선택된 하나 내로 제1 프로그램 전류를 선택적으로 가하여(forcing) 상기 선택된 디지트 라인에 접속되고 상기 선택된 셀 블록 내의 위치하는 상기 교차점 자기램 셀들(cross point magnetic RAM cells)을 선택하되, 상기 제1 프로그램 전류는 상기 선택된 셀 블록 내의 상기 디지트 라인들의 제1 단부들에 전기적으로 접속된 전류원(current source)으로부터 상기 선택된 셀 블록 내의 상기 디지트 라인들의 제2 단부들에 전기적으로 접속된 전류 싱크를 향하여 흐르고,
    상기 선택된 셀 블록 내의 상기 비트라인들 내로 각각 제2 프로그램 전류들을 가하여 상기 선택된 교차점 자기램 셀들 내에 각각 원하는 데이터들을 동시에 저장하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  22. 제 21 항에 있어서,
    상기 교차점 자기램 셀들의 모두는 상기 디지트 라인들에 평행하도록 배열된 것을 특징으로 하는 반도체 소자의 구동 방법.
  23. 제 22 항에 있어서,
    상기 제2 프로그램 전류들은 하드 자계의 도움 없이 상기 자기램 셀들을 스위칭시키기 위하여 요구되는 이지 자계들중 최소 이지 자계 보다 약한 프로그램 이지 자계를 생성시키고, 상기 제1 프로그램 전류는 상기 프로그램 이지 자계와 함께 상기 자기램 셀들을 스위칭시키기 위하여 요구되는 프로그램 하드 자계를 생성시키는 것을 특징으로 하는 반도체 소자의 구동 방법.
  24. 제 21 항에 있어서,
    상기 제1 프로그램 전류를 가하는 동안 상기 디지트 라인들중 비선택된 디지트 라인들은 플로팅되는 것을 특징으로 하는 반도체 소자의 구동 방법.
  25. 제 21 항에 있어서,
    상기 선택된 디지트 라인 내로 상기 제1 프로그램 전류를 선택적으로 가하는 것은
    상기 선택된 셀 블록 내의 상기 디지트 라인들의 상기 제1 단부들에 각각 접속된 제1 단자들 및 상기 전류원에 접속된 제2 단자들을 갖는 복수개의 제1 칼럼 스위칭 소자들중 상기 선택된 디지트 라인에 접속된 상기 제1 칼럼 스위칭 소자를 턴온시키는 것과,
    상기 선택된 셀 블록 내의 상기 디지트 라인들의 상기 제2 단부들에 각각 접속된 제1 단자들 및 상기 전류 싱크에 접속된 제2 단자들을 갖는 복수개의 제2 칼럼 스위칭 소자들중 상기 선택된 디지트 라인들에 접속된 상기 제2 칼럼 스위칭 소자를 턴온시키는 것과,
    상기 디지트 라인들중 비선택된 디지트 라인들에 접속된 상기 제1 및 제2 칼럼 스위칭 소자들을 턴오프시키는 것을 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  26. 제 25 항에 있어서,
    상기 칼럼 스위칭 소자들은 상기 칼럼 스위칭 소자들의 입력 단자들에 각각 접속된 복수개의 워드라인들을 통하여 공급되는 전기적 신호들에 의해 턴온되거나 턴오프되되, 상기 워드라인들은 상기 셀 블록들을 가로지르도록 배치된 것을 특징으로 하는 반도체 소자의 구동 방법.
  27. 제 26 항에 있어서,
    상기 워드라인들을 통하여 공급되는 상기 전기적 신호들은 로우 디코우더로부터 생성되는 것을 특징으로 하는 반도체 소자의 구동 방법.
  28. 제 21 항에 있어서,
    상기 제2 프로그램 전류들은 상기 비트라인들의 제1 단부들에 전기적으로 접속된 제1 비트라인 드라이버 및 상기 비트라인들의 제2 단부들에 전기적으로 접속된 제2 비트라인 드라이버로부터 공급되는 것을 특징으로 하는 반도체 소자의 구동 방법.
  29. 복수개의 셀 블록들을 구비하는 자기램 소자의 프로그램 방법에 있어서, 상기 프로그램 방법은
    상기 복수개의 셀 블록들에 각각 접속된 복수개의 셀 블록 선택라인들중 선택된 하나에 셀 블록 선택신호를 인가하여 상기 셀 블록들중 하나를 선택하되, 상기 셀 블록들의 각각은 복수개의 비트라인들, 상기 비트라인들을 가로지르는 복수개의 셀 전극라인들, 상기 셀 전극라인들 및 상기 비트라인들 사이에 개재된 복수개의 교차점 자기램 셀들(cross point MRAM cells), 상기 셀 전극라인들에 각각 인접한 복수개의 디지트 라인들, 상기 디지트 라인들에 각각 접속된 제1 단자들 및 상기 셀 전극라인들에 각각 접속된 제2 단자들을 갖는 복수개의 셀 블록 스위칭 소자들, 및 상기 디지트 라인들에 각각 인접한 복수개의 워드라인들을 구비하고, 상기 디지트 라인들 및 상기 워드라인들은 연장하여 상기 복수개의 셀 블록들을 가로지르고,
    상기 선택된 셀 블록 내의 상기 복수개의 디지트 라인들중 선택된 하나 내로 제1 프로그램 전류를 선택적으로 가하여(forcing) 상기 선택된 디지트 라인에 접속 되고 상기 선택된 셀 블록 내에 위치하는 상기 교차점 자기램 셀들을 선택하되, 상기 제1 프로그램 전류는 상기 선택된 셀 블록 내의 상기 디지트 라인들의 제1 단부들에 접속된 전류원(current source)으로부터 상기 선택된 셀 블록 내의 상기 디지트 라인들의 제2 단부들에 접속된 전류 싱크(current sink)를 향하여 흐르고,
    상기 선택된 셀 블록 내의 상기 비트라인들 내로 각각 제2 프로그램 전류들을 가하여 상기 선택된 교차점 자기램 셀들 내에 각각 원하는 데이터들을 동시에 저장하는 것을 포함하는 것을 특징으로 하는 자기램 소자의 프로그램 방법.
  30. 제 29 항에 있어서,
    상기 교차점 자기램 셀들의 모두는 상기 디지트 라인들에 평행하도록 배열된 것을 특징으로 하는 자기램 소자의 프로그램 방법.
  31. 제 30 항에 있어서
    상기 제2 프로그램 전류들은 하드 자계의 도움 없이 상기 자기램 셀들을 스위칭시키기 위하여 요구되는 이지 자계들중 최소 이지 자계 보다 약한 프로그램 이지 자계를 생성시키고, 상기 제1 프로그램 전류는 상기 프로그램 이지 자계와 함께 상기 자기램 셀들을 스위칭시키기 위하여 요구되는 프로그램 하드 자계를 생성시키는 것을 특징으로 하는 자기램 소자의 프로그램 방법.
  32. 제 29 항에 있어서,
    상기 제1 프로그램 전류를 가하는 동안 상기 디지트 라인들중 비선택된 디지트 라인들은 플로팅되는 것을 특징으로 하는 자기램 소자의 프로그램 방법.
  33. 제 29 항에 있어서,
    상기 선택된 디지트 라인 내로 상기 제1 프로그램 전류를 선택적으로 가하는 것은
    상기 선택된 셀 블록 내의 상기 디지트 라인들의 상기 제1 단부들에 각각 접속된 제1 단자들, 상기 전류원에 접속된 제2 단자들 및 상기 워드라인들에 각각 접속된 입력 단자들을 갖는 복수개의 제1 칼럼 스위칭 소자들중 상기 선택된 디지트 라인에 접속된 상기 제1 칼럼 스위칭 소자를 턴온시키는 것과,
    상기 선택된 셀 블록 내의 상기 디지트 라인들의 상기 제2 단부들에 각각 접속된 제1 단자들, 상기 전류 싱크에 접속된 제2 단자들 및 상기 워드라인들에 각각 접속된 입력 단자들을 갖는 복수개의 제2 칼럼 스위칭 소자들중 상기 선택된 디지트 라인들에 접속된 상기 제2 칼럼 스위칭 소자를 턴온시키는 것과,
    상기 디지트 라인들중 비선택된 디지트 라인들에 접속된 상기 제1 및 제2 칼럼 스위칭 소자들을 턴오프시키는 것을 포함하는 것을 특징으로 하는 자기램 소자의 프로그램 방법.
  34. 제 33 항에 있어서,
    상기 제1 및 제2 칼럼 스위칭 소자들은 상기 워드라인들을 통하여 로우 디코 우더로부터 공급되는 전기적 신호들에 의해 턴온되거나 턴오프되는 것을 특징으로 하는 자기램 소자의 프로그램 방법.
  35. 제 29 항에 있어서,
    상기 제2 프로그램 전류들은 상기 비트라인들의 제1 단부들에 전기적으로 접속된 제1 비트라인 드라이버 및 상기 비트라인들의 제2 단부들에 전기적으로 접속된 제2 비트라인 드라이버로부터 공급되는 것을 특징으로 하는 자기램 소자의 프로그램 방법.
  36. 복수개의 셀 블록들을 구비하는 반도체 소자에 있어서, 상기 셀 블록들의 각각은
    복수개의 비트라인들;
    상기 비트라인들을 가로지르는 복수개의 셀 전극라인들;
    상기 비트라인들 및 상기 셀 전극라인들 사이의 교차점들에 제공되되, 그들의 각각은 상기 비트라인들중 어느 하나에 접속된 제1 단자 및 상기 셀 전극라인들중 어느 하나에 접속된 제2 단자를 갖는 복수개의 저항체 셀들;
    상기 셀 전극라인들에 각각 대응하는 복수개의 디지트 라인들;
    상기 디지트 라인들에 각각 전기적으로 접속된 복수개의 제1 단자들 및 상기 셀 전극라인들에 각각 전기적으로 접속된 복수개의 제2 단자들을 갖는 복수개의 셀 블록 스위칭 소자들; 및
    상기 셀 블록 스위칭 소자들의 입력단자들에 전기적으로 접속된 셀 블록 선택라인을 포함하되, 상기 복수개의 셀 블록들은 상기 디지트 라인들을 공유하는 것을 특징으로 하는 반도체 소자.
  37. 제 36 항에 있어서,
    상기 셀 블록들의 상기 셀 블록 선택라인들에 접속되어 상기 셀 블록 선택라인들중 어느 하나를 선택하는 셀 블록 선택신호를 생성하는 제1 칼럼 제어기;
    상기 복수개의 디지트 라인들에 접속되어 상기 디지트 라인들중 하나에 선택적으로 제1 읽기 전압을 인가하고 상기 디지트 라인들중 비선택된 디지트 라인들에 제2 읽기 전압을 인가하는 로우 제어기; 및
    상기 셀 블록들의 상기 비트라인들에 접속되어 상기 셀 블록들중 선택된 하나의 상기 비트라인들에 상기 제2 읽기 전압을 인가하고 상기 선택된 셀 블록의 상기 비트라인들을 통하여 흐르는 비트라인 전류들을 동시에 감지하는 감지 증폭 블록을 더 포함하는 것을 특징으로 하는 반도체 소자.
  38. 제 37 항에 있어서,
    상기 제1 및 제2 읽기 전압들중 어느 하나는 접지 전압인 것을 특징으로 하는 반도체 소자.
  39. 제 37 항에 있어서, 상기 로우 제어기는
    로우 디코우더;
    상기 로우 디코더의 출력 신호에 따라 상기 디지트 라인들중 선택된 하나에 제1 읽기 전압을 인가하는 제1 로우 바이어스 유니트; 및
    상기 로우 디코더의 출력 신호에 따라 상기 디지트 라인들중 비선택된 디지트 라인들에 제2 읽기 전압을 인가하는 제2 로우 바이어스 유니트를 포함하는 것을 특징으로 하는 반도체 소자.
  40. 제 39 항에 있어서,
    상기 제1 로우 바이어스 유니트는
    제1 읽기 전압을 생성시키는 제1 바이어스 회로; 및
    상기 디지트 라인들의 제1 단부들에 각각 접속된 복수개의 제1 단자들 및 상기 제1 바이어스 회로의 출력단에 접속된 복수개의 제2 단자들을 갖는 복수개의 제1 로우 스위칭 소자들을 포함하되, 상기 제1 로우 스위칭 소자들의 입력단들은 각각 복수개의 메인 디지트 라인들을 통하여 상기 로우 디코우더의 출력단들에 접속되고,
    상기 제2 로우 바이어스 유니트는
    제2 읽기 전압을 생성시키는 제1 바이어스 회로;
    상기 디지트 라인들의 제2 단부들에 각각 접속된 복수개의 제1 단자들 및 상기 제2 바이어스 회로의 출력단에 접속된 복수개의 제2 단자들을 갖는 복수개의 제2 로우 스위칭 소자들; 및
    상기 제2 로우 스위칭 소자들의 입력단들에 각각 접속된 출력단들을 복수개의 인버터들을 포함하되, 상기 인버터들의 입력단들은 각각 상기 로우 디코우더의 출력단들에 접속되는 것을 특징으로 하는 반도체 소자.
  41. 제 39 항에 있어서,
    상기 제1 로우 바이어스 유니트는
    제1 읽기 전압을 생성시키는 제1 바이어스 회로;
    상기 디지트 라인들의 제1 단부들에 각각 접속된 복수개의 제1 단자들 및 상기 제1 바이어스 회로의 출력단에 접속된 복수개의 제2 단자들을 갖는 복수개의 제1 로우 스위칭 소자들;
    상기 제1 로우 스위칭 소자들의 입력단들에 각각 접속된 복수개의 출력단들을 갖는 복수개의 제1 엔드 게이트들(first AND gates)을 포함하되, 상기 제1 엔드 게이트들의 제1 입력단들은 각각 복수개의 메인 디지트 라인들을 통하여 상기 디코우더의 출력단들에 접속되고, 상기 제1 엔드 게이트들의 제2 입력단들은 리드 이네이블 신호단(read enable signal terminal)에 접속되고,
    상기 제2 로우 바이어스 유니트는
    제2 읽기 전압을 생성시키는 제2 바이어스 회로;
    상기 디지트 라인들의 제2 단부들에 각각 접속된 복수개의 제1 단자들 및 상기 제2 바이어스 회로의 출력단에 접속된 복수개의 제2 단자들을 갖는 복수개의 제2 로우 스위칭 소자들;
    상기 제2 로우 스위칭 소자들의 입력단들에 각각 접속된 출력단들을 갖는 복수개의 제2 엔드 게이트들; 및
    상기 제2 엔드 게이트들의 제1 입력단들에 각각 접속된 출력단들을 갖는 복수개의 인버터들을 포함하되, 상기 인버터들의 입력단들은 각각 상기 로우 디코우더의 출력단들에 접속되고, 상기 제2 엔드 게이트들의 제2 입력단들은 상기 리드 이네이블 신호단(read enable signal terminal)에 접속되는 것을 특징으로 하는 반도체 소자.
  42. 제 36 항에 있어서,
    상기 복수개의 디지트 라인들에 각각 대응하는 복수개의 워드라인들;
    상기 셀 블록들에 각각 대응하는 복수개의 전류 공급 라인들 및 상기 셀 블록들에 각각 대응하는 복수개의 전류 싱크 라인들로 구성되는 전류 라인들;
    상기 전류 공급라인들 및 상기 셀 블록 선택라인들에 접속되되, 상기 셀 블록들중 선택된 어느 하나에 접속된 상기 전류 공급라인 및 상기 셀 블록 선택라인에 각각 제1 프로그램 전류 및 셀 블록 선택신호를 제공하는 제1 칼럼 제어기;
    상기 전류 싱크 라인들에 접속되어 상기 선택된 셀 블록에 접속된 상기 전류 싱크 라인을 선택하는 제2 칼럼 제어기;
    상기 디지트 라인들 및 상기 전류 라인들의 교차점들에 각각 제공되되, 그들의 각각은 상기 디지트 라인들중 어느 하나에 접속된 제1 단자들, 상기 전류 라인들중 어느 하나에 접속된 제2 단자들 및 상기 워드라인들중 어느 하나에 접속된 입 력 단자를 갖는 복수개의 칼럼 스위칭 소자들; 및
    상기 각 셀 블록의 상기 비트라인들의 제1 단부들 및 제2 단부들에 각각 접속되어 제2 프로그램 전류를 발생시키는 제1 및 제2 비트라인 드라이버들을 더 포함하되, 상기 제1 및 제2 비트라인 드라이버들은 양 방향(bi-directional) 전류 드라이버들인 것을 특징으로 하는 반도체 소자.
  43. 복수개의 셀 블록 영역들을 갖는 반도체 메모리 소자의 셀 어레이 영역에 있어서, 상기 셀 블록 영역들의 각각은
    반도체 기판의 소정영역에 형성되어 제1 내지 제2 활성영역들을 한정하는 소자분리막;
    상기 제1 및 제2 활성영역들의 상부를 가로지르는 셀 블록 선택라인;
    상기 셀 블록 선택라인을 갖는 기판을 덮는 하부 층간절연막;
    상기 하부 층간절연막 상에 배치되고 상기 셀 블록 선택라인의 일 측에 인접한 상기 제1 및 제2 활성영역들에 각각 전기적으로 접속된 제1 및 제2 디지트 라인들;
    상기 디지트 라인들 및 상기 하부 층간절연막을 덮는 중간 층간절연막;
    상기 중간 층간절연막 상에 배치되고 상기 셀 블록 선택라인의 타 측에 인접한 상기 제1 및 제2 활성영역들에 각각 전기적으로 접속된 제1 및 제2 전극라인들;
    상기 전극 라인들 및 상기 중간 층간절연막을 덮는 상부 층간절연막;
    상기 상부 층간절연막 상에 배치되고 상기 전극 라인들의 상부를 가로지르는 복수개의 비트라인들; 및
    상기 비트라인들 및 상기 전극라인들 사이의 교차점들에 배치되고, 그들의 각각은 상기 비트라인들중 어느 하나와 상기 전극라인들중 어느 하나에 전기적으로 접속된 복수개의 저항체 셀들을 포함하는 반도체 메모리 소자의 셀 어레이 영역.
  44. 제 43 항에 있어서,
    상기 제1 및 제2 디지트 라인들은 셀 블록 선택라인의 상부를 가로지르도록 배치된 것을 특징으로 하는 반도체 메모리 소자의 셀 어레이 영역.
  45. 제 43 항에 있어서,
    상기 제1 및 제2 전극라인들은 각각 상기 제1 및 제2 디지트 라인들의 상부에 제공되어 상기 제1 및 제2 디지트 라인들에 평행한 것을 특징으로 하는 반도체 메모리 소자의 셀 어레이 영역.
  46. 제 43 항에 있어서,
    상기 제1 및 제2 디지트 라인들은 연장하여 상기 복수개의 셀 블록 영역들을 가로지르고, 상기 제1 및 제2 전극라인들은 상기 각 셀 블록 영역 내에 배치된 것을 특징으로 하는 반도체 메모리 소자의 셀 어레이 영역.
  47. 제 43 항에 있어서,
    상기 저항체 셀들은 상변이 메모리 셀들, 자기램 셀들 또는 저항램 셀들인 것을 특징으로 하는 반도체 메모리 소자의 셀 어레이 영역.
  48. 제 47 항에 있어서,
    상기 저항체 셀들이 상기 자기램 셀들인 경우에, 상기 자기램 셀들은 상기 전극 라인들에 평행하도록 배열된 것을 특징으로 하는 반도체 메모리 소자의 셀 어레이 영역.
  49. 제 43 항에 있어서,
    상기 소자분리막에 의해 상기 반도체 기판에 한정된 제3 및 제4 활성영역들;
    상기 제3 및 제4 활성영역들의 상부를 가로지르되, 상기 하부 층간절연막으로 덮여진 제1 워드라인;
    상기 제3 및 제4 활성영역들의 상부를 가로지르되, 상기 하부 층간절연막으로 덮여진 제2 워드라인;
    상기 하부 층간절연막 내에 배치되고 상기 제1 및 제2 워드라인들 사이의 상기 제3 활성영역에 전기적으로 접속된 제1 전류 라인; 및
    상기 하부 층간절연막 내에 배치되고 상기 제1 및 제2 워드라인들 사이의 상기 제4 활성영역에 전기적으로 접속된 제2 전류 라인을 더 포함하되,
    상기 제1 디지트 라인은 상기 하부 층간절연막을 관통하는 제1 디지트 라인 콘택홀들을 통하여 상기 제1 워드라인에 인접하면서 상기 제2 워드라인의 반대편에 위치한 상기 제3 및 제4 활성영역들에 전기적으로 접속되고, 상기 제2 디지트 라인은 상기 하부 층간절연막을 관통하는 제2 디지트 라인 콘택홀들을 통하여 상기 제2 워드라인에 인접하면서 상기 제1 워드라인의 반대편에 위치한 상기 제3 및 제4 활성영역들에 전기적으로 접속되고,
    상기 제1 및 제2 디지트 라인 콘택홀들은 상기 셀 블록 영역들 사이에 배치되는 것을 특징으로 하는 반도체 메모리 소자의 셀 어레이 영역.
  50. 제 49 항에 있어서,
    상기 제1 및 제2 워드라인들은 상기 연장하여 상기 복수개의 셀 블록 영역들을 가로지르되, 상기 디지트 라인들은 상기 워드라인들에 평행한 것을 특징으로 하는 반도체 메모리 소자의 셀 어레이 영역.
  51. 프로세서, 상기 프로세서와 데이터 통신을 수행하는 입/출력 장치(input/output device), 및 상기 프로세서와 데이터 통신을 수행하는 메모리 소자를 구비하되, 상기 메모리 소자는 복수개의 셀 블록들을 갖는 시스템에 있어서, 상기 복수개의 셀 블록들의 각각은
    복수개의 비트라인들;
    상기 비트라인들을 가로지르는 복수개의 셀 전극라인들;
    상기 비트라인들 및 상기 셀 전극라인들 사이의 교차점들에 제공되되, 그들의 각각은 상기 비트라인들중 어느 하나에 접속된 제1 단자 및 상기 셀 전극라인들 중 어느 하나에 접속된 제2 단자를 갖는 복수개의 저항체 셀들;
    상기 셀 전극라인들에 각각 대응하는 복수개의 디지트 라인들;
    상기 디지트 라인들에 각각 전기적으로 접속된 복수개의 제1 단자들 및 상기 셀 전극라인들에 각각 전기적으로 접속된 복수개의 제2 단자들을 갖는 복수개의 셀 블록 스위칭 소자들; 및
    상기 셀 블록 스위칭 소자들의 입력단자들에 전기적으로 접속된 셀 블록 선택라인을 포함하되, 상기 복수개의 셀 블록들은 상기 디지트 라인들을 공유하는 것을 특징으로 하는 시스템.
  52. 제 51 항에 있어서,
    상기 셀 블록들의 상기 셀 블록 선택라인들에 접속되어 상기 셀 블록 선택라인들중 어느 하나를 선택하는 셀 블록 선택신호를 생성하는 제1 칼럼 제어기;
    상기 복수개의 디지트 라인들에 접속되어 상기 디지트 라인들중 하나에 선택적으로 제1 읽기 전압을 인가하고 상기 디지트 라인들중 비선택된 디지트 라인들에 제2 읽기 전압을 인가하는 로우 제어기; 및
    상기 셀 블록들의 상기 비트라인들에 접속되어 상기 셀 블록들중 선택된 하나의 상기 비트라인들에 상기 제2 읽기 전압을 인가하고 상기 선택된 셀 블록의 상기 비트라인들을 통하여 흐르는 비트라인 전류들을 동시에 감지하는 감지 증폭 블록을 더 포함하는 것을 특징으로 하는 시스템.
  53. 제 51 항에 있어서,
    상기 복수개의 디지트 라인들에 각각 대응하는 복수개의 워드라인들;
    상기 셀 블록들에 각각 대응하는 복수개의 전류 공급 라인들 및 상기 셀 블록들에 각각 대응하는 복수개의 전류 싱크 라인들로 구성되는 전류 라인들;
    상기 전류 공급라인들 및 상기 셀 블록 선택라인들에 접속되되, 상기 셀 블록들중 선택된 어느 하나에 접속된 상기 전류 공급라인 및 상기 셀 블록 선택라인에 각각 제1 프로그램 전류 및 셀 블록 선택신호를 제공하는 제1 칼럼 제어기;
    상기 전류 싱크 라인들에 접속되어 상기 선택된 셀 블록에 접속된 상기 전류 싱크 라인을 선택하는 제2 칼럼 제어기;
    상기 디지트 라인들 및 상기 전류 라인들의 교차점들에 각각 제공되되, 그들의 각각은 상기 디지트 라인들중 어느 하나에 접속된 제1 단자들, 상기 전류 라인들중 어느 하나에 접속된 제2 단자들 및 상기 워드라인들중 어느 하나에 접속된 입력 단자를 갖는 복수개의 칼럼 스위칭 소자들; 및
    상기 각 셀 블록의 상기 비트라인들의 제1 단부들 및 제2 단부들에 각각 접속되어 제2 프로그램 전류를 발생시키는 제1 및 제2 비트라인 드라이버들을 더 포함하되, 상기 제1 및 제2 비트라인 드라이버들은 양 방향(bi-directional) 전류 드라이버들인 것을 특징으로 하는 시스템.
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