KR20070048803A - 집적 회로 구조물 내의 다중 깊이 ｓｔｉ 트렌치 - Google Patents

집적 회로 구조물 내의 다중 깊이 ｓｔｉ 트렌치 Download PDF

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KR20070048803A
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거테즈 샌드후
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Abstract

먼저, 폭은 다양하게 하되, 깊이는 제1 깊이가 되도록 트렌치들을 기판에 형성함으로써, 집적 회로 장치 내부에 다중 트렌치 깊이들(multiple trnch depths)이 형성된다. 유전체 층의 형성은 트렌치들 중 일부를 충전 또는 폐쇄시키지만, 폭이 넓은 다른 트렌치들은 개방된 채 남게 할 수 있다. 이후, 유전체 재료의 일부의 제거는 상기 개방된 트렌치들의 바닥을 노출시키지만 나머지 트렌치들은 충전된 채 남겨지도록 맞추어질 수 있다. 이후, 하방 기판의 노출 부분들의 제거는 후속적으로 충전될 수 있는 개방된 트렌치들을 선택적으로 더 깊게 하는데 사용될 수 있다. 이러한 방법은 후속적인 마스킹을 필요로 하지 않으면서 다양한 깊이의 트렌치들을 형성하는 데 사용될 수 있다.
집적 회로, 메모리 어레이, STI(shallow trench isolation)

Description

집적 회로 구조물 내의 다중 깊이 ＳＴＩ 트렌치{MULTIPLE-DEPTH STI TRENCHES IN INTEGRATED CIRCUIT FABRICATION}
본 발명은 일반적으로 집적 회로 장치에 관한 것으로서, 특히 집적 회로 장치 내 다중 깊이 STI(shallow trench isolation; 얕은 트렌치 분리) 트렌치들의 형성에 관한 것이다.
메모리 장치들은 전형적으로 컴퓨터 내의 내부 저장 영역으로서 제공된다. 메모리라는 용어는 집적 회로 칩들의 형태로 나오는 데이터 기억 장치(data storage)를 가리키는 것이다. 일반적으로, 메모리 장치들은 데이터 저장을 위한 메모리 셀 어레이(array of memory cells)와, 외부 어드레스에 응답하여 메모리 셀 어레이를 액세스하기 위해 상기 메모리 셀 어레이에 연결되는 로우 및 컬럼 디코더 회로들(row and column decoder circuits)을 포함한다.
메모리는 몇 가지 상이한 유형들이 있다. 그 중 한 유형이 DRAM(dynamic random access memory; 동적 랜덤 액세스 메모리)이다. 이는 전형적으로 컴퓨터 환경에서 메인 메모리로 사용된다. DRAM 메모리 셀은 보통 캐패시터에 연결되는 액세스 트랜지스터(access transistor)로 형성된다. 캐패시터에 저장된 전하가 메모리 셀의 데이터 값을 정의한다. DRAM은 일반적으로 휘발성(volatile)인데, 이는 자신의 컨텐츠(contents)를 유지하기 위해서는 전기가 끊임없이 일정하게(steady) 흘러야 한다는 것을 의미한다. 전원이 꺼짐과 동시에, DRAM 내에 있던 모든 데이터는 손실된다. 그러나, 높은 메모리 밀도와 빠른 액세스 시간을 제공하기 때문에 여전히 인기가 있다.
다른 메모리 유형은 플래쉬 메모리(flash memory)로 알려져 있는 비휘발성(non-volatile) 메모리이다. 플래쉬 메모리는 블럭(block) 단위로 소거되고 재프로그램될 수 있는 EEPROM(electrically-erasable programmable read-only memory; 전기적 소거 및 프로그램 가능 읽기 전용 메모리) 한 유형이다. 근래의 많은 개인용 컴퓨터들(PC)은 필요할 경우 쉽게 업데이트될 수 있도록 자신의 BIOS를 플래쉬 메모리 칩상에 저장시킨다. 이러한 BIOS는 종종 플래쉬 BIOS로 불린다. 플래쉬 메모리는 무선 전자 장치들에도 널리 사용되는데, 이는 제조자(manufacturer)로 하여금 통신 프로토콜이 새롭게 표준화될 때마다 그 새로운 통신 프로토콜을 지원하고 특성 향상(enhanced features)을 위해 원격으로 장치를 업그레이드할 수 있는 능력을 제공하는 것을 가능하게 하기 때문이다.
전형적인 플래시 메모리는 로우 컬럼 방식으로(in row and column fashion) 배열된 복수의 메모리 셀들을 포함하는 메모리 어레이(memory array)를 포함한다. 각각의 메모리 셀들은 전하를 홀드(hold)할 수 있는 부동 게이트 전계 효과 트랜지스터(floating-gate field-effect transistor)를 포함한다. 상기 셀들은 보통 블럭 단위로 그룹화된다. 한 블럭 내에 있는 각각의 셀들은 부동 게이트를 충전시킴으로써 무작위로 전기적으로 프로그램될 수 있다. 블럭 소거 동작(block erase operation)에 의해 전하가 부동 게이트로부터 제거될 수 있다. 셀 내의 데이터는 부동 게이트에 전하가 존재하느냐 또는 존재하지 않느냐에 따라 결정된다.
전형적으로 플래쉬 메모리는 NOR 플래쉬와 NAND 플래쉬로 알려진 두 개의 기본 아키텍처(architecture) 중 하나를 이용한다. 이 명칭은 장치들을 판독하는데 사용되는 로직(logic)으로부터 유래한 것이다. NOR 플래쉬 아키텍처에서, 메모리 셀의 컬럼은 비트 라인에 연결된 각각의 메모리 셀과 병렬로 연결된다. NAND 플래쉬 아키텍처에서, 메모리 셀의 컬럼은 비트 라인에 연결된 컬럼의 제1 메모리 셀과만 직렬로 연결된다.
다른 집적 회로 장치 제조자들 뿐 아니라, 메모리 장치 제조자들도 장치의 사이즈를 줄이고자 계속해서 노력하고 있다. 장치들이 작아지면 생산성이 높아지고 전력 소비가 감소하게 된다. 그러나, 장치 사이즈가 작아질수록 장치 내에서의 분리(isolation)가 더욱 중요한 문제로 부각된다. 이는 온칩(on-chip)에서 이용되는 고전압 때문에 특히 플래쉬 메모리 아키텍처에서 두드러진다.
얕은 트렌치 분리(STI)는 전계 분리를 제공하기 위해 반도체 제조에 있어서 통상적으로 사용되어 왔다. 장치들의 스케일(scale)이 현저히 작아지고 트렌치들의 폭이 좁아질수록, 트렌치들의 유전체 충전(dielectric filling)은 더 어려워진다. 그 결과, 종종 트렌치 깊이를 줄여 트렌치의 종횡비(aspect ratio)를 낮추어줌으로써 충전하기 쉽게 만든다. 그러나, 주변부(periphery)에 있는 액티브 영역들(active areas) 간의 전계 분리를 위해서는 종종 특정 트렌치 깊이가 유지될 필요가 있다.
전술한 이유들 및 당업자라면 본 명세서를 읽고 이해함으로써 분명하게 알 수 있는 이하에 기술되는 다른 이유들 때문에, 본 발명의 기술 분야에서는 반도체 장치 내에 분리를 제공하는 대안적인 방법들에 대한 필요가 존재한다.
집적 회로 전계 분리에 관하여 전술한 문제점들 및 기타 문제점들이 본 발명에 의해 해결되며, 이하의 명세서를 읽고 연구함으로써 이해될 수 있을 것이다.
본 발명의 다양한 실시예들은 집적 회로 장치 내에 다중 트렌치 깊이들의 형성을 용이하게 한다. 폭은 다양하게 하되 깊이는 제1 깊이가 되도록 트렌치들을 형성함으로써, 유전체 재료의 증착은 트렌치들 중 일부를 충전시키거나 폐쇄시키고 기타 넓은 트렌치들은 개방되도록 할 수 있다. 이후, 개방된 트렌치들의 바닥은 노출시키면서 나머지 트렌치들은 충전된 채 남도록 유전체 재료의 일부를 맞추어 제거할 수 있다. 이후, 하방 기판의 노출 부분들을 제거함으로써, 후속적으로 충전될 수 있는 개방된 트렌치들을 선택적으로 더 깊게 만들 수 있다. 이러한 방법에 의해, 후속적인 마스킹(subsequent masking)을 필요치 않고 다양한 깊이의 트렌치들을 형성할 수 있다.
일 실시예에 있어서, 본 발명은 집적 회로 장치의 일부를 제조하는 방법을 제공한다. 상기 방법은 제1 깊이가 되도록 제1 및 제2 트렌치들을 기판에 형성하는 단계를 포함하고, 각각의 제2 트렌치들이 제1 트렌치들 중 임의의 것보다 큰 폭을 가진다. 상기 방법은 상기 제1 트렌치들은 충전시키지만 상기 제2 트렌치들은 충전되지 않도록 제1 유전체 층을 형성하는 단계와, 상기 제2 트렌치들의 바닥들 하방의 상기 기판 부분들은 노출시키지만 상기 제1 트렌치들의 바닥들 하방의 상기 기판 부분들은 노출되지 않도록 상기 제1 유전체 층의 일부를 제거하는 단계를 더 포함한다. 또한, 상기 방법은 상기 제2 트렌치들이 제2 깊이로 확장되도록 상기 기판의 노출 부분들을 제거하는 단계와, 상기 제2 트렌치들이 충전되도록 제2 유전체 층을 형성하는 단계를 더 포함한다.
다른 실시예에 있어서, 본 발명은 메모리 셀 어레이를 제공한다. 상기 메모리 셀 어레이는, 로우 및 컬럼으로(in rows and columns) 배열되어 기판 상에 형성된 복수의 메모리 셀들과, 상기 메모리 셀들의 로우들이나 컬럼들 사이에 개재된(interposed) 복수의 제1 트렌치들 및 상기 메모리 셀 어레이의 주변부(periphery)에 형성된 적어도 하나의 제2 트렌치들을 포함한다. 상기 제1 및 제2 트렌치들은, 상기 제1 트렌치들이 소정의 명목값보다 작은 폭을 갖고 상기 제2 트렌치들이 상기 명목값보다 큰 폭을 가지며, 제1 깊이가 되도록 복수의 트렌치들을 상기 기판에 형성하는 단계를 포함하는 방법에 의해 형성된다. 상기 방법은, 상기 제1 트렌치들은 충전시키고 상기 제2 트렌치들은 개방된 채 남도록 상기 기판 상방에 유전체 층을 형성하는 단계와, 상기 개방된 트렌치들의 바닥들에 있는 상기 하방의 기판 부분들은 노출시키지만 나머지 트렌치들은 채워진 채 남도록 상기 유전체 층의 일부를 제거하는 단계와, 상기 제2 트렌치들이 제2 깊이로 확장되도록 상기 하방 기판의 노출 부분들을 제거하는 단계, 및 상기 제2 트렌치들이 충전되도록 상기 기판 상방에 제2 유전체 층을 형성하는 단계를 더 포함한다.
본 발명은 다양한 범위의 방법들 및 장치를 더 제공한다.
도 1A 내지 도 1G는 본 발명의 일 실시예에 따른 제조의 여러 단계 동안의 집적 회로의 일부에 대한 단면도.
도 1H는 본 발명의 일 실시예에 따른 다중 깊이 분리 트렌치들의 사용을 예시하는 집적 회로의 일부에 대한 단면도.
도 2A는 본 발명의 일 실시예에 따른 주변 회로부와 메모리 어레이의 일부에 대한 블럭도.
도 2B는 본 발명의 다른 실시예에 따른 비휘발성 메모리 어레이의 일부의 개략도.
도 3은 프로세서에 연결된, 본 발명의 일 실시예에 따른 기본 메모리 장치의 기능 블럭도.
<도면의 주요 부분에 대한 부호의 설명>
105 : 반도체 기판
125 : 제1 분리 트렌치들(first isolate trenchs)
130 : 제2 분리 트렌치들(second isolate trenchs)
145, 150 : 액티브 영역들(active areas)
바람직한 실시예들에 대한 이하의 상세한 설명에 있어서, 본 발명의 일부를 형성하고, 본 발명이 구현될 수 있는 구체적인 실시예들을 예시적으로 보여주는 첨부 도면을 참조한다. 이 실시예들은 당업자가 본 발명을 실시할 수 있을 만큼 충 분히 상세하게 기술되어 있으며, 본 발명의 범위에서 벗어나지 않으면서도, 다른 실시예들이 이용될 수 있고 공정 또는 기계적 변경(process or mechanical change)이 이루어질 수 있는 것으로 이해되어야 한다. 이전부터 그리고 이하의 상세한 설명에서 사용되는 웨이퍼와 기판이라는 용어는 임의의 기반 반도체 기판(base semiconductor substrate)를 포함한다. 두 용어는 모두, 실리콘-온-사파이어(silicon-on-sapphire; SOS) 기술, 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 기술, 박막 트랜지스터(thin film transistor; TFT) 기술, 도핑된 반도체들 및 도핑되지 않은 반도체들, 기반 반도체에 의해 지지되는 실리콘 에피택셜 층(epitaxial layer)들, 및 당업자에게 잘 알려져 있는 다른 반도체 구조들을 포함하는 것으로 이해되어야 한다. 나아가, 다음의 상세한 설명에서 웨이퍼 또는 기판을 언급할 경우, 이전의 공정 단계들이 기반 반도체 구조 내에 영역들(region)/접합부들(junction)을 형성하는데 이용되었을 수도 있다. 따라서, 이하의 상세한 설명은 제한적인 의미로 받아들여져서는 안되며, 본 발명의 범위는 첨부된 청구 범위 및 그 균등물들에 의해서만 한정된다.
도 1A 내지 도 1G는 본 발명의 일 실시예에 따라 집적 회로의 일부를 형성하는 방법을 개괄적으로 도시하고 있다. 본 공정은 특히 반도체 메모리 장치와 관련하여 기술될 것이나, 본 명세서에서 기술되는 방법들이 다양한 집적 회로 장치들에도 적합하다는 것은 명백할 것이다. 도 1A는 몇 단계의 공정을 거친 후의 메모리 어레이의 일부를 도시하고 있다. 전반적으로, 도 1A는 반도체 장치 제조에 사용되는 반도체 기판(105)을 도시하고 있다. 일 실시예에 있어서, 기판(105)은 P형 단 결정(monocrystalline) 실리콘 기판이다. 제1 희생층(110) 및 제2 희생층(115)과 같은, 하나 이상의 희생층(sacrificial layer)들이 기판(105) 상방에 형성된다. 이 층들은 트렌치들이 형성되는 동안 하방의 기판(105) 부분들을 보호하는데 사용될 것이다. 일 실시예에 있어서, 제1 희생층(110)은 실리콘 산화물(SiO2)이고 제2 희생층(115)은 실리콘 질화물(Si3N4)이다. 이러한 실시예에 있어서, 제1 희생층(110)은 실리콘 기판(105)의 열산화(thermal oxidation)에 의해 형성되는 반면, 제2 희생층(115)은 실리콘 질화물 층의 블랭킷 증착(blanket deposition)에 의해 형성될 수 있다. 희생층들의 재료들을 선택하는데 있어 추가적인 예시들이 후속 공정들과 관련하여 제공될 것이다.
마스크 층(120)이 제2 희생층(115) 위에 형성된다. 마스크 층(120)은 트렌치들이 형성될 영역들, 즉 제2 희생층(115)의 노출 영역을 한정한다. 일 예로서, 마스크 층(120)은 패터닝된 포토레지스트 층이다. 반도체 제조 분야에서 마스킹은 널리 알려진 기술이므로 본 명세서에서는 상세히 기술하지 않을 것이다.
도 1B에 따르면, 제1 분리 트렌치들(125)과 제2 분리 트렌치들(130)이 기판(105)에 형성된다. 일 실시예에 있어서, 트렌치들(125 및 130)은 플라즈마 에치(plasma etch)를 이용하여 형성된다. 그러나, 희생층들(110 및 115)의 노출 부분들과 하방의 기판(105) 부분들을 제거하기 위해 임의의 이방성 에치(anisotropic etch)가 이용될 수 있다.
트렌치들(125 및 130)은 동시에 형성되기 때문에 실질적으로 동일한 깊이로 형성된다. 그러나, 제1 분리 트렌치들(125)은 제2 분리 트렌치들(130)들보다 폭이 좁다. 응용예로서, 제1 분리 트렌치들(125)은 좁은 간격(narrow spacing)이 바람직한 곳 및 전계 분리가 덜 요구되는 곳에 사용될 수 있을 것이다. 일 예로서, 반도체 메모리 장치의 어레이 부분이 여기에 포함될 수 있다. 또한, 응용예로서, 제2 분리 트렌치들(130)은 전계 분리가 더 많이 요구되는 곳 및 간격이 덜 중요한 곳에 사용될 수 있을 것이다. 일 예로서, 반도체 메모리 장치의 주변부(periphery) 부분이 여기에 포함될 수 있다.
도 1C에 따르면, 제1 유전체 충전 층(135)이 형성된다. 제1 유전체 충전 층은 임의의 유전체 재료를 포함할 수 있다. 일부 구체적인 예로서, 고밀도 플라즈마(high-density plasma; HDP) 공정 또는 화학 기상 증착(chemical-vapor deposition; CVD) 공정을 이용하여 제1 유전체 충전 층(135)을 블랭킷 증착하는 실리콘 산화물들(SiO 또는 SiO2)을 포함한다. 제1 유전체 충전 층(135)은, 후속적인 제거 공정이, 최상위 희생층, 즉 이 예에서는 제2 희생층(115) 위의 제1 유전체 충전 층(135)의 유전체 재료에 대해 선택적으로 수행되도록 선택되어야 한다. 즉, 제2 희생층(115)에 상당한 정도의 영향을 미치지 않으면서 제1 유전체 충전 층(135)의 일부가 제거될 수 있도록, 제1 유전체 충전 층(135)을 제2 희생층(115)과는 다른 재료로 만들어야 한다.
제1 유전체 충전 층(135)은, 폭이 좁은 제1 분리 트렌치들은 폐쇄시키지만 제2 분리 트렌치들(130)은 개방된 채 남을 정도로 증착되어야 한다. 제1 분리 트 렌치들(125)이 균일한 폭을 가져야 하는 것은 아니지만, 제1 유전체 충전 층(135)을 형성할 때 충전될 만큼의 폭을 가져야 함을 주의하여야 한다. 마찬가지로, 제2 분리 트렌치들(130)은 균일한 폭을 가져야 하는 것은 아니지만, 제1 유전체 충전 층(135)을 형성한 후에도 개방된 채 남을 만큼의 폭을 가져야 한다. 이와 같이, 제1 분리 트렌치들(125)은 소정의 명목값(nomial value)보다 작은 폭을 갖는 트렌치들이고, 제2 분리 트렌치들(130)은 명목값보다 큰 폭을 갖는 트렌치들이다.
도 1D에 따르면, 제2 분리 트렌치들(130)의 바닥들에 있는 기판(105) 부분들이 노출되도록 제1 유전체 충전 층(135)의 일부가 제거된다. 에치백 공정(etch-back process) 또는 이방성 제거 공정을 이용함으로써, 제1 유전체 충전 층(135)의 수평 부분들(horizontal portions)이 우선적으로 제거되어, 분리 트렌치들(130)의 측벽들은 덮인 채로 남게 될 수 있다. 이렇게 함으로써, 제1 분리 트렌치들(125)로부터 유전체 재료를 실질적으로 제거하지 않으면서 기판(105)의 일부를 노출시킬 수 있다.
도 1E에 따르면, 제2 분리 트렌치들(130)이 깊어져 있다. 이러한 결과는 제2 희생층(115)과 제1 유전체 충전 층(135)의 재료들 위에서 기판(105)의 재료에 대해 선택적인 제거 공정을 사용함으로써 얻을 수 있다. 예를 들어, 이방성 실리콘 에치(anisotropic silicon etch)가 제1 유전체 충전 층(135)이나 제2 희생층(115)의 노출 부분들에는 실질적인 영향을 미치지 않으면서 실리콘 기판(105)의 노출 부분들을 제거하는데 사용될 수 있다. 제2 분리 트렌치들(130)을 깊게 한 후, 제2 분리 트렌치들(130)의 측벽들 상에 있는 제1 유전체 충전 층(135) 부분들이, 습식 에치(wet etch)나 기타 제거 공정에 의해 취사선택적으로(optionally) 제거될 수 있다.
도 1F에 따르면, 제2 유전체 충전 층(140)이 형성된다. 도 1F의 구조를 얻기 위하여, 제2 희생층(115)을 저지층(stopping layer)으로 사용하는 화학기계적 평탄화(chemical-mechanical planarization; CMP)와 같은 방법에 의해, 제2 유전체 충전 층(140)의 일부가 제거된다.
도 1G에 따르면, 이후 희생층들(110 및 115)이 제거될 수 있으며, 반도체 제조 기술 분야에서 널리 알려진 바대로 액티브 영역들(145 및 150) 상에 집적 회로 장치를 형성이 진행될 수 있다. 예를 들면, 집적 회로 장치 중 분리 요구가 큰 부분들은 제2 분리 트렌치(130)에 의해 인접한 액티브 영역들로부터 분리되는 액티브 영역들(150) 상에 형성되면서, 집적 회로 장치 중 분리 요구가 낮은 부분들은 제1 분리 트렌치(125)에 의해 인접한 액티브 영역들로부터 분리되는 액티브 영역들(145) 상에 형성될 수 있다. 구체적인 예로서, 메모리 셀들은 제1 분리 트렌치들(125) 사이의 액티브 영역들(145) 상에 형성되며, 액세스 및 제어 회로부는 제2 분리 트렌치들(130) 사이의, 또는 제2 분리 트렌치들(130)에 의해 메모리 셀 어레이로부터 분리되는 액티브 영역들(150) 상에 형성될 수 있다.
위 예에서는 분리 트렌치들이 단 두 가지의 깊이로 주어졌으나, 본 발명에 따른 방법을 이용하면 둘 이상의 깊이가 형성될 수 있음을 알아야 한다. 예를 들어, 제1 분리 트렌치들은 제1 유전체 충전 층이 형성될 때 폐쇄될 제1 폭을 갖도록 형성되고, 제2 분리 트렌치들은 제2 유전체 충전 층이 형성될 때 폐쇄될 제2 폭을 갖도록 형성되며, 제3 분리 트렌치들은 제2 유전체 충전 층이 형성된 후에도 개방된 채 남을 제3 폭을 갖도록 형성될 수 있다. 도 1E 내지 도 1F와 관련하여 기술된 바와 유사한 공정을 수행함으로써, 제3 분리 트렌치들에 대하여 제3 분리 트렌치 깊이가 형성될 수 있음이 명백해질 것이다. 트렌치 폭들을 다양하게 사용함으로써, 임의의 개수의 트렌치 깊이를 만들 수 있다. 그러나, 이러한 방식으로 형성될 경우, 트렌치의 깊이가 깊을수록, 이에 상응하여 폭도 더 넓어질 것이다.
도 1H는 본 발명의 일 실시예에 따른 다중 깊이 분리 트렌치들의 사용을 예시하는 집적 회로의 일부에 대한 단면도이다. 도 1H에 도시된 바와 같이, 집적 회로가 기판(105)에 형성된다. 이하의 예에 있어서, 기판(105)은 P형 기판으로 가정할 것이다. 그러나, 본 발명은 특정 도전성 유형에 한정되지 않는다. 이 예에서, p형 전계 효과 트랜지스터들(pFET)(209a 및 209b)과 같은 제1 유형의 부품 장치들이 n웰(217) 내에 형성된다. pFET(209a 및 209b)는 p+ 도전성을 갖는 소스/드레인 영역들(213)을 가진다. pFET(209a 및 209b)는 하나 이상의 제1 분리 영역들(125)에 의해 서로 분리된다. 이 예를 더 살펴보면, n형 전계 효과 트랜지스터들(nFET)(211a 및 211b)과 같은 제2 도전성 유형을 갖는 부품 장치들이 분리된 p웰(219) 내에 형성된다. nFET(211a 및 211b)는 n+ 도전성을 갖는 소스/드레인 영역들(215)을 가진다. nFET(211a 및 211b)는 하나 이상의 제1 분리 영역들(125)에 의해, 서로 분리되며, p웰(219) 내의 임의의 인접한 nFET로부터 분리된다. p웰(219)은 깊은(deep) N+ 영역(221) 및 하나 이상의 제 2 분리 영역들(130)을 사용하여 P형 기판의 벌크(bulk)로부터 분리된다. 마찬가지로, p웰(219)은 하나 이상 의 제2 분리 영역들(130)에 의해, n웰(217)과 같은 임의의 인접한 n웰들로부터 분리된다. 도 1A 내지 도 1G와 관련하여 기술된 바와 같이, 제2 분리 영역들(130)은 제1 분리 영역들(125)보다 깊다.
분리 영역들(125 및 130)이 오픈 트렌치들(open trenchs)(둘 이상의 엔드(end)를 갖는 트렌치들), 클로즈드 트렌치들(closed trenchs)(정형 또는 비정형의 폐회로(closed loop)를 형성하는 트렌치들), 또는 이 둘의 조합으로 형성될 수 있음을 알아야 한다. 예를 들어, 도 1H의 분리 영역들(130)은 N+ 영역(221)을 완전히 둘러싼 폐다각형으로 표현하면서, 분리 영역들(125)은 FET(209)와 FET(211) 로우들 사이의 직선들로 표현할 수 있다. 다중 트렌치 깊이들이 다양한 방식으로 사용될 수 있으며, 위 예는 단지 하나의 가능한 구성을 예시하고 있음은 명백할 것이다. 마찬가지로, 당해 기술 분야에 널리 알려져 있는 삼중 웰 구조(triple well structure)와 같은 기타 웰 구조들이 본 명세서에서 기술된 분리 기술과 관련하여 사용될 수 있다. 본 발명의 실시예들에 따라 분리 트렌치들을 형성함으로써, 예컨대 민감도(sensitivity), 노이즈 배제(noise rejection), 저 전압 용량(low voltage capability) 등과 같은 성능 이득들(performance benefits)이, 전형적인 큰 웰간 디자인 룰 간격(large inter-well design rule spacing)의 단점 없이 용이하게 얻어질 수 있다.
도 2A는 본 발명의 일 실시예에 따른 메모리 장치의 일부로서, 주변 회로부(207)와 메모리 어레이(200A)의 일부에 대한 블럭도이다. 메모리 어레이(200A)는 휘발성 또는 비휘발성 메모리 어레이로 표현할 수 있으며, 다중 깊이 분리 트렌 치들이 전형적인 집적 회로 장치에서 어떻게 사용될 수 있는 지를 개괄적으로 보여주기 위해 제공된다. 메모리 어레이(200A)는 일반적으로 로우 컬럼 방식으로 배열된 메모리 셀들(201)을 포함한다. 논의한 바와 같이, 전계 분리 필요도(field isolation need)는 집적 회로 장치 내에서 다양하게 존재할 수 있다. 메모리 어레이(200A)를 예로 들면, 얕은 트렌치들(203)이 인접한 메모리 셀들(201)의 로우들이나 컬럼들을 분리하는데 사용되면서, 깊은 트렌치들(205)이 액세스 및 제어 회로부(207)로부터 메모리 셀들(201)의 어레이를 분리하는데 사용될 수 있다.
도 2B는 본 발명의 일 실시예에 따른 메모리 장치의 일부로서, 비휘발성 메모리 어레이(200B)의 일부에 대한 개략도이다. 메모리 어레이(200B)에 대한 상세한 설명은 본 발명의 여러 실시예들을 더 잘 이해할 수 있도록 제공된다. 메모리 어레이(200B)는 본 발명의 일 실시예에 따라 형성된 적어도 두가지 유형의 분리 트렌치들을 포함한다. 예를 들어, 제1 유형의 분리 트렌치는 인접한 메모리 셀 로우들이나 컬럼들을 분리하며, 제2 유형의 분리 트렌치는 주위 회로부(surrounding circuitry)로부터의 어레이 분리를 위하여 어레이의 주변부에 위치될 수 있다. 메모리 어레이는 다중 깊이 분리 트렌치들의 사용에 대한 일 응용예를 나타낸 것일 뿐이다.
도 2B의 배치(layout)는 NOR 플래쉬 아키텍처의 일례에 해당한다. 그러나, 다른 유형의 메모리 어레이들도 본 발명의 실시예들로부터 이득을 얻을 수 있다. 일 예로서, 스트링(string) 당 단 하나의 드레인 접촉(drain contact)이 필요하고, 블럭 당 단 하나의 소스 상호연결(source interconnection)이 필요함에도 불구하 고, 워드 라인(word line)들, 드레인 접촉들 및 소스 상호연결들이 본 발명에 따라 NAND 플래쉬 아키텍처 용으로도 제조될 수 있다. 따라서, 본 발명은 도 2B를 참조하여 기술된 특정 배치로 한정되지 않는다.
도 2B에 도시된 바와 같이, 메모리 블럭(200B)은 워드 라인들(202) 및 교차하는 로컬 비트 라인들(204)을 포함한다. 디지털 환경에서 어드레스싱(addressing)을 쉽게 할 수 있도록, 워드 라인들(202)의 수와 비트 라인들(204)의 수는 각각 2의 몇 거듭제곱, 예컨대, 256 워드 라인(202) × 4,096 비트 라인(204)일 수 있다. 로컬 비트 라인들(204)은 센스 증폭기(sense amplifier)(도 2B에 도시되지 않음)로의 연결을 위해 글로벌 비트 라인들(미도시)에 선택적으로 연결될 수 있다.
부동 게이트 트랜지스터들(206)은 워드 라인(202)과 로컬 비트 라인(204)의 각각의 교차점(intersection)에 위치된다. 부동 게이트 트랜지스터들(206)은 데이터 저장용인 비휘발성 메모리 셀들을 나타낸다. 이러한 부동 게이트 트랜지스터들(206)의 전형적인 구조(construction)는 낮은 불순물 농도의 P형 반도체 기판에 형성된 높은 불순물 농도의 n+형 재료로부터 만들어진 소스(208) 및 드레인(210), 소스와 드레인 사이에 형성된 채널 영역, 부동 게이트(212), 및 제어 게이트(214)를 포함한다. 부동 게이트(212)는 터널링 유전체(tunneling dielectric)에 의해 채널 영역로부터 분리되고, 게이트간 유전체(intergate dielectric)에 의해 제어 게이트(214)로부터 분리된다. 자신의 제어 게이트(214)들이 워드 라인(202)에 연결되는 부동 게이트 트랜지스터(206)들은, 전형적으로 어레이 소스 상호연결(array source interconnect)(216)로서 도시된 공통 소스(common source)(208)를 공유한다. 도 2B에 도시된 바와 같이, 두 개의 인접한 워드 라인들(202)에 연결된 부동 게이트 트랜지스터들(206)은 동일한 어레이 소스 상호연결(216)을 공유할 수 있다. 부동 게이트 트랜지스터들(206)은 자신의 드레인들을 로컬 비트 라인(204)에 연결시킨다. 부동 게이트 트랜지스터들(206)의 컬럼은 트랜지스터들이 주어진 로컬 비트 라인(214)에 공통으로 연결되는 것이다. 부동 게이트 트랜지스터들(206)의 로우는 트랜지스터들이 주어진 워드 라인(202)에 공통으로 연결되는 것이다.
어레이 소스 상호연결들(216)은 금속선이나 기타 도전성이 높은 선에 연결되어 접지 전위 노드(ground potential node)로의 공유 경로를 제공할 수 있다. 어레이 접지(array ground)(218)는 이러한 공유 경로의 역할을 한다. 일 실시예에 있어서, 어레이 소스 상호연결(216)과 어레이 접지(218) 사이의 연결은 메모리 셀들(206)의 각각의 로우에 대해 한 번씩만 발생한다. 전형적인 메모리 장치들은 16 컬럼들마다 한 번씩 어레이 소스 상호연결과 어레이 접지 사이의 접촉을 요구할 수 있다.
도 3은 본 발명의 일 실시예에 따라 제어기(controller) 또는 프로세서(350)에 연결된 메모리 장치(300)의 블럭도이다. 메모리 장치(300)의 메모리 유형은 본 발명과 무관하며 다양한 휘발성 또는 비휘발성 메모리 유형을 포함할 수 있다. 메모리 장치(300)는 로우 컬럼 방식으로 배열된 복수의 메모리 셀들을 가지는 메모리 어레이(302)를 포함한다. 메모리 장치(300)는 메모리 어레이(302) 내부에 얕은 분리 트렌치들과 같은 제1 분리 트렌치들을 포함하고, 메모리 어레이(302)의 주변부 에 깊은 분리 트렌치들과 같은 제2 분리 트렌치들을 포함하며, 본 발명의 일 실시예에 따라 형성된다.
메모리 어레이(302)는, 어드레스 신호 접속부들(address signal connections)(330)을 경유해서 어드레스 레지스터(312)에 의해 수신된 외부 입력 위치 어드레스들(externally provided location addess)을 사용하여 액세스될 수 있다. 디코드 및 선택 회로부를 포함하는 액세스 회로부(314)를 사용하여, 어드레스 신호들이 디코드되고, 디코드된 어드레스 신호들에 응답하여 하나 이상의 타겟 메모리 셀들(target memory cells)이 선택된다.
데이터는 데이터 접속부(data connection)(332)들을 경유하여 I/O 회로(322)를 통해 입력 및 출력된다. I/O 회로(322)는 데이터 출력 레지스터들, 출력 드라이버들, 및 출력 버퍼들을 포함한다. 명령 실행 로직(command execution logic)(324)은, 제어 신호 접속부들(control signal connections)(328)을 경유해 수신된 제어 신호들에 응답하여, 메모리 장치(300)의 기본 동작들을 제어하도록 제공된다. 또한, 메모리 어레이(302)와 메모리 셀들 상에서 실행되는 특정 동작들을 제어하기 위해 스테이트 머신(state machine)(326)이 제공될 수 있다. 명령 실행 로직(324) 및/또는 스테이트 머신(326)은 일반적으로, 읽기(read), 쓰기(write), 소거(erase) 및 기타 메모리 동작들을 제어하기 위한 제어 회로부(327)로 지칭될 수 있다. 데이터 접속부들(332)은 전형적으로 양방향 데이터 통신을 위해 사용된다. 메모리는 전자 시스템의 일부로서 동작하도록 외부 프로세서(150)에 연결될 수 있다. 프로세서(150)의 예에는 개인용 컴퓨터 내의 메모리 제어기가 포함된다.
당업자라면 추가적인 회로부와 제어 신호들이 제공될 수 있다는 점과 도 3의 메모리 장치가 본 발명에 집중하는데 도움이 되도록 단순화되었다는 점을 알 것이다. 나아가, 메모리 장치에 대한 이상의 설명은 메모리에 대한 전반적인 이해를 제공하도록 의도된 것이며, 전형적인 메모리 장치의 모든 구성 요소들과 특징들에 대한 완전한 설명이 아님을 이해할 것이다.
<결론>
먼저, 폭은 다양하게 하되, 깊이는 제1 깊이가 되도록 기판에 트렌치들을 형성함으로써, 집적 회로 장치 내에 다중 트렌치 깊이들의 형성을 용이하게 하는 방법 및 장치가 설명되었다. 유전체 층의 형성은, 트렌치들 중 일부는 충전시키거나 폐쇄시키지만 폭이 보다 큰 다른 트렌치들은 개방된 채 남도록 할 수 있다. 이후, 개방된 트렌치들의 바닥은 노출시키지만 나머지 트렌치들은 충전된 채 남도록 유전체 재료의 일부를 제거할 수 있다. 이후, 하방 기판의 노출 부분들을 제거함으로써, 후속적으로 충전될 수 있는 개방된 트렌치들을 선택적으로 깊게 만들 수 있다. 이러한 방법은 후속적인 마스킹을 필요로 하지 않으면서 여러 깊이들의 트렌치들을 형성하는데 사용될 수 있다.
본 명세서에서 구체적인 실시예들이 예시되고 설명되었지만, 당업자라면 동일한 목적을 달성하도록 고안된 임의의 배열이 제시된 구체적인 실시예들을 대체할 수 있음을 알 것이다. 본 발명에 대한 다수의 개조가 당업자에게 자명할 것이다. 따라서, 본 출원은 본 발명에 대한 임의의 개조 또는 변형을 포함하는 것으로 의도된다. 본 발명은 이하의 청구범위 및 그 등가물에 의해서만 한정됨을 명백히 하는 바다.

Claims (43)

  1. 집적 회로 장치의 일부를 제조하는 방법으로서,
    기판에 제1 및 제2 트렌치들을 제1 깊이로 형성하는 단계 - 각각의 상기 제2 트렌치들은 임의의 상기 제1 트렌치들보다 큰 폭을 가짐 -,
    상기 제2 트렌치들을 충전하지 않으면서 상기 제1 트렌치들을 충전하도록 제1 유전체 층을 형성하는 단계,
    상기 제1 트렌치들의 바닥들 하방의 상기 기판 부분들을 노출하지 않으면서 상기 제2 트렌치들의 바닥들 하방의 상기 기판 부분들을 노출하도록 상기 제1 유전체 층의 일부를 제거하는 단계,
    상기 제2 트렌치들을 제2 깊이로 확장하도록 상기 기판의 노출 부분들을 제거하는 단계, 및
    상기 제2 트렌치들을 충전하도록 제2 유전체 층을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 기판은 단결정 실리콘 기판인 방법.
  3. 제1항에 있어서,
    상기 제2 유전체 층은 상기 제1 유전체 층과 다른 유전체 재료를 포함하는 방법.
  4. 제1항에 있어서,
    상기 제1 유전체 층의 일부를 제거하는 단계는, 상기 제1 유전체 층 상에서 에치백 공정(etch-back process)을 수행하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 제2 유전체 층의 일부를 제거하는 단계를 더 포함하는 방법.
  6. 제5항에 있어서,
    상기 제2 유전체 층의 일부를 제거하는 단계는, 상기 제2 유전체 층 상에서 화학기계적 평탄화(chemical-mechanical planarization)를 수행하는 단계를 더 포함하는 방법.
  7. 제1항에 있어서,
    상기 제2 트렌치들을 충전하도록 상기 제2 유전체 층을 형성하는 단계 이전에, 상기 제2 트렌치들의 측벽들(sidewalls)로부터 상기 제1 유전체 층 부분들을 제거하는 단계를 더 포함하는 방법.
  8. 집적 회로 장치 내에 트렌치들을 제조하는 방법으로서,
    기판에 복수의 트렌치들을 제1 깊이로 형성하는 단계 - 상기 복수의 트렌치들은 소정의 명목값(nominal value)보다 작은 폭을 가지는 제1 분리 트렌치들 및 상기 명목값보다 큰 폭을 가지는 제2 분리 트렌치들을 포함함 -,
    상기 제1 분리 트렌치들을 충전하고 상기 제2 분리 트렌치들은 개방된 채 남겨지도록 상기 기판 상방에 제1 유전체 층을 형성하는 단계,
    상기 제1 분리 트렌치들을 충전된 채 남겨두면서 상기 제2 분리 트렌치들의 바닥들에 있는 상기 하방의 기판 부분들을 노출하도록 상기 제1 유전체 층의 일부를 제거하는 단계,
    상기 제2 분리 트렌치들을 제2 깊이로 확장하도록 상기 하방 기판의 노출 부분들을 제거하는 단계, 및
    상기 제2 분리 트렌치들을 충전하도록 상기 기판 상방에 제2 유전체 층을 형성하는 단계
    를 포함하는 방법.
  9. 제8항에 있어서,
    상기 제1 유전체 층과 상기 제2 유전체 층은 동일한 유전체 재료를 포함하는 방법.
  10. 제8항에 있어서,
    기판에 복수의 트렌치들을 제1 깊이로 형성하는 단계는,
    상기 기판 상방에 적어도 하나의 희생층을 형성하는 단계,
    상기 적어도 하나의 희생층 상방에 마스크 층을 형성하여, 상기 적어도 하나의 희생층의 노출 부분들을 한정하는 단계, 및
    상기 적어도 하나의 희생층의 노출 부분들과 상기 기판의 하방 부분들을 제거하는 단계
    를 더 포함하는 방법.
  11. 제10항에 있어서,
    상기 적어도 하나의 희생층의 나머지 부분들을 노출하도록 상기 제2 유전체 층의 일부를 제거하는 단계,
    상기 기판의 액티브 영역들을 노출하도록 상기 적어도 하나의 희생층의 나머지 부분들을 제거하는 단계, 및
    상기 기판의 상기 액티브 영역들 상에 상기 집적 회로 장치를 제조하는 단계
    를 더 포함하는 방법.
  12. 제8항에 있어서,
    상기 제1 유전체 층의 일부를 제거하는 단계는, 상기 제1 유전체 층의 수평 부분들(horizontal portions)을 우선적으로 제거하는 단계를 더 포함하는 방법.
  13. 제8항에 있어서,
    상기 복수의 트렌치들은, 상기 제2 유전체 층을 형성한 후에도 개방된 채 남기에 충분한 폭을 가지는 제3 트렌치들을 더 포함하는 방법.
  14. 집적 회로 장치 내에 트렌치들을 제조하는 방법으로서,
    기판에 복수의 트렌치들을 제1 깊이로 형성하는 단계 - 상기 복수의 트렌치들은 소정의 명목값보다 작은 폭을 가지는 제1 분리 트렌치들 및 상기 명목값보다 큰 폭을 가지는 제2 분리 트렌치들을 포함함 -,
    상기 제1 분리 트렌치들을 충전하고 상기 제2 분리 트렌치들은 개방된 채 남겨지도록 상기 기판 상방에 제1 유전체 층을 형성하는 단계,
    상기 제1 분리 트렌치들은 충전된 채로 남겨두고 상기 제2 분리 트렌치들의 측벽들은 덮인 채로 남겨두면서, 상기 제2 분리 트렌치들의 바닥들에 있는 상기 하방의 기판 부분들은 노출하도록 상기 제1 유전체 층의 일부를 제거하는 단계,
    상기 제2 분리 트렌치들을 제2 깊이로 확장하도록 상기 하방 기판의 노출 부분들을 제거하는 단계,
    상기 제2 분리 트렌치들의 상기 측벽들을 덮고 있는 상기 제1 유전체 층 부분들을 제거하는 단계, 및
    상기 제2 분리 트렌치들을 충전하도록 상기 기판 상방에 제2 유전체 층을 형성하는 단계
    를 포함하는 방법.
  15. 제14항에 있어서,
    상기 제1 유전체 층과 상기 제2 유전체 층은 동일한 유전체 재료를 포함하는 방법.
  16. 제14항에 있어서,
    기판에 복수의 트렌치들을 제1 깊이로 형성하는 단계는,
    상기 기판 상방에 적어도 하나의 희생층을 형성하는 단계,
    상기 적어도 하나의 희생층 상방에 마스크 층을 형성하여, 상기 적어도 하나의 희생층의 노출 부분들을 한정하는 단계, 및
    상기 적어도 하나의 희생층의 상기 노출 부분들과 상기 기판의 하방 부분들을 제거하는 단계
    를 더 포함하는 방법.
  17. 제16항에 있어서,
    상기 적어도 하나의 희생층의 나머지 부분들을 노출하도록 상기 제2 유전체 층의 일부를 제거하는 단계,
    상기 기판의 액티브 영역들을 노출하도록 상기 적어도 하나의 희생층의 상기 나머지 부분들을 제거하는 단계, 및
    상기 기판의 상기 액티브 영역들 상에 상기 집적 회로 장치를 제조하는 단계
    를 더 포함하는 방법.
  18. 제14항에 있어서,
    상기 하방의 기판 부분들을 노출하도록 상기 제1 유전체 층의 일부를 제거하는 단계는, 상기 제1 유전체 층의 수평 부분들을 우선적으로 제거하는 단계를 더 포함하는 방법.
  19. 제14항에 있어서,
    상기 복수의 트렌치들은, 상기 제2 유전체 층을 형성한 후에도 개방된 채 남기에 충분한 폭을 가지는 제3 트렌치들을 더 포함하는 방법.
  20. 집적 회로 장치 내에 여러 깊이의 분리 트렌치들을 제조하는 방법으로서,
    이후 트렌치들이 형성될 기판의 영역들을 한정하는 단계 - 제1 영역은 제1 폭을 가지고 제2 영역은 상기 제1 폭보다 넓은 제2 폭을 가짐 -,
    상기 기판의 상기 제1 영역에 제1 트렌치를 형성하고 상기 기판의 상기 제2 영역에 제2 트렌치를 형성하는 단계,
    상기 제1 트렌치를 충전하고 상기 제2 트렌치는 개방된 채 남겨지도록 상기 기판 상방에 제1 유전체 충전 층을 형성하는 단계,
    상기 제2 트렌치의 바닥에 있는 상기 기판 부분을 노출하도록 상기 제1 유전체 충전 층의 일부를 제거하는 단계,
    상기 제2 트렌치를 상기 기판의 상기 노출 부분으로 확장하는 단계, 및
    상기 제2 트렌치를 충전하도록 상기 기판 상방에 제2 유전체 충전 층을 형성하는 단계
    를 포함하는 방법.
  21. 제20항에 있어서,
    이후 트렌치들이 형성될 상기 기판의 영역들을 한정하는 단계는,
    상기 기판 상방에 적어도 하나의 희생층을 형성하는 단계, 및
    상기 적어도 하나의 희생층의 영역들을 노출하도록 상기 적어도 하나의 희생층 상방에 마스크 층을 형성하는 단계
    를 더 포함하는 방법.
  22. 제21항에 있어서,
    적어도 하나의 희생층을 형성하는 단계는, 상기 제1 유전체 충전 층의 재료와 다른 재료를 포함하는 적어도 하나의 희생층을 형성하는 단계를 더 포함하는 방법.
  23. 제21항에 있어서,
    마스크 층을 형성하는 단계는, 포토레지스트 층을 형성 및 패터닝하는 단계를 더 포함하는 방법.
  24. 제20항에 있어서,
    상기 기판의 상기 제1 영역에 제1 트렌치를 형성하는 단계와 상기 기판의 상기 제2 영역에 제2 트렌치를 형성하는 단계는 동시에 일어나는 방법.
  25. 제24항에 있어서,
    상기 제1 트렌치와 상기 제2 트렌치는, 처음 형성된 때와 실질적으로 동일한 깊이를 가지는 방법.
  26. 제20항에 있어서,
    상기 제1 유전체 충전 층의 일부를 제거하는 단계는, 상기 제1 유전체 층의 일부를 이방적으로(anisotropically) 제거하는 단계를 더 포함하는 방법.
  27. 제20항에 있어서,
    이후 트렌치들이 형성될 상기 기판의 제3 영역을 한정하는 단계를 더 포함하고, 상기 제3 영역은 상기 제2 폭보다 넓은 제3 폭을 가지는 방법.
  28. 제20항에 있어서,
    상기 제2 트렌치를 충전하도록 상기 기판 상방에 상기 제2 유전체 충전 층을 형성하는 단계 이전에, 상기 제2 트렌치의 측벽들로부터 상기 제1 유전체 충전 층의 제2 부분을 제거하는 단계를 더 포함하는 방법.
  29. 집적 회로 장치 내에 트렌치들을 제조하는 방법으로서,
    기판에 복수의 트렌치들을 제1 깊이로 형성하는 단계 - 상기 복수의 트렌치들은 소정의 제1 값보다 작은 폭을 갖는 제1 트렌치들, 상기 제1 값보다 크고 제2 값보다 작은 폭을 갖는 제2 트렌치들, 및 상기 제2 값보다 큰 폭을 갖는 제3 트렌치들을 포함함 -,
    상기 제1 트렌치들을 충전하고 상기 제2 및 제3 트렌치들은 개방된 채 남겨지도록 상기 기판 상방에 제1 유전체 층을 형성하는 단계,
    상기 제1 트렌치들은 충전된 채 남겨두면서 상기 제2 및 제3 트렌치들의 바닥들에 있는 상기 하방의 기판 부분들은 노출하도록 상기 제1 유전체 층의 일부를 제거하는 단계,
    상기 제2 및 제3 트렌치들을 제2 깊이로 확장하도록 상기 하방 기판의 노출 부분들을 제거하는 단계,
    상기 제2 트렌치들을 충전하고 상기 제3 트렌치들은 개방된 채 남겨지도록 상기 기판 상방에 제2 유전체 층을 형성하는 단계,
    상기 제1 및 제2 트렌치들은 충전된 채 남겨지면서 상기 제3 트렌치들의 바닥들에 있는 상기 하방의 기판 부분들은 노출하도록 상기 제2 유전체 층의 일부를 제거하는 단계,
    상기 제3 트렌치들을 제3 깊이로 확장하도록 상기 하방 기판의 노출 부분들을 제거하는 단계, 및
    상기 제3 트렌치들을 충전하도록 상기 기판 상방에 제3 유전체 층을 형성하는 단계
    를 포함하는 방법.
  30. 메모리 셀 어레이로서,
    기판 상에 형성되고 로우 및 컬럼으로(in rows and columns) 배열되는 복수의 메모리 셀들,
    상기 메모리 셀들의 로우들 또는 컬럼들 사이에 개재되는 복수의 제1 트렌치들, 및
    상기 메모리 셀 어레이의 주변부(periphery)에 형성되는 적어도 하나의 제2 트렌치들
    을 포함하고,
    상기 제1 및 제2 트렌치들은,
    상기 기판에 복수의 트렌치들을 제1 깊이로 형성하는 단계 - 상기 제1 트렌치들은 소정의 명목값보다 작은 폭을 가지고 상기 제2 트렌치들은 상기 명목값보다 큰 폭을 가짐 -,
    상기 제1 트렌치들을 충전하고 상기 제2 트렌치들은 개방된 채 남겨지도록 상기 기판 상방에 유전체 층을 형성하는 단계,
    상기 개방된 트렌치들의 바닥들에 있는 상기 하방의 기판 부분들을 노출하면서 나머지 트렌치들은 충전된 채 남겨지도록 상기 유전체 층의 일부를 제거하는 단 계,
    상기 제2 트렌치들을 제2 깊이로 확장하도록 상기 하방 기판의 노출 부분들을 제거하는 단계, 및
    상기 제2 트렌치들을 충전하도록 상기 기판 상방에 제 2 유전체 층을 형성하는 단계
    를 포함하는 방법에 의해 형성되는 메모리 셀 어레이.
  31. 메모리 장치로서,
    로우 및 컬럼으로 배열된 메모리 셀 어레이, 및
    상기 메모리 셀 어레이를 제어 및/또는 액세스하기 위한 회로부
    를 포함하고,
    상기 메모리 장치는 상기 메모리 셀 어레이 내부의 전계 분리를 위한 적어도 하나의 제1 트렌치와, 상기 메모리 셀 어레이 외부의 전계 분리를 위한 적어도 하나의 제2 트렌치를 포함하며,
    상기 제1 및 제2 트렌치들은,
    상기 기판에 복수의 트렌치들을 제1 깊이로 형성하는 단계 - 상기 제1 트렌치들은 소정의 명목값보다 작은 폭을 가지고 상기 제2 트렌치들은 상기 명목값보다 큰 폭을 가짐 -,
    상기 제1 트렌치들을 충전하고 상기 제2 트렌치들은 개방된 채 남겨지도록 상기 기판 상방에 유전체 층을 형성하는 단계,
    상기 개방된 트렌치들의 바닥들에 있는 상기 하방의 기판 부분들을 노출하면서 나머지 트렌치들은 충전된 채 남겨지도록 상기 유전체 층의 일부를 제거하는 단계,
    상기 제2 트렌치들을 제2 깊이로 확장하도록 상기 하방 기판의 노출 부분들을 제거하는 단계, 및
    상기 제2 트렌치들을 충전하도록 상기 기판 상방에 제 2 유전체 층을 형성하는 단계
    를 포함하는 방법에 의해 형성되는 메모리 장치.
  32. 메모리 장치로서,
    로우 및 컬럼으로 배열된 부동 게이트 메모리 셀 어레이, 및
    상기 부동 게이트 메모리 셀 어레이를 제어 및/또는 액세스하기 위한 회로부
    를 포함하고,
    상기 메모리 장치는, 상기 부동 게이트 메모리 셀 어레이 내부의 전계 분리를 위한 적어도 하나의 제1 트렌치와, 상기 부동 게이트 메모리 셀 어레이 외부의 전계 분리를 위한 적어도 하나의 제2 트렌치를 포함하며,
    상기 제1 및 제2 트렌치들은,
    상기 기판에 복수의 트렌치들을 제1 깊이로 형성하는 단계 - 상기 제1 트렌치들은 소정의 명목값보다 작은 폭을 가지고 상기 제2 트렌치들은 상기 명목값보다 큰 폭을 가짐 -,
    상기 제1 트렌치들을 충전하고 상기 제2 트렌치들은 개방된 채 남겨지도록 상기 기판 상방에 유전체 층을 형성하는 단계,
    상기 개방된 트렌치들의 바닥들에 있는 상기 하방의 기판 부분들을 노출하면서 나머지 트렌치들은 충전된 채 남겨지도록 상기 유전체 층의 일부를 제거하는 단계,
    상기 제2 트렌치들을 제2 깊이로 확장하도록 상기 하방 기판의 노출 부분들을 제거하는 단계, 및
    상기 제2 트렌치들을 충전하도록 상기 기판 상방에 제 2 유전체 층을 형성하는 단계
    를 포함하는 방법에 의해 형성되는 메모리 장치.
  33. 전자 시스템으로서,
    프로세서, 및
    상기 프로세서에 연결된 메모리 장치
    를 포함하고,
    상기 메모리 장치는,
    로우 및 컬럼으로 배열된 부동 게이트 메모리 셀 어레이, 및
    상기 부동 게이트 메모리 셀 어레이를 제어 및/또는 액세스하기 위한 회로부
    를 포함하고,
    상기 메모리 장치는, 상기 부동 게이트 메모리 셀 어레이 내부의 전계 분리 를 위한 적어도 하나의 제1 트렌치와, 상기 부동 게이트 메모리 셀 어레이 외부의 전계 분리를 위한 적어도 하나의 제2 트렌치를 포함하며,
    상기 제1 및 제2 트렌치들은,
    상기 메모리 장치가 제조될 기판 상에 적어도 하나의 희생층을 형성하는 단계,
    상기 제1 및 제2 트렌치들이 형성될 영역들을 한정하여, 상기 적어도 하나의 희생층의 일부를 노출하는 단계 - 상기 제1 트렌치들이 형성될 영역들은 소정의 명목값보다 작은 폭을 가지고 상기 제2 트렌치들이 형성될 영역들은 소정의 명목값보다 크거나 같은 폭을 가짐 -,
    상기 적어도 하나의 희생층의 노출 부분들과 상기 기판의 하방 부분들을 제거하여, 제 1 깊이를 갖는 상기 제1 및 제2 트렌치들을 한정하는 단계,
    상기 제1 트렌치들을 충전하고 상기 제2 트렌치들은 개방된 채 남겨지도록 상기 기판 상방에 제1 유전체 충전 층을 형성하는 단계,
    상기 제2 트렌치들의 바닥들에 있는 상기 기판 부분들을 노출하도록 상기 제1 유전체 충전 층의 일부를 제거하는 단계,
    상기 제2 트렌치들을 상기 기판의 상기 노출 부분들로 확장하는 단계, 및
    상기 제2 트렌치들을 충전하도록 상기 기판 상방에 제2 유전체 충전 층을 형성하는 단계
    를 포함하는 방법에 의해 형성되는 전자 시스템.
  34. 집적 회로 장치로서,
    기판에 형성된 제1 도전성 유형을 가지는 제1 웰 영역,
    상기 기판에 형성된 제2 도전성 유형을 가지는 제2 웰 영역,
    상기 제1 웰 영역에 형성된 복수의 제1 부품 장치들 - 상기 제1 웰 영역에는 적어도 하나의 제1 분리 영역이 형성됨 -, 및
    상기 제2 웰 영역에 형성된 복수의 제2 부품 장치들
    을 포함하고,
    상기 복수의 제1 부품 장치들 중 하나는, 제1 분리 영역에 의해 상기 복수의 제1 부품 장치들 중 인접한 하나로부터 분리되고,
    상기 제1 웰 영역은 적어도 하나의 제2 분리 영역에 의해 상기 제2 웰 영역으로부터 분리되고, 각각의 상기 제2 분리 영역은 각각의 제 1 분리 영역보다 깊은, 집적 회로 장치.
  35. 제34항에 있어서,
    상기 기판은 P형 기판을 포함하고, 상기 제1 웰 영역은 n웰이고, 상기 제2 웰 영역은 p웰이며,
    상기 제1 부품 장치들은 p형 전계 효과 트랜지스터들이고, 상기 제2 부품 장치들은 n형 전계 효과 트랜지스터들인
    것을 더 포함하는 집적 회로 장치.
  36. 제35항에 있어서,
    상기 제2 웰 영역은, 상기 적어도 하나의 제2 분리 영역으로 둘러싸인 N+ 영역에 의해 상기 기판으로부터 분리되는 집적 회로 장치.
  37. 제34항에 있어서,
    상기 제2 웰 영역에는 적어도 하나의 제1 분리 영역이 형성되어 있고,
    상기 복수의 제2 부품 장치들 중 하나는, 제1 분리 영역에 의해 상기 복수의 제2 부품 장치들 중 인접한 하나로부터 분리되는
    것을 더 포함하는 집적 회로 장치.
  38. 제34항에 있어서,
    각각의 상기 제1 분리 영역들이 실질적으로 동일한 깊이를 가지는 집적 회로 장치.
  39. 제38항에 있어서,
    상기 제1 분리 영역들의 폭은 다양한 집적 회로 장치.
  40. 제39항에 있어서,
    임의의 제2 분리 영역의 폭은 각각의 제1 분리 영역의 폭보다 큰 집적 회로 장치.
  41. 집적 회로 장치로서,
    p웰에 형성된 복수의 n형 전계 효과 트래지스터들 - 상기 n형 전계 효과 트랜지스터들 중 적어도 하나는 제1 깊이를 갖는 제1 분리 영역에 의해 인접한 n형 전계 효과 트랜지스터로부터 분리됨 - , 및
    n웰에 형성된 복수의 p형 전계 효과 트랜지스터들 - 상기 p형 전계 효과 트랜지스터들 중 적어도 하나는 상기 제1 깊이를 갖는 제2 분리 영역에 의해 인접한 p형 전계 효과 트랜지스터로부터 분리됨 -
    을 포함하고,
    상기 p 웰 및 상기 n웰은 상기 제1 깊이보다 큰 제2 깊이를 갖는 적어도 하나의 제3 분리 영역에 의해 서로 분리되는
    집적 회로 장치.
  42. 제41항에 있어서,
    상기 n웰은 P형 기판에 형성되고,
    상기 p웰은 상기 P형 기판에 형성되고, N+ 영역과 상기 적어도 하나의 제3 분리 영역에 의해 상기 P형 기판의 벌크로부터 분리되는
    집적 회로 장치.
  43. 제41항에 있어서,
    상기 웰들 중 적어도 하나는 삼중 웰 구조(triple well structure)로 형성되는 집적 회로 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150092284A (ko) * 2012-12-26 2015-08-12 마이크론 테크놀로지, 인크 광자 및 전자 구조를 위한 반도체 기판 및 제조 방법

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100602085B1 (ko) * 2003-12-31 2006-07-14 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조 방법
DE102004048536B4 (de) * 2004-10-06 2008-09-18 Clariant Produkte (Deutschland) Gmbh Verwendung von Heißschmelzmassen in Straßenmarkierungen
US20070235783A9 (en) * 2005-07-19 2007-10-11 Micron Technology, Inc. Semiconductor constructions, memory arrays, electronic systems, and methods of forming semiconductor constructions
KR100696382B1 (ko) * 2005-08-01 2007-03-19 삼성전자주식회사 반도체 소자 및 그 제조방법
US20070040235A1 (en) * 2005-08-19 2007-02-22 International Business Machines Corporation Dual trench isolation for CMOS with hybrid orientations
US7375000B2 (en) * 2005-08-22 2008-05-20 International Business Machines Corporation Discrete on-chip SOI resistors
US7772672B2 (en) 2005-09-01 2010-08-10 Micron Technology, Inc. Semiconductor constructions
KR100660551B1 (ko) * 2005-09-22 2006-12-22 삼성전자주식회사 불휘발성 메모리 소자 및 그 제조 방법
US7279411B2 (en) * 2005-11-15 2007-10-09 International Business Machines Corporation Process for forming a redundant structure
US20070132056A1 (en) * 2005-12-09 2007-06-14 Advanced Analogic Technologies, Inc. Isolation structures for semiconductor integrated circuit substrates and methods of forming the same
US20070212874A1 (en) * 2006-03-08 2007-09-13 Micron Technology, Inc. Method for filling shallow isolation trenches and other recesses during the formation of a semiconductor device and electronic systems including the semiconductor device
US7799694B2 (en) * 2006-04-11 2010-09-21 Micron Technology, Inc. Methods of forming semiconductor constructions
US20080113483A1 (en) * 2006-11-15 2008-05-15 Micron Technology, Inc. Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
US7935610B2 (en) 2006-11-28 2011-05-03 Micron Technology, Inc. Semiconductor device isolation structures
JP2009088134A (ja) * 2007-09-28 2009-04-23 Elpida Memory Inc 半導体装置、半導体装置の製造方法並びにデータ処理システム
JP2009200107A (ja) * 2008-02-19 2009-09-03 Elpida Memory Inc 半導体装置およびその製造方法
JP2009295785A (ja) * 2008-06-05 2009-12-17 Toshiba Corp 半導体装置の製造方法
US8367515B2 (en) * 2008-10-06 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid shallow trench isolation for high-k metal gate device improvement
KR101045090B1 (ko) 2008-11-13 2011-06-29 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
JP5428394B2 (ja) * 2009-03-04 2014-02-26 ソニー株式会社 固体撮像装置とその製造方法、および撮像装置
US8674469B2 (en) * 2009-04-23 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure for backside illuminated image sensor
TWI395290B (zh) * 2009-05-26 2013-05-01 Winbond Electronics Corp 快閃記憶體及其製造方法
KR20110003191A (ko) * 2009-07-03 2011-01-11 삼성전자주식회사 소자 분리막 및 반도체 소자의 형성 방법
US20110115047A1 (en) * 2009-11-13 2011-05-19 Francois Hebert Semiconductor process using mask openings of varying widths to form two or more device structures
WO2011069242A1 (en) * 2009-12-09 2011-06-16 Cooledge Lighting Inc. Semiconductor dice transfer-enabling apparatus and method for manufacturing transfer-enabling apparatus
US8685831B2 (en) * 2010-10-28 2014-04-01 Texas Instruments Incorporated Trenches with reduced silicon loss
US8691661B2 (en) * 2010-10-28 2014-04-08 Texas Instruments Incorporated Trench with reduced silicon loss
JP2012146693A (ja) * 2011-01-06 2012-08-02 Toshiba Corp 半導体記憶装置及びその製造方法
JP2014038952A (ja) * 2012-08-17 2014-02-27 Fujitsu Semiconductor Ltd 半導体装置の製造方法
US8703577B1 (en) * 2012-12-17 2014-04-22 United Microelectronics Corp. Method for fabrication deep trench isolation structure
US9040394B2 (en) * 2013-03-12 2015-05-26 Samsung Electronics Co., Ltd. Method for fabricating a semiconductor device
US20140315371A1 (en) * 2013-04-17 2014-10-23 International Business Machines Corporation Methods of forming isolation regions for bulk finfet semiconductor devices
US9123612B2 (en) * 2013-10-31 2015-09-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US20150206789A1 (en) * 2014-01-17 2015-07-23 Nanya Technology Corporation Method of modifying polysilicon layer through nitrogen incorporation for isolation structure
US9831272B2 (en) * 2016-03-31 2017-11-28 Qualcomm Incorporated Metal oxide semiconductor cell device architecture with mixed diffusion break isolation trenches
JP2018073971A (ja) * 2016-10-28 2018-05-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10790272B2 (en) 2017-08-02 2020-09-29 Qualcomm Incorporated Manufacturability (DFM) cells in extreme ultra violet (EUV) technology
US10790198B2 (en) 2018-08-08 2020-09-29 Globalfoundries Inc. Fin structures
US11171148B2 (en) 2019-07-31 2021-11-09 Micron Technology, Inc. Isolation structures for integrated circuit devices
US11502165B2 (en) 2020-07-08 2022-11-15 Nanya Technology Corporation Semiconductor device with flowable layer and method for fabricating the same

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4609934A (en) * 1984-04-06 1986-09-02 Advanced Micro Devices, Inc. Semiconductor device having grooves of different depths for improved device isolation
JPS63144540A (ja) 1986-12-09 1988-06-16 Toshiba Corp 半導体装置の製造方法
JPH0290617A (ja) * 1988-09-28 1990-03-30 Nec Corp 半導体装置の製造方法
US5179038A (en) * 1989-12-22 1993-01-12 North American Philips Corp., Signetics Division High density trench isolation for MOS circuits
EP0507586A3 (en) 1991-04-03 1993-03-03 Syntex (U.S.A.) Inc. Immunoassay for immunoglobulins
US5130268A (en) * 1991-04-05 1992-07-14 Sgs-Thomson Microelectronics, Inc. Method for forming planarized shallow trench isolation in an integrated circuit and a structure formed thereby
JP3157357B2 (ja) * 1993-06-14 2001-04-16 株式会社東芝 半導体装置
US5851928A (en) * 1995-11-27 1998-12-22 Motorola, Inc. Method of etching a semiconductor substrate
TW365047B (en) * 1996-10-04 1999-07-21 Winbond Electronics Corp Manufacturing method for simultaneously forming trenches of different depths
US5814547A (en) * 1997-10-06 1998-09-29 Industrial Technology Research Institute Forming different depth trenches simultaneously by microloading effect
US6175144B1 (en) * 1998-05-15 2001-01-16 Advanced Micro Devices, Inc. Advanced isolation structure for high density semiconductor devices
US6242770B1 (en) * 1998-08-31 2001-06-05 Gary Bela Bronner Diode connected to a magnetic tunnel junction and self aligned with a metallic conductor and method for forming the same
JP2000150634A (ja) * 1998-11-13 2000-05-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6144086A (en) * 1999-04-30 2000-11-07 International Business Machines Corporation Structure for improved latch-up using dual depth STI with impurity implant
US6207534B1 (en) * 1999-09-03 2001-03-27 Chartered Semiconductor Manufacturing Ltd. Method to form narrow and wide shallow trench isolations with different trench depths to eliminate isolation oxide dishing
US6288426B1 (en) * 2000-02-28 2001-09-11 International Business Machines Corp. Thermal conductivity enhanced semiconductor structures and fabrication processes
US6294423B1 (en) * 2000-11-21 2001-09-25 Infineon Technologies North America Corp. Method for forming and filling isolation trenches
JP2003007864A (ja) * 2001-06-22 2003-01-10 Nec Corp 不揮発性半導体記憶装置の製造方法
KR100389929B1 (ko) * 2001-07-28 2003-07-04 삼성전자주식회사 트렌치 소자분리막을 구비하는 ｓｏｉ 소자 및 그 제조 방법
JP4171268B2 (ja) * 2001-09-25 2008-10-22 三洋電機株式会社 半導体装置およびその製造方法
DE10219398B4 (de) * 2002-04-30 2007-06-06 Infineon Technologies Ag Herstellungsverfahren für eine Grabenanordnung mit Gräben unterschiedlicher Tiefe in einem Halbleitersubstrat
US6794268B2 (en) * 2002-07-31 2004-09-21 Intel Corporation Fabricating deeper and shallower trenches in semiconductor structures
US6815734B1 (en) * 2002-10-01 2004-11-09 T-Ram, Inc. Varied trench depth for thyristor isolation
JP2004152092A (ja) * 2002-10-31 2004-05-27 Matsushita Electric Ind Co Ltd 電圧源回路
TW588413B (en) 2002-11-07 2004-05-21 Winbond Electronics Corp Manufacturing method and device of memory with different depths of isolation trench
US6864152B1 (en) * 2003-05-20 2005-03-08 Lsi Logic Corporation Fabrication of trenches with multiple depths on the same substrate
TWI240360B (en) * 2003-07-23 2005-09-21 Nanya Technology Corp Forming method of trench isolation region
US7005339B2 (en) 2003-12-15 2006-02-28 United Microelectronics Corp. Method of integrating high voltage metal oxide semiconductor devices and submicron metal oxide semiconductor devices
US7094658B2 (en) * 2004-04-05 2006-08-22 Nanya Technology Corporation 3-stage method for forming deep trench structure and deep trench capacitor
US6972260B2 (en) * 2004-05-07 2005-12-06 Powerchip Semiconductor Corp. Method of fabricating flash memory cell

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150092284A (ko) * 2012-12-26 2015-08-12 마이크론 테크놀로지, 인크 광자 및 전자 구조를 위한 반도체 기판 및 제조 방법

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