KR20070046719A - 도전체 구조, 도전체 구조의 제조 방법, 소자기판 및소자기판의 제조방법 - Google Patents

도전체 구조, 도전체 구조의 제조 방법, 소자기판 및소자기판의 제조방법 Download PDF

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KR20070046719A
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켄스케 나가야마
켄이치 미야모토
타다키 나카호리
카즈노리 이노우에
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미쓰비시덴키 가부시키가이샤
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Abstract

간단한 구성으로, 내알칼리성에 뛰어나고, 가공 정밀도가 높은 도전체 구조를 간단하게 얻을 수 있다. 본 발명에 따른 TFT어레이 기판(100)은, 기판(10)과, 기판(10)위에 화소 마다 형성된 화소 전극(20)과, 화소 전극(20)에 대응하여, 기판(10)위에 형성된 TFT소자(30)를 구비하고 있다. 그리고, TFT소자(30)에 접속된 전극·배선(31, 32, 34, 331)이나, 용량 전극(40)은, 상층막(31b, 32b, 34b, 331b) 및 하층막(31a, 32a, 34a, 331a)이 적층 되어 형성된 적층체를 가지고 있으며, 하층막(31a)등은, 1종 이상 주기율표 제8족 원소를 포함하는 알루미늄 합금에 의해 형성되고, 상층막(31b)은 하층막(31a) 위에 적층 되어, 1종 이상의 주기율표 제8족 원소 및 질소를 포함하는 알루미늄 합금에 의해 형성되어 있다.
TFT어레이 기판, 화소 전극, 용량 전극, 도전체

Description

도전체 구조, 도전체 구조의 제조 방법, 소자기판 및 소자기판의 제조방법{CONDUCTOR STRUCTURE, METHOD OF MANUFACTURING CONDUCTOR STRUCTURE, ELEMENT SUBSTRATE AND METHOD OF MANUFACTURING ELEMENT SUBSTRATE}
도 1은 본 발명의 실시예 1에 따른 TFT어레이 기판의 주요부 구성을 나타내는 투과 평면도,
도 2는 본 발명의 실시예 1에 따른 TFT어레이 기판의 주요부 구성을 나타내는 단면도이며, 도 1의 A-A절단선에 있어서의 단면을 도시한 도면,
도 3은 소스 배선 및 소스 단자의 접속 부분을 나타내는 모식도이며, 도 3(a)는 투과 평면도, 도 3(b)는 도 3(a)의 B-B절단선에 있어서의 단면도,
도 4는 게이트 배선 및 게이트 단자의 접속 부분을 나타내는 모식도이며, 도 4(a)는 투과 평면도, 도 4(b)는 도 4(a)의 C-C절단선에 있어서의 단면도,
도 5는 본 발명의 실시예 1에 따른 TFT어레이 기판의 제조 플로를 도시한 도면,
도 6은 본 발명의 실시예 2에 따른 TFT어레이 기판의 주요부 구성을 나타내는 투과 평면도,
도 7은 본 발명의 실시예 2에 따른 TFT어레이 기판의 주요부 구성을 나타내 는 단면도이며, 도 6의 D-D절단선에 있어서의 단면을 도시한 도면,
도 8은 본 발명에 따른 도전체 구조의 반사율과, 일반적으로 전극이나 배선에 사용되는 금속막의 반사율을 도시한 도면,
도 9는 본 발명의 실시예 3에 따른 TFT어레이 기판의 주요부 구성을 나타내는 투과 평면도,
도 10은 본 발명의 실시예 3에 따른 TFT어레이 기판의 주요부 구성을 나타내는 단면도이며, 도 9의 E-E절단선에 있어서의 단면을 도시한 도면,
도 11은 본 발명의 실시예 4에 따른 TFT어레이 기판의 주요부 구성을 나타내는 평면도,
도 12는 본 발명의 실시예 4에 따른 TFT어레이 기판의 주요부 구성을 나타내는 단면도이며, 도 11의 F-F절단선에 있어서의 단면을 도시한 도면,
도 13은 소스 배선 및 소스 단자의 접속 부분을 나타내는 모식도이며, 도 13(a)는 투과 평면도, 도 13(b)는 도 13(a)의 G-G절단선에 있어서의 단면도,
도 14는 게이트 배선 및 게이트 단자의 접속 부분을 나타내는 모식도이며, 도 14(a)는 투과 평면도, 도 14(b)는 도 14(a)의 H-H절단선에 있어서의 단면도,
도 15는 본 발명의 실시예 4에 따른 TFT어레이 기판의 제조 플로를 나타내는 도면이다.
[도면의 주요부분에 대한 부호의 설명]
100, 101, 102, 103 : TFT어레이 기판 10 : 투명기판
20, 200 : 화소 전극 30 : TFT소자
31 : 반도체막 32 : 게이트 전극
32a : 게이트 전극의 하층막 32b : 게이트 전극의 상층막
321 : 게이트 배선 321a : 게이트 배선의 하층막
321b : 게이트 배선의 상층막 322, 323 : 게이트 단자
33 : 소스 전극 33a : 소스 전극의 하층막
33b : 소스 전극의 상층막 331 : 소스 배선
331a : 소스 배선의 하층막 331b : 소스 배선의 상층막
332, 333 : 소스 단자 34, 340 : 드레인 전극
34a, 340a : 드레인 전극의 하층막 34b, 340b : 드레인 전극의 상층막
35 : 절연층 36 : 오믹 콘택층
37 : 배리어 메탈 38 : 절연층
38a : 개구부 39a, 39b, 39c, 39d, 39e : 콘택홀
39f, 39g, 39h, 39i, 39j : 콘택홀 40 : 용량 전극
40a : 용량 전극의 하층막 40b : 용량 전극의 상층막
43 : 개구부 50 : 반사막
50a : 반사막의 하층막 50b : 반사막의 상층막
60 : 수지층 60a : 오목부
70 : 오목부
a, b1, b2, c1, c2, d, e, f : 접합부
본 발명은, 도전체 구조, 도전체 구조의 제조 방법, 소자기판 및 소자기판의 제조 방법에 관한 것으로, 예를 들면 기판위에 형성된 박막트랜지스터(TFT:Thin Film Transistor)소자에 접속되는 전극 또는 배선 등의 도전체 구조, 이 도전체 구조의 제조 방법, 이 도전체 구조를 가지는 소자기판 및 소자기판의 제조 방법에 관한 것이다.
최근, 휴대전화기, 휴대 정보단말, 전자수첩, 휴대형 텔레비전 등의 많은 전자기기에, 액정표시장치 등의 표시장치가 조립되고 있다.
액정표시장치에는 여러가지 종류가 있으며, 동작 모드에서는 TN(Twisted Nematic)모드, STN(Super Twisted Nematic)모드 등이 알려져 있으며, 구동방법으로는 단순 매트릭스(passive matrix)방식이나 액티브 매트릭스(active matrix)방식이 알려져 있다.
일반적인 TFT(Thin Film Transistor)액정표시장치는, 동작 모드를 TN모드로 하고, 구동방식을 액티브 매트릭스 방식으로 하여, 가볍고 얇으며, 깨끗한 화면을 장시간 볼 수 있는 이점을 살려 많은 전자기기에 탑재되어 있다.
이러한 TFT액정표시장치는, 내면 전체면에 공통 전극이 형성된 대향기판과, 이 대향기판의 내면에 대하여, TFT소자 및 화소 전극이 화소 마다 매트릭스 모양으로 배열된 내면을 대향시켜서 설치된 TFT어레이 기판 사이에서, 액정을 끼움으로써 구성되고 있다. TFT소자는, 아모퍼스 실리콘등의 반도체막에, 게이트 전극, 소스 전극, 드레인 전극을 구성한 3단자 스위치이며, 드레인 전극은 반도체막 및 화소 전극 사이를 전기적으로 접속한다.
화소 전극에는, 광 투과성에 뛰어난 산화 인듐 주석(ITO:Indium Tin Oxide)등의 투명 도전재료가 사용되고, 드레인 전극이나 게이트 배선 등에는, 저저항 재료인 알루미늄이나 알루미늄 합금이 사용되고 있다. 그러나, 알루미늄이나 알루미늄 합금이 ITO와 직접 접촉함으로써, 화소 전극과 드레인 전극과의 계면에 산화층이 형성된다는 문제가 있었다. 종래, 이 산화층의 형성을 방지하는데, 예를 들면 화소 전극 및 드레인 전극 사이에 크롬(Chromium)(Cr)등의 고융점 금속막을 개재시키고 있었다(예를 들면, 특허문헌 1).
한편, 특허문헌 1에 기재된 크롬(Cr)등의 고융점 금속막을 형성하는데, 새롭게 성막 공정이나 패터닝공정을 추가할 필요가 있어, 제조 비용도 증대하게 된다는 문제가 있었다.
이 고융점 금속막의 형성 공정을 생략 가능하도록 한 기술로서, 예를 들면, 드레인 전극에 니켈(Ni)을 포함하는 알루미늄 합금을 사용하여, 드레인 전극을 ITO에 의해 형성된 화소 전극에 직접 접촉하여 전기적으로 접속하는 기술이 제안되고 있다(예를 들면, 특허문헌 2). 드레인 전극에 니켈(Ni)을 포함하는 알루미늄 합금을 사용하면, 화소 전극과 드레인 전극과의 계면에 산화층이 형성되지 않는다.
일반적으로 TFT어레이 기판을 형성하는데, 투명기판위에 전극 또는 배선의 재료인 금속재료를 성막하고, 이 금속재료에 의한 막위에 포토레지스트을 도포하 며, 포토레지스트에 대하여 패터닝을 위한 노광 처리를 하고, 예를 들면 유기 알칼리(alkaline)계의 현상액으로 현상을 하여 포토레지스트를 용해하고, 에칭처리, 포토레지스트 박리처리를 행한다.
[특허문헌 1] 일본국 공개특허공보 특개평4-253342호 공보(특히, 단락 0009, 도 1)
[특허문헌 2]일본국 공개특허공보 특개2004-214606호 공보(특히, 단락0035, 0038∼0044, 0052, 0058, 도 2∼도 10, 도 12)
그러나, 니켈(nickel)(Ni)등의 주기율표 제8족 원소를 포함하는 알루미늄 합금은 알칼리(alkaline)성 용액에 대한 내성이 현저히 저하하기 때문에, 전극 또는 배선에 니켈(Ni)을 포함하는 알루미늄 합금을 사용하고자 할 경우, 기판위에 성막된 전극용 또는 배선용의 금속막이 현상 처리 시에 용해된다는 문제가 발생하였다. 이 때문에, 전극이나 배선의 가공 정밀도가 현저히 저하한다는 문제가 있었다.
본 발명에 따른 도전체 구조는, 상층막 및 하층막이 적층 되어 형성된 적층체를 가지는 도전체 구조이며, 상기 하층막은, 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금에 의해 형성되고, 상기 상층막은, 상기 하층막위에 적층 되어, 1종 이상의 주기율표 제8족 원소 및 질소를 포함하는 알루미늄 합금에 의해 형성된 것을 특징으로 하는 것이다.
이와 같이, 상층막을 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금에 의해 형성된 하층막위에 적층하고, 1종 이상의 주기율표 제8족 원소 및 질소를 포함하는 알루미늄 합금에 의해 형성함으로써, 간단한 구성으로, 내알칼리성에 뛰어나고, 가공 정밀도가 높은 도전체 구조를 간단하게 얻을 수 있다.
실시예 1
본 발명의 실시예 1에 따른 TFT어레이 기판의 구성에 대해서, 도면을 기초로 설명한다. 도 1은, 본 발명의 실시예 1에 따른 TFT어레이 기판의 주요부 구성을 나타내는 투과 평면도이다. 도 2는, 본 발명의 실시예 1에 따른 TFT어레이 기판의 주요부 구성을 나타내는 단면도이며, 도 1의 A-A절단선에 있어서의 단면을 도시한 도면이다.
도 1 및 도 2에 나타나 있는 바와 같이, TFT어레이 기판(100)은, 예를 들면 광 투과성의 유리(glass), 폴리카보네이트(polycarbonate), 아크릴수지(acrylic resin)등에 의해 사각형상으로 형성된 투명기판(10)위에, 화소 전극(20) 및 스위치소자로서의 TFT소자(30)가, 화소 마다 매트릭스 모양으로 형성되어 있다. TFT어레이 기판(100)은, TFT소자(30) 및 화소 전극(20)이 화소마다 매트릭스 모양으로 배열된 내면을, 내면 전체면에 공통 전극(도시하지 않음)이 형성된 대향기판(도시하지 않음)의 내면에 대하여 대향하도록 설치되어 사용된다. 그리고, TFT어레이 기판(100) 및 대향 기판 사이에 액정을 끼움으로써, TFT액정표시장치(도시하지 않음) 가 구성된다.
또한, TFT소자(30)는 스위치(switch)로서 기능하여, 화소 전극(20) 마다 온 오프(turn on and off) 할 수 있다. TFT소자(30)가 구동회로(도시하지 않음)로부터의 신호를 따라 온 하고, 구동회로가 화소 전극(20)에 구동전압을 첨가하여 화소 전극(20)과 공통 전극(도시하지 않음)과의 사이에서 액정의 배열을 변화시킴으로써, TFT액정표시장치의 빛의 투과를 제어한다.
도 1에서 나타나 있는 바와 같이, 화소 전극(20) 및 TFT소자(30)등이, 투명기판(10)위에 매트릭스 모양으로 여러개 형성됨으로써, TFT어레이 기판(100)이 구성되어 있다. 또한, 도 1에서는 편의상, TFT소자(30)의 각 전극(32, 33, 34), 전극(32, 33)에 접속된 각 배선(321, 331) 및 용량 전극(40)에 대하여 해칭(hatching)을 실시하고 있다.
도 2에 나타나 있는 바와 같이, TFT어레이 기판(100)의 주요부 구성에 대해서, TFT소자(30)영역, 화소 전극(20)영역 및 용량 전극(40)영역으로 나누어 설명한다.
우선, 도 2에 나타내는 TFT소자(30)영역에 대해서, 도면에 의거하여 설명한다.
도 1 및 도 2에 나타나 있는 바와 같이, TFT소자(30)는, 아모퍼스 실리콘 등의 반도체막(31)에, 주사 전극으로서의 게이트 전극(32), 신호 전극으로서의 소스 전극(33), 드레인 전극(34)을 구성한 3단자 스위치이다.
도 1에 나타나 있는 바와 같이, 게이트 전극(32)는, 각 화소 전극(20) 사이 에 형성된 게이트 배선(321)에 접속되고, 소스 전극(33)은, 각 화소 전극(20) 사이에 형성된 소스 배선(331)에 접속되어 있다. 또한 도 1에 나타나 있는 바와 같이, 게이트 배선(321) 및 소스 배선(331)은, 서로 교차하여 형성되고 있다. 또한 도 2에 나타나 있는 바와 같이, 반도체막(31)과 게이트 전극(32) 사이에는, 절연층(35)이 형성되어 있다.
도 2에 나타나 있는 바와 같이, 반도체막(31)과 소스 전극(33) 사이에는, 예를 들면 n+아모퍼스 실리콘 등의 오믹 콘택층(36) 및 배리어메탈(barrier metal)(37)이 적층 되어 형성되어 있다. 마찬가지로, 반도체막(31)과 드레인 전극(34) 사이에도, 예를 들면 n+아모퍼스 실리콘 등의 오믹 콘택층(36) 및 배리어메탈(37)이 적층 되어서 형성되어 있다. 도 2에 나타나 있는 바와 같이, 소스 전극(33)과 드레인 전극(34) 사이에는, 패시베이션 막으로서의 절연층(38)이 형성되어 있다. 또한 절연층(38)은, 소스 전극(33) 및 드레인 전극(34) 위에도 형성되어 있다.
도 1 및 도 2에 나타나 있는 바와 같이, TFT소자(30)의 화소 전극(20)영역측에서는, 화소 전극(20)이 드레인 전극(34)위에 절연층(38)을 통해 적층되어 있다. 또한 화소 전극(20)은, 절연층(38)에 형성된 콘택홀(39a)안에서, 드레인 전극(34)에 전기적으로 접속되어 있다. 따라서, 화소 전극(20)은, 드레인 전극(34)에 의해, TFT소자(30)에 접속되어 있다. 또한, 화소 전극(20)과 드레인 전극(34)이 전기적으로 접속된 부분을 접합부a로 한다.
도전체 구조로서의 게이트 전극(32), 소스 전극(33), 드레인 전극(34), 게이트 배선(321) 및 소스 배선(331)은, 각각 상층막(32b, 33b, 34b, 321b, 331b) 및 하층막(32a, 33a, 34a, 321a, 331a)의 적층체에 의해 구성되어 있다. 이들의 구조에 대해서는, 나중에 상세하게 설명한다.
다음에 도 2에 도시되는 화소 전극(20)영역에 대해서, 도면에 의거하여 설명한다.
도 1에 나타나 있는 바와 같이, 화소 전극(20)은, 화소 내에, 각 게이트 배선(321) 및 각 소스 배선(331) 사이의 영역에, 대략 사각형상으로 형성되어 있다. 또한, 화소 전극(20)의 박리 등을 방지하기 위해, 도 1에 나타나 있는 바와 같이, 화소 전극(20)의 네 귀퉁이의 각을 제거해도 좋다.
도 2에 나타나 있는 바와 같이, 화소 전극(20)은, 투명기판(10)위에 형성된 절연층(35) 및 절연층(38)위에 형성되어 있다. 화소 전극(20)의 재료에는, 예를 들면, 산화 인듐, 산화 주석 또는 산화 아연의 적어도 1종 이상의 금속을 포함하는 금속이 이용된다.
다음에 도 2에 도시되는 용량 전극(40)영역에 대해서, 도면에 의거하여 설명한다.
도 1 및 도 2에 나타나 있는 바와 같이, 용량 전극(40)은, 투명기판(10)위에, 게이트 배선(322)과 대략 평행하게 형성되어 있다. 또한 도 1에 나타나 있는 바와 같이, TFT어레이 기판(100)의 평면을 투시했을 때, 용량 전극(40)은, 화소 전극(20)의 일부와 겹치도록 형성되어 있다.
도전체 구조로서의 용량 전극(40)은, 상층막(40b) 및 하층막(40a)의 적층체에 의해 구성되어 있다. 이들의 구조에 대해서는, 나중에 상세하게 설명한다.
다음에 소스 배선(331)의 말단부에 설치되는 소스 단자(332)의 구성에 대해서, 도면에 의거하여 설명한다. 도 3은, 소스 배선 및 소스 단자의 접속 부분을 나타내는 모식도이며, 도 3(a)는 투과 평면도, 도 3(b)는 도 3(a)의 B-B절단선에 있어서의 단면도이다.
소스 단자(332)는 예를 들면 TFT어레이 기판(100)의 한변측에 배열된다. 또한 소스 단자(332)는, 예를 들면 플렉시블 프린트 기판(flexible printed board)(도시하지 않음)을 통해, 외부에 설치되는 구동회로(도시하지 않음)에 접속되어 사용되고, 소스 단자(332)에는 구동회로로부터 출력되는 데이터 신호가 입력된다.
도 3(a) 및 도 3(b)에 나타나 있는 바와 같이, 소스 배선(331)은, 투명기판(10)위에 형성된 절연층(35), 반도체막(31), 오믹 콘택층(36) 및 배리어메탈(37) 위에, 적층 되어 형성되어 있다. 또한 소스 단자(332)는, 절연층(38)에 형성된 콘택홀(39b, 39c)안에서, 소스 배선(331)에 전기적으로 접속되어 있다. 또한, 소스 배선(331)과 소스 단자(332)가 전기적으로 접속된 부분을 접합부bl, b2로 한다. 소스 단자(332)는 화소 전극(20)과 동시에 성막된다. 또한 소스 단자(332)의 재료에는, 화소 전극(20)과 마찬가지로, 산화 인듐, 산화 주석 또는 산화 아연의 적어도 1종 이상의 금속을 포함하는 금속이 이용된다. 또한 도 3(b)에 나타나 있는 바와 같이, 소스 단자(332) 중, 절연층(38)위에 형성된 평탄부가, 실제로 플렉시블 프린트 기판(도시하지 않음)등이 접속되는 패드가 된다.
도전체 구조로서의 소스 배선(331)은, 상층막(331b) 및 하층막(331a)에 의해 구성되어 있다. 이것들의 구조에 대해서는, 나중에 상세하게 설명한다.
다음에 게이트 배선(321)의 말단부에 설치되는 게이트 단자(322)의 구성에 대해, 도면에 의거하여 설명한다. 도 4는, 게이트 배선 및 게이트 단자의 접속 부분을 나타내는 모식도이며, 도 4(a)는 투과 평면도, 도 4(b)는 도 4(a)의 C-C절단선에 있어서의 단면도이다.
게이트 단자(322)는 예를 들면 TFT어레이 기판(100)의 한변 측에 배열된다. 또한 게이트 단자(322)는, 예를 들면 플렉시블 프린트 기판(도시하지 않음)을 통해 외부에 설치되는 구동회로(도시하지 않음)에 접속되어 이용되고, 게이트 단자(322)에는 구동회로로부터 출력되는 주사 신호가 입력된다.
도 4(a) 및 도 4(b)에 나타나 있는 바와 같이, 게이트 배선(321)은 투명기판(10)위에 형성되어 있다. 또한 절연층35 및 38이 게이트 배선(321)위에 적층 되어 형성되고 있다. 또한 게이트 단자(322)는, 절연층(35, 38)에 형성된 콘택홀(39d, 39e)안에서, 게이트 배선(321)에 전기적으로 접속되고 있다. 또한, 게이트 배선(321)과 게이트 단자(322)가 전기적으로 접속된 부분을 접합부c1, c2로 한다. 게이트 단자(322)는 화소 전극(20)과 동시에 성막 형성된다. 또한 게이트 단자(322)의 재료에는, 화소 전극(20)과 마찬가지로, 산화 인듐, 산화 주석 또는 산화 아연의 적어도 1종 이상의 금속을 포함하는 금속이 이용된다. 또한 도 4(b)에 나타내는 게이트 단자(322) 중, 절연층(38)위에 형성된 평탄부는 실제로 플렉시블 프린트 기판(도시하지 않음)등이 접속되는 패드가 된다.
도전체 구조로서의 게이트 배선(321)은, 상층막(321b) 및 하층막(321a)의 적층체에 의해 구성되고 있다. 이들의 구조에 대해서는 나중에 상세하게 설명한다.
여기에서, 도 2, 도 3 및 도 4에 나타나 있는 바와 같이, 도전체 구조로서의 게이트 전극(32), 소스 전극(33), 드레인 전극(34), 게이트 배선(321), 소스 배선(331) 및 용량 전극(40)은, 하층막(32a, 33a, 34a, 321a, 331a, 40a) 및 상층막(32b, 33b, 34b, 321b, 331b, 40b)의 적층체를 가지고 있다.
또한 각 하층막(32a, 33a, 34a, 321a, 331a, 40a)은, 1종 이상의 주기율표 제8족 원소(예를 들면 니켈(Ni))를 포함하는 알루미늄 합금에 의해 형성되어 있다. 또한 도 2, 도 3 및 도 4에 나타나 있는 바와 같이, 각 상층막(32b, 33b, 34b, 321b, 331b, 40b)은, 각 하층막(32a, 33a, 34a, 321a, 331a, 40a)위에 적층 되고, 1종 이상의 주기율표 제8족 원소(예를 들면 니켈(Ni)) 및 질소를 포함하는 알루미늄 합금에 의해 형성되어 있다. 이들 각 상층막(32b, 33b, 34b, 321b, 331b, 40b)은, 1종 이상의 주기율표 제8족 원소(예를 들면 니켈(Ni))를 포함하는 알루미늄 합금에, 질소를 첨가하여 형성되고 있다.
이와 같이, 각 상층막(32b, 33b, 34b, 321b, 331b, 40b)을, 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금에 의해 형성된 각 하층막위에 적층 하고, 상기 1종 이상의 주기율표 제8족 원소 및 질소를 포함하는 알루미늄 합금에 의해 형성함으로써, 간단한 구성으로, 내알칼리성에 뛰어나고, 가공 정밀도가 높은 도전체 구조를 간단하게 얻을 수 있다.
또한 제조 공정에 있어서, 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금에 의해 형성된 배선이나 전극을 가열하면, 배선이나 전극의 엣지부분 등에 오목부(보이드(void))가 발생하고 있었지만, 각 상층막(32b, 33b, 34b, 321b, 331b, 40b)을, 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금에 의해 형성된 각 하층막(32a, 33a, 34a, 321a, 331a, 40a)위에 적층 하고, 1종 이상의 주기율표 제8족 원소 및 질소를 포함하는 알루미늄 합금에 의해 형성함으로써, 적층체(32, 33, 34, 321, 331, 40)의 상층에 있는 절연막(35)이나 절연막(38)의 응력이 하층막(32a, 33a, 34a, 321a, 331a, 40a)에 미치는 영향을 완화하고, 상층막 및 하층막의 적층체에 발생하는 오목부(보이드)의 발생을 억제할 수 있다.
또한 바람직하게는, 각 상층막(32b, 33b, 34b, 321b, 331b, 40b)의 막 두께를, 약 2나노미터(nm)이상 약 50나노미터(nm)이하로 한다.
그 이유는, 각 상층막(32b, 33b, 34b, 321b, 331b, 40b)의 막 두께를 약 2nm이하로 하면, 투명기판(10)위에 균일하게 성막할 수 없게 되고, 또, 제조 공정에서 적층체(32, 33, 34, 321, 331, 40)의 상층에 있는 절연막(35)이나 절연막(38)의 형성시에 하층막(32a, 33a, 34a, 321a, 331a, 40a)에 발생하는 오목부(보이드)의 발생을 효과적으로 억제할 수 없기 때문이다. 또한 각 상층막(32b, 33b, 34b, 321b, 331b, 40b)의 막 두께를 약 2nm이하로 하면, 포트리소그래피(photolithography)법에 의한 패터닝에서 이용되는 유기 알카리성 현상액에 대한 내성도 떨어지게 되어, 하층막(32a, 33a, 34a, 321a, 331a, 40a)마저도 유기 알카리성 현상액에 용해되어, 투명기판(10)위에 도전체 구조로서의 배선이나 전극을 균일한 가공 정밀도로 형성 할 수 없게 되기 때문이다.
또한 일반적으로, 각 하층막(32a, 33a, 34a, 321a, 331a, 40a)에 사용되는 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금쪽이, 각 상층막(32b, 33b, 34b, 321b, 331b, 40b)에 사용되는 1종 이상의 주기율표 제8족 원소 및 질소를 포함하는 알루미늄 합금보다도, 에칭 레이트가 빠르다. 이 때문에, 각 상층막(32b, 33b, 34b, 321b, 331b, 40b)의 막 두께를, 약 50nm이상으로 하면, 상기 상층막 및 상기 하층막에 의해 구성되는 적층체를 가지는 도전체 구조로서의 배선 또는 전극에 있어서의 단면형상이 악화하고, 상기 상층막 위에 형성되는 절연층(35)이나 절연층(38)등의 피막성도 악화되어, 제품 비율이 저하하게 되는 문제가 있었다.
이상과 같이, 바람직하게는, 각 상층막(32b, 33b, 34b, 321b, 331b, 40b)의 막 두께를, 약 2nm이상 약 50nm이하로 한다. 이에 따라 간단한 구성으로, 더욱 내알칼리성에 뛰어나고, 가공 정밀도가 높은 도전체 구조를 간단히 얻을 수 있다.
또한 각 상층막(32b, 33b, 34b, 321b, 331b, 40b) 및 각 하층막(32a, 33a, 34a, 321a, 331a, 40a)의 적층체에, 직접 접속된 투명 도전막으로서의 화소 전극(20), 소스 단자(332), 게이트 단자(322)를 구비하고, 또한 화소 전극(20), 소스 단자(332), 게이트 단자(322)를, 산화 인듐, 산화 주석 또는 산화 아연의 적어도 1종 이상의 금속을 포함하여 형성하는 경우라도, 상기 각 하층막(32a)을 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금에 의해 형성하고, 상기 각 상층막(32b)을 1종 이상의 주기율표 제8족 원소 및 질소를 포함하는 알루미늄 합금에 의해 형성하고 있으므로, 특허문헌 1에 기재된 기술과 같이, 상층막(32b) 및 하층막(32a)의 적층체와 화소 전극(20), 소스 단자(332), 게이트 단자(322) 사이에 크롬(Cr)등의 고융점 금속막을 개재시키지 않아도, 적층체 및 화소 전극(20), 소스 단자(332), 게이트 단자(322) 사이에 있어서의 산화층의 형성을 방지할 수 있다. 이와 같이 하여, 도전체 구조로서의 각 전극·배선(32, 33, 34, 321, 331, 40)에 이용되는 알루미늄 합금과, 화소 전극(20), 각 단자(332, 322)에 이용되는 산화 인듐, 산화 주석 또는 산화 아연의 적어도 1종 이상의 금속과의 사이를 직접 접촉시켜, 전기적으로 접속할 수 있다.
또한 상층막(32b) 및 하층막(32a)의 적층체와 화소 전극(20), 소스 단자(332), 게이트 단자(322) 사이의 접속부(a, b1, b2, c1, c2)에 있어서의 상층막(32b)의 막 두께는, 접속부(a, b1, b2, c1, c2)의 외측에 있어서의 상층막(32b)의 막 두께보다도 얇게 하면 된다. 구체적으로는, 절연층(35, 38)에 형성된 콘택홀(39a, 39b, 39c, 39d, 39e)내에 있어서의 각 상층막(32b)의 막 두께를, 콘택홀(39a)등의 외측에 있어서의 각 상층막(32b)의 막 두께보다도 얇게 하는 것이 바람직하다. 이와 같이 구성함으로써, 접속부(a, b1, b2, c1, c2)에 있어서의 접속 저항을 작게할 수 있다. 또한, 또한 콘택홀(39a)등의 내측에 있어서, 상층막(32b)을 제거해도 된다. 이에 따라 또한 접속부(a, b1, b2, c1, c2)에 있어서의 접속 저항을 작게할 수 있다.
다음에 본 발명의 실시예에 따른 TFT어레이 기판의 제조 방법에 대해, 도면에 의거하여 설명한다. 도 5는, 본 발명의 실시예 1에 따른 TFT어레이 기판의 제 조 플로를 도시한 도면이다. 또한, 설명의 편의상, 도 5에 나타나 있는 바와 같이, A공정∼E공정의 5개의 공정으로 나누어서 설명한다.
우선, A공정에 관하여 설명한다. A공정에서는, 투명기판(10)위에, 게이트 전극(32), 게이트 배선(321) 및 용량 전극(40)을 형성한다.
구체적으로는, 우선, 예를 들면 광 투과성의 유리, 폴리카보네이트, 아크릴수지 등에 의해 형성된 투명기판(10)을 순수 또는 열황산을 사용하여 세정한다(스텝(STEP(이하, ST라고 칭한다))501).
다음에 제1의 금속박막(다층)을 성막한다(ST502). 구체적으로는, 우선, 투명기판(10)위에, 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금의 하층막을 성막하고, 다음에 하층막에 적층되도록, 1종 이상의 주기율표 제8족 원소 및 질소를 포함하는 알루미늄 합금의 상층막을 성막한다(ST502). 적절한 예로서, 아르곤(Ar)가스를 사용한 스퍼터링법에 의해, 주기율표 제8족 원소인 니켈(Ni)을 포함하는 AlNiNd의 알루미늄 합금을 타겟으로 사용하여, AlNiNd의 하층막을 200nm의 막 두께로 형성한다. 이 때의 스퍼터링 조건은, DC마그네트론 스퍼터링 방식(DC magnetron sputtering system)으로, 성막 파워 밀도ccm(deposition power density)를 3W/cm2, Ar가스유량을 40sccm(=6.76 × 10-2Pa·m3/s)로 했다.
또한 다음에 Ar가스에 질소(N2)가스를 혼합한 가스를 사용한 반응성 스퍼터링법에 의해, 주기율표 제8족 원소인 니켈(Ni)을 포함하는 AlNiNd의 알루미늄 합금을 타겟에 사용하고, AlNiNd에 대하여 더 N을 첨가한 AlNiNdN의 상층막을 10nm의 막 두께로 형성한다.
이 때의 스퍼터링 조건은, DC마그네트론 스퍼터링 방식으로, 성막 파워 밀도를 3W/cm2, Ar가스유량을 40sccm(=6.76×10-2P a·m3/s), N2가스유량을 20sccm(=3.38×10-2P a·m3/s)으로 했다. 이와 같이, 제조 설비를 변경하지 않고, 스퍼터링 조건의 일부만을 변경하는 것만으로, 하층막 및 상층막을 간단히 형성할 수 있다. 즉, AlNiNdN의 상층막을 형성하기 위한 타겟은 AlNiNd의 하층막을 형성하기 위한 타겟과 동일하기 때문에, AlNiNdN의 상층막 및 AlNiNd의 하층막의 각각을, 스퍼터 가스의 전환만으로 같은 성막실로 형성할 수 있으며, 효율적으로 하층막 및 상층막을 순차 형성할 수 있다.
또한, Ar가스를 사용한 스퍼터링법에 의해, AlNiNdN의 알루미늄 합금을 타겟에 사용하여, AlNiNdN의 상층막을 형성해도 좋다. 또한 이에 한정하지 않고, 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금을 타겟에 사용해도 된다. 이와 같이 함으로써, 타겟을 교환하는 것만으로, 하층막 및 상층막을 간단히 형성 할 수 있다. 이 때, Al합금의 하층에 Cr이나 Mo등을 형성하는 경우와 같이, 성막 프로세스(process)적으로 불안정한 반응성 스퍼터링을 행할 필요는 없다. 따라서, 이러한 방법이라도, 특허문헌 1에 기재된 기술과 비교하여, 성막 프로세스를 보다 간소화할 수 있으며, 보다 불량이 일어나지 않는 안정된 프로세스를 실현할 수 있다. 또한, 1종 이상의 주기율표 제8족 원소의 첨가량은, 1at％이상 5at％이하인 것이 바람직하다. 이와 같이 함으로써, 알루미늄 본래의 저저항이나 고반사율 등 의 특성을 유지하면서, 간단한 구성으로, 내알칼리성에 뛰어나고, 가공 정밀도기 높은 도전체 구조를 간단하게 얻을 수 있다.
이와 같이하여, 투명기판(100)위에, 막 두께 200nm의 AlNiNd의 하층막과 이 하층막에 적층된 막 두께10nm의 AlNiNdN의 상층막이 형성되고, AlNiNd의 하층막 및 AlNiNdN의 상층막의 적층체가 투명기판(10)위에 형성된다. 이 때, AlNiNdN의 상층막의 질소원소 조성은, 약 18중량 퍼센트％)였다. 또한, ST502에서는, AlNiNdN의 상층막과 AlNiNd의 하층막 사이를, 대기에 노출하지 않고 진공배기상태를 유지하면, 도전성에 악영향을 미치는 계면표면 산화층의 형성을 억제할 수 있으며 생산성도 향상된다.
다음에 제1회째의 사진제판을 행한다(ST503). 구체적으로는, AlNiNdN의 상층막위에, 감광성 물질로서의 포토레지스트를 도포하고, 포토레지스트를 베이크(bake)하고, 베이크후에 소정의 패턴 형상의 마스킹(masking)을 하여, 포토레지스트에 대하여 패터닝을 위한 노광 처리를 하고, 예를 들면 유기 알칼리계의 현상액으로 현상을 하여 포토레지스트를 용해한다. 이 때, 하층막을 형성하는 AlNiNd등의 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금보다도 내알칼리성 이 뛰어난 AlNiNdN등의 1종 이상의 주기율표 제8족 원소 및 질소를 포함하는 알루미늄 합금으로 상층막을 형성했으므로, 현상 시에, 상층막 및 하층막의 적층체가 유기 알칼리계의 현상액에 의해 용해되는 것을 저감할 수 있다.
다음에 습식 에칭(wet etching)을 행한다(ST504). 구체적으로는, 예를 들면 인산 및 초산의 혼합 용액을 사용하여, 포토레지스트가 설치되지 않는 영역내의 AlNiNd의 하층막과 AlNiNdN의 상층막의 적층체를 동시에 일괄 에칭한다. 이에 따라 AlNiNd의 하층막과 AlNiNdN의 상층막의 적층체가 원하는 패턴으로 형성된다. 즉, Al합금의 하층에 Cr이나 Mo등을 형성하는 경우와 같이, 2회로 나누어서 에칭을 행할 필요는 없으며, 특허문헌 1에 기재된 기술과 비교하여, 성막 프로세스를 보다 간소화할 수 있다. 여기에서 “동시에”로 한 것은, 예를 들면 상기 혼합 용액에 의한 에칭에 있어서, AlNiNdN의 상층막의 에칭와, AlNiNd의 하층막의 에칭을 중단하지 않고 연속적으로 행한다는 형태도 포함하는 것이며, 꼭 반드시 동시에 에칭을 행하는 형태에 한정하는 것은 아니다. 또한, AlNiNdN의 상층막의 에칭 및 AlNiNdN의 상층막의 각각을 따로 따로 에칭을 해도 좋다.
그리고, 포토레지스트를 투명기판(10)위에서 제거하여(ST505), 포토레지스트가 제거된 투명기판(10)을 순수에 의해 세정한다(ST505).
이상의 A공정을 거쳐, 투명기판(10)위에, 게이트 전극(32), 게이트 배선(321) 및 용량 전극(40)이 형성된다.
다음에 B공정에 관하여 설명한다. B공정에서는 투명기판(10)위에, 반도체막(31) 및 절연막(35), 오믹 콘택층(36)을 형성한다.
우선, 절연막(35)의 재료인 질화 실리콘(silicon nitride)(SiN)막을 투명기판(10)위에 성막하고, 이 질화 실리콘 막위에 적층하여 반도체막(31)의 재료인 아모퍼스 실리콘 막을 성막하고, 또한 아모퍼스 실리콘 막위에 적층하여 오믹 콘택층(36)의 재료인 n+아모퍼스 실리콘 막을 성막한다(ST506). 구체적으로는, 적절한 예로서, 화학기상성막(CVD)법을 사용하여, 400nm의 질화 실리콘(SiN)막, 150nm의 아모퍼스 실리콘 막 및 30nm의 n+아모퍼스 실리콘 막을 순차 적층 한다. 또한, n+아모퍼스 실리콘 막에는, 인(Phosphorus)(P)을 불순물로서 첨가한다.
다음에, 2회째의 사진제판을 행한다(ST507). 구체적으로는, ST503의 처리와 같은 처리를 행한다. 다음에 드라이 에칭를 행한다(ST508). 구체적으로는, 적절한 예로서, 불소(F)계 가스를 사용하여 드라이에칭법을 이용하고, n+아모퍼스 실리콘 막, 아모퍼스 실리콘 막, 질화 실리콘(SiN)막을 에칭하여, 원하는 패턴형상으로 형성한다.
그리고, 포토레지스트를 투명기판(10)위에서 제거하고(ST509), 포토레지스트가 제거된 투명기판(10)을 순수에 의해 세정한다(ST509).
이상의 B공정을 거쳐, 투명기판(10)위에, 반도체막(31), 절연막(35) 및 오믹 콘택층(36)이 형성된다.
다음에 C공정에 대하여 설명한다. C공정에서는 투명기판(10)위에, 배리어메탈(37), 소스 전극(33), 소스 배선(331) 및 드레인 전극(34)을 형성한다.
우선, 배리어 메탈막을 투명기판(10)위에 적층하여 성막한다(ST510). 구체적으로는, 적절한 예로서, 아르곤(Ar)가스를 이용한 스퍼터링법에 의해, 고융점 금속인 몰리브덴(molybdenum)(Mo), 크롬(chromium)(Cr), 티타늄(titanium)(Ti), 탄탈(tantalum)(Ta), 텅스텐(tungsten)(W) 또는 이들을 주성분으로 한 합금에 의해 배리어메탈(37)을 형성하기 위한 배리어 메탈막을 형성한다. 또한, Mo, Cr, Ti, Ta, W 또는 이들을 주성분으로 한 합금은, 예를 들면 n+아모퍼스 실리콘에 의해 형성되는 오믹 콘택층(36)에 대하여, 양호한 콘택 특성을 가진다. 여기에서는, Ar가 스를 사용한 스퍼터링법에 의해, 고융점 금속인 Mo에 의해 배리어 메탈막을 50nm의 막 두께로 형성하는 것으로 한다.
다음에 제2의 금속박막(다층)을 성막한다(ST511). 구체적으로는, ST502의 처리와 같은 처리를 행한다.
이와 같이하여, 투명기판(100)상의 절연막(35)이나 반도체막(31)등 위에, 막 두께 50nm의 Mo의 배리어 메탈막과, 막 두께200nm의 AlNiNd의 하층막과, 이 하층막위에 적층된 막 두께 10nm의 AlNiNdN의 상층막이 형성되고, AlNiNd의 하층막 및 AlNiNdN의 상층막의 적층체가 투명기판(10)위에 형성된다. 이 때의 AlNiNdN의 상층막의 질소원소 조성도, 약 18중량 퍼센트(％)였다.
다음에 제3회째의 사진제판을 행한다(ST512). 구체적으로는, ST503의 처리와 같은 처리를 행한다. 다음에 습식 에칭을 행한다(ST513). 구체적으로는, ST504의 처리와 같은 처리를 행하여, Mo의 배리어 메탈막과, AlNiNd의 하층막과 AlNiNdN의 상층막의 적층체를 원하는 패턴형상으로 형성한다.
다음에 드라이 에칭을 행한다(ST514). 구체적으로는, 적절한 예로서, 불소(F)계 가스를 사용하여 드라이에칭법을 사용하고, 오믹 콘택층(36)을 형성하는 n+아모퍼스 실리콘 막을 에칭하여, 원하는 패턴형상으로 형성한다. 그리고, 포토레지스트를 투명기판(10)위에서 제거하고(ST515), 포토레지스트가 제거된 투명기판(10)을 순수에 의해 세정한다(ST515).
이상의 C공정을 거쳐, 투명기판(10)위에, 배리어메탈(37), 소스 전극(33), 소스 배선(331) 및 드레인 전극(34)이 형성된다.
다음에 D공정에 관하여 설명한다. D공정에서는 절연막(38)을 투명기판(10)위에 형성한다.
우선, 절연막(38)의 재료인 질화 실리콘(SiN)막을 투명기판(10)위에 성막한다(ST516). 적절한 예로서, 예를 들면, 화학기상성막(CVD)법을 사용하여, 300nm의 질화 실리콘(SiN)막을 성막한다.
다음에 제4회째의 사진제판을 행한다(ST517). 구체적으로는, ST503의 처리와 같은 처리를 행한다.
다음에 드라이 에칭(dry etching)을 행한다(ST518). 구체적으로는, 적절한 예로서 불소(F)계 가스를 사용하여 드라이에칭법에 의해 SiN막을 에칭하여 원하는 패턴형상으로 형성한다. 또 ST518의 처리시에, 절연막(38)안에, 콘택홀(39a, 39b,39c, 39d, 39e)도 형성한다. 또한, 콘택홀(39d, 39e)을 형성하는 데에는, 절연층(35) 및 절연층(38)의 쌍방에 대하여, 에칭을 실시할 필요가 있다. 단, D공정의 각 처리에 들어가기 전에, 미리, 절연층(35)안에 콘택홀(39d, 39e)을 형성해 두어, ST538안에 콘택홀(39d, 39e)을 형성하도록 해도 된다.
또한 ST518의 처리시에, 각 콘택홀(39a, 39b,39c, 39d, 39e)내의 상층막(34b, 321b, 331b)의 일부 또는 전부를 제거해도 된다. 이에 따라 각 콘택홀(39a)등의 내측의 상층막(34b)등의 막 두께는, 각 콘택홀(39a)등의 외측에 있어서의 상층막(34b)등의 막 두께보다 작아진다. 이 결과, 각 접속부(a, b1, b2, c1, c2)에 있어서, 상층막(34b)등 및 하층막(34a)등의 적층체와, 화소 전극(20)이나 게이트 단자(322)나 소스 단자(332) 사이를, 보다 저저항으로 전기적으로 접속할 수 있다.
그리고, 포토레지스트를 투명기판(10)위에서 제거하여(ST519), 포토레지스트가 제거된 투명기판(10)을 순수에 의해 세정한다(ST519).
다음에 E공정에 대하여 설명한다. E공정에서는 투명기판(10)위에, 화소 전극(20), 게이트 단자(322) 및 소스 단자(332)를 형성한다.
우선, 제3의 금속박막을 성막한다(ST520). 구체적으로는, ST519의 처리가 실시된 투명기판(10)위에, 화소 전극(20), 게이트 단자(322) 및 소스 단자(332)의 재료가 되는 투명 도전막을 성막한다. 적절한 예로서, 산화 인듐(In203) 및 산화 주석(SnO2)을 혼합한 ITO막을, 아르곤(Ar)가스를 사용한 스퍼터링법에 의해 100nm의 막 두께로 성막한다. 이 때, ST518의 처리시에 형성된 각 콘택홀(39a, 39b, 39c, 39d, 39e)의 내측에도, ITO막이 성막되어, 상층막(34b)등 및 하층막(34a)등의 적층체와, ITO막 사이가 전기적으로 접속된다.
다음에 제5회째의 사진제판을 행한다(ST521). 구체적으로는, ST503의 처리와 같은 처리를 행한다. 다음에 습식 에칭을 행한다(ST522). 구체적으로는, ST504의 처리와 같은 처리를 행하고, ITO막을 원하는 패턴형상으로 형성한다. 그리고, 포토레지스트를 투명기판(10)위에서 제거하여(ST523), 포토레지스트가 제거된 투명기판(10)을 순수에 의해 세정한다(ST523).
이상의 E공정을 거쳐, 투명기판(10)위에, 화소 전극(20), 게이트 단자(322) 및 소스 단자(332)가 형성된다. 그리고, TFT어레이 기판(100)이 완성된다.
이와 같이하여, 상층막(32b)을, 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금에 의해 형성된 하층막(32a) 위에 적층 하고, 1종 이상의 주기율표 제8족 원소 및 질소를 포함하는 알루미늄 합금에 의해 형성함으로써, 간단한 구성으로, 내알칼리성에 뛰어나고, 가공 정밀도가 높은 도전체 구조를 간단히 얻을 수 있다. 그리고, 포토레지스트 제거시에 있어서, 유기 알칼리 용액이 이용되어도, 상층막(32b) 및 하층막(32a)의 적층체가 용해되는 것을 저감할 수 있다.
또한, 화소 전극(20), 게이트 단자(322) 및 소스 단자(332)를 구성하는 투명 도전막으로서, ITO막을 사용했지만, 산화 인듐, 산화 주석, 산화 아연 중, 적어도 1종 이상을 포함하는 투명 도전막을 사용해도 된다. 예를 들면, 산화 인듐 및 산화 아연을 혼합시킨 IZO(Indium Zinc Oxide)막을 사용했을 경우, ST522의 처리에서 사용하는 에칭액에는, 옥살산과 같은 약산의 용액을 사용할 수 있다. 따라서, 투명 도전막에 IZO막을 사용함으로써, 약산의 에칭액을 사용할 수 있고, 이 결과, 상층막(32b) 및 하층막(32a)의 적층체에 내산성에 부족한 알루미늄 합금을 사용하는 경우라도, 약액의 침투에 의한 상층막(32b) 및 하층막(32a)의 적층체의 단선이나 부식을 방지할 수 있다.
또한 산화 인듐, 산화 주석, 산화 아연의 각각의 스퍼터 막의 산소 조성이 화학이론 조성보다도 적고, 투과율이나 비저항 등의 특성이 불량인 경우에는, 스퍼터링 가스로서, Ar가스 뿐만아니라, 산소 가스나 H20가스를 혼합시킨 가스를 사용하여 성막하면 된다. 또한 그 후에, 약 230℃의 열처리를 가하면, 옥살산(oxalic acid)으로 에칭가능한 비정질인 투명 도전막이 결정화하고, 화소 전극(20)을 구성하는 투명 도전막의 투과율의 향상, 비저항의 저하, 내약액성의 향상 등이 가능하게 된다.
실시예 2
본 발명의 실시예 2에 따른 TFT어레이 기판의 구성에 대해서, 도면에 의거하여 설명한다.
도 6은, 본 발명의 실시예 2에 따른 TFT어레이 기판의 주요부 구성을 나타내는 투과 평면도이다. 도 7은, 본 발명의 실시예 2에 따른 TFT어레이 기판의 주요부 구성을 나타내는 단면도이며, 도 6의 D-D절단선에 있어서의 단면을 도시한 도면이다.
본 발명의 실시예 1에서는, 투과형 TFT액정표시장치에 사용되는 TFT어레이 기판(100)을 설명했지만, 본 발명의 실시예 2에서는, 반투과형 TFT액정표시장치에 사용되는 TFT어레이 기판(101)에 대해서 설명한다.
본 발명의 실시예 1에 따른 TFT어레이 기판(100)에서는, 도 1 및 도 2에 나타나 있는 바와 같이, 화소내에 투과 영역(도 1의 화소 전극(20)영역에 상당히)만 설치되지 않는 데 대해, 본 발명의 실시예 2에 따른 TFT어레이 기판(101)에서는, 도 6 및 도 7에 나타나 있는 바와 같이, 화소 내에 반사 영역 및 투과 영역이 설치되는 점에서 다르다.
도 6 및 도 7에 나타나 있는 바와 같이, 화소내에 반사 영역 및 투과 영역이 형성되어 있다. 반사 영역내에는, 드레인 전극(340)이 형성되고, 투과 영역에는, 화소 전극(200)이 형성되어 있다. 드레인 전극(340) 및 화소 전극(200)은, 모두 대략 사각형상으로 형성되어 있다.
도 7에 나타나 있는 바와 같이, 반사 영역에서는, 드레인 전극(340)이, 투명기판(10)위에 형성된 절연층(35) 및 배리어메탈(37)의 적층위에 형성되어 있다. 또한 드레인 전극(340)위에는 절연층(38)이 형성되고 있다.
또한 도 6 및 도 7에 나타나 있는 바와 같이, 드레인 전극(340)의 화소 전극(200)측에서는, 화소 전극(200)이 드레인 전극(340)위에 절연층(38)을 통해 적층 되고 있다. 또한 화소 전극(200)은, 절연층(38)에 형성된 콘택홀(39f, 39g)안에서 드레인 전극(340)에 전기적으로 접속되어 있다. 화소 전극(200)은, 드레인 전극(340)에 의해 TFT소자(30)에 접속되어 있다. 또한, 화소 전극(200)과 드레인 전극(340)이 전기적으로 접속된 부분을 접합부 d로 한다.
또한 발명의 실시예 1과 마찬가지로, 화소 전극(200)의 재료에는, 투명 도전막이 이용되고, 예를 들면, 산화 인듐, 산화 주석 또는 산화 아연 중 적어도 1종 이상의 금속을 포함하는 금속이 이용되고 있다.
또한 도전체 구조로서의 드레인 전극(340)은, 발명의 실시예 1과 마찬가지로, 상층막(340b) 및 하층막(340a)의 적층체에 의해 구성되고 있다. 그리고, 각 하층막(340a)은, 1종 이상의 주기율표 제8족 원소(예를 들면 니켈(Ni))을 포함하는 알루미늄 합금에 의해 형성되고, 상층막(340b)은 하층막(340a)위에 적층 되며, 상기 1종 이상의 주기율표 제8족 원소(예를 들면 니켈(Ni)) 및 질소를 포함하는 알루미늄 합금에 의해 형성되어 있다.
이와 같이, 알루미늄 합금으로 이루어지는 상층막(340b) 및 하층막(340a)의 적층체를 가지는 드레인 전극(340)을 반사 영역에 대응하여 형성함으로써, 발명의 실시예 1에서 설명한 작용 효과를 나타냄과 동시에, 드레인 전극(340)을 반사막으로서 이용할 수 있으며, 반사 영역 내에 별도로 반사막을 형성할 필요가 없어진다.
또한, 접합부d는, 본 발명의 실시예 1에 있어서의 접합부a, b1, b2, c1, c2와 동일한 구성을 하는 것으로 한다.
여기에서, 본 발명에 따른 도전체 구조의 반사율과, 일반적으로 전극이나 배선에 사용되는 금속막의 반사율을 비교해 본다.
도 8은, 본 발명에 따른 도전체 구조의 반사율과, 일반적으로 전극이나 배선에 사용되는 금속막의 반사율을 도시한 도면이다.
본 발명에 따른 도전체 구조로서, 예를 들면, 막 두께 약 200nm의 AlNiNd의 하층막 및 막 두께 약 10nm의 AlNiNdN의 상층막의 알루미늄 합금의 적층체를 사용했다. 또한 동등한 막 두께의 Cr, Mo, AlNiNd의 금속박막을 준비하여, 광파장550nm의 입사광에 대한 반사율을 측정했다.
그 결과, 도 8에 나타나 있는 바와 같이, AlNiNdN/AlNiNd의 적층체의 반사율은, Cr막 및 Mo막의 반사율보다도 높고, AlNiNd막의 반사율보다도 낮았다. 또한 AlNiNd막의 반사율이 약 90％였던 것에 대해, AlNiNdN /AlNiNd의 적층체의 반사율은 약 87％였다. 이와 같이, 본 발명에 따른 도전체 구조인 AlNiNdN/AlNiNd의 적층체는, AlNiNd막과 동등 레벨(1evel)의 반사율을 가지고, 반투과형 TFT액정표시장치의 반사 영역에 이용되는 반사막으로서 충분히 사용할 수 있음을 확인할 수 있었 다.
실시예 3
본 발명의 실시예 3에 따른 TFT어레이 기판의 구성에 대해, 도면에 의거하여 설명한다.
도 9는, 본 발명의 실시예 3에 따른 TFT어레이 기판의 주요부 구성을 나타내는 투과 평면도이다. 도 10은, 본 발명의 실시예 3에 따른 TFT어레이 기판의 주요부 구성을 나타내는 단면도이며, 도 9의 E-E절단선에 있어서의 단면을 도시한 도면이다.
본 발명의 실시예 3에서는, 본 발명의 실시예 2와 같이, 반투과형 TFT액정표시장치에 이용되는 TFT어레이 기판(102)에 관하여 설명한다.
본 발명의 실시예 2에 따른 TFT어레이 기판(101)에서는, 도 6 및 도 7에 나타내는 바와 같이, 화소내에 있어서의 반사 영역의 드레인 전극(340)위에 절연막(38)이 적층하여 형성되는 데 대하여, 본 발명의 실시예 3에 따른 TFT어레이 기판(102)에서는, 도 9 및 도 10에 나타나 있는 바와 같이, 화소내의 반사영역의 드레인 전극(340)이 노출되어 있는 점에서 다르다.
도 9 및 도 10에 나타나 있는 바와 같이, 화소내의 반사 영역에 대응하여, 절연막(38)에 개구부(38a)가 형성되어 있다. 또한 개구부(38a)의 내측에서는, 드레인 전극(340)이 노출되어 설치된다.
절연막(38)에 개구부(38a)를 형성하기 위해서는, 예를 들면, 도 5에 있어서의 공정D의 ST517에 있어서, 개구부(38a)가 형성되는 마스크를 사용하여 사진제판 을 행하면 된다. 구체적으로는, 콘택홀(39b, 39c, 39d, 39e, 39f, 39g)을 형성할 때, 동시에 개구부(38a)가 형성되는 마스크(mask)를 사용하면 된다. 이와 같이 하면, 새로운 성막 처리나 패터닝을 추가하여 행할 필요가 없다.
이상과 같이, 화소내의 반사 영역에서, 드레인 전극(340)을 노출시켰으므로, 드레인 전극(340)에 입사되는 빛을 보다 효율적으로 반사시킬 수 있다.
또한 도 5에 있어서의 ST518의 처리시에, 개구부(38a)안의 상층막(340b)을 제거해도 좋다. 이에 따라 개구부(38a)안에서 하층막(340a)이 노출되고, 하층막(340a)에 상층막(340b)보다도 높은 반사율의 재료를 사용하고 있었을 경우, 보다 높은 반사율을 얻을 수 있다. 예를 들면, 도 8에서 설명한 바와 같이, 상층막(340b)에 AlNiNdN, 하층막(340a)에 AlNiNd를 사용했을 경우를 생각할 수 있다.
실시예 4
본 발명의 실시예 4에 따른 TFT어레이 기판의 구성에 대해서, 도면에 의거하여 설명한다.
도 11은, 본 발명의 실시예 4에 따른 TFT어레이 기판의 주요부 구성을 나타내는 투과 평면도이다. 도 12는, 본 발명의 실시예 4에 따른 TFT어레이 기판의 주요부 구성을 나타내는 단면도이며, 도 11의 F-F절단선에 있어서의 단면을 도시한 도면이다.
본 발명의 실시예 4에서는, 본 발명의 실시예 2 및 3과 마찬가지로, 반투과형 TFT액정표시장치에 이용되는 TFT어레이 기판(103)에 관하여 설명한다.
본 발명의 실시예 2 및 3에 따른 TFT어레이 기판(101, 102)에서는, 도 6, 도 7, 도 8 및 도 9에 나타나 있는 바와 같이, 드레인 전극(340)이 화소내의 반사 영역에 배치되어, 반사막으로서 기능하고 있는 데 대하여, 본 발명의 실시예 4에 따른 TFT어레이 기판(103)에서는, 도 11 및 도 12에 나타나 있는 바와 같이, 드레인 전극(34)과는 별도로 새로운 반사막(50)을 화소내의 반사 영역내의 TFT소자(30)위에 형성하고 있는 점에서 다르다. 또한 본 발명의 실시예 2 및 3에 따른 TFT어레이 기판(101, 102)에서는, 도 6, 도 7, 도 8 및 도 9에 나타나 있는 바와 같이, 용량 전극(40)이 게이트 배선(321)과 떨어져 배치되고 있는 데 대하여, 본 발명의 실시예 4에 따른 TFT어레이 기판(103)에서는, 도 11 및 도 12에 나타나 있는 바와 같이, 용량 전극(40)이 게이트 배선(321)에 인접하여 배치되어 있는 점에서 다르다.
도 11 및 도 12에 나타나 있는 바와 같이, 화소내의 반사 영역내에서는, 절연층(38)이, TFT소자(30)를 구성하는 소스 전극(33) 및 드레인 전극(34)이나, 용량 전극(40) 위에 적층 되어 있다. 또한 절연성을 가지는 수지층(60)이 절연층(38)위에 적층 되어 있다. 또한 도전체 구조로서의 화소 전극(20)이, 수지층(60)위에 형성되어 있다. 그리고, 도전체 구조로서의 반사막(50)이 화소 전극(20)위에 밀착하여 적층 되고 있다.
도 11 및 도 12에 나타나 있는 바와 같이, 반사막(50)위에는, 복수의 오목부(70)가 형성되어 있다. 이 오목부(70)는, 반사광의 산란 성분을 제어하기 위해 배치되어 있다. 도 11의 F-F절단선 위에는, 하나의 오목부(70)만 설치되지만, 도 12에서는, 편의상, 복수의 오목부(70)를 도시하고 있다.
도 12에 나타나 있는 바와 같이, 수지층(60) 및 절연층(38)에는 콘택홀(39h) 이 형성되어 있다. 또한 콘택홀(39h)의 내측에서, 화소 전극(20)이 드레인 전극(34)에 접속되어 있다. 또한, 화소 전극(20)과 드레인 전극(34)이 전기적으로 접속된 부분을 접합부e로 한다.
또한 도 12에 나타나 있는 바와 같이, 반사막(50)은, 화소 전극(20)위에 적층 되어 형성되고 있으므로, 반사막(50)은, 화소 전극(20)을 통해 드레인 전극(34)에 전기적으로 접속되어 있다. 따라서, 반사막(50)은 전극으로서도 기능한다.
또한 도 12에 나타나 있는 바와 같이, 화소내의 투과 영역에서는, 화소 전극(20)이 투명기판(10)위에 형성되어 있다. 또한 이 투과 영역에서는, 반사막(50)에 개구부(43)가 형성되고 있어 화소 전극(20)이 노출되고 있다.
다음에 소스 배선(331)의 말단부에 설치되는 소스 단자(333)의 구성에 대해서, 도면에 의거하여 설명한다. 도 13은, 소스 배선 및 소스 단자의 접속 부분을 나타내는 모식도이며, 도 13(a)는 투과 평면도, 도 13(b)는 도 13(a)의 G-G절단선에 있어서의 단면도이다.
본 발명의 실시예 1에서는, 도 3(a) 및 도 3(b)에 나타나 있는 바와 같이, 2개의 작은 콘택홀(39b, 39c)내측에서, 소스 단자(332) 및 소스 배선(331)의 사이를 전기적으로 접속하고 있는 데 대해, 본 발명의 실시예 4에서는, 도 13(a) 및 도 13(b)에 나타나 있는 바와 같이, 큰 하나의 콘택홀(39i)의 내측에서, 소스 단자(333) 및 소스 배선(331)의 사이를 전기적으로 접속하고 있는 점에서 다르다. 또한, 소스 배선(331)과 소스 단자(333)가 전기적으로 접속된 부분을 접합부f로 한다.
또한 본 발명의 실시예 1에서는, 도 3(a) 및 도 3(b)에 나타나 있는 바와 같이, 소스 단자(332) 및 소스 배선(331) 사이를 전기적으로 접속하기 위한 콘택홀(39b, 39c)은, 절연층(38)에만 형성되어 있는 데 대해, 본 발명의 실시예 4에서는, 도 13(a) 및 도 13(b)에 도시되는 바와 같이, 소스 단자(333) 및 소스 배선(331) 사이를 전기적으로 접속하기 위한 콘택홀(39i)은, 절연층(38) 및 수지층(60)에 형성되어 있는 점에서 다르다.
또한 본 발명의 실시예 1에서는, 도 3(a) 및 도 3(b)에 나타나 있는 바와 같이, 절연층(38)위에 설치된 소스 단자(332)의 평탄부가, 실제로 플렉시블 프린트 기판 등이 접속되는 패드가 되는 데 대해, 본 발명의 실시예 4에서는, 도 13(a) 및 도 13(b)에 나타나 있는 바와 같이, 콘택홀(39i)의 내측에 형성된 평탄부가, 실제로 플렉시블 프린트 기판 등이 접속되는 패드가 되는 점에서 다르다.
또한, 본 발명의 실시예 4에 있어서, 소스 배선(331) 및 소스 단자(332) 사이의 전기적인 접속에, 도 3(a) 및 도 3(b)에 도시되는 구조를 적용해도 된다.
다음에 게이트 배선(321)의 말단부에 설치되는 게이트 단자(323)의 구성에 대해서, 도면에 의거하여 설명한다. 도 14는, 게이트 배선 및 게이트 단자의 접속 부분을 나타내는 모식도이며, 도 14(a)는 투과 평면도, 도 14(b)는 도 14(a)의 H-H절단선에 있어서의 단면도이다.
본 발명의 실시예 1에서는, 도 4(a) 및 도 4(b)에 나타나 있는 바와 같이, 2개의 작은 콘택홀(39d, 39e)내측에서, 게이트 단자(322) 및 게이트 배선(321) 사이를 전기적으로 접속하고 있는 데 대해, 본 발명의 실시예 4에서는, 도 14(a) 및 도 14(b)에 나타나 있는 바와 같이, 큰 하나의 콘택홀(39j)의 내측에서, 게이트 단자(323) 및 게이트 배선(321) 사이를 전기적으로 접속하고 있는 점에서 다르다. 또한, 게이트 배선(321)과 게이트 단자(323)가 전기적으로 접속된 부분을 접합부g로 한다.
또한 본 발명의 실시예 1에서는, 도 4(a) 및 도 4(b)에 나타나 있는 바와 같이, 게이트 단자(322) 및 게이트 배선(321) 사이를 전기적으로 접속하기 위한 콘택홀(39d, 39e)은, 절연층(35) 및 절연층(38)에만 형성되어 있는 데 대해, 본 발명의 실시예 4에서는, 도 14(a) 및 도 14(b)에 나타나 있는 바와 같이, 게이트 단자(323) 및 게이트 배선(321) 사이를 전기적으로 접속하기 위한 콘택홀(39j)은, 절연층(35), 절연층(38) 및 수지층(60)에 형성되어 있는 점에서 다르다.
또한 본 발명의 실시예 1에서는, 도 4(a) 및 도 4(b)에 나타나 있는 바와 같이, 절연층(38)위에 설치된 게이트 단자(322)의 평탄부가, 실제로 플렉시블 프린트 기판등이 접속되는 패드가 되는 데 대해, 본 발명의 실시예 4에서는, 도 14(a) 및 도 14(b)에 나타나 있는 바와 같이, 콘택홀(39j)의 내측에 형성된 평탄부가, 실제로 플렉시블 프린트 기판 등이 접속되는 패드가 되는 점에서 다르다.
또한, 본 발명의 실시예 4에 있어서, 게이트 배선 및 게이트 단자 사이의 전기적인 접속에, 도 4(a) 및 도 4(b)에 도시되는 구조를 적용해도 좋다.
여기에서, 도 12, 도 13(b) 및 도 14(b)에 나타나 있는 바와 같이, 도전체 구조로서의 반사막(50)은, 게이트 전극(32), 소스 전극(33), 드레인 전극(34), 게이트 배선(323), 소스 배선(333) 및 용량 전극(40)과 마찬가지로, 하층막(50a) 및 상층막(50b)의 적층체를 가지고 있다. 또한 하층막(50a)은, 1종 이상의 주기율표 제8족 원소(예를 들면 니켈(Ni))를 포함하는 알루미늄 합금에 의해 형성되고 있다. 또한 상층막(50b)은, 하층막(50a)위에 적층 되어, 1종 이상의 주기율표 제8족 원소(예를 들면 니켈(Ni)) 및 질소를 포함하는 알루미늄 합금에 의해 형성되어 있다. 상층막(50b)은, 1종 이상의 주기율표 제8족 원소(예를 들면 니켈(Ni))를 포함하는 알루미늄 합금에 질소를 첨가하여 형성되고 있다.
이와 같이, 상층막(50b)을 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금에 의해 형성된 하층막(50a)위에 적층하고, 1종 이상의 주기율표 제8족 원소 및 질소를 포함하는 알루미늄 합금에 의해 형성함으로써, 간단한 구성으로, 내알칼리성에 뛰어나고, 가공 정밀도가 높은 도전체 구조를 간단하게 얻을 수 있으며, 발명의 실시예 1과 같은 효과를 나타낸다.
또한 또한 접속부e, f, g에 있어서의 상층막(50b)등의 막 두께는, 접속부e, f, g이외에 있어서의 상층막(50b)등의 막 두께보다도 얇게 하면 좋다. 이와 같이 구성함으로써 접속부e, f, g에 있어서의 접속 저항을 작게 할 수 있다. 또한, 접속부e, f, g에 있어서, 상층막(50b)등을 제거해도 좋다. 이에 따라 또한 접속부e, f, g에 있어서의 접속 저항을 작게할 수 있다.
다음에 본 발명의 실시예 4에 따른 TFT어레이 기판(103)의 제조 방법에 대해서, 도면에 의거하여 설명한다. 도 15는, 본 발명의 실시예 4에 따른 TFT어레이 기판의 제조 플로를 도시한 도면이다. 또한, 설명의 편의상, 도 5와 마찬가지로, 복수의 공정으로 나누어서 설명한다.
도 15에 나타나 있는 바와 같이, A공정∼C공정의 각 처리는, 본 발명의 실시예 1에 따른 TFT어레이 기판(100)의 제조 플로와 같으므로, 이것들 A공정∼C공정의 설명을 생략하고, 본 발명의 실시예 4에 따른 TFT어레이 기판(103)의 제조 방법에 관하여 설명한다. 또한, C공정을 거쳐, 투명기판(10)위에, 배리어메탈(37), 소스 전극(33), 소스 배선(331), 게이트 전극(32), 게이트 배선(321) 및 드레인 전극(34)이 형성되어 있다.
F공정에 대해서, 설명한다. F공정에서는 투명기판(10)위에 절연층(38) 및 수지층(60)을 형성한다.
우선, 절연막(38)의 재료인 질화 실리콘(SiN)막을 투명기판(10)위에 성막한다(ST1516). 구체적으로는, 적절한 예로서, 화학기상성막(CVD)법을 사용하여, 100nm의 질화 실리콘(SiN)막을 성막한다.
다음에 제4회째의 사진제판을 행한다(ST1517).
우선, 절연막(38)위에, 수지층(60)의 재료인 유기수지막을 도포하여, 노광 및 현상을 행했다. 이 때, 오목부(70)의 위치에 대응하여, 유기수지막에도 오목부(60a)를 형성했다. 그리고, 유기수지막에 대하여, 베이크를 행한다. 베이크를 함으로써, 유기수지막에 의해 형성되는 수지층(60)의 형상 유지성을 높일 수 있다. 구체적으로는, 적절한 예로서, JSR주식회사 제품의 상품명PC-335의 유기수지막을 3㎛도포하여, 이 유기수지막의 표면에 오목부(60a)를 복수개 형성하고, 오목부(60a)가 형성된 유기수지막에 대하여 약 150℃에서 베이크를 행한다.
다음에 드라이 에칭를 행한다(ST1518). 구체적으로는, 적절한 예로서, 불 소(fluorine)(F)계 가스를 사용한 드라이 에칭법에 의해, SiN막을 에칭하여, 원하는 패턴형상으로 형성한다. 또한 이 ST1518의 처리시에, 절연막(38) 및 수지층(60)등에, 콘택홀(39h, 39i, 39j)도 형성한다. 콘택홀(39j)을 형성하기 위해서는, 절연층(35), 절연층(38) 및 수지층(60)에 대하여, 에칭을 실시할 필요가 있다. 또한, F공정의 각 처리에 들어가기 전에, 미리, 절연층(35)안에 콘택홀(39j)을 형성해두어도 된다.
또한 ST1518의 처리시에, 각 콘택홀(39h, 39i, 39j)안의 상층막(34b, 321b, 331b)의 일부 또는 전부를 제거해도 좋다. 이에 따라 각 콘택홀(39h) 등의 내측의 상층막(34b)의 막 두께는, 각 콘택홀(39h)등의 외측에 있어서의 상층막(34b)등의 막 두께보다도 작아진다. 이 결과, 각 접속부e, f, g에 있어서, 상층막(34b) 및 하층막(34a)의 적층체와, 화소 전극(20)이나 게이트 단자(323)나 소스 단자(333) 사이를, 보다 저저항으로 전기적으로 접속할 수 있다.
그리고, 투명기판(10)을 순수에 의해 세정한다(ST1519). 또한, ST1517에서 포토레지스트가 아닌, 유기막을 도포하고 있기 때문에, ST1519에서는 레지스트를 투명기판(10)위에서 제거하지 않아도 된다. 단, ST1519의 순수 세정 전에 레지스트 제거를 행할 경우, ST1518의 드라이 에칭시에 일부 발생하는 유기막의 분해 오염 이물질을 제거할 수 있어, 보다 제품 비율을 향상시킬 수 있다.
다음에 G공정에 대해서, 설명한다. G공정에서는 투명 기판(10)위에, 화소 전극(20), 게이트 단자(323) 및 소스 단자(333)를 형성한다.
우선, 제3의 금속박막을 성막한다(ST1520). 구체적으로는, ST520과 동일한 처리를 행한다. 이 때 ST1518의 처리시에 형성된 각 콘택홀(39h, 39i, 39j)의 내측에도 ITO막이 성막되어, 상층막(34b) 및 하층막(34a)의 적층체와 ITO막 사이가 전기적으로 접속된다.
다음에 제5회째의 사진제판을 행한다(ST1521). 구체적으로는, ST521의 처리와 같은 처리를 행한다. 다음에 습식 에칭을 행한다(ST1522). 구체적으로는, ST522의 처리와 동일한 처리를 행하여, ITO막을 원하는 패턴형상으로 형성한다.
그리고, 포토레지스트를 투명기판(10)위에서 제거하여(ST1523), 포토레지스터가 제거된 투명기판(10)을 순수로 세정한다(ST1523).
이상의 공정을 거쳐, 투명기판(10)위에, 화소 전극(20), 게이트 단자(323) 및 소스 단자(333)가 형성된다.
다음에 H공정에 대하여 설명한다. H공정에서는 투명기판(10)위에 반사막(50)을 형성한다.
우선, 제4의 금속박막을 성막한다(ST1524). 구체적으로는, ST502의 처리와 같은 처리를 행한다.
이와 같이하여, 투명기판(100)상의 수지층(60)위에, 막 두께200nm의 AlNiNd의 하층막과, 이 하층막위에 적층 된 막 두께10nm의 AlNiNdN의 상층막이 형성된다. 이 때의 AlNiNdN의 상층막의 질소원소 조성도, 약 18중량 퍼센트(％）이다.
다음에 제6회째의 사진제판을 행한다(ST1525). 구체적으로는, ST503의 처리와 같은 처리를 행한다. 다음에 습식 에칭을 행한다(ST1526). 구체적으로는, 도 5의 ST504의 처리와 같은 처리를 행하고, AlNiNd의 하층막과 AlNiNdN의 상층막의 적층체를 원하는 패턴형상으로 형성한다. 그리고, 포토레지스트를 투명기판(10)위에서 제거하여(ST1527), 포토레지스트가 제거된 투명기판(10)을 순수에 의해 세정한다(ST1527).
이상의 공정을 거쳐, 반사막(50)이 투명기판(10)위에 형성된다. 그리고, TFT어레이 기판(103)이 완성된다.
이와 같이하여, 상층막(50b)을, 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금에 의해 형성된 하층막(50a) 위에 적층 하고, 상기 1종 이상의 주기율표 제8족 원소 및 질소를 포함하는 알루미늄 합금에 의해 형성함으로써, 간단한 구성으로, 내알칼리성에 뛰어나고, 가공 정밀도가 높은 도전체 구조를 간단하게 얻을 수 있다. 그리고, 포토레지스트 제거시에 있어서, 유기 알칼리 용액이 이용되어도, 상층막(50b) 및 하층막(50a)의 적층체가 용해되는 것을 저감할 수 있다.
또한, 도 15의 H공정 후에, 인산 및 질산을 포함하는 용액을 사용하는 습식 엣칭법이나 불소계 가스를 사용하는 드라이에칭법을 사용하여, 단시간의 라이트 에칭을 함으로써, 반사막(50)의 상층막(50b)을 제거하고, 반사막(50)의 하층막(50a)을 노출시켜도 된다. 이와 같이 함으로써, 더욱 반사막(50)의 반사 특성을 높일 수 있다.
이상의 설명은, 본 발명을 실시예를 설명하는 것이며, 본 발명이 이상의 실시예에 한정되는 것은 아니다. 또한 당업자라면 이상의 실시예의 각 요소를, 본 발명의 범위에 있어서, 용이하게 변경, 추가, 변환하는 것이 가능하다.
상기 실시예 1∼4의 설명에서는, 상층막 및 하층막의 각각 포함되는 1종 이 상의 주기율표 제8족 원소를 포함하는 알루미늄 합금은 공통의 것으로서 설명했지만, 상층막 및 하층막의 각각 포함되는 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금을 다른 것으로 해도 된다. 이에 따라 간단한 구성으로, 내알칼리성에 뛰어나고, 오목부(보이드)의 발생을 억제되어, 가공 정밀도가 높은 도전체 구조를 간단하게 얻을 수 있다. 이 경우, 상층막 또는 하층막의 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금은 용도에 따라 선택하면 된다.
즉, 예를 들면 상층막 및 하층막의 적층체를 배선에 사용할 경우에는 하층막의 주기율표 제8족 원소는 배선 저항을 높이기 어려운 원소로 하고, 반사막에 사용할 경우에는 하층막의 주기율표 제8족 원소는 반사율이 높은 원소로 하면 된다. 또한 제조 효율을 고려할 경우에는, 상기 실시예 1∼4의 설명과 같이, 상층막 및 하층막의 각각 포함되는 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금은 공통의 것으로 하는 편이 보다 바람직하다.
상기 실시예 1∼4의 설명에서는, TFT액정표시장치용의 TFT어레이 기판을 사용하여 예시했지만, 이에 한정하지 않고, 본 실시예에 따른 발명을, 저온 폴리실리콘 TFT어레이 기판(low-temperature polysilicon TFT array substrate)이나 유기EL어레이 기판(organic EL array substrate)등의 다른 종류의 소자기판이나 소자기판 위에 형성되는 도전체 구조에도 채용할 수 있다.
본 발명에 의해, 간단한 구성으로, 내알칼리성에 뛰어나고, 가공 정밀도가 높은 도전체 구조를 간단히 얻을 수 있다.

Claims (17)

  1. 상층막 및 하층막이 적층 되어 형성된 적층체를 가지는 도전체 구조이며,
    상기 하층막은, 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금에 의해 형성되고,
    상기 상층막은, 상기 하층막위에 적층 되어, 1종 이상의 주기율표 제8족 원소 및 질소를 포함하는 알루미늄 합금에 의해 형성된 것을 특징으로 하는 도전체 구조.
  2. 제 1항에 있어서,
    상기 상층막의 막 두께는, 약 2나노미터(nm)이상 약 50나노미터(nm)이하인 것을 특징으로 하는 도전체 구조.
  3. 제 1항에 있어서,
    상기 적층체에 직접 접속된 도전막을 더 구비하고, 상기 도전막은, 산화 인듐, 산화 주석 또는 산화 아연 중 적어도 1종 이상을 포함하여 형성된 것을 특징으로 하는 도전체 구조.
  4. 제 3항에 있어서,
    상기 적층체와 상기 도전막 사이의 접속부에 있어서의 상기 상층막의 막 두께는, 상기 접속부 외에 있어서의 상기 상층막의 막 두께보다도 작은 것을 특징으로 하는 도전체 구조.
  5. 상층막 및 하층막이 적층 되어 형성된 적층체를 가지는 도전체 구조의 제조 방법으로서,
    기판위에, 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금에 의해 상기 하층막을 형성하는 스텝과,
    상기 하층막위에 적층 하고, 1종 이상의 주기율표 제8족 원소 및 질소를 포함하는 알루미늄 합금에 의해 상기 상층막을 형성하는 스텝과,
    상기 적층체의 상기 상층막 및 상기 하층막을 원하는 패턴 형상으로 형성하는 스텝을 구비한 것을 특징으로 하는 도전체 구조의 제조 방법.
  6. 제 5항에 있어서,
    상기 적층체의 상기 상층막 및 상기 하층막을 원하는 패턴형상으로 형성하는 스텝에서는, 상기 적층체의 상기 상층막 및 상기 하층막을 동시에 원하는 패턴형상 으로 형성하는 것을 특징으로 하는 도전체 구조의 제조 방법.
  7. 제 5항에 있어서,
    상기 하층막을 형성하는 스텝에서는, 상기 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금의 타겟을 사용하여, 스퍼터링법에 의해 상기 하층막을 형성하고,
    상기 상층막을 형성하는 스텝에서는, 질소를 포함하는 가스 분위기중에서, 상기 타겟을 사용하여, 스퍼터링법에 의해 상기 상층막을 형성하는 것을 특징으로 하는 도전체 구조의 제조 방법.
  8. 제 5항에 있어서,
    상기 하층막을 형성하는 스텝에서는, 상기 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금의 타겟을 사용하여, 스퍼터링법에 의해 상기 하층막을 형성하고,
    상기 상층막을 형성하는 스텝에서는, 상기 1종 이상의 주기율표 제8족 원소 및 질소를 포함하는 알루미늄 합금의 타겟을 사용하여, 스퍼터링법에 의해 상기 상층막을 형성하는 것을 특징으로 하는 도전체 구조의 제조 방법.
  9. 기판과, 상기 기판위에 형성된 화소 전극과, 상기 화소 전극에 대응하여 상기 기판위에 형성되고, 복수의 전극을 가지는 스위치 소자와, 상기 기판위에 형성되어 상기 스위치 소자에 접속된 배선을 구비하고,
    상기 복수의 전극 또는 상기 배선은, 상층막 및 하층막이 적층 되어 형성된 적층체를 가지고,
    상기 하층막은, 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금에 의해 형성되고,
    상기 상층막은, 상기 하층막위에 적층 되어, 1종 이상의 주기율표 제8족 원소 및 질소를 포함하는 알루미늄 합금에 의해 형성된 것을 특징으로 하는 소자기판.
  10. 제 9항에 있어서,
    상기 상층막의 막 두께는, 약 2나노미터 이상 약 50나노미터 이하인 것을 특징으로 하는 소자기판.
  11. 제 9항에 있어서,
    상기 화소 전극은, 산화 인듐, 산화 주석 또는 산화 아연 중 적어도 1종 이 상을 포함하여 형성되고, 상기 화소 전극은, 상기 적층체에 직접 접속되는 것을 특징으로 하는 소자기판.
  12. 제 11항에 있어서,
    상기 적층체와 상기 도전막 사이의 접속부에 있어서의 상기 상층막의 막 두께는, 상기 접속부 이외에 있어서의 상기 상층막의 막 두께보다도 작은 것을 특징으로 하는 소자기판.
  13. 기판과, 상기 기판위에 형성된 화소 전극과, 상기 화소 전극에 대응하여 상기 기판위에 형성되어 복수의 전극을 가지는 스위치 소자와, 상기 기판위에 형성되어 상기 스위치 소자에 접속된 배선을 구비하고, 상기 복수의 전극 또는 상기 배선은, 상층막 및 하층막이 적층 되어 형성된 적층체를 가지는 소자기판의 제조 방법이며,
    기판위에, 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금에 의해 상기 하층막을 형성하는 스텝과,
    상기 하층막위에 적층 하여, 1종 이상의 주기율표 제8족 원소 및 질소를 포함하는 알루미늄 합금에 의해 상기 상층막을 형성하는 스텝과,
    상기 적층체가 상기 스위치 소자에 접속되도록 상기 적층체의 상기 상층막 및 상기 하층막을 원하는 패턴 형상으로 형성하는 스텝과,
    상기 원하는 패턴 형상으로 형성된 상기 적층체에 전기적으로 접속되도록 상기 화소 전극을 형성하는 스텝을 구비한 것을 특징으로 하는 소자기판의 제조 방법.
  14. 제 13항에 있어서,
    상기 적층체의 상기 상층막 및 상기 하층막을 원하는 패턴형상으로 형성하는 스텝에서는, 상기 적층체의 상기 상층막 및 상기 하층막을 동시에 원하는 패턴형상으로 형성하는 것을 특징으로 하는 소자기판의 제조 방법.
  15. 제 13항에 있어서,
    상기 하층막을 형성하는 스텝에서는, 상기 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금의 타겟을 사용하여, 스퍼터링법에 의해 상기 하층막을 형성하고,
    상기 상층막을 형성하는 스텝에서는, 질소를 포함하는 가스 분위기중에서, 상기 타겟을 사용하여, 스퍼터링법에 의해 상기 상층막을 형성하는 것을 특징으로 하는 소자기판의 제조 방법.
  16. 제 13항에 있어서,
    상기 하층막을 형성하는 스텝에서는, 상기 1종 이상의 주기율표 제8족 원소를 포함하는 알루미늄 합금의 타겟을 사용하여, 스퍼터링법에 의해 상기 하층막을 형성하고,
    상기 상층막을 형성하는 스텝에서는, 상기 1종 이상의 주기율표 제8족 원소 및 질소를 포함하는 알루미늄 합금의 타겟을 사용하여, 스퍼터링법에 의해 상기 상층막을 형성하는 것을 특징으로 하는 소자기판의 제조 방법.
  17. 제 13항에 있어서,
    상기 화소 전극은, 산화 인듐, 산화 주석 또는 산화 아연 중 적어도 1종 이상을 포함하여 형성되는 것을 특징으로 하는 소자기판의 제조 방법.
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