KR20070045950A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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가부시끼가이샤 도시바
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Abstract

셀 트랜지스터와 선택 트랜지스터로 구성되는 메모리 셀과, 주변 트랜지스터를 구비하는 반도체 장치가 개시된다. 셀 트랜지스터는, 반도체 기판 상에 게이트 절연막, 제1 게이트 전극, 인터폴리 절연막 및 제2 게이트 전극이 순차적으로 적층된 적층 게이트 구조를 갖는다. 선택 트랜지스터는, 상기 셀 트랜지스터와 동일한 적층 게이트 구조를 갖고, 상기 셀 트랜지스터를 선택한다. 주변 트랜지스터는, 상기 메모리 셀의 주변 회로를 구성하고, 게이트 전극이 1층 구조이다. 선택 트랜지스터에서의 소자 분리 절연막 상에 위치하는 상기 제2 게이트 전극과 상기 인터폴리 절연막에 상기 제1 게이트 전극에 도달하는 깊이의 관통 구멍이 형성된다. 이 관통 구멍 내에 매립된 컨택트 플러그에 의해, 제2 게이트 전극과 제1 게이트 전극이 전기적으로 접속된다.
Figure 112006077752389-PAT00001
셀 트랜지스터, 선택 트랜지스터, 게이트 전극, 관통 구멍, 컨택트 플러그

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1a는, 본 발명의 제1 실시 양태에 따른 반도체 장치에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 1b는, 본 발명의 제1 실시 양태에 따른 반도체 장치에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 나타내고 있고, 주변 트랜지스터의 단면도.
도 2a는, 본 발명의 제1 실시 양태에 따른 반도체 장치에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 나타내고 있고, 도 1a의 2A-2A선을 따라 취한 단면도.
도 2b는, 본 발명의 제1 실시 양태에 따른 반도체 장치에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 나타내고 있고, 도 1a의 2B-2B선을 따라 취한 단면도.
도 3a는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제1 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 3b는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제1 제조 공정을 나타내고 있고, 주변 트랜지스터 영역의 단면도.
도 4a는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제1 제조 공정을 나타내고 있고, 도 3a의 4A-4A선을 따라 취한 단면도.
도 4b는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제1 제조 공정을 나타내고 있고, 도 3a의 4B-4B선을 따라 취한 단면도.
도 5a는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제2 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 5b는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제2 제조 공정을 나타내고 있고, 주변 트랜지스터 영역의 단면도.
도 6a는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제2 제조 공정을 나타내고 있고, 도 5a의 6A-6A선을 따라 취한 단면도.
도 6b는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제2 제조 공정을 나타내고 있고, 도 5a의 6B-6B선을 따라 취한 단면도.
도 7a는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제3 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 7b는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제3 제조 공정을 나타내고 있고, 주변 트랜지스터 영역의 단면도.
도 8a는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제3 제조 공정을 나타내고 있고, 도 7a의 8A-8A선을 따라 취한 단면도.
도 8b는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제3 제조 공정을 나타내고 있고, 도 7a의 8B-8B선을 따라 취한 단면도.
도 9a는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제4 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 9b는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제4 제조 공정을 나타내고 있고, 주변 트랜지스터 영역의 단면도.
도 10a는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하 여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제4 제조 공정을 나타내고 있고, 도 9a의 10A-10A선을 따라 취한 단면도.
도 10b는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제4 제조 공정을 나타내고 있고, 도 9a의 10B-10B선을 따라 취한 단면도.
도 11a는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제5 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 11b는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제5 제조 공정을 나타내고 있고, 주변 트랜지스터 영역의 단면도.
도 12a는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제5 제조 공정을 나타내고 있고, 도 11a의 12A-12A선을 따라 취한 단면도.
도 12b는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제5 제조 공정을 나타내고 있고, 도 11a의 12B-12B선을 따라 취한 단면도.
도 13a는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제6 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 13b는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제6 제조 공정을 나타내고 있고, 주변 트랜지스터 영역의 단면도.
도 14a는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제6 제조 공정을 나타내고 있고, 도 13a의 14A-14A선을 따라 취한 단면도.
도 14b는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제6 제조 공정을 나타내고 있고, 도 13a의 14B-14B선을 따라 취한 단면도.
도 15a는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제7 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 15b는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제7 제조 공정을 나타내고 있고, 주변 트랜지스터 영역의 단면도.
도 16a는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제7 제조 공정을 나타내고 있고, 도 15a의 16A-16A선을 따라 취한 단면도.
도 16b는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제7 제조 공정을 나타내고 있고, 도 15a의 16B-16B선을 따라 취한 단면도.
도 17a는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제8 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 17b는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제8 제조 공정을 나타내고 있고, 주변 트랜지스터 영역의 단면도.
도 18a는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제8 제조 공정을 나타내고 있고, 도 17a의 18A-18A선을 따라 취한 단면도.
도 18b는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제8 제조 공정을 나타내고 있고, 도 17a의 18B-18B선을 따라 취한 단면도.
도 19a는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제9 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 19b는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제9 제조 공정을 나타내고 있고, 주변 트랜지스터 영역의 단면도.
도 20a는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하 여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제9 제조 공정을 나타내고 있고, 도 19a의 20A-20A선을 따라 취한 단면도.
도 20b는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제9 제조 공정을 나타내고 있고, 도 19a의 20B-20B선을 따라 취한 단면도.
도 21a는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제10 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 21b는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제10 제조 공정을 나타내고 있고, 주변 트랜지스터의 단면도.
도 22a는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제10 제조 공정을 나타내고 있고, 도 21a의 22A-22A선을 따라 취한 단면도.
도 22b는, 본 발명의 제1 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제10 제조 공정을 나타내고 있고, 도 21a의 22B-22B선을 따라 취한 단면도.
도 23a는, 본 발명의 제2 실시 양태에 따른 반도체 장치에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 23b는, 본 발명의 제2 실시 양태에 따른 반도체 장치에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 나타내고 있고, 주변 트랜지스터의 단면도.
도 24a는, 본 발명의 제2 실시 양태에 따른 반도체 장치에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 나타내고 있고, 도 23a의 24A-24A선을 따라 취한 단면도.
도 24b는, 본 발명의 제2 실시 양태에 따른 반도체 장치에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 나타내고 있고, 도 23a의 24B-24B선을 따라 취한 단면도.
도 25a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제1 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 25b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제1 제조 공정을 나타내고 있고, 주변 트랜지스터 영역의 단면도.
도 26a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제1 제조 공정을 나타내고 있고, 도 25a의 26A-26A선을 따라 취한 단면도.
도 26b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제1 제조 공정을 나타내고 있고, 도 25a의 26B-26B선을 따라 취한 단면도.
도 27a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제2 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 27b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제2 제조 공정을 나타내고 있고, 주변 트랜지스터 영역의 단면도.
도 28a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제2 제조 공정을 나타내고 있고, 도 27a의 28A-28A선을 따라 취한 단면도.
도 28b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제2 제조 공정을 나타내고 있고, 도 27a의 28B-28B선을 따라 취한 단면도.
도 29a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제3 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 29b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제3 제조 공정을 나타내고 있고, 주변 트랜지스터 영역의 단면도.
도 30a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하 여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제3 제조 공정을 나타내고 있고, 도 29a의 30A-30A선을 따라 취한 단면도.
도 30b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제3 제조 공정을 나타내고 있고, 도 29a의 30B-30B선을 따라 취한 단면도.
도 31a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제4 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 31b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제4 제조 공정을 나타내고 있고, 주변 트랜지스터 영역의 단면도.
도 32a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제4 제조 공정을 나타내고 있고, 도 31a의 32A-32A선을 따라 취한 단면도.
도 32b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제4 제조 공정을 나타내고 있고, 도 31a의 32B-32B선을 따라 취한 단면도.
도 33a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제5 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 33b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제5 제조 공정을 나타내고 있고, 주변 트랜지스터 영역의 단면도.
도 34a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제5 제조 공정을 나타내고 있고, 도 33a의 34A-34A선을 따라 취한 단면도.
도 34b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제5 제조 공정을 나타내고 있고, 도 33a의 34B-34B선을 따라 취한 단면도.
도 35a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제6 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 35b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제6 제조 공정을 나타내고 있고, 주변 트랜지스터 영역의 단면도.
도 36a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제6 제조 공정을 나타내고 있고, 도 35a의 36A-36A선을 따라 취한 단면도.
도 36b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제6 제조 공정을 나타내고 있고, 도 35a의 36B-36B선을 따라 취한 단면도.
도 37a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제7 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 37b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제7 제조 공정을 나타내고 있고, 주변 트랜지스터 영역의 단면도.
도 38a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제7 제조 공정을 나타내고 있고, 도 37a의 38A-38A선을 따라 취한 단면도.
도 38b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제7 제조 공정을 나타내고 있고, 도 37a의 38B-38B선을 따라 취한 단면도.
도 39a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제8 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 39b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제8 제조 공정을 나타내고 있고, 주변 트랜지스터 영역의 단면도.
도 40a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하 여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제8 제조 공정을 나타내고 있고, 도 39a의 40A-40A선을 따라 취한 단면도.
도 40b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제8 제조 공정을 나타내고 있고, 도 39a의 40B-40B선을 따라 취한 단면도.
도 41a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제9 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 41b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제9 제조 공정을 나타내고 있고, 주변 트랜지스터 영역의 단면도.
도 42a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제9 제조 공정을 나타내고 있고, 도 41a의 42A-42A선을 따라 취한 단면도.
도 42b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제9 제조 공정을 나타내고 있고, 도 41a의 42B-42B선을 따라 취한 단면도.
도 43a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제10 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 43b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제10 제조 공정을 나타내고 있고, 주변 트랜지스터의 단면도.
도 44a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제10 제조 공정을 나타내고 있고, 도 43a의 44A-44A선을 따라 취한 단면도.
도 44b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제10 제조 공정을 나타내고 있고, 도 43a의 44B-44B선을 따라 취한 단면도.
도 45a는, 본 발명의 제2 실시 양태에 따른 반도체 장치에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제11 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 45b는, 본 발명의 제2 실시 양태에 따른 반도체 장치에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제11 제조 공정을 나타내고 있고, 주변 트랜지스터의 단면도.
도 46a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제11 제조 공정을 나타내고 있고, 도 45a의 46A-46A선을 따라 취한 단면도.
도 46b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제11 제조 공정을 나타내 고 있고, 도 45a의 46B-46B선을 따라 취한 단면도.
도 47a는, 본 발명의 제2 실시 양태에 따른 반도체 장치에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제12 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 47b는, 본 발명의 제2 실시 양태에 따른 반도체 장치에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제12 제조 공정을 나타내고 있고, 주변 트랜지스터의 단면도.
도 48a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제12 제조 공정을 나타내고 있고, 도 47a의 48A-48A선을 따라 취한 단면도.
도 48b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제12 제조 공정을 나타내고 있고, 도 47a의 48B-48B선을 따라 취한 단면도.
도 49a는, 본 발명의 제2 실시 양태에 따른 반도체 장치에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제13 제조 공정을 나타내고 있고, 메모리 셀부의 패턴 평면도.
도 49b는, 본 발명의 제2 실시 양태에 따른 반도체 장치에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제13 제조 공정을 나타내고 있고, 주변 트랜지스터의 단면도.
도 50a는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하 여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제13 제조 공정을 나타내고 있고, 도 49a의 50A-50A선을 따라 취한 단면도.
도 50b는, 본 발명의 제2 실시 양태에 따른 반도체 장치의 제조 방법에 관하여 설명하기 위한 것으로서, 플래시 EEPROM을 예로 들어 제13 제조 공정을 나타내고 있고, 도 49a의 50B-50B선을 따라 취한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 소자 분리 절연막
3 : 실리콘 산화막
5 : ONO막
13 : 컨택트 플러그
21 : 관통 구멍
CT : 셀 트랜지스터
ST : 선택 트랜지스터
PT : 주변 트랜지스터
[특허 문헌 1] 일본국 특허 공개 2002-176114호 공보
[특허 문헌 2] 일본국 특허 공개 2001-015617호 공보
본 출원은 일본국 특허 출원 2005-313257(2005년 10월 27일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 예를 들면 메모리 셀이 셀 트랜지스터와 선택 트랜지스터로 구성되는 플래시 EEPROM을 대표로 하는 불휘발성 메모리나, 이 불휘발성 메모리와 로직 회로를 1칩 내에 집적화한 불휘발성 메모리 혼재 로직 집적 회로 등의 반도체 장치 및 그 제조 방법에 관한 것이다.
메모리 셀이 셀 트랜지스터와 선택 트랜지스터로 구성되는 플래시 EEPROM에 대해서는, 예를 들면 특허 문헌 1이나 특허 문헌 2에 기재되어 있다. 상기 특허 문헌 1의 도 47a 및 도 47b에는, 셀 트랜지스터(메모리 셀 어레이 영역)와 선택 트랜지스터(선택 게이트 영역)의 게이트 전극을 2층의 폴리실리콘층으로 형성한 구성이 개시되어 있다.
즉, 셀 트랜지스터와 선택 트랜지스터는, 반도체 기판 상에 제1 게이트 절연막, 제1 폴리실리콘층, 제2 게이트 절연막 및 제2 폴리실리콘층이 순차적으로 적층된 적층 게이트 구조로 되어 있다. 상기 셀 트랜지스터에서의 제1 폴리실리콘층은 부유 게이트 전극으로서 기능하고, 제2 폴리실리콘층은 제어 게이트 전극으로서 기능한다. 상기 선택 트랜지스터의 제2 폴리실리콘층과 제2 게이트 절연막에는 관통 구멍이 형성되어, 제2 폴리실리콘층의 상층에 형성된 알루미늄(Al) 배선 등이 상기 관통 구멍을 통해 제1 폴리실리콘층에 접속된다. 그리고, 상기 셀 트랜지스터를 동작(읽어냄, 기입 및 소거)시킬 때에, 선택 트랜지스터의 게이트 전극(제1 폴리실 리콘층)에 상기 Al 배선을 통해 선택 신호를 공급하여 온시켜, 동작 대상의 셀 트랜지스터를 선택하도록 되어 있다.
그러나, 상기한 바와 같은 구성에서는, 선택 트랜지스터의 게이트 전극에 접속되는 Al 배선에는, 소스선이나 비트선으로서 기능하는 Al 배선과의 간격을 확보 할 필요가 있다． 이 때문에, 메모리 셀의 축소화가 제한되게 되어, 패턴 점유 면적이 증대되어 코스트의 증가를 초래하는 요인으로 된다.
또한, 상기 특허 문헌 1의 도 3 및 특허 문헌 2의 도 2에는, 셀 트랜지스터와 선택 트랜지스터의 게이트 전극을 2층의 폴리실리콘층으로 형성하고, 선택 트랜지스터의 제2 게이트 절연막에 개구를 형성하여 제1 폴리실리콘층과 제2 폴리실리콘층의 컨택트를 얻어, 전기적으로 접속하는 구성이 개시되어 있다. 상기 셀 트랜지스터와 선택 트랜지스터의 게이트 전극은 동일한 제조 공정에서 형성하기 위해, 상기 컨택트의 형성 시에는 2층째(제2)의 폴리실리콘층을 형성한 후, 이 2층째의 폴리실리콘층 상에 도포한 포토레지스트에서의 선택 트랜지스터의 게이트 전극 상에 리소그래피로 컨택트홀의 패턴을 전사하고, RIE법에 의해 제2 폴리실리콘층 및 제2 게이트 절연막을 순차적으로 에칭하여 제1 폴리실리콘층의 표면을 노출시킨다. 그 후, 상기 제2 폴리실리콘층 상 및 컨택트홀 내의 노출된 제1 폴리실리콘 상에, CVD법에 의해 폴리실리콘을 퇴적하여 매립함으로써, 제1 폴리실리콘층과 제2 폴리실리콘층을 전기적으로 접속하는 컨택트부를 형성한다.
이와 같은 구성 및 제조 방법에서는, 폴리실리콘층을 보강하기 위한 Al 배선이나 컨택트가 불필요하여, 소스선이나 비트선 등의 레이아웃의 자유도를 높게 하 여 메모리 셀의 축소화를 도모할 수 있다.
그러나, 상기한 바와 같이 다른(제3층째의) 폴리실리콘을 퇴적하여 2층째의 폴리실리콘층과 1층째의 폴리실리콘층의 컨택트부를 형성하면, 폴리실리콘층간의 컨택트 저항이 높아져(예를 들면 400Ω 정도), 선택 트랜지스터에서의 게이트 전극의 기생 저항이 증대된다. 또한, 제2 게이트 절연막에 개구를 형성하기 위한 리소그래피 공정이나, 3층째의 폴리실리콘을 더 쌓는 공정이 필요로 되어, 상술한 선행 기술과는 다른 요인으로부터 제조 코스트의 증가를 초래하게 된다.
본 발명의 일 양태에 따르면, 반도체 기판 상에 게이트 절연막, 제1 게이트 전극, 인터폴리 절연막 및 제2 게이트 전극이 순차적으로 적층된 적층 게이트 구조를 갖는 셀 트랜지스터, 상기 셀 트랜지스터와 동일한 적층 게이트 구조를 갖고, 상기 셀 트랜지스터를 선택하는 선택 트랜지스터, 상기 선택 트랜지스터에서의 소자 분리 절연막 상에 위치하는 상기 제2 게이트 전극과 상기 인터폴리 절연막에 형성되며, 상기 제1 게이트 전극에 도달하는 깊이의 관통 구멍, 상기 관통 구멍 내에 매립되며, 상기 제2 게이트 전극과 상기 제1 게이트 전극을 전기적으로 접속하는 제1 컨택트 플러그, 및 상기 셀 트랜지스터와 상기 선택 트랜지스터를 포함하는 메모리 셀의 주변 회로를 구성하고, 게이트 전극이 1층 구조인 주변 트랜지스터를 구비하는 반도체 장치가 제공된다.
본 발명의 다른 일 양태에 따르면, 반도체 기판 상에 게이트 절연막, 제1 게 이트 전극, 인터폴리 절연막 및 제2 게이트 전극이 순차적으로 적층된 적층 게이트 구조를 갖는 셀 트랜지스터, 상기 셀 트랜지스터와 동일한 적층 게이트 구조를 갖고, 상기 셀 트랜지스터를 선택하는 선택 트랜지스터, 상기 선택 트랜지스터에서의 소자 분리 절연막 상에 위치하는 상기 제2 게이트 전극과 상기 인터폴리 절연막에 형성되며, 상기 제1 게이트 전극에 도달하는 깊이의 관통 구멍, 상기 제2 게이트 전극의 상면으로부터 상기 관통 구멍의 측벽 및 상기 관통 구멍의 저부에 위치하는 상기 제1 게이트 전극 상에 걸쳐 형성되며, 상기 제2 게이트 전극과 상기 제1 게이트 전극을 전기적으로 접속하는 제1 실리사이드층, 및 상기 셀 트랜지스터와 상기 선택 트랜지스터를 포함하는 메모리 셀의 주변 회로를 구성하고, 게이트 전극이 1층 구조인 주변 트랜지스터를 구비하는 반도체 장치가 제공된다.
본 발명의 또 다른 일 양태에 따르면, 반도체 기판에서의 메모리 셀부의 주표면 상에 제1 절연막, 제1 도전층, 제2 절연막 및 제2 도전층을 순차적으로 적층하고, 상기 반도체 기판에서의 주변 트랜지스터 영역의 주표면 상에 제3 절연막과 제3 도전층을 적층하는 공정, 상기 주변 트랜지스터 영역을 마스크하여 상기 제1 절연막, 제1 도전층, 제2 절연막 및 제2 도전층을 패터닝하고, 셀 트랜지스터와 선택 트랜지스터의 게이트 절연막, 제1 게이트 전극, 인터폴리 절연막 및 제2 게이트 전극을 형성하는 공정, 상기 주변 트랜지스터의 상기 제3 도전층과 상기 제3 절연막, 및 상기 선택 트랜지스터에서의 소자 분리 절연막 상에 위치하는 영역의 상기 제2 게이트 전극을 동시에 에칭하여, 상기 주변 트랜지스터의 게이트 전극 및 게이트 절연막을 형성함과 함께, 상기 선택 트랜지스터에 상기 제1 게이트 전극에 도달 하는 깊이의 관통 구멍을 형성하는 공정, 상기 반도체 기판의 주표면 영역 내에 불순물을 도입하여, 상기 셀 트랜지스터, 상기 선택 트랜지스터 및 상기 주변 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 공정, 상기 셀 트랜지스터, 상기 선택 트랜지스터 및 상기 주변 트랜지스터의 게이트 전극의 측면에 각각 사이드 월 스페이서를 형성하고, 동시에, 상기 선택 트랜지스터에 상기 제1 게이트 전극에 도달하는 깊이의 관통 구멍을 형성한 영역의 상기 인터폴리 절연막을 동시에 에칭하는 공정, 상기 관통 구멍 내에 컨택트 플러그를 형성하는 공정, 스퍼터법에 의해 전체면에 금속층을 형성하는 공정, 및 어닐링을 행하여, 상기 게이트 전극 및 반도체 기판의 노출면의 상기 금속층을 선택적으로 실리사이드화하는 공정을 구비하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 다른 일 양태에 따르면, 반도체 기판에서의 메모리 셀부의 주표면 상에 제1 절연막, 제1 도전층, 제2 절연막 및 제2 도전층을 순차적으로 적층하고, 상기 반도체 기판에서의 주변 트랜지스터 영역의 주표면 상에 제3 절연막과 제3 도전층을 적층하는 공정, 상기 주변 트랜지스터 영역을 마스크하여 상기 제1 절연막, 제1 도전층, 제2 절연막 및 제2 도전층을 패터닝하고, 셀 트랜지스터와 선택 트랜지스터의 게이트 절연막, 제1 게이트 전극, 인터폴리 절연막 및 제2 게이트 전극을 형성하는 공정, 상기 주변 트랜지스터의 상기 제3 도전층과 상기 제3 절연막, 및 상기 선택 트랜지스터에서의 소자 분리 절연막 상에 위치하는 영역의 상기 제2 게이트 전극을 동시에 에칭하여, 상기 주변 트랜지스터의 게이트 전극 및 게이트 절연막을 형성함과 함께, 상기 선택 트랜지스터에 상기 제1 게이트 전극에 도달하는 깊이의 관통 구멍을 형성하는 공정, 상기 반도체 기판의 주표면 영역 내에 불순물을 도입하여, 상기 셀 트랜지스터, 상기 선택 트랜지스터 및 상기 주변 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 공정, 상기 셀 트랜지스터, 상기 선택 트랜지스터 및 상기 주변 트랜지스터의 게이트 전극의 측면에 각각 사이드 월 스페이서를 형성하고, 동시에, 상기 선택 트랜지스터에 상기 제1 게이트 전극에 도달하는 깊이의 관통 구멍을 형성한 영역의 인터폴리 절연막을 동시에 에칭하는 공정, 상기 선택 트랜지스터에서의 상기 관통 구멍 내의 사이드 월 스페이서, 상기 인터폴리 절연막을 제거하는 공정, 스퍼터법에 의해 전체면에 금속층을 형성하는 공정, 및 어닐링을 행하여, 상기 게이트 전극 및 상기 반도체 기판의 노출면의 상기 금속층을 선택적으로 실리사이드화하는 공정을 구비하는 반도체 장치의 제조 방법이 제공된다.
[제1 실시 양태]
본 발명의 제1 실시 양태에 따른 반도체 장치에 대하여, 셀 트랜지스터와 선택 트랜지스터로 구성되는 메모리 셀을 구비한 플래시 EEPROM을 예로 들어 도 1a, 도 1b, 도 2a 및 도 2b에 의해 설명한다. 도 1a는 메모리 셀부의 패턴 평면도, 도 1b는 주변 트랜지스터의 단면도이다. 도 2a는 도 1a의 2A-2A선을 따라 취한 단면도, 도 2b는 도 1a의 2B-2B선을 따라 취한 단면도이다.
메모리 셀부에는, 셀 트랜지스터(CT)와 선택 트랜지스터(ST)가 형성되어 있다. 상기 셀 트랜지스터(CT)와 선택 트랜지스터(ST)는, 실리콘 기판(반도체 기판)(1)의 주표면에 형성된 소자 분리 절연막(예를 들면 실리콘 산화막)(2)으로 구 획된 소자 영역 내에 형성된다. 상기 셀 트랜지스터(CT)와 선택 트랜지스터(ST)는, 게이트 전극이 2층 구조, 소위 적층 게이트 구조로 되어 있다. 상기 셀 트랜지스터(CT)에서의 하층(1층째)의 게이트 전극(4)은 부유 게이트 전극이고, 상층(2층째)의 게이트 전극(8)은 제어 게이트 전극이다. 상기 부유 게이트 전극(4)과 제어 게이트 전극(8)은 각각, 예를 들면 폴리실리콘층으로 형성되어 있다. 상기 부유 게이트 전극(4)은, 실리콘 기판(1)의 주표면 상에 형성된 실리콘 산화막 등으로 이루어지는 게이트 절연막(3) 상에 형성된다. 상기 부유 게이트 전극(4)과 제어 게이트 전극(8) 사이에는, 인터폴리 절연막으로서 기능하는 ONO막(5)이 개재되어 있다. 이 ONO막(5)은, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막이 적층된 절연막이다.
상기 셀 트랜지스터(CT)의 제어 게이트 전극(8) 상, 상기 선택 트랜지스터(ST)의 상층의 게이트 전극(8) 상, 및 주변 트랜지스터(PT)의 게이트 전극(8) 상에는 각각, 실리사이드층(11)이 형성되어 있다. 또한 상기 각 적층 게이트 구조의 측벽에는, 실리콘 질화막 등으로 이루어지는 사이드 월 스페이서(18)가 형성되어 있다. 또한, 상기 셀 트랜지스터(CT), 선택 트랜지스터(ST) 및 주변 트랜지스터(PT)의 소스 영역 또는 드레인 영역(19) 상에는 각각, 상기 게이트 전극(8) 상과 마찬가지로 실리사이드층(11)이 형성되어 있다.
도 2a에 도시한 바와 같이, 상기 선택 트랜지스터(ST)에서의 소자 분리 절연막(2) 상에 위치하는 영역의 실리사이드층(11), 상층의 게이트 전극(8) 및 ONO막(5)에는, 하층의 게이트 전극(4)의 표면에 도달하는 관통 구멍(21)이 형성되어 있다. 이 관통 구멍(21) 내의 측벽에도 사이드 월 스페이서(18)가 형성되어 있다.
상기 셀 트랜지스터(CT)와 선택 트랜지스터(ST)의 적층 게이트 상, 및 주변 트랜지스터(PT)의 게이트 상은, BPSG(Boron doped Phospho-Silicate Glass)막 또는 PSG(Phospho-Silicate Glass)막 등으로 이루어지는 제1 층간 절연막(12)으로 피복되어 있다. 이 층간 절연막(12)에서의 상기 관통 구멍(21)에 대응하는 위치에는, 스루홀(개구)(22)이 형성되어 있다. 스루홀(22)은, 단변 방향의 폭이 주변 트랜지스터(PT)의 소스 영역 및 드레인 영역에 대응하는 위치에 형성된 컨택트홀과 동일하고, 장변 방향이 이 폭보다도 길어, 예를 들면 타원 형상으로 되어 있다. 상기 스루홀(22) 내에 텅스텐(W) 등으로 이루어지는 컨택트 플러그(13)가 매립된다. 이 컨택트 플러그(13)에 의해 하층의 게이트 전극(폴리실리콘층)(4)과 상층의 게이트 전극(폴리실리콘층)(8)의 표면에 형성된 실리사이드층(11)이 전기적으로 접속된다.
또한, 상기 셀 트랜지스터(CT)의 소스 영역(19)(또는 드레인 영역) 상, 및 상기 선택 트랜지스터(ST)의 드레인 영역(19)(또는 소스 영역) 상에는 각각, 컨택트홀이 형성된다. 이들 컨택트홀에는 각각 컨택트 플러그(13)가 매립되어 있다. 상기 각 트랜지스터의 드레인 영역 또는 소스 영역(19)은, 이 컨택트 플러그(13) 를 통해 층간 절연막(12) 상의 Al 배선(배선층)(14)에 접속된다.
상기 층간 절연막(12) 상 및 Al 배선(14) 상에는, 실리콘산화막 등으로 이루어지는 제2 층간 절연막(15)이 형성되어 있다. 이 층간 절연막(15) 상에는 소스선(또는 비트선)으로서 기능하는 Al 배선(배선층)(17)이 형성되어 있다. 이 Al 배선(17)은, 상기 층간 절연막(15)에 형성된 비아홀 내의 컨택트 플러그(16)를 통해 Al 배선(14)에 접속된다. 이에 의해, 셀 트랜지스터(CT)의 소스 영역은, 실리사이드층(11), 컨택트 플러그(13), Al 배선(14) 및 컨택트 플러그(16)를 각각 개재하여 소스선(또는 비트선)에 전기적으로 접속된다. 선택 트랜지스터(ST)의 드레인 영역은, 실리사이드층(11), 컨택트 플러그(13) 및 Al 배선(14)을 각각 개재하여 비트선(또는 소스선)에 전기적으로 접속된다.
한편, 주변 트랜지스터(PT)의 게이트 전극은 1층 구조이다. 주변 트랜지스터(PT)는, 예를 들면 디코더 등의 메모리의 주변 회로를 구성하는 트랜지스터이다. 또한 불휘발성 메모리 혼재 로직 집적 회로의 경우에는, 예를 들면 로직 회로를 구성하는 트랜지스터이다.
이 주변 트랜지스터(PT)의 게이트 전극(8)은, 예를 들면 상기 제어 게이트 전극과 동일한 제2층째의 폴리실리콘층으로 형성되어 있다. 상기 게이트 전극(8)은, 실리콘 기판(1)의 주표면 상에 형성된 실리콘 산화막 등으로 이루어지는 게이트 절연막(7) 상에 형성된다. 상기 게이트 전극(8) 상에는, 실리사이드층(11)이 형성되어 있다. 이 게이트 구조의 측벽에도, 사이드 월 스페이서(18)가 형성되어 있다.
상술한 바와 같이, 주변 트랜지스터(PT)의 게이트 구조 상은 제1 층간 절연막(12)으로 피복되고, 이 층간 절연막(12)에서의 소스 영역 및 드레인 영역에 대응하는 위치에 형성된 컨택트홀에도 컨택트 플러그(13)가 매립되어 있다. 상기 주변 트랜지스터(PT)의 소스 영역 및 드레인 영역(19)은, 이 컨택트 플러그(13)에 의해 층간 절연막(12) 상의 Al 배선(14)에 접속된다. 상기 층간 절연막(12) 상 및 Al 배선(14) 상에는, 상기 제2 층간 절연막(15)이 형성되어 있다.
상기한 바와 같은 구성에 따르면, 선택 트랜지스터(ST)의 제1층째의 폴리실리콘층(4)과 제2층째의 폴리실리콘층(8)을 컨택트 플러그(13)로 접속하기 때문에 Al 배선은 불필요하여, 메모리 셀의 축소화를 도모하여 코스트를 저감할 수 있다.
또한, 폴리실리콘층끼리의 컨택트는 존재하지 않고, 컨택트 플러그(13)와 폴리실리콘층(4)의 컨택트 저항이 100Ω 정도, 컨택트 플러그(13)와 폴리실리콘층(8)의 컨택트 저항이 10Ω 정도, 컨택트 플러그(13) 자체의 저항은 수Ω 정도이기 때문에, 저항값의 합은 110∼120Ω 정도이다. 따라서, 폴리실리콘층끼리를 직접 컨택트하는 경우에 비해서 1/2∼1/4로 저항값을 내릴 수 있다.
따라서, 본 발명의 제1 실시 양태의 구성에 따르면, 선택 트랜지스터(ST)에서의 게이트 전극의 기생 저항을 저감할 수 있다.
다음으로, 상기 도 1a, 도 1b, 도 2a 및 도 2b에 도시한 플래시 EEPROM의 제조 방법에 대하여, 도 3a 및 도 3b 내지 도 22a 및 도 22b에 의해 설명한다. 도 3a, 도 5a, 도 7a, 도 9a, 도 11a, 도 13a, 도 15a, 도 17a, 도 19a 및 도 21a는 각각 플래시 EEPROM의 제조 공정을 순차적으로 도시하고 있고, 메모리 셀부의 패턴 평면도이다. 이들 제조 공정은 도 1a에 대응하고 있다. 도 3b, 도 5b, 도 7b, 도 9b, 도 11b, 도 13b, 도 15b, 도 17b, 도 19b 및 도 21b는 각각 주변 트랜지스터 영역의 제조 공정을 순차적으로 도시한 단면도이며 도 1b에 대응하고 있다. 또한, 도 4a, 도 6a, 도 8a, 도 10a, 도 12a, 도 14a, 도 16a, 도 18a, 도 20a 및 도 22a는 각각 메모리 셀부의 제조 공정을 순차적으로 도시한 단면도이다. 이들 제조 공 정은, 도 3a의 4A-4A선, 도 5a의 6A-6A선, 도 7a의 8A-8A선, 도 9a의 10A-10A선, 도 11a의 12A-12A선, 도 13a의 14A-14A선, 도 15a의 16A-16A선, 도 17a의 18A-18A선, 도 19a의 20A-20A선 및 도 21a의 22A-22A선을 따라 취한 단면도이며 도 2a에 대응하고 있다. 또한, 도 4b, 도 6b, 도 8b, 도 10b, 도 12b, 도 14b, 도 16b, 도 18b, 도 20b 및 도 22b는 각각 메모리 셀부의 제조 공정을 순차적으로 도시한 단면도이다. 이들 제조 공정은, 도 3a의 4B-4B선, 도 5a의 6B-6B선, 도 7a의 8B-8B선, 도 9a의 10B-10B선, 도 11a의 12B-12B선, 도 13a의 14B-14B선, 도 15a의 16B-16B선, 도 17a의 18B-18B선, 도 19a의 20B-20B선 및 도 21a의 22B-22B선을 따라 취한 단면도이며 도 2b에 대응하고 있다.
우선, 도 3a 및 도 4a에 도시한 바와 같이, 실리콘 기판(1)의 주표면 상에 소자 분리 절연막(2)을 선택적으로 형성한다. 이 소자 분리 절연막(2)으로 전기적으로 분리된 소자 영역에, 각 트랜지스터가 원하는 임계값 전압으로 되도록, 불순물의 이온 주입을 행한다(채널 이온 주입). 그 후, 도 3b 및 도 4b에 도시한 바와 같이, 열 산화에 의해 소자 영역의 실리콘 기판(1)의 주표면에 실리콘 산화막(게이트 절연막)(3)을 형성하고, 이 실리콘 산화막(3) 상에 CVD(Chemical Vapor Deposition)법에 의해 폴리실리콘층(4)을 형성한다. 상기 폴리실리콘층(4)은 소자 분리 절연막(2) 상에도 형성된다. 이 때, 폴리실리콘층(4) 내에 인(P) 등의 불순물을 도프함으로써, 폴리실리콘의 시트 저항을 100∼200Ω/□로 내려 기생 저항을 저감한다.
다음으로, 셀 트랜지스터(CT)의 제1 게이트 전극(부유 게이트 전극)을, 각각 의 셀로 분리하기 위해서, 리소그래피를 행하여 포토레지스트(도시 생략)에 패턴을 전사한 후, RIE(Reactive Ion Etching)법에 의한 이방성 에칭을 행한다. 이에 의해, 도 5a에 도시한 바와 같이, 폴리실리콘층(4)을 분리하기 위한 홀 혹은 슬릿 형상의 개구(20)가 폴리실리콘층(4)에 전사된다. 그 후, 상기 포토레지스트를 제거한다.
다음으로, 도 5a, 도 5b, 도 6a 및 도 6b에 도시한 바와 같이, 상기 폴리실리콘층(4) 상에, 예를 들면 CVD법에 의해 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막을 순차적으로 퇴적하여, 적층 구조의 절연막(ONO막)(5)을 형성한다. 이 ONO막(5)은, 폴리실리콘층간의 절연막, 소위 인터폴리 절연막으로서 기능한다. 계속해서, 주변 트랜지스터 영역(게이트 전극이 1층 구조인 영역)에 형성된 실리콘 산화막(3), 폴리실리콘층(4) 및 ONO막(5)을 제거하는 선택 에칭을 위해서 포토레지스트(6)를 도포하고, 리소그래피에 의해 패턴을 전사한다. 메모리 셀부 상은 포토레지스트(6)로 피복되고, 주변 트랜지스터 영역의 ONO막(5)은 노출되게 된다.
다음으로, 도 7a, 도 7b, 도 8a 및 도 8b에 도시한 바와 같이, 상기 포토레지스트(6)를 마스크로 하여, 상기 주변 트랜지스터 영역의 ONO막(5)을 RIE법으로 제거하고, 폴리실리콘층(4)을 CDE(Chemical Dry Etching)법에 의한 등방성 에칭으로 제거하고, 또한 실리콘 산화막(3)을 NH4F 등에 의한 웨트 에칭으로 제거한다. 이에 의해, 주변 트랜지스터 영역의 실리콘 기판(1)의 주표면이 노출된다. 그 후, 포토레지스트(6)를 제거하면, 도 9a, 도 9b, 도 10a 및 도 10b에 도시한 바와 같은 구조가 얻어진다.
그 후, 도 11a, 도 11b, 도 12a 및 도 12b에 도시한 바와 같이, 주변 트랜지스터 영역의 실리콘 기판(1)의 주표면 상에 실리콘 산화막(제3 게이트 절연막)(7)을 형성하고, 이 실리콘 산화막(7) 상 및 상기 ONO막(5) 상에 CVD법에 의해 폴리실리콘층(8)을 형성한다.
여기까지의 제조 공정으로, 2층 폴리실리콘층 구조의 영역(메모리 셀부)과 1층 폴리실리콘층의 영역(주변 트랜지스터 영역)을 실리콘 기판(1) 상에 형성할 수 있다.
다음으로, 도 13a, 도 13b, 도 14a 및 도 14b에 도시한 바와 같이, 2층 폴리실리콘 구조의 셀 트랜지스터(CT)와 선택 트랜지스터(ST)의 게이트 전극의 패턴을 리소그래피로 포토레지스트(9)에 전사한다. 이 때, 1층 폴리실리콘층 구조의 주변 트랜지스터 영역은, 전체면을 포토레지스트(9)로 마스크한다.
계속해서, 도 15a, 도 15b, 도 16a 및 도 16b에 도시한 바와 같이, 상기 포토레지스트(9)를 마스크에 이용하여, RIE법에 의해 폴리실리콘층(8), ONO막(5), 폴리실리콘층(4) 및 게이트 절연막(3)을 순차적으로 이방성 에칭하여, 셀 트랜지스터(CT)와 선택 트랜지스터(ST)의 게이트 전극을 형성한다.
그 후, 도 17a, 도 17b, 도 18a 및 도 18b에 도시한 바와 같이, 1층 폴리실리콘층 구조의 주변 트랜지스터 영역의 게이트 전극의 패턴을 리소그래피로 포토레지스트(10)에 전사한다. 이 때, 2층 폴리실리콘층 구조의 영역은 포토레지스트(10)로 마스크하지만, 선택 트랜지스터의 1층째의 게이트 전극(4)에 대한 전극 취출용의 컨택트부를 형성하기 위해서, 이 포토레지스트(10)에서의 컨택트부의 형성 예정 영역이 도 17a 및 도 18a에 도시한 바와 같이 개구되어 있다.
계속해서, 상기 포토레지스트(10)를 마스크로 하여 폴리실리콘층(8)의 이방성 에칭을 행하여, 주변 트랜지스터 영역의 게이트 전극을 패터닝하고, 동시에 선택 트랜지스터의 1층째의 게이트 전극(4)에 대한 전극 취출용의 컨택트부를 형성하기 위한 관통 구멍(21)을 형성한다(도 19a, 도 19b, 도 20a 및 도 20b 참조).
다음으로, 상기 포토레지스트(10)를 제거하고, 도 21a, 도 21b, 도 22a 및 도 22b에 도시한 바와 같이, 메모리 셀부 및 주변 트랜지스터 영역의 각 트랜지스터의 소스 영역 또는 드레인 영역(19)을 형성하기 위해서, 실리콘 기판(1)의 주표면 영역 내에 불순물을 선택적으로 도입하여 확산층을 형성한다. 그 후, 예를 들면 CVD법에 의해 실리콘 질화막 등을 형성하고, RIE법 등의 이방성 에칭을 행하여 에치백함으로써, 각 게이트 전극 구조의 측면에 사이드 월 스페이서(18)를 형성하고, 동시에, 상기 선택 트랜지스터의 관통 구멍(21) 내의 ONO막(5)을 동시에 RIE법 등의 이방성 에칭을 행하여 제거하여, 게이트 전극(4)에 대한 취출용의 컨택트부를 형성한다.
그 후, 스퍼터링법으로 실리콘 기판(1) 상에 금속막(예를 들면 Co)을 형성한다. 그리고, 실리콘 기판(1)을 어닐링함으로써, 실리콘과 금속막이 접해 있는 개소에서 실리사이드 반응을 일으킨다. 통상, 이 단계에서 형성된 실리사이드층을 남기고, 에칭으로 미반응의 금속막을 제거한다. 이에 의해, 셀 트랜지스터(CT)의 제어 게이트 전극(8) 상과 소스 영역 또는 드레인 영역(19) 상, 선택 트랜지스 터(ST)의 게이트 전극의 노출 표면과 드레인 영역 또는 소스 영역(19) 상, 주변 트랜지스터(PT)의 게이트 전극 상과 소스 영역 및 드레인 영역(19) 상에 각각 실리사이드층(11)을 형성한다. 그 후, 2회째의 어닐링을 행함으로써, 실리사이드층(11)을 저저항화(5∼20Ω/□)한다.
그리고, 상기한 바와 같이 하여 형성한 게이트 전극 구조의 전체면 상을, BPSG막 또는 PSG막 등의 층간 절연막(12)으로 피복한다. 계속해서, 전극 취출용의 컨택트부의 패턴을 포토리소그래프에 의해 포토레지스트에 전사하고, RIE법에 의해 이방성 에칭을 행한 후, 상기 포토레지스트를 박리한다.
다음으로, 도 1a, 도 1b, 도 2a 및 도 2b에 도시한 바와 같이, 층간 절연막(12)에 컨택트홀과 예를 들면 타원 형상의 스루홀(개구)(22)을 개구한 후, CVD법으로 텅스텐(W)을 퇴적한다. 그리고, CMP를 행하여 층간 절연막(12) 상의 여분의 텅스텐(W)을 제거함으로써 컨택트 플러그(13)를 형성한다. 이 때, 선택 트랜지스터(ST)의 제1층째의 폴리실리콘층(4) 상의 스루홀(22)은, 실리사이드층(11) 상을 피복하도록 형성하고 있기 때문에, 도 1a에 도시한 바와 같이 상기 컨택트 플러그(13)를 이용하여 제1층째의 폴리실리콘층(4)과 제2층째의 폴리실리콘층(8)(실리사이드층(11))을 전기적으로 접속할 수 있다.
다음으로, 스퍼터링법으로 전체면에 Al을 증착하고, 리소그래프에 의해 배선 패턴을 포토레지스트에 전사한다. 계속해서, 포토레지스트를 마스크로 한 RIE법에 의한 이방성 에칭을 행하여 Al을 패터닝하고, 상기 포토레지스트를 박리하여 1층째의 Al 배선(100∼200mΩ/□)(14)을 형성한다.
이 때, 선택 트랜지스터(ST)의 1층째의 폴리실리콘층(4)으로 이루어지는 게이트 전극(100∼200Ω/□)(4)에, 어레이 형상으로 배치한 메모리 셀의 수셀마다 저항값이 낮은 실리사이드층(5∼20Ω/□)을 보강함으로써 기생 저항을 내릴 수 있다.
다음으로, 상기 Al 배선(14)의 보호를 위해서, CVD법에 의해 실리콘 산화막(15)을 퇴적 형성한다. 그 후, 비아홀 형성을 위해서 리소그래피에 의한 포토레지스트에의 패턴 전사와, 이 포토레지스트를 마스크로 한 RIE법에 의한 이방성 에칭을 행한 후, 포토레지스트를 박리한다. 비아홀의 개구 후, 스퍼터링법으로 Al을 증착하고, 제2 배선 패턴을 리소그래프에 의해 포토레지스트에 전사하고, 이 포토레지스트를 마스크로 한 RIE법 등에 의한 이방성 에칭을 행하여 2층째의 Al 배선(17)을 형성한다. 그리고, 상기 포토레지스트를 박리한다.
다음으로, 도시하지 않지만, 상기 Al 배선(17)의 보호를 위해서 전체면에 PSG를 퇴적하고, PE-CVD(Plasma Enhanced Chemical Vapor Deposition)법에 의해 실리콘 질화막을 퇴적 형성한다. 계속해서, 상기 PSG막이나 실리콘 질화막 등의 보호막 상에 포토레지스트를 도포하고, 리소그래프에 의해 본딩용 패드 상에 개구를 형성하기 위한 패턴을 전사한다. 그리고, 포토레지스트를 마스크로 하여 본딩용 패드 상의 보호막을 에칭에 의해 제거하고, 포토레지스트를 박리한 후, 웨이퍼로서 완성한다.
상술한 제조 방법에서는, 주변 트랜지스터(PT)의 게이트 전극을 형성하기 위한 폴리실리콘층의 패터닝을 위한 에칭 시에, 선택 트랜지스터(ST)의 2층째의 폴리실리콘층(8)과 ONO막(5)에 스루홀(개구)(22)을 형성한다. 또한, 소스 영역 또는 드레인 영역(19)을 상층의 Al 배선(배선층)(14)에 접속하기 위한 컨택트 플러그의 형성 시에, 컨택트 플러그(13)에 의해 선택 트랜지스터(ST)의 하층의 게이트 전극(4)과 상층의 게이트 전극(8)의 표면에 형성된 실리사이드층(11)을 전기적으로 접속할 수 있으므로 제조 프로세스의 복잡화를 초래하는 일도 없다.
또한, 선택 트랜지스터(ST)의 게이트 전극(폴리실리콘층(4))에 접속하는 Al 배선이 불필요해지기 때문에, 소스선이나 비트선 등의 Al 배선과의 간격을 확보할 필요는 없어, 메모리 셀 사이즈를 작게 할 수 있어 코스트 삭감이 도모된다. 또한, 소스선이나 비트선과 선택 트랜지스터로의 Al 배선과의 기생 용량도 저감할 수 있다.
따라서, 본 발명의 제1 실시 양태에 따르면, 선택 트랜지스터(ST)의 게이트 전극의 기생 저항을 저감할 수 있는 반도체 장치가 얻어진다.
또한, Al 배선의 레이아웃의 자유도를 높게 하면서, 메모리 셀의 축소화와 제조 공정의 간단화가 도모되는 반도체 장치의 제조 방법이 얻어진다.
또한, 상기 제1 실시 양태에서는, 컨택트 플러그(13)로서 텅스텐을 이용하는 경우를 예로 들어 설명했지만, 다른 고융점 금속을 이용하여도 되고, 알루미늄이나 구리 등의 도전 재료를 매립하여도 된다.
[제2 실시 양태]
본 발명의 제2 실시 양태에 따른 반도체 장치에 대해서, 셀 트랜지스터와 선택 트랜지스터로 구성되는 메모리 셀을 구비한 플래시 EEPROM을 예로 들어 도 23a, 도 23b, 도 24a 및 도 24b에 의해 설명한다. 도 23a는 메모리 셀부의 패턴 평면 도, 도 23b는 주변 트랜지스터의 단면도이다. 도 24a는 도 23a의 24A-24A선을 따라 취한 단면도, 도 24b는 도 23a의 24B-24B선을 따라 취한 단면도이다.
메모리 셀부에는, 셀 트랜지스터(CT)와 선택 트랜지스터(ST)가 형성되어 있다. 상기 셀 트랜지스터(CT)와 선택 트랜지스터(ST)는, 실리콘 기판(1)의 주표면에 형성된 소자 분리 절연막(예를 들면 실리콘 산화막)(2)으로 구획된 소자 영역 내에 형성된다. 상기 셀 트랜지스터(CT)와 선택 트랜지스터(ST)는, 게이트 전극이 2층 구조, 소위 적층 게이트 구조로 되어 있다. 상기 셀 트랜지스터(CT)에서의 하층의 게이트 전극(4)은 부유 게이트 전극, 상층의 게이트 전극(8)은 제어 게이트 전극으로서 기능한다. 상기 부유 게이트 전극(4)과 제어 게이트 전극(8)은 각각, 예를 들면 폴리실리콘층으로 형성되어 있다. 상기 부유 게이트 전극(4)은, 실리콘 기판(1)의 주표면 상에 형성된 실리콘 산화막 등으로 이루어지는 게이트 절연막(3) 상에 형성된다. 상기 부유 게이트 전극(4)과 제어 게이트 전극(8) 사이에는, 인터폴리 절연막으로서 기능하는 ONO막(5)이 개재되어 있다.
상기 셀 트랜지스터(CT)의 제어 게이트 전극(8) 상, 상기 선택 트랜지스터(ST)의 상층의 게이트 전극(8) 상, 및 주변 트랜지스터(PT)의 게이트 전극(8) 상에는 각각, 실리사이드층(11)이 형성되어 있다. 또한, 상기 각 적층 게이트 구조의 측벽에는, 실리콘 질화막 등으로 이루어지는 사이드 월 스페이서(18)가 형성되어 있다. 또한, 상기 셀 트랜지스터(CT), 선택 트랜지스터(ST) 및 주변 트랜지스터(PT)의 소스 영역 또는 드레인 영역(19) 상에는 각각, 상기 게이트 전극(8) 상과 마찬가지로 실리사이드층(11)이 형성되어 있다.
도 24a에 도시한 바와 같이, 상기 선택 트랜지스터(ST)에서의 소자 분리 절연막(2) 상에 위치하는 영역의 상층의 게이트 전극(8) 및 ONO막(5)에는, 하층의 게이트 전극(4)의 표면에 도달하는 관통 구멍(21)이 형성되어 있다. 그리고, 상기 게이트 전극(8)의 상면뿐만 아니라, 상면으로부터 상기 관통 구멍(21) 내의 측벽 및 상기 관통 구멍(21)의 저부에 위치하는 게이트 전극(4) 상에 걸쳐 실리사이드층(11)이 형성되어, 게이트 전극(폴리실리콘층)(8)과 게이트 전극(폴리실리콘층)(4)이 전기적으로 접속되어 있다.
상기 셀 트랜지스터(CT)와 선택 트랜지스터(ST)의 적층 게이트 구조 상은, BPSG막 또는 PSG막 등으로 이루어지는 제1 층간 절연막(12)으로 피복되어 있다. 상기 셀 트랜지스터(CT)의 소스 영역(19)(또는 드레인 영역) 상, 및 상기 선택 트랜지스터(ST)의 드레인 영역(19)(또는 소스 영역) 상에는 각각, 컨택트홀이 형성된다. 이들 컨택트홀에는 각각 컨택트 플러그(13)가 매립되어 있고, 상기 각 트랜지스터의 드레인 영역 또는 소스 영역(19)은, 이 컨택트 플러그(13)를 통해 층간 절연막(12) 상의 Al 배선(배선층)(14)에 접속된다.
상기 층간 절연막(12) 상 및 Al 배선(14) 상에는, 실리콘 산화막 등으로 이루어지는 제2 층간 절연막(15)이 형성되어 있다. 이 층간 절연막(15) 상에는 소스선(또는 비트선)으로서 기능하는 Al 배선(배선층)(17)이 형성되어 있다. 이 Al 배선(17)은, 상기 층간 절연막(15)에 형성된 비아홀 내의 컨택트 플러그(16)를 통해 Al 배선(14)에 접속된다. 이에 의해, 셀 트랜지스터(CT)의 드레인 영역은, 실리사이드층(11), 컨택트 플러그(13), Al 배선(14) 및 컨택트 플러그(16)를 각각 개재하 여 소스선(또는 비트선)에 전기적으로 접속된다. 선택 트랜지스터(ST)의 드레인 영역은, 실리사이드층(11), 컨택트 플러그(13) 및 Al 배선(14)을 각각 개재하여 비트선(또는 소스선)에 전기적으로 접속된다.
한편, 주변 트랜지스터(PT)의 게이트 전극은 1층 구조이다. 주변 트랜지스터(PT)는, 예를 들면 디코더 등의 메모리의 주변 회로를 구성하는 트랜지스터이다. 또한, 불휘발성 메모리 혼재 로직 집적 회로의 경우에는, 예를 들면 로직 회로를 구성하는 트랜지스터이다.
이 주변 트랜지스터(PT)의 게이트 전극(8)은, 예를 들면 상기 제어 게이트 전극과 동일한 제2층째의 폴리실리콘층으로 형성되어 있다. 상기 게이트 전극(8)은, 실리콘 기판(1)의 주표면 상에 형성된 실리콘 산화막 등으로 이루어지는 게이트 절연막(7) 상에 형성된다. 상기 게이트 전극(8) 상에는, 실리사이드층(11)이 형성되어 있다. 이 게이트 구조의 측벽에도, 사이드 월 스페이서(18)가 형성되어 있다.
상술한 바와 같이, 주변 트랜지스터(PT)의 게이트 구조 상은 제1 층간 절연막(12)으로 피복되고, 이 층간 절연막(12)에서의 소스 영역 및 드레인 영역에 대응하는 위치에 형성된 컨택트홀에도 컨택트 플러그(13)가 매립되어 있다. 상기 주변 트랜지스터(PT)의 소스 영역 및 드레인 영역(19)은, 이 컨택트 플러그(13)에 의해 층간 절연막(12) 상의 Al 배선(14)에 접속된다. 상기 층간 절연막(12) 상 및 Al 배선(14) 상에는, 실리콘 산화막 등으로 이루어지는 제2 층간 절연막(15)이 형성되어 있다.
상기한 바와 같은 구성에 따르면, 선택 트랜지스터(ST)의 제1층째의 폴리실리콘층(4)과 제2층째의 폴리실리콘층(8)을 실리사이드층(11)으로 접속하기 때문에 Al 배선은 불필요하여, 메모리 셀의 축소화를 도모하여 코스트를 저감할 수 있다.
또한, 폴리실리콘층끼리의 컨택트는 존재하지 않고, 저항값이 낮은 실리사이드층(11)으로 접속하기 때문에, 폴리실리콘층끼리를 직접 컨택트하는 경우에 비하여 저항값을 내릴 수 있다.
따라서, 본 발명의 제2 실시 양태의 구성에 따르면, 선택 트랜지스터(ST)에서의 게이트 전극의 기생 저항을 저감할 수 있다.
다음으로, 상기 도 23a, 도 23b, 도 24a 및 도 24b에 도시한 플래시 EEPROM의 제조 방법에 대하여, 도 25a 및 도 25b 내지 도 50a 및 도 50b에 의해 설명한다. 도 25a, 도 27a, 도 29a, 도 31a, 도 33a, 도 35a, 도 37a, 도 39a, 도 41a, 도 43a, 도 45a, 도 47a 및 도 49a는 각각 플래시 EEPROM의 제조 공정을 순차적으로 도시하고 있고, 메모리 셀부의 패턴 평면도이다. 이들 제조 공정은 도 23a에 대응하고 있다. 도 25b, 도 27b, 도 29b, 도 31b, 도 33b, 도 35b, 도 37b, 도 39b, 도 41b, 도 43b, 도 45b, 도 47b 및 도 49b는 각각 주변 트랜지스터의 제조 공정을 순차적으로 도시한 단면도이며, 도 23b에 대응하고 있다. 또한, 도 26a, 도 28a, 도 30a, 도 32a, 도 34a, 도 36a, 도 38a, 도 40a, 도 42a, 도 44a, 도 46a, 도 48a 및 도 50a는 각각 메모리 셀부의 제조 공정을 순차적으로 도시한 단면도이다. 이들 제조 공정은, 도 25a의 26A-26A선, 도 27a의 28A-28A선, 도 29a의 30A-30A선, 도 31a의 32A-32A선, 도 33a의 34A-34A선, 도 35a의 36A-36A선, 도 37a 의 38A-38A선, 도 39a의 40A-40A선, 도 41a의 42A-42A선, 도 43a의 44A-44A선, 도 45a의 46A-46A선, 도 47a의 48A-48A선 및 도 49a의 50A-50A선을 따라 취한 단면도이며, 도 24a에 대응하고 있다. 또한 도 26b, 도 28b, 도 30b, 도 32b, 도 34b, 도 36b, 도 38b, 도 40b, 도 42b, 도 44b, 도 46b, 도 48b 및 도 50b는 각각 메모리 셀부의 제조 공정을 순차적으로 도시한 단면도이다. 이들 제조 공정은, 도 25a의 26B-26B선, 도 27a의 28B-28B선, 도 29a의 30B-30B선, 도 31a의 32B-32B선, 도 33a의 34B-34B선, 도 35a의 36B-36B선, 도 37a의 38B-38B선, 도 39a의 40B-40B선, 도 41a의 42B-42B선, 도 43a의 44B-44B선, 도 45a의 46B-46B선, 도 47a의 48B-48B선 및 도 49a의 50B-50B선을 따라 취한 단면도이며, 도 24b에 대응하고 있다.
우선, 도 25a 및 도 26a에 도시한 바와 같이, 실리콘 기판(1)의 주표면 상에 소자 분리 절연막(2)을 선택적으로 형성한다. 이 소자 분리 절연막(2)으로 전기적으로 분리된 소자 영역에, 각 트랜지스터가 원하는 임계값 전압으로 되도록, 불순물의 이온 주입을 행한다(채널 이온 주입). 그 후, 도 25b 및 도 26b에 도시한 바와 같이, 열 산화에 의해 소자 영역의 실리콘 기판(1)의 주표면에 실리콘 산화막(게이트 절연막)(3)을 형성하고, 이 실리콘 산화막(3) 상에 CVD법에 의해 폴리실리콘층(4)을 형성한다. 상기 폴리실리콘층(4)은, 소자 분리 절연막(2) 상에도 형성된다. 이 때, 폴리실리콘층(4) 내에 인(P) 등의 불순물을 도프함으로써, 폴리실리콘의 시트 저항을 100∼200Ω/□로 내려 기생 저항을 저감한다.
다음으로, 셀 트랜지스터(CT)의 제1 게이트 전극(부유 게이트 전극)을, 각각의 셀로 분리하기 위해서, 리소그래피를 행하여 포토레지스트(도시 생략)에 패턴을 전사한 후, RIE(Reactive Ion Etching)법에 의한 이방성 에칭을 행한다. 이에 의해, 도 27a에 도시한 바와 같이, 폴리실리콘층(4)을 분리하기 위한 홀 혹은 슬릿 형상의 개구(20)가 폴리실리콘층(4)에 전사된다. 그 후, 상기 포토레지스트를 제거한다.
다음으로, 도 27a, 도 27b, 도 28a 및 도 28b에 도시한 바와 같이, 상기 폴리실리콘층(4) 상에, 예를 들면 CVD법에 의해 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막을 순차적으로 적층한 절연막(ONO막)(5)을 형성한다. 이 ONO막(5)은, 폴리실리콘층간의 절연막, 소위 인터폴리 절연막으로서 기능한다. 계속해서, 주변 트랜지스터 영역(게이트 전극이 1층 구조인 영역)에 형성된 실리콘 산화막(3), 폴리실리콘층(4) 및 ONO막(5)을 제거하는 선택 에칭을 위해서, 포토레지스트(6)를 도포하고, 리소그래피에 의해 패턴을 전사한다. 메모리 셀부 상은 포토레지스트(6)로 피복되고, 주변 트랜지스터 영역의 ONO막(5)은 노출되게 된다.
다음으로, 도 29a, 도 29b, 도 30a 및 도 30b에 도시한 바와 같이, 상기 포토레지스트(6)를 마스크로 하여, 상기 주변 트랜지스터 영역의 ONO막(5)을 RIE법으로 제거하고, 폴리실리콘층(4)을 CDE법에 의한 등방성 에칭으로 제거하고, 또한 실리콘 산화막(3)을 NH4F 등에 의한 웨트 에칭으로 제거한다. 이에 의해, 주변 트랜지스터 영역의 실리콘 기판(1)의 주표면이 노출된다. 그 후, 포토레지스트(6)를 제거하면, 도 31a, 도 31b, 도 32a 및 도 32b에 도시한 바와 같은 구조가 얻어진다.
그 후, 도 33a, 도 33b, 도 34a 및 도 34b에 도시한 바와 같이, 주변 트랜지스터 영역의 실리콘 기판(1)의 주표면 상에 실리콘 산화막(게이트 절연막)(7)을 형성하고, 이 실리콘 산화막(7) 상 및 상기 ONO막(5) 상에 CVD법에 의해 폴리실리콘층(8)을 형성한다.
여기까지의 제조 공정으로, 2층 폴리실리콘층 구조의 영역(메모리 셀부)과 1층 폴리실리콘층의 영역(주변 트랜지스터 영역)을 실리콘 기판(1) 상에 형성할 수 있다.
다음으로, 도 35a, 도 35b, 도 36a 및 도 36b에 도시한 바와 같이, 2층 폴리실리콘 구조의 셀 트랜지스터(CT)와 선택 트랜지스터(ST)의 게이트 전극의 패턴을 리소그래피로 포토레지스트(9)에 전사한다. 이 때, 1층 폴리실리콘층 구조의 주변 트랜지스터 영역은, 전체면을 포토레지스트(9)로 마스크한다.
계속해서, 도 37a, 도 37b, 도 38a 및 도 38b에 도시한 바와 같이, 상기 포토레지스트(9)를 마스크에 이용하여, RIE법에 의해 폴리실리콘층(8), ONO막(5), 폴리실리콘층(4) 및 게이트 절연막(3)을 순차적으로 이방성 에칭하여, 셀 트랜지스터(CT)와 선택 트랜지스터(ST)의 게이트 전극을 형성한다.
그 후, 도 39a, 도 39b, 도 40a 및 도 40b에 도시한 바와 같이, 1층 폴리실리콘층 구조의 주변 트랜지스터 영역의 게이트 전극의 패턴을 리소그래피로 포토레지스트(10)에 전사한다. 이 때, 2층 폴리실리콘층 구조의 영역은 포토레지스트(10)로 마스크하지만, 선택 트랜지스터의 1층째의 게이트 전극(4)에 대한 전극 취출용의 컨택트부를 형성하기 위해서, 포토레지스트(10)에서의 컨택트부의 형성 예정 영역이 도 39a 및 도 40a에 도시한 바와 같이 개구되어 있다. 계속해서, 상기 포토레지스트(10)를 마스크로 하여 폴리실리콘층(8)의 이방성 에칭을 행하고, 주변 트랜지스터 영역의 게이트 전극을 패터닝하고, 동시에 선택 트랜지스터의 1층째의 게이트 전극(4)에 대한 전극 취출용의 컨택트부를 형성하기 위한 관통 구멍(21)을 형성한다(도 41a, 도 41b, 도 42a 및 도 42b 참조).
다음으로, 상기 포토레지스트(10)를 제거하고, 도 43a, 도 43b, 도 44a 및 도 44b에 도시한 바와 같이, 메모리 셀부 및 주변 트랜지스터 영역의 각 트랜지스터의 소스 영역 또는 드레인 영역(19)을 형성하기 위해서, 실리콘 기판(1)의 주표면 영역 내에 불순물을 선택적으로 도입하여 확산층을 형성한다. 그 후, 예를 들면 CVD법에 의해 실리콘 질화막 등을 형성하고, RIE법 등의 이방성 에칭을 행하여 에치백함으로써, 각 게이트 전극 구조의 측면에 사이드 월 스페이서(18)를 형성하고, 동시에, 상기 선택 트랜지스터의 관통 구멍(21) 내의 ONO막(5)을 동시에 RIE법 등의 이방성 에칭을 행하여 제거하여, 게이트 전극(4)에 대한 취출용의 컨택트부를 형성한다. 계속해서, 전체면에 포토레지스트(24)를 도포하고, 전극 취출용의 컨택트부의 패턴을 이 포토레지스트(24)에 전사하고, 스루홀(개구)(23)을 통해 RIE법에 의해 이방성 에칭하여, 관통 구멍(21)의 내벽에 형성된 사이드 월 스페이서(18) 및 ONO막(5)을 동시에 제거한다(도 45a, 도 45b, 도 46a 및 도 46b 참조).
그 후, 상기 포토레지스트(24)를 박리하고, 스퍼터링법으로 실리콘 기판(1) 상에 금속막(예를 들면 Co)을 형성한다. 그리고, 실리콘 기판(1)을 어닐링함으로써, 도 47a, 도 47b, 도 48a 및 도 48b에 도시한 바와 같이, 실리콘과 금속막이 접 하고 있는 개소에서 실리사이드 반응을 일으킨다. 통상, 이 단계에서 형성된 실리사이드층을 남기고, 에칭으로 미반응의 금속막을 제거한다. 이에 의해, 셀 트랜지스터(CT)의 제어 게이트 전극(8) 상과 소스 영역 또는 드레인 영역(19) 상, 선택 트랜지스터(ST)의 게이트 전극의 노출 표면과 소스 영역 또는 드레인 영역(19) 상, 주변 트랜지스터(PT)의 게이트 전극 상과 소스 영역 및 드레인 영역(19) 상에 각각 실리사이드층(11)을 형성한다. 이 때, 선택 트랜지스터(ST)의 제1층째의 폴리실리콘층(4)에의 컨택트 취출부로 되는 관통 구멍(21)의 내벽의 사이드 월 스페이서(18)는 제거하였기 때문에, 2층째의 폴리실리콘층(8)의 측면과 1층째의 폴리실리콘층(4)의 표면도 노출되어 있고, 관통 구멍(21) 내에도 실리사이드층(11)이 형성된다. 따라서, 선택 트랜지스터(ST)의 상기 제2 게이트 전극(8)의 상면으로부터 상기 관통 구멍(21)의 측벽 및 상기 관통 구멍(21)의 저부에 위치하는 상기 제1 게이트 전극(4) 상에 걸치는 영역에 실리사이드층(11)이 형성되어, 제1층째의 폴리실리콘(4)과 제2층째의 폴리실리콘(8)이 실리사이드층(11)에 의해 전기적으로 접속된다. 그 후, 2회째의 어닐링을 행함으로써, 상기 실리사이드층(11)을 저저항화(5∼20Ω/□)한다.
그리고, 도 49a, 도 49b, 도 50a 및 도 50b에 도시한 바와 같이, 상기한 바와 같이 하여 형성한 게이트 전극 구조의 전체면 상을, BPSG막 또는 PSG막 등의 층간 절연막(12)으로 피복한다. 계속해서, 전극 취출용의 컨택트부의 패턴을 포토리소그래프에 의해 포토레지스트에 전사하고, RIE법에 의해 이방성 에칭을 행한 후, 포토레지스트를 박리한다.
다음으로, 도 23a, 도 23b, 도 24a 및 도 24b에 도시한 바와 같이, 층간 절연막(12)에 컨택트홀을 개구한 후, CVD법으로 텅스텐(W)을 퇴적한다. 그리고, CMP를 행하여 층간 절연막(12) 상의 여분의 텅스텐(W)을 제거함으로써 컨택트 플러그(13)를 형성한다.
다음으로, 스퍼터링법으로 전체면에 Al을 증착하고, 리소그래프에 의해 배선 패턴을 포토레지스트에 전사한다. 계속해서, 포토레지스트를 마스크로 한 RIE법에 의한 이방성 에칭을 행하여 Al을 패터닝하고, 상기 포토레지스트를 박리하여 1층째의 Al 배선(100∼200mΩ/□)(14)을 형성한다.
이 때, 선택 트랜지스터(ST)의 1층째의 폴리실리콘층(4)으로 이루어지는 게이트 전극(100∼200Ω/□)(4)에, 어레이 형상으로 배치한 메모리 셀의 수셀마다 저항값이 낮은 실리사이드층(5∼20Ω/□)을 보강함으로써 기생 저항을 내릴 수 있다.
다음으로, 상기 Al 배선(14)의 보호를 위해서, CVD법에 의해 실리콘 산화막(15)을 퇴적 형성한다. 그 후, 비아홀 형성을 위한 리소그래피에 의한 포토레지스트에의 패턴 전사와, 이 포토레지스트를 마스크로 한 RIE법에 의한 이방성 에칭을 행한 후, 포토레지스트를 박리한다. 비아홀의 개구 후, 스퍼터링법으로 Al을 증착하고, 제2 배선 패턴을 리소그래프에 의해 포토레지스트에 전사하고, 이 포토레지스트를 마스크로 한 RIE법 등에 의한 이방성 에칭을 행하여 2층째의 Al 배선(17)을 형성한다. 그리고, 상기 포토레지스트를 박리한다.
다음으로, 도시하지 않지만, 상기 Al 배선(17)의 보호를 위해서 전체면에 PSG를 퇴적하고, PE-CVD법에 의해 실리콘 질화막을 퇴적 형성한다. 계속해서, 상 기 PSG막이나 실리콘 질화막 등의 보호막 상에 포토레지스트를 도포하고, 리소그래프에 의해 본딩용 패드 상에 개구를 형성하기 위한 패턴을 전사한다. 그리고, 본딩용 패드 상의 보호막을 에칭에 의해 제거하고, 포토레지스트를 박리한 후, 웨이퍼로서 완성한다.
상술한 제조 방법에서는, 주변 트랜지스터(PT)의 게이트 전극을 형성하기 위한 폴리실리콘층의 패터닝을 위한 에칭 시에, 선택 트랜지스터(ST)의 2층째의 폴리실리콘층(8)과 ONO막(5)에 스루홀(개구)(22)을 형성한다. 또한, 배선 저항을 저감 하기 위한 실리사이드층(11)의 형성 시에, 이 실리사이드층(11)에 의해 선택 트랜지스터(ST)의 하층의 게이트 전극(4)과 상층의 게이트 전극(8)을 전기적으로 접속할 수 있기 때문에 제조 프로세스의 복잡화를 초래하는 일도 없다.
또한, 선택 트랜지스터(ST)의 게이트 전극(폴리실리콘층(4))에 접속하는 Al 배선이 불필요해지기 때문에, 소스선이나 비트선 등의 Al 배선과의 간격을 확보할 필요는 없어, 메모리 셀 사이즈를 작게 할 수 있어, 코스트 삭감이 도모된다. 또한, 소스선이나 비트선과 선택 트랜지스터에의 Al 배선과의 기생 용량도 저감할 수 있다.
따라서, 본 발명의 제2 실시 양태에 따르면, 선택 트랜지스터(ST)의 게이트 전극의 기생 저항을 저감할 수 있는 반도체 장치가 얻어진다.
또한, Al 배선의 레이아웃의 자유도를 높게 하면서, 메모리 셀의 축소화와 제조 공정의 간단화가 도모되는 반도체 장치의 제조 방법이 얻어진다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생성할 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.
상술한 바와 같이, 본 발명의 일 양태에 따르면, 트랜지스터의 게이트 전극의 기생 저항을 저감할 수 있는 반도체 장치가 얻어진다.
또한, Al 배선의 레이아웃의 자유도를 높게 하면서, 메모리 셀의 축소화와 제조 공정의 간단화가 도모되는 반도체 장치의 제조 방법이 얻어진다.

Claims (16)

  1. 반도체 기판 상에 게이트 절연막, 제1 게이트 전극, 인터폴리 절연막 및 제2 게이트 전극이 순차적으로 적층된 적층 게이트 구조를 갖는 셀 트랜지스터,
    상기 셀 트랜지스터와 동일한 적층 게이트 구조를 갖고, 상기 셀 트랜지스터를 선택하는 선택 트랜지스터,
    상기 선택 트랜지스터에서의 소자 분리 절연막 상에 위치하는 상기 제2 게이트 전극과 상기 인터폴리 절연막에 형성되며, 상기 제1 게이트 전극에 도달하는 깊이의 관통 구멍,
    상기 관통 구멍 내에 매립되며, 상기 제2 게이트 전극과 상기 제1 게이트 전극을 전기적으로 접속하는 제1 컨택트 플러그, 및
    상기 셀 트랜지스터와 상기 선택 트랜지스터를 포함하는 메모리 셀의 주변 회로를 구성하고, 게이트 전극이 1층 구조인 주변 트랜지스터
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 셀 트랜지스터, 상기 선택 트랜지스터 및 상기 주변 트랜지스터 상에 형성되는 제1 층간 절연막을 더 구비하고,
    상기 제1 컨택트 플러그는, 상기 제1 층간 절연막의 상기 관통 구멍에 대응하는 위치에 형성된 제1 개구 내에 매립하여 형성되는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 층간 절연막 상에 형성되는 제1 배선층과, 상기 주변 트랜지스터에서의 소스 영역 및 드레인 영역 상의 상기 제1 층간 절연막에 형성된 제2 개구 내에 매립되어 상기 소스 영역 및 상기 드레인 영역과 상기 제1 배선층을 전기적으로 접속하는 제2 컨택트 플러그를 더 구비하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 개구는, 단변 방향의 폭이 상기 제2 개구와 동일한 폭이고, 평면 형상이 타원인 반도체 장치.
  5. 제3항에 있어서,
    상기 제1 컨택트 플러그 및 상기 제2 컨택트 플러그는, 고융점 금속을 포함하는 반도체 장치.
  6. 제3항에 있어서,
    상기 제1 컨택트 플러그 상, 상기 제1 배선층 상 및 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막과, 상기 제2 층간 절연막 상에 형성되며, 상기 제1 배선층의 적어도 일부와 전기적으로 접속된 제2 배선층을 더 구비하는 반도체 장치.
  7. 제1항에 있어서,
    상기 셀 트랜지스터의 제2 게이트 전극 상, 상기 셀 트랜지스터의 소스 영역 및 드레인 영역 상, 상기 선택 트랜지스터의 제2 게이트 전극 상, 상기 선택 트랜지스터의 소스 영역 및 드레인 영역 상, 상기 주변 트랜지스터의 게이트 전극 상, 및 상기 주변 트랜지스터의 소스 영역 및 드레인 영역 상에 각각 형성된 실리사이드층을 더 구비하는 반도체 장치.
  8. 제1항에 있어서,
    상기 셀 트랜지스터의 적층 게이트 구조의 측벽, 상기 선택 트랜지스터의 적층 게이트 구조의 측벽, 상기 주변 트랜지스터의 게이트 전극의 측벽, 및 상기 관통 구멍의 측벽에 각각 형성된 사이드 월 스페이서를 더 구비하는 반도체 장치.
  9. 반도체 기판 상에 게이트 절연막, 제1 게이트 전극, 인터폴리 절연막 및 제2 게이트 전극이 순차적으로 적층된 적층 게이트 구조를 갖는 셀 트랜지스터,
    상기 셀 트랜지스터와 동일한 적층 게이트 구조를 갖고, 상기 셀 트랜지스터를 선택하는 선택 트랜지스터,
    상기 선택 트랜지스터에서의 소자 분리 절연막 상에 위치하는 상기 제2 게이트 전극과 상기 인터폴리 절연막에 형성되며, 상기 제1 게이트 전극에 도달하는 깊이의 관통 구멍,
    상기 제2 게이트 전극의 상면으로부터 상기 관통 구멍의 측벽 및 상기 관통 구멍의 저부에 위치하는 상기 제1 게이트 전극 상에 걸쳐 형성되며, 상기 제2 게이트 전극과 상기 제1 게이트 전극을 전기적으로 접속하는 제1 실리사이드층, 및
    상기 셀 트랜지스터와 상기 선택 트랜지스터를 포함하는 메모리 셀의 주변 회로를 구성하고, 게이트 전극이 1층 구조인 주변 트랜지스터
    를 구비하는 반도체 장치.
  10. 제9항에 있어서,
    상기 셀 트랜지스터, 상기 선택 트랜지스터, 상기 주변 트랜지스터 및 상기 관통 구멍 내의 상기 제1 실리사이드 층 상에 형성되는 제1 층간 절연막을 더 구비하는 반도체 장치.
  11. 제9항에 있어서,
    상기 제1 배선층 상 및 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막과, 상기 제2 층간 절연막 상에 형성되며, 상기 제1 배선층의 적어도 일부에 전기적으로 접속된 제2 배선층을 더 구비하는 반도체 장치.
  12. 제9항에 있어서,
    상기 셀 트랜지스터의 제2 게이트 전극 상, 상기 셀 트랜지스터의 소스 영역 및 드레인 영역 상, 상기 선택 트랜지스터의 소스 영역 및 드레인 영역 상, 상기 주변 트랜지스터의 게이트 전극 상, 상기 주변 트랜지스터의 소스 영역 및 드레인 영역 상에 각각 형성된 제2 실리사이드층을 더 구비하는 반도체 장치.
  13. 제9항에 있어서,
    상기 셀 트랜지스터의 적층 게이트 구조의 측벽, 상기 선택 트랜지스터의 적층 게이트 구조의 측벽, 및 상기 주변 트랜지스터의 게이트 전극의 측벽에 각각 형성된 사이드 월 스페이서를 더 구비하는 반도체 장치.
  14. 반도체 기판에서의 메모리 셀부의 주표면 상에 제1 절연막, 제1 도전층, 제2 절연막 및 제2 도전층을 순차적으로 적층하고, 상기 반도체 기판에서의 주변 트랜지스터 영역의 주표면 상에 제3 절연막과 제3 도전층을 적층하는 공정,
    상기 주변 트랜지스터 영역을 마스크하여 상기 제1 절연막, 제1 도전층, 제2 절연막 및 제2 도전층을 패터닝하여, 셀 트랜지스터와 선택 트랜지스터의 게이트 절연막, 제1 게이트 전극, 인터폴리 절연막 및 제2 게이트 전극을 형성하는 공정,
    상기 주변 트랜지스터의 상기 제3 도전층과 상기 제3 절연막, 및 상기 선택 트랜지스터에서의 소자 분리 절연막 상에 위치하는 영역의 상기 제2 게이트 전극을 동시에 에칭하여, 상기 주변 트랜지스터의 게이트 전극 및 게이트 절연막을 형성함과 함께, 상기 선택 트랜지스터에 상기 제1 게이트 전극에 도달하는 깊이의 관통 구멍을 형성하는 공정,
    상기 반도체 기판의 주표면 영역 내에 불순물을 도입하여, 상기 셀 트랜지스 터, 상기 선택 트랜지스터 및 상기 주변 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 공정,
    상기 셀 트랜지스터, 상기 선택 트랜지스터 및 상기 주변 트랜지스터의 게이트 전극의 측면에 각각 사이드 월 스페이서를 형성하고, 동시에, 상기 선택 트랜지스터에 상기 제1 게이트 전극에 도달하는 깊이의 관통 구멍을 형성한 영역의 상기 인터폴리 절연막을 동시에 에칭하는 공정,
    상기 관통 구멍 내에 컨택트 플러그를 형성하는 공정,
    스퍼터법에 의해 전체면에 금속층을 형성하는 공정, 및
    어닐링을 행하여, 상기 게이트 전극 및 반도체 기판의 노출면의 상기 금속층을 선택적으로 실리사이드화하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 관통 구멍 내에 컨택트 플러그를 형성하는 것에 있어서, 상기 주변 트랜지스터의 소스 영역 및 드레인 영역 상에 형성한 개구 내에 동시에 컨택트 플러그를 형성하는 반도체 장치의 제조 방법.
  16. 반도체 기판에서의 메모리 셀부의 주표면 상에 제1 절연막, 제1 도전층, 제2 절연막 및 제2 도전층을 순차적으로 적층하고, 상기 반도체 기판에서의 주변 트랜지스터 영역의 주표면 상에 제3 절연막과 제3 도전층을 적층하는 공정,
    상기 주변 트랜지스터 영역을 마스크하여 상기 제1 절연막, 제1 도전층, 제2 절연막 및 제2 도전층을 패터닝하여, 셀 트랜지스터와 선택 트랜지스터의 게이트 절연막, 제1 게이트 전극, 인터폴리 절연막 및 제2 게이트 전극을 형성하는 공정,
    상기 주변 트랜지스터의 상기 제3 도전층과 상기 제3 절연막, 및 상기 선택 트랜지스터에서의 소자 분리 절연막 상에 위치하는 영역의 상기 제2 게이트 전극을 동시에 에칭하여, 상기 주변 트랜지스터의 게이트 전극 및 게이트 절연막을 형성함과 함께, 상기 선택 트랜지스터에 상기 제1 게이트 전극에 도달하는 깊이의 관통 구멍을 형성하는 공정,
    상기 반도체 기판의 주표면 영역 내에 불순물을 도입하여, 상기 셀 트랜지스터, 상기 선택 트랜지스터 및 상기 주변 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 공정,
    상기 셀 트랜지스터, 상기 선택 트랜지스터 및 상기 주변 트랜지스터의 게이트 전극의 측면에 각각 사이드 월 스페이서를 형성하고, 동시에, 상기 선택 트랜지스터에 상기 제1 게이트 전극에 도달하는 깊이의 관통 구멍을 형성한 영역의 상기 인터폴리 절연막을 동시에 에칭하는 공정,
    상기 선택 트랜지스터에서의 상기 관통 구멍 내의 사이드 월 스페이서, 상기 인터폴리 절연막을 제거하는 공정,
    스퍼터법에 의해 전체면에 금속층을 형성하는 공정, 및
    어닐링을 행하여, 상기 게이트 전극 및 상기 반도체 기판의 노출면의 상기 금속층을 선택적으로 실리사이드화하는 공정
    을 포함하는 반도체 장치의 제조 방법.
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