JP2000133790A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 セレクトトランジスタのコンタクトを取るた
めに別途必要とされるコンタクトホール形成工程をなく
し、製造工程の簡略化を図る。 【解決手段】 周辺トランジスタ５０のゲート酸化膜６
及びセレクトゲートトランジスタ４０の絶縁膜５上に、
周辺トランジスタ５０のゲート７ｃ及び２層目の電極層
７ｂを構成するポリシリコン７を形成する。そして、ポ
リシリコン７の上にレジスト２７を配置したのち、レジ
スト２７をマスクとして、周辺トランジスタ５０のゲー
ト７ｃ及びゲート酸化膜６をパターニングすると共に、
２層目の電極層７ｂ及び絶縁膜５を除去してコンタクト
ホール１２を形成する。これにより、周辺トランジスタ
５０のゲート７ｃをパターニングする工程と、セレクト
ゲートトランジスタ４０におけるコンタクトホール１２
を形成する工程とを兼用でき、製造工程の簡略化が図れ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、セレクトゲートト
ランジスタを有するＥＥＰＲＯＭ等の半導体記憶装置の
製造方法に関する。

【０００２】

【従来の技術】フラッシュメモリには現在、幾つかの方
式が混在しているが、それらのうちの一つとしてＤＩＮ
ＯＲ型フラッシュメモリが挙げられる。これには多くの
利点が存在するが、他の方式に対してセレクトゲートト
ランジスタと呼ばれるメモリ選択用の素子が必要とな
る。

【０００３】このセレクトゲートトランジスタは、ビッ
ト線とフラッシュメモリのドレインをつなげる副ビット
線ごとにメモリレイアウト内に置かれるため、フラッシ
ュメモリと同一工程で製作される。このセレクトゲート
トランジスタを備えたＤＩＮＯＲ型フラッシュメモリ
は、従来では以下の様に製造されている。図４〜図６に
ＤＩＮＯＲ型フラッシュメモリの製造工程を示し、この
図に基づいて上記説明を行う。なお、図４〜図６におい
て左右に分けられた図は、各製造工程中における断面の
様子を別断面で示すものであり、こられのうち紙面右側
に位置する図はセレクトゲートトランジスタがフラッシ
ュメモリのゲートとコンタクトされる部分の断面であ
る。

【０００４】〔図４（ａ）に示す工程〕まず、シリコン
基板１を用意し、素子分離用の絶縁膜２によって、後に
フラッシュメモリ及びセレクトゲートトランジスタが形
成される領域Ａと、周辺トランジスタが形成される領域
Ｂとを分離する。そして、熱酸化によって領域Ａと領域
Ｂにおいて、シリコン基板１の上にトンネル膜３を形成
する。さらに、ウェハ表面全面にフォローティングゲー
トとなる１層目のポリシリコン４を堆積する。

【０００５】〔図４（ｂ）に示す工程〕ポリシリコン
を、メモリごとに完全に絶縁膜で分離するために、フォ
トレジスト２１を堆積し、このフォトレジスト２１をマ
スクとしたパターニングにより、ポリシリコン４の一部
をエッチングする。 〔図４（ｃ）に示す工程〕ポリシリコン３の上にＯＮＯ
膜等の絶縁膜５を形成する。

【０００６】〔図４（ｄ）に示す工程〕フォトレジスト
２２を堆積し、このフォトレジスト２２をマスクとした
パターニングにより、フローティングゲートを必要とし
ない周辺トランジスタが形成される領域Ｂの絶縁膜５、
ポリシリコン４、トンネル膜３を除去する。 〔図５（ａ）に示す工程〕周辺トランジスタが形成され
る領域Ｂにゲート絶縁膜６を形成し、ウェハ全面にトラ
ンジスタのゲート、フラッシュメモリのコントロールゲ
ートとなるポリシリコン７を堆積する。

【０００７】〔図５（ｂ）に示す工程〕フラッシュメモ
リ及びセレクトゲートトランジスタが形成される領域Ａ
において、フォトレジスト２３をマスクとしたパターニ
ングを施す。なお、この時、通常のトランジスタが形成
される領域Ｂにおいては、ポリシリコン７の高さが異な
ることから、領域Ａと同様のエッチングを施す事ができ
ないため、パターニングを施さない。

【０００８】これにより、ポリシリコン４及びポリシリ
コン７にて、フラッシュメモリのフローティングゲート
４ａ、コントロールゲート７ａが形成されると共に、セ
レクトゲートトランジスタのゲート４ｂと２層目のポリ
シリコン７からなる電極層７ｂが形成される。 〔図５（ｃ）に示す工程〕次に、フラッシュメモリ及び
セレクトゲートトランジスタが形成される領域Ａと、周
辺トランジスタが形成される部分をフォトレジスト２４
で覆い、フォトレジスト２４をマスクとしたパターニン
グを施し、ポリシリコン７にて周辺トランジスタのゲー
ト７ｃを形成する。

【０００９】〔図５（ｄ）に示す工程〕熱酸化やシリコ
ン酸化膜のデポジションによって、フローティングゲー
ト４ａ、コントロールゲート７ａ、及びゲート７ｃの側
壁に酸化膜８を形成する。そして、酸化膜８をマスクと
したイオン注入により、ドレイン・ソース９を形成す
る。

【００１０】〔図６（ａ）に示す工程〕ウェハ全面に、
層間絶縁膜としてＴＥＯＳ／ＢＰＳＧ等の絶縁膜１０を
堆積する。 〔図６（ｂ）に示す工程〕ドレイン・ソース９やフロー
ティングゲート７ａ及びゲート７ｃと電気的な接続を得
るため、ＴＥＯＳ／ＢＰＳＧ等の絶縁膜１０をフォトレ
ジスト２５で覆い、フォトレジスト２５をマスクとした
パターニングを施して、コンタクトホール１１を空け
る。これにより、周辺トランジスタのゲート７ｃ、及び
フラッシュメモリのコントロールゲート７ａ、ドレイン
・ソース９に対してコンタクトが取られる。

【００１１】〔図６（ｃ）に示す工程〕さらに、セレク
トゲートトランジスタでは、１層目のポリシリコン４で
形成したゲート４ｂとのコンタクトが必要とされるた
め、再びコンタクトホール１１を含む絶縁膜１０の上に
フォトレジスト２６を堆積し、フォトレジスト２６をマ
スクとしたパターニングを施す。これにより、セレクト
ゲートトランジスタ上の絶縁膜１０、ポリシリコン７
ｂ、絶縁膜５が除去され、コンタクトホール１２が形成
される。

【００１２】〔図６（ｄ）に示す工程〕フォトレジスト
２６を除去する。これにより、セレクトゲートトランジ
スタとのコンタクトが取れる。なお、この後、多層のア
ルミ配線を積層したり、保護膜を形成することによって
セレクトゲートトランジスタを有するＤＩＮＯＲ型フラ
ッシュメモリが完成する。

【００１３】

【発明が解決しようとする課題】上述したように、セレ
クトゲートトランジスタは（フラッシュメモリの）フロ
ーティングゲートをトランジスタゲートとするため、ゲ
ートのコンタクトを取る工程をフラッシュメモリのコン
トロールゲートのコンタクトを取る工程と同時に行うこ
とができない。

【００１４】このため、セレクトトランジスタのゲート
のコンタクトをとるための工程が別途必要になるという
問題があった。本発明は上記問題に鑑みて成され、セレ
クトトランジスタのコンタクトを取るためのみに別途コ
ンタクトホール形成工程を増加させることをなくし、半
導体記憶装置の製造工程の簡略化を図ることを目的とす
る。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項１に記載の発
明においては、メモリトランジスタ（３０）及びセレク
トゲートトランジスタ（４０）の周辺領域に１層のゲー
ト（７ｃ）を有する周辺トランジスタ（５０）が備えら
れてなる半導体記憶装置の製造方法において、周辺トラ
ンジスタのゲート（７ｃ）をパターニングする工程と、
セレクトゲートトランジスタにおけるコンタクトホール
（１２）を形成する工程とを兼用することを特徴として
いる。

【００１６】このように、周辺トランジスタのゲートを
パターニングする工程と、セレクトゲートトランジスタ
におけるコンタクトホール（１２）を形成する工程とを
兼用することにより、セレクトゲートトランジスタのコ
ンタクトホールを形成するためのみに別途工程を増加す
る必要がなくなり、半導体記憶装置の製造工程の簡略化
を図ることができる。

【００１７】例えば、請求項２においては、周辺トラン
ジスタ（５０）のゲート絶縁膜（６）及びセレクトゲー
トトランジスタ（４０）の中間絶縁膜（５）上に、周辺
トランジスタのゲート（７ｃ）及び２層目の電極層（７
ｂ）を構成する第１電極層（７）を形成し、さらに第１
電極層上にレジスト（２７）を配置したのち、該レジス
トをマスクとしたパターニングを施すことにより、周辺
トランジスタのゲート及びゲート絶縁膜をパターニング
すると共に、２層目の電極層及び中間絶縁膜を除去して
コンタクトホールを形成することを特徴としている。

【００１８】これにより、周辺トランジスタのゲートを
パターニングする工程と、セレクトゲートトランジスタ
におけるコンタクトホール（１２）を形成する工程とを
兼用できるため、請求項１と同様の効果が得られる。具
体的には、請求項３に示すように、トンネル膜（３）上
に第１の電極層（４）を形成する工程と、第１の電極層
上に中間絶縁膜（５）を形成する工程と、周辺領域にゲ
ート絶縁膜（６）を形成する工程と、ゲート絶縁膜及び
中間絶縁膜上に、第２の電極層（７）を形成する工程
と、メモリ形成領域（Ａ）に備えられた第１の電極層、
中間絶縁膜、及び第２の電極層をパターニングすること
により、メモリトランジスタ（３０）及びセレクトゲー
トトランジスタ（４０）のゲート（４ａ、７ａ、４ｂ、
７ｂ）を構成する２層構造のゲートを形成する工程と、
周辺領域（Ｂ）における第２の電極層及びメモリ形成領
域における第２の電極層上にレジスト（２８）を配置し
たのち、該レジストをマスクとしたパターニングを施す
ことにより、周辺トランジスタのゲート（７ｃ）及びゲ
ート酸化膜をパターニングすると共に、セレクトゲート
トランジスタにおける第２の電極層及び中間絶縁膜を除
去して、第１の電極層に連通するコンタクトホール（１
２）を形成する工程と、を経ることにより、２層ゲート
のメモリトランジスタを備えた半導体記憶装置の製造方
法において、セレクトゲートトランジスタのコンタクト
ホール形成工程と周辺トランジスタのゲートのパターニ
ング工程とを兼用することができる。

【００１９】なお、上記した括弧内の符号は、後述する
実施形態記載の具体的手段との対応関係を示すものであ
る。

【００２０】

【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に、セレクトゲートトランジス
タを有するＤＩＮＯＲ型フラッシュメモリの断面構成を
示す。以下、この図に基づいてＤＩＮＯＲ型フラッシュ
メモリの全体構成について説明する。

【００２１】ＤＩＮＯＲ型フラッシュメモリは、シリコ
ン基板１に形成されている。シリコン基板１のうちの領
域Ａには、フラッシュメモリ３０及びセレクトゲートト
ランジスタ４０が備えられており、領域Ｂには周辺トラ
ンジスタ５０が備えられている。そして、これら領域Ａ
と領域Ｂが絶縁膜２によって素子分離されている。領域
Ａに備えられたフラッシュメモリ３０は、シリコン基板
１の表面に備えられたトンネル膜３の上に、１層目のポ
リシリコンからなるフローティングゲート４ａ、ＯＮＯ
膜等からなる絶縁膜５、及び２層目のポリシリコン７か
らなるコントロールゲート７ａが順に積層されて構成さ
れている。

【００２２】一方、領域Ａに備えられたセレクトゲート
トランジスタ４０も、フラッシュメモリ３０と同様に、
シリコン基板１の表面に備えられたトンネル膜３の上
に、１層目のポリシリコン４からなるゲート４ｂ、ＯＮ
Ｏ膜等からなる絶縁膜５、及び２層目のポリシリコン７
からなる電極層７ｂが順に積層されて構成されている
が、電極層７ｂ及び絶縁膜５には、ゲート４ｂとのコン
タクトが取れるように、コンタクトホール１２が空けら
れている。

【００２３】また、領域Ｂに備えられた周辺トランジス
タ５０は、シリコン基板１の表面に備えられたゲート酸
化膜６の上に、２層目のポリシリコン７からなるゲート
７ｃを備えて構成されている。そして、これらフラッシ
ュメモリ３０、セレクトゲートトランジスタ４０及び周
辺トランジスタ５０は、ＴＥＯＳ／ＢＰＳＧ等の絶縁膜
１０で覆われていると共に、コンタクトホール１１、１
２を介して、絶縁膜１０上に形成された多層構造のＡｌ
配線１３とのコンタクトが図られている。そして、Ａｌ
配線１３等が保護膜１４で覆われてＤＩＮＯＲ型フラッ
シュメモリが構成されている。

【００２４】このように構成されるＤＩＮＯＲ型フラッ
シュメモリの製造方法について説明する。ただし、本実
施形態におけるＤＩＮＯＲ型フラッシュメモリは、図４
〜図６に示した従来のものと概ね同様の製造工程で経て
製造されるため、同様の部分については説明を省略す
る。まず、従来と同様に図４（ａ）〜（ｄ）、図５
（ａ）、（ｂ）の工程を行い、１層目のポリシリコン
４、絶縁膜５、及び２層目のポリシリコン７をパターニ
ングして、フラッシュメモリ３０とセレクトゲートトラ
ンジスタ４０の各ゲート４ａ、７ａ、４ｂ、７ｂを形成
する。

【００２５】次に、以下の工程を施す。 〔図２（ａ）に示す工程〕フラッシュメモリ３０及びセ
レクトゲートトランジスタ４０が形成される領域Ａと、
周辺トランジスタが形成される部分をフォトレジスト２
４で覆い、フォトレジスト２４をマスクとしたパターニ
ングを施す。このとき、フォトレジスト２４のうち、セ
レクトゲートトランジスタ４０のコンタクトとなる領域
を開口させておくようにする。

【００２６】これにより、領域Ｂでは、ポリシリコン７
とゲート酸化膜６がエッチングされて周辺トランジスタ
５０のゲート７ｃが形成され、領域Ａでは、セレクトゲ
ートトランジスタ４０のコンタクト部分において、２層
目のポリシリコン７からなる電極層７ｂと絶縁膜５がエ
ッチングされてコンタクトホール１２が形成される。こ
のように、周辺トランジスタ５０のゲート７ｃをパター
ニングする際に、セレクトゲートトランジスタ４０のゲ
ート４ｂとコンタクトを取るためのコンタクトホール１
２を形成することにより、コンタクトホール１２を形成
するためにのみ別途工程を増加させることなく、セレク
トゲートトランジスタ４０とのコンタクトを取ることが
できる。

【００２７】〔図２（ｂ）に示す工程〕フォトレジスト
２７を除去したのち、熱酸化やシリコン酸化膜のデポジ
ションによって、フローティングゲート４ａ、コントロ
ールゲート７ａ、ゲート４ｂ、電極層７ｂ及びゲート７
ｃの側壁に酸化膜８を形成する。そして、酸化膜８をマ
スクとしたイオン注入により、ドレイン・ソース９を形
成する。

【００２８】〔図２（ｃ）に示す工程〕ウェハ全面に、
層間絶縁膜としてＴＥＯＳ／ＢＰＳＧ等の絶縁膜１０を
堆積する。 〔図３（ａ）に示す工程〕ドレイン・ソース９やフロー
ティングゲート７ａ及びゲート７ｃと電気的な接続を得
るため、ＴＥＯＳ／ＢＰＳＧ等の絶縁膜１０をフォトレ
ジスト２８で覆い、フォトレジスト２８をマスクとした
パターニングを施して、コンタクトホール１１を空け
る。

【００２９】このとき、セレクトゲートトランジスタ４
０のコンタクト部分においても絶縁膜１０が開口される
ように上記パターニングを施す。これにより、周辺トラ
ンジスタのゲート７ｃ、及びフラッシュメモリのコント
ロールゲート７ａ、ドレイン・ソース９、さらにセレク
トゲートトランジスタ４０のゲート４ｂに対してコンタ
クトが取られる。

【００３０】〔図３（ｂ）に示す工程〕フォトレジスト
２８を除去する。なお、この後、図１に示すように、多
層のアルミ配線１３を積層したり、保護膜１４を形成す
ることによって、セレクトゲートトランジスタを有する
ＤＩＮＯＲ型フラッシュメモリが完成する。

【００３１】このように、周辺トランジスタ５０のゲー
ト７ｃを製作する工程と、セレクトゲートトランジスタ
４０のゲート４ｂのコンタクト形成工程を兼ねること
で、セレクトゲートトランジスタ４０のコンタクトを取
るためにのみ必要とされるコンタクト形成工程を増やす
ことなく、セレクトゲートトランジスタ４０を備えたＤ
ＩＮＯＲ型フラッシュメモリを製作できる。

【図面の簡単な説明】

【図１】本発明の一実施形態を適用した形成したＤＩＮ
ＯＲ型フラッシュメモリの断面図である。

【図２】図１に示すフラッシュメモリの製造工程を示す
図である。

【図３】図２に続くフラッシュメモリの製造工程を示す
図である。

【図４】従来におけるフラッシュメモリの製造工程を示
す図である。

【図５】図４に続くフラッシュメモリの製造工程を示す
図である。

【図６】図５に続くフラッシュメモリの製造工程を示す
図である。

【符号の説明】

１…シリコン基板、２…絶縁膜、３…トンネル膜、４…
１層目ポリシリコン、４ａ…フローティングゲート、５
…絶縁膜、６…ゲート絶縁膜、７…２層目ポリシリコ
ン、７ａ…コントロールゲート、７ｃ…ゲート、８…側
壁絶縁膜、９…ドレイン・ソース、１０…絶縁膜、１
１、１２…コンタクトホール。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板（１）上に形成され、 フローティングゲート（４ａ）及びコントロールゲート
   （７ａ）を有する２層ゲート型の複数のメモリトランジ
   スタ（３０）と、 中間絶縁膜（５）を挟んで２層積層された電極層（４
   ｂ、７ｂ）のうちの２層目（７ｂ）及び前記中間絶縁膜
   にコンタクトホール（１２）を形成することで、ゲート
   となる１層目の電極層（４ｂ）とのコンタクトが行われ
   るように構成され、前記複数のメモリトランジスタの中
   から書き込み又は消去動作を行うものの選択を行うセレ
   クトゲートトランジスタ（４０）と、 前記メモリトランジスタ及びセレクトゲートトランジス
   タの周辺領域に形成され、ゲート絶縁膜（６）を介して
   形成された１層のゲート（７ｃ）を有する周辺トランジ
   スタ（５０）と、を備えてなる半導体記憶装置の製造方
   法において、 前記周辺トランジスタのゲートをパターニングする工程
   と、前記セレクトゲートトランジスタにおけるコンタク
   トホールを形成する工程とを兼用することを特徴とする
   半導体記憶装置の製造方法。
2. 【請求項２】 半導体基板（１）上に形成され、 フローティングゲート（４ａ）及びコントロールゲート
   （７ａ）を有する２層ゲート型の複数のメモリトランジ
   スタ（３０）と、 中間絶縁膜（５）を挟んで２層積層された電極層（４
   ｂ、７ｂ）のうちの２層目（７ｂ）及び前記中間絶縁膜
   にコンタクトホール（１２）を形成することで、ゲート
   となる１層目の電極層（４ｂ）とのコンタクトが行われ
   るように構成され、前記複数のメモリトランジスタの中
   から書き込み又は消去動作を行うものの選択を行うセレ
   クトゲートトランジスタ（４０）と、 前記メモリトランジスタ及びセレクトゲートトランジス
   タの周辺領域に形成され、ゲート絶縁膜（６）を介して
   形成された１層のゲート（７ｃ）を有する周辺トランジ
   スタ（５０）と、を備えてなる半導体記憶装置の製造方
   法において、 前記ゲート絶縁膜及び前記中間絶縁膜上に、前記周辺ト
   ランジスタのゲート及び前記２層目の電極層を構成する
   電極層（７）を形成する工程と、 前記第１電極層上にレジスト（２７）を配置したのち、
   該レジストをマスクとしたパターニングを施すことによ
   り、前記周辺トランジスタのゲート及び前記ゲート酸化
   膜をパターニングすると共に、前記２層目の電極層及び
   前記中間絶縁膜を除去して前記コンタクトホールを形成
   する工程と、を含むことを特徴とする半導体記憶装置の
   製造方法。
3. 【請求項３】 半導体基板（１）のうちのメモリ形成領
   域（Ａ）に、２層ゲート型の複数のメモリトランジスタ
   （３０）と、前記複数のメモリトランジスタの中から書
   き込み又は消去動作を行うものの選択を行うセレクトゲ
   ートトランジスタ（４０）とが備えられていると共に、
   前記メモリ形成領域の周辺領域（Ｂ）に、１層のゲート
   （７ｃ）を有する周辺トランジスタ（５０）が備えられ
   てなる半導体記憶装置の製造方法において、 半導体基板のうち、前記メモリトランジスタと前記セレ
   クトゲートトランジスタを形成するメモリ形成領域にト
   ンネル膜（３）を形成する工程と、 前記トンネル膜上に第１の電極層（４）を形成する工程
   と、 前記第１の電極層上に中間絶縁膜（５）を形成する工程
   と、 前記周辺領域にゲート絶縁膜（６）を形成する工程と、 前記ゲート絶縁膜及び前記中間絶縁膜上に、第２の電極
   層（７）を形成する工程と、 前記メモリ形成領域に備えられた前記第１の電極層、前
   記中間絶縁膜、及び前記第２の電極層をパターニングす
   ることにより、前記メモリトランジスタ及び前記セレク
   トゲートトランジスタのゲート（４ａ、４ｂ、７ａ、７
   ｂ）を構成する２層構造のゲートを形成する工程と、 前記周辺領域における第２の電極層及び前記メモリ形成
   領域における第２の電極層上にレジスト（２８）を配置
   したのち、該レジストをマスクとしたパターニングを施
   すことにより、前記周辺トランジスタのゲート（７ｃ）
   及びゲート酸化膜をパターニングすると共に、前記セレ
   クトゲートトランジスタにおける前記第２の電極層及び
   前記中間絶縁膜を除去して、第１の電極層に連通するコ
   ンタクトホール（１２）を形成する工程と、を含むこと
   を特徴とする半導体記憶装置の製造方法。