KR20070039767A - 플래시 메모리 장치 및 그것을 위한 전압 발생회로 - Google Patents

플래시 메모리 장치 및 그것을 위한 전압 발생회로 Download PDF

Info

Publication number
KR20070039767A
KR20070039767A KR1020050095028A KR20050095028A KR20070039767A KR 20070039767 A KR20070039767 A KR 20070039767A KR 1020050095028 A KR1020050095028 A KR 1020050095028A KR 20050095028 A KR20050095028 A KR 20050095028A KR 20070039767 A KR20070039767 A KR 20070039767A
Authority
KR
South Korea
Prior art keywords
voltage
constant
during
voltages
constant voltage
Prior art date
Application number
KR1020050095028A
Other languages
English (en)
Other versions
KR100784861B1 (ko
Inventor
박상국
김대한
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050095028A priority Critical patent/KR100784861B1/ko
Priority to US11/521,479 priority patent/US7548466B2/en
Publication of KR20070039767A publication Critical patent/KR20070039767A/ko
Application granted granted Critical
Publication of KR100784861B1 publication Critical patent/KR100784861B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)

Abstract

여기에 개시된 플래시 메모리 장치는, 일정 전압 차를 갖는 적어도 둘 이상의 정전압들, 예컨대 독출 전압과 프로그램 검증 전압을 발생하는 회로 구성을 공유한다. 이때 발생되는 독출 전압은 스탠바이 상태의 전압 레벨과 액티브 상태의 전압 레벨 중 어느 하나를 가진다. 스탠바이 상태의 독출 전압을 출력하는 단자와 액티브 상태의 독출 전압을 출력하는 단자는 서로 공통으로 접속된다. 각각의 독출 전압은 피드백 루프를 통해 일정 레벨로 조절(regulating)되며, 공통으로 접속된 출력 단자를 통해 서로 다른 두 상태에 있는 독출 전압의 출력이 상호-조절(co-regulating)된다.

Description

플래시 메모리 장치 및 그것을 위한 전압 발생회로{FLASH MEMORY DEVICE AND VOLTAGE GENERATING CIRCUIT FOR THE SAME}
도 1은 멀티 레벨 셀 방식으로 저장된 플래시 메모리 셀의 문턱전압과, 각 문턱전압에 대응되는 데이터 분포를 보여주는 도면;
도 2는 본 발명에 따른 플래시 메모리 장치의 전체 구성을 보여주는 블록도;
도 3은 도 2에 도시된 본 발명에 따른 전압 발생 회로의 상세 구성을 보여주는 블록도;
도 4는 도 3에 도시된 전압 레귤레이터의 상세 구성을 보여주는 블록도;
도 5는 도 4에 도시된 제 1 및 제 2 타입 전압 레귤레이터의 상세 구성을 보여주는 회로도; 그리고
도 6은 도 2에 도시된 전압 발생 회로에서 발생되는 전압들의 예를 보여주는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
10 : 셀 어레이 20 : 열 선택부
30 : 행 선택부 60 : 컨트롤러
70 : 전압 발생 회로 71 : 전압 레귤레이터
710 : 제 1 타입 전압 레귤레이터 750 : 제 2 타입 전압 레귤레이터
100 : 플래시 메모리
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치 및 그것을 위한 전압 발생회로에 관한 것이다.
반도체 메모리는 위성에서 소비자 전자 기술에 이르기까지 마이크로프로세서를 기반으로 하는 디지털 로직 설계에서 가장 필수적으로 사용되고 있는 소자이다. 따라서, 높은 집적도 및 빠른 속도를 위한 반도체 메모리 제조 기술의 진보는, 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 메모리 장치로 나누어진다. 휘발성 반도체 메모리 장치는 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다. 반면, MROM(MASK ROM), PROM(Programmable ROM), EPROM(Erasable and Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM) 등과 같은 불 휘발성 메모리 장치는, 전원이 차단되어도 데이터를 저장할 수 있다.
불 휘발성 메모리의 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 메모리 장치 중 MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해, EEPROM은 전기적으로 소거 및 쓰기가 가능 하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시 EEPROM(이하, 플래시 메모리라 칭함)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다.
플래시 메모리는 셀과 비트 라인의 연결 상태에 따라 NOR형과 NAND형으로 구분된다. NOR형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 형태를 갖는다. NOR형 플래시 메모리는 채널 핫 일렉트론(channel hot electron) 방식을 사용하여 데이터를 저장하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 사용하여 데이터를 소거한다. NAND형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 형태를 갖는다. NAND형 플래시 메모리는 F-N 터널링 방식을 사용하여 데이터를 저장 및 소거한다. 일반적으로, NOR형 플래시 메모리는 전류 소모가 크기 때문에 고집적화에는 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 있다. 최근 들어서는 NOR형 플래시 메모리의 고집적화를 위해 멀티 레벨 셀(Multi level cell; 이하, MLC라 칭함) 방식이 채택되고 있다.
도 1은 멀티 레벨 셀 방식으로 저장된 플래시 메모리 셀의 문턱전압과, 각 문턱전압에 대응되는 데이터 분포를 보여주는 도면이다. 도 1에는 셀 당 2비트의 데이터가 저장되는 MLC의 문턱전압 분포와, 각 문턱 전압에 대응되는 데이터 값이 도시되어 있다.
예를 들어, 플래시 메모리에 싱글-비트 데이터가 저장되는 경우, 단위 셀에 저장되는 데이터는 데이터 '1' 및 데이터 '0'에 각각 대응되는 2개의 문턱 전압 분포들에 의해서 표현될 수 있다. 반면에, 플래시 메모리에 멀티-비트 데이터가 저장되는 경우, 단위 셀에 저장되는 데이터는 도 1에 도시된 바와 같이 데이터 '11', 데이터 '10', 데이터 '00', 및 데이터 '01'에 각각 대응하는 4개의 문턱 전압 분포들에 의해서 표현될 수 있다. 셀에 저장된 데이터 값은 셀의 문턱전압의 상태가 낮은 순서로부터 '11', '10', '00', '01'과 같이 배열된다. 일반적으로, '11' 상태는 소거된 상태이며, 프로그램은 소거상태인 '11'에서 시작된다.
플래시 메모리 셀에 싱글-비트/멀티-비트 데이터를 프로그램, 소거, 및 독출하기 위해서는 복수 개의 정전압들을 필요로 한다. 상기 정전압들은 전압 발생 회로로부터 발생된다. 도 1에는 전압 발생회로로부터 발생된 복수 개의 정전압들 중 프로그램 검증 전압들(Vvrf1, Vvrf2, Vvrf3)과 독출 전압들(Vread0, Vread1, Vread2)이 도시되어 있다. 이는 전압 발생회로로부터 발생된 복수 개의 정전압들 중 일부에 불과하다. 잘 알려져 있는 바와 같이, 각 셀에 저장되는 데이터의 비트 수가 증가할수록, 각 데이터를 프로그램, 소거, 및 독출하는데 필요한 워드라인 전압의 레벨은 더욱 다양해 진다.
일반적으로, 각각의 정전압은 독립적인 레귤레이팅 회로를 통해 발생된다. 따라서, 각각의 전압을 발생 및 유지하는데 별도의 제어 신호가 필요하고, 이를 제어하는 회로 또한 별도로 요구된다. 그러므로, 워드라인 전압 레벨이 다양해질수록 각각의 전압을 발생하는데 필요한 회로의 구성이 복잡해지고, 칩 사이즈 또한 증가하게 된다. 뿐만 아니라, 공정 변화 등으로 인해 각 레귤레이팅 회로의 소자 특성 이 달라지면, 발생되는 전압들의 편차가 커지게 되어 센싱 마진이 감소하게 되는 문제점이 발생하게 된다.
본 발명의 목적은 플래시 메모리의 프로그램, 소거, 및 독출에 필요한 복수 개의 정전압들을 정확하고 안정되게 공급할 수 있는 장치를 제공하는 데 있다.
본 발명의 다른 목적은 플래시 메모리의 프로그램, 소거, 및 독출에 필요한 복수 개의 정전압들을 발생하는 회로의 칩 사이즈를 줄이는 데 있다.
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 플래시 메모리 장치는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이; 그리고 상기 메모리 셀 어레이로 인가될 복수 개의 정전압들을 발생하는 전압 발생 회로를 포함하며, 상기 전압 발생 회로는, 각각이 일정 전압차를 갖는 적어도 둘 이상의 정전압들을 발생하는 복수 개의 전압 레귤레이터들을 포함하는 것을 특징으로 한다.
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 전압 방생 회로는 챠지 펌핑을 통해 전원 전압 보다 높은 전압을 발생하는 챠지 펌프; 상기 챠지 펌프에서 발생된 전압을 분압하여 복수 개의 제어 신호들을 발생하는 제 1 타입 전압 레귤레이터; 각각이 상기 챠지 펌프에서 발생된 전압을 분압하여 일정 전압차를 갖는 적어도 둘 이상의 정전압들을 발생하는 복수 개의 제 2 타입 전압 레귤레이터들; 그리고 상기 제어 신호들에 응답해서 상기 챠지 펌핑 동 작을 제어하는 제어 회로를 포함하며, 상기 각각의 제 2 타입 레귤레이터는 상기 적어도 둘 이상의 정전압들을 발생하는 분압 경로를 공유하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 각각의 제 2 타입 전압 레귤레이터는 스탠바이 구간 동안 제 1 정전압을 발생하고, 액티브 구간 동안 상기 제 1 전압과, 상기 제 1 전압과 일정한 전압 차를 갖는 제 2 전압을 발생하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 각각의 제 2 타입 전압 레귤레이터는 상기 스탠바이 구간 동안 상기 제 1 정전압을 출력하는 출력단자와 상기 액티브 구간 동안 상기 제 1 전압을 출력하는 출력단자를 공유하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 각각의 제 2 타입 전압 레귤레이터는, 상기 스탠바이 구간 동안 상기 제 1 정전압의 레벨을 일정하게 조정하는 제 1 피드백 루프를 형성하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 스탠바이 구간 동안 조정된 상기 제 1 정전압은, 상기 공유된 출력단자를 통해 상기 액티브 구간 동안 출력될 상기 제 1 정전압의 레벨을 일정하게 조정하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 스탠바이 구간 동안 조정된 상기 제 1 정전압은, 상기 공유된 출력단자를 통해 상기 액티브 구간 동안 출력될 상기 제 1 및 제 2 정전압의 레벨을 일정하게 조정하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 각각의 제 2 타입 전압 레귤레이터는, 상기 액티브 구간 동안 상기 제 1 정전압의 레벨을 일정하게 조정하는 제 2 피드백 루프를 형성하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 피드백 루프는 상기 제 1 및 제 2 정전압의 레벨을 일정하게 조정하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 액티브 구간 동안 조정된 상기 제 1 정전압은, 상기 공유된 출력단자를 통해 상기 스탠바이 구간 동안 출력될 상기 제 1 정전압의 레벨을 일정하게 조정하는 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 신규한 플래시 메모리 장치는, 일정 전압 차를 갖는 적어도 둘 이상의 정전압들, 예컨대 독출 전압과 프로그램 검증 전압을 발생하는 회로 구성을 공유한다. 이때 발생되는 독출 전압은 스탠바이 상태의 전압 레벨과 액티브 상태의 전압 레벨 중 어느 하나를 가진다. 스탠바이 상태의 독출 전압을 출력하는 단자와 액티브 상태의 독출 전압을 출력하는 단자는 서로 공통으로 접속된다. 각각의 독출 전압은 피드백 루프를 통해 일정 레벨로 조절(regulating)되며, 공통으로 접속된 출력 단자를 통해 서로 다른 두 상태에 있는 독출 전압의 출력이 상호-조절(co-regulating)된다. 본 발명에 따른 플래시 메모리 장치의 상세 구성은 다음과 같다.
도 2는 본 발명에 따른 플래시 메모리 장치(100)의 전체 구성을 보여주는 블록도이다. 도 2에는 본 발명이 적용되는 일 예로, MLC 데이터 저장 방식을 따르는 NOR 타입 플래시 메모리의 구성이 도시되어 있다.
도 2를 참조하면, 본 발명에 따른 플래시 메모리 장치(100)는 메모리 셀 어레이(10), 열 선택부(20), 행 선택부(30), 데이터 입출력 회로(40), 입출력 버퍼 (50), 컨트롤러(60), 및 전압 발생회로(70)를 포함한다.
메모리 셀 어레이(10)는 복수 개의 행들(즉, 워드 라인들)과 복수 개의 열들(즉, 비트 라인들)의 교차 영역에 배열된 복수 개의 메모리 셀들을 포함한다. 전압 발생 회로(70)는 메모리 셀에 대한 프로그램, 소거, 및 독출 동작에서 필요로 하는 복수 개의 정전압들을 발생한다. 아래에서 상세히 설명되겠지만, 본 발명에 따른 전압 발생 회로(70)는 각각의 정전압마다 전압 발생을 위한 독립적인 회로 구성을 가지는 대신, 독출 전압(Vreadi)과 프로그램 검증 전압(Vvrfj)을 발생하는 회로 구성을 공유한다. 대응되는 독출 전압(Vreadi)과 프로그램 검증 전압(Vvrfj)은 서로 일정한 전압 차를 가지도록 구성된다.
전압 발생 회로(70)로부터 발생되는 각각의 독출 전압(Vreadi) 및 프로그램 검증 전압(Vvrfj)은, 컨트롤러(60)로부터 발생된 인에이블 신호(EN)의 활성화 여부에 따라 스탠바이 상태가 되거나, 또는 액티브 상태가 된다. 이 때, 각각의 전압(Vreadi, Vvrfj)은 피드백 루프를 통해 일정 레벨로 조절(regulating)된다. 본 발명에서는 스탠바이 상태의 전압을 출력하는 출력 노드와, 액티브 상태의 전압을 출력하는 출력 노드를 공통으로 연결한다. 그 결과, 서로 다른 두 상태의 전압 레벨이 상호-조절(co-regulating)된다.
행 선택부(30)는 전압 발생 회로(70)에서 발생된 정전압들 중 어느 하나를 선택하고, 선택된 전압을 대응되는 워드라인으로 인가한다. 열 선택부(20)는 선택 된 워드라인에 포함된 복수 개의 메모리 셀들 중 프로그램(또는 독출)될 셀이 연결된 비트라인을 선택한다.
입출력 버퍼(50)는 메모리 셀 어레이(10)에 프로그램될 데이터와, 메모리 셀 어레이(10)로부터 감지된 데이터를 저장한다. 데이터 입출력 회로(40)는 기입 드라이버(41)와 감지 증폭기(44)로 구성된다. 기입 드라이버(42)는 입출력 버퍼(50)로부터 프로그램될 데이터를 받아들여 선택된 메모리 셀에 대한 프로그램 동작을 수행한다. 감지 증폭기(44)는 선택된 메모리 셀에 프로그램된 데이터를 감지한다. 감지 증폭기(44)에 의해 감지된 데이터는 입출력 버퍼(50)에 저장된다. 컨트롤러(60)는 플래시 메모리의 프로그램, 소거, 및 독출 동작과 관련된 제반 동작을 제어한다.
본 발명에서는 설명의 편의를 위해 독출 전압과 프로그램 검증 전압을 발생하는 전압 발생 회로(70)의 구성에 대해서만 설명하기로 한다. 아울러, 아래에서는 타 정전압들(예를 들면, 프로그램 전압, 소거 전압, 소거 검증전압 등)의 발생에 대한 설명은 생략하기로 한다.
도 3은 도 2에 도시된 전압 발생 회로(70)의 상세 구성을 보여주는 블록도이다. 도 3에는 셀 당 2비트의 데이터가 저장되는 MLC를 위한 전압 발생 회로(70)의 구성이 도시되어 있다.
도 3을 참조하면, 전압 발생 회로(70)는 전압 레귤레이터(voltage regulator ; 71), 펌핑 제어부(pumping control unit ; 77), 오실레이터(oscillator ; 78), 및 챠지 펌프(charge pump ; 79)를 포함한다.
챠지 펌프(79)는 전원 전압보다 높은 고전압(Vread0)을 발생한다. 전압 레귤레이터(71)는 컨트롤러(60)로부터 발생된 인에이블 신호(EN)에 응답해서 상기 고전압(Vread0)을 분압한다. 분압 결과는 복수 개의 독출 전압들(Vread1, Vread2)과 복수 개의 프로그램 검증 전압들(Vvrf1, Vvrf2, Vvrf3)을 발생하는데 사용되고, 챠지 펌프(79)의 펌핑 동작을 제어하는데 사용된다.
챠지 펌프(79)로부터 발생된 고전압(Vread0)은 도 1에 도시된 데이터 '01' 및 데이터 '00'을 읽어내는 독출 전압으로 사용된다. 그리고, 상기 고전압(Vread0)을 분압하여 발생된 제 1 독출 전압(Vread1)은 도 1에 도시된 데이터 '10' 및 데이터 '01'을 읽어내는데 사용되고, 제 2 독출 전압(Vread2)은 도 1에 도시된 데이터 '11' 및 데이터 '10'을 읽어내는데 사용된다. 한편, 제 1 내지 제 3 프로그램 검증 전압들(Vvrf1, Vvrf2, Vvrf3)은 메모리 셀이 각각 '01, '10' 및 '11' 상태로 프로그램되었는지를 검증하는데 사용된다.
전압 레귤레이터(71)는, 컨트롤러(60)로부터 발생된 인에이블 신호(EN)의 활성화 여부에 따라 스탠바이 상태가 되거나, 또는 액티브 상태가 된다. 본 발명에서는 스탠바이 상태의 전압이 발생되는 구간(즉, 인에이블 신호(EN)가 비활성화된 구간)을 스탠바이 구간이라 한다. 그리고, 액티브 상태의 전압이 발생되는 구간(즉, 인에이블 신호(EN)가 활성화된 구간)을 액티브 구간이라 한다. 스탠바이 구간 동안 플래시 메모리 장치(100)에서는 프로그램이나 독출 동작 등이 수행되지 않는다. 스탠바이 구간 동안 전압 레귤레이터(71)는 스탠바이 상태의 독출 전압들(Vread1, Vread2)을 발생한다. 이 때 전압 레귤레이터(71)로부터 발생된 독출 전압들 (Vread1, Vread2)은 워드라인으로 인가되지 않고 대기 상태를 유지한다. 반면, 액티브 구간 동안 플래시 메모리 장치(100)에서는 프로그램이나 독출 동작 등이 수행된다. 액티브 구간 동안 전압 레귤레이터(71)는 액티브 상태의 독출 전압들(Vread1, Vread2)과 프로그램 검증 전압들(Vvrf1, Vvrf2, Vvrf3)을 발생한다. 이때 발생되는 독출 전압들(Vread1, Vread2)과 프로그램 검증 전압들(Vvrf1, Vvrf2, Vvrf3)은 분압 경로를 공유하여 발생되며, 발생된 상기 전압들은 행 선택부(30)를 거쳐 워드라인으로 인가된다.
각 전압에 대응되는 스탠바이 상태의 전압과 액티브 상태의 전압은 각각 피드백 루프(FL1, FL2)를 통해 일정 레벨로 조절된다. 일정 레벨로 조절된 스탠바이 상태의 전압과 액티브 상태의 전압은 출력 노드를 공유한다. 그러므로, 각각의 레귤레이팅된 전압은 자신과 다른 상태(예를 들면, 스탠바이 상태 또는 액티브 상태)에 있는 전압까지도 상호-조절(co-regulating)할 수 있게 된다. 전압 레귤레이터(71)에서 독출 전압(Vread1, Vread2)과 프로그램 검증 전압(Vvrf1, Vvrf2, Vvrf3)을 발생하는 상세 구성은 도 4 및 도 5를 참조하여 아래에서 상세히 설명될 것이다.
한편, 전압 레귤레이터(71)는 챠지 펌프(79)의 펌핑 동작을 제어하기 위해 상기 분압 결과를 소정의 기준 전압(Vref)과 비교한다. 전압 레귤레이터(71)는 상기 비교 결과에 응답해서 제 1 및 제 2 제어 신호(TOO_LOW, TOO_HIGH)를 발생한다. 제 1 및 제 2 제어 신호(TOO_LOW, TOO_HIGH)를 발생하는 상세 구성 역시 도 4 및 도 5를 참조하여 아래에서 상세히 설명될 것이다.
펌핑 제어부(77)는 전압 레귤레이터(71)로부터 발생된 제 1 및 제 2 제어 신호(TOO_LOW, TOO_HIGH)에 응답해서 오실레이션 활성화 신호(OSC_EN)를 발생한다. 예를 들어, 전압 레귤레이터(71)로부터 제 1 제어 신호(TOO_LOW)가 발생된 경우, 펌핑 제어부(77)는 활성화된 오실레이션 활성화 신호(OSC_EN)를 발생한다. 그리고, 전압 레귤레이터(71)로부터 제 2 제어 신호(TOO_HIGH)가 발생된 경우, 펌핑 제어부(77)는 비활성화된 오실레이션 활성화 신호(OSC_EN)를 발생한다. 오실레이터(78)는 활성화된 오실레이션 활성화 신호(OSC_EN)에 응답해서 펌핑 클럭 신호(PUMP_CLK)를 발생한다.
챠지 펌프(79)는 펌핑 클럭 신호(PUMP_CLK)에 응답해서 챠지 펌핑을 수행한다. 챠지 펌핑 결과로서 상기 고전압(Vread0)이 발생된다. 챠지 펌프(79)로부터 발생된 고전압(Vread0)은 전압 레귤레이터(71)로 다시 인가되어 일정 비율로 분압된다. 분압된 결과는 다시 챠지 펌프(79)의 펌핑 동작을 제어하는데 사용되고, 복수 개의 독출 전압들(Vread1, Vread2)과 복수 개의 프로그램 검증 전압들(Vvrf1, Vvrf2, Vvrf3)을 발생하는데 사용된다. 본 발명에 따른 전압 레귤레이터(71)에 대한 상세 구성은 다음과 같다.
도 4는 도 3에 도시된 전압 레귤레이터(71)의 상세 구성을 보여주는 블록도이고, 도 5는 도 4에 도시된 제 1 및 제 2 타입 전압 레귤레이터(710, 750)의 상세 구성을 보여주는 회로도이다. 그리고, 도 6은 본 발명에 따른 전압 발생 회로(70)에서 발생되는 전압들의 예를 보여주는 도면이다.
먼저 도 4를 참조하면, 전압 레귤레이터(71)는 제 1 타입 전압 레귤레이터 (710)와, 복수 개의 제 2 타입 전압 레귤레이터들(751, 752, 753 ; 750)을 포함한다. 챠지 펌프(97)로부터 발생된 고전압(Vread0)은 제 1 타입 전압 레귤레이터(710)와 복수 개의 제 2 타입 전압 레귤레이터들(751, 752, 753 ; 750)에게 공통으로 인가된다. 제 1 타입 전압 레귤레이터(710)는 인가된 고전압(Vread0)을 분압하고, 상기 분압 결과를 근거로 하여 챠지 펌프(79)의 챠지 펌핑 동작을 제어한다. 제 2 타입 전압 레귤레이터들(751, 752, 753 ; 750)은 인가된 고전압(Vread0)을 분압하고, 상기 분압 결과를 근거로 하여 워드라인으로 인가될 복수 개의 정전압들(Vread1, Vread2, Vvrf1, Vvrf2, Vvrf3)을 발생한다. 여기서, 각각의 제 2 타입 전압 레귤레이터들(751, 752, 753)은 서로 동일한 구조를 가진다. 그러나, 발생하고자 하는 정전압의 레벨에 따라 각각의 제 2 타입 전압 레귤레이터들(751, 752, 753)은 서로 다른 저항값을 갖는다.
도 5를 참조하면, 제 1 타입 전압 레귤레이터(710)는 제 1 레귤레이팅부(720)와 제 2 레귤레이팅부(730)를 포함한다.
제 1 레귤레이팅부(720)는 컨트롤러(60)로부터 발생된 인에이블 신호(EN)가 비활성화된 구간(즉, 스탠바이 구간) 동안 활성화되어, 챠지 펌프(79)의 펌핑 동작을 제어한다. 이를 위해 제 1 레귤레이팅부(720)는 스탠바이 구간 동안 복수 개의 저항들(R0, R1, R2)을 통해 챠지 펌프(97)로부터 발생된 고전압(Vread0)을 분압한다. 그리고 나서, 비교기(725)를 통해 상기 분압 결과를 소정의 기준 전압(Vref)과 비교한다. 비교 결과, 분압 결과가 기준전압(Vref) 보다 낮은 경우, 비교기(725)는 제 1 제어 신호(TOO_LOW)를 발생한다. 제 1 제어 신호(TOO_LOW)가 발생되는 구간 동안 챠지 펌프(79)는 펌핑 동작을 수행한다. 그 결과, 챠지 펌프(79)로부터 발생된 고전압(Vread0)은 항상 일정 레벨 이상을 유지할 수 있게 된다.
제 2 레귤레이팅부(730)는 컨트롤러(60)로부터 발생된 인에이블 신호(EN)가 활성화된 구간(즉, 액티브 구간) 동안 활성화되어, 챠지 펌프(79)의 펌핑 동작을 제어한다. 이를 위해 제 2 레귤레이팅부(730)는 액티브 구간 동안 복수 개의 저항들(R101, R102)을 통해, 챠지 펌프(79)로부터 발생된 고전압(Vread0)을 분압한다. 그리고 나서, 제 2 레귤레이팅부(730)는 비교기(735)를 통해 상기 분압 결과를 소정의 기준전압(Vref)과 비교한다. 비교 결과 분압 결과가 기준전압(Vref) 보다 높을 경우, 비교기(735)는 제 2 제어 신호(TOO_HIGH)를 발생한다. 제 2 제어 신호(TOO_HIGH)가 발생되는 구간 동안 챠지 펌프(79)는 펌핑 동작을 중지한다. 그 결과, 챠지 펌프(79)로부터 발생된 고전압(Vread0)이 일정 레벨 이하로 유지될 수 있게 된다. 제 2 레귤레이팅부(730)의 구성은 기본적으로는 제 1 레귤레이팅부(720)와 거의 동일하다. 그러나, 제 2 레귤레이팅부(730)에 포함된 저항들(R101, R102)은 제 1 레귤레이팅부(720)에 포함된 저항들(R0, R1, R2)과는 다르게 구성된다. 예를 들면, 제 2 레귤레이팅부(730)에 구비된 저항들(R101, R102)은, 제 1 레귤레이팅부(720)에 구비된 저항들(R0, R1, R2) 보다 작은 값을 갖도록 구성된다. 그 결과, 제 2 레귤레이팅부(730)의 출력은 제 1 레귤레이팅부(720)의 출력 보다 빠른 전압 상승 폭을 갖게 된다.
계속해서 제 2 타입 전압 레귤레이터들(751, 752, 753 ; 750)의 구성을 살펴보면 다음과 같다.
각각의 제 2 타입 전압 레귤레이터(751, 752, 753 ; 750)는, 독출 전압(Vread1, Vread2)과 프로그램 검증 전압(Vvrf1, Vvrf2, Vvrf3)을 발생하는 회로 구성을 공유한다. 예를 들면, 도 4에 도시된 첫 번째 제 2 타입 전압 레귤레이터(751)는 제 1 독출 전압(Vread1)과 제 1 프로그램 검증 전압(Vvrf1)을 발생하는 회로 구성을 공유한다. 도 4에 도시된 두 번째 제 2 타입 전압 레귤레이터(752)는 제 2 독출 전압(Vread2)과 제 2 프로그램 검증 전압(Vvrf2)을 발생하는 회로 구성을 공유한다. 그리고, 도 4에 도시된 세 번째 제 2 타입 전압 레귤레이터(753) 역시 독출 전압(미 도시됨)과 제 3 프로그램 검증 전압(Vvrf3)을 발생하는 회로 구성을 공유한다. 그러나, 도 4에는 세 번째 제 2 타입 전압 레귤레이터(753)의 출력으로 제 3 프로그램 검증 전압(Vvrf3)만이 표시되어 있다. 그 이유는, 본 발명에서 설명하고 있는 메모리 셀이 단위 셀 당 2 비트의 데이터가 저장되는 MLC이므로, 3개의 독출 전압들(Vread0, Vread1, Vread2) 이외에 다른 독출 전압을 더 필요로 하지 않기 때문이다.
도 5에는 제 1 독출 전압(Vread1)과 제 1 프로그램 검증 전압(Vvrf1)을 발생하는 첫 번째 제 2 타입 전압 레귤레이터(751)의 회로 구성이 도시되어 있다. 이는 복수 개의 제 2 타입 전압 레귤레이터들 중 하나의 구성을 예로 든 것에 불과하다. 각각의 제 2 타입 전압 레귤레이터(751, 752, 753)는 발생하고자 하는 전압 레벨에 따라서 저항값만 다르게 구성될 뿐, 실질적으로 서로 동일한 구성을 가진다.
도 5를 참조하면, 제 2 타입 전압 레귤레이터(751)는 제 3 레귤레이팅부(760)와 제 4 레귤레이팅부(770)를 포함한다. 제 3 레귤레이팅부(760)는 스탠바이 구간 동안 활성화되어, 스탠바이 상태의 제 1 독출 전압(Vread1)을 발생한다. 제 4 레귤레이팅부(770)는 액티브 구간 동안 활성화되어, 액티브 상태의 제 1 독출 전압(Vread1)과, 제 1 프로그램 검증 전압(Vvrf1)을 발생한다. 각 구간별 독출 전압과 프로그램 검증 전압의 파형은 도 6에 도시된 바와 같다.
제 3 레귤레이팅부(760)는 스탠바이 구간 동안 복수 개의 저항들(R3, R4, R5)을 통해 고전압(Vread0)을 분압하여 제 1 독출 전압(Vread1)을 발생한다. 비교기(765)는 제 1 독출 전압(Vread1) 보다 낮은 레벨을 갖는 전압 강하 결과와 소정의 기준 전압(Vref)을 비교한다. 비교 결과, 분압 결과가 기준전압(Vref) 보다 낮으면 제 3 레귤레이팅부(760)에는 제 1 피드백 경로(FL1)가 형성된다. 제 3 레귤레이팅부(760)는 분압 결과가 일정한 레벨에 도달할 때까지 제 1 피드백 경로(FL1)를 따라 분압 동작을 반복한다. 그 결과, 제 1 독출 전압(Vread1)이 일정 레벨로 조절된다. 이때 제 3 레귤레이팅부(760)에 구비된 제 1 및 제 2 트랜지스터들(MP0, MP2)은 상기 비교 결과에 응답해서 제 1 피드백 경로(FL1)를 형성하는데 사용된다.
제 1 피드백 경로(FL1)에 의해 일정 레벨로 조절된 제 1 프로그램 검증 전압(Vvrf1)은 제 1 노드(N1)를 통해 행 선택부(30)로 출력된다. 이와 동시에 상기 제 1 독출 전압(Vread1)은 제 4 레귤레이팅부(770)로 제공된다. 제 3 레귤레이팅부(760)와 제 4 레귤레이팅부(770)는 제 1 독출 전압(Vread1)을 출력하는 제 1 노드(N1)를 공유한다. 스탠바이 구간 동안 제 4 레귤레이팅부(770)는 비활성화 되어 있다. 그러므로, 제 3 레귤레이팅부(760)로부터 제공된 제 1 독출 전압(Vread1)은 제 4 레귤레이팅부(770)의 출력단을 일정 레벨로 충전시킨다. 그 결과, 동작 모드가 스탠바이 모드에서 액티브 모드로 변환되더라도, 챠지 펌프(79)의 펌핑 동작에 무리를 주지 않고 액티브 상태의 제 1 독출 전압(Vread1)과 제 1 프로그램 검증 전압(Vvrf1)이 효과적으로 발생될 수 있게 된다.
액티브 구간 동안 제 4 레귤레이팅부(770)는 복수 개의 저항들(R103, R104, R105)을 통해 챠지 펌프(97)로부터 발생된 고전압(Vread0)을 분압한다. 분압 결과로서 제 1 독출 전압(Vread1)과 제 1 프로그램 검증 전압(Vvrf1)이 각각 발생된다. 비교기(775)는 제 1 독출 전압(Vread1) 보다 낮은 레벨을 갖는 전압 강하 결과와 소정의 기준 전압(Vref)을 비교한다. 비교 결과, 분압 결과가 기준전압(Vref) 보다 낮으면 제 4 레귤레이팅부(770)에는 제 2 피드백 경로(FL2)가 형성된다. 제 4 레귤레이팅부(770)는 분압 결과가 일정한 레벨에 도달할 때까지 제 2 피드백 경로(FL2)를 따라 분압 동작을 반복한다. 그 결과, 제 1 독출 전압(Vread1)과 제 1 프로그램 검증 전압(Vvrf1)이 일정 레벨로 조절된다. 이때 제 4 레귤레이팅부(770)에 구비된 제 3 및 제 4 트랜지스터들(MP1, MP3)은 상기 비교 결과에 응답해서 제 2 피드백 경로(FL2)를 형성한다.
제 2 피드백 경로(FL2)에 의해 일정 레벨로 조절된 제 1 독출 전압(Vread1)은, 제 1 노드(N1)를 통해 행 선택부(30)와 제 3 레귤레이팅부(760)로 출력된다. 그리고, 제 2 피드백 경로(FL2)에 의해 일정 레벨로 조절된 제 1 프로그램 검증 전압(Vvrf1)은 제 2 노드(N2)를 통해 행 선택부(30)로 출력된다. 액티브 구간 동안 행 선택부(30)로 입력된 제 1 독출 전압(Vread1)과 제 1 프로그램 검증 전압(Vvrf1)은 행 선택부(30)의 디코딩 결과에 따라 대응되는 워드라인으로 인가된다. 그리고, 제 3 레귤레이팅부(760)로 제공된 제 1 독출 전압(Vread1)은, 비활성화 상태에 있는 제 3 레귤레이팅부(760)의 출력 단자를 일정 레벨로 충전시킨다. 그 결과, 동작 모드가 액티브 모드에서 스탠바이 모드로 변환되더라도, 챠지 펌프(79)의 펌핑 동작을 최소화하면서도 일정 레벨의 스탠바이 전압을 효과적으로 발생할 수 있게 된다.
도 6에 도시된 바와 같이, 제 1 프로그램 검증 전압(Vvrf1)은 제 1 독출 전압(Vread1) 보다 일정 레벨 높은 값을 가진다. 일반적으로, 프로그램 검증 전압(Vvrf1)과 독출 전압(Vread1)은 일정한 전압 차를 유지하여야만 정확한 프로그램 검증 및 독출 동작이 수행될 수 있다. 만일 프로그램 검증 전압(Vvrf1)과 독출 전압(Vread1)이 서로 독립적인 회로를 통해 발생되는 경우, 상기 전압들(Vread1, Vvrf1)의 편차는 상호 독립적으로 발생하게 된다. 그러므로, 두 전압(Vread1, Vvrf1)이 일정한 전압차를 가지도록 구성하는 것은 매우 어렵다. 그러나, 본 발명과 같이 분압 경로를 공유하여 상기 전압들(Vread1, Vvrf1)을 모두 발생하게 되면, 공정변화 등으로 회로 소자의 특성이 달라지더라도 두 전압(Vread1, Vvrf1) 간의 차이가 항상 일정하게 유지될 수 있다. 그 결과, 센싱 마진을 충분히 확보할 수 있고, 검증 및 독출 오류를 방지할 수 있다. 또한, 하나의 회로 구성을 통해 두 개의 전압(Vread1, Vvrf1)을 모두 발생할 수 있으므로, 회로의 구성이 간단해지고 칩 사이즈 또한 줄어들게 된다.
또한, 본 발명에 따른 전압 발생회로(70)는 제 1 독출 전압(Vread1)과 제 1 프로그램 검증 전압(Vvrf1)을 항상 발생하지 않고, 인에이블 신호(EN)가 활성화 되 어 있는 구간에서만(즉, 액티브 구간에서만) 발생한다. 따라서, 불필요한 펌핑 동작이 최소화되어, 전력 소모를 줄일 수 있게 된다.
앞에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 장치(100)는 독출 전압(Vreadi)과 프로그램 검증 전압(Vvrfj)을 발생하는 회로 구성을 공유한다. 대응되는 독출 전압과 프로그램 검증 전압은 동일한 경로를 통해 발생된다. 이때 발생되는 독출 전압의 스탠바이 출력 단자와 액티브 출력 단자는 서로 공통으로 접속되어, 서로 다른 두 상태의 전압 레벨을 상호-조절(co-regulating)해 준다. 그 결과, 플래시 메모리의 프로그램, 소거, 및 독출에 필요한 복수 개의 정전압들을 정확하고 안정되게 공급할 수 있고, 칩 사이즈 또한 줄어들게 된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하다. 그리고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다. 예를 들면, 이상에서는 NOR 타입의 플래시 메모리에 구비된 전압 발생회로의 구성을 예로 들어 설명하고 있으나, 이는 본 발명이 적용되는 일 예에 불과하다. 그러므로, 복수 개의 정전압들을 안정되게 발생하는 것을 필요로 하는 메모리 장치이기만 하면, 본 발명에 따른 전압 발생회로는 NAND 타입의 플래시 메모리 장치는 물론, 다양한 종류의 불휘발성 메모리 장치들(예를 들면, MROM(MASK ROM), PROM(Programmable ROM), EPROM(Erasable and Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM) 등)에도 모두 적용 가능하다.
이상과 같은 본 발명에 의하면, 적은 칩 사이즈를 가지고도 플래시 메모리에서 필요로 하는 복수 개의 정전압들을 정확하고 안정되게 공급할 수 있게 된다. 그 결과, 센싱 마진이 충분히 확보되어 플래시 메모리에 대한 프로그램 및 독출 동작이 보다 정확하게 수행될 수 있다.

Claims (19)

  1. 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이; 그리고
    상기 메모리 셀 어레이로 인가될 복수 개의 정전압들을 발생하는 전압 발생 회로를 포함하며,
    상기 전압 발생 회로는, 각각이 일정 전압차를 갖는 적어도 둘 이상의 정전압들을 발생하는 복수 개의 전압 레귤레이터들을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 각각의 레귤레이터는 챠지 펌프로부터 발생된 고전압을 분압하여 상기 적어도 둘 이상의 정전압들을 모두 발생하는 분압 경로를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 각각의 전압 레귤레이터는 스탠바이 구간 동안 제 1 정전압을 발생하고, 액티브 구간 동안 상기 제 1 전압과, 상기 제 1 전압과 일정한 전압 차를 갖는 제 2 전압을 발생하는 것을 특징으로 하는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 각각의 전압 레귤레이터는 상기 스탠바이 구간 동안 상기 제 1 정전압을 출력하는 출력단자와 상기 액티브 구간 동안 상기 제 1 전압을 출력하는 출력단자를 공유하는 것을 특징으로 하는 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 각각의 전압 레귤레이터는, 상기 스탠바이 구간 동안 상기 제 1 정전압의 레벨을 일정하게 조정하는 제 1 피드백 루프를 형성하는 것을 특징으로 하는 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 스탠바이 구간 동안 조정된 상기 제 1 정전압은, 상기 공유된 출력단자를 통해 상기 액티브 구간 동안 출력될 상기 제 1 정전압의 레벨을 일정하게 조정하는 것을 특징으로 하는 플래시 메모리 장치.
  7. 제 5 항에 있어서,
    상기 스탠바이 구간 동안 조정된 상기 제 1 정전압은, 상기 공유된 출력단자를 통해 상기 액티브 구간 동안 출력될 상기 제 1 및 제 2 정전압의 레벨을 일정하게 조정하는 것을 특징으로 하는 플래시 메모리 장치.
  8. 제 4 항에 있어서,
    상기 각각의 전압 레귤레이터는, 상기 액티브 구간 동안 상기 제 1 정전압의 레벨을 일정하게 조정하는 제 2 피드백 루프를 형성하는 것을 특징으로 하는 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 2 피드백 루프는 상기 제 1 및 제 2 정전압의 레벨을 일정하게 조정하는 것을 특징으로 하는 플래시 메모리 장치.
  10. 제 8 항에 있어서,
    상기 액티브 구간 동안 조정된 상기 제 1 정전압은, 상기 공유된 출력단자를 통해 상기 스탠바이 구간 동안 출력될 상기 제 1 정전압의 레벨을 일정하게 조정하는 것을 특징으로 하는 플래시 메모리 장치.
  11. 챠지 펌핑을 통해 전원 전압 보다 높은 전압을 발생하는 챠지 펌프;
    상기 챠지 펌프에서 발생된 전압을 분압하여 복수 개의 제어 신호들을 발생하는 제 1 타입 전압 레귤레이터;
    각각이 상기 챠지 펌프에서 발생된 전압을 분압하여 일정 전압차를 갖는 적어도 둘 이상의 정전압들을 발생하는 복수 개의 제 2 타입 전압 레귤레이터들; 그리고
    상기 제어 신호들에 응답해서 상기 챠지 펌핑 동작을 제어하는 제어 회로를 포함하며,
    상기 각각의 제 2 타입 레귤레이터는 상기 적어도 둘 이상의 정전압들을 발생하는 분압 경로를 공유하는 것을 특징으로 하는 전압 발생회로.
  12. 제 11 항에 있어서,
    상기 각각의 제 2 타입 전압 레귤레이터는 스탠바이 구간 동안 제 1 정전압을 발생하고, 액티브 구간 동안 상기 제 1 전압과, 상기 제 1 전압과 일정한 전압 차를 갖는 제 2 전압을 발생하는 것을 특징으로 하는 전압 발생 회로.
  13. 제 12 항에 있어서,
    상기 각각의 제 2 타입 전압 레귤레이터는 상기 스탠바이 구간 동안 상기 제 1 정전압을 출력하는 출력단자와 상기 액티브 구간 동안 상기 제 1 전압을 출력하는 출력단자를 공유하는 것을 특징으로 하는 전압 발생 회로.
  14. 제 13 항에 있어서,
    상기 각각의 제 2 타입 전압 레귤레이터는, 상기 스탠바이 구간 동안 상기 제 1 정전압의 레벨을 일정하게 조정하는 제 1 피드백 루프를 형성하는 것을 특징으로 하는 전압 발생 회로.
  15. 제 14 항에 있어서,
    상기 스탠바이 구간 동안 조정된 상기 제 1 정전압은, 상기 공유된 출력단자를 통해 상기 액티브 구간 동안 출력될 상기 제 1 정전압의 레벨을 일정하게 조정하는 것을 특징으로 하는 전압 발생 회로.
  16. 제 14 항에 있어서,
    상기 스탠바이 구간 동안 조정된 상기 제 1 정전압은, 상기 공유된 출력단자를 통해 상기 액티브 구간 동안 출력될 상기 제 1 및 제 2 정전압의 레벨을 일정하게 조정하는 것을 특징으로 하는 전압 발생 회로.
  17. 제 13 항에 있어서,
    상기 각각의 제 2 타입 전압 레귤레이터는, 상기 액티브 구간 동안 상기 제 1 정전압의 레벨을 일정하게 조정하는 제 2 피드백 루프를 형성하는 것을 특징으로 하는 전압 발생 회로.
  18. 제 17 항에 있어서,
    상기 제 2 피드백 루프는 상기 제 1 및 제 2 정전압의 레벨을 일정하게 조정하는 것을 특징으로 하는 전압 발생 회로.
  19. 제 17 항에 있어서,
    상기 액티브 구간 동안 조정된 상기 제 1 정전압은, 상기 공유된 출력단자를 통해 상기 스탠바이 구간 동안 출력될 상기 제 1 정전압의 레벨을 일정하게 조정하는 것을 특징으로 하는 전압 발생 회로.
KR1020050095028A 2005-10-10 2005-10-10 플래시 메모리 장치 및 그것을 위한 전압 발생회로 KR100784861B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050095028A KR100784861B1 (ko) 2005-10-10 2005-10-10 플래시 메모리 장치 및 그것을 위한 전압 발생회로
US11/521,479 US7548466B2 (en) 2005-10-10 2006-09-15 Flash memory device and voltage generating circuit for the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050095028A KR100784861B1 (ko) 2005-10-10 2005-10-10 플래시 메모리 장치 및 그것을 위한 전압 발생회로

Publications (2)

Publication Number Publication Date
KR20070039767A true KR20070039767A (ko) 2007-04-13
KR100784861B1 KR100784861B1 (ko) 2007-12-14

Family

ID=37910960

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050095028A KR100784861B1 (ko) 2005-10-10 2005-10-10 플래시 메모리 장치 및 그것을 위한 전압 발생회로

Country Status (2)

Country Link
US (1) US7548466B2 (ko)
KR (1) KR100784861B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7817471B2 (en) 2007-09-21 2010-10-19 Samsung Electronics Co., Ltd. Flash memory device and programming method

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100672984B1 (ko) * 2004-12-14 2007-01-24 삼성전자주식회사 프로그램 시간을 줄일 수 있는 플래시 메모리 장치
JP4829029B2 (ja) 2006-08-02 2011-11-30 株式会社東芝 メモリシステム及びメモリチップ
US7724603B2 (en) * 2007-08-03 2010-05-25 Freescale Semiconductor, Inc. Method and circuit for preventing high voltage memory disturb
US7804733B2 (en) * 2007-12-31 2010-09-28 Intel Corporation System and method for memory phase shedding
TW201218208A (en) * 2010-10-28 2012-05-01 Hon Hai Prec Ind Co Ltd Memory power control circuit
US8743622B2 (en) * 2012-01-13 2014-06-03 Micron Technology, Inc. Memory devices and programming methods that program a memory cell with a data value, read the data value from the memory cell and reprogram the memory cell with the read data value
US8565040B1 (en) * 2012-05-17 2013-10-22 Elite Semiconductor Memory Technology Inc. Voltage regulator circuit
US9257194B1 (en) * 2014-11-24 2016-02-09 Winbond Electronics Corp. Drain regulator for NOR flash memory
KR102702652B1 (ko) * 2019-12-31 2024-09-03 삼성전자주식회사 메모리 장치
US11348621B2 (en) * 2020-08-21 2022-05-31 Qualcomm Incorporated Low-glitch switch control for mode switching of memory cells

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3648304B2 (ja) * 1995-11-17 2005-05-18 株式会社東芝 不揮発性半導体記憶装置
KR100491274B1 (ko) 1996-04-12 2005-09-05 노파르티스 아게 미코페놀레이트의장용코팅된약제조성물
KR100230372B1 (ko) * 1996-09-20 1999-11-15 윤종용 반도체 메모리 장치의 내부 전압 변환기
KR20000007228A (ko) * 1998-07-01 2000-02-07 윤종용 내부전압 변환회로
JP3237654B2 (ja) * 1999-05-19 2001-12-10 日本電気株式会社 半導体装置
JP2001028194A (ja) 1999-07-14 2001-01-30 Matsushita Electric Ind Co Ltd 内部電源回路及び不揮発性半導体記憶装置
KR100588732B1 (ko) * 1999-10-30 2006-06-13 매그나칩 반도체 유한회사 안정적인 반도체집적회로의 전압조절장치
KR100576491B1 (ko) * 1999-12-23 2006-05-09 주식회사 하이닉스반도체 이중 내부전압 발생장치
KR100362700B1 (ko) 2000-02-03 2002-11-27 삼성전자 주식회사 반도체 메모리 장치의 전압 레귤레이터 회로
JP2002189454A (ja) * 2000-12-20 2002-07-05 Seiko Epson Corp 電源回路、液晶装置及び電子機器
JP2002373942A (ja) 2001-04-11 2002-12-26 Toshiba Corp 半導体集積回路
JP2003091998A (ja) * 2001-09-19 2003-03-28 Seiko Epson Corp 不揮発性半導体記憶装置
JP2003217287A (ja) 2002-01-21 2003-07-31 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
JP3908957B2 (ja) 2002-01-24 2007-04-25 シャープ株式会社 不揮発性半導体メモリ装置
JP4068863B2 (ja) * 2002-03-08 2008-03-26 富士通株式会社 不揮発性多値半導体メモリ
KR100452320B1 (ko) * 2002-06-08 2004-10-12 삼성전자주식회사 복수개의 피드백 루프로 이루어진 어레이 전압 제어회로를갖는 반도체 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7817471B2 (en) 2007-09-21 2010-10-19 Samsung Electronics Co., Ltd. Flash memory device and programming method

Also Published As

Publication number Publication date
US7548466B2 (en) 2009-06-16
KR100784861B1 (ko) 2007-12-14
US20070081392A1 (en) 2007-04-12

Similar Documents

Publication Publication Date Title
KR100784861B1 (ko) 플래시 메모리 장치 및 그것을 위한 전압 발생회로
KR100648295B1 (ko) 플래시 메모리 장치 및 그것을 위한 전압 발생회로
JP4851143B2 (ja) リップル−フリー内部電圧を発生する半導体装置
US6856543B2 (en) Semiconductor integrated circuit device with erasable and programmable fuse memory
US7684246B2 (en) Flash memory device having pump with multiple output voltages
KR100769866B1 (ko) 반도체 기억 장치
KR100735010B1 (ko) 플래시 메모리 장치 및 그것을 위한 전압 발생회로
KR100672984B1 (ko) 프로그램 시간을 줄일 수 있는 플래시 메모리 장치
JP5264047B2 (ja) 半導体メモリ装置の制御情報をプログラムするための方法と装置
KR100634412B1 (ko) 향상된 프로그램 특성을 갖는 불 휘발성 메모리 장치
KR100764740B1 (ko) 플래시 메모리 장치 및 그것을 위한 고전압 발생회로
US7940117B2 (en) Voltage generation circuit and flash memory device including the same
KR100769255B1 (ko) 플래시 메모리 장치 및 그것을 위한 고전압 발생회로
JP6501325B1 (ja) 半導体記憶装置
US7885118B2 (en) Flash memory device and voltage generating circuit for the same
JP2012234601A (ja) 不揮発性半導体メモリ
JP6886545B1 (ja) パワーダウン検出回路および半導体記憶装置
KR100572302B1 (ko) 플래시 메모리 장치와 그의 프로그램 방법
JP6908762B1 (ja) パワーダウン検出回路および半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee