KR20070037692A - 박막 트랜지스터, τｆτ-어레이 기판, 액정 디스플레이장치 및 그의 제조방법 - Google Patents

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엔이씨 엘씨디 테크놀로지스, 엘티디.
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Abstract

박막 트랜지스터는 (각각 절연 기판 상에 또는 전면에 걸쳐서 형성된) 게이트층, 게이트 절연층, 반도체층, 드레인층 및 패시베이션층; 및 패시베이션층 상에 형성된 전도층을 포함한다. 전도층은 최소한 패시베이션층을 투과하는 컨택트 홀을 통해 게이트층 또는 드레인층에 연결된다. 패시베이션층은 최소한 적층된 제 1 하위층 및 제 2 하위층을 포함하는 다층 구조를 갖고, 여기서 제 1 하위층은 제 2 하위층의 속도보다 더 낮은 에칭 속도를 갖는다. 제 1 하위층은 제 2 하위층보다 기판에 더 인접하게 배치된다. 제 2 하위층은 전도층의 두께 이하의 두께를 가진다. 패시베이션층 및 하지 게이트 절연층의 모양 및 구성은 에칭 공정에서 양호하게 제어가능하고, 패시베이션층 상에 형성된 전도층은 분할이 방지된다.
박막 트랜지스터, TFT-어레이 기판, 액정 디스플레이 장치

Description

박막 트랜지스터, ΤＦΤ-어레이 기판, 액정 디스플레이 장치 및 그의 제조방법{THIN-FILM TRANSISTOR, TFT-ARRAY SUBSTRATE, LIQUID-CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
본발명의 실시를 용이하게 하기 위해, 본발명을 첨부된 도면을 참고하여 설명한다.
도 1은 제 1 선행기술의 LCD 장치의 TFT 어레이 기판의 평면도이다.
도 2는 제 1 선행기술의 LCD 장치의 TFT 어레이 기판의 부분 단면도이다.
도 3A는 에칭 공정 이전에 도 1에서의 선 A-A'에 따른 게이트 터미널 섹션의 단면도로서, 도 1 및 2의 제 1 선행기술의 TFT 어레이 기판의 제조공정 단계를 보여준다.
도 3B는 에칭 공정 이전에 도 1에서의 선 B-B'에 따른 컨택트홀 섹션의 단면도로서, 도 1 및 2의 제 1 선행기술의 TFT 어레이 기판의 제조공정을 보여준다.
도 3C는 에칭 공정 이전에 도 1에서의 선 C-C'에 따른 드레인 터미널 섹션의 단면도로서, 도 1 및 2의 제 1 선행기술의 TFT 어레이 기판의 제조공정을 보여준다.
도 4A는 통상의 에칭 조건 하에서의 에칭 공정 이후 도 1에서의 선 A-A'에 따른 게이트 터미널 섹션의 단면도로서, 도 1 및 2의 제 1 선행기술의 TFT 어레이 기판의 제조공정을 보여준다.
도 4B는 통상의 에칭 조건 하에서의 에칭 공정 이후 도 1에서의 선 B-B'에 따른 컨택트홀 섹션의 단면도로서, 도 1 및 2의 제 1 선행기술의 TFT 어레이 기판의 제조공정을 보여준다.
도 4C는 통상의 에칭 조건 하에서의 에칭 공정 이후 도 1에서의 선 C-C'에 따른 드레인 터미널 섹션의 단면도로서, 도 1 및 2의 제 1 선행기술의 TFT 어레이 기판의 제조공정을 보여준다.
도 5A는 고속 (즉, 향상된) 에칭 조건 하에서의 에칭 공정 이후 도 1에서의 선 A-A'에 따른 게이트 터미널 섹션의 단면도로서, 도 1 및 2의 제 1 선행기술의 TFT 어레이 기판의 제조공정을 보여준다.
도 5B는 고속 (즉, 향상된) 에칭 조건 하에서의 에칭 공정 이후 도 1에서의 선 B-B'에 따른 컨택트홀 섹션의 단면도로서, 도 1 및 2의 제 1 선행기술의 TFT 어레이 기판의 제조공정을 보여준다.
도 5C는 고속 (즉, 향상된) 에칭 조건 하에서의 에칭 공정 이후 도 1에서의 선 C-C'에 따른 드레인 터미널 섹션의 단면도로서, 도 1 및 2의 제 1 선행기술의 TFT 어레이 기판의 제조공정을 보여준다.
도 6A는 고속 (즉, 향상된) 에칭 조건 하에서의 에칭 공정 및 패시베이션층 상에서의 픽셀 전극층의 형성 공정 이후 도 1에서의 선 A-A'에 따른 게이트 터미널 섹션의 단면도로서, 도 1 및 2의 제 1 선행기술의 TFT 어레이 기판의 제조공정을 보여준다.
도 6B는 고속 (즉, 향상된) 에칭 조건 하에서의 에칭 공정 및 패시베이션층 상에서의 픽셀 전극층의 형성 공정 이후 도 1에서의 선 B-B'에 따른 컨택트홀 섹션의 단면도로서, 도 1 및 2의 제 1 선행기술의 TFT 어레이 기판의 제조공정을 보여준다.
도 6C는 고속 (즉, 향상된) 에칭 조건 하에서의 에칭 공정 및 패시베이션층 상에서의 픽셀 전극층의 형성 공정 이후 도 1에서의 선 C-C'에 따른 드레인 터미널 섹션의 단면도로서, 도 1 및 2의 제 1 선행기술의 TFT 어레이 기판의 제조공정을 보여준다.
도 7은 에칭 공정 이전에 제 2 선행기술의 다층 구조를 갖는 층의 부분 단면도이다.
도 8은 에칭 공정 이후에 제 2 선행기술의 다층 구조를 갖는 층의 부분 단면도이다.
도 9은 본발명의 제 1 구체예에 따른 TFT 어레이 기판의 부분 단면도이다.
도 10A는 에칭 공정 이전에 도 13에서의 선 A-A'에 따른 게이트 터미널 섹션의 단면도로서, 도 9의 본발명의 제 1 구체예에 따른 TFT 어레이 기판의 제조공정을 보여준다.
도 10B는 에칭 공정 이전에 도 13에서의 선 B-B'에 따른 컨택트홀 섹션의 단면도로서, 도 9의 본발명의 제 1 구체예에 따른 TFT 어레이 기판의 제조공정을 보여준다.
도 10C는 에칭 공정 이전에 도 13에서의 선 C-C'에 따른 드레인 터미널 섹션 의 단면도로서, 도 9의 본발명의 제 1 구체예에 따른 TFT 어레이 기판의 제조공정을 보여준다.
도 11A는 에칭 공정 이후에 도 13에서의 선 A-A'에 따른 게이트 터미널 섹션의 단면도로서, 도 9의 본발명의 제 1 구체예에 따른 TFT 어레이 기판의 제조공정을 보여준다.
도 11B는 에칭 공정 이후에 도 13에서의 선 B-B'에 따른 컨택트홀 섹션의 단면도로서, 도 9의 본발명의 제 1 구체예에 따른 TFT 어레이 기판의 제조공정을 보여준다.
도 11C는 에칭 공정 이후에 도 13에서의 선 C-C'에 따른 드레인 터미널 섹션의 단면도로서, 도 9의 본발명의 제 1 구체예에 따른 TFT 어레이 기판의 제조공정을 보여준다.
도 12A는 에칭 공정 및 패시베이션층 상에서의 픽셀 전극층의 형성 공정 이후에 도 13에서의 선 A-A'에 따른 게이트 터미널 섹션의 단면도로서, 도 9의 본발명의 제 1 구체예에 따른 TFT 어레이 기판의 제조공정을 보여준다.
도 12B는 에칭 공정 및 패시베이션층 상에서의 픽셀 전극층의 형성 공정 이후에 도 13에서의 선 B-B'에 따른 컨택트홀 섹션의 단면도로서, 도 9의 본발명의 제 1 구체예에 따른 TFT 어레이 기판의 제조공정을 보여준다.
도 12C는 에칭 공정 및 패시베이션층 상에서의 픽셀 전극층의 형성 공정 이후에 도 13에서의 선 C-C'에 따른 드레인 터미널 섹션의 단면도로서, 도 9의 본발명의 제 1 구체예에 따른 TFT 어레이 기판의 제조공정을 보여준다.
도 13은 본발명의 제 1 구체예에 따른 TFT 어레이 기판의 평면도이다.
도 14은 본발명의 제 2 구체예에 따른 TFT 어레이 기판의 부분단면도이다.
본발명은 박막 트랜지스터 (TFT) 및 그의 제조방법, 더욱 상세하게는 TFT, TFT-어레이 기판, 및 액정 디스플레이 (LCD) 장치, 및 절연층의 에칭 프로필이 에칭 공정 내에서 제어가능한 그의 제조방법에 관한 것이다. 본발명은 LCD 장치에만 응용가능할 뿐만 아니라 플라스마 디스플레이 장치 및 유기 일렉트로루미네선스 (EL)를 사용하는 디스플레이 장치 등에도 응용가능하다.
일반적으로, LCD 장치는 TFT 가 매트릭스 어레이 내에 배치된 TFT 기판, 반대편 기판 및 TFT 기판 및 반대편 기판 사이에 끼워진 액정층을 포함한다. 픽섹은 TFT 어레이 기판 상에서 정의된다. 각각의 픽셀에 대응하도록 배치된 TFT는 각각의 픽셀 내에서 광경로를 온 및 오프시키고, 이에 의해 LCD 장치의 스크린 상에 이미지를 디스플레이한다.
TFT 어레이 기판의 대표적 제조방법에서, 게이트 절연층 및 패터닝된(patterned) 반도체층이 유리판 등의 상에 또는 전면에 걸쳐 형성되고, 이후 패시베이션(passivation)층이 형성되어 게이트 절연층 및 반도체층을 커버한다. 패시베이션 층 및 게이트 절연층을 에칭할 때, 마스크 (mask)로서의 패터닝된 포토 레지스트 필름이 패시베이션 층 상에 형성된다. 이후, 패시베이션 층 및 게이트 절연층을 마스크를 사용하여 선택적으로 에칭하여 컨택트 홀을 형성한다. 이 경우, 패시베이션 층 및 게이트 절연층의 에칭 속도는 포토레지스트 필름 또는 마스크의 에칭 속도와 대략 같거나 낮고, 이에 의해 마스크의 동시 에칭을 이용하여 테이퍼된 (tapered) 프로파일을 갖는 컨택트 홀을 형성한다.
개별 에칭 장치의 생산 용량을 향상시키기 위해, 에칭 속도는 드라이 에칭 공정에서 에칭 조건을 변경시킴으로써 향상될 수 있다. 그러나 이 경우, 포토레지스트 마스크의 향상된 에칭 속도는 패시베이션 층 및 게이트 절연층의 에칭 속도의 향상된 속도를 따라갈 수 없고, 결과적으로 패시베이션 층 및 게이트 절연층을 투과하는 컨택트 홀의 에칭 프로필이 직사각형이거나 역 테이퍼 형상일 가능성이 있다. 그렇다면, 패시베이션 층 상에 형성되어 하지 (underlying) 게이트 층 또는 드레인 층과 접촉하는 전도층 (conductive layer)이 컨택트 홀 내에서 분할 또는 절단되어 LCD 장치의 점 결함 등을 야기시킨다.
제 1 선행기술로 명명된 종래의 LCD 장치는 도 1 및 2에서 도시된 바와 같이, 그 상부에 TFT (112)가 배치된 TFT 어레이 기판 (100)을 포함한다. 도 1은 TFT 어레이 기판 (100)의 평면도이고, 도 2는 그의 부분 단면도이다.
도 1 및 2에서 도시된 바와 같이, 패터닝된 전도성 게이트 층 (102)이 투명 절연판 (101) (즉, 유리판) 상에 형성된다. 게이트 층 (102)은 게이트 라인, 게이트 전극 (102a) 및 게이트 터미널을 형성하는데 사용된다. 게이트 층 (102) (즉, 게이트 전극 (102a)) 상에, 게이트 절연층 (103)이 형성되어 게이트 전극 (102a)를 커버한다. 섬-형태 반도체층 (104)이 형성되어 상응하는 게이트 전극 (102a)과 겹쳐진다. 반도체층 (104) 상에, 패터닝된 전도성 드레인 층 (105)이 형성된다. 드레인층 (105)은 드레인 라인, 드레인 전극 (105d), 소스 전극 (105s) 및 드레인 터미널을 형성하는데 사용된다. 드레인층 (105) 상에, 패시베이션층 (106)이 형성되어 하지 층상 구조물을 보호한다. 패시베이션층 (106) 상에, 전도층으로서 픽셀 전극층 (107)이 형성된다. 픽셀 전극층 (107)은 픽셀 전극 (107a), 게이트 터미널 섹션 (111) 내의 게이트 터미널 및 드레인 터미널 섹션 (113) 내의 드레인 터미널을 형성하는데 사용된다.
드레인층 (105)의 소스 전극 (105s)은 컨택트 홀 섹션 (109) 내의 상응하는 컨택트 홀 (109a)을 통해 픽셀 전극층 (107)에 의해 형성된 상응하는 픽셀 전극 (107a)에 각각 연결된다. 컨택트 홀 (109a)은 도 6B에 도시된 바와 같이, 선택적으로 패시베이션층 (106)을 제거함으로써 패시베이션층 (106)을 투과하도록 형성된다.
게이트 터미널 섹션 (11) 내에서, 패시베이션층 (106) 및 게이트 절연층 (103)은 선택적으로 제거되어 도 6A에 도시된 바와 같이 게이트층 (102) (즉, 게이트 터미널)을 노출시키면서 컨택트 홀 (114)을 형성한다. 패시베이션층 (106) 상에 위치하는 전도층 (107) (즉, 픽셀 전극층)은 각각의 컨택트 홀 (114)을 통해 하지 게이트층 (102)에 접촉한다. 전도층 (107)은 외부 터미널 (미도시됨)에 연결된다.
드레인 터미널 섹션 (113) 내에서, 패시베이션층 (106)은 선택적으로 제거되 어 도 6C에 도시된 바와 같이 드레인층 (105) (즉, 드레인 터미널)을 노출시키면서 컨택트 홀 (115)을 형성한다. 패시베이션층 (106) 상에 위치하는 전도층 (107) (즉, 픽셀 전극층)은 각각의 컨택트 홀 (115)을 통해 하지 드레인층 (105) (즉, 드레인 터미널)에 접촉한다. 전도층 (107)은 외부 터미널 (미도시됨)에 연결된다.
TFT (112)는 도 2에 도시된 바와 같이, 상응하는 섬-형태 반도체층 (104)과 겹쳐지도록 형성된다. 각 TFT (112)는 게이트층 (102)에 의해 형성된 게이트 전극 (102a), 드레인층 (105)에 의해 형성된 드레인전극 (105d), 및 드레인층 (105)에 의해 형성된 소스 전극 (105s)를 포함한다.
상기에서 설명한 바와 같이, 종래 LCD 장치 (즉, 제 1 선행기술)의 TFT 어레이 기판 (100)은 상기한 구조를 갖는다. TFT 어레이 기판 (100)의 제조방법에서, 패시베이션층 (106) (및 하지 게이트 절연층 (103))은 패터닝된 포토레지스트 필름이 마스크로서 사용되는 드라이 에칭에 의해 선택적으로 제거되어, 컨택트 홀 (109a, 114 및 115)를 형성한다. 이 에칭 공정에서, 포토레지스트 필름의 에칭 속도는 패시베이션층 (106) 및 게이트 절연층 (103)의 에칭 속도와 같도록 설정된다. 택일적으로, 포토레지스트 필름의 에칭 속도는 패시베이션층 (106) 및 게이트 절연층 (103)의 에칭 속도보다 크도록 설정된다. 이는 에칭 공정 중 포토레지스트 필름이 수평적으로 멀어지도록 에칭하여, 컨택트 홀 (109a, 114 및 115)의 테이퍼된 에칭 프로필을 형성하도록 하기 위해서이다.
도 3A 내지 도 6C는 도 1 및 2의 제 1 선행기술 LCD 장치의 TFT 어레이 기판 (100)의 제조 공정 단계를 도시하는 부분단면도이다. 도 3A, 4A, 5A 및 6A는 도 1 에서의 게이트 터미널 섹션 (111)의선 A-A'에 따른 각각의 단면도이다. 도 3B, 4B, 5B 및 6B는 도 1 에서의 TFT (112)의 컨택트 홀 섹션 (109)의 선 B-B'에 따른 각각의 단면도이다. 도 3C, 4C, 5C 및 6C는 도 1 에서의 드레인 터미널 섹션 (113)의 선 C-C'에 따른 각각의 단면도이다.
도 3A, 3B 및 3C는 패터닝된 포토레지스트 필름 (108)이 에칭 이전에 형성된 상태를 나타낸다. 이 상태에서, 패터닝된 게이트층 (102)은 유리판 (101) 상에 형성된다. 게이트 절연층 (103)은 판 (101) 상에 형성되어 게이트층 (102)를 커버한다. 패터닝된 드레인층 (105)은 게이트 절연층 (103) 상에 형성된다. 패시베이션층 (106)은 게이트 절연층 (103) 상에 형성되어 드레인층 (105)을 커버한다. 미리 설정된 패턴을 갖는 포토레지스트 필름 (108)은 패시베이션층 (106) 상에 형성된다.
도 4A, 4B 및 4C는 통상의 에칭 조건 하에서 에칭 후의 상태를 나타내는데, 여기서 게이트 터미널 섹션 (111), 컨택트 홀 섹션 (109) 및 드레인 터미널 섹션 (113)은 포토레지스트 필름 (108)을 사용하여 선택적으로 에칭된다. 게이트 터미널 섹션 (111)에서, 도 4A에 나타낸 바와 같이, 패시베이션층 (6) 및 게이트 절연층 (103)은 선택적으로 에칭되어 하지 게이트층 (2)를 노출시키고, 컨택트 홀 (114)을 형성한다. 컨택트 홀 섹션 (109) 및 드레인 터미널 섹션 (113)에서, 도 4B 및 4C에 도시한 바와 같이, 패시베이션층 (6)은 선택적으로 에칭되어 하지 드레인층 (5)을 노출시키고, 컨택트 홀 (119a 및 115)을 각각 형성한다. 모든 컨택트홀 (114, 109a 및 115)은 소정의 테이퍼된 에칭 프로필을 갖는다. 이 에칭 공정에 서, 포토레지스트 필름 (108)은 또한 수평 및 수직으로 에칭되어, 에칭된 포토레지스트 필름 (108a)을 발생시킨다.
도 5A, 5B 및 5C는 향상된 (즉, 고속) 에칭 조건 하의 에칭 후 상태를 나타낸다. 도 5A에 나타낸 바와 같이, 게이트 터미널 섹션 (111) 내에서, 패시베이션층 (106) 및 게이트 절연층 (103)은 오버에칭된다. 도 5B 및 5C에 나타낸 바와 같이, 컨택트 홀 섹션 (109) 및 드레인 터미널 섹션 (113) 내에서, 패시베이션층 (106)은 오버에칭된다. 모든 컨택트홀 (114, 109a 및 115)은 소정의 테이퍼된 에칭 프로필을 갖지 않는다. 대신, 직사각형이거나 역 테이퍼 형상의 프로필을 갖는다. 포토레지스트 필름 (108)은 또는 수평 및 수직으로 에칭되어, 에칭된 포토레지스트 필름 (108a)을 발생시킨다.
도 6A, 6B 및 6C는 향상된 (즉, 고속) 에칭 조건 하의 에칭 및 패시베이션층 (106) 상에서의 픽셀 전극층 (107) 형성 후의 상태를 나타낸다. 도 6A에 나타낸 바와 같이, 게이트 터미널 섹션 (111) 내에서 픽셀 전극층 (107)은 패시베이션층 (106)의 내측벽 상에서 분할 또는 절단된다. 이는 패시베이션층 (106)의 내측벽이 컨택트 홀 (114) 내의 오버에칭으로 인해 너무 가파르기 (달리 말하면, 내측벽이 대략 직사각형 또는 수직) 때문이다. 유사하게, 도 6B 및 6C에 나타낸 바와 같이, 컨택트 홀 섹션 (109) 및 드레인 터미널 섹션 (113) 내에서, 픽셀 전극층 (107)은 패시베이션층 (106)의 내측벽 상에서 분할 또는 절단된다. 이는 패시베이션층 (106)이 컨택트 홀 (109a 및 115) 내의 오버에칭으로 인해 역 테이퍼된 프로필을 갖기 때문이다.
상기 설명에서 보여진 바와 같이, 향상된 (즉, 고속) 드라이 에칭 조건이 선행기술의 TFT 어레이 기판 (100)의 제조에서의 에칭 공정에 적용되면, 포토레지스트 마스크 (108)의 향상된 에칭 속도는 패시베이션층 (106) 및 게이트 절연층 (103)의 향상된 에칭 속도를 따라갈 수가 없다. 결과적으로, 패시베이션층 (106)의 에칭 프로필은 도 5A 내지 5C에 도시된 바와 같이, 직사각형 또는 역 테이퍼 형상일 가능성이 있다.
픽셀 전극층 (107)은 패시베이션층 (106) 및 게이트 절연층 (103)의 컨택트홀 (114)의 내측벽 상에 배치되고, 층 (107)은 게이트 터미널 섹션 (111) 내의 하지 게이트 층 (102)에 전기적으로 연결되는 것이 필요하다. 유사하게, 픽셀 전극층 (107)은 패시베이션층 (106)의 컨택트홀 (109a 또는 115)의 내측벽 상에 배치되고, 컨택트 홀 섹션 (109) 또는 드레인 터미널 섹션 (115) 내의 하지 드레인층 (105)에 전기적으로 연결되는 것이 필요하다. 그렇지만, 픽셀 전극층 (107)은 향상된 건조 에칭 조건이 적용될 때 도 6A 내지 6C에 도시된 바와 같이 분할되거나 절단된다. 따라서, 점 결함 등이 제 1 선행기술 LCD 장치에서 일어날 수 있다.
다음, 또하나의 선행기술이 도 7 및 8을 참조로 아래에서 설명된다.
건조 에칭 공정에서 테이퍼된 에칭 프로필을 형성하는 방법은 제 2 선행기술로 명명된, 1995년 11월 공개된 일본특허공개 번호 7-312425에 개시되어 있다. 이 방법에서, TFT를 구성하는 층은 두 개 또는 그 이상의 하위층을 포함하는 다층 구조를 갖고, 여기서 하위층의 에칭 속도는 적층 순서에 따라서 단조롭게 변화한다. 가장 높은 수준에 배치된 하위층의 에칭 속도는 최대이고, 가장 낮은 수준에 배치 된 하위층의 에칭 속도는 최소이다. 가장 낮은 수준에 배치된 하위층의 두께는 상기 층의 전체 두께의 5% 내지 20% 범위 내에서 설정된다.
도 7 및 8은 상기한 다층 구조를 갖는 제 2 선행기술 층의 단면도로서, 테이퍼된 에칭 프로필 및 상기 층의 두개의 하위층의 두께의 상관관계를 보여준다.
도 7에 나타낸 바와 같이, TFT의 층 (220)은 하부 하위층 (221) 및 상부 하위층 (222)에 의해 형성된다. 하부 하위층 (221)은 유리판 (201) 상에 형성된다. 상부 하위층 (222)은 하부 하위층 (221) 상에 형성된다. 하부 하위층 (221)의 에칭 속도는 상부 하위층 (222)의 속도보다 작다. 다시 말하면, 저 에칭 속도의 하위층 (221)이 판 (201) 상에 배치되고, 고 에칭 속도의 하위층 (222)이 저 에칭 속도의 하부 하위층 (221) 상에 배치된다.
도 7에 나타낸 2층 구조를 갖는 층 (220)이 드라이 에칭 공정에 의해 에칭될 때, 일단 더 높은 에칭 속도의 상부 하위층 (222)의 에칭이 먼저 시작된다. 하위층 (222)의 에칭이 완료되면, 저 에칭 속도 하위층 (221)의 에칭이 시작된다. 그러므로, 저 에칭 속도 하위층 (221)의 에칭 공정에서, 고 에칭 속도 하위층 (222)은 수직방향 뿐만 아니라 수평방향으로도 오버에칭된다. 결과적으로, 고 에칭 속도 하위층 (222)은 테이퍼된 에칭 프로필을 갖는데, 다시 말하면, 하위층 (222)의 내측벽은 도 8에서 나타낸 바와 같이 테이퍼된다.
여기서, 층 (220)의 전체 두께 (D)에 대한 저 에칭 속도 하위층 (221)의 두께 (d1)의 범위가 드라이 에칭에 중요하다. 즉, 두께 (d1)이 전체 두께 (D)의 5% 내지 20% 범위 내인 것이 바람직한데, 이는 얻어질 수 있는 테이퍼 각이 10°내지 70°의 범위 내이기 때문이다. 이는 저 에칭 속도 하위층 (221) (두께: d1) 및 고 에칭 속도 하위층 (222) (두께: d2)의 관계가 두께 (d1)가 전체 두께 (D=d1+d2)의 5% 내지 20% 범위 내인 조건을 만족하도록 설정되는 것이 바람직하다 것을 의미한다.
만약 저 에칭 속도 하위층 (221)의 두께 (d1)가 전체 두께 (D)의 20%보다 더 크면, 저 에칭 속도 하위층 (221)의 에칭 시간이 너무 길어지고, 따라서, 고 에칭 속도 하위층 (222)의 수평 에칭 양이 너무 많다. 이 경우, 층 (222)의 에칭 프로필이 역 테이퍼 형상일 가능성이 있다.
한편, 두께 (d1)가 전체 두께 (D)의 5%보다 더 작으면, 저 에칭 속도 하위층 (221)의 에칭 시간이 너무 짧고, 따라서, 고 에칭 속도 하위층 (222)의 수평 에칭 양이 불충분하다. 이 경우, 층 (222)의 에칭 프로필이 소정의 테이퍼 각을 갖지 않을 가능성이 있다.
유사하게, 웨트 에칭에 대해서는, 저 에칭 속도 하위층 (221)의 두께 (d1)가 전체 두께 (D)의 50% 내지 90% 범위인 것이 바람직하다. 또한, 테이퍼된 에칭 프로필의 테이퍼 각이 저 에칭 속도 하위층 (221) 및 고 에칭 속도 하위층 (222) 간의 두께 비 (d2/d1), 그의 에칭 속도비, 및 에칭 조건을 변경시킴으로써 제어가능하다.
상기에서 설명한 바와 같이, 향상된 (즉, 고속) 드라이 에칭 조건이 기판 (100)의 제조에서의 드라이 에칭 공정에 적용될 때, 도 1 내지 도 6C에 나타낸 제 1 선행기술 TFT 어레이 기판 (100)에서는, 포토레지스트 마스크 (108)의 향상된 에 칭 속도가 패시베이션층 (106) 및 게이트 절연층 (103)의 향상된 에칭 속도를 따라갈 수 없다. 결과적으로, 패시베이션층 (106)의 에칭 프로필은 직사각형이거나 역 테이퍼 형상일 가능성이 있다. 따라서, 패시베이션층 (106) 상에 배치되고 게이트 층 (102) 또는 드레인 층 (105)에 전기적으로 연결되는 픽셀 전극층 (107)은 분할 또는 절단되는 경향이 있어, LCD 장치의 점 결함 등의 문제가 발생한다.
제 2 선행기술 방법을 패시베이션층 (106)의 제조에 적용할 때, 도 7 및 8에 도시된 제 2 선행기술로는, 패시베이션층 (106)의 전체 두께에 대한 고 에칭 속도 하위층 (조악한 품질을 의미함)의 두께비가 클 수 있다. 그러므로, 패시베이션층 (106) 자체의 보호 기능 (예를 들면, 방습)이 감소한다. 충분한 보호 효과를 얻기 위해, 패시베이션층 (106)의 전체 두께는 증가될 수 있다. 그렇지만, 이 경우, 층 형성 (데포지션) 및 에칭 장치의 처리량이 감소하는 또다른 문제가 발생할 수 있다.
또한, 상기한 바와 같이, 제 2 선행기술은 웨트 에칭에 대한 응용을 기재하는 바, 여기서 저 에칭 속도 하위층 (221)의 두께 (d1)는 전체 두께 (D)의 50% 내지 90% 범위 내로 설정되는 것이 바람직하다. 그렇지만, 웨트 에칭이 사용된다면, 포토레지스트 필름 (108) 및 패시베이션층 (106) 사이의 접착력 (즉, 가까운 접촉)이 부분적으로 또는 전체적으로 불충분할 때, 주입된 에칭 용액에 의한 사이드 에칭으로 인해 포토레지스트 필름 (108) 및 패시베이션층 (106) 사이의 갭으로 컨택트 홀이 확장될 가능성이 있다. 예를 들면, 에칭 용액이 드레인 전극 (105d)의 외측으로 새어나오면, 하지 게이트 절연층 (103)이 에칭되어, 게이트 절연층 (103)으 로부터 드레인층 (105)을 탈접착시킨다.
더나아가, 만약 손상된 영역 (예를 들면, TFT (112)의 채널 영역에 대한 드라이 에칭 공정에서의 플라스마에 의해 발생하는 손상된 영역)이 패시베이션층 (106) 및 게이트 절연층 (103) 사이의 계면에서의 중간 공정을 통해 형성되면, 패시베이션층 (106)의 에칭 프로필은 웨트 에칭이 사용될 때 손상된 영역 내의 사이드 에칭으로 인해 역 테이퍼 형상일 가능성이 있다. 따라서, 패시베이션층 (106) 상에 형성된 전도층 (즉, 픽셀 전극층 (107))은 분할되는 경향이 있다.
근년에, 확장된 기판 크기에 따라, 기존의 웨트 에칭 장치에서의 에칭 균일성 제어가 어려워졌다. 동시에, 불화수소산 (HF)과 같은 액성 약품이 웨트 에칭에 대량으로 사용될 필요가 있을 위험이 있다. 또한, 웨트 에칭에서 얻어질 수 있는 에칭 속도는 드라이 에칭에서의 속도보다 매우 낮아서, 패시베이션층 (106) 및 게이트 절연층 (103)에 대한 에칭에 대해서는 웨트 에치의 사용이 감소하였다.
발명의 요약
본발명은 상기한 문제점 및 최근의 상황을 고려하여 탄생하였다.
본발명의 목적은 패시베이션층 및 게이트 절연층의 에칭 공정에서 에칭 프로필을 조절하는 것을 가능하게 하고, 이에 따라 패시베이션층 상의 전도층이 분할 또는 절단되는 것을 방지하는 TFT, TFT 어레이 기판 및 LCD 장치, 및 이의 제조방법을 제공한다.
상기한 목적 및 특히 언급되지 않은 기타 목적들은 다음의 기술로부터 당업 자에게 명백해질 것이다.
본발명의 제 1 양상에 따르면, 다음을 포함하는 TFT가 제공된다:
각각 절연 기판 상에 또는 전면에 걸쳐서 형성된 게이트층, 게이트 절연층, 반도체층, 드레인층 및 패시베이션층; 및
패시베이션층 상에 형성되고, 최소한 패시베이션층을 투과하는 컨택트 홀을 통해 게이트층 또는 드레인층에 연결된 전도층;
여기서 패시베이션층은 최소한 적층된 제 1 하위층 및 제 2 하위층을 포함하는 다층 구조를 갖고; 여기서 제 1 하위층은 제 2 하위층의 속도보다 더 낮은 에칭 속도를 갖고;
제 1 하위층은 제 2 하위층보다 기판에 더 인접하게 배치되고; 그리고
제 2 하위층은 전도층의 두께 이하의 두께를 가진다.
본발명의 제 1 양상에 따른 TFT에서, 패시베이션층은 최소한 적층된 제 1 하위층 및 제 2 하위층을 포함하는 다층 구조를 갖는다. 제 1 하위층은 제 2 하위층의 속도보다 더 낮은 에칭 속도를 갖고 제 2 하위층보다 기판에 더 인접하게 배치된다. 따라서, 비록 제 1 및 제 2 하위층의 에칭 속도가 마스크 (예를 들면, 페터닝된 포토레지스트 필름)의 에칭 속도보다 크더라도, 제 1 하위층의 속도보다 더 큰 에칭속도를 갖는 제 2 하위층이 사이드-에칭된다. 결과적으로, 제 1 하위층의 에칭 프로필은 테이퍼될 것이다.
더욱이, 제 2 하위층이 두께는 전도층 (예를 들면, 픽셀 전극층)의 두께와 같거나 작기 때문에, 비록 제 2 하위층의 에칭 프로필이 직사각형이거나 역 테이퍼 형상이더라도, 전도층은 분할 또는 절단되지 않을 것이다.
따라서, 패시베이션층 및 게이트 절연층의 에칭 공정에서의 에칭 프로필은 소망하는 대로 제어가능할 수 있다. 그러므로, 패시베이션층 상의 전도층은 분할 또는 절단되는 것이 방지된다.
본발명의 제 1 양상에 따른 TFT의 바람직한 구체예에서, 패시베이션층은 실리콘 니트리드 (SiN)로 제조된다.
본발명의 제 1 양상에 따른 TFT의 또다른 바람직한 구체예에서, SiN으로부터 제조된 패시베이션층의 제 2 하위층의 에칭 속도는 제 1 하위층의 속도의 1.1 배 이상이다.
본발명의 제 1 양상에 따른 TFT의 또다른 바람직한 구체예에서, SiN으로부터 제조된 패시베이션층의 제 2 하위층의, H 원자에 결합된 Si 원자수에 대한 H 원자에 결합된 N 원자수의 비 (N-H/Si-H)는 제 1 하위층의 비의 2.3 배 이상이다.
본발명의 제 1 양상에 따른 TFT의 또다른 바람직한 구체예에서, SiN으로부터 제조된 패시베이션층의 제 2 하위층의, Si에 대한 N의 조성비 (N/Si 비)는 제 1 하위층의 비의 1.7 배 이상이다.
본발명의 제 1 양상에 따른 TFT의 또다른 바람직한 구체예에서, 기판은 투명한 절연 재료로부터 제조되고, 게이트 절연층은 SiN으로부터 제조되고, 전도층은 인듐 주석 산화물 (ITO)로부터 제조되고, 게이트층은 최소한 하나의 금속 또는 합금 하위층을 포함하는 단일 또는 다층 구조를 갖고, 드레인층은 최소한 하나의 금속 또는 합금 하위층을 포함하는 단일 또는 다층 구조를 갖는다.
본발명의 제 2 양상에 따르면, TFT 어레이 기판이 제공된다. 이 기판은 본발명의 제 1 양상에 따른 TFT를 포함한다.
본발명의 제 3 양상에 따르면, LCD 장치가 제공된다. 이 장치는 본발명의 제 2 양상에 따른 TFT 어레이 기판을 포함한다.
본발명의 제 4 양상에 따르면, TFT의 제조방법이 제공되는데, 여기서 TFT는 다음을 포함한다:
각각 절연 기판 상에 또는 전면에 걸쳐 형성된, 게이트층, 게이트 절연층, 반도체층, 드레인층 및 패시베이션층; 및
패시베이션층 상에 형성되고, 최소한 패시베이션층을 투과하는 컨택트 홀을 통해 게이트층 또는 드레인층에 연결된 전도층.
이 방법은 다음 단계들을 포함한다:
기판 상에 패시베이션층의 제 1 하위층을 형성하는 단계;
제 1 하위층 상에 패시베이션층의 제 2 하위층을 형성하고, 제 2 하위층은 제 1 하위층의 에칭 속도보다 더 높은 에칭 속도를 갖는 단계;
마스크를 사용하여 제 2 하위층 및 제 1 하위층을 선택적으로 에칭함으로써 최소한 패시베이션층을 투과하는 컨택트 홀을 형성하는 단계; 및
컨택트홀을 커버하는 전도층을 형성함으로써 컨택트 홀을 통해 게이트층 또는 드레인층과 전도층을 컨택트시키는 단계;
여기서 제 2 하위층은 전도층의 두께 이하의 두께를 갖는다.
본발명의 제 4 양상에 따른 TFT 제조방법에서, 제 1 하위층은 기판의 전면에 걸쳐 형성되고, 이후 제 1 하위층의 에칭 속도보다 더 높은 에칭 속도를 갖는 제 2 하위층이 제 1 하위층 상에 형성된다. 따라서, 패시베이션층은 최소한 적층된 제 1 하위층 및 제 2 하위층을 포함하는 다층 구조를 갖는다. 이후, 제 2 하위층과 제 1 하위층은 마스크를 사용하여 선택적으로 에칭되어, 최소한 패시베이션층을 투과하는 컨택트 홀을 형성한다. 그러므로, 비록 제 1 및 제 2 하위층의 에칭 속도가 마스크 (예를 들면, 패터닝된 포토레지스트 필름)의 에칭 속도보다 크더라도, 제 1 하위층의 에칭속도보다 더 큰 에칭 속도를 갖는 제 2 하위층은 이 에칭 단계에서 사이드-에칭된다. 결과적으로, 제 1 하위층의 에칭 프로필은 테이퍼된다.
계속하여, 전도층은 컨택트 홀을 커버하도록 형성되어, 컨택트홀을 통해 전도층을 게이트층 또는 드레인과을 접촉시킨다. 제 2 하위층은 전도층의 두께 이하의 두께를 갖는다. 그러므로, 비록 제 2 하위층의 에칭 프로필이 상기 에칭 단계에서 직사각형 또는 역 테이퍼 형상이더라도, 전도층은 분할되거나 절단되지 않을 것이다.
따라서, 패시베이션층 및 게이트 절연층의 에칭 공정에서 에칭 프로필은 소망하는 대로 제어가능하다. 그러므로, 패시베이션층 상의 전도층은 분할 또는 절단되는 것이 방지된다.
본발명의 제 4 양상에 따른 방법의 바람직한 구체예에서, 패시베이션층이 실리콘 니트리드 (SiN)에 의해 형성된다.
본발명의 제 4 양상에 따른 방법의 또다른 바람직한 구체예에서, 제 2 하위층 및 제 1 하위층의 선택적 에칭 단계에서, SiN으로 제조된 패시베이션층의 제 2 하위층의 에칭 속도는 제 1 하위층의 1.1배 이상이다.
본발명의 제 4 양상에 따른 방법의 또다른 바람직한 구체예에서, SiN으로부터 제조된 패시베이션층의 제 2 하위층의, H 원자에 결합된 Si 원자수에 대한 H 원자에 결합된 N 원자수의 비 (N-H/Si-H)는 제 1 하위층의 비의 2.3 배 이상이다.
본발명의 제 4 양상에 따른 방법의 또다른 바람직한 구체예에서, SiN으로부터 제조된 패시베이션층의 제 2 하위층의, Si에 대한 N의 비 (N/Si 비)의 조성은 제 1 하위층의 비의 1.7 배 이상이다.
본발명의 제 4 양상에 따른 방법의 또다른 바람직한 구체예에서, SiN으로부터 제조된 패시베이션층의 제 1 하위층 및 2 하위층은 동일 챔버 내에서 형성된다.
본발명의 제 4 양상에 따른 방법의 또다른 바람직한 구체예에서, SiN으로부터 제조된 패시베이션층의 제 1 하위층 및 2 하위층은 복수의 챔버 내에서 형성된다.
본발명의 제 4 양상에 따른 방법의 또다른 바람직한 구체예에서, 패시베이션층의 제 1 하위층 및 2 하위층의 선택적 에칭의 단계는 드라이 에칭에 의해 수행된다.
본발명의 제 4 양상에 따른 방법의 또다른 바람직한 구체예에서, SiN으로부터 제조된 패시베이션층의 에칭 속도는, SiN으로부터 제조된 패시베이션층을 선택적으로 에칭하는 단계에서, 마스크의 에칭 속도보다 1.1 배 이상이다.
본발명의 제 4 양상에 따른 방법의 또다른 바람직한 구체예에서, SiN으로부터 제조된 패시베이션층의 에칭 속도는 플라스마-향상 화학증착 (CVD) 공정에 대한 반응 가스의 유속을 조절함으로써 제어된다.
본발명의 제 5 양상에 따르면, TFT 어레이 기판의 제조방법이 제공된다. 이 방법은 본발명의 제 4 양상에 따른 TFT 제조방법을 사용한다.
본발명의 제 6 양상에 따르면, LCD 장치의 제조방법이 제공된다. 이 방법은 본발명의 제 5 양상에 따른 TFT 어레이 기판의 제조방법을 사용한다.
바람직한 구체예에 대한 상세한 설명
본발명의 바람직한 구체예는 첨부된 도면을 참조하여 아래에 상세히 기술된다.
제 1 구체예
도 9는 본발명의 제 1 구체예에 따른 LCD 장치의 TFT 어레이 기판 (10)의 구조를 도식적으로 나타낸다. 도 13은 제 1 구체예에 따른 기판 (10)의 평면도를 도식적으로 나타내는 바, 도 1과 실질적으로 같다.
도 9 및 13에 도시된 바와 같이, 패터닝된 전도성 게이트층 (2)이 투명 절연판 (1) (예를 들면, 유리판) 상에 형성된다. 게이트층 (2)은 게이트 라인, 게이트 전극 (2a) 및 게이트 터미널을 형성하는데 사용된다. 게이트층 (2) (즉, 게이트 전극 (2a)) 상에, 게이트 절연층 (3)이 형성되어 게이트 전극 (2a)을 커버한다. 섬 (island)-형태 반도체층 (4)이 절연층 (3) 상에 형성되어 상응하는 게이트 전극 (2a)과 겹쳐진다. 반도체층 (4) 상에, 패터닝된 전도성 드레인 층 (5)이 형성된다. 드레인층 (5)는 드레인 라인, 드레인 전극 (5d), 소스 전극 (5s) 및 드레인 터미널을 형성하는데 사용된다. 드레인층 (5) 상에, 패시베이션층 (60)이 형성되 어 하지 층상 구조물을 보호한다. 패시베이션층 (60) 상에, 전도층으로서 픽셀 전극층 (7)이 형성된다. 픽셀 전극층 (7)은 픽셀 전극 (7a), 게이트 터미널 섹션 (11) 내의 게이트 터미널 및 드레인 터미널 섹션 (13) 내의 드레인 터미널을 형성하는데 사용된다.
드레인층 (5)의 소스 전극 (5s)는 컨택트 홀 섹션 (9) 내에 제공된, 상응하는 컨택트 홀 (9a)을 통해 상응하는 픽셀 전극층 (7a)에 각각 연결된다. 컨택트 홀 (9a)은 도 12B에 도시된 바와 같이, 선택적으로 패시베이션층 (60)을 제거함으로써 패시베이션층 (60)을 투과하도록 형성된다.
게이트 터미널 섹션 (11) 내에서, 패시베이션층 (60) 및 게이트 절연층 (3)은 선택적으로 제거되어 도 12A에 도시된 바와 같이 게이트층 (2) (즉, 게이트 터미널)을 노출시키면서 컨택트 홀 (14)을 형성한다. 패시베이션층 (60) 상에 위치하는 전도층 (7) (즉, 픽셀 전극층)은 각각의 컨택트 홀 (14)을 통해 하지 게이트층 (2)에 접촉한다. 전도층 (7)은 외부 터미널 (미도시됨)에 연결된다.
드레인 터미널 섹션 (13) 내에서, 패시베이션층 (60)은 선택적으로 제거되어 도 12C에 도시된 바와 같이 드레인층 (5) (즉, 드레인 터미널)을 노출시키면서 컨택트 홀 (15)을 형성한다. 패시베이션층 (60) 상에 위치하는 전도층 (7) (즉, 픽셀 전극층)은 각각의 컨택트 홀 (15)을 통해 하지 드레인층 (5)에 접촉한다. 전도층 (7)은 외부 터미널 (미도시됨)에 연결된다.
TFT (12)는 도 9에 도시된 바와 같이, 상응하는 섬-형태 반도체층 (4)와 겹쳐지도록 형성된다. 각 TFT (12)는 게이트층 (2)에 의해 형성된 게이트 전극 (2a), 드레인층 (5)에 의해 형성된 드레인전극 (5d), 및 드레인층 (5)에 의해 형성된 소스 전극 (5s)를 포함한다.
패시베이션층 (60)은 저 에칭 속도 제 1 하위층 (61) 및 고 에칭 속도 제 2 하위층 (62)을 포함하는 2층 구조를 갖는다. 이하에서, 제 1 하위층 (61)은 저 에칭 속도 하위층으로 명명하고, 제 2 하위층 (62)은 고 에칭 속도 하위층으로 명명될 수 있다.
고 에칭 속도 하위층 (62)의 두께는 픽셀 전극층 (7)의 두께와 같거나 작다. 여기서,저 에칭 속도 하위층 (61)과 고 에칭 속도 하위층 (62)은 동일한 재료, 예를 들면 실리콘 니트리드 (SiN)로 제조된다.
TFT (12)에서, 패시베이션층 (60)은 판 (1)에 근접하게 배치된 저 에칭 속도 하위층 (61) (즉, 제 1 하위층), 및 기판 (10)의 표면에 인접하게 배치된, 다시 말하면 판 (1)으로부터 멀리 배치된 고 에칭 속도 하위층 (62) (즉, 제 2 하위층)에 의해 형성된다. 그러므로, 패시베이션층 (60) 및 하지 게이트 절연층 (3)의 에칭 프로필은 소망하는 대로 제어될 수 있다.
더욱이, 패시베이션층 (60)의 상부에 배치된 고 에칭 속도 하위층 (62)의 두께는 상부 픽셀 전극층 (7)의 두께와 같거나 작다. 그러므로, 고 에칭 속도 하위층 (62)의 에칭 프로필이 직사각형 (즉, 수직) 또는 역 테이퍼 형상이더라도, 상부 픽셀 전극층 (7)은 분할 또는 절단되는 것이 방지된다.
또한, 가장 조악한 재료인 고 에칭 속도 하위층 (62)은 패시베이션층 (60)의 상부에 배치된다. 층 (62)의 두께는 상부 픽셀 전극층 (7)의 두께와 같거나 작다. 그러므로, 전체적인 패시베이션층 (60)의 보호 기능 (예를 들면, 방습)이 감소되는 것이 방지된다.
패시베이션층 (60)의 고 에칭 속도 하위층 (62) (즉, 제 2 하위층)의 에칭 속도는 저 에칭 속도 하위층 (61) (즉, 제 1 하위층)의 에칭 속도의 1.1배 이상이면 충분하다. 고 에칭 속도 하위층 (62)의, H 원자에 결합된 Si 원자수에 대한 H 원자에 결합된 N 원자수의 비 (N-H/Si-H)는 제 1 하위층의 N-H/Si-H 비의 2.3 배 이상이면 충분하다. 고 에칭 속도 하위층 (62)의, Si에 대한 N의 조성비 (즉, N/Si 비)는 저 에칭 속도 하위층 (61)의 N/Si 비의 1.7 배 이상이다.
본발명의 제 1 구체예에 따른 TFT 어레이 기판 (10)은 상기한 구조를 갖는 TFT (12)를 포함한다고 말할 수 있다. 본발명의 제 1 구체예에 따른 LCD 장치는 TFT 어레이 기판 (10)을 포함한다.
본발명의 제 1 구체예에 따른 TFT (12)에서, 상기한 바와 같이, 패시베이션층 (60)은 최소한 적층된 고 에칭 속도 하위층 (62) 및 저 에칭 속도 하위층 (61)을 포함하는 2층 구조를 갖는다. 제 1 하위층 (61)은 제 2 하위층 (62)보다 낮은 에칭 속도를 갖고, 제 2 하위층 (62)보다 판(10)에 더 근접하게 배치된다. 제 2 하위층 (62)은 픽셀 전극층 (7) (즉, 전도층)의 두께 이상의 두께를 갖는다.
따라서, 패시베이션층 (60) 및 게이트 절연층 (3)의 드라이 에칭 공정에서 에칭 프로필은 소망한 대로 제어가능하다. 실제적으로 말해서, 저 에칭 속도 하위층 (61)의 에칭 프로필은 고 에칭 속도 하위층 (62)의 사이드 에칭으로 인해 테이퍼된다. 결과적으로, 에칭 속도는 패시베이션층 (60)의 드라이 에칭 공정에서의 에칭 조건을 변경시킴으로써 상승될 수 있어서 에칭 장치의 생산 용량을 향상시킨다. 그렇다면, 패시베이션층 (60) 상의 픽셀 전극층 (7)은 분할 및 절단이 방지된다.
이 경우, 비록 패시베이션층 (60) 및 게이트 절연층 (3)의 에칭 속도가 포토레지스트 필름 (8)의 에칭 속도보다 크더라도, 저 에칭 속도 하위층 (61)의 에칭 프로필은 고 에칭 속도 하위층 (62)의 사이드 에칭으로 인해 테이퍼될 수 있을 것이다.
비록 패시베이션층 (60)은 고 에칭 속도 하위층 (62) 및 저 에칭 속도 하위층 (61)을 포함하는 2층 구조를 갖지만, 본발명이 이 구조에 한정되는 것은 아니다. 본발명에 대해, (i) 패시베이션층 (60)은 두 개 이상의 하위층 (예를 들면, 제 1 하위층 (61) 및 제 2 하위층 (62))을 포함하는 다층구조를 갖고, (ii) 하위층의 에칭 속도는 층 (60)의 상부에 배치된 상부 하위층 (예를 들면, 제 2 하위층 (62))으로부터 하부에 배치된 하부 하위층 (예를 들면, 제 1 하위층 (61))까지 감소하고, (iii) 상부 하위층 (예를 들면, 제 2 하위층 (62)) 다음의 패시베이션층 (60)의 다음 하위층 (예를 들면, 제 1 하위층 (61))의 에칭 속도는 상부 하위층의 에칭속도의 1.1 배 이상이고, (iv) 상부 하위층 (예를 들면, 제 2 하위층 (62))이 픽셀 전극층 (7)의 두께 이상의 두께를 갖는다면 충분하다.
다음, 본발명의 제 1 구체예에 따른 TFT 어레이 기판 (10)의 제조방법을 도 10A 내지 10C 내지 도 12A 내지 12C를 참조로 하여 이하에서 설명한다. 도 10A 내지 10C는 패시베이션층 (60) 및 게이트 절연층 (3)의 에칭 이전의 상태를 나타낸 다. 도 11A 내지 11C는 패시베이션층 (60) 및 게이트 절연층 (3)의 에칭 이후의 상태를 나타낸다. 도 12A 내지 12C는 픽셀 전극층 (7)의 형성 이후의 상태를 나타낸다.
일단, 알루미늄 (Al) 층 및 몰리브데늄 (Mo) 층이 스퍼터링에 의해 투명 절연판 (예를 들면, 유리판) 상에 이 순서로 형성된다. 이후, 인산 (H3PO4), 질산 (HNO3) 및 초산 (CH3COOH)의 혼합물을 사용한 포토리소그래피 공정 및 웨트 에칭 공정에 의해, Al 층 및 Mo 층이 선택적으로 에칭되고, 이에 의해 판 (1) 상에 패터닝된 게이트층 (2)을 형성한다. 게이트층 (2)은 게이트 라인, 게이트 전극 (2a) 및 게이트 터미널을 포함한다.
따라서, 플라스마-향상 CVD에 의해, 게이트 절연층 (3)에 대한 SiN 층, 무정형 실리콘 (a-Si) 층, 인 (P)으로 도핑된 n-형 a-Si 층 (n+ a-Si)이 이 순서대로 판 (1) 상에 형성된다. 이후, 포토리소그래피 공정 및 할로겐화 불소를 사용한 드라이 에칭 공정에 의해, n* a-Si 층 및 a-Si 층이 선택적으로 에칭되고, 이에 의해 SiN으로 제조된 게이트 절연층 (3) 상의 적층된 n+ a-Si 층 및 a-Si 층에 의해 섬-형태 반도체층 (4)을 형성한다.
다음, 인듐 주석 산화물 (ITO) 층이 스퍼터링에 의해 형성된다. 이후, H3PO4, HNO3 및 CH3COOH의 혼합물을 사용한 포토리소그래피 공정 및 웨트 에칭 공정에 의해, ITO 층은 선택적으로 에칭되어, 패터닝된 드레인층 (4)을 형성한다. 드레인층 (4)은 드레인 라인, 드레인 전극 (5d), 소스 전극 (5s) 및 드레인 터미널을 포함한다. 계속해서, 할로겐화 불소를 사용한 드라이 에칭 공정에 의해, n+ a-Si 층이 드레인 전극 (5d) 및 소스 전극 (5s) 사이에서 선택적으로 제거되어, 채널 영역을 형성한다.
다음, 도 10A 내지 10C에 도시된 바와 같이, 플라스마-향상 CVD에 의해, 저 에칭 속도 하위층 (61) (즉, 제 1 하위층) 및 고 에칭 속도 하위층 (62) (즉, 제 2 하위층)이 게이트 절연층 (3) 상에 이 순서대로 SiN에 의해 형성되어 반도체층 (4) 및 드레인층 (5)을 커버한다. 이후, 도 11A 내지 11C에 도시된 바와 같이, 포토리소그래피 공정 및 할로겐화 불소를 사용한 드라이 에칭 공정에 의해, 저 에칭 속도 하위층 (61) 및 고 에칭 속도 하위층 (62)가 선택적으로 에칭되어, 게이트 터미널 섹션 (11), 컨택트 홀 섹션 (9) 및 드레인 터미널 섹션 (13) 내에서 컨택트 홀 (14, 9a 및 15)을 각각 형성한다. 게이트 터미널 섹션 (11) 내에서, 하지 게이트 층 (2)은 컨택트 홀 (14)을 통해 노출된다. 컨택트 홀 섹션 (9)에서, 하지 드레인층 (5)은 컨택트 홀 (9a)을 통해 노출된다. 드레인 터미널 섹션 (13) 내에서, 하지 드레인층 (5)은 컨택트 홀 (15)을 통해 노출된다.
여기서, 패시베이션층 (60)은 저 에칭 속도 하위층 (61)(즉, 제 1 하위층) 및 고 에칭 속도 하위층 (62) (즉, 제 2 하위층)에 의해 형성된다. 그러므로, 비록 SiN으로 제조된 하위층들 (61, 62)의 에칭 속도가 포토레지스트 필름 (8)의 에칭 속도보다 크더라도, 고 에칭 속도 하위층 (62)은 사이드 에칭되고, 결과적으로 저 에칭 속도 하위층 (61)의 에칭 프로필은 도 11A 내지 11C에 도시된 바와 같이 테이퍼된다.
더욱이, 고 에칭 속도 하위층 (62)의 두께는 픽셀 전극층 (7)의 두께와 같거나 작다. 그러므로, 비록 고 에칭 속도 하위층 (62)의 에칭 프로필이 직사각형이거나 역 테이퍼 형상이더라도, 픽셀 전극층 (7)은 분할 또는 절단되지 않을 것이다.
각각 비적층된 상태로 별도로 측정된, 저 에칭 속도 하위층 (61)의 에칭 속도에 대한 고 에칭 속도 하위층 (62)의 에칭 속도의 비가 1보다 큰 경우, 저 에칭 속도 하위층 (61)의 에칭 속도는 고 에칭 속도 하위층 (62)에 의한 식각제 소비로 인해 감소하고, 그러므로, 유효 에칭 속도 비가 증가한다. 그러므로, 본발명에 대해, 고 에칭 속도 하위층 (62)의 에칭 속도는 저 에칭 속도 하위층 (61)의 에칭 속도의 1.1 배 이상이면 충분하다.
상기와 같이, SiN으로 제조된 패시베이션층 (60)의 제 1 하위층 (61) 및 제 2 하위층 (62)의 에칭 속도 제어는 하위층 (61, 62) 형성을 위한 플라즈마-향상 CVD 공정에서 반응 가스로서 실란 (SiH4) 가스의 유속을 조정함으로써 실현될 수 있다. 예를 들면, 만약 SiH4의 유속이 100%에서 90%로 감소되면, 제 1 하위층 (61) 및 제 2 하위층 (62)의 에칭 속도는 1.1 배까지 증가한다. 만약 SiH4의 유속이 100%에서 60%로 감소되면, 하위층 (61, 62)의 에칭 속도는 1.4 배까지 증가한다. 이들 두 경우, 증착된 하위층 (61, 62)의 품질 차이는 푸리에 변환 적외선분광기 (Fourier Transform-Infrared Spectroscope, FT-IR)을 사용하여 관찰되거나 검사될 수 있다.
특히, 제 1 하위층 (61) 및 제 2 하위층 (62)의 에칭 속도비가 1.1 (다시 말하면, 고 에칭 속도 하위층 (62)의 에칭속도가 저 에칭 속도 하위층 (61)의 에칭속도의 1.1 배)이면, 고 에칭 속도 하위층 (62)의 H 원자에 결합된 Si 원자수 (Si-H)에 대한 H 원자에 결합된 N 원자수 (N-H)의 비 (N-H/Si-H)는 저 에칭 속도 하위층 (61)의 비의 2.3 배이다. 유사하게, 하위층 (61, 62)의 에칭 속도비가 1.4인 경우, 고 에칭 속도 하위층 (62)의 H 원자에 결합된 Si 원자수에 대한 H 원자에 결합된 N 원자수의 비 (N-H/Si-H)는 저 에칭 속도 하위층 (61)의 비의 6.2 배이다.
결과적으로, 하위층 (61, 62)의 에칭 속도비가 1.1인 경우, 고 에칭 속도 하위층 (62)의, Si에 대한 N의 조성비 (N/Si 비)는 저 에칭 속도 하위층 (61)의 N/Si 비의 1.7 배이다. 유사하게, 하위층 (61, 62)의 에칭 속도비가 1.4인 경우, 고 에칭 속도 하위층 (62)의, Si에 대한 N의 조성비 (N/Si 비)는 저 에칭 속도 하위층 (61)의 N/Si 비의 4.6 배이다. 여기서, 패시베이션층 (60) (즉, 하위층 (61, 62)) 의 H-원자 종결의 가능성은 변하지 않는다고 추정된다.
계속하여, 픽셀 전극층 (7)을 형성하기 위해, ITO 층이 스퍼터링에 의해 패시베이션층 (60) (즉, 제 2 하위층 (62)) 상에 형성되고, 이후, ITO 층은 포토리소그래피 공정 및 염화수소산 (HCl) 및 질산 (NO3)의 혼합물을 사용한 웨트 에칭 공정에 의해 선택적으로 에칭된다. 따라서, 도 12A 내지 12C에 도시된 바와 같이, 픽셀 전극층 (7)은 게이트 터미널 섹션 (11), 컨택트 홀 섹션 (9) 및 드레인 터미널 섹션 (13) 내 분할 또는 절단 없이 패시베이션층 (60) 상에 형성된다.
상기 공정 단계를 통해, 본발명의 제 1 구체예에 따른 TFT 어레이 기판 (10)이 제조된다.
제 2 구체예
도 14는 본발명의 제 2 구체예에 따른 LCD 장치의 TFT 어레이 기판 (10a)의 구조를 도식적으로 나타낸다. 기판 (10a)의 구조는 패시베이션층 (60a)이 제 1, 제 2 및 제 3 하위층 (61a, 62a 및 62a)을 포함하는 3층 구조를 갖는다는 점을 제외하고 도 9 및 13의 기판 (10)의 구조와 같다. 따라서, 제 2 구체예의 기판 (10a)에 대한 설명은 제 1 구체예에서의 참조기호와 같은 참조기호를 부침으로써 여기서는 생략한다.
제 3 하위층 (63a)의 에칭속도가 최고이고, 제 1 하위층 (61a)의 에칭 속도가 최저이다. 제 2 하위층 (62a)의 에칭 속도는 중간이다. 따라서, 하위층 (61a, 62a 및 62a)의 에칭 속도는 층 (60a)의 상부에 배치된 상부 하위층 (즉, 제 3 하위층 (63a))으로부터 하부에 배치된 하부 하위층 (즉, 제 1 하위층 (61a))까지 감소한다.
상부 하위층 (즉, 제 3 하위층 (63a)) 다음의 패시베이션층 (60a)의 다음 하위층 (즉, 제 2 하위층 (62a))의 에칭 속도는 상부 하위층의 에칭 속도의 1.1 배 이상이다.
상부 하위층 (즉, 제 3 하위층 (63a))은 픽셀 전극층 (7)의 두께 이상의 두께를 갖는다.
제 2 구체예에 따른 TFT 어레이 기판에서, 제 1 구체예의 장점과 같은 장점 들이 얻어질 수 있음은 명백하다.
기타 구체예
상기한 제 1 및 제 2 구체예는 본발명의 구체화된 예이기 때문에, 본발명이 이들 구체예 및 이들의 변형에 제한되는 것이 아님은 말할 필요도 없다. 이들 구체예 및 이들의 변형에 대해 어떠한 기타 변경도 적용될 수 있다.
예를 들면, 본발명의 제 1 및 제 2 구체예에서, 패시베이션층이 적층된 두 개 또는 세 개의 하위층에 의해 형성된다. 그렇지만, 본발명은 이들 구조에 한정되는 것이 아니다. 만약 하위층의 에칭 속도가 패시베이션층의 상부에 배치된 상부 하위층으로부터 하부에 배치된 하부 하위층까지 감소하고, 상부 하위층이 픽셀 전극층 (7)의 두께 이상의 두께를 갖는다면, 패시베이션층은 적층된 세 개 이상의 하위층에 의해 형성될 수 있다.
상기 구체예에서, 게이트층은 적층된 Mo 및 Al 층에 의해 형성되고, 드레인층은 Mo 층에 의해 형성된다. 그렇지만, 본발명은 이 경우에만 한정되지 않는다. 각 게이트층 및 드레인층은 Al, Ti, Cr, Cu, Mo, Ag, Ta 및 W 같은 금속 또는 이들의 합금에 의해 형성될 수 있다.
상기 구체예에서, 비록 픽셀 전극층이 ITO에 의해 형성되더라도, 본발명이 이에 한정되지는 않는다. 투과형 LCD 장치에 대해, 픽셀 전극층은 인듐 산화물 및 아연의 합금 (IZnO), 주석 산화물 (SnO2), 및 아연 산화물 (ZnO)로 구성된 군으로부터 선택된 적어도 하나에 의해 형성될 수 있다. 반사형 LCD 장치에 대해, 픽셀 전 극층은 Al, Ag 및 이들의 합금으로 구성된 군으로부터 선택된 적어도 하나에 의해 형성될 수 있다. 반투과형 LCD 장치에 대해, 픽셀 전극층은 이들 두 군으로부터 선택된 적어도 하나에 의해 형성될 수 있다.
상기 구체예에서, TFT 어레이 기판은 5가지 포토리소그래피 공정에 의해 제조된다. 그렇지만, 예를 들면 반도체층 및 드레인층을 형성하는 공정은 하프톤 (halftone) 마스크를 사용한 단일 포토리소그래피 공정에 의해 수행될 수 있다. 그렇다면, TFT 어레이 기판은 4가지 포토리소그래피 공정에 의해 제조된다. 이런 식으로, 포토리소그래피 공정의 횟수는 가변적이다.
TFT의 타입이나 구조는 도 9 내지 14에 도시된 상기 구조에 한정되지 않는다. TFT는 어떠한 타입이나 구조를 가질 수 있다.
본발명의 바람직한 형태가 기술되었지만, 본발명의 사상을 벗어나지 않는 범위 내에서의 변경은 당업자에게 명백한 것으로 이해되어야만 한다. 그러므로, 본발명의 범위는 다음의 청구항에 의해서만 정해진다.
박막 트랜지스터는 (각각 절연 기판 상에 또는 전면에 걸쳐서 형성된) 게이트층, 게이트 절연층, 반도체층, 드레인층 및 패시베이션층; 및 패시베이션층 상에 형성된 전도층을 포함한다. 전도층은 최소한 패시베이션층을 투과하는 컨택트 홀을 통해 게이트층 또는 드레인층에 연결된다. 패시베이션층은 최소한 적층된 제 1 하위층 및 제 2 하위층을 포함하는 다층 구조를 갖고, 여기서 제 1 하위층은 제 2 하위층의 속도보다 더 낮은 에칭 속도를 갖는다. 제 1 하위층은 제 2 하위층보다 기판에 더 인접하게 배치된다. 제 2 하위층은 전도층의 두께 이하의 두께를 가진다. 패시베이션층 및 하지 게이트 절연층의 모양 및 구성은 에칭 공정에서 양호하게 제어가능하고, 패시베이션층 상에 형성된 전도층은 분할이 방지된다.

Claims (20)

  1. 각각 절연 기판 상에 또는 전면에 걸쳐서 형성된, 게이트층, 게이트 절연층, 반도체층, 드레인층 및 패시베이션층; 및
    패시베이션층 상에 형성되고, 최소한 패시베이션층을 투과하는 컨택트 홀을 통해 게이트층 또는 드레인층에 연결된 전도층을 포함하고;
    여기서 패시베이션층은 최소한 적층된 제 1 하위층 및 제 2 하위층을 포함하는 다층 구조를 갖고, 여기서 제 1 하위층은 제 2 하위층의 속도보다 더 낮은 에칭 속도를 갖고;
    제 1 하위층은 제 2 하위층보다 기판에 더 인접하게 배치되고; 및
    제 2 하위층은 전도층의 두께 이하의 두께를 갖는 박막 트랜지스터.
  2. 제 1항에 있어서, 패시베이션층이 실리콘 니트리드 (SiN)로 제조되는 박막 트랜지스터.
  3. 제 2항에 있어서, SiN으로 제조된 패시베이션층의 제 2 하위층의 에칭 속도는 제 1 하위층의 에칭 속도의 1.1 배 이상인 박막 트랜지스터.
  4. 제 2항에 있어서, SiN으로 제조된 패시베이션층의 제 2 하위층의, H 원자에 결합된 Si 원자수에 대한 H 원자에 결합된 N 원자수의 비 (N-H/Si-H)는 제 1 하위 층의 비의 2.3 배 이상인 박막 트랜지스터.
  5. 제 2항에 있어서, SiN으로 제조된 패시베이션층의 제 2 하위층의, Si에 대한 N의 조성비 (N/Si 비)는 제 1 하위층의 비의 1.7 배 이상인 박막 트랜지스터.
  6. 제 1항에 있어서, 기판은 투명한 절연 재료로부터 제조되고, 게이트 절연층은 SiN으로부터 제조되고, 전도층은 인듐 주석 산화물 (ITO)로부터 제조되고, 게이트층은 최소한 하나의 금속 또는 합금 하위층을 포함하는 단일 또는 다층 구조를 갖고, 드레인층은 최소한 하나의 금속 또는 합금 하위층을 포함하는 단일 또는 다층 구조를 갖는 박막 트랜지스터.
  7. 제 1항에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판.
  8. 제 7항에 따른 박막 트랜지스터 기판을 포함하는 액정 디스플레이 장치.
  9. 각각 절연 기판 상에 또는 전면에 걸쳐 형성된, 게이트층, 게이트 절연층, 반도체층, 드레인층 및 패시베이션층; 및
    패시베이션층 상에 형성되고, 최소한 패시베이션층을 투과하는 컨택트 홀을 통해 게이트층 또는 드레인층에 연결된 전도층을 포함하는 박막 트랜지스터의 제조방법으로서, 다음 단계들을 포함하는 방법:
    기판의 전면에 걸쳐 패시베이션층의 제 1 하위층을 형성하는 단계;
    제 1 하위층 상에 패시베이션층의 제 2 하위층을 형성하고, 제 2 하위층은 제 1 하위층의 에칭 속도보다 더 높은 에칭 속도를 갖는 단계;
    마스크를 사용하여 제 2 하위층 및 제 1 하위층을 선택적으로 에칭함으로써 최소한 패시베이션층을 투과하는 컨택트 홀을 형성하는 단계; 및
    컨택트홀을 커버하는 전도층을 형성함으로써 컨택트 홀을 통해 전도층을 게이트층 또는 드레인층과 접촉시키는 단계;
    여기서 제 2 하위층은 전도층의 두께 이하의 두께를 갖는다.
  10. 제 9항에 있어서, 패시베이션층이 실리콘 니트리드 (SiN)에 의해 형성되는 방법.
  11. 제 10항에 있어서, 제 2 하위층 및 제 1 하위층을 선택적으로 에칭하는 단계에서, SiN으로 제조된 패시베이션층의 제 2 하위층의 에칭 속도는 제 1 하위층의 에칭 속도의 1.1 배 이상인 방법.
  12. 제 10항에 있어서, SiN으로 제조된 패시베이션층의 제 2 하위층의, H 원자에 결합된 Si 원자수에 대한 H 원자에 결합된 N 원자수의 비 (N-H/Si-H)는 제 1 하위층의 비의 2.3 배 이상인 방법.
  13. 제 10항에 있어서, SiN으로 제조된 패시베이션층의 제 2 하위층의, Si에 대한 N의 조성비 (N/Si 비)는 제 1 하위층의 비의 1.7 배 이상인 방법.
  14. 제 10항에 있어서, SiN으로 제조된 패시베이션층의 제 1 하위층 및 제 2 하위층은 동일 챔버 내에서 형성되는 방법.
  15. 제 10항에 있어서, SiN으로 제조된 패시베이션층의 제 1 하위층 및 제 2 하위층은 복수의 챔버 내에서 형성되는 방법.
  16. 제 10항에 있어서, 패시베이션층의 제 1 하위층 및 제 2 하위층을 선택적으로 에칭하는 단계는 드라이 에칭에 의해 수행되는 방법.
  17. 제 10항에 있어서, SiN으로 제조된 패시베이션층의 선택적 에칭 단계에서, SiN으로 제조된 패시베이션층의 에칭 속도는 마스크의 에칭 속도의 1.1 배 이상인 방법.
  18. 제 10항에 있어서, SiN으로 제조된 패시베이션층의 에칭 속도는 플라스마-향상 화학증착 (CVD) 공정에 대한 반응 가스의 유속을 조절함으로써 제어되는 방법.
  19. 제 9항에 따른 박막 트랜지스터의 제조방법을 사용하는 박막 트랜지스터 어 레이 기판의 제조방법.
  20. 제 19항에 따른 박막 트랜지스터 어레이 기판의 제조방법을 사용하는 액정 디스플레이 장치의 제조방법.
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