KR20070002666A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 비트라인 형성을 위한 텅스텐 식각공정시에 아르곤가스를 추가하여 식각공정을 2단계로 나누어 진행함으로써, 비트라인간의 간격을 증가시켜 소자 특성을 개선하고 추후 진행되는 스토리지 노드 콘택형을 용이하게 하는 기술을 개시한다. 이를 위해, 본 발명은 게이트전극이 구비된 반도체 기판상에 층간절연막을 형성하고 이를 통하여 하부 구조물에 접속되는 텅스텐층을 형성한 후 그 상부에 하드마스크 질화막, 및 포토레지스트 패턴을 순차적으로 형성한 후, 포토레지스트 패턴을 마스크로하여 하드마스크 질화막의 일부를 식각하여 하드마스크 질화막 패턴을 형성하고, 텅스텐층의 일부를 노출시키고, 포토레지스트 패턴을 마스크로하여 텅스텐층의 노출부위의 상단 모서리부분의 일부를 식각한 후, 포토레지스트 패턴을 마스크로하여 노출된 텅스텐층을 식각하여, 하드마스크 패턴의 너비보다 작은 너비를 갖는 비트라인을 형성하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Manufacturing method of semiconductor device}

도 1a 내지 도 1c는 종래의 기술에 따른 반도체 소자의 공정 단면도.

도 2는 종래의 기술에 따른 반도체 소자의 문제점을 설명하는 사진.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 공정 단면도.

도 4a 내지 도 4e는 도 3d의 텅스텐 식각공정시의 식각조건에 따른 반도체 소자의 단면도 및 그래프.

도 5는 도 3e의 비트라인이 형성된 모습을 도시한 사진.

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 비트라인 형성을 위한 텅스텐 식각공정시에 아르곤가스를 추가하여 식각공정을 2단계로 나누어 진행함으로써, 비트라인간의 간격을 증가시켜 소자 특성을 개선하고 추후 진행되는 스토리지 노드 콘택형을 용이하게 하는 기술이다.

일반적으로, 디램(dynamic random access memory)은 필드 산화막 등의 분리구조를 기판에 형성하여 소자형성영역을 정의하고 그 소자형성영역에 모스 트랜지스터를 제조한 후, 모스 트랜지스터의 드레인에 저속되는 캐패시터를 형성함과 아 울러 모스 트랜지스터의 소스에 비트라인을 접속하여 제조되는 다수의 셀 트랜지스터를 포함하여 구성된다.

특히, 비트라인은 반도체 기판상에 게이트 전극 라인 주변에 형성되어 게이트전극이 트랜지스터 기능을 하고 비트라인은 메모리 소자에서 데이터가 입출력되는 동작에 관여한다.

도 1a 내지 도 1c는 종래의 기술에 따른 반도체 소자의 공정 단면도이다.

먼저, 도 1a를 참조하면, 반도체 기판(11)의 상부에 게이트폴리(12), 텅스텐층(13), 및 하드마스크 질화막(14)이 적층구조된 복수개의 게이트전극(10)이 형성되고, 게이트전극(10)의 측벽에 스페이서(15)가 형성되고, 게이트전극(10) 간에 랜딩 플러그 콘택(16)이 형성된다. 그 상부에 층간절연막(17)이 증착되고, 층간절연막(17) 내에 비트라인콘택(19)을 형성하기 위한 홀을 형성한 후, 그 전면에 금속장벽층(18)이 형성된다. 홀에 텅스텐을 매립하여 비트라인콘택(19)을 형성하고 그 전면에 텅스텐층(20)을 증착한 후, 하드마스크 질화막(21), 포토레지스트물질(22)을 순차적으로 증착한다.

도 1b를 참조하면, 비트라인 형성을 위해 포토레지스트물질(22)을 패터닝하여 포토레지스트패턴(23)을 형성한다.

도 1c를 참조하면, 식각공정을 통해 포토레지스트패턴(23)을 마스크로 하여 하드마스크 질화막(21) 및 텅스텐층(20)을 식각하여 금속장벽층(18)을 노출시켜 하드마스크 질화막패턴(23)과 비트라인(24)을 형성한다.

상기와 같은 공정으로 형성된 종래의 반도체 소자는 도 1c의 텅스텐층(20)의 식각공정시에 텅스텐층의 식각이 비스듬히 이루어져 도 2와 같이, 텅스텐의 하단부가 스커트모양으로 비스듬히 퍼진 상태로 형성된다.

그에 따라, 비트라인 패턴 시에 비트라인 간의 거리가 좁아지기 때문에 기생 캐패시턴스가 발생하여 소자 특성이 나빠지게 하고, 스토리지 노드 콘택 형성시에도 매립이 어려운 문제점이 있다.

또한, 비트라인에 스페이서 형성시 텅스텐이 노출되기 쉬워 스페이서 식각공정시 및 클리닝 공정중에 텅스텐이 화학약품에 반응하여 급격히 팽창하여 소자를 오염시키는 문제점이 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 비트라인 형성을 위한 텅스텐 식각공정시에 아르곤가스를 추가하여 2단계로 나누어 진행함으로써, 비트라인간의 간격을 증가시켜 소자 특성을 개선하고 추후 진행되는 스토리지 노드 콘택형을 용이하게 하는데 있다.

또한, 비트라인 스페이서 형성시 텅스텐의 노출을 방지하여 클리닝 공정시의 화학약품으로부터 반도체 소자의 오염을 방지하는데 있다.

상기 과제를 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 게이트전극이 구비된 반도체 기판상에 층간절연막을 형성하고 이를 통하여 하부 구조물에 접속되는 텅스텐층을 형성한 후 그 상부에 하드마스크 질화막, 및 포토레지스트 패턴을 순차적으로 형성하는 제 1 공정과, 상기 포토레지스트 패턴을 마스크로하여 상기 하드마스크 질화막의 일부를 식각하여 하드마스크 질화막 패턴을 형성하고, 상기 텅스텐층의 일부를 노출시키는 제 2 공정과, 상기 포토레지스트 패턴을 마스크로하여 상기 텅스텐층의 노출부위의 상단 모서리부분의 일부를 식각하는 제 3 공정과, 상기 포토레지스트 패턴을 마스크로하여 상기 노출된 텅스텐층을 식각하여, 상기 하드마스크 패턴의 너비보다 작은 너비를 갖는 비트라인을 형성하는 제 4 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 공정 단면도이다.

먼저, 도 3a를 참조하면, 반도체 기판(101)의 상부에 게이트폴리(102), 텅스텐층(103), 및 하드마스크 질화막(104)이 적층구조된 복수개의 게이트전극(100)이 형성되고, 게이트전극(100)의 측벽에 스페이서(105)가 형성되고, 게이트전극(100) 간에 랜딩 플러그 콘택(106)이 형성된다. 그 상부에 층간절연막(107)이 증착되고, 층간절연막(107) 내에 비트라인콘택(109)을 형성하기 위한 홀을 형성한 후, 그 전면에 금속장벽층(108)이 형성된다. 홀에 텅스텐을 매립하여 비트라인콘택(109)을 형성하고 그 전면에 텅스텐층(100)을 증착한 후, 하드마스크 질화막(111), 포토레지스트물질(112)을 순차적으로 증착한다.

도 3b를 참조하면, 비트라인 형성을 위해 포토레지스트물질(112)을 패터닝하여 포토레지스트패턴(113)을 형성한다.

도 3c를 참조하면, 식각공정을 통해 포토레지스트패턴(113)을 마스크로 하여 하드마스크 질화막(111)을 식각하여 하드마스크 질화막패턴(114)을 형성한다.

도 3d를 참조하면, 식각공정을 통해 포토레지스트패턴(113)을 마스크로하여 텅스텐층(110)을 식각하여 노출된 텅스텐층(110) 상부의 양쪽 모서리부분(A)이 오목하게 패이게 된다.

이때, 식각공정은 Cl₂와 BCl₃를 메인가스로 사용하되, 2:3 또는 4:5의 비율로 사용하고, 아르곤가스(Ar)를 추가시켜 진행한다. 여기서, 도 4a 내지 도 4c에 도시한 바와 같이, 아르곤가스는 4% 이하로 주입하는 것이 바람직하다. 즉, 도 4a는 4%의 아르곤 가스를 주입하는 경우이고 도 4b는 91%의 아르곤 가스를 주입한 경우로서, 4%의 아르곤가스를 주입한 경우에 텅스텐층의 모서리부분이 오목하게 패인 것을 알 수 있다. 또한, 도 4c는 아르곤가스 주입 비율에 따른 텅스텐층의 모서리부분의 오목비율을 그래프로 나타낸 것으로서, 아르곤가스가 4%이하일때 오목비율이 큰 것을 알 수 있다. 여기서, 오목비율은 텅스텐층의 모서리부분이 오목하게 패인 정도를 나타낸다.

또한, 식각공정시에 압력은 도 4d에 도시한 바와 같이, 4mTorr의 압력조건에서 오목비율이 좋아지고, 바이어스전압은 600~1200W 범위내의 조건이 바람직하나, 도 4e에 도시한 바와 같이, 600W의 조건에서 오목비율이 가장 좋음을 알 수 있다.

이어서, 도 3e를 참조하면, 식각공정을 통해, 텅스텐층(110)을 식각하여 비트라인(115)을 형성한다. 이때, 비트라인(115) 간의 간격은 상부의 하드마스크질화 막 패턴(114)간의 간격보다 넓어지게 된다. 도 5는 도 3e의 비트라인이 형성된 모습을 도시한 사진이다.

이와같이, 본 발명은 텅스텐 식각시에 아르곤가스를 추가하고 상술한 바와 같은 조건하에서 식각함으로써, 플라즈마 식각시에 이온이 가속되어 식각층에 충돌되어, 이온의 방향성때문에 모서리 부분이 좀더 식각이 되는 마이크로 트랜치 현상을 이용한다.

이상에서 살펴본 바와 같이, 본 발명은 비트라인 형성을 위한 텅스텐 식각공정시에 아르곤가스를 추가하여 2단계로 나누어 진행함으로써, 비트라인간의 간격을 증가시켜 소자 특성을 개선하고 추후 진행되는 스토리지 노드 콘택형을 용이하게 하는 효과가 있다.

또한, 비트라인 스페이서 형성시 텅스텐의 노출을 방지하여 클리닝 공정시의 화학약품으로부터 반도체 소자의 오염을 방지하는 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

1. 게이트전극이 구비된 반도체 기판상에 층간절연막을 형성하고 이를 통하여 하부 구조물에 접속되는 텅스텐층을 형성한 후 그 상부에 하드마스크 질화막, 및 포토레지스트 패턴을 순차적으로 형성하는 제 1 공정;

   상기 포토레지스트 패턴을 마스크로하여 상기 하드마스크 질화막의 일부를 식각하여 하드마스크 질화막 패턴을 형성하고, 상기 텅스텐층의 일부를 노출시키는 제 2 공정;

   상기 포토레지스트 패턴을 마스크로하여 상기 텅스텐층의 노출부위의 상단 모서리부분의 일부를 식각하는 제 3 공정; 및

   상기 포토레지스트 패턴을 마스크로하여 상기 노출된 텅스텐층을 식각하여, 상기 하드마스크 패턴의 너비보다 작은 너비를 갖는 비트라인을 형성하는 제 4 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1항에 있어서, 상기 3 공정의 텅스텐층 식각공정은, Cl₂와 BCl₃의 식각 가스에 아르곤가스(Ar)를 추가하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 2항에 있어서, 상기 Cl₂와 BCl₃는 2~4 : 3~5의 비율로 사용하는 것을 특 징으로 하는 반도체 소자의 제조방법.
4. 제 3항에 있어서, 상기 아르곤가스(Ar)는 4% 이하로 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1항에 있어서, 상기 3 공정의 텅스텐층 식각공정은, 4mTorr 이하의 압력조건 및 600~1200W 전력공급 조건에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.

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