JP2005303095A

JP2005303095A - 半導体装置の製造方法

Info

Publication number: JP2005303095A
Application number: JP2004118447A
Authority: JP
Inventors: Akihito Uno; 彰人宇野; Satoshi Ueda; 聡上田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-04-14
Filing date: 2004-04-14
Publication date: 2005-10-27

Abstract

【課題】半導体装置において逆テーパー形状の凹部に酸化膜などを堆積する場合に、スリット発生を防止し、コンタクトホールが正常に形成されるようにする。
【解決手段】基板１上に形成した膜により、側壁が逆テーパー状となる凹部３１を形成する工程と、凹部３１を有する基板１上に第１の絶縁膜１５とさらに第２の絶縁膜１６とを堆積する工程と、凹部３１の領域に第２および第１の絶縁膜を貫通して開口１８を設ける工程とを含む。第２の絶縁膜１６を堆積する工程は、凹部３１の上部コーナー部に堆積された第１の絶縁膜１５および、または堆積途中の第２の絶縁膜１６を第１のスパッタエッチングモードでエッチングしながら第２の絶縁膜１６を堆積するステップと、次いで前記第１のスパッタエッチングモードよりエッチング速度の小さい第２のスパッタエッチングモードで第２の絶縁膜１６をエッチングしながら堆積するステップとを有する。
【選択図】図１

Description

本発明は半導体装置の製造方法に関し、特に、狭い凹部に膜を堆積してこの膜にコンタクトホールを形成することによる半導体装置の製造方法に関する。

半導体集積回路においては、さまざまな部分にコンタクトホールが形成されるが、最近の素子パターンが微細化されたデバイスでは、配線、電極、絶縁膜などにはさまれた狭い凹部をなす部分に形成されることが少なくない。図３は、そのような部分に絶縁膜を堆積し、さらにコンタクトホールを設けるための、従来の半導体装置の製造方法を示す断面図である。

図３（ａ）では、シリコン基板１上に第１の層間絶縁膜７を堆積する。次に第１の層間絶縁膜７にコンタクトホールを形成し、導体プラグ８ａを埋め込む。次にシリコン酸化膜１０を堆積し、コンタクトホールまたは溝などの凹部２１を形成する。凹部２１の断面形状は、シリコン酸化膜１０の表面側が小寸となる逆テーパー状になっている。

次に、図３（ｂ）に示すように、ＳｉＨ_４、Ｏ_２、Ａｒを用いて誘導結合型プラズマ方式（ＩＣＰ法）により基板１に高周波バイアスを印加し、凹部２１内に高密度プラズマ（ＨＤＰ）ＮＳＧ膜１６を堆積する。すると、図示のようにＮＳＧ膜１６が凹部２１内に部分的に埋め込まれながら成長していく。

その後さらにＮＳＧ膜１６の埋め込みを進めると、図３（ｃ）に示すように、凹部２１の下隅にＮＳＧ膜１６が成長しないスリット１９が形成される。またＮＳＧ膜１６には、凹部２１に対応したくぼみ２２が形成される。

そこで、図３（ｄ）に示すように、くぼみ２２の部分を含むＮＳＧ膜１６の上に別の酸化膜１７を堆積し、化学機械研摩法（ＣＭＰ法）により表面を平坦化する。次にシリコン酸化膜１０の凹部２１に対応したＮＳＧ膜１６の部分に、フォトリソ工程にもとづくエッチング処理により、導体プラグ８ａに向けてコンタクトホール１８を形成する。

以上のようにして、従来の方法でコンタクトホール１８が形成されている。
なお、凹部２１に絶縁膜としてのＮＳＧ膜１６を埋め込む方法は、たとえば特許文献１に記載されている。

上記のエッチング処理においては、高アスペクト比のホールを形成するために、図示していないがコンタクトホール１８のレジストマスクに対して酸化膜１７およびＮＳＧ膜１６の高い選択比が要求される。この要求を満足するために、エッチングガスとしては、炭素に対するフッ素の比が低いＣ_４Ｆ_８、Ｃ_５Ｆ_８、Ｃ_４Ｆ_６などのフルオロカーボンガスが用いられている。またエッチング装置としては、誘導結合型プラズマ（ＩＣＰ：ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ）装置が用いられている。誘導結合型プラズマは、低圧力領域で高密度なプラズマ生成が可能であるため、高アスペクト比にコンタクトホール１８を形成するのに有効である。

しかし、高選択比を達成するためにデポの強いエッチングになっており、このため図３（ｄ）に示すようにコンタクトホール１８を形成するときのフォトリソ工程においてコンタクトパターンのアライメントずれが発生すると、エッチングが進むにつれてコンタクトホール１８がスリット１９に接触し、図示のようにスリット１９の一部がコンタクトホール１８につながることになる。このようにコンタクトホール１８の一部がスリット１９とつながり、このつながった箇所においてコンタクトホールのきわめて狭い部分ができると、エッチング途中でエッチストップが発生しやすくなり、それ以上エッチングが進まず、結果的に図示のようにコンタクトホール１８が下の導体プラグ８aと接触しない、すなわちコンタクトホール１８が完全に形成できないという問題点がある。

コンタクトホール１８のパターンのアライメントずれが発生さえしなければ正常にコンタクトホール１８が形成できるのであるが、実際にはアライメントずれは常に起こりうるものであるから、エッチストップという現象は半導体集積回路の製造歩留をかなり低下させる要因であり、どうしても避ける必要がある。
特開２００２−２６１１７号公報

そこで本発明は、半導体装置において逆テーパー形状の凹部に酸化膜などを堆積する場合に、スリット発生を防止し、コンタクトホールが正常に形成されるような製造方法を提供することを課題とするものである。

この課題を解決するために、本発明の半導体装置の製造方法は、基板上に膜を形成することでこの膜により前記基板表面に凹部が形成され、かつ前記凹部の側壁が逆テーパー状に形成されるようにする工程と、前記凹部を有する基板上に第１の絶縁膜を堆積する工程と、前記第１の絶縁膜上に第２の絶縁膜を堆積する工程と、前記凹部の領域に前記第２および第１の絶縁膜を貫通して開口を設ける工程とを含み、前記第２の絶縁膜を堆積する工程は、前記凹部の上部コーナー部に堆積された第１の絶縁膜および、または堆積途中の第２の絶縁膜を第１のスパッタエッチングモードでエッチングしながら、第２の絶縁膜を堆積する第１のステップと、次いで前記第１のスパッタエッチングモードよりエッチング速度の小さい第２のスパッタエッチングモードで第２の絶縁膜をエッチングしながら堆積する第２のステップとを有し、前記第１および第２のステップによって前記凹部の領域をスリットを生じさせることなく埋め込む工程であることを特徴とする。

また本発明の他の半導体装置の製造方法は、基板上に膜を形成することでこの膜により前記基板表面に凹部が形成され、かつ前記凹部の側壁が逆テーパー状に形成されるようにする工程と、前記凹部を有する基板上に第１の絶縁膜を堆積する工程と、前記第１の絶縁膜上に第２の絶縁膜を堆積する工程と、前記凹部の領域に前記第２および第１の絶縁膜を貫通して開口を設ける工程とを含み、前記第２の絶縁膜を堆積する工程は、前記基板に第１のバイアス電力を印加して堆積を行う第１のステップと、次いで前記第１のバイアス電力よりも小さい第２のバイアス電力を前記基板に印加して堆積を行う第２のステップとを有し、前記第１および第２のステップによって前記凹部の領域をスリットを生じさせることなく埋め込む工程であることを特徴とする。

本発明によると、上記において、基板上に形成される膜は導電膜であり、基板表面に形成される凹部は前記導電膜からなる複数の電極どうしの間隙によって形成されたものであることが好適である。

したがって本発明によると、特に第１の絶縁膜および、または第２の絶縁膜をエッチングしながら、第１の絶縁膜上に第２の絶縁膜を堆積する、または基板バイアスを印加しながら第２の絶縁膜を堆積するので、凹部のコーナー部に堆積された第１の絶縁膜部分は、半導体基板表面に対して斜めに面取りされた断面形状にエッチングされ、そしてエッチングされた絶縁膜材料は凹部の下部コーナー部に再付着するから、従来のように第２の絶縁膜にスリットは発生しなくなる。このことによって、コンタクトホールを形成してもエッチストップは生じず、正常にエッチング開口することができる。

本発明によると、半導体集積回路上のさまざまな個所に形成される逆テーパー側壁を有する凹部の中に堆積モードとスパッタエッチングモードとを兼ね備えた２段階の処理方法でＨＤＰ−ＮＳＧ酸化膜を堆積することにより、スリットを生じることなく埋め込みを行うことを可能とし、この部分にエッチストップなしに正常なコンタクトホールを形成することができる。

（第１の実施の形態）
以下、本発明の第１の実施の形態について、図面を参照しながら説明する。図１は、図３と同じく凹部にコンタクトホールを形成する工程を示す断面図である。

まず図１（ａ）に示す工程で、シリコン基板１に層間絶縁膜７を堆積する。次に層間絶縁膜７にコンタクトホールを形成し、不純物が導入されたポリシリコンなどのような導体プラグ８ａを埋め込む。次に不純物を含むポリシリコンまたは金属などからなる導電膜を堆積し、選択的にエッチングして、逆テーパー状の凹部３１を有する厚い電極２０を形成する。次に凹部３１内に、酸化膜１５を、ＣＶＤ法などで凹部３１の断面形状にほぼ忠実な断面形状で、凹部３１の内面をほぼ均一な厚さで被覆するように堆積する。

次に、図１（ｂ）に示す工程で、ＳｉＨ_４、Ｏ_２、Ａｒを用いて、ＩＣＰ法により、シリコン基板１に高周波バイアス電圧を印加し、約４５０℃でＨＤＰ−ＮＳＧ膜１６を堆積するのであるが、この堆積工程は２段階に堆積条件を変えて行う。すなわち、シリコン基板１に高周波バイアス電圧を印加すると、エッチングガスが基板１に入射するエネルギーを与えることができ、これによって酸化膜１５および、または堆積途中のＮＳＧ膜１６がスパッタエッチングされるエッチングモードを付加することができる。そこで堆積の第１ステップでは、スパッタエッチング速度が大きい第１のエッチング速度（モード）を得るように基板１へのバイアス電圧を設定してＮＳＧ膜１６を堆積する。次に基板１へのバイアス電圧を連続的に変化させ、第２ステップでは第１ステップのエッチング速度より小さい第２のエッチング速度（モード）を得るように基板１へのバイアス電圧を設定してＮＳＧ膜１６を堆積する。ここでＮＳＧ膜１６の堆積の際におけるスパッタエッチング速度成分（モード）を大きくするには基板１へのバイアスの電力を大きくすればよく、したがって第２のエッチングモードでは第１のエッチングモードよりも基板１へのバイアス電力が小さく設定される。

このようにすると、第１ステップでは図示のように凹部３１に対応した電極２０の上端コーナー部２９に対応した酸化膜１５の部分３０が最初に強くスパッタされ、凹部３１の下隅コーナー部に多く飛散し、従来の方法ではスリットが形成されやすい箇所に効果的に堆積される。次にＮＳＧ膜１６が堆積されてくると、ＮＳＧ膜１６自体も強くスパッタされて下隅コーナー部に飛散する。したがって電極２０の上端コーナー部２９に対応した酸化膜１５の部分３０は、シリコン基板１の表面に対して斜めに面取りされた形状となる。

その後、最終的に下隅コーナー部にスリットが形成されない程度にまで酸化膜１５のスパッタ物を堆積したのち、第２ステップの条件に切り替えてスパッタエッチング速度を小さくし、堆積速度を上げてＮＳＧ膜１６をエッチングしながら、このＮＳＧ膜１６の堆積、埋め込みを進めると、図１（ｃ）に示すように凹部３１の中にきれいにＮＳＧ膜１６が埋め込まれる。また、凹部３１に対応したくぼみ３２が形成される。

次に、図１（ｄ）に示すように、くぼみ３２を含むＮＳＧ膜１６の上に別の酸化膜１７を堆積し、ＣＭＰにより表面を平坦化する。次に、エッチング処理によりコンタクトホール１８を形成する。このとき、アライメントずれが発生しても、スリットがないのでエッチストップすることなく、導体プラグ８ａに到達するコンタクトホール１８が正常に形成される。

このエッチング処理において、高アスペクト比のコンタクトホール１８を形成するためにはコンタクトホール１８のレジストマスクに対して高い選択比が要求され、これを満足するために、エッチングガスとしては、上述のように、炭素に対するフッ素の比が低いＣ_４Ｆ_８、Ｃ_５Ｆ_８、Ｃ_４Ｆ_６などのフルオロカーボンガスを用いる。またエッチング装置としては、上述のように、誘導結合型プラズマ（ＩＣＰ：ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ）装置を用いる。誘導結合型プラズマは、低圧力領域で高密度なプラズマ生成が可能であるため、高アスペクト比にコンタクトホール１８を形成するのに有効である。

以上述べたように、逆テーパー形状の凹部３１を有する電極２０上に酸化膜１５を形成し、凹部３１に対応した電極２０の上端コーナー部２９における酸化膜１５の部分３０を、シリコン基板１に基板バイアスを印加してスパッタエッチングしたうえで、その上にＨＤＰ−ＮＳＧ膜１６を形成するので、ＨＤＰ−ＮＳＧ膜１６の堆積時に凹部３１の下隅コーナー部にスリットが発生することなしに、凹部３１に埋め込みを施すことができる。したがって、その後のコンタクトホール１８の形成時にアライメントずれがあっても、スリットによるエッチストップが発生することがなく、正常なコンタクトホール１８が形成される。
（第２の実施の形態）
図２は、本発明の第２の実施の形態の半導体装置の製造方法を示す断面図である。この断面図は、ＤｉｎａｍｉｃＲａｎｄｏｍＡｃｃｓｅｓＭｅｍｏｒｙ（ＤＲＡＭ）のメモリーセル部を示している。まず、図２（ａ）に示す工程で、シリコン基板１の上に、ＤＲＡＭメモリ部の活性領域を囲む素子分離用絶縁膜２を形成する。そして、シリコン基板１上にシリコン酸化膜とポリシリコン膜とを順次堆積し、これらの膜をパターニングして、ＤＲＡＭメモリセル部のゲート絶縁膜３とゲート電極４とを形成する。次にＤＲＡＭ部の活性領域にイオン注入などにより不純物を導入して、ＤＲＡＭメモリセルトランジスタのソース・ドレイン領域５を形成する。

次に、基板上に薄いシリコン窒化膜６を堆積して、ゲート電極４を覆った後、基板上に層間絶縁膜７を堆積する。さらに、ＣＭＰにより層間絶縁膜７の平坦化を行ってから、層間絶縁膜７とシリコン窒化膜６とを貫通して、ＤＲＡＭメモリ部のソース・ドレイン領域５に到達するコンタクトホール３３を形成する。次に、このコンタクトホール３３を導体膜（Ｎ型不純物を含むポリシリコン膜）によって埋めることにより、ＤＲＡＭメモリセルトランジスタのソース・ドレイン領域５のソース側に接続される導体プラグ８ａ（ストレージノードの一部）と、ソース・ドレイン領域５のドレイン側に接続される導体プラグ８ｂ（ビット線コンタクト）とを形成する。次に、基板上に薄いシリコン窒化膜９を形成して、その後、シリコン酸化膜１０を堆積し、ＤＲＡＭメモリ部のソース・ドレイン領域５におけるストレージノード形成側の導体プラグ８ａが存在する領域に開口部３４を形成する。

次に、図２（ｂ）に示す工程で、開口部３４を除くシリコン酸化膜１０をマスクとしてシリコン窒化膜９を除去することで導体プラグ８ａの表面を露出させ、上記開口部３４の内面にポリシリコン膜を形成し、さらに開口凹部をフォトレジストで埋めた後、エッチバック法により基板の上面を平坦化して、開口部にポリシリコン膜からなる底付き円筒型のストレージノード電極１１を形成する。次に、ポリシリコン膜の凹部に残っているフォトレジストをアッシングなどにより除去した後、弗酸等を用いてシリコン酸化膜１０を除去する。その後ごく薄いシリコン窒化膜を堆積した後、その表面を酸化して、ストレージノード電極１１の上にＯＮＯ膜から成る容量絶縁膜１２を形成する。その上にさらにポリシリコン膜を堆積しセルプレート電極１３を形成する。この段階の工程の説明からわかるようにストレージノード電極１１あるいはセルプレート電極１３の外側の側壁は逆テーパー状になっている。

次に、図２（ｃ）に示す工程で、基板上に、通常の基板バイアスを印加しない熱ＣＶＤ法またはプラズマＣＶＤ法で、セルプレート電極１３の外部表面形状にほぼ忠実に酸化膜１５を堆積する。

次に、図２（ｄ）に示す工程で、基板上にＨＤＰ−ＮＳＧ１６を２段階に堆積条件を変えて堆積する。すなわち、堆積の第１ステップでは、スパッタエッチング速度が大きい第１のエッチング速度成分を得るように基板バイアスを設定して、ＮＳＧ膜１６を堆積する。次に基板バイアスを連続的に変化させ、第２ステップでは、第１のエッチング速度より小さい第２のエッチング速度成分を得るように基板バイアスを設定して、ＮＳＧ膜１６を堆積する。

この工程によって、セルプレート電極１３の先端部に対応した酸化膜１５の上部コーナー３５をスパッタエッチングしながらＮＳＧ膜１６を堆積することができ、したがって酸化膜１５の上部コーナー３５はシリコン基板１の表面に対して斜めに面取りされた形状となり、実施の形態１と同様スリットの発生しないＮＳＧ１６の埋め込み効果を得ることができる。このとき、第１ステップの条件は（ＮＳＧ１６の堆積速度）／（酸化膜１５のスパッタエッチング速度）＝３とし、第２ステップの条件は（ＮＳＧ１６の堆積速度）／（酸化膜１５のスパッタエッチング速度）を４程度として堆積することが好ましい。またＮＳＧ膜１６の堆積量は、ちょうどセルプレート電極１３間の凹部を埋める程度にするのがよい。

次に、図２（ｅ）に示す工程で、ＮＳＧ膜１６上に酸化膜１７を堆積した後に、ストレージノード電極１１およびセルプレート電極１３の上部に堆積したＮＳＧ膜１６の部分と、酸化膜１７との表面を、ＣＭＰ法で平坦化する。その後、酸化膜１７、ＨＤＰ−ＮＳＧ膜１６、酸化膜１５、セルプレート電極１３およびシリコン窒化膜９を貫通して、ソース・ドレイン領域５のドレイン上の導体プラグ８ｂに到達するビット線用のコンタクトホール１８を形成する。

以上のように本発明の第２の実施の形態の製造方法では、プレート電極１３上の層間絶縁膜として、まず酸化膜１５の上部コーナー３５を特にエッチングしながらＨＤＰ−ＮＳＧ膜１６を堆積することにより、プレート電極１３の外部形状が図示のような逆テーパー形状であった場合でも、ＨＤＰ−ＮＳＧ膜１６の堆積時にプレート電極１３上の酸化膜１５の上部コーナー３５がスパッタされて削れ、酸化膜１５における急峻な鋭角の上部コーナー３５が丸くなり、このため凹部にＮＳＧ膜１６が入りやすくなるとともに、スパッタされた酸化膜材料が逆テーパー形状凹部の下部コーナーに再付着し、これによりスリットを発生させることなく埋め込みを行うことができる。したがって、最終的には形成するビット線用コンタクトホール１８の位置にマスク合わせずれが生じたとしても、エッチストップが起こることなくコンタクトホール１８を形成することができる。

本発明にかかる半導体装置の製造方法は、半導体集積回路上のさまざまな個所に形成される逆テーパー側壁を有する凹部の中に堆積モードとスパッタエッチングモードとを兼ね備えた２段階の処理方法でＨＤＰ−ＮＳＧ酸化膜を堆積することにより、スリットを生じることなく埋め込みを行うことを可能とし、この部分にエッチストップなしに正常なコンタクトホールを形成することができるという効果を有し、狭い凹部に膜を堆積してこの膜にコンタクトホールを形成することによる半導体装置の製造方法などとして有用である。

本発明の第１の実施の形態の半導体装置の製造方法を示す断面図本発明の第２の実施の形態の半導体装置の製造方法を示す断面図従来の半導体装置の製造方法を示す断面図

符号の説明

１シリコン基板
１５酸化膜
１６ＨＤＰ−ＮＳＧ膜
１８コンタクトホール
２０電極
３１凹部

Claims

基板上に膜を形成することでこの膜により前記基板表面に凹部が形成され、かつ前記凹部の側壁が逆テーパー状に形成されるようにする工程と、前記凹部を有する基板上に第１の絶縁膜を堆積する工程と、前記第１の絶縁膜上に第２の絶縁膜を堆積する工程と、前記凹部の領域に前記第２および第１の絶縁膜を貫通して開口を設ける工程とを含み、前記第２の絶縁膜を堆積する工程は、前記凹部の上部コーナー部に堆積された第１の絶縁膜および、または堆積途中の第２の絶縁膜を第１のスパッタエッチングモードでエッチングしながら、第２の絶縁膜を堆積する第１のステップと、次いで前記第１のスパッタエッチングモードよりエッチング速度の小さい第２のスパッタエッチングモードで第２の絶縁膜をエッチングしながら堆積する第２のステップとを有し、前記第１および第２のステップによって前記凹部の領域をスリットを生じさせることなく埋め込む工程であることを特徴とする半導体装置の製造方法。
基板上に膜を形成することでこの膜により前記基板表面に凹部が形成され、かつ前記凹部の側壁が逆テーパー状に形成されるようにする工程と、前記凹部を有する基板上に第１の絶縁膜を堆積する工程と、前記第１の絶縁膜上に第２の絶縁膜を堆積する工程と、前記凹部の領域に前記第２および第１の絶縁膜を貫通して開口を設ける工程とを含み、前記第２の絶縁膜を堆積する工程は、前記基板に第１のバイアス電力を印加して堆積を行う第１のステップと、次いで前記第１のバイアス電力よりも小さい第２のバイアス電力を前記基板に印加して堆積を行う第２のステップとを有し、前記第１および第２のステップによって前記凹部の領域をスリットを生じさせることなく埋め込む工程であることを特徴とする半導体装置の製造方法。
基板上に形成される膜は導電膜であり、基板表面に形成される凹部は前記導電膜からなる複数の電極どうしの間隙によって形成されたものであることを特徴とする請求項１または２記載の半導体装置の製造方法。