CN113270543A - 半导体存储装置 - Google Patents

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Abstract

一种半导体存储装置，其具有在第一方向上延伸的第一布线和在第二方向上延伸的第二布线。所述第一布线和所述第二布线在第三方向上彼此间隔开。所述第二布线具有面向所述第一布线的第一凹陷。电阻变化存储元件连接在所述第一布线与所述第二布线之间。导电层在所述电阻变化存储元件与所述第二布线之间，并且包含面向所述第二布线的第一突出。切换部分在所述导电层和所述第二布线之间，并且包含面向所述导电层的第二凹陷和面向所述第二布线的第二突出。所述第一突出在所述第二凹陷中。所述第二突出在所述第一凹陷中。所述切换部分被配置成根据所述第一布线与所述第二布线之间的电压来切换导电状态。

Description

半导体存储装置
相关申请的交叉引用
本申请基于并要求于2020年2月17日提交的日本专利申请第2020-024186号的优先权，其全部内容在此引入作为参考。
技术领域
本文描述的实施例总体涉及一种半导体存储装置和半导体存储装置的制造方法。
背景技术
使用磁阻效应元件作为存储元件的磁存储装置(例如磁阻随机存取存储器(MRAM))是已知的。
发明内容
实施例提供了一种能够执行稳定的写入操作和读取操作的半导体存储装置。
实施例提供了，
一种半导体存储装置，其包括：
第一布线，其在第一方向上延伸；
第二布线，其在与所述第一方向相交的第二方向上延伸并且在与所述第一方向和所述第二方向相交的第三方向上与所述第一布线间隔开，所述第二布线在面向所述第一布线的表面上具有第一凹陷；
电阻变化存储元件，其连接在所述第一布线与所述第二布线之间；
导电层，其在所述电阻变化存储元件与所述第二布线之间，并且包含在面向所述第二布线的表面上的第一突出；以及
切换部分，其在所述导电层与所述第二布线之间，并且包含在面向所述导电层的表面上的第二凹陷和在面向所述第二布线的表面上的第二突出，其中
所述第一突出在所述第二凹陷中，
所述第二突出在所述第一凹陷中，并且
所述切换部分被配置成根据所述第一布线与所述第二布线之间的电压来切换导电状态。
进一步地，实施例提供了，
一种半导体存储装置，其包括：
第一布线，其在第一方向上延伸；
多个第二布线，其在与所述第一方向相交的第二方向上延伸，每个第二布线在所述第一方向上彼此间隔开，并且所述第二布线在与所述第一方向和所述第二方向相交的第三方向上与所述第一布线间隔开，每个第二布线包含在面向所述第一布线的表面上的第一凹陷；
第一电阻变化存储元件，其在所述第三方向上在所述第一布线与所述多个第二布线中的一个之间；
第二电阻变化存储元件，其在所述第一方向上与所述第一电阻变化存储元件间隔开，所述第二电阻变化存储元件在所述第一布线与所述多个第二布线中的另一个之间；
第一导电层，其在所述第一电阻变化存储元件与所述多个第二布线中的所述一个之间，并且包含在面向所述多个第二布线中的所述一个的表面上的第一突出；
第二导电层，其在所述第一方向上与所述第一导电层间隔开，所述第二导电层在所述第二电阻变化存储元件与所述多个第二布线中的所述另一个之间，并且包含在面向所述多个第二布线中的所述另一个的表面上的第二突出；以及
切换部分，其在所述第一方向上从所述第一导电层延伸到所述第二导电层，所述切换部分在所述多个第二布线中的所述一个与所述第一导电层之间以及所述多个第二布线中的所述另一个与所述第二导电层之间，并且所述切换部分包含接触所述第一导电层的第三凹陷、接触所述多个第二布线中的所述一个的第三突出、接触所述第二导电层的第四突出以及接触所述多个第二布线中的另一个的第四突出。
附图说明
图1是根据第一实施例的半导体存储装置的等效电路图。
图2是根据第一实施例的半导体存储装置的平面图。
图3是根据第一实施例的半导体存储装置的横截面图。
图4是根据第一实施例的磁阻效应元件的横截面图。
图5A是示出当在根据比较实例的半导体存储装置中写入和读取数据时生成的导电路径的横截面图。
图5B是示出当在根据第一实施例的半导体存储装置中写入和读取数据时生成的导电路径的横截面图。
图6描绘了根据第一实施例的制造方法中的一系列过程。
图7是图示根据第一实施例的制造方法的各方面的图。
图8是图示根据第一实施例的制造方法的各方面的图。
图9是图示根据第一实施例的制造方法的各方面的图。
图10是根据第一实施例的第二布线的透视图。
图11是图示根据第一实施例的制造方法的各方面的图。
图12是图示根据第一实施例的制造方法的各方面的图。
图13是图示根据第一实施例的制造方法的各方面的图。
图14是图示根据第一实施例的制造方法的各方面的图。
图15是图示根据第一实施例的制造方法的各方面的图。
图16是图示根据第一实施例的制造方法的各方面的图。
图17是图示根据第一实施例的制造方法的各方面的图。
图18是图示根据第一实施例的制造方法的各方面的图。
图19是图示根据第一实施例的半导体存储装置的透视图。
图20是根据第一实施例的修改的半导体存储装置的横截面图。
图21是根据第二实施例的半导体存储装置的横截面图。
具体实施方式
实施例提供了一种能够执行稳定的写入操作和读取操作的半导体存储装置及其制造方法。
通常，根据一个实施例，半导体存储装置包括在第一方向上延伸的第一布线和在与第一方向相交的第二方向上延伸的第二布线。第二布线在与第一方向和第二方向相交的第三方向上与第一布线间隔开。第二布线在面向第一布线的表面上具有第一凹陷。电阻变化存储元件连接在所述第一布线与所述第二布线之间。导电层在电阻变化存储元件与第二布线之间，并且包含在面向第二布线的表面上的第一突出。切换部分在导电层与第二布线之间。切换部分包含在面向导电层的表面上的第二凹陷和在面对第二布线的表面上的第二突出。所述第一突出在所述第二凹陷中。所述第二突出在所述第一凹陷中。切换部分被配置成根据施加在第一布线与第二布线之间的电压差来切换导电状态。
在下文中将参照附图描述某些实例实施例的半导体存储装置。附图是示意性的，并且例如厚度与平面尺寸之间的关系、每层厚度的比例等可以与实际的不同。此外，在这些实施例中，基本上彼此相同的元件由相同的附图标记表示，并且可以省略对这些元件的描述。
所揭示的实施例可以用于各种类型的存储器，例如磁阻随机存取存储器(MRAM)、电阻随机存取存储器(ReRAM)、相变随机存取存储器(PRAM)和铁电随机存取存储器(FeRAM)。在下文中，MRAM将被描述为电阻变化型存储器的非限制性实例。MRAM是包含的磁隧道结(MTJ)元件的存储器，其使用隧道磁阻(TMR)效应作为存储元件，且根据MTJ元件的磁化状态存储信息。可以使用例如自旋注入方法来执行数据的重写。在本文中，自旋注入方法是通过使磁化方向在一个方向上极化的电子流入MTJ元件来直接重写MTJ元件的磁化的方法。
(1)第一实施例
将参照图1至19描述根据第一实施例的半导体存储装置100及其制造方法。
(1)-(a)配置实例
将参照图1至4描述根据第一实施例的半导体存储装置100。
图1是半导体存储装置100的等效电路图。在某些情况下，半导体存储装置100也可以称为半导体集成电路装置。
图2是半导体存储装置100的平面图。为了方便起见，在下面的描述中，第三方向D3将被称为向上方向，并且与第三方向D3相反的方向将被称为向下方向。此些术语不一定指重力方向。
在半导体存储装置100中，多个存储单元30设置在多个第一布线10与多个第二布线20之间。半导体存储装置100具有一种结构，该结构可以通过选择一个第一布线10和一个第二布线20来选择一个单独的存储单元30。此外，可以使用其中多个这些结构在第三方向D3上以不同水平堆叠的结构。第一布线10、第二布线20和存储单元30设置在半导体衬底的上表面侧。用于外围电路的晶体管和布线通常也设置在半导体衬底的上表面侧。
第一布线10中的每一个沿第一方向D1延伸，并且第二布线20中的每一个沿第二方向D2延伸。第一方向D1和第二方向D2彼此相交。在该实例中，第一布线10设置在存储单元30的上层侧，并且第二布线20设置在存储单元30的下层侧。也就是说，第一布线10是上层布线，并且第二布线20是下层布线。第一布线10可以称为位线BL，并且第二布线20可以称为字线WL。可替换地，在其它实例中，第一布线10可以称为字线WL，并且第二布线20可以称为位线BL。
每个存储单元30连接在第一布线10与第二布线20之间。每个存储单元30包括串联连接的磁阻效应元件40和选择器50。磁阻效应元件40可以称为非易失性电阻变化存储元件。该实例中的存储单元30具有其中磁阻效应元件40和选择器50堆叠的结构。磁阻效应元件也称为MTJ元件。
如图2所示，当从垂直于第一方向D1和第二方向D2的第三方向D3(即，磁阻效应元件40和选择器50的堆叠方向)观察时，存储单元30沿第一方向D1以预定间隔布置在第一布线10上。当从第三方向D3观察时，存储单元30沿第二方向以预定间隔布置在第二布线20上。
图3是沿着图2中的线A-A截取的半导体存储装置100的横截面图(平行于图2中由第一方向D1和第三方向D3限定的平面的横截面图)。在该图中省略了设置在第二布线20的下表面侧上的半导体衬底的图示。
如图3所示，在每个半导体存储装置100中，存储单元30设置在第一布线10与第二布线20之间。第二布线20包含在选择器50侧上的上表面上的第一凹陷部分25。第一凹陷部分25是凹槽或沟槽，并且在第二方向D2上纵向延伸且在第三方向D3上在深度方向上延伸到第二布线20中。第一凹陷部分25优选地为在沿图2中的线A-A截取的截面中具有尖锐尖端的V形凹槽。在此具有尖锐尖端包含其尖端是锐利的情况以及其尖端在第一方向D1上的宽度小于在由第一方向D1和第三方向D3限定的平面内第二突出部分52在第一方向D1上的最大宽度的三分之一的情况。
此外，第一凹陷部分25包含边缘部分28。换句话说，在由第一方向D1和第三方向D3限定的平面内，第一布线10侧上的第二布线20的表面具有边缘部分28。边缘部分28在接近第一突出部分75的在第三方向D3上的端部的方向上突出，使得在第三方向D3上距第一突出部分75的端部的距离在第一凹陷部分25的在第一方向D1上的端部变为最小。边缘部分28沿第二方向D2延伸。边缘部分28优选地具有尖角结构，但是也可以具有稍微圆形的形状，只要性能在可以防止阈值电压Vth变化的范围内。
第二突出部分52，是选择器50的一部分，其嵌入在第一凹陷部分25中。存储单元30设置在层间绝缘膜80内。每个存储单元30包含磁阻效应元件40、选择器50、下电极62、上电极64、硬掩模66和导电层70。
选择器50设置在第二布线20上(也可以称为选择器下电极)。导电层70(其也可以称为选择器上电极)设置在选择器50上。下电极62设置在导电层70上。磁阻效应元件40设置在下电极62上。上电极64设置在磁阻效应元件40上。硬掩模66设置在上电极64上。第一布线10设置在在硬掩模66上。
上电极64设置在偏移消除层49与硬掩模66之间。上电极64的材料包含例如金属及其氮化物中的至少一种，例如钨(W)、钽(Ta)、钛(Ti)、氮化钨(WN)、氮化钽(TaN)和氮化钛(TiN)。上电极64可以具有单层结构或多层结构。
下电极62设置在导电层70与基底层44之间。下电极62的材料包含例如金属及其氮化物中的至少一种，例如钨(W)、钽(Ta)、钛(Ti)、氮化钨(WN)、氮化钽(TaN)和氮化钛(TiN)。下电极62可以具有单层结构或多层结构。
图4是在半导体存储装置100中使用的磁阻效应元件40沿图2的线A-A截取的横截面图。在图4中，为了简化描述，省略了层间绝缘膜80的图示。磁阻效应元件40是具有磁隧道结的多层膜。磁阻效应元件40包含基底层44、存储层45、隧道势垒层46、参考层47、中间层48和偏移消除层49。
基底层44设置在下电极62与存储层45之间。基底层44是可以用于提高存储层45的特性(例如，磁特性、结晶度等)和/或磁隧道结的特性的层。基底层44包含例如金属、硼化物、氧化物和氮化物中的至少一种。
存储层45设置在基底层44与隧道势垒层46之间。
存储层45由铁磁材料制成并且具有可变的磁化方向。可变的磁化方向意味着磁化方向相对于写入电流的施加而改变。存储层45由例如具有垂直磁化特性的铁磁材料形成。存储层45包含例如铁(Fe)和钴(Co)中的至少一种。除了铁(Fe)和钴(Co)之外，存储层45还可以包含硼(B)。
存储层45可以称为自由层或磁性自由层。
参考层47设置在隧道势垒层46与偏移消除层49之间。
参考层47由铁磁材料制成并且具有固定的磁化方向。在本文中，固定的磁化方向意味着磁化方向相对于装置中使用的写入电流不改变。参考层47包含例如铁(Fe)和钴(Co)中的至少一种。除了铁(Fe)和钴(Co)之外，参考层47还可以包含硼(B)。参考层47可以称为被钉扎层、磁性固定层、磁性被钉扎层或磁化不变层。
隧道势垒层46设置在存储层45与参考层47之间。隧道势垒层46是插置于存储层45与参考层47之间的绝缘层。隧道势垒层46包含例如镁(Mg)和氧(O)。
偏移消除层49设置在参考层47与上电极64之间。
偏移消除层49由铁磁材料制成。偏移消除层49具有与参考层47的磁化方向反平行的固定磁化方向，并且具有用于消除从参考层47施加到存储层45的磁场的功能。偏移消除层49由例如具有垂直磁化特性的铁磁材料制成，并且包含钴(Co)、铂(Pt)、镍(Ni)和钯(Pd)中的至少一种元素。
例如，通过合成反铁磁(SAF)结构将参考层47的磁化方向和偏移消除层49的磁化方向设置为相反方向。
在SAF结构中，中间层48设置在参考层47与偏移消除层49之间。参考层47和偏移消除层49通过中间层48反铁磁耦合。中间层48包含诸如钌(Ru)的非磁性金属。
磁阻效应元件40是自旋转移力矩(STT)型磁阻效应元件并且具有垂直磁化。也就是说，存储层45的磁化方向与其上表面正交，参考层47的磁化方向与其上表面正交，并且偏移消除层49的磁化方向与其上表面正交。
当存储层45的磁化方向平行于参考层47的磁化方向时，磁阻效应元件40处于低电阻状态，而当存储层45的磁化方向反平行于参考层47的磁化方向时，磁阻效应元件40处于高电阻状态。因此，磁阻效应元件40可以根据电阻状态(低电阻状态和高电阻状态)存储二进制数据值(0或1)。根据在磁阻效应元件40中流动的电流的方向，可以在磁阻效应元件40中设置低电阻状态或高电阻状态。
图4所示的磁阻效应元件40具有无底型配置，其中存储层45、隧道势垒层46和参考层47从下层侧(半导体衬底侧)按此顺序堆叠。然而，磁阻效应元件40也可以是无顶型配置，其中参考层47、隧道势垒层46和存储层45从下层侧(半导体衬底侧)按此顺序堆叠。
导电层70设置在选择器50与下电极62之间。导电层70包含例如金属及其氮化物中的至少一种，例如钨(W)、钽(Ta)、钛(Ti)、氮化钨(WN)、氮化钽(TaN)和氮化钛(TiN)。
导电层70包含在其下表面上沿第二方向D2延伸的第一突出部分75。在一些实例中，导电层70可以用作下电极62并且直接连接到基底层44。在这种情况下，将省略图3所示的不同的下电极62部分。第一突出部分75优选地具有V形形状，该V形形状在沿图2中的线A-A截取的截面中具有尖锐尖端。第一突出部分75设置成不接触第二布线20。也就是说，第一突出部分75不在第三方向D3上向下延伸以与第二布线20相遇。
选择器50具有切换功能(例如，执行导电状态与不导电状态之间的切换操作)。因此，选择器50可以称为切换元件。例如，使用具有切换功能的双端子型切换元件。当接通选择器50时，选择磁阻效应元件40，并且可以对磁阻效应元件40执行写入和读取。例如，包含硫属元素的二极管或双端子型切换元件可以用于选择器。
在包含上述硫属元素的两端型切换元件中，当施加在两个端子之间的电压小于阈值电压时，切换元件处于高电阻状态(例如，基本上不导电的状态)。当施加在两个端子之间的电压变得大于阈值电压时，切换元件转换到低电阻状态(例如，导电状态)。切换元件(选择器50)可以在两个方向上具有上述功能。上述切换元件可以包含选自由以下组成的群组中的至少一种：碲(Te)、硒(Se)和硫(S)的硫属元素。可替换地，切换元件可以包含硫属化物，该硫属化物是包含这些硫属元素的化合物。
选择器50包含在其下表面上沿第二方向D2纵向延伸的第二突出部分52和在其上表面上沿第二方向D2纵向延伸的第二凹陷部分54。第二突出部分52在设置在第二布线20的上表面上的第一凹陷部分25中。选择器50的下表面和第二布线20的上表面彼此接触。第二突出部分52优选地是倾斜的，以便遵循或匹配第一凹陷部分25的边缘部分28的形状。第二突出部分52优选地具有V形形状，该V形形状在沿图2中的线A-A截取的截面中具有尖锐尖端。
第二凹陷部分54包围设置在导电层70的下表面上的第一突出部分75。选择器50的上表面和导电层70的下表面彼此接触。第二凹陷部分54优选地为V形凹槽，该V形槽在沿图2中的线A-A截取的截面中具有尖锐尖端。第一突出部分75和第二突出部分52在第三方向D3上对齐。第二凹陷部分54优选地设置在选择器50的第一方向D1上的宽度的中间。
当在第一布线10与第二布线20之间施加相对大的电压(称为形成电压)时，选择器50在导电层70和第二布线20之间形成电流路径(也称为灯丝)。该形成电压例如是高于阈值电压的电压。也就是说，通过形成灯丝，第一布线10和第二布线20经由选择器50电连接。根据第一布线10与第二布线20之间的电势差，可以使灯丝的这种形成反向(灯丝消失)。
当施加太高的电压时，由于隧道势垒层46的介质击穿，磁阻效应元件40可能会失去其作为磁阻效应元件40的功能(即，磁阻效应元件40可能在功能上被破坏)。也就是说，在第一布线10与第二布线20之间施加过高电平的形成电压可能会导致隧道势垒层46击穿。因此，希望不对磁阻效应元件40施加过高电压。
在第一实施例的半导体存储装置100中，用作灯丝的一部分的第一突出部分75预先形成在导电层70上。因此，可以避免在第一布线10与第二布线20之间施加基本上大于阈值电压的形成电压。也就是说，由于可以避免大的形成电压，所以可以避免隧道势垒层46的击穿的发生，并且可以为磁阻效应元件40维持诸如稳定的写入和读取之类的功能。
在图5A所示的比较实例的半导体存储装置中，在第二布线20C中不形成第一凹陷部分25，因此不存在边缘部分28。因此，在数据写入操作和读取操作期间可能出现多个不同的电流路径。
另一方面，在第一实施例的半导体存储装置100中，如图5B所示，电流路径集中在第一凹陷部分25的边缘部分28处，在该边缘部分28处电场集中可能在数据写入操作和数据读取操作期间发生，因此，可以防止阈值电压Vth的可能变化。
(1)-(b)制造方法
将参照图6至19描述第一实施例的半导体存储装置的制造方法。
图6是示出半导体存储装置100的制造方法中的各种过程的图。
(步骤S11：在第二布线中形成第一凹陷部分的过程)
如图7所示，在半导体衬底上形成层间绝缘膜形成部分80X。此时，在半导体衬底上形成沿第二方向D2纵向延伸的凹槽G1，可以在第一方向D1上以预定间隔彼此间隔开地形成多个凹槽G1。
如图8所示，使用诸如化学气相沉积(CVD)方法的膜形成技术形成第二布线形成部分20Z，以便覆盖半导体衬底上的凹槽G1和层间绝缘膜形成部分80X的内部。
此时，第二布线形成部分20Z的上表面根据凹槽G1的形状而凹陷。因此，第二布线形成部分20Z本身具有与在第二布线形成部分20Z的上表面上沿第二方向D2纵向延伸的凹槽G1相对应的凹槽。
接下来，使用层间绝缘膜形成部分80X的上表面作为阻挡物执行平坦化过程。通过使用例如化学机械抛光(CMP)方法执行平坦化过程。这样，形成具有图9所示的第一凹陷部分25的第二布线20。
如果在第二布线形成部分20Z的上表面上形成的凹槽的尺寸不足，则可以在第二布线形成部分20Z上执行凹陷形成过程(回蚀过程)。通过这种回蚀过程，也可以形成具有图9所示的第一凹陷部分25的第二布线20。
图10是其中形成有第一凹陷部分25的第二布线20的透视图。第一凹陷部分25形成为沿第二方向D2纵向延伸。图10中省略了层间绝缘膜形成部分80X的图示。
(步骤S12：在第二布线上形成层间绝缘膜的过程)
如图11所示，通过使用诸如CVD方法的膜形成技术，在第二布线20上形成层间绝缘膜形成部分80Y。层间绝缘膜形成部分80Y例如是氧化硅(SiO2)层。根据第一凹陷部分25的形状，层间绝缘膜形成部分80Y的上表面也可以在与第一凹陷部分25的位置相对应的区域中部分地凹陷，从而在层间绝缘膜形成部分80Y的上表面上形成沿第二方向D2延伸的相应的凹槽。
通过在层间绝缘膜形成部分80Y上执行平坦化过程，形成图12所示的层间绝缘膜形成部分80Z。
(步骤S13：通过蚀刻在层间绝缘膜中形成凹槽的过程)
如图13所示，在层间绝缘膜形成部分80Z上形成具有预定图案的掩模层94。掩模层94可以由通过光刻或其它已知光刻技术图案化的抗蚀层形成。在一些实例中，掩模层94的图案可以通过公知的光刻技术结合公知的蚀刻技术来形成。掩模层94形成例如在第二方向D2上延伸的长方体形状。可以使用掩模层94的图案作为蚀刻掩模来执行蚀刻，直到暴露第二布线20的上表面。然后，可以去除/剥离掩模层94。
这样，如图14所示，可以形成由第二布线20的上表面、第一凹陷部分25和层间绝缘膜80包围并沿第二方向D2延伸的凹槽G2。
(步骤S14：在第二布线和层间绝缘膜上形成选择器的过程)
此后，如图15所示，通过诸如CVD方法的膜形成技术在第二布线20和层间绝缘膜80上形成选择器形成部分50Z。此时，选择器形成部分50Z形成为使得选择器形成部分50Z填充第一凹陷部分25。结果，根据已经形成在第二布线20上的第一凹陷部分25的形状，在选择器形成部分50Z的下表面上形成第二突出部分52。选择器形成部分50Z的上表面可以类似地凹陷为沿第二方向D2纵向延伸的凹槽。
如图16所示，使用层间绝缘膜80的上表面作为阻挡物，在选择器形成部分50Z上执行平坦化过程以形成选择器50。结果，选择器50的上表面与层间绝缘膜80的上表面对齐。这样，第二凹陷部分54形成在选择器50的上表面上。在该平坦化过程中，选择器50的上表面上的凹槽几乎消失。在这种情况下，可以在选择器50上执行凹陷形成过程(回蚀过程)，使得凹槽在平坦化处理之后具有足够的尺寸。这样，第二凹陷部分54形成在选择器50的上表面上。
(步骤S15：在选择器和层间绝缘膜上形成导电层的过程)
如图17所示，通过诸如CVD方法的膜形成技术在选择器50和层间绝缘膜80上形成导电层形成部分70Y。此时，沉积导电层形成部分70Y，使得导电层形成部分70Y填充第二凹陷部分54。结果，根据在选择器50上形成的第二凹陷部分54的形状，在导电层形成部分70Y的下表面上形成第一突出部分75。同样，导电层形成部分70Y的上表面具有沿着第二方向D2延伸的凹槽，该凹槽在位置上对应于第二凹陷部分54。
当导电层70和磁阻效应元件40彼此直接堆叠时，在导电层形成部分70Y上执行平坦化过程。因此，如图18所示，形成导电层形成部分70Z。当要不直接堆叠导电层70和磁阻效应元件40时，可以在导电层70上形成下电极62，同时在导电层70的上表面上仍然留下凹陷部分。也就是说，可以省略导电层形成部分70Y的中间平坦化。
(步骤S16：在导电层上形成磁阻效应元件的过程)
接下来，将描述形成在导电层形成部分70Z之上的磁阻效应元件40等的制造方法。
首先，通过例如溅射在导电层形成部分70Z上形成下电极62。当下电极62和磁阻效应元件40被直接堆叠时，在下电极62上执行平坦化过程。
通过例如溅射在下电极62上形成磁阻效应元件40。
磁阻效应元件40包含例如基底层44、存储层45、隧道势垒层46、参考层47、中间层48和偏移消除层49。基底层44形成在下电极62上。存储层45形成在基底层44上。隧道势垒层46形成在存储层45上。参考层47形成在隧道势垒层46上。中间层48形成在参考层47上。偏移消除层49形成在中间层48上。
上电极64通过例如溅射形成在偏移消除层49上。
硬掩模66通过例如溅射形成在上电极64上。通过光刻技术和蚀刻技术将硬掩模66形成为预定图案。基于要形成的磁阻效应元件的预期形状来将硬掩模66图案化。例如，可以将硬掩模66处理成圆形等。硬掩模66的材料包含例如至少一种材料及其氮化物，例如钨(W)、钽(Ta)、钛(Ti)、碳(C)、氮化钨(WN)、氮化钽(TaN)或氮化钛(TiN)。
通过使用硬掩模66作为蚀刻掩模，在选择器50上方的堆叠结构(即，磁阻效应元件40、下电极62、上电极64和导电层70)上执行蚀刻，例如离子束蚀刻(IBE)。
因此磁阻效应元件40、下电极62、上电极64和导电层70通过IBE或其它蚀刻过程被处理成对应于硬掩模66的形状。例如，从相对于半导体衬底表面倾斜的角度用离子束照射磁阻效应元件40。用于磁阻效应元件40的蚀刻方法的类型不限于IBE。
通过上述过程，形成图19的透视图中所示的包含磁阻效应元件40、下电极62、上电极64、导电层70和硬掩模66的堆叠体L。
图19是在选择器50上形成堆叠体L的透视图。为了简化描述，图19中省略了层间绝缘膜80的图示。当从第三方向D3观察时具有圆形形状的多个堆叠体L沿着第二方向D2以预定间隔形成。这里的形状不限于正圆，并且包含近似圆形的形状以及实现与第一实施例基本上相同效果的其它形状。在第二方向D2上延伸的第二凹陷部分54由多个存储单元30共享，每个存储单元共享特定的第二布线20。这些存储单元30沿第二凹陷部分54的第二方向D2以预定间隔设置，该第二凹陷部分54在相邻的存储单元30之间不间断地延伸。
(步骤S17：在磁阻效应元件上形成第一布线的过程)
此后，半导体存储装置100的制造过程通过在硬掩模66上形成第一布线10而完成。这样，可以获得具有图3所示的截面结构的半导体存储装置100。
在半导体存储装置100中，在制造期间在导电层70中形成第一突出部分75，因此可以省略或放松在第一布线10与第二布线20之间施加大的形成电压的过程。
也就是说，可以保证磁阻效应元件40的功能，因为可以避免可能导致发生隧道势垒层46击穿的过程(施加大的形成电压)。
此外，通过包含在第二布线20的上表面上的第一凹陷部分25中导致电场集中的边缘部分28，可以防止阈值电压Vth的变化。
(2)第一实施例的修改
将参照图20描述根据第一实施例的修改的半导体存储装置100及其制造方法。
如图20所示，第二布线20被分成第二布线部分20A和第二布线部分20B，并且第一凹陷部分25形成在第二布线部分20A的上表面上，然后与第二布线部分20B集成以形成一个第二布线20。这样，具有相同或不同材料组成的两个布线部分可以被单独处理，然后这两个布线部分可以被集成以形成一个布线。在本修改中，由于可以增加第二布线20的横截面积，所以可以减小电阻。当需要半导体存储装置100具有更精细的结构或更好的装置特性(例如提高的写入/读取速度和降低的功耗)时这是特别有用的。
第二布线部分20A和第二布线部分20B可以具有不同的材料组成。例如，第二布线部分20A包含氮化钽(TaN)和钛(Ti)，并且第二布线部分20B包含氮化钽(TaN)和钨(W)。
(3)第二实施例
将参照图21描述根据第二实施例的半导体存储装置200及其制造方法。
根据第二实施例的半导体存储装置200与半导体存储装置100的不同之处在于，选择器50A与共享第一布线10的多个存储单元30共享。
在根据第二实施例的半导体存储装置200的制造方法中，在第二布线20和层间绝缘膜80上形成选择器50A之后，选择器50A不被处理成为相邻存储单元30中的每一个的分离部分。形成选择器50A之后的过程在其它方面与第一实施例的制造方法中的相同。
在半导体存储装置200的制造方法中，由于选择器50A与共享第一布线10的多个存储单元30共享，所以与对于每个存储单元30用层间绝缘膜80划分选择器50的情况相比，可以减少制造过程。结果，可以提高通过第二实施例的制造方法获得的半导体存储装置200的制造成品率。
作为第一实施例的修改的上述结构也可以应用于第二实施例。也就是说，第二布线20可以包括不同的部分(例如，第二布线部分20A和20B)。
(4)其它修改
在每个上述实施例中，选择器50在第一方向D1上的宽度比第二布线20在第一方向D1上的宽度窄。然而，本公开不限于此。也就是说，根据制造过程，选择器50在第一方向D1上的宽度可以与第二布线20在第一方向D1上的宽度相同，并且仍然可以获得如上所述的类似效果。
在上述实施例中的每一个中，基底层44、中间层48和偏移消除层49被配置成磁阻效应元件40。然而，本公开不限于此配置。这些层不必设置在磁阻效应元件40中。也就是说，一般来说，磁阻效应元件40可以具有任何配置，只要该配置可以根据其电阻状态存储不同的数据值和/或信息。
虽然已经描述了某些实施例，但是这些实施例仅仅是以实例的方式给出的，并不旨在限制本发明的范围。实际上，在此描述的新颖实施例可以以各种其它形式实施；此外，在不脱离本发明的精神的情况下，可以对本文中描述的实施例的形式进行各种省略、替换和改变。所附权利要求及其等同物旨在覆盖落入本发明的范围和精神内的这些形式或修改。

Claims (20)

1.一种半导体存储装置，其包括：
第一布线，其在第一方向上延伸；
第二布线，其在与所述第一方向相交的第二方向上延伸并且在与所述第一方向和所述第二方向相交的第三方向上与所述第一布线间隔开，所述第二布线在面向所述第一布线的表面上具有第一凹陷；
电阻变化存储元件，其连接在所述第一布线与所述第二布线之间；
导电层，其在所述电阻变化存储元件与所述第二布线之间，并且包含在面向所述第二布线的表面上的第一突出；以及
切换部分，其在所述导电层与所述第二布线之间，并且包含在面向所述导电层的表面上的第二凹陷和在面向所述第二布线的表面上的第二突出，其中
所述第一突出在所述第二凹陷中，
所述第二突出在所述第一凹陷中，以及
所述切换部分被配置成根据所述第一布线与所述第二布线之间的电压来切换导电状态。
2.根据权利要求1所述的半导体存储装置，其中，当所述第一布线与所述第二布线之间的所述电压超过预定阈值时，所述切换部分电连接所述导电层和所述第二布线。
3.根据权利要求1所述的半导体存储装置，其中，所述电阻变化存储元件包括磁隧道结元件。
4.根据权利要求1所述的半导体存储装置，其中：
所述切换部分在所述第一方向上延伸，以及
沿所述第一方向彼此间隔开的多个存储单元连接到所述第一布线和所述切换部分。
5.根据权利要求1所述的半导体存储装置，其进一步包括：
第三布线，其直接连接到所述第二布线的背向所述第一布线的表面。
6.根据权利要求5所述的半导体存储装置，其中，所述第三布线具有与所述第二布线的组成不同的组成。
7.根据权利要求1所述的半导体存储装置，其进一步包括：
多个导电层，其在所述第二方向上以预定间隔在所述切换部分上彼此间隔开。
8.根据权利要求7所述的半导体存储装置，其中，当从所述第三方向观察时，所述多个导电层中的每一个具有圆形形状。
9.根据权利要求1所述的半导体存储装置，其中，所述切换部分包含选自由以下组成的群组中的至少一种硫属元素：碲、硒和硫。
10.根据权利要求1所述的半导体存储装置，其中，所述导电层包括钨、钽、钛、氮化钨、氮化钽和氮化钛中的至少一种。
11.根据权利要求1所述的半导体存储装置，其中，平行于所述第一方向和所述第三方向截取的所述第二凹陷的横截面具有V形形状。
12.根据权利要求1所述的半导体存储装置，其进一步包括：
多个电阻变化存储元件，其沿着所述第二布线在所述第二方向上彼此间隔开，其中
所述第二凹陷在所述第二方向上延伸并且直接接触所述多个存储单元中的每一个。
13.根据权利要求1所述的半导体存储装置，其中，在面向所述第一布线的所述表面处的所述第一凹陷的边缘部分具有角形形状。
14.根据权利要求13所述的半导体存储装置，其中，所述第二突出在形状上对应于所述第一凹陷。
15.根据权利要求14所述的半导体存储装置，其中，所述边缘部分在所述第二方向上延伸超过所述电阻变化存储元件的外边缘。
16.根据权利要求1所述的半导体存储装置，其中，所述第二突出具有尖锐尖端。
17.根据权利要求1所述的半导体存储装置，其中，所述第一突出和所述第二突出在所述第三方向上对齐。
18.根据权利要求1所述的半导体存储装置，其中，所述第二凹陷在所述第一方向上处于所述切换部分的中心。
19.根据权利要求1所述的半导体存储装置，其中，所述第二布线与所述导电层之间的所述最小距离是从所述第一突出的尖锐尖端到所述第一凹陷的边缘部分。
20.一种半导体存储装置，其包括：
第一布线，其在第一方向上延伸；
多个第二布线，其在与所述第一方向相交的第二方向上延伸，每个第二布线在所述第一方向上彼此间隔开，并且所述第二布线在与所述第一方向和所述第二方向相交的第三方向上与所述第一布线间隔开，每个第二布线包含在面向所述第一布线的表面上的第一凹陷；
第一电阻变化存储元件，其在所述第三方向上在所述第一布线与所述多个第二布线中的一个之间；
第二电阻变化存储元件，其在所述第一方向上与所述第一电阻变化存储元件间隔开，所述第二电阻变化存储元件在所述第一布线与所述多个第二布线中的另一个之间；
第一导电层，其在所述第一电阻变化存储元件与所述多个第二布线中的所述一个之间，并且包含在面向所述多个第二布线中的所述一个的表面上的第一突出；
第二导电层，其在所述第一方向上与所述第一导电层间隔开，所述第二导电层在所述第二电阻变化存储元件与所述多个第二布线中的所述另一个之间，并且包含在面向所述多个第二布线中的所述另一个的表面上的第二突出；以及
切换部分，其在所述第一方向上从所述第一导电层延伸到所述第二导电层，所述切换部分在所述多个第二布线中的所述一个与所述第一导电层之间以及所述多个第二布线中的所述另一个与所述第二导电层之间，并且所述切换部分包含接触所述第一导电层的第三凹陷、接触所述多个第二布线中的所述一个的第三突出、接触所述第二导电层的第四突出以及接触所述多个第二布线中的另一个的第四突出。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003298144A (ja) * 2002-03-29 2003-10-17 Toshiba Corp 磁気抵抗効果素子及びその製造方法、磁気ヘッド並びに磁気再生装置
JP2005303095A (ja) * 2004-04-14 2005-10-27 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US20070045605A1 (en) * 2005-08-26 2007-03-01 Macronix International Co., Ltd. Method for fabricating chalcogenide-applied memory
JP2010062265A (ja) * 2008-09-02 2010-03-18 Sharp Corp 可変抵抗素子及びその製造方法、並びにその駆動方法
US20110227030A1 (en) * 2009-01-13 2011-09-22 Pickett Matthew D Memristor Having a Triangular Shaped Electrode
WO2013140768A1 (ja) * 2012-03-21 2013-09-26 パナソニック株式会社 不揮発性記憶装置及びその製造方法
US9570678B1 (en) * 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
WO2017128294A1 (zh) * 2016-01-29 2017-08-03 华为技术有限公司 制备发电器件的方法、发电器件和供电设备
US20170338279A1 (en) * 2016-05-18 2017-11-23 Avalanche Technology, Inc. Selector Device Incorporating Conductive Clusters for Memory Applications

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4157707B2 (ja) * 2002-01-16 2008-10-01 株式会社東芝 磁気メモリ
JP3875568B2 (ja) * 2002-02-05 2007-01-31 株式会社東芝 半導体装置及びその製造方法
US8586962B2 (en) * 2008-10-06 2013-11-19 Samsung Electronics Co., Ltd. Cross point memory arrays, methods of manufacturing the same, masters for imprint processes, and methods of manufacturing masters
US8598562B2 (en) * 2011-07-01 2013-12-03 Micron Technology, Inc. Memory cell structures
JP2013258385A (ja) * 2012-06-14 2013-12-26 Toshiba Corp 抵抗変化メモリ及びその製造方法
TW201532327A (zh) 2013-11-19 2015-08-16 Univ Rice William M 用於改良ＳｉＯｘ切換元件之效能的多孔ＳｉＯｘ材料
US9425237B2 (en) 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
KR20170099216A (ko) * 2016-02-23 2017-08-31 삼성전자주식회사 메모리 소자 및 그 제조 방법
US10559624B2 (en) * 2017-02-21 2020-02-11 Avalanche Technology, Inc. Selector device having asymmetric conductance for memory applications
JP2018152432A (ja) 2017-03-10 2018-09-27 東芝メモリ株式会社 磁気記憶装置
JP2019114644A (ja) 2017-12-22 2019-07-11 東芝メモリ株式会社 記憶装置
KR102513079B1 (ko) * 2018-06-26 2023-03-23 삼성전자주식회사 스트레스-유발 층을 갖는 반도체 소자 및 그 형성 방법
US11189661B2 (en) * 2019-09-05 2021-11-30 International Business Machines Corporation FinFET 2T2R RRAM

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003298144A (ja) * 2002-03-29 2003-10-17 Toshiba Corp 磁気抵抗効果素子及びその製造方法、磁気ヘッド並びに磁気再生装置
JP2005303095A (ja) * 2004-04-14 2005-10-27 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US20070045605A1 (en) * 2005-08-26 2007-03-01 Macronix International Co., Ltd. Method for fabricating chalcogenide-applied memory
JP2010062265A (ja) * 2008-09-02 2010-03-18 Sharp Corp 可変抵抗素子及びその製造方法、並びにその駆動方法
US20110227030A1 (en) * 2009-01-13 2011-09-22 Pickett Matthew D Memristor Having a Triangular Shaped Electrode
US9570678B1 (en) * 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
WO2013140768A1 (ja) * 2012-03-21 2013-09-26 パナソニック株式会社 不揮発性記憶装置及びその製造方法
WO2017128294A1 (zh) * 2016-01-29 2017-08-03 华为技术有限公司 制备发电器件的方法、发电器件和供电设备
US20170338279A1 (en) * 2016-05-18 2017-11-23 Avalanche Technology, Inc. Selector Device Incorporating Conductive Clusters for Memory Applications

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