KR20060135773A - 박막 집적회로의 제조방법 및 소자 기판 - Google Patents

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KR20060135773A
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

실리콘 웨이퍼로 형성된 IC 칩의 응용 형태와 요구가 증가될 것으로 예상되어, 비용의 저감이 요구되고 있다. 본 발명의 목적은 저비용으로 제조할 수 있는 IC 칩의 구조와 프로세서를 제공함에 있다. 상기 과제를 감안해, 본 발명의 일 특징은, 절연 기판에 박리층을 형성하는 단계와, 박리층 위에 능동 영역으로서 반도체막을 갖는 박막 집적회로를 형성하는 단계를 포함하며, 박막 집적회로는 박리되지 않는다. 원형의 실리콘 웨이퍼에서 칩을 추출하는 경우와 비교하여, 절연 기판을 사용하는 경우에 모체 기판의 형상이 제약이 없다. 따라서, IC 칩의 비용의 저감을 달성할 수 있다.
박막 집적회로, 소자 기판, 박리층, 접속 영역, 안테나용 기판

Description

박막 집적회로의 제조방법 및 소자 기판{METHOD FOR MANUFACTURING THIN FILM INTEGRATED CIRCUIT, AND ELEMENT SUBSTRATE}
본 발명은, 많은 정보를 기억가능한 박막 집적회로의 제조방법, 및 해당 박막 집적회로를 제작하기 위한 소자 기판에 관한 것이다.
최근, 유가 증권이나 상품의 관리 등, 자동인식이 필요한 모든 분야를 대상으로, 비접촉으로 데이터의 교환을 행할 수 있는 IC 칩 탑재 카드나, IC칩 탑재 태그의 필요성이 높아지고 있다. 이들 IC 카드나 IC 태그는, 이용 형태에서 생각하면 일회용이 되는 일이 많기 때문에 저가로 제조하는 것이 요구되고 있다. 특히 실리콘 웨이퍼로부터 형성되는 IC칩의 저비용화가 요구되고 있다.
이러한 IC칩의 이용 형태로서, 가축의 안전관리를 위해, 동물의 일부에 IC칩을 붙여, 전염병 예방이나 품질 보증에 이용되고 있다. 마찬가지로, 야채의 안전관리를 위해, 생산자나 산지, 농약 사용상황 등이 기억된 IC칩을 부착해서 판매하고 있다.
또한 다른 이용 형태로서, IC칩을 유가 증권류에 탑재하여, 부정이용을 막는 동시에, 정규의 관리소에 회수된 경우에는 유가 증권류의 재이용이 가능해지는 형태가 제안되어 있다(특허문헌 1: 일본국 특개 2001-260580호 공보).
이러한 실리콘 웨이퍼로부터 형성되는 IC칩은, 저비용화에 한계를 보여 왔다. 그러나, IC칩은 이용 형태의 다양성, IC칩의 수요의 증대가 예상되어, 더욱 더 저비용화가 요구된다.
따라서, 본 발명의 목적은, 더욱 더 저비용으로의 생산이 가능한 구조와 프로세스를 제공함에 있다.
상기 과제를 감안해, 본 발명의 일 특징은, 절연 표면을 가지는 기판(절연 기판)에 박막 집적회로(IDF 칩, 반도체장치로도 표기한다)을 형성하고, 해당 절연 기판을 박리하고, 해당 박리에서 각 IDF 칩이 따로따로 분리되는 것을 방지하는 것을 특징으로 한다.
이렇게 절연 기판에 IDF 칩을 형성할 경우, 원형의 실리콘 웨이퍼로부터 칩을 추출하는 경우와 비교하여, 모체 기판 형상에 제약이 거의 없다. 따라서, IDF 칩의 생산성을 높여, 대량생산을 행할 수 있다. 그 결과, IDF 칩의 비용을 삭감할 수 있다. 단가가 대단히 낮은 IDF 칩은, 단가 비용의 삭감에 의해 대단히 큰 이익을 만들어 낼 수 있다.
더구나, 절연 기판을 박리함으로써, 해당 절연 기판을 재이용할 수 있다. 그 때문에, 본 발명은, 실리콘 웨이퍼를 연마해서 초박형화를 달성하는 종래의 IC칩과 비교해서 저비용화를 달성할 수 있다.
절연 기판을 박리함으로써 매우 초박형의 IDF 칩을 제작할 수 있다. 또한, 절연 기판을 박리후, IDF 칩을 별도의 절연 기판(전사용 기판으로도 표기한다)으로 옮겨도 된다. 이때 전사용 기판은, 플렉시블성을 가지는 기판(이하, 플렉시블 기판으로도 표기한다)이 바람직하다. 이렇게, IDF 칩의 소자(제작 도중의 것을 포함한다)를 다른 기판에 옮겨가는 것을 "전사"로 부르는 경우가 있다.
구체적인 본 발명은, 절연 기판 상에 형성된 박리층을 제거함으로써 절연 기판을 박리한다. 박리층을 제거하는 방법은, 에칭제(기체 또는 액체)을 사용해서 화학적으로 제거하거나, 응력을 가해서 물리적으로 제거하는 방법이 있다. 특히, 에칭제를 사용해서 화학적으로 박리층을 제거하면, 반응 잔류물 등의 발생을 저감할 수 있으므로 바람직하다. 더욱 바람직하게는, 박리층에 도달하도록 홈을 설치하고, 홈에 에칭제를 도입함에 의해 박리층을 제거하면 된다. 에칭제로서는, 대표적으로는 할로겐화물을 포함하는 기체 또는 액체를 사용할 수 있다. 예를 들면, 할로겐화물로서 ClF3(3불화 염소), ＮＦ3(3불화 질소), ＢｒＦ3(3불화 브롬), ＨＦ(불화 수소)를 사용할 수 있다.
예를 들면, 안테나를 별도 형성해서 부착시키는 경우, 안테나가 형성되는 기판(안테나용 기판으로 표기한다)을 부착시킨다. 그후, 박리층을 제거할 수 있다. 즉, 안테나용 기판에 개구부를 형성하고, IDF 칩 및 홈이 형성된 절연 기판에 부착시키고, 그후 에칭제를 사용해서 화학적으로 박리층을 제거한다. 그 결과, IDF 칩이 따로따로 분리하지 않고, 일체화된 상태로 안테나를 부착시킬 수 있다.
또한 IDF 칩이 따로따로 분리하는 것을 방지하는 다른 수단으로서, 홈을 형성할 때에, IDF 칩 사이에 설치된 절연막 또는 도전막 등을 일부 남긴다(남겨진 영역을 접속 영역으로 표기한다). 이 경우, 박리층은 선택적으로 형성된 홈으로부터 도입되는 에칭제에 의해 제거된다. 이 때 IDF 칩끼리는, 접속 영역으로 연결되어 있기 때문에 따로따로 분리되는 일이 없이 일체화된 상태로 되어 있다. 그 후에, 필요에 따라 안테나를 형성한다.
이상과 같이 IDF 칩을 제작하기 위한 소자 기판은, 박리층을 개재하여, 복수의 박막 집적회로가 형성된 절연 기판과, 절연 기판과 대향하여 설치된 안테나용 기판을 가지고, 안테나용 기판은 안테나 및 개구부를 가지고, 개구부와 일치하도록 박막 집적회로 사이에 홈이 설치되어 있는 것을 특징으로 한다.
또한, 다른 구조를 가지는 소자 기판은, 박리층을 개재하여, 복수의 박막 집적회로가 형성된 절연 기판과, 절연 기판과 대향하여 배치된 안테나용 기판을 가지고, 접속 영역에 의해 복수의 박막 집적회로가 일체화되어 있고, 안테나용 기판은 안테나 및 개구부를 가지고, 개구부와 일치하도록 박막 집적회로 사이에 홈이 설치되고, 박막 집적회로 내에 개구부가 설치되어 있는 것을 특징으로 한다.
즉 이러한 절연 기판에 IDF 칩을 형성할 경우, 원형의 실리콘 웨이퍼로부터 칩을 추출하는 경우와 비교하여, 모체 기판 형상에 제약이 없다. 따라서, IDF 칩의 생산성을 높여, 대량생산을 행할 수 있다. 그 결과, IDF 칩의 비용을 삭감할 수 있다. 단가가 매우 낮은 IDF 칩은, 단가 비용의 삭감에 의해 대단히 큰 이익을 만들어 낼 수 있다.
예를 들면, 직경 12인치의 실리콘 웨이퍼를 사용했을 경우와, 7300×9200mm2의 유리 기판을 사용했을 경우에 칩의 수를 비교한다. 전자의 실리콘 기판의 면적은 약 73000mm2이지만, 후자의 유리 기판의 면적은 약 672000mm2이다. 유리 기판은 실리콘 기판의 약 9.2배에 해당 한다. 약 672000mm2의 면적을 갖는 유리 기판은, 기판의 절단에 의해 소비되는 면적을 무시하면, 1mm 사방의 ＩＤ 태그를 약 672000개 형성할 수 있는데, 이것은 실리콘 기판의 약 9.2배의 수에 해당한다. 그리고, ＩＤ 태그의 양산화를 행하기 위한 설비투자는, 7300×9200mm2의 크기를 갖는 유리 기판을 사용한 IDF 칩의 대량생산이 직경 12인치의 실리콘 기판을 사용한 경우보다도 적은 공정수로 달성할 수 있으므로, 비용을 3분의 1로 줄일 수 있다.
전술한 것과 같이 따로따로 분리하지 않고 IDF칩을 제작함으로써, 프로세스 도중에 장치의 배기계가 막힐 염려가 없다. 따라서, 매우 작은 IDF칩의 취급의 번잡함을 저감할 수 있다. 또한 대형기판에 형성된 초박형의 IDF칩은 응력에 의해 휘어져 버릴 우려가 있다. 그러나 IDF칩을 일체화한 상태에서 제작함으로써, 휘어짐을 방지할 수 있다. 특히, IDF칩 사이에 접속 영역을 설치하면, 휘어짐 방지 효과를 증진시킬 수 있다.
도 1a 및 도 1b는박막 집적회로의 제작 공정을 나타낸 도면이다.
도 2a 내지 도 2c는 박막 집적회로의 제작 공정을 나타낸 도면이다.
도 3a 내지 도 3c는 박막 집적회로의 제작 공정을 나타낸 도면이다.
도 4a 내지 도 4c는 박막 집적회로의 제작 공정을 나타낸 도면이다.
도 5a 내지 도 5c는 박막 집적회로의 제작 공정을 나타낸 도면이다.
도 6a 내지 도 6c는 박막 집적회로의 제작 공정을 나타낸 도면이다.
도 7a 및 도 7b는 안테나의 제작 공정을 나타낸 도면이다.
도 8a 내지 도 8c는 박막 집적회로의 제작 공정을 나타낸 도면이다.
도 9a 내지 도 9c는 박막 집적회로의 제작 공정을 나타낸 도면이다.
도 10a 내지 도 10c는 박막 집적회로의 제작 공정을 나타낸 도면이다.
도 11a 내지 도 11c는 박막 집적회로의 제작 공정을 나타낸 도면이다.
도 12a 내지 도 12c는 박막 집적회로의 제작 공정을 나타낸 도면이다.
도 13a 내지 도 13c는 박막 집적회로의 제작 공정을 나타낸 도면이다.
도 14a 내지 도 14e는 박막 집적회로의 제작 공정을 나타낸 도면이다.
도 15a 및 도 15b는 박막 집적회로를 실장한 물품을 나타낸 도면이다.
도１６a 내지 도 16c는 박막 집적회로를 실장한 물품을 나타낸 도면이다
도１７a 및 도 17b는 박막 집적회로를 실장한 물품을 나타낸 도면이다.
도１８a는 박막 집적회로를 실장한 물품의 사용 형태를 나타낸 도면이고, 도 18b는 IDF 칩과 리더/라이터의 회로 배치를 나타낸 도면이다.
도 19a 및 도 19b는 박막 집적회로를 실장한 물품을 구부린 상태를 나타낸 도면이다.
도２０a 및 도 20b는 박막 집적회로의 제작 공정을 나타낸 도면이다.
도２１a 및 도 21b는 박막 집적회로의 제작 공정을 나타낸 도면이다.
도２２a 내지 도 22c는 박막 집적회로의 실시형태를 나타낸 도면이다.
도２３a 및 도 23b는 박막 집적회로의 제작 공정을 나타낸 도면이다.
도２４는 박막 집적회로의 제작 장치를 나타낸 도면이다.
도２５a 내지 도 25d는 박막 집적회로의 제작 공정을 나타낸 도면이다.
도２６a 및 도 26b는 박막 집적회로의 제작 공정을 나타낸 도면이다.
도２７은 박막 집적회로를 실장한 물품을 나타낸 도면이다.
도２８은 박막 집적회로를 실장한 물품을 나타낸 도면이다.
도２９는 박막 집적회로를 실장한 물품을 나타낸 도면이다.
이하에, 본 발명의 실시형태를 도면에 의거하여 설명한다. 본 발명은 이하의 설명에 한정되지 않는다. 본 발명의 취지 및 그 범위에서 일탈하는 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 실시형태의 기재 내용에 한정해서 해석되는 것은 아니다. 또한, 실시형태에 관하여 설명하기 위한 전체 도면에 있어서, 동일 부분 또는 유사한 기능을 가지는 부분에는 동일한 부호를 붙이고, 그것의 반복의 설명은 생략한다.
(실시형태1)
본 실시형태에서는, 안테나용 기판을 부착시킨 후에, 박리층을 제거하는 형태에 관하여 설명한다.
도1a에 도시한 바와 같이, 절연 기판(100)에, 박리층(102), 반도체막을 능동영역으로서 가지는 박막 트랜지스터(ＴＦＴ로도 표기한다)층(103)을 순차 형성하여, IDF 칩(104)을 복수 형성한다. 또한 ＴＦＴ층의 구조의 상세한 것은 후술하지만, 반도체막은, 0.2㎛ 이하, 대표적으로는 40nm∼170nm, 바람직하게는 50nm∼150nm의 막두께로 한다.
이렇게 대단히 얇은 반도체막을 능동영역으로서 가지고 있기 때문에, 실리콘 웨이퍼로부터 형성되는 칩과 비교하여, IDF 칩의 초박형화를 달성할 수 있다. 구체적인 IDF 칩의 두께는 0.3㎛ 내지 3㎛, 대표적으로는 2㎛ 정도가 된다.
이때, IDF 칩의 경계에 있는 ＴＦＴ층에 홈(105)을 형성한다. 홈은, 다이싱, 스크라이빙 또는 마스크를 이용한 에칭 등에 의해 행할 수 있다. 이 때 홈은, 박리층이 노출하는 깊이가 되도록 형성한다. 또한, 홈은 반드시 각 IDF 칩 사이에 형성할 필요는 없고, 복수의 IDF 칩 간격으로 형성해도 된다.
또한, 도 21a에 도시한 바와 같이, ＴＦＴ층(103) 가운데에 개구부(108)를 형성해도 된다. 이 때 개구부는, 반도체막이 설치되는 영역 이외에 형성할 필요가 있다. 이러한 개구부를 홈과 함께 사용함으로써, 홈의 크기를 작게 하는 것이 가능해지며, 박리층의 제거에 필요한 시간을 단축할 수 있다.
절연 기판으로서는, 바륨 보로실리케이트 유리나, 알루미노 보로실리케이트 유리 등의 유리 기판, 석영 기판 등을 들 수 있다. 또한 그 밖의 절연 표면을 가지 는 기판으로서는, 폴리에틸렌-테레프탈레이트(ＰＥＴ), 폴리에틸렌나프탈레이트(ＰＥＮ), 폴리에테르 설폰(ＰＥＳ)으로 대표되는 플라스틱이나, 아크릴 등의 합성 수지로 이루어지는 기판이 있다. 또한 스테인레스 등의 금속 또는 반도체 기판 등의 표면에 산화 규소나 질화규소 등의 절연막을 형성한 기판 등도 사용할 수 있다. 이러한 절연 기판은, 원형의 실리콘 웨이퍼로부터 칩을 추출하는 경우와 비교하여, 모체 기판 형상에 제약이 없다. 따라서, IDF 칩의 저비용화를 달성할 수 있다.
박리층으로서는, 규소를 가지는 막이면 되며, 그 상태는, 비정질 반도체, 비정질 상태와 결정 상태가 혼재한 세미아모퍼스 반도체(ＳＡＳ로도 표기한다), 및 결정성 반도체의 어떤 조합이라도 된다. 또한, ＳＡＳ는, 비정질 반도체 중에 0.5nm 내지 20nm의 결정립을 관찰할 수 있는 미결정 반도체가 포함된다. 이것의 박리층은, 스퍼터링법, 또는 플라즈마 CVD법 등에 의해 형성할 수 있다. 또한 박리층은, 30nm 내지 1㎛의 막두께로 하면 되고, 박리층의 성막 장치의 박막 형성 한계가 허용하면, 30nm 이하로 하는 것도 가능하다.
또한 박리층에는, 인이나 붕소 등의 원소를 첨가해도 된다. 더욱이, 가열 등에 의해 해당 원소를 활성화시켜도 된다. 원소를 첨가함에 의해, 박리층의 반응속도, 즉 에칭 레이트를 개선할 수 있다.
또한 ＴＦＴ층이 에칭되지 않도록, 박리층 상에는 하지막을 형성한다. 하지막은, 산화 규소(ＳｉＯｘ)막, 질화 규소(ＳｉＮｘ)막, 산화 질화 규소(ＳｉＯｘＮｙ)(x>y)막, 질화 산화 규소(ＳｉＮｘＯｙ)(x>y)(x, y=1, 2…)막 등의 산소, 또는 질소를 가지는 절연막의 단층 구조, 또는 이것들의 적층 구조를 갖는다.
안테나용 기판(111)에는, 소정의 형상을 가지는 안테나(112)이 복수 설치되고, 적당히 개구부(113)가 설치되어 있다. 개구부의 형상은, 원형(소위 구멍에 해당), 사각형 형상(소위 슬릿에 해당) 등이다. 또한 개구부는, 홈(105)의 배치와 겹치도록 형성하는 것이 바람직하다.
이러한 절연 기판(100)과, 안테나용 기판(111)을 접착제 등에 의해 부착시킨다. 접착제는, 도전체가 분산된 이방성 도전체, 초음파 접착제, 또는 자외선 경화 수지를 사용할 수 있다.
그후, 도 1b에 도시한 바와 같이, 안테나용 기판이 절연 기판에 부착된 상태에서, 개구부 및 홈에, 에칭제(115)을 도입하여, 박리층을 제거한다. 에칭제로서는, ClF3로 대표되는 할로겐화물을 포함하는 기체 또는 액체를 사용한다.
박리층을 제거후, 절연 기판을 박리한다. 그 후에, 각 IDF 칩을 다이싱, 스크라이빙, 또는 레이저 커트법에 의해 절단한다. 예를 들면, 유리 기판에 흡수되는 레이저, 예를 들면 ＣＯ2 레이저를 사용해서 각강의 IDF칩을 절단할 수 있다. 또한 IDF 칩의 측면 등의 주위에, 에폭시 수지 등의 유기수지를 충전해도 된다. 그 결과, IDF 칩은 외부로부터 보호되어, 휴대하기 쉬운 형태가 된다. 이렇게 형성되는 IDF 칩은, 5mm 사방(25mm2) 이하, 바람직하게는 0.3mm 사방(0.09mm2) 내지 4mm 사방(16mm2)으로 할 수 있다.
이러한 본 발명의 IDF 칩은, 절연 표면을 갖지 않은 상태로 완성하여, 물품에 실장할 수 있다. 따라서, IDF 칩에 대해 박막화 및 경량화를 달성할 수 있으며, 이 칩이 실장될 물품에 대하여도 박막화 및 경량화를 달성할 수 있다.
또한 별도 전사용 기판에 옮긴 상태로 IDF칩을 실장해도 된다. 전사용 기판은, 플렉시블 기판이 바람직하다. 플렉시블 기판에는, 폴리에틸렌-테레프탈레이트(ＰＥＴ), 폴리에틸렌나프탈레이트(ＰＥＮ), 폴리에테르 설폰(ＰＥＳ)으로 대표되는 플라스틱이나, 아크릴 등의 합성 수지로 이루어지는 기판을 사용할 수 있다.
플렉시블 기판을 접착하는 접착제로서는, 열경화 수지, 자외선 경화 수지, 에폭시 수지계 접착제, 수지 첨가제 등의 접착제 또는 양면 테이프 등을 사용할 수 있다.
플렉시블 기판에 IDF 칩을 옮긴 결과, IDF 칩의 파괴강도를 높일 수 있다. 또한, 절연 기판 상에 형성된 IDF 칩과 비교하여, 플렉시블 기판에 옮긴 IDF 칩이 경량화, 초박형화를 달성할 수 있고, 가요성을 높일 수 있다.
또한, 박리된 절연 기판은 재이용이 가능하다. 그 결과, IDF 칩의 저비용화를 달성할 수 있다. 재이용할 경우, 홈을 형성하기 위한 다이싱이나 스크라이빙 등에 있어서, 절연 기판에 손상을 일으키지 않도록 제어하는 것이 바람직하다. 그러나, 절연 기판에 손상된 경우라도, 유기수지나 무기막을 도포법이나 액적토출법에 의해 형성하여, 평탄화 처리를 행할 수 있다. 이때, 액적토출법이란, 도전막이나 절연막 등의 재료가 혼입된 조성물의 액적(도트로도 표기한다)을 선택적으로 토출(분출)하는 방법이며, 그 방식에 따라서는 잉크젯법이라고도 불린다.
이러한 절연 표면을 가지는 기판에 IDF 칩을 형성할 경우, 원형의 실리콘 웨이퍼로부터 칩을 추출하는 실리콘 웨이퍼로 제작된 칩과 비교하여, 모체 기판 형상 에 제약이 없다. 따라서, IDF 칩의 생산성을 높여, 대량생산을 행할 수 있다. 더욱이 절연 기판을 재이용할 수 있으므로, 비용을 삭감할 수 있다. 그 결과, IDF 칩의 비용의 삭감을 달성할 수 있다.
또한, IDF 칩은, 실리콘 웨이퍼로 이루어진 칩과 다르게, 0.2㎛ 이하의 반도체막을 능동영역으로서 가져, 매우 초박형이 된다. 이러한 초박형 IDF 칩의 강도를 높이기 위해, 플렉시블 기판에 옮기는 방법을 취할 수도 있다. 이러한 초박형, 경량, 또는 플렉시블성이 높은 IDF 칩은, 실리콘 웨이퍼로부터 형성되는 칩과 비교해서 파손되기 어려운 특징을 갖는다.
IDF 칩은, 실리콘 웨이퍼로부터 형성되는 칩과 비교하여, 전파흡수의 걱정이 없어, 고감도의 신호의 수신을 행할 수 있다. 더욱이 IDF 칩은 실리콘 웨이퍼를 갖지 않기 때문에, 투광성을 가질 수 있다.
또한 본 실시형태에서는, IDF 칩을 안테나와 부착시키는 경우에 관하여 설명했지만, IDF 칩 상에 안테나를 직접 형성해도 된다. 안테나용 기판이 아니고, 안테나가 형성되지 않는 절연 기판에 개구부를 형성하여, IDF 칩이 따로따로 분리되는 것을 방지할 수 있다. 따라서, 본 발명의 효과를 나타낼 수 있다.
또한 자세하게 서술하면, IDF 칩은, 안테나가 실장되어 있는 비접촉형 IDF 칩(RFID 태그, RFID 칩, 그것의 용도에 따라서는 RFID 메모리, RFID 프로세서라고도 불린다)과, 안테나를 실장하지 않고 외부전원과 접속하는 단자를 형성한 접촉형 IDF 칩과, 비접촉형 및 접촉형을 혼재한 하이브리드형 IDF 칩이 있다.
본 실시형태에서는 비접촉형 IDF 칩에 관하여 설명했지만, 접촉형 IDF 칩, 및 하이브리드형IDF 칩의 어느 것이라도 된다. 안테나를 갖지 않는 접촉형 IDF 칩이라도, 안테나용 기판이 아니라, 안테나가 형성되지 않는 절연 기판에 개구부를 형성하여, IDF 칩이 따로따로 분리하는 것을 방지할 수 있다. 따라서, 본 발명의 효과를 나타낼 수 있다.
(실시형태2)
본 실시형태에서는, 홈을 선택적으로 형성하고, IDF 칩 사이에 설치된 절연막 또는 도전막 등을 일부 남기는 형태에 관하여 설명한다.
도8a에 도시한 바와 같이, 실시형태 1과 마찬가지로, 절연 기판(100)에, 박리층(102), ＴＦＴ층(103)을 순차 형성하여, 복수의 IDF 칩(104)을 형성한다. 또한 ＴＦＴ층의 상세한 것은, 후술한다.
이 때, IDF 칩들 사이의 경계에 형성되는 홈(105)을 선택적으로 형성하기 때문에, IDF 칩 사이에는 절연막, 또는 도전막 등이 잔류한다. 이러한 IDF 칩 사이에 있는 절연막, 또는 도전막 등을 접속 영역(106)으로 표기한다. 또한 접속 영역은, IDF 칩 사이가 일체가 되도록 접속하는 기능을 가지면 되며, 단층 구조이어도, 적층구조를 가져도 된다.
또한, 도２１b에 도시한 바와 같이, ＴＦＴ층(103) 가운데에 개구부(108)을 형성해도 된다. 이 때 개구부는, 반도체막이 설치되는 영역 이외에 형성할 필요가 있다. 이러한 개구부를 홈과 함께 사용함으로써, 홈의 크기를 작게 하는 것이 가능해지거나, 박리층의 제거에 필요한 시간을 단축할 수 있다.
이어서, 도 8b에 도시한 바와 같이, 홈(105)에 에칭제(115)을 도입하여, 박리층을 제거한다. 에칭제로서는, 실시형태 1과 마찬가지로, ClF3로 대표되는 할로겐화물을 포함하는 기체 또는 액체를 사용할 수 있다.
이때, 접속 영역(106)의 아래쪽에 설치된 박리층까지 제거되도록, 반응시간, 및 도입량을 조정한다. 이때, 접속 영역 아래쪽의 박리층은, 후퇴하도록 해서 제거된다. 그 결과, 절연 기판을 박리하지만, 접속 영역에 의해 각 IDF 칩은 일체화되어 있기 때문에, 따로따로 떨어져 버리는 일은 없다.
또한, 박리된 절연 기판은, 실시형태 1과 마찬가지로 재이용할 수 있다.
그후 도 8c에 도시한 바와 같이, 필요에 따라서 안테나를 설치한다. 본 실시형태에서는, 안테나용 기판(111) 위에 형성된 안테나(112)을 부착시킨다. 이때, 안테나용 기판에 개구부는 형성되지 않고 있어도 된다.
그 후에, 각 IDF 칩을 다이싱, 스크라이빙, 또는 레이저 커트법에 의해 절단한다. 예를 들면, 유리 기판에 흡수되는 레이저, 예를 들면 ＣＯ2 레이저를 사용해서 IDF 칩들을 절단할 수 있다. 그 후 실시형태 1과 마찬가지로, IDF 칩의 측면 등의 주위에 에폭시 수지 등의 유기수지로 덮어도 된다.
본 실시형태는, IDF 칩은 전사용 기판에 옮기지 않고 완성할 수 있다. 따라서, IDF 칩의 막막화 및 경량화를 달성할 수 있으며, 전체적으로 이 칩이 실장될 물품의 박막화, 및 경량화를 달성할 수 있다. 또한 실시형태 1과 마찬가지로, IDF 칩을 전사용 기판에 옮겨도 된다. 그 결과, IDF 칩의 파괴강도를 높일 수 있다.
(실시형태3)
본 실시형태에서는, 실시형태 1에서 나타낸 개구부를 가지는 안테나용 기판과, 실시형태 2에서 나타낸 IDF 칩 사이에 접속 영역을 가지는 절연 기판을 부착시키는 형태에 관하여 설명한다.
도 20a에 도시한 바와 같이, 실시형태 2와 마찬가지로, 절연 기판(100) 상에, 박리층(102), ＴＦＴ층(103)을 순차 형성하고, IDF 칩(104) 사이에 접속 영역(106)을 갖도록 선택적으로 홈(105)을 형성한다.
그후에, 실시형태 1과 마찬가지로, 안테나(112) 및 개구부(113)가 형성된 안테나용 기판(111)을 부착시킨다. 이때, 홈(105)과, 개구부(113)가 일치하도록 안테나 기판을 부착시킨다.
도２０b에 도시한 바와 같이, 개구부 및 홈에 에칭제(115)을 도입한다. 그러면, 박리층이 제거되어, 절연 기판(100)을 박리할 수 있다. 이 때, 접속 영역 및 안테나용 기판에 의해, IDF 칩은 일체화되어 있기 때문에, 따로따로 분리되는 일이 없다.
본 실시형태에서는, 안테나용 기판을 부착시킨 후에 에칭제를 도입하는 경우를 설명했지만, 안테나용 기판을 부착시키기 전에 에칭제를 도입해도 관계없다. 그 경우에도, 접속 영역에 의해 IDF 칩이 일체화되어 있기 때문에, IDF 칩들이 따로따로 분리되지 않고, 절연 기판을 박리할 수 있다.
그 후에, 각 IDF 칩을 다이싱, 스크라이빙, 또는 레이저 커트법에 의해 절단 한다. 예를 들면 유리 기판에 흡수되는 레이저, 예를 들면 ＣＯ2 레이저를 사용해서 절단할 수 있다.
그 후, 실시형태 1과 마찬가지로, IDF 칩의 측면 등의 주위를, 에폭시 수지 등의 유기수지로 덮어도 된다.
본 실시형태는, IDF 칩은 전사용 기판에 옮기지 않고 완성할 수 있다. 그러나, 실시형태 1과 마찬가지로, IDF 칩을 전사용 기판에 옮겨도 된다. 그 결과, IDF 칩의 파괴강도를 높일 수 있다.
(실시예1)
본 실시예에서는, 실시형태 1에 나타낸 형태의 구체적인 방법에 관하여 설명한다.
도2a에는 절연 기판(100)에 12개의 IDF 칩을 형성하는 경우의 평면도를, 도 2b에는 도 2a의 a-b에 있어서의 단면도를 나타내고, 도 2c에는 도 2a의 c-dtjsdp 있어서의 단면도를 나타낸다.
도 2b에 도시한 바와 같이, 절연 기판(100) 상에 박리층(102)을 개재하여 설치된 ＴＦＴ층은, 절연막, 원하는 형상으로 패터닝된 반도체막(124), 게이트 절연막으로서 기능하는 절연막(이하, 게이트 절연막으로 표기한다)(125)과, 게이트 전극으로서 기능하는 도전막(이하, 게이트 전극으로 표기한다)(126)을 가지는 박막 트랜지스터(128n, 128p)를 갖는다. 또한 반도체막은 채널 형성 영역, 및 불순물 영역(소스 영역, 드레인 영역, ＧＯＬＤ 영역, ＬＤＤ 영역을 포함한다)을 가지고, 첨가되는 불순물 원소의 도전형에 의해 n채널형 박막 트랜지스터(128n), 또는 p채널형 박막 트랜지스터(128p)로 구별할 수 있다. 그리고, 반도체막은 각 불순물 영역과 접속하도록 형성된 배선(130)을 갖는다.
본 실시예에서는, 박리층에 30nm 내지 1㎛, 바람직하게는 30nm 내지 50nm의 막두께를 가지는 ＳＡＳ를 사용하지만, 전술한 기타 재료를 사용해도 상관없다.
절연막은, 적층 구조를 가져도 되며, 본 실시예에서는 제1 절연막(121), 제2 절연막(122), 제3 절연막(123)을 갖는다. 예를 들면, 제1 절연막으로서 산화 규소막, 제2 절연막으로서 산화 질화 규소막, 제3 절연막으로서 산화 규소막을 사용한다. 이것은, 기판 등으로부터의 불순물 확산을 고려하면, 산화 질화 규소막을 사용하는 것이 바람직하다. 그러나, 해당 산화 질화 규소막은 박리층, 및 반도체막과의 밀착성이 낮은 것이 염려된다. 따라서, 박리층, 반도체막, 및 산화 질화 규소막과의 밀착성이 높은 산화 규소막을 설치하는 것이 바람직하다.
반도체막(124)은, 비정질 반도체, 비정질 상태와 결정 상태가 혼재한 ＳＡＳ, 비정질 반도체 중에 0.5nm 내지 20nm의 결정립을 관찰할 수 있는 미결정 반도체, 및 결정성 반도체로부터 선택된 어느 한 개의 상태를 가져도 된다.
또한 성막 처리 온도를 견디어낼 수 있는 기판, 예를 들면 석영 기판을 사용하면, 해당 기판에 ＣＶＤ법 등에 의해 결정성 반도체막을 형성해도 된다.
본 실시예에서는, 비정질 반도체막을 형성하고, 가열처리에 의해 결정화된 결정성 반도체막을 형성한다. 가열처리란, 가열로, 레이저 조사, 혹은 레이저광 대신에 램프에서 발생하는 빛의 조사(이하, 램프 어닐로 표기한다), 또는 그것들을 조합해서 사용할 수 있다.
레이저 조사를 사용할 경우, 연속 발진형의 레이저(ＣＷ 레이저)나 펄스 발진형의 레이저(펄스 레이저)를 사용할 수 있는데, 레이저로서는, Ar 레이저, Kr 레이저, 엑시머 레이저, YAG 레이저, Y2O3 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저 또는 금 증기 레이저 중 1종 또는 복수종을 사용할 수 있다. 이러한 레이저의 기본파, 및 해당 기본파의 제2고조파 내지 제4고조파를 조사함으로써 대입경의 결정을 얻을 수 있다. 예를 들면 Ｎｄ:ＹＶＯ4 레이저(기본파 1064nm)의 제2고조파(532nm)나 제3고조파(355nm)을 사용할 수 있다. 이 때 레이저의 에너지 밀도는 0.01 내지 100ＭＷ/ｃｍ2 정도(바람직하게는 0.1 내지 10ＭＷ/ｃｍ2)가 필요하다. 그리고, 주사 속도를 10 내지 2000cm/ｓｅｃ 정도로 하여 레이저 조사가 행해진다.
이때, 도 23a에 도시된 바와 같은 광학계와, ＣＷ 레이저를 사용해 결정화를 행할 수 있다. 우선, 레이저 발진기(290)로부터 출사되는 ＣＷ 레이저빔이 광학계(291)에 의해 길게 늘어나, 직선 형태로 가공된다. 구체적으로는, 광학계(291)가 가지는 실린드리칼 렌즈나 볼록 렌즈를, 레이저 빔이 통과하면 레이저빔을 직선 형태로 가공할 수 있다. 이 때 스폿의 장축의 길이가, 200 내지 350㎛가 되도록 가공하면 된다.
그 후에, 직선 형태로 가공된 레이저 빔은, 갈바노 미러(293)와, fθ 렌 즈(294)를 거쳐서 반도체막(124)에 입사한다. 이 때 직선 형태 레이저는, 반도체막 상에 소정의 크기의 레이저 스폿(282)을 형성하도록 조정되어 있다. 또한 fθ 렌즈(294)에 의해, 갈바노 미러의 각도에 상관없이, 피조사물 표면에 있어서, 레이저 스폿(282)의 형상을 일정하게 할 수 있다.
이때, 갈바노 미러의 진동을 제어하는 장치(제어장치)(296)에 의해 갈바노 미러가 진동, 즉 미러의 각도가 변화하게 된다. 레이저 스폿(282)은, 일 방향(예를 들면 도면 중의 X축 방향)으로 이동한다. 예를 들면, 갈바노 미러가 반주기 진동하면, 레이저 스폿이 반도체막 상의 X축 방향으로 일정폭 만큼 이동하도록 조절되어 있다(왕로).
그리고, 반도체막은 ＸＹ 스테이지(295)에 의해 Y축 방향으로 이동한다. 그리고 마찬가지로, 갈바노 미러에 의해, 레이저 스폿이 반도체막 상의 X축 방향으로 이동한다(복로). 이러한 레이저 빔의 왕복운동을 사용하여, 레이저 스폿이 경로(283)를 이동하여, 전체 박도체막 상에 레이저 어닐이 행해진다.
이때, 도２３b에 도시한 바와 같이, 해당 박막 트랜지스터는, 캐리어의 이동 방향(281)과, 레이저 빔의 장축으로의 이동 방향(주사 방향)이 동일한 방향이 되도록 레이저 어닐을 행한다. 예를 들면, 도２３b에 나타내는 형상을 가지는 반도체막(230)의 경우, 레이저 빔의 장축으로의 이동 방향(주사 방향)과 평행이 되도록, 반도체막에 형성되는 소스 영역(230(s)), 채널 형성 영역(230(c)), 드레인 영역(230(d))을 배치한다. 그 결과, 캐리어가 가로 지르는 입계를 줄이거나, 또는 없앨 수 있기 때문에, 박막 트랜지스터의 이동도를 높일 수 있다.
더욱이, 레이저의 입사각을, 반도체막에 대하여 θ(0°<θ<90°)가 되도록 하여도 된다. 그 결과, 레이저의 간섭을 방지할 수 있다.
또한, 연속발진의 기본파의 레이저광과 연속발진의 고조파의 레이저광을 조사하도록 하여도 좋고, 연속발진의 기본파의 레이저광과 펄스 발진의 고조파의 레이저광을 조사하도록 하여도 된다. 복수의 레이저광을 조사함에 의해, 에너지를 보충할 수 있다.
또한, 펄스 발진형의 레이저로서, 반도체막이 레이저광에 의해 용융하고나서 고화할 때까지, 다음 펄스의 레이저광을 조사할 수 있도록 하는 발진 주파수에서 레이저광을 발진시킨다. 이것은 주사 방향을 향해서 연속적으로 성장한 결정립을 얻을 수 있게 한다. 즉, 펄스 발진의 주기가, 반도체막이 용융하고나서 완전하게 고화할 때까지의 시간보다도 짧아지도록, 발진의 주파수의 하한을 결정한 펄스 빔을 사용할 수 있다.
실제로 사용할 수 있는 펄스 빔의 발진 주파수는 10MHz 이상이며, 보통 이용되고 있는 수십 Hz 내지 수백 Hz의 주파수대보다도 현저하게 높은 주파수대를 사용한다.
또한, 희가스나 질소 등의 불활성 가스 분위기 중에서 레이저광을 조사하도록 하여도 된다. 이에 따라 레이저광 조사에 의한 반도체 표면의 거칠음을 억제할 수 있고, 계면준위 밀도의 편차에 의해 생기는 임계치의 편차를 억제할 수 있다.
또한 ＳｉＨ4과 F2, 또는 ＳｉＨ4과 H2를 사용해서 미결정 반도체막을 형성하고, 그 후 상기와 같은 레이저 조사를 행해서 결정화해도 된다.
그 밖의 가열처리로서 가열로를 사용하는 경우, 비정질 반도체막을 500 내지 550℃에서 2 내지 20시간 걸쳐서 가열한다. 이때, 서서히 고온이 되도록 온도를 500 내지 550℃의 범위에서 다단계로 설정하면 된다. 최초의 저온 가열공정에 의해, 비정질 반도체막의 수소 등이 방출되기 때문에, 결정화시의 막거칠음을 저감하는, 소위 탈수소를 행할 수 있다. 더욱이, 결정화를 촉진시키는 금속 원소, 예를 들면 Ｎｉ를 비정질 반도체막 상에 형성하면, 가열온도를 저감할 수 있어 바람직하다. 이러한 금속 원소를 사용한 결정화라도, 600 내지 950℃의 고온에서 가열처리가 행해질 수 있다.
단, 금속 원소를 형성할 경우, 금속 원소가 반도체 소자의 전기 특성에 악영향을 미치는 것이 염려된다. 따라서, 상기 금속 원소를 저감 또는 제거하기 위한 게터링 공정을 실행할 필요가 생긴다. 예를 들면 비정질 반도체막을 게터링 씽크로 사용하여 금속 원소를 포획하는 것과 같은 공정을 행하면 된다.
또한, 직접 피형성면에, 결정성 반도체막을 형성해도 된다. 이 경우, ＧｅＦ4, 또는 F2 등의 불소계 가스와, ＳｉＨ4 또는 Ｓｉ2H6 등의 실란계 가스를 사용하여, 열 또는 플라즈마를 이용해서 직접 피형성면에 결정성 반도체막을 형성할 수 있다. 이렇게 직접 결정성 반도체막을 형성하는 경우로서, 고온처리가 필요하게 될 때에는, 내열성이 높은 석영 기판을 사용하는 것이 바람직하다.
이렇게 반도체막에 가열하는 공정이 박리층에 영향을 미치는 것으로 생각된다. 예를 들면, 로를 사용한 가열처리를 행할 경우나, 532nm의 파장을 사용해서 레이저 조사를 행할 경우, 박리층까지 에너지가 도달하는 경우가 있다. 그 결과, 박 리층도 동시에 결정화되는 일이 있다. 이러한 박리층의 결정화 상태에 따라서도, 반응속도를 개선할 수 있다.
한편, 효율적으로 반도체막을 결정화하기 위해서, 박리층에 레이저에 의한 에너지를 도달시키지 않도록, 하지막의 구조를 선택할 수도 있다. 예를 들면, 하지막의 재료, 막두께, 적층 순서를 선택한다.
이상에서 나타낸 어느 한가지 수단에 의해 형성되는 반도체막은, 실리콘 웨이퍼로부터 형성되는 칩과 비교해서 많은 수소를 갖는다. 구체적으로는, 수소 농도가 1×1019 내지 1×1022/ｃｍ3, 바람직하게는 1×1019 내지 5×1020/ｃｍ3가 되도록 형성할 수 있다. 이 수소에 의해, 반도체막 중의 댕글링 결합을 줄이는, 소위 댕글링 결합 터미네이터 효과를 나타낼 수 있다. 덧붙여, 수소에 의해, IDF 칩의 유연성을 높일 수 있다.
더욱이, 패터닝된 반도체막이 IDF 칩에서 차지하는 면적의 비율을, 1 내지 30%로 증가함으로써 휨 응력에 의한 박막 트랜지스터의 파괴나 벗겨짐을 방지할 수 있다.
이러한 반도체막을 가지는 박막 트랜지스터의 서브 임계값 계수(S값)는, 0.35V/초 이하, 바람직하게는 0.25 V/초 내지 0.09V/초가 된다. 또한 해당 박막 트랜지스터의 이동도는, 10cm2V/초 이상이 된다.
이러한 ＴＦＴ를 사용해서 19단 링 오실레이터를 구성한 경우에 있어서, 전원전압 3V 내지 5V에서, 그것의 발진 주파수는 1ＭＨ 이상, 바람직하게는 100MHz 이상의 특성을 갖는다. 전원전압 3V 내지 5V에서, 인버터 1단당의 지연시간은 26ｎｓ, 바람직하게는 0.26ｎｓ 이하를 갖는다.
이상의 구조에 의해 ＴＦＴ로서의 기능을 발휘하는 것은 가능하지만, 바람직하게는 제1 층간 절연막(127), 제2 층간 절연막(129)을 형성하면 된다. 제1 층간 절연막으로부터의 수소에 의해, 반도체막의 데미지, 결함 등을 보수할 수 있다. 즉 수소에 의한 댕글링 결합의 터미네이션 효과를 나타낼 수 있다. 이러한 제1 층간 절연막으로서는, 산화 규소(ＳｉＯｘ)막, 질화 규소(ＳｉＮｘ)막, 산화 질화 규소(ＳｉＯｘＮｙ)(x>y)막, 질화 산화 규소(ＳｉＮｘＯｙ)(x>y)(x, y=1, 2…)맏 등의 산소, 또는 질소를 가지는 절연막을 사용할 수 있다.
또한 제2 층간 절연막에 의해 평탄성을 높일 수 있다. 이러한 제2 층간 절연막은, 유기재료나 무기재료를 사용할 수 있다. 유기재료로서는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, 레지스트, 벤조시클로부텐, 실록산, 폴리 실라잔을 사용할 수 있다. 실록산은, 규소(Ｓｉ)과 산소(O)의 결합으로 골격 구조가 구성되고, 치환기에 적어도 수소를 포함하거나, 또는 치환기에 불소, 알킬기, 또는 방향족 탄화수소 중 적어도 1종을 가지는 폴리머 재료를 출발 원료로 하여 형성된다. 또한 폴리 실라잔은, 규소(Ｓｉ)과 질소(N)의 결합을 가지는 폴리머 재료를 포함하는 액체 재료를 출발 원료로 하여 형성된다. 무기재료로서는, 산화 규소(ＳｉＯｘ), 질화 규소(ＳｉＮｘ), 산화 질화 규소(ＳｉＯｘＮｙ)(x>y), 질화 산화 규소(ＳｉＮｘＯｙ)(x>y)(x, y=1, 2…) 등의 산소, 또는 질소를 가지는 절연막을 사용할 수 있다. 또한 제2 층간 절연막으로서, 이들 절연막의 적층 구조를 사용해도 된다. 특히, 유기재료를 사용해서 제2 층간 절연막을 형성하면, 평탄성은 높아지는 한편으로, 유기재료에 의해 수분이나 산소가 흡수되어 버린다. 이것을 방지하기 위해서, 유기재료 상에, 무기재료를 가지는 절연막을 유기 재료 위에 형성하는 것이 바람직하다. 또한, 무기재료에 질소를 가지는 절연막을 사용하면, Ｎａ 등의 알칼리 이온의 침입을 방지할 수 있어 바람직하다.
더욱 바람직하게는, 배선(130)을 덮도록 제4 절연막(131)을 설치하면 된다. IDF 칩이 실장되는 물품은, 손으로 만지는 일이 많기 때문에, Ｎａ 등의 알칼리 이온의 확산이 염려된다. 따라서, 제4 절연막이 IDF 칩의 상면에 형성되는 것이 바람직하다. 산화 규소(ＳｉＯｘ), 질화 규소(ＳｉＮｘ), 산화 질화 규소(ＳｉＯｘＮｙ)(x>y), 질화 산화 규소(ＳｉＮｘＯｙ)(x>y)(x, y=1, 2…) 등의 산소, 또는 질소를 가지는 절연막을 제4 절연막으로 사용할 수 있다. 대표적으로는 질화 산화 규소(ＳｉＮｘＯｙ)를 사용하는 것이 바람직하다.
그 후에, IDF 칩(104) 사이에 홈(105)을 형성한다. 홈은, 다이싱, 스크라이빙 또는 마스크를 이용한 에칭 등에 의해 행할 수 있다. 다이싱의 경우에는, 다이싱 장치(다이서)을 사용하는 블레이드 다이싱법이 일반적이다. 블레이드란, 다이아몬드 연마용 입자를 매립한 숫돌로, 그 폭은 약 30 내지 50㎛이다. 이 블레이드를 고속 회전시킴으로써, ＴＦＴ층을 분리한다. 또한 스크라이빙의 경우에는, 다이아몬드 스크라이빙법과 레이저 스크라이빙법 등이 있다. 또한 에칭의 경우에는, 노광, 현상 공정에 의해 마스크 패턴을 형성하고, 드라이에칭, 웨트에칭 등에 의해 ＴＦＴ층을 분리할 수 있다. 드라이에칭에 있어서는, 대기압 플라즈마법을 사용해 도 된다. 이렇게 하여 IDF 칩 사이에 홈을 형성한다.
또한 홈은 반드시 각 IDF 칩 사이의 경계에 형성할 필요는 없고, 복수의 IDF 칩 사이의 경계에 간격을 두어 형성해도 된다.
다음에, 도 3a 내지 도 3c에 도시한 바와 같이, 안테나용 기판을 부착시킨다. 도3a에는 안테나용 기판(111)을 부착시킨 상태의 평면도를, 도 3b에는 도 3a의a-b에 있어서의 단면도를 나타낸 것이고, 도 3c는 도 3a의 c-d에 있어서의 단면도이다.
부착수단으로서, 도전체(140)가 분산되어 있는 이방성 도전체(141)가 있다. 이방성 도전체는, IDF 칩의 접속 단자 및 안테나의 접속 단자가 설치된 영역에서는, 해당 도전체가 각 접속 단자의 두께에 의해 압착되기 때문에, 도통을 시킬 수 있다. 접속 단자들 이외의 영역에서는 해당 도전체가 충분한 간격을 유지하고 있기 때문에, 도통되는 일은 없다. 이방성 도전체 이외에, 초음파 접착제, 자외선 경화 수지, 또는 양면 테이프 등을 사용해서 안테나용 기판을 부착시킬 수도 있다.
또한, 안테나용 기판(111)에는 안테나(112) 및 개구부(113)가 설치되어 있다. 이 안테나의 위치는 IDF 칩에 대응한다. 도 3b에 도시한 바와 같이, 개구부(113)는 홈(105)에 대응하는 위치에 설치되어 있다. 안테나 및 개구부의 제작 공정의 상세한 것은 후술한다.
또한 본 실시예에서는, 개구부가 각 안테나 사이에 설치되는 경우를 설명했지만, 경계들의 간격으로 설치해도 된다. 또한 본 실시예에서는, 개구부는 원형 형상이 될 경우를 설명했지만, 이것에 한정되지 않는다. 예를 들면 슬릿 형상이 되도 록 개구부를 형성해도 된다. 이렇게 홈(105) 및 개구부(113)의 형상이나 배치는, 적당하게 설정할 수 있다.
다음에, 도 4a 내지 도 4c에 도시한 바와 같이, 에칭제로서 ClF3로 대표되는 할로겐화물을 포함하는 기체 또는 액체를 도입함에 의해 박리층을 제거한다. 여기에서는, 도２４에 도시된 바와 같은 감압 ＣＶＤ장치(89)을 사용하여, 가스 ClF3(3불화 염소), 온도 350℃, 유량 300ｓｃｃｍ, 기압 6Ｔｏｒｒ, 시간 3시간의 조건에서 박리층을 제거한다. 예를 들면 에칭제로서 ＨＦ를 사용할 수도 있고, 이 경우 박리층으로서 산화 규소(SiO2)를 사용할 수 있다.
또한, 도２４에 나타낸 감압 ＣＶＤ장치는, 복수의 절연 기판(100)을 처리할 수 있도록 하는 벨 자(bell jar)(89) 형상을 갖는다. 그리고, 가스 도입관에서 ClF3(115)가 도입되어, 배기관(92)에서 불요 가스가 배기된다. 이때, 안테나용 기판에 의해 IDF 칩이 일체화되어 있기 때문에, IDF 칩들이 배기관에 흡입될 우려가 없다. 더욱이, 해당 장치의 측면에는 가열수단, 예를 들면 히터(91)를 설치해도 된다.
도4a에는 ClF3로 대표되는 할로겐화물을 포함하는 기체 또는 액체를 도입하여, 박리층을 제거하고 있는 상태의 평면도를, 도 4b에는 도 4a의 a-b에 있어서의 단면도를 나타내고, 도 4c에는 도 4a의 c-d에 있어서의 단면도를 나타낸다.
도 4b에는, ClF3로 대표되는 할로겐화물을 포함하는 기체 또는 액체를 개구 부(113) 및 홈(105)에 도입하는 상태를 보이고 있다. 이때, 가열수단에 의해 처리 온도를 100℃ 내지 300℃로 하면 반응속도를 높일 수 있다. 그 결과, ClF3 가스의 사용량을 적게 할 수 있고, 처리 시간을 단축할 수도 있다.
이러한 에칭제의 도입에 의해, 박리층인 ＳＡＳ를 서서히 후퇴시킨다. 이에 따라, 절연 기판을 화살표에 나타낸 것과 같이 제거할 수 있다.
이때, ＴＦＴ의 각 층이 에칭되지 않도록 에칭제, 가스 유량, 온도 등을 설정한다. 본 실시예에서 사용하는 ClF3은, 규소를 선택적으로 에칭하는 특성이 있기 때문에, 박리층인 ＳＡＳ를 선택적으로 제거한다. 그 때문에, 박리층에는, ＳＡＳ를 대표로 하는 규소를 주성분으로 하는 층을 사용하고, 하지막에 산소 또는 질소를 가지는 절연막을 사용한다. 박리층과 하지막 사이의 반응속도의 차이, 즉 선택비가 높기 때문에, IDF 칩을 보호하면서, 박리층을 용이하게 제거 할 수 있다. 본 실시예에서는, ＴＦＴ층의 상하에 설치된 하지막이나 보호막, 측면이 노출된 층간 절연막, 게이트 절연막, 배선 등의 에지 부분들에 의해, ＴＦＴ층이 ClF3에 의해 에칭되는 일은 없다.
또한, ClF3는, 염소를 200℃ 이상에서 불소와 반응시킴으로써, Ｃｌ2(g) + 3F2(g）→ 2ClF3(g)의 과정을 거쳐 생성할 수 있다. 또한 ClF3은, 반응 공간의 온도에 따라서는 액체인 경우도 있다(비점 11.75℃). 이와 같은 경우에는, 할로겐화물을 포함하는 액체로서 웨트에칭을 채용할 수도 있다.
(ClF3로 대표되는) 그 밖의 할로겐화물을 포함하는 기체로서, ClF3 등에 질소를 혼합한 가스를 사용해도 된다.
또한 박리층을 에칭하고, 하지막을 에칭하지 않도록 하는 에칭제이면, 에칭제가 ClF3나 할로겐화물에 한정되는 것이 아니다. 예를 들면, ＣＦ4, ＳＦ6, ＮＦ3, F2 등의 불소를 포함하는 기체를 플라즈마화해서 사용할 수도 있다. 그 밖의 에칭제로서, 테트라에틸암모늄 히드록사이드(ＴＭＡＨ)와 같은 강 알칼리 용액을 사용해도 된다.
더욱이, ClF3 등의 할로겐화물을 포함하는 기체에 의해 박리층을 화학적으로 제거할 경우, 선택적으로 에칭되는 재료를 박리층으로서 사용하고, 에칭되지 않는 재료를 하지막으로서 사용한다고 하는 조건을 따르면, 박리층 및 하지막의 조합은 상기 재료에 한정되는 것은 아니다.
이렇게 절연 기판이 제거되어도, 안테나용 기판에 의해 각 IDF 칩은 일체화된 상태가 된다. 그 후에 각 IDF 칩을 다이싱, 스크라이빙 또는 레이저 커트법에 의해 절단하여, IDF 칩이 완성된다. 그리고, IDF 칩을 물품에 실장하면 된다. 이 때에 사용하는 접착제는, 열경화 수지, 자외선 경화 수지, 에폭시 수지계 접착제, 수지 첨가제 등의 접착제 또는 양면 테이프 등을 사용할 수 있다.
이상의 공정에 의해 IDF 칩을 완성할 수 있지만, 도 a 내지 도 5c에 나타낸 것과 같이, 플렉시블 기판을 접착해도 된다. 도5a에는 플렉시블 기판(150)을 접착제(151)에 의해 접착한 상태의 평면도를, 도 5b에는 도 5a의 a-b에 있어서의 단면 도를 나타내고, 도 5c에는 도 5a의 c-d에 있어서의 단면도를 나타낸다.
플렉시블 기판에는, 전술한 바와 같은 플라스틱이나, 아크릴 등의 합성 수지로 이루어지는 기판을 사용할 수 있다. 본 실시예에서는 플라스틱으로 이루어진 기판을 사용한다.
접착제로서는, 열경화 수지, 자외선 경화 수지, 에폭시 수지계 접착제, 수지 첨가제 등의 접착제 또는 양면 테이프 등을 사용할 수 있다.
이렇게 IDF 칩을 플렉시블 기판으로 옮김으로써, IDF 칩의 파괴강도를 높일 수 있다.
그후, 도 6a 내지 도 6c에 도시한 바와 같이, 각 IDF 칩을 다이싱, 스크라이빙, 또는 레이저 커트법에 의해 절단하여, 플렉시블 기판 상에 형성된 IDF 칩이 완성된다. 도6a에는 IDF 칩을 절단한 상태의 평면도를, 도 6b에는 도 6a의 a-b에 있어서의 단면도를, 도 6c에는 도 6a의 c-d에 있어서의 단면도를 나타낸다.
이렇게 형성된 IDF 칩을 물품에 실장하면 된다. 이 때에 사용하는 접착제는, 열경화 수지, 자외선 경화 수지, 에폭시 수지계 접착제, 수지 첨가제 등의 접착제 또는 양면 테이프 등을 사용할 수 있다.
이렇게 완성되기 직전까지 일체화된 IDF 칩은, 따로따로 분리된 IDF 칩을 취급하는 번잡함을 저감할 수 있다. 또한 이들 칩은 물품에의 실장시까지 일체화하고 있어도 된다. 예를 들면, IDF 칩을 일방향으로만 절단하고, 연결된 상태에서, IDF 칩 장착용 장치에 탑재하여, 물품에의 실장시에 다른 방향의 절단을 행한다. 이것은, 따로따로 분리된 IDF 칩을 취급하는 번잡함을 저감하여, IDF 칩을 간편하게 실 장할 수 있게 한다.
또한 도면에는 나타내지 않았지만, IDF 칩을 보호하기 위해서, 수지나 질소를 가지는 절연막으로 덮어도 되며, 특히 IDF 칩의 측면을 덮는 것이 바람직하다. IDF 칩을 보호하는 것에 의해, IDF 칩의 휴대성이 향상한다. 이 때의 수지나 질소를 가지는 절연막은, IDF 칩을 실장하는 물품의 재료와 동일한 재료로 제조되어도 된다.
본 실시예에서는, 이방성 도전체에 의해, IDF 칩의 접속 단자가 안테나측을 향하고 있는, 소위 "페이스 다운"으로 실장하는 경우를 설명했지만, 접속 단자가 안테나와 반대측을 향하고 있는, 소위 "페이스 업"으로 IDF 칩을 실장해도 된다. 이 때, 접속하는 수단으로 와이어 본딩법을 사용할 수 있다.
이상, 절연 기판(100) 상에 박막 트랜지스터를 형성후, 절연 기판(100)을 박리한다. 바람직하게는, 박막 트랜지스터를 플렉시블 기판에 더 옮겨간다. 그러나, 박리하는 타이밍 또는 회수는 본 실시예에 한정되지 않는다. 또한, 플렉시블 기판에 박막 트랜지스터를 옮기지 않고도, 박막 트랜지스터가 물품(실장 물품)에 실장될 수도 있다. 또한 옮겨 가는 회수에 의해 IDF 칩이, "페이스 업" 상태가 될지, 또는 "페이스 다운" 상태가 될지를 결정할 수 있다.
이어서, 도 7a 및 도 7b를 사용하여 안테나의 제작 공정에 관하여 설명한다. 도 7a 및 도 7b에서는, 안테나용 기판에 사각형 모양으로 감긴 안테나를 형성하는 경우를 설명하지만, 안테나의 형상은 이것에 한정되지 않는다. 예를 들면, 원형, 또는 직선 형태의 안테나라도 된다.
안테나용 기판은 바륨 보로실리케이트 유리나, 알루미노 보로실리케이트 유리 등의 유리 기판, 석영 기판, 폴리에틸렌-테레프탈레이트(ＰＥＴ), 폴리에틸렌나프탈레이트(ＰＥＮ), 폴리에테르 설폰(ＰＥＳ)으로 대표되는 플라스틱이나, 아크릴 등의 합성 수지로 이루어지는 기판을 사용할 수 있다. 안테나용 기판의 두께는 얇은 쪽이 바람직하기 때문에, 필름형의 기판이 바람직하다.
도7a에 도시한 바와 같이, 안테나용 기판(111)에 노즐(160)을 사용한 액적토출법에 의해 안테나(112)을 형성한다. 또한, 액적토출법 이외에, 스퍼터링법, 인쇄법, 도금법, 포토리소그래피법 및 금속 마스크를 사용한 증착법의 어느 한 개, 또는 그것들을 조합한 방법에 의해 형성할 수 있다. 예를 들면, 스퍼터링법, 액적토출법, 인쇄법, 포토리소그래피법 및 증착법 중 어느 하나에 의해 제1 안테나를 형성하고, 도금법에 의해 제2 안테나를 형성하여, 적층형 안테나를 형성할 수도 있다. 액적토출법, 또는 인쇄법에 의해 안테나를 형성할 경우, 도전막을 패터닝할 필요가 없기 때문에, 제작 공정수를 저감할 수 있어 바람직하다.
또한, 안테나에는, 접속 단자(135)를 형성하는 것이 바람직하다. 해당 접속 단자에 의해, 간편하게 박막 집적회로에 안테나를 접속할 수 있다. 접속 단자는, 노즐로부터 토출되는 액적을 많게 하거나, 노즐을 한가지 위치로 유지하는 것에 의해 형성할 수 있다. 또한, 접속 단자는, 반드시 설치할 필요는 없고, 더욱이 본 실시예의 형상 및 배치에 한정되는 것은 아니다.
안테나 재료에는, Ａｇ(은), Ａｌ(알루미늄), Ａｕ(금), Ｃｕ(동), Ｐｔ(백금) 등의 도전 재료를 사용할 수 있다. 비교적 저항이 높은 Ａｌ이나 Ａｕ를 사용 할 경우, 배선 저항이 염려된다. 그러나, 안테나를 두텁게 하거나, 안테나 형성 면적이 넓을 경우에는, 안테나의 폭을 넓게 함으로써 배선 저항을 저감할 수 있다. 또한, 적층형 안테나로 하고, 저항이 낮은 재료로 덮어도 된다. Ｃｕ와 같이 확산이 염려되는 도전 재료는, 안테나의 피형성면 및/또는 Ｃｕ의 주위를 덮도록 절연막을 형성하면 된다.
본 실시예에서는, 용매로서 테트라데칸에 혼입된 Ａｇ을 노즐(160)에서 적하하여, 안테나를 형성한다. 이때, Ag의 밀착성을 높이기 위해서, 안테나용 기판 위에 산화티탄(ＴｉＯｘ)으로 이루어진 하지막을 형성해도 된다.
더욱 바람직하게는, 형성된 안테나에 압력을 가하여, 평탄성을 향상시키면 된다. 그 결과, 안테나를 박막화할 수 있다. 가압수단에 덧붙여, 가열수단을 가져도 되며, 이와 같은 경우에는, 가압처리와 가열처리를 동시에 행할 수 있다. 특히 액적토출법을 사용할 경우로서, 용매를 제거하기 위해서 가열처리를 할 필요가 있을 때는, 해당 가열처리와 겸하면 된다.
또한, 안테나용 기판에 홈을 형성하고, 해당 홈에 안테나를 형성해도 된다. 홈에 안테나를 형성할 수 있으므로, 안테나용 기판 및 안테나의 박막화를 달성할 수 있다.
또한, 안테나는, 안테나용 기판의 양면에 형성할 수도 있다. 그 경우, 안테나용 기판의 다른쪽의 면에, 상기와 같은 방법에 의해 안테나를 형성하면 된다. 그 결과, 안테나 길이를 연장시킬 수 있기 때문에, 통신 거리를 넓힐 수 있다.
또한, 접속 단자의 배치에 따라서는, 안테나의 일부를 안테나용 기판의 다른 쪽의 면에 형성해도 된다. 예를 들면, 도 1a 및 도 1b에 도시한 바와 같이, 안테나를 감도록 형성하면, 접속 단자의 배치에 의해, 안테나의 일부가 안테나의 다른 부분과 교차할 필요성이 생긴다. 이때 안테나끼리가 쇼트하지 않도록 절연물을 개재시킬 필요가 있다. 그러나, 해당 절연물로서 안테나용 기판을 사용할 수 있다.
이어서, 도 7b에 도시한 바와 같이, 안테나용 기판에 개구부(113)을 형성한다. 개구부는, 물리적 또는 화학적으로 형성할 수 있다. 물리적으로 개구를 형성할 경우, 레이저를 사용할 수 있다. 또한, 개구부를 용이하게 형성하기 위해서, 열을 가해도 되며, 예를 들면, 뜨거운 침 형상의 것을 사용해서 개구를 형성할 수도 있다. 화학적으로 개구를 형성할 경우, 예를 들면 드라이에칭, 또는 웨트에칭이라고 하는 에칭법을 사용할 수 있다.
또한, 개구의 형상은 원형에 한정되지 않고, 사각형 형상, 슬릿 형상 등이라도 된다.
본 실시예에서는, IDF 칩과 안테나를 부착시키는 경우에 관하여 설명했지만, IDF 칩 상에 안테나를 직접 형성해도 된다. 예를 들면, 배선(130)과 동일층에 안테나를 형성할 수 있다.
본 실시예에서는, 비접촉형 IDF 칩에 관해 설명했지만, 접촉형 IDF 칩, 및 하이브리드형 IDF 칩의 어느 것이라도 된다.
이상, 본 실시예에서는, 이해하기 쉽게 하기 위해서 IDF 칩이나 안테나용 기판을 두텁게 기재하였다. 그러나, 이것들은 실제로는 매우 얇은 형상으로 되어 있다.
(실시예2)
본 실시예에서는, 실시형태 2에 나타낸 형태의 구체적인 방법에 관하여 설명한다.
도9a에는 절연 기판(100)에 12개의 IDF 칩을 형성하는 경우의 평면도를, 도 9b에는 도 9a의 e-f에 있어서의 단면도를, 도 9c에는 접속 영역(106)을 가로지르는 도 9a의 ｇ-h에 있어서의 단면도를 나타낸다. 또한 본 실시예에서는, 실시예 1과 마찬가지로 박리층에 ＳＡＳ를 사용한다.
도 9b에 도시한 바와 같이, 절연 기판(100) 상에 박리층(102)을 개재하여, 절연막, 원하는 형상으로 패터닝된 반도체막(124), 게이트 절연막(125) 및 게이트 전극(126)을 각각 가지는 박막 트랜지스터(128n, 128p)가 설치되어 있다. 또한 반도체막이 가지는 불순물 영역과 접속하도록 배선(130)이 설치되어 있다.
절연막은 적층 구조를 가져도 된다. 이때, 실시예 1과 마찬가지로, 절연막은 제1 절연막(121), 제2 절연막(122), 제3 절연막(123)을 갖는다.
실시예 1과 마찬가지로, 반도체막은, 실리콘 웨이퍼로부터 형성되는 칩과 다르게, 수소를 1×1019 내지 1×1022/ｃｍ3, 바람직하게는 1×1019 내지 5×1020/ｃｍ3 갖도록 형성할 수 있다. 수소에 의해, 반도체막 중의 댕글림 결합을 완화하는, 소위 댕글링 결합의 터미네이터 효과를 나타낼 수 있다. 덧붙여, 수소에 의해, IDF 칩의 유연성을 높일 수 있다.
더욱이, 패터닝된 반도체막이 IDF 칩에서 차지하는 면적의 비율을 1% 내지 30%로 함으로써, 휨 응력에 의한 박막 트랜지스터의 파괴나 벗겨짐을 방지할 수 있다.
또한, 실시예 1과 마찬가지로, 제1 층간 절연막(127), 제2 층간 절연막(129)을 가지면 좋다. 또한 더욱 바람직하게는, 배선(130)을 덮도록 제4 절연막(131)을 설치하면 된다.
그 후에, 본 실시예에서는 접속 영역(106)을 남기도록, 선택적으로 홈(105)을 형성한다. 실시예 1과 마찬가지로, 홈은, 다이싱, 스크라이빙 또는 마스크를 이용한 에칭 등에 의해 행할 수 있다. 도 9c에 도시한 바와 같이, 접속 영역(106)을 남기도록,선택적으로 홈(105)을 형성할 경우, 노광공정 및 현상 공정에 의해 마스크 패턴을 형성한 후, 드라이에칭, 웨트에칭 등에 의해 홈을 형성하면 된다. 이때, 드라이에칭에 있어서는, 대기압 플라즈마법을 사용해도 된다.
또한, 드라이 에칭, 또는 웨트에칭 등에 의해 홈을 형성할 경우, 접속 영역의 배치나 형상에 의해, 홈의 에칭 시간 등의 조건을 조정할 수 있다. 에칭을 단시간에 함으로써, 그 이외의 막에의 영향이 적어진다.
이렇게 하여, IDF 칩 사이에 형성되는 홈은 반드시 각 IDF 칩 사이에 형성할 필요는 없고, 복수의 IDF 칩 사이의 경계의 간격으로 형성해도 된다.
다음에, 도 10a 내지 도 10c에 도시한 바와 같이, 에칭제를 도입함에 의해 박리층을 제거한다. 도 10a에는 ClF3로 대표되는 할로겐화물을 포함하는 기체 또는 액체를 도입하여, 박리층을 제거하고 있는 상태의 평면도를, 도 10b에는 도 10a의 e-f에 있어서의 단면도를, 도 10c에는 접속 영역(106)을 가로지르는 도 10a의 ｇ-h 에 있어서의 단면도를 나타낸다.
도 10b에 도시한 바와 같이, ClF3로 대표되는 할로겐화물을 포함하는 기체 또는 액체를 홈(105)에 도입한다. 본 실시예에서는, 실시예 1과 마찬가지로, 할로겐화물로서 ClF3(3불화 염소)을 사용한다.
이때, 처리 온도를 100℃ 내지 300℃로 하면 반응속도를 높일 수 있다. 그 결과, ClF3 가스의 사용량을 적게 할 수 있고, 또한 처리 시간을 단축할 수 있다.
이러한 에칭제의 도입에 의해, 박리층인 ＳＡＳ를 서서히 후퇴시킨다. 따라서, 절연 기판을 화살표에 도시한 바와 같이 제거할 수 있다.
이때, ＴＦＴ의 각 층이 에칭되지 않도록 에칭제, 가스 유량, 온도 등을 설정한다. 본 실시예에서 사용한 ClF3는 박리층인 ＳＡＳ를 선택적으로 제거하는 한편, TFT층의 상하에 설치된 하지막이나 보호막 등과, 측면에 노출한 층간 절연막, 게이트 절연막, 배선 등의 에지 부분에 의해, ＴＦＴ의 각 층이 ClF3에 의해 에칭되는 일은 없다.
그 후 절연 기판이 제거되어도, 접속 영역에 의해 각 IDF 칩은 일체화된 상태로 된다. 따라서, IDF 칩이 따로따로 분리되어 버리는 일은 없다.
그후에, 각 IDF 칩을 다이싱, 스크라이빙, 또는 레이저 커트법에 의해 절단한다. 그리고, IDF 칩을 물품에 실장하면 된다.
이상의 공정에 의해 IDF 칩을 완성할 수 있지만, 도 11a 내지 도 11c에 도시한 바와 같이, 플렉시블 기판을 접착해도 된다. 도 11a에는 플렉시블 기판(150)을 접착제(151)에 의해 접착한 상태/공정의 평면도를, 도 11b에는 도 11a의 e-f에 있어서의 단면도를, 도 11c에는 접속 영역(106)을 가로지르는 도 11a의 ｇ-h에 있어서의 단면도를 나타낸다.
플렉시블 기판에는, 전술한 바와 같은 플라스틱이나, 아크릴 등의 합성 수지로 이루어지는 기판을 사용할 수 있다. 본 실시예에서는, 플라스틱으로 이루어진 기판을 사용한다.
접착제로서는, 열경화 수지, 자외선 경화 수지, 에폭시 수지계 접착제, 수지 첨가제 등의 접착제 또는 양면 테이프 등을 사용할 수 있다.
IDF 칩을 플렉시블 기판에 옮겨감으로써, IDF 칩의 파괴강도를 높일 수 있다.
다음에, 도 12a 내지 도 12c에 도시한 바와 같이, 안테나용 기판을 부착시킨다. 도 12a에는 안테나용 기판(111)을 부착시킨 상태의 평면도를, 도 12b에는 도 12a의 e-f에 있어서의 단면도를, 도 12c에는 접속 영역(106)을 가로지르는 도 12a의 ｇ-h에 있어서의 단면도를 나타낸다.
안테나용 기판(111)에는, 실시예 1과 마찬가지로 IDF 칩에 대응하는 위치에 안테나(112)가 설치되어 있다. 안테나의 제작 공정의 상세한 것은 실시예 1을 참조하면 된다. 본 실시예에 있어서, 절연 기판은 박리되어 있기 때문에, 안테나용 기판에 개구부를 형성하지 않아도 된다.
이때, IDF 칩(104)과 안테나(112)는, 이방성 도전체(141)에 의해 부착되어 있다. 이방성 도전체 이외에, IDF 칩과 안테나를 초음파 접착제, 자외선 경화 수 지, 또는 양면 테이프 등을 사용해서 부착시켜도 된다.
그후, 도 13a 내지 도 13c에 도시한 바와 같이, 각 IDF 칩을 다이싱, 스크라이빙, 또는 레이저 커트법에 의해 절단하여, 플렉시블 기판 상에 형성된 IDF 칩이 완성된다. 도 13a에는 IDF 칩을 절단한 상태의 평면도를, 도 13b에는 도 13a의 e-f에 있어서의 단면도를, 도 13c에는 접속 영역(106)을 가로지르는 도 13a의 ｇ-h에 있어서의 단면도를 나타낸다.
이렇게 형성된 IDF 칩을 물품에 실장하면 된다. 이 때에 사용하는 접착제는, 열경화 수지, 자외선 경화 수지, 에폭시 수지계 접착제, 수지 첨가제 등의 접착제 또는 양면 테이프 등을 사용할 수 있다.
또한, 도면에는 나타내지 않았지만, IDF 칩을 보호하기 위해서, 수지나 질소를 가지는 절연막으로 덮어도 된다, 특히, IDF 칩의 측면을 덮는 것이 바람직하다. 이때의 수지나 질소를 가지는 절연막은 IDF 칩을 실장하는 물품과 동일한 재료로 제조될 수 있다.
본 실시예에서는, 이방성 도전체에 의해, IDF 칩의 접속 단자가 안테나측을향하고 있는, 소위 "페이스 다운"으로 설치하는 경우를 설명했지만, 실시예 1과 마찬가지로, 접속단자가 안테나와 반대측을 향하고 있는, 소위 "페이스 업"으로 설치해도 된다.
이상, 절연 기판(100) 상에 박막 트랜지스터를 형성 후, 절연 기판(100)을 박리한다. 람직하게는, 박막 트랜지스터가 플렉시블 기으로에 더 옮겨간다. 그러나, 박리하는 타이밍 또는 회수는 본 실시예에 한정되지 않는다. 또한, 박막 트랜 지스터를 플렉시블 기판에 옮기지 않고, 박막 트랜지스터가 물품(실장 물품)에 실장될 수도 있다. 또한, 옮겨가는 회수에 의해 IDF 칩이 "페이스 업" 상태가 될지, 또는 "페이스 다운" 상태가 될지를 결정할 수 있다.
본 실시예에서는, IDF 칩과 안테나와를 부착시키는 경우에 관하여 설명했지만, IDF 칩 상에 안테나를 직접 형성해도 되된다. 예를 들면, 배선(130)과 동일층에 안테나를 형성할 수 있다.
본 실시예에서는, 비접촉형 IDF 칩에 관하여 설명했지만, 실시예 1과 마찬가지로, 접촉형 IDF 칩, 및 하이브리드형 IDF 칩의 어느 것이라도 된다.
이상, 본 실시예에서는, 이해하기 쉽게 하기 위해서 IDF 칩이나 안테나용 기판을 두텁게 기재히였다. 그러나, 이것들은 실제는 매우 얇은 형상으로 되어 있다.
(실시예3)
본 실시예에서는, 상기 실시예와는 다른 형상을 가지는 박막 트랜지스터를 사용하는 경우에 관하여 설명한다.
도 25a에 도시한 바와 같이, 상기 실시예와 마차가지로, 게이트 전극까지 형성한다. 이때, 본 실시예에서는, 게이트 전극을 ＴａＮ(질화 탄탈)(126a)와 W(텅스텐)(126b)의 적층 구조로 한다. 그 밖의 게이트 전극으로서 실리콘을 사용할 수 있다. 그후에, 게이트 전극을 덮도록 층간 절연막(127)을 형성한다. 본 실시예에서는, 막두께 100nm의 ＳｉＯ2막을 플라즈마 CVD법에 의해 형성한다.
이어서, 전체면을 레지스트(44)로 덮는다. 에치백법에 의해, 레지스트(44), 층간 절연막(127), 게이트 절연막(125)을 에칭 제거한다. 그 결과, 도２５b에 도시한 바와 같이 사이드월(76)을 자기정합적(셀프어라인)으로 형성할 수 있다. 에칭 가스로서는, ＣＨＦ3과 Ｈｅ의 혼합 가스를 사용한다.
또한, 층간 절연막(127) 형성시에 기판의 이면에도 절연막이 형성된 경우에는, 레지스트(44)을 마스크로 사용하여, 이면의 절연막을 에칭 제거하는 것이 바람직하다(이면처리).
또한, 사이드월(76)의 형성 방법은 상기에 한정되는 것은 아니다. 예를 들면, 도２６a 및 도 26b에 나타낸 방법을 사용할 수 있다. 도 26a은, 층간 절연막(127)을 2층 또는 그 이상의 적층 구조의 예를 나타내고 있다. 층간 절연막(127)으로서는, 예를 들면 막두께 100nm의 ＳｉＯＮ(산화 질화 규소)막과, 막두께 200nm의 ＬＴＯ막(Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ)의 2층 구조로 한다. 본 실시예에서는, ＳｉＯＮ막은 플라즈마 CVD법으로 형성하고, ＬＴＯ막으로서는, ＳｉＯ2막을 감압 ＣＶＤ법으로 형성한다. 그 후에, 레지스트(44)을 마스크로 사용하여 에치백을 행함으로써, L자 모양과 원호 형상으로 이루어진 사이드월(76)을 형성할 수 있다.
또한 도２６b은, 에치백시에 게이트 절연막(125)을 남기도록 에칭을 행한 예를 나타내고 있다. 이 경우의 층간 절연막(127)은, 단층 구조라도 적층 구조라도 된다.
상기 사이드월은, 나중에 고농도의 ｎ형 불순물을 도핑하여, 사이드월(76)의 하부에 저농도 불순물 영역 또는 논도프의 오프셋 영역을 형성할 때의 마스크로서 기능하는 것이다. 전술한 사이드월의 어느 것의 형성 방법에 있어서도, 형성해야 할 저농도 불순물 영역 또는 오프셋 영역의 폭에 따라, 에치백의 조건을 설정할 수 있다.
다음에, 도２５c에 도시한 바와 같이, ｐ형 ＴＦＴ 영역을 덮는 레지스트(77)을 새롭게 형성하고, 게이트 전극(126) 및 사이드월(76)을 마스크로 사용하여, ｎ형을 부여하는 불순물 원소(78)(대표적으로는 P 또는 Ａｓ)를 고농도로 도프한다. 이 도핑 공정의 조건은, 도즈량: 1×1013 내지 5×1015/ｃｍ2, 가속 전압: 60eV 내지 100ｋｅＶ로 하여 행한다. 이 도핑 공정에 의해, 도핑(스루 도핑법)이 행해져, 한 쌍의 ｎ형의 고농도 불순물 영역(79)이 형성된다. 이 때, 사이드월 아래쪽에는 오프셋 영역(65)이 형성된다.
이때, 레지스트(77)를 애싱 등에 의해 제거한 후, 불순물 영역의 열활성화를 행해도 된다. 예를 들면 50nm의 두께를 갖도록 ＳｉＯＮ막을 성막한 후, 550℃의 온도에서, 4시간, 질소 분위기 하에서, 가열처리를 행하면 된다. 또한 수소를 포함하는 ＳｉＮｘ막을, 100nm의 막두께로 형성한 후, 410℃의 온도에서, 1시간, 질소 분위기 하에서, 가열처리를 함으로써, 결정성 반도체막의 결함을 개선할 수 있다. 이것은, 예를 들면 결정성 반도체막 중에 존재하는 댕글링 본드를 종단시키는 것이며, 수소화 처리 공정으로도 불린다. 더욱이, 이후, ＴＦＴ를 보호하는 캡 절연막으로서, 막두께 600nm의 ＳｉＯＮ막을 형성해도 된다. 또한, 수소화 처리 공정은, 상기 ＳｉＯＮ막 형성후에 행해도 된다. 이 경우, ＳｉＮｘ막 및ＳｉＯＮ막은 연속 성막할 수 있다. 이렇게, ＴＦＴ 상에는, ＳｉＯＮ, ＳｉＮｘ 및 ＳｉＯＮ의 3층의 절연막이 형성되게 되지만, 그것의 구조나 재료는 이것들에 한정되는 것은 아니다. 또한 이것들의 절연막은, ＴＦＴ를 보호하는 기능도 가지고 있기 때문에, 형성하는 것이 바람직하다.
다음에, 도２５d에 도시한 바와 같이, ＴＦＴ 상에, 층간 절연막(129)을 형성한다. 층간 절연막의 재료나 제조방법은, 상기 실시예를 참조할 수 있다.
층간 절연막(129)을 적층 구조로 해도 된다. 즉, 층간 절연막 상에, 절연막(54)을 적층해도 된다. 절연막(54)으로서는, ＤＬＣ(다이아몬도 라이크 카본) 또는 질화탄소(ＣＮ) 등의 탄소를 가지는 막, 또는, 산화 규소막, 질화 규소막 또는 질화 산화 규소막 등을 사용할 수 있다. 형성 방법으로서는, 플라즈마 CVD법이나, 스퍼터링법 등을 사용할 수 있다.
또한, 층간 절연막과, 나중에 형성되는 배선을 구성하는 도전 재료 등과의 열팽창율의 차이에서 생기는 응력에 의해, ＴＦＴ층에 막 벗겨짐이 생기거나, 깨짐이 생기는 것을 방지하기 위해서, 층간 절연막 중에 필러를 혼입시켜도 된다. 필러에 의해, 열팽창을 제어할 수 있다.
다음에, 레지스트를 형성한 후, 에칭에 의해 콘택홀을 형성한다. 그후, ＴＦＴ끼리를 접속하는 배선(130) 및 tft를 외부 안테나와 접속하기 위한 접속 배선(21)을 형성한다. 콘택홀 개구시의 에칭에 사용되는 가스는, ＣＨＦ3와 Ｈｅ의 혼합 가스를 사용하지만, 본 발명이 이것에 한정되는 것은 아니다. 또한, 배선(130)과 접속 배선(21)은 동일 재료를 사용해서 동시에 형성해도 되고, 각각 형성해도 된다. 여기에서는, ＴＦＴ와 접속되는 배선(130)은, Ｔｉ, ＴｉＮ, Ａｌ-Ｓｉ, Ｔｉ 및 ＴｉＮ의 5층 구조로 해서 스퍼터링법에 의해 형성한 후, 패터닝에 의해 형성한다.
또한, Ａｌ층에 Ｓｉ를 혼입시킬 때, 배선 패터닝시의 리지스트 베이크에 있어서의 힐록의 발생을 방지할 수 있다. 이때, Ｓｉ 대신에, 0.5% 정도의 Ｃｕ를 혼입시켜도 된다. 또한, Ｔｉ과 ＴｉＮ 사이에 Ａｌ-Ｓｉ층을 끼우는 것에 의해, 내힐록성이 더욱 향상한다. 또한, 패터닝시에는, ＳｉＯＮ 등의 무기재료로 이루어진 마스크를 사용하는 것이 바람직하다. 또한, 배선의 재료나, 형성 방법은 이것들에 한정되는 것이 아니다. 전술한 게이트 전극에 사용되는 재료를 채용해도 된다. 이때, 배선 상에 보호막(80)을 형성해도 되고, 접속 영역에는 개구부를 형성해도 된다.
이상의 공정을 거쳐, ＴＦＴ를 가지는 IDF 칩이 완성된다. 또한, 본 실시예에서는 톱 게이트 구조로 했지만, 보텀 게이트 구조(역스태거 구조)로 해도 된다.
또한 도２５d에 도시한 바와 같이, IDF 칩에 있어서, 반도체층으로부터 하지막의 하부까지의 거리(tunder)과, 반도체층으로부터 층간 절연막의 상부까지 거리(tover)은, 같거나 또는 대략 같도록 하지막, 층간 절연막의 두께를 조정하는 것이 바람직하다. 이렇게 하여 반도체층을 IDF 칩의 중앙에 배치하게 함으로써, 반도체층에의 응력을 완화할 수 있어, 크랙의 발생을 방지할 수 있기 때문이다.
그후에, 상기 실시예와 마찬가지로, 홈을 형성해서 절연 기판을 박리하거나, 안테나를 형성할 수 있다.
본 실시예에 나타내는 사이드월을 가지는 박막 트랜지스터는, 상기 실시형태, 및 상기 실시예와 자유롭게 조합할 수 있다.
(실시예4)
본 실시예에서는, 실시예 1 및 2에 나타낸 형태와는 다른 박막 집적회로의 제조방법에 관하여 설명한다.
도 14a에 도시한 바와 같이, 실시형태 2 또는 실시예 2에 근거해 형성된, 접속 영역(106)에 의해 일체화된 상태의 IDF 칩을 준비한다. IDF 칩은, 배선(130)과 동일 재료로 형성된 범프(201)가 설치되어 있다.
또한 배선(203)이 형성된 제2 기판(202)을 준비한다. 제2 기판은, 바륨 보로실리케이트 유리나, 알루미노 보로실리케이트 유리 등의 유리 기판, 석영 기판 등을 들 수 있다. 또한 그 밖의 절연 표면을 가지는 기판으로서는, 폴리에틸렌-테레프탈레이트(ＰＥＴ), 폴리에틸렌나프탈레이트(ＰＥＮ), 폴리에테르 설폰(ＰＥＳ)으로 대표되는 플라스틱이나, 아크릴 등의 합성 수지로 이루어지는 기판이 있다.
도 14b에 도시한 바와 같이, 일체화된 IDF 칩을, 접착제(204)를 사용하여, 배선(203)이 형성된 제2 기판(202)에 부착시킨다. 이때, 배선(203)과 범프(201)가 접속하도록 IDF 칩을 부착시킨다. 접착제(204)로서, 이방성 도전체를 사용할 수 있다. 이방성 도전체 이외에, 초음파 접착제, 자외선 경화 수지, 또는 양면 테이프 등을 사용해서 IDF 칩을 부착시켜도 된다.
도 14c에 도시한 바와 같이, 각 IDF 칩을 다이싱, 스크라이빙, 또는 레이저 커트법에 의해 절단한다.
그 후에, 도 14d에 도시한 바와 같이, 안테나용 단자(205)를 형성한다. 안테나용 단자는, 액적토출법, 스퍼터링법, 또는 ＣＶＤ법 등에 의해 형성할 수 있다.
그리고 도 14e에 도시한 바와 같이, 안테나(112)가 형성된 안테나용 기판(111)을 IDF 칩에 부착시킨다. 안테나 또는 안테나용 기판의 재료나 제조방법은, 상기 실시형태, 또는 실시예를 참조할 수 있다. 또한 안테나용 기판은, IDF 칩을 실장하는 물품과 동일한 재료를 사용하여 제조되어도 된다.
이렇게 IDF 칩은, 다양한 안테나의 실장 형태를 취할 수 있다. 즉 IDF 칩은, 일체화된 상태로 제작 공정을 거치는 것을 특징으로 하고 있으며, 안테나의 실장 형태나 실장 방법은 한정되지 않는다.
본 실시예에서는, 비접촉형 IDF 칩에 관하여 설명했지만, 실시예 1, 2과 마찬가지로, 접촉형 IDF 칩, 및 하이브리드형 IDF 칩의 어느 것이라도 된다.
이상, 본 실시예에서는, 이해하기 쉽게 하기 위해서 IDF 칩이나 안테나용 기판을 두텁게 기재하였다. 그러나, 이것들은 실제로는 매우 얇은 형상으로 되어 있다.
(실시예5)
본 실시예에서는, IDF 칩의 다양한 형태에 관하여 설명한다.
도 22a에 도시한 바와 같이, IDF 칩(104)과, 안테나용 기판(111)에 형성된 안테나(112)를 접속 단자, 예를 들면 범프(109)를 개재하여, 도전체(140)을 가지는 이방성 도전체(141)에 의해 접속한다. 이방성 도전체 이외에, 초음파 접착제, 자외선 경화 수지, 또는 양면 테이프 등을 사용해도 된다.
도２２b에 도시한 바와 같이, IDF 칩은 접착제(151)에 의해, 플렉시블 기판(150)에 부착되어 있다. 접착제로서, 열경화 수지, 자외선 경화 수지, 에폭시 수지계 접착제, 수지 첨가제 등의 접착제 또는 양면 테이프 등을 사용할 수 있다.
또한 안테나용 기판을 복수 형성해도 된다. 예를 들면, 도２２c에 도시한 바와 같이, 안테나(112)가 형성된 안테나용 기판을, IDF 칩에 대하여 양측에 설치한다. 그 결과, 안테나 길이를 길게 할 수 있으므로, 통신 거리를 넓힐 수 있다. 이 때, 한쪽의 안테나와 다른쪽의 안테나를 접속하기 위해서, 도전막(250)을 형성한다. 예를 들면, 안테나용 기판 사이에, 액적토출법을 사용해서 도전체를 가지는 액적을 선택적으로 토출한다. 그 후에, 도전막(250)을 보호하기 위해서, 절연막(251)을 형성하면 된다.
더욱이, 한쪽의 안테나와 다른쪽의 안테나의 접속 구조는 본 실시예에 한정되지 않는다. 예를 들면, 한쪽의 안테나와, 다른쪽의 안테나를, 각각 범프(109)을 개재하여 IDF 칩에 접속해도 된다.
이상과 같이 하여, 안테나가 설치된 IDF 칩을 완성되게 할 수 있다.
또한 본 발명의 IDF 칩은, 본 실시예에서 나타낸 IDF 칩의 형태에 한정되는 것은 아니다. 예를 들면 안테나를 박막 트랜지스터가 가지는 도전막과 동일층에 형성하거나, 안테나용 기판을 사용하지 않고, IDF 칩 상에 안테나를 형성하는 형태도 있다.
(실시예6)
본 실시예에서는, IDF 칩이 실장되는 물품의 형태에 관하여 설명한다. 이때, IDF 칩을 실장하는 위치나 형상과, 장하는 IDF 칩의 수는 본 실시예에 한정되는 것은 아니다.
도 15a 및 도 15b에는, 식품 또는 음료의 라벨에 IDF 칩을 부착시켜, 해당 식품 또는 음료의 용기, 예를 들면 맥주병(181)에 IDF 칩을 실장하는 경우를 나타낸다.
도 15a에 도시한 바와 같이, 안테나(112)가 형성된 IDF 칩(104)을 양면 테이프 등에 의해 라벨(180)에 부착시킨다. 또한 라벨 자신이 접착성을 구비하고 있을 경우, 그대로 IDF 칩을 접착 라벨에 부착시켜도 된다.
이러한 상품은, 도 15b에 도시한 바와 같이, 벨트 콘베이어(183) 위의 리더/라이터 장치(182)를 통과함으로써, 정보를 입력 또는 판독할 수 있다. 또한, IDF 칩에 형성되는 메모리의 종류에 따라서는, 기존의 정보를 고쳐쓸 수 있다.
더욱이, 안테나가 형성된 IDF 칩은, 비접촉으로 정보를 입력, 또는 판독을 행할 수 있기 때문에, 골판지 등에 상품이 포장된 상태로, 리더/라이터 장치에 의해 정보를 관리할 수 있다.
이렇게 IDF 칩을 실장한 물품에 의해, 물류시의 인건비를 대폭 삭감할 수 있다. 또한, 인위적인 에러를 삭감할 수도 있다.
이상과 같이 상품에 실장된 IDF 칩의 정보는, 생산 또는 제조에 관한 장소, 처리자/제조자, 날짜 등의 기본사항으로부터, 알레르기 정보, 주성분, 광고 등, 다방면에 걸친다. 또한 바코드, 또는 자기 테이프 등의 정보축적수단을 사용하여, 정보량을 늘리거나, 시큐리티를 향상시켜도 된다. 예를 들면 IDF 칩을 바코드와 병용하는 경우,, 목적에 따라 적절히 사용하는 것이 바람직하다. 예를 들어, 고쳐쓰기 불필요한 정보, 예를 들면 상기 기본정보를 바코드에 입력하고, IDF 칩에는 고쳐쓰기 가능한 정보를 입력하여도 된다.
IDF 칩이 가지는 메모리에, 데이터의 고쳐 쓰기를 할 수 없는 ＲＯＭ 등을 형성해 두면, 지폐, 수표 등의 유가증권, 호적등본, 주민표, 명함, 여행자 수표, 패스포드 등의 증서 등의 위조를 방지할 수 있다.
도난방지의 예로서, 백(601)에 IDF 칩(602)을 실장하는 경우를 설명한다. 도２７에 도시한 바와 같이, 예를 들면 백의 밑바닥 또는 측면의 일부 등에 IDF 칩을 실장할 수 있다. IDF 칩은 매우 초박형이고 작기 때문에, 백의 디자인성을 저하시키지 않고 실장할 수 있다. 덧붙여, IDF 칩은 투광성을 가져, 도난자는 IDF 칩이 실장되어 있는지를 판단하기 어렵다. 그 때문에, 도난자에 의해 IDF 칩이 제거될 우려가 없다.
이러한 IDF 칩이 실장된 백이 도난되었을 경우, 예를 들면 ＧＰＳ(Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ)을 사용해서 백의 현재 위치에 관한 정보를 얻을 수 있다. 이때 ＧＰＳ란, ＧＰＳ용의 위성으로부터 보내지는 신호를 수신하여 얻어진 시간차를 기본으로 측위하는 시스템이다.
또한 도난된 물품 이외에도, 잊어버린 물건이나 유실물을, ＧＰＳ를 사용해서 현재 위치에 관한 정보를 얻을 수 있다.
또한, 백 이외에도, 자동차, 자전거 등의 탈것, 시계나 악세사리에 IDF 칩을 실장할 수 있다.
도 16a에는, IDF 칩을 실장한 지폐(301)를 나타낸다. 도１６a에서는, IＤＦ 칩(302)이 지폐의 내부에 부착되어 있지만, 표면에 형성해도 된다. IDF 칩은 투광성을 가지기 위해서, 표면에 형성해도 인자 등을 방해하지 않기 때문이다.
또한, 지폐 이외의 유가증권에 동전에 IDF 칩을 실장해도 된다. 예를 들어, 동전에 실장해도 된다. 이렇게 지폐나 동전에 IDF 칩을 실장함에 의해, 위조 방지에 도움이 되는 동시에, 자동판매기 등에 있어서의 지폐 또는 동전의 인식도를 높일 수 있다.
도１６b에는, IDF 칩을 실장한 수표(311)를 나타낸다. 도１６b에서는, IDF 칩(312)을 수표의 표면에 실장하고 있다. IDF 칩은 투광성을 가지기 위해서, 수표의 표면에 설치해도 상관없다. 물론, 수표의 내부에 IDF 칩을 부착해도 된다.
도１６c에는, IDF 칩을 실장한 주권(321)을 나타낸다. 도１６c에서는, IDF 칩(322)이 주권의 내부에 부착되어 있지만, 표면에 형성해도 된다. 또한 IDF 칩의 크기나 형태 및 실장하는 위치는 한정되는 것은 아니다. 그러나, 정보량이 많은 경우에는 IDF 칩의 형상이 커질 수도 있다. 이러한 경우라도, IDF 칩은 투광성을 가지기 때문에, 어디에 설치해도 인자를 방해하지 않는다.
또한, IDF 칩을 함유하는 잉크를 사용해서 지폐, 수표, 또는 주권 등을 인쇄 해도 된다. 더욱이, 지폐, 수표, 또는 주권등의 재료와 약품을 혼합할 때에, IDF 칩을 뿌려서 복수의 IDF 칩을 실장한 지폐, 수표, 또는 주권 등으로 형성해도 된다. IDF 칩은 저비용으로 제조할 수 있기 때문에, 복수의 IDF 칩을 실장해도 지폐, 수표, 또는 주권 등의 제조 비용에 영향을 미치는 것이 적다.
이상과 같이, IDF 칩은 매우 얇은 박막 집적회로를 사용해서 형성하기 때문에, 매우 얇은 종이형의 물품에 IDF 칩을 실장할 수 있다. 그 때문에, 물품의 디자인성을 손상시키는 일이 없다. 또한 IDF 칩은 투광성을 가지기 때문에, 물품의 표면에 실장해도 상관없다.
도 17a에는, IDF 칩을 실장한 책(331)을 나타낸다. IDF 칩(332)은, 책의 표지의 표면 또는 내부에 설치할 수 있다. 또한 책의 어떤 페이지에 IDF 칩을 실장해도 된다.
도１７b에는, IDF 칩을 실장한 ＤＶＤ(341)를 나타낸다. IDF 칩(342)은, ＤＶＤ 패키지의 표면 또는 내부에 설치할 수 있다. ＤＶＤ 대신에, ＣＤ, 비디오 테이프 등의 상품에 IDF 칩을 실장해도 되는 것은 말할 필요도 없다.
이러한 렌탈 사업이 활발히 행해지고 있는 물품에 IDF 칩을 실장함에 의해, 간편하고 단시간에 대출 및 반환 처리를 행할 수 있다. 또한 IDF 칩에는, 상품의 내용, 광고, 출연자 등의 정보를 데이터로서 기록할 수 있다.
또한 IDF 칩은, IDF 칩을 부착하는 대상물의 크기와 형상에 맞추어, 그것의 크기 및 형상을 어느 정도 변화시킬 수 있다. 따라서, 본 실시예에서 나타낸 용도에 IDF 칩의 용도가 한정되지 않고, 다른 여러가지 용도에 사용할 수 있다.
또한, 개인 소유물에 IDF 칩을 실장함에 의해, 분실시 또는 도난시에 있어서 소유물의 소재를 확인할 수 있다.
또한 소유물을 포장하는 포장지에 IDF 칩을 부착해도 된다. 더욱이, IDF 칩에는 음성 데이터로서 메시지를 기록할 수 있다. 이 경우, 리더에 의해 정보를 판독하여, 재생 기기에 의해 메시지를 들을 수 있다. 또한, 리더 장치에 의해 데이터를 판독하여, 네트워크를 통해서 다양한 정보를 제공할 수 있다.
안전관리를 행하기 위해서, 식료품 등의 상품에 IDF 칩을 실장하는 경우를 설명한다.
도２８에는, IDF 칩(612)을 실장한 라벨(613)이 붙여진 고기 팩키지(611)을 나타낸다. IDF 칩은 라벨의 표면에 실장되어 있어도 되고, 라벨 내부에 실장해도 된다. 또한 야채 등의 신선한 식품의 경우, 신선한 식품을 덮는 랩에 IDF 칩을 실장해도 된다.
IDF 칩에는, 상품의 생산지, 생산자, 가공 연월일, 유효 기한 등의 상품에 관한 기본사항을 기록할 수 있다. 더구나, 상품을 사용한 조리예 등의 응용 사항을 기록할 수 있다. 이러한 기본사항은 고쳐쓸 필요가 없기 때문에, ＭＲＯＭ 등의 고쳐쓰기 불가능한 메모리를 사용해서 기록하면 된다. 또한 이러한 응용 사항은 ＥＥＲＯＭ 등의 고쳐 쓰기 및 소거가능한 메모리를 사용해서 기록하면 된다.
또한, 식료품의 안전관리를 행하기 위해서는, 가공전의 동식물의 상태를 알 수 있는 것이 중요하다. 그 때문에, 동식물 내에 IDF 칩을 매립하고, 리더 장치에 의해 IDF 칩에 있는 동식물에 관한 정보를 취득하면 된다. 동식물에 관한 정보란, 사육지, 사료, 사육자, 전염병의 감염의 유무 등이다.
또한 IDF 칩에, 상품의 값이 기록되어 있으면, 종래의 바코드를 사용하는 방식보다도, 간편하고, 단시간에 상품의 정산을 행하는 것이 가능해진다. 즉, IDF 칩이 실장된 복수의 상품을 한꺼번에 정산할 수 있다. 단, 이렇게 한번에 복수의 IDF 칩을 판독할 경우를 관리하기 위해, 안티콜리젼(anti-collision) 기능을 리더 장치에 탑재할 필요가 있다.
더욱이, IDF 칩의 통신 거리에 따라서는, 캐시 레지스터와 상품과의 거리가 멀어도, 캐시 레지스터에서 상품의 정산을 가능하게 할 수 있다. 또한 IDF 칩은 도난 방지에도 도움이 된다.
더욱이, IDF 칩은, 바코드, 자기 테이프 등의 그 밖의 정보매체와 병용할 수도 있다. 예를 들면, IDF 칩에는 고쳐쓰기가 불필요한 기본사항을 기록하고, 바코드에는 갱신해야 할 정보, 예를 들면, 에누리된 값이나 특가 정보를 기록하면 된다. 바코드는 IDF 칩과 다르게, 정보의 수정을 간편하게 행할 수 있기 때문이다.
이렇게 IDF 칩을 실장함에 의해, 소비자에게 제공할 수 있는 정보를 증대시킬 수 있기 때문에, 소비자는 안심하고 상품을 구입할 수 있다.
다음에, 제조 관리를 행하기 위해서, IDF 칩을 실장한 제조품과, 해당 IDF 칩의 정보에 근거해 제어되는 제조 장치(제조 로봇)에 관하여 설명한다.
현재, 주문형 상품을 생산하는 장면이 많이 보이며, 이러한 경우, 생산 라인에서는 해당 상품의 주문 정보에 근거하도록 생산한다. 예를 들면, 도어의 도장색을 자유롭게 선택할 수 있는 자동차의 생산 라인에 있어서는, 자동차의 일부에 IDF 칩을 실장하여, 해당 IDF 칩으로부터의 정보에 근거하여, 도장장치를 제어한다. 이에 따라, 주문형 자동차를 생산할 수 있다. IDF 칩을 실장하는 결과, 사전에 생산 라인에 투입되어 같은 색을 갖는 자동차의 순서나 수를 조정할 필요가 없다. 더욱이, 억지로, 자동차의 순서나 수에 맞추도록 하는 도장장치를 제어하는 프로그램을 설정하지 않도 된다. 즉, 제조 장치는, 자동차에 실장된 IDF 칩의 정보에 근거하여, 개별적으로 동작할 수 있다.
이렇게 IDF 칩은 다양한 분야에서 사용할 수 있다. 그리고 IDF 칩에 기록된 정보에 의해, 제조에 관한 고유 정보를 얻을 수 있고, 해당 정보에 근거해 제조 장치를 제어할 수 있다.
다음에, IDF 칩(622)을 설치한 카드(621)를 전자 머니로서 이용하는 형태에 관하여 설명한다. 도２９에, 카드(621)를 사용하여, 결제를 행하고 있는 모양을 나타낸다. 도 29에는 캐시 레지스터(623), 리더/라이터 장치(624)가 도시되어 있다. IDF 칩(622)에는, 카드(621)에 입금되어 있는 금액의 정보가 유지되고 있고, 리더/라이터 장치(624)는 상기 금액의 정보를 비접촉으로 판독하여, 캐시 레지스터(623)에 송신할 수 있다. 캐시 레지스터(623)에서는, 카드(621)에 입금되어 있는 금액이, 결제하는 금액 이상인 것을 확인하고, 결제를 행한다. 그리고, 리더/라이터 장치(624)에 결제후의 잔액의 정보를 송신하고, 리더/라이터 장치(624)는 상기 잔액의 정보를, 카드(621)의 IDF 칩(622)에 기록할 수 있다.
또한, 리더/라이터 장치(624)에, 비밀번호 등을 입력할 수 있는 키(625)를 부가하여, 제3자에 의해 카드(621)를 사용한 결제가 무단으로 행해지는 것을 제한 할 수 있도록 하여도 된다.
또한 IDF 칩은, 실장할 물품(실장 물품)에 대하여 중심부에 배치하고, IDF 칩의 주위는 물품의 기재로 덮어지도록 형성하는 것이 바람직하다. 그 결과, IDF 칩의 기계적 강도를 높일 수 있다. 구체적으로는, IDF 칩을 끼우는 위치(IDF 칩의 중심) X는, 실장 물품의 두께를 D라고 하면, (1/2)·Ｄ-30㎛<X<(1/2)·Ｄ+30㎛을 충족시키도록 배치하면 된다.
안테나가 별도 형성되어 있을 경우라도, ＩＤ 칩은 상기 위치를 충족시키면 바람직하다.
더욱이, 상기한 바와 같이, IDF 칩에 있어서, 반도체층으로부터 하지막의 하부까지의 거리(tunder)와, 반도체층으로부터 층간 절연막의 상부까지 거리(tover)는, 같게 또는 대략 같아지도록 하지막, 층간 절연막의 두께를 조정하는 것이 바람직하다. 이렇게, 물품의 중앙부에 IDF 칩을 실장하고, 더욱이 IDF 칩의 중앙부에 반도체막을 설치함으로써, 반도체층에의 응력을 완화할 수 있고, 크랙의 발생을 방지할 수 있다.
또한, IDF 칩과 안테나를 별도로, 물품에 실장해도 된다. IDF 칩과 안테나의 실장면을 다르게 하면, 실장 면적의 제약이 없어지고, 설계의 자유도가 늘어난다. 이 경우의 안테나는, 물품에 직접 형성할 수도 있다. 그 후에, 안테나의 접속 단자와, IDF 칩의 접속 단자를 접속한다. 이때, 이방성 도전체를 사용해서 이것들을 접속할 수 있다.
(실시예7)
IDF 칩은, 실리콘 웨이퍼에 의해 형성된 칩과 비교하여, 어느 정도의 면적을 가질 경우가 상정되고, 더욱이 플렉시블성이 높기 때문에, 구부린 상태에서의 파괴를 고려할 필요가 있다. 따라서, 본 실시예에서는, IDF 칩을 실장하는 지폐를 구부린 상태에 관하여 설명한다.
도19a에는, IDF 칩 실장 물품인 지폐(301)가 화살표 방향(280)으로 구부러진 상태를 보이고 있다. 일반적으로, 박막 물품은, 장축 방향으로 구부러지기 쉽거나, 구부리기 쉽기 때문에, 본 실시예에서는 장축 방향으로 구부리는 경우에 대해 설명한다.
이 때의 IDF 칩(104)의 상태를 도 19b에 나타낸다. IDF 칩은, 복수의 박막 트랜지스터(230)를 가지고, 해당 박막 트랜지스터는, 캐리어의 이동 방향(281)과, 화살표 방향(구부리는 방향)(280)이 수직이 되도록 배치한다. 즉, 구부리는 방향(280)과 수직이 되도록 박막 트랜지스터의 소스 영역(230(s)), 채널 형성 영역(230(c)), 드레인 영역(230(d))을 배열한다. 그 결과, 휨 응력에 의한 박막 트랜지스터의 파괴나 벗겨짐을 방지할 수 있다.
또한, 도체막으로서, 레이저 조사를 사용한 결정성 반도체막을 사용하는 경우에는, 레이저 주사방향(283)도 구부리는 방향(280)과 수직이 되도록 설정한다. 예를 들면, 도２３b에 도시한 바와 같이, 레이저의 조사 영역(스폿)(282)을 이동하여 전체면을 결정화할 경우, 레이저 주사 방향(장축측)(283)은 구부리는 방향(280)과 수직한 방향으로 한다.
이와 같은 방향으로 IDF 칩을 구부리는 것에 의해, IDF 칩, 특히 박막 트랜지스터를 파괴하는 일이 없다. 더욱이, 캐리어의 이동 방향에 존재하는 결정입계를 최대한 저감할 수 있다. 그 결과, 박막 트랜지스터의 전기 특성, 특히 이동도를 향상시킬 수 있다.
덧붙여, 패터닝된 반도체막이 IDF 칩에 있어서 차지하는 면적의 비율을, 1% 내지 30%로 함으로써, 휨 응력에 의한 박막 트랜지스터의 파괴나 벗겨짐을 방지할 수 있다.
본 실시예에서는, 비접촉형 IDF 칩을 실장하는 경우에 관하여 설명했지만, 접촉형 IDF 칩, 및 하이브리드형 IDF 칩의 어느 것이라도 된다.
(실시예8)
본 실시예에서는, 박막 집적회로가 실장된 물품의 사용 형태에 관하여 설명한다.
도 18a에는, 라벨(403)에 부착된 IDF 칩(402)을 실장한 약병(401)과, 리더/라이터(410)와, 표시부(421)를 가지는 퍼스널컴퓨터(420) 등으로 이루어진 정보의 흐름을 보이고 있다. 우선, 리더/라이터를 거쳐서 IDF 칩의 정보, 예를 들면 사용 량, 효과, 부작용, 알레르기 등의 정보를 퍼스널컴퓨터에 입력되고, 이들 정보는, 표시부(421)에서 확인할 수 있다.
IDF 칩에 기록되어 있는 정보는, 기업의 광고 등, 예를 들면 홈 페이지 어드레스를 갖고 있어도 된다. 이 경우, 인터넷용 브라우저를 기동한 상태로 하여, 리 더/라이터를 통해 해당 어드레스가 입력되어, 홈 페이지를 볼 수 있다. IDF 칩에 기록된 정보를 판독하는 것에 의해, 수작업으로 정보를 입력하는 경우와 비교하여, 입력 에러를 방지할 수 있다.
또한, 리더/라이터 장치의 기능을 갖게 한 휴대용 전자기기, 대표적으로는 휴대전화기나 ＰＤＡ를 사용하여 약에 관한 정보를 판독할 수 있다. 예를 들면, 휴대전화기(430)의 안테나(431)로서 기능하는 코일이, 리더/라이터 장치의 안테나를 겸하도록 설계한다. IDF 칩에 기록된 해당 정보는, 휴대전화기의 표시부(432)에서 확인할 수 있다.
도１８b에는, IDF 칩 및 리더/라이터 장치의 회로 구조를 나타낸다.
우선, IDF 칩(104)은, 안테나 코일(501), 용량소자(502), 복조 회로(503), 변조 회로(504), 정류회로(505), 마이크로세서(506), 메모리(507), 부하를 안테나 코일(501)에 주기 위한 스위치(508)를 가지고 있다. 이것들의 회로나 마이크로세서는 박막 집적회로에 의해 형성할 수 있다. 또한 메모리(507)의 개수는 1개에 한정되지 않고, 복수의 메모리가 사용될 수도 있다.
또한, 리더/라이터 장치(410)는, 안테나 코일(511), 변조 회로(512), 발진 수단(513)을 가지고, 이것들에 의해 송신 신호를 작성할 수 있다. 또한 리더/라이터 장치(410)는, 수신 신호를 검파하고, 증폭해서 복조하는 검파복조회로(514)를 갖는다. IDF 칩으로부터의 수신 신호는 매우 약하기 때문에, 수신된 신호를 필터 등에 의해 분리, 증폭하는 것이 바람직하다. 그후, 이들 수신 신호는, 게이트 ASIC(application-specific integrated circuit)(515)에 보내진다.
게이트 ASIC에 입력된 데이터는, 마이크로세서(516)에 보내져서 처리된다. 그리고 필요에 따라, 마이크로프로세서(516)와 메모리(517) 사이에 신호의 교환을 행하여, 소정의 연산 처리를 달성한다. 메모리(517)에는 마이크로세서(516)에 있어서 사용되는 프로그램, 데이터 등이 기억되어 있다. 더구나, 메모리는 연산 처리시의 작업 에어리어로서도 사용할 수 있다. 그 후에, 마이크로프로세서와 신호 인터페이스(519)와 신호의 교환을 행할 수도 있다. 또한, 이들 신호의 상호교환을 위한 전원부(518)를 구비하고 있다.
이들 마이크로세서(516), 메모리(517), 신호 인터페이스(519)는, 퍼스널컴퓨터나 전화기 자체에 설치할 수 있다.
또한, 리더/라이터 장치에 안티콜리젼 기능을 갖게 해도 된다.
또한, 리더/라이터 장치의 기능을 겸하는 휴대전화기와 같은 전자기기는, 안테나 코일(511), 변조 회로(512), 발진 수단(513), 검파복조회로(514), 게이트 ASIC(515), 마이크로세서(516), 메모리(517), 전원부(518), 신호 인터페이스(519)를 가지고 있으면 된다.
물론 퍼스널컴퓨터에 상기 회로 등을 형성하고, 리더/라이터 장치의 기능을 겸하도록 할 수도 있다.
또한, 게이트 ASIC(515)으로부터 변조 회로(512)를 거쳐 전파로서 보내져 온 신호는, 안테나 코일(501)에 있어서 전자유도에 의해 교류의 전기신호로 변환된다. 복조 회로(503)에서는 상기 교류의 전기신호를 복조하여, 후단의 마이크로세서(506)에 송신한다. 또한, 정류회로(505)에서는, 교류의 전기신호를 사용해서 전 원전압을 생성하여, 후단의 마이크로세서(506)에 공급한다.
마이크로세서(506)에서는, 입력된 신호에 따라서 각종 연산 처리를 행한다. 메모리(507)에는 마이크로세서(506)에 있어서 사용되는 프로그램, 데이터 등이 기억되어 있는 것 이외에, 연산 처리시의 작업 에어리어로서도 사용할 수 있다. 그리고, 마이크로세서(506)로부터 변조 회로(504)에 보내진 신호는 교류의 전기신호로 변조된다. 스위치(508)는, 변조 회로(504)로부터의 교류의 전기신호에 따라, 안테나 코일(501)에 부하를 가할 수 있다. 리더/라이터 장치는, 안테나 코일(501)에 가해진 부하를 전파로 받음으로써, 결과적으로 마이크로세서(506)로부터의 신호를 판독할 수 있다.
또한, 도１８b에 나타낸 IDF칩이나 리더/라이터 장치의 회로 구조는, 본 발명의 한가지 예를 나타낸 것에 지나지 않고, 본 발명은 상기 구조에 한정되지 않는다. 신호의 전송 방식은, 본 실시예에서 나타낸 바와 같은 전자유도방식에 한정되지 않는다. 전자결합방식, 마이크로파 방식이나 그 밖의 전송 방식을 사용하고 있어도 된다. 또한, 본 발명의 IDF 칩이 ＧＰＳ 등의 기능을 갖고 있어도 된다.
본 발명은 참조용으로 여기에 발명내용이 포함되는 2004년 2월 6일자 일본 특허청에 출원된 일본 특허출원 2004-031064에 기초한 것이다.
(참조부호의 설명)
21: 접속 배선, 44: 레지스트, 54: 절연막, 65: 오프셋 영역, 76: 사이드월, 77: 레지스트, 78: 불순물 원소, 79: 고농도 불순물 영역, 80: 보호막, 89: 벨 자, 91: 히터, 92: 배기관, 100: 절연 기판, 102: 박리층, 103: TFT 층, 104: IDF 칩, 105: 홈, 106: 접속 영역, 108: 개구부, 109: 범프, 111: 안테나용 기판, 112: 안테나, 113: 개구부, 115: 에칭제, 121: 제 1 절연막, 122: 제 2 절연막, 123: 제 3 절연막, 125: 게이트 절연막, 126: 게이트 전극, 126a: TaN, 127: 제 1 층간 절연막, 128n: 박막 트랜지스터, 128p: 막막 트랜지스터, 129: 제 2 층간 절연막, 130: 배선, 131: 제 4 절연막, 135: 접속 단자, 140: 도전체, 141: 이방성 도전체, 150: 플렉시블 기판, 151: 접착제, 160: 노즐, 180: 라벨, 181: 맥주병, 182: 리더/라이터, 183: 벨트 콘베이어, 201: 범프, 202: 제 2 기판, 203: 베선, 204: 접착제, 205: 안테나용 단자, 230: 반도체 막, 230(s): 소스 영역, 230(c): 채널 형성 영역, 230(d): 드레인 영역, 250: 도전막, 251: 절연막, 280: 화살표 방향/구브러진 방향, 281: 캐리어 이동 방향, 282: 레이저 스폿, 283: 경로/레이저 주사방향, 290: 레이저 발진기, 291: 광학계, 293: 갈바노 미러, 294: fθ 렌즈, 295: XY 스테이지, 296: 제어장치, 301: 지폐, 302: IDF 칩, 311: 수표, 312: IDF 칩, 321: 증권, 322: IDF 칩, 331: 책, 332: IDF 칩, 341: DVD, 342: IDF 칩, 401: 약병, 402: IDF 칩, 403: 라벨, 410: 리더/라이터, 420: 퍼스널컴퓨터, 421: 표시부, 430: 휴대폰, 431: 안테나, 432: 표시부, 501: 안테나 코일, 502: 용량소자, 503: 복조회로, 504: 변조회로, 505: 정류회로, 513: 발진수단, 514: 검파복조회로, 515: 게이트 ASIC, 516: 마이크로프로세서, 517: 메모리, 518: 전원부, 519: 신호 인터페이스, 601: 백, 602: IDF 칩, 611: 패키지, 612: IDF 칩, 613: 라벨, 621: 카드, 622: IDF 칩, 623: 캐시 레지스터, 624: 리더/라이터, 625: 키 패드

Claims (60)

  1. 절연 기판 상에 박리층을 형성하는 단계와,
    상기 박리층 상에 적어도 2개의 박막 집적회로를 형성하는 단계와,
    상기 2개의 박막 집적회로 사이에 홈을 형성함으로써, 상기 박리층을 노출시키는 단계와,
    상기 2개의 박막 집적회로 상에 개구부 및 안테나가 형성된 안테나용 기판을 부착시키는 단계와,
    상기 개구부에 에칭제를 도입하여 상기 박리층을 제거함으로써 상기 절연 기판을 박리하는 단계를 포함하고,
    상기 안테나용 기판에 의해 상기 2개의 박막 집적회로가 일체화되어 있는 것을 특징으로 하는 박막 집적회로의 제조방법.
  2. 절연 기판 상에 박리층을 형성하는 단계와,
    상기 박리층 상에 적어도 2개의 박막 집적회로를 형성하는 단계와,
    상기 2개의 박막 집적회로 사이에 선택적으로 홈을 형성함으로써, 상기 박리층의 일부를 노출시키고, 상기 2개의 박막 집적회로의 일부인 접속 영역을 형성하는 단계와,
    상기 개구부에 에칭제를 도입하여, 상기 박리층을 제거함으로써 상기 절연 기판을 박리하는 단계를 포함하고,
    상기 2개의 박막 집적회로가 상기 접속 영역에 의해 일체화되어 있는 것을 특징으로 하는 박막 집적회로의 제조방법.
  3. 절연 기판 상에 박리층을 형성하는 단계와,
    상기 박리층 상에 적어도 2개의 박막 집적회로를 형성하는 단계와,
    상기 2개의 박막 집적회로 사이에 선택적으로 홈을 형성함으로써, 상기 박리층의 일부를 노출시키고, 상기 2개의 박막 집적회로의 일부인 접속 영역을 형성하는 단계와,
    상기 2개의 박막 집적회로 상에 개구부 및 안테나가 형성된 안테나용 기판을 부착시키는 단계와,
    상기 홈 및 상기 개구부에 에칭제를 도입하여 상기 박리층을 제거함으로써 상기 절연 기판을 박리하는 단계를 포함하고,
    상기 안테나용 기판에 의해 상기 2개의 박막 집적회로가 일체화되어 있는 것을 특징으로 하는 박막 집적회로의 제조방법.
  4. 제 1항에 있어서,
    상기 2개의 박막 집적회로를 플렉시블 기판에 접착하는 단계를 더 포함하는 것을 특징으로 하는 박막 집적회로의 제조방법.
  5. 제 2항에 있어서,
    상기 2개의 박막 집적회로에 안테나를 부착하는 단계를 더 포함하는 것을 특징으로 하는 박막 집적회로의 제조방법.
  6. 제 2항에 있어서,
    상기 2개의 박막 집적회로에 안테나를 부착하는 단계와,
    상기 2개의 박막 집적회로를 플렉시블 기판에 접착하는 단계를 더 포함하는 것을 특징으로 하는 박막 집적회로의 제조방법.
  7. 제 3항에 있어서,
    상기 2개의 박막 집적회로를 플렉시블 기판에 접착하는 단계를 더 포함하는 것을 특징으로 하는 박막 집적회로의 제조방법.
  8. 제 1항에 있어서,
    상기 2개의 박막 집적회로 각각은, 박막 트랜지스터와, 상기 박막 트랜지스터의 위쪽 및 아래쪽에 설치된 질소를 가지는 절연막을 포함하는 것을 특징으로 하는 박막 집적회로의 제조방법.
  9. 제 2항에 있어서,
    상기 박막 집적회로 각각은, 박막 트랜지스터와, 상기 박막 트랜지스터의 위쪽 및 아래쪽에 설치된 질소를 가지는 절연막을 포함하는 것을 특징으로 하는 박막 집적회로의 제조방법.
  10. 제 3항에 있어서,
    상기 박막 집적회로 각각은, 박막 트랜지스터와, 상기 박막 트랜지스터의 위쪽 및 아래쪽에 설치된 질소를 가지는 절연막을 포함하는 것을 특징으로 하는 박막 집적회로의 제조방법.
  11. 제 1항에 있어서,
    상기 에칭제는 ClF3로 대표되는 할로겐화물을 함유하는 기체 또는 액체인 것을 특징으로 하는 박막 집적회로의 제조방법.
  12. 제 2항에 있어서,
    상기 에칭제는 ClF3로 대표되는 할로겐화물을 함유하는 기체 또는 액체인 것을 특징으로 하는 박막 집적회로의 제조방법.
  13. 제 3항에 있어서,
    상기 에칭제는 ClF3로 대표되는 할로겐화물을 함유하는 기체 또는 액체인 것을 특징으로 하는 박막 집적회로의 제조방법.
  14. 제 1항에 있어서,
    상기 절연 기판은, 유리 기판, 석영 기판, 또는 플라스틱 혹은 아크릴 등의 합성수지로 이루어진 기판인 것을 특징으로 하는 박막 집적회로의 제조방법.
  15. 제 2항에 있어서,
    상기 절연 기판은, 유리 기판, 석영 기판, 또는 플라스틱 혹은 아크릴 등의 합성수지로 이루어진 기판인 것을 특징으로 하는 박막 집적회로의 제조방법.
  16. 제 3항에 있어서,
    상기 절연 기판은, 유리 기판, 석영 기판, 또는 플라스틱 혹은 아크릴 등의 합성수지로 이루어진 기판인 것을 특징으로 하는 박막 집적회로의 제조방법.
  17. 제 1항에 있어서,
    상기 2개의 박막 집적회로의 실장 위치 X는, 실장 물품의 막두께를 D라고 하면, (1/2)·Ｄ-30㎛<X<(1/2)·Ｄ+30㎛을 충족시키는 것을 특징으로 하는 박막 집적회로의 제조방법.
  18. 제 2항에 있어서,
    상기 2개의 박막 집적회로의 실장 위치 X는, 실장 물품의 막두께를 D라고 하면, (1/2)·Ｄ-30㎛<X<(1/2)·Ｄ+30㎛을 충족시키는 것을 특징으로 하는 박막 집적회로의 제조방법.
  19. 제 3항에 있어서,
    상기 2개의 박막 집적회로의 실장 위치 X는, 실장 물품의 막두께를 D라고 하면, (1/2)·Ｄ-30㎛<X<(1/2)·Ｄ+30㎛을 충족시키는 것을 특징으로 하는 박막 집적회로의 제조방법.
  20. 제 1항에 있어서.
    이방성 도전체, 초음파 접착제, 또는 자외선 경화 수지를 사용해서 상기 2개의 박막 집적회로에 안테나를 부착시키는 것을 특징으로 하는 박막 집적회로의 제조방법.
  21. 제 3항에 있어서.
    이방성 도전체, 초음파 접착제, 또는 자외선 경화 수지를 사용해서 상기 2개의 박막 집적회로에 안테나를 부착시키는 것을 특징으로 하는 박막 집적회로의 제조방법.
  22. 제 5항에 있어서.
    이방성 도전체, 초음파 접착제, 또는 자외선 경화 수지를 사용해서 상기 2개의 박막 집적회로에 안테나를 부착시키는 것을 특징으로 하는 박막 집적회로의 제조방법.
  23. 제 1항에 있어서.
    상기 안테나는, 액적토출법, 스퍼터링법, 인쇄법, 도금법, 포토리소그래피법 및 금속 마스크를 사용한 증착법으로 구성된 그룹에서 선택된 어느 한가지 방법, 또는 그것들을 조합한 방법에 의해 형성하는 것을 특징으로 하는 박막 집적회로의 제조방법.
  24. 제 3항에 있어서.
    상기 안테나는, 액적토출법, 스퍼터링법, 인쇄법, 도금법, 포토리소그래피법 및 금속 마스크를 사용한 증착법으로 구성된 그룹에서 선택된 어느 한가지 방법, 또는 그것들을 조합한 방법에 의해 형성하는 것을 특징으로 하는 박막 집적회로의 제조방법.
  25. 제 5항에 있어서.
    상기 안테나는, 액적토출법, 스퍼터링법, 인쇄법, 도금법, 포토리소그래피법 및 금속 마스크를 사용한 증착법으로 구성된 그룹에서 선택된 어느 한가지 방법, 또는 그것들을 조합한 방법에 의해 형성하는 것을 특징으로 하는 박막 집적회로의 제조방법.
  26. 제 1항에 있어서,
    상기 박리층은 비정질 반도체, 세미아모퍼스 반도체, 미결정 반도체 또는 결정성 반도체인 것을 특징으로 하는 박막 집적회로의 제조방법.
  27. 제 2항에 있어서,
    상기 박리층은 비정질 반도체, 세미아모퍼스 반도체, 미결정 반도체 또는 결정성 반도체인 것을 특징으로 하는 박막 집적회로의 제조방법.
  28. 제 3항에 있어서,
    상기 박리층은 비정질 반도체, 세미아모퍼스 반도체, 미결정 반도체 또는 결정성 반도체인 것을 특징으로 하는 박막 집적회로의 제조방법.
  29. 제 1항에 있어서,
    상기 2개의 박막 집적회로는 0.3㎛ 내지 3㎛의 두께를 갖는 것을 특징으로 하는 박막 집적회로의 제조방법.
  30. 제 2항에 있어서,
    상기 2개의 박막 집적회로는 0.3㎛ 내지 3㎛의 두께를 갖는 것을 특징으로 하는 박막 집적회로의 제조방법.
  31. 제 3항에 있어서,
    상기 2개의 박막 집적회로는 0.3㎛ 내지 3㎛의 두께를 갖는 것을 특징으로 하는 박막 집적회로의 제조방법.
  32. 제 1항에 있어서,
    상기 2개의 박막 집적회로는 한변이 5mm 이하의 정사각형인 것을 특징으로 하는 박막 집적회로의 제조방법.
  33. 제 2항에 있어서,
    상기 2개의 박막 집적회로는 한변이 5mm 이하의 정사각형인 것을 특징으로 하는 박막 집적회로의 제조방법.
  34. 제 3항에 있어서,
    상기 2개의 박막 집적회로는 한변이 5mm 이하의 정사각형인 것을 특징으로 하는 박막 집적회로의 제조방법.
  35. 제 1항에 있어서,
    상기 2개의 박막 집적회로 각각은, 수소 농도가 1×1019/㎤ 내지 5×1020/㎤인 반도체막을 포함하는 것을 특징으로 하는 박막 집적회로의 제조방법.
  36. 제 2항에 있어서,
    상기 2개의 박막 집적회로 각각은, 수소 농도가 1×1019/㎤ 내지 5×1020/㎤인 반도체막을 포함하는 것을 특징으로 하는 박막 집적회로의 제조방법.
  37. 제 3항에 있어서,
    상기 2개의 박막 집적회로 각각은, 수소 농도가 1×1019/㎤ 내지 5×1020/㎤인 반도체막을 포함하는 것을 특징으로 하는 박막 집적회로의 제조방법.
  38. 제 35항에 있어서,
    상기 반도체막은 0.2㎛ 이하의 두께를 갖는 것을 특징으로 하는 박막 집적회로의 제조방법.
  39. 제 36항에 있어서,
    상기 반도체막은 0.2㎛ 이하의 두께를 갖는 것을 특징으로 하는 박막 집적회로의 제조방법.
  40. 제 37항에 있어서,
    상기 반도체막은 0.2㎛ 이하의 두께를 갖는 것을 특징으로 하는 박막 집적회로의 제조방법.
  41. 제 35항에 있어서,
    상기 반도체막은 소스 영역, 드레인 영역 및 채널 형성 영역을 구비하고,
    상기 소스 영역, 드레인 영역 및 채널 형성 영역은, 실장 물품을 구부리는 방향에 대하여 수직이 되도록 형성하는 것을 특징으로 하는 박막 집적회로의 제조방법.
  42. 제 36항에 있어서,
    상기 반도체막은 소스 영역, 드레인 영역 및 채널 형성 영역을 구비하고,
    상기 소스 영역, 드레인 영역 및 채널 형성 영역은, 실장 물품을 구부리는 방향에 대하여 수직이 되도록 형성하는 것을 특징으로 하는 박막 집적회로의 제조방법.
  43. 제 37항에 있어서,
    상기 반도체막은 소스 영역, 드레인 영역 및 채널 형성 영역을 구비하고,
    상기 소스 영역, 드레인 영역 및 채널 형성 영역은, 실장 물품을 구부리는 방향에 대하여 수직이 되도록 형성하는 것을 특징으로 하는 박막 집적회로의 제조방법.
  44. 제 1항에 있어서,
    상기 박막 집적회로는, 다이싱, 스크라이빙 또는 레이저 커트법에 의해, 상기 2개의 박막 집적회로를 절단하여 형성하는 것을 특징으로 하는 박막 집적회로의 제조방법.
  45. 제 2항에 있어서,
    상기 박막 집적회로는, 다이싱, 스크라이빙 또는 레이저 커트법에 의해, 상기 2개의 박막 집적회로를 절단하여 형성하는 것을 특징으로 하는 박막 집적회로의 제조방법.
  46. 제 3항에 있어서,
    상기 박막 집적회로는, 다이싱, 스크라이빙 또는 레이저 커트법에 의해, 상기 2개의 박막 집적회로를 절단하여 형성하는 것을 특징으로 하는 박막 집적회로의 제조방법.
  47. 절연 기판과,
    상기 절연 기판 상에 형성된 박리층과,
    상기 박리층 위에 형성된 적어도 2개의 박막 집적회로와,
    상기 절연 기판과 대향하여 설치된 안테나용 기판을 구비하고,
    상기 안테나용 기판은 안테나 및 개구부를 구비하고,
    상기 개구부와 일치하도록, 상기 2개의 박막 집적회로 사이에 홈이 설치되어 있는 것을 특징으로 하는 소자 기판.
  48. 절연 기판과,
    상기 절연 기판 상에 형성된 박리층과,
    상기 박리층 위에 형성된 적어도 2개의 박막 집적회로와,
    접속 영역과,
    상기 절연 기판과 대향하여 설치된 안테나용 기판을 구비하고,
    상기 안테나용 기판은 안테나 및 제 1 개구부를 구비하고,
    상기 제 1 개구부와 일치하도록, 상기 2개의 박막 집적회로 사이에 홈이 설치되고,
    상기 2개의 박막 집적회로 내부에 제 2 개구부가 설치되고,
    상기 접속 영역에 의해 상기 2개의 박막 집적회로가 일체화되어 있는 것을 특징으로 하는 소자 기판.
  49. 제 47항에 있어서,
    상기 2개의 박막 집적회로 각각은, 박막 트랜지스터와, 상기 2개의 박막 트랜지스터의 위쪽 및 아래쪽에 설치된 질소를 갖는 절연막을 포함하는 층을 구비한 것을 특징으로 하는 소자 기판.
  50. 제 48항에 있어서,
    상기 2개의 박막 집적회로 각각은, 박막 트랜지스터와, 상기 2개의 박막 트랜지스 터의 위쪽 및 아래쪽에 설치된 질소를 갖는 절연막을 포함하는 층을 구비한 것을 특징으로 하는 소자 기판.
  51. 제 47항에 있어서,
    상기 박리층은 비정질 반도체, 세미아모퍼스 반도체, 미결정 반도체 또는 결정성 반도체인 것을 특징으로 하는 소자 기판.
  52. 제 48항에 있어서,
    상기 박리층은 비정질 반도체, 세미아모퍼스 반도체, 미결정 반도체 또는 결정성 반도체인 것을 특징으로 하는 소자 기판.
  53. 제 47항에 있어서,
    상기 박막 집적회로는 0.3㎛ 내지 3㎛의 두께를 갖는 것을 특징으로 하는 소자 기판.
  54. 제 48항에 있어서,
    상기 박막 집적회로는 0.3㎛ 내지 3㎛의 두께를 갖는 것을 특징으로 하는 소자 기판
  55. 제 47항에 있어서,
    상기 2개의 박막 집적회로 각각은, 수소 농도가 1×1019/㎤ 내지 5×1020/㎤인 반도체막을 구비한 것을 특징으로 하는 소자 기판.
  56. 제 48항에 있어서,
    상기 2개의 박막 집적회로 각각은, 수소 농도가 1×1019/㎤ 내지 5×1020/㎤인 반도체막을 구비한 것을 특징으로 하는 소자 기판.
  57. 제 55항에 있어서,
    상기 반도체막은 0.2㎛ 이하의 두께를 갖는 것을 특징으로 하는 소자 기판.
  58. 제 56항에 있어서,
    상기 반도체막은 0.2㎛ 이하의 두께를 갖는 것을 특징으로 하는 소자 기판.
  59. 제 47항에 있어서,
    상기 소자 기판은 라벨, 지폐, 수표, 주권 및 카드로 이루어진 그룹에서 선택된 한가지 제품이 실장된 것을 특징으로 하는 소자 기판.
  60. 제 48항에 있어서,
    상기 소자 기판은 라벨, 지폐, 수표, 주권 및 카드로 이루어진 그룹에서 선택된 한가지 제품이 실장된 것을 특징으로 하는 소자 기판.
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