KR20060135515A - 질화물 반도체 결정의 가공 방법 - Google Patents

질화물 반도체 결정의 가공 방법 Download PDF

Info

Publication number
KR20060135515A
KR20060135515A KR1020060055817A KR20060055817A KR20060135515A KR 20060135515 A KR20060135515 A KR 20060135515A KR 1020060055817 A KR1020060055817 A KR 1020060055817A KR 20060055817 A KR20060055817 A KR 20060055817A KR 20060135515 A KR20060135515 A KR 20060135515A
Authority
KR
South Korea
Prior art keywords
nitride semiconductor
semiconductor crystal
crystal
processing
ingot
Prior art date
Application number
KR1020060055817A
Other languages
English (en)
Inventor
케이지 이시바시
아키히로 하치고
타카유키 니시우라
Original Assignee
스미토모덴키고교가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스미토모덴키고교가부시키가이샤 filed Critical 스미토모덴키고교가부시키가이샤
Publication of KR20060135515A publication Critical patent/KR20060135515A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23H—WORKING OF METAL BY THE ACTION OF A HIGH CONCENTRATION OF ELECTRIC CURRENT ON A WORKPIECE USING AN ELECTRODE WHICH TAKES THE PLACE OF A TOOL; SUCH WORKING COMBINED WITH OTHER FORMS OF WORKING OF METAL
    • B23H7/00—Processes or apparatus applicable to both electrical discharge machining and electrochemical machining
    • B23H7/02—Wire-cutting
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23H—WORKING OF METAL BY THE ACTION OF A HIGH CONCENTRATION OF ELECTRIC CURRENT ON A WORKPIECE USING AN ELECTRODE WHICH TAKES THE PLACE OF A TOOL; SUCH WORKING COMBINED WITH OTHER FORMS OF WORKING OF METAL
    • B23H9/00—Machining specially adapted for treating particular metal objects or for obtaining special effects or results on metal objects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Mechanical Engineering (AREA)
  • Thermal Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Electrical Discharge Machining, Electrochemical Machining, And Combined Machining (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Constituent Portions Of Griding Lathes, Driving, Sensing And Control (AREA)

Abstract

본 발명은 결정의 가공 방법에 있어서, 질화물 반도체 결정(1)을 가공할 때에, 질화물 반도체 그 결정(1)과 툴 전극(3) 사이에 전압을 인가하여 방전을 발생시키고, 그 방전에 의한 국소적 열에 의해 결정을 부분적으로 제거하여 가공하는 것을 목적으로 한다.
잉곳, 방전

Description

질화물 반도체 결정의 가공 방법{METHOD OF WORKING NITRIDE SEMICONDUCTOR CRYSTAL}
도 1은 본 발명의 일실시예에 있어서 질화물 반도체 결정 잉곳으로부터 기판을 와이어 방전 가공에 의해 잘라내는 방법을 도해(圖解)한 개략적 블록도.
도 2는 와이어 방전 가공 장치의 전체적 구성의 일례를 도시한 개략적 블록도.
도 3은 방전 가공을 곡면 가공에 적용한 경우에 있어서의 방전 가공 장치의 전체적 구성의 일례를 도시한 개략적 블록도.
<도면 주요 부분의 부호의 설명>
1 : 질화물 반도체 결정 잉곳 2 : 홀더
3 : 와이어 전극 1a : 피가공물
11a, 11b : 크로스 테이블 13 : NC 장치
12a : X축 모터 12b : Y축 모터
본 발명은 반도체 결정의 가공 방법에 관한 것이며, 특히 질화물 반도체 결 정의 가공 방법에 관한 것이다.
실리콘 등의 반도체 결정의 잉곳으로부터 기판을 잘라내는 경우, 일반적으로는 내주날(inner diameter blade)이나 와이어톱(wire saw) 등이 이용된다. GaAs나 InP 등의 화합물 반도체 결정의 잉곳도, 예컨대 일본특허공개공보 평성 제09-017755호에서 멀티 와이어톱을 이용하여 절단되고 있다.
그런데, 화합물 반도체 중에서도 GaN과 같은 질화물 반도체 결정은 넓은 에너지 밴드갭을 갖기 때문에, 단파 길이의 광을 방사할 수 있는 LED(발광 다이오드)나 LD(레이저 다이오드) 등의 용도에 알맞은 반도체로서 그 수요가 증대되고 있다. 따라서, 육성된 질화물 반도체 결정의 잉곳을 간편하고, 또한 효율적으로 저비용으로 가공하는 것이 요구되고 있다.
그러나, 화합물 반도체 중에서도 GaN과 같은 질화물 반도체 결정에 있어서는, 그 높은 경도와 낮은 인성(靭性)의 이유, Si 결정이나 GaAs 결정의 경우와 동일한 설비와 방법으로는 절단이 곤란하며, 크랙의 발생이나 절단면의 표면 기복의 문제가 발생하기 쉽다. 즉, GaN 결정은 인성이 낮아 크랙이나 균열(fracture)이 발생하기 쉽다. 또한, GaN 결정은 고경도로서, 구성 원소가 2 성분이기 때문에, 결정 내의 경도 분포에 따라 절단 왜곡(distortion)이 발생하기 쉽다. 따라서, 양호한 수율을 갖도록 GaN 잉곳을 절단하기 위해서는 절단의 부하를 낮춰야 하나, 그렇게 하면 작업 처리량 저하의 문제가 발생한다.
또한, 반도체 결정 성장시에 그 반도체 잉곳의 외주에 다결정(결정성이 낮은 부분)이 성장하기 때문에 그 외주부를 제거해야 하지만, 질화물 반도체 잉곳의 외 주 연삭으로는 균열이 발생하기 쉽고, 코어 드릴로는 긴 잉곳의 가공이 곤란하여 툴의 소모도 격심해진다. 그리고, 이러한 작업은 지립(abrasive grainer)이나 지석(grinding wheel)이 필요하기 때문에, 가공이 고비용화된다. 즉, GaN 잉곳 외주의 다결정부는 잔류 응력이 집중되어 있으며, 가공시에 응력의 밸런스가 무너지면, 그 결정의 강도가 낮아지기 때문에 자발적으로 균열이 발생한다. 또한, 코어 드릴에 있어서, 긴 잉곳의 경우에는 가공 위치에 가공액이 들어가기 어려워져 양호한 가공을 진행하기 어려워진다.
전술한 바와 같이 선행 기술의 문제점을 해소할 수 있도록, 본 발명은 질화물 반도체 결정을 간편하고, 또한 효율적으로 저비용으로 가공할 수 있는 기술을 제공하는 것을 목적으로 하고 있다.
본 발명에 의한 질화물 반도체 결정의 가공 방법에 있어서, 질화물 반도체 결정을 가공할 때에, 그 결정과 툴 전극 사이에 전압을 인가하여 방전을 발생시키고, 그 방전에 의한 발생된 국소적 열에 의해 결정을 부분적으로 제거하여 가공하는 것을 특징으로 한다.
또한, 툴 전극으로서 와이어 전극(wire electrode)을 이용하여 질화물 반도체 결정을 절단할 수 있다. 와이어 전극의 재질은 텅스텐 또는 몰리브덴인 것이 바람직하다. 이렇게 해서 질화물 반도체 결정의 잉곳을 절단함으로써, 질화물 반도체 결정 기판을 얻을 수 있다. 또한, 질화물 반도체 결정의 절단 후에, 그 절단면에 재차 와이어 전극을 주사(sweeping)함으로써, 그 절단면을 평활화할 수 있다. 한편, 절단에 의해 얻어진 질화물 반도체 결정 기판은 더 에칭될 수도 있다. 또한, 절단에 의해 얻어진 질화물 반도체 결정 기판은 더 연마될 수도 있다.
또한, 질화물 반도체 결정 잉곳의 외주 영역은 내부와 비교하여 결정성이 낮은 부분을 포함하고, 그 결정성이 낮은 부분을 포함하는 잉곳을 그 성장 방향과 수직인 방향으로 절단할 수도 있다. 그리고, 질화물 반도체 결정의 잉곳 성장면의 요철을 제거하여, 그 표면의 요철이 30㎛ 이하인 잉곳을 얻을 수도 있다.
본 발명의 절단 방법에 있어서, 질화물 반도체 결정의 잉곳 외주의 결정성이 낮은 부분과, 그 잉곳 내부의 양호한 결정 부분을 절단 분리할 수 있다. 보다 구체적으로는, 질화물 반도체 잉곳에 관통 구멍을 형성한 후에, 그 관통 구멍에 와이어 전극을 통과시켜 절단 기점으로 함으로써, 잉곳 외주의 결정성이 낮은 부분을 가공하지 않고, 잉곳 내부의 양호한 결정을 꺼낼 수 있다. 본 발명의 가공 방법에서는 질화물 반도체 결정의 표면에 수직인 방향으로부터 0∼60°의 각도 범위 내에서 와이어 전극의 길이 방향을 경사시킴으로써, 그 결정의 에지를 제거할 수도 있다.
또한, 툴 전극의 표면 형상(surface geometry)을 질화물 반도체 결정에 전사함으로써, 그 결정에 원하는 표면 형상을 부여할 수도 있다. 또한, 표면 거칠기가 Ry 기준으로 10㎛ 이하이며, 평탄도 20㎛ 이하의 툴 전극을 이용함으로써, 질화물 반도체 결정의 표면 요철을 제거하여 Ry 10㎛ 이하이며, 평탄도 20㎛ 이하의 평활 표면을 얻을 수도 있다.
전술한 바와 같이, 일반적인 반도체 기판의 제조 공정에서는, 결정의 잉곳을 육성한 후에, 외주의 결정성이 낮은 부분을 연삭 또는 코어 드릴로 제거하여 원하는 두께의 박판으로 절단하고, 표면을 연마 및 에칭하여 평탄화하여 가공 변질층을 제거하고, 세정하여 절단면의 불순물을 제거한다.
Si나 GaAs에 관해서는 잉곳의 절단에는 내주날이나 와이어톱이 이용된다. 그러나, 질화물 반도체 결정에 있어서는 고경도와 저인성의 이유로부터 크랙이 생기기 쉽고, 2 원소 성분을 함유하기 때문에 경도 분포의 관계에 의해 선형 절단이 곤란하다. 크랙 발생의 억제를 위하여, 절단 부하를 낮추어 저속도로 절단하는 것이 유효하지만, 작업 처리량이 저하하는 문제가 발생한다. 또한, 선형 절단을 위해서는 툴의 강도 유지를 위해 그 툴의 두께를 크게 하는 것이 유효하지만, 잉곳의 절단 여유분이 커져 재료 수율이 저하하는 문제가 발행한다. 즉, 종래의 기계적인 절단 방법에서는 질화물 반도체 결정에 관해서, 절단 품질과 처리량을 양립시키기 어렵다.
이러한 상황에 있어서, 본 발명에 의하여, 방전 가공에 의해 질화물 반도체 결정에 관해서, 절단 품질과 작업 처리량·비용을 양립시키는 것이 처음으로 실현 가능해졌다. 즉, 와이어톱은 기계적인 가공이기 때문에 지립이 필요하며 보조물질(補材) 비용이 소요되는 것에 비하여, 방전 절단에서는 전기 저항을 제어한 수(水) 중 또는 오일 중에 전압 인가함으로써 발생된 국소적 방전에 의해 피가공재의 국소적 용융 상태를 일으키기 때문에 지립이 불필요하다.
도 1은 질화물 반도체 결정 잉곳으로부터 기판을 와이어 방전 가공에 의해 잘라내는 방법을 개략적 블록도로 도시하고 있다. 상기 도면에 도시되어 있는 바와 같이, 질화물 반도체 결정 잉곳(1)이 홀더(2)에 고정되고, 탈이온수이나 등유(kerosene)와 같은 절연성 냉각 매체 중에 침지된다. 그리고, 와이어 전극(3)이 잉곳(1)에 근접한 상태에서, 와이어 전극(3)과 잉곳(1) 사이에 전압이 인가된다. 그 결과, 와이어 전극(3)과 잉곳(1) 사이에 국소적이며 미소한 방전이 발생하고, 그 방전에 의한 열에 의해 잉곳의 물질이 국소적으로 제거되어 절단이 진행된다.
또한, 그 방전 가공 중에 와이어 전극(3)의 물질도 소모되기 때문에, 그 와이어가 방전 부분에서 가늘어진다. 따라서, 와이어 전극(3)은 방전 가공 중에 국소적으로 가늘어져 단선되지 않도록 그 길이 방향으로 일정 속도로 이동된다. 또한, 절단 가공이 진행됨에 따라 와이어(3)가 잉곳(1) 내로 깊이 침투하도록 서보 제어에 의해 와이어(3)와 잉곳(1)이 상대적으로 이동된다.
도 2는 와이어 방전 가공 장치의 전체적 구성의 일례를 개략적 블록도로 도시하고 있다. 이 도면은 비교적 큰 피가공물을 와이어 방전 가공하는 경우를 도시하고 있다. 피가공물(1a)은 X축 방향과 Y축 방향으로 개별적으로 구동될 수 있는 크로스 테이블(11a, 11b)에 고정되어 있다. 상단의 테이블(11a)에는 X축 모터(12a)가 접속되고, 하단의 테이블(11b)에는 Y축 모터(12b)가 접속되어 있다. 그리고, X축 모터(12a)와 Y축 모터(12b)는 서보 회로를 포함하는 NC(수치 제어) 장치(13)에 의해 제어된다.
피가공물(1a)에는 미리 관통 구멍이 형성되고, 그 관통 구멍에 와이어 전극(14)이 통과되고 있다. 즉, 와이어(14)는 공급롤(15a)로부터 공급되고, 상부 롤 러(16a) 및 상부 가이드(17a)를 통과하여 피가공물(1a)을 관통하고 있다. 그 후, 와이어(14)는 하부 가이드(17b) 및 하부 롤러(16b)를 통과하여 권취롤(15b)에 감겨진다.
방전 가공시에는 가공액 탱크(18) 내에 유지된 탈이온물과 같은 가공액(18a)이 펌프(19)를 통해 가공부에 공급된다. 또한, 피가공물이 가공액 탱크 내에 침지될 수 있는 크기의 경우, 가공액의 정화 장치를 구비한 가공액 탱크 내에 피가공물 전체가 침지될 수도 있다. 방전 가공부에 가공액이 공급된 상태에서, 피가공물(1a)과 와이어(14) 사이에 방전 전원(20)으로부터 전압이 인가된다. 또한, 와이어(14)에는 방전 전원(20)으로부터 급전자(17e; power feeder)를 통해 전압이 인가된다.
이것에 의해, 피가공물(1a)과 와이어(14) 사이에 국소적이며 미소한 방전이 발생하고, 피가공물(1a)의 절단이 진행된다. 이 때, 와이어(14)에 대하여 피가공물(1a)이 크로스 테이블(11a, 11b)에 의해 XY 방향으로 자유롭게 이동되어 임의의 절단 곡선(1b)을 형성할 수 있다. 여기서, 안정된 방전 가공을 유지하기 위해, 와이어(14)와 피가공물(1a) 사이의 방전 정보가 방전 전원(20)으로부터 NC 장치(13)로 피드백되고, 그 정보에 기초하여 NC 장치(13)는, 와이어(14)에 대한 크로스 테이블(11a, 11b)의 상대적 이동 속도나 인가 전압을 미세하게 조정한다.
또한, 도 1에 도시되어 있는 바와 같이 통상의 방전 와이어 절단 장치에 있어서, 1개의 와이어 전극을 이용하여 절단 가공을 행할 수 있지만, 잉곳으로부터 반도체 기판을 절단하기 위한 주지의 멀티 와이어톱에 통전 기구를 설치함으로써, 동시에 다수 회개의 절단을 행할 수도 있다.
와이어 전극의 직경은 굵은 쪽이 절단 속도가 향상되어 선형 절단이 가능해지지만, 절단 여유분이 커지는 문제가 발생한다. 한편, 와이어 전극의 재질은 전기 전도성 및 열전도성이 양호해야 하며, 황동, 아연이 코팅된 황동 등이 바람직하게 이용될 수 있다. 와이어 전극의 강도가 필요한 경우에는 황동이 코팅된 철선, 텅스텐선, 몰리브덴선 등이 바람직하게 이용될 수 있다. 즉, 와이어 전극의 단선 억제를 위해서는, 고온에서의 고 인장 강도를 갖는 와이어가 바람직하다.
또한, 방전 가공에서는 전극(와이어 전극)도 가공 중에 부분적으로 용융되기 때문에, 그 구성 원소가 기판 표면에 부착되는 문제가 발생한다. 이러한 문제는, 전극으로서 텅스텐, 몰리브덴과 같은 고융점 금속을 이용함으로써, 억제할 수 있다.
질화물 반도체 결정으로서는 AlN, GaN 및 InN과, 또한 이들의 혼성결정을 포함한다. 이들의 질화물 반도체 결정은 승화법(sublimation method), HVPE(halide vapor phase epitaxy)법, 융액법 등에 의해 육성될 수 있다.
질화물 반도체 잉곳으로부터 기판이 절단된 후에, 그 기판의 절단면에 평행하게 재차 와이어를 저부하로 주사함으로써, 평탄도, 표면 거칠기, 가공 변질층 등에 관한 표면 품질을 향상시킬 수 있다. 이러한 향상에 의해, 후속 공정의 연마나 에칭에 의한 필요 여유분을 저감시키는 공정 및 연마 공정을 생략할 수 있다. 또한, 절단면의 표면 거칠기를 향상, 가공 변질층을 저감시키기 위해 후속 공정에 의해 에칭이나 연마도 행할 수 있다. 여기서, 절단면에의 와이어 주사(sweeping)는 원하는 표면 품질을 얻을 수 있을 때까지 다수 회 반복할 수 있다.
질화물 반도체 결정을 성장시킬 때에, 중앙부에는 결정성이 양호한 성장이 가능하지만, 외주부에 결정성이 낮은 부분이 존재하는 경우가 있다. 저결정성 부분은 잔류 응력이 높기 때문에, 종래는 외주의 저결정성부를 제거한 후에 절단 가공을 실시하고 있다. 방전 가공에서는 결정에의 기계적인 부하가 적기 때문에, 저결정성부가 외주에 존재한 상태 그대로 절단 가공하는 것이 가능하다. 절단 후의 결정은 그대로 표면 연마 또는 에칭을 행할 수도 있지만, 필요에 따라 저결정성부를 제거한 후에 표면 연마 또는 에칭을 행할 수도 있다.
또한, 질화물 반도체 결정을 성장시켰을 때, 성장 표면에는 1mm 정도의 단차(level difference)를 갖는 요철(unevenness)이 형성될 수 있다. 방전 가공에 의해 성장 표면의 요철부를 제거함으로써, 표면 단차가 30㎛ 이하의 결정을 얻는 것이 가능하다.
또한, 방전에 의해 절단하는 결정의 재질은 질화물 반도체에 한정되지 않고, 도전성의 재료이면 방전 절단이 가능하다. 예컨대, 다이아몬드, SiC 등의 고경도 재료에 대해서도 본 발명의 방법에 의해 절단 로스나 가공 변질층을 억제하여 고속도로 절단하는 것이 가능하다.
그런데, 일반적으로 Si나 GaAs 결정의 잉곳에서는 외주를 연삭으로 제거하는 경우가 많다. 이 경우에, 질화물 반도체 잉곳과 같이 외주에 잔류 응력이 많은 결정에서는 외주 연삭시에 균열이 발생한다. 이 대응책으로서, 외주의 응력 집중부에서 응력 밸런스를 유지한 상태로 가공하도록 코어 드릴로 내부를 도려내는 가공 을 할 수 있다. 그러나, 잉곳의 길이가 10mm 이상으로 길어지면, 가공 부위에의 가공액의 공급이 곤란해지며, 재료의 가공이 진행되기 어려워진다. 그 결과로서, 균열의 발생이나 툴의 소모 등의 문제가 발생한다.
이에 대하여, 방전 가공에서는 와이어 전극이 피절단 결정을 관통하는 구멍이 존재할 수 있기 때문에, 가공액(냉각액)의 공급이 용이하다. 또한, 본 발명에 따른 방전 가공은, 저렴한 와이어 전극과 전력을 사용하여 가공할 수 있어, 지석이나 지립이 필요하지 않기 때문에 저렴하면서, 또한 간편하게 가공할 수 있다.
또한, 잉곳으로부터 잘라내어진 기판의 주연부에 있어서, 기판의 주면에 대하여 소정의 각도만큼 경사시켜 와이어 전극을 적용함으로써, 주연부에 있어서의 에지 제거나 라운딩을 행할 수도 있다.
도 3은 방전 가공 장치의 전체적 구성의 다른 예를 개략적 블록도로 도시하고 있다. 도 3의 방전 가공 장치는 도 2와 유사하지만, 도 3은 면형의 방전 가공의 경우를 도시하고 있다.
도 3에 있어서, XY 스테이지(12c) 상에 가공액(18a)을 함유하는 가공액 탱크(18)가 적재되어 있다. 그 가공액(18a) 내에는 피가공물(1c)이 침지되어 있다. NC 장치(13a)는 XY 스테이지(12c)를 제어하는 동시에, Z축 구동 장치(17c)를 제어한다. Z축 구동 장치(17c)의 하단에는 면형 가공 전극(14a)이 장착되어 있다.
가공액 탱크(18) 내의 가공액(18a)은 가공액 정화 장치(21)를 통과하여 순환된다. 즉, 가공액 탱크(18)에서의 가공액(18a)은 가공액 정화 장치(21)의 제1 조(槽)(21a)에 저장되고, 여과 장치(21b)를 통과하여 제2 조(21c)에 옮겨진다. 그리 고, 그 정화된 가공액(18a)은 제2 조(21c)로부터 가공액 탱크(18)로 복귀된다.
가공액 탱크(18) 내의 피가공물(1c)과 면형 가공 전극(14a) 사이에는 방전 전원(20a)으로부터 전압이 인가된다. 이것에 의해 피가공물(1c)과 면형 가공 전극(14a) 사이에 국소적이고 미소한 방전이 발생하고, 피가공물(1c)의 면형 가공이 진행된다. 이 때, 피가공물(1c)과 면형 가공 전극(14a) 사이의 방전 정보(13b)가 NC 장치(13a)로 피드백되고, 그 정보에 기초하여 피가공물(1c)과 면형 가공 전극(14a) 사이의 거리 및 인가 전압이 미세하게 조정된다.
이러한 면형 방전 가공에서는 임의의 곡면을 따른 가공을 할 수 있다. 물론, 평탄한 면형 전극을 사용하면, 평탄화 가공도 실행할 수 있다.
(실시예 1)
본 발명의 실시예 1에 있어서는, HVPE 법에 의해 육성한 직경 50mm이며, 두께 30mm의 질화갈륨 결정에 대해서 방전 절단을 행한다. 이 결정은 도펀트로서 산소를 함유하고, 그 캐리어 농도가 4×1018 cm-3이며, 전기 저항이 1×10-2 Ωcm이다. 도 1에 도시되어 있는 바와 같이, 결정(1)을 도전성 접착제로 금속 홀더(2)에 고정하고, 그 금속 홀더(2)를 방전 가공 설비에 클램프 고정한다. 와이어 전극(3)의 재질은 텅스텐으로서, 직경 0.1mm의 와이어를 이용한다(스미덴 파인 컨덕터사에서 제작한 TWS-100). 전기 저항 70000Ω으로 제어한 절연성의 수(水) 중에 결정을 침지한 상태에서 절단을 행한다. 와이어의 이송 속도를 12m/s로 하고, 가공 전류의 설정값을 7로 하며 가공 전압은 60V로 한다. 전압을 피드백하여 일정한 방전 조건 으로 완전히 절단하는데 5시간이 소요된다.
잘라낸 기판의 두께는 500㎛이며, 절결 홈(cutting groove)의 폭으로서의 절단 로스는 140㎛이다. 또한, 잘라내어진 기판의 휘어짐은 12㎛이다. 또한, 기판 절단면의 표면 거칠기는 Ra가 420 nm이며, Ry가 4700nm이다.
여기서, 표면 거칠기(Ra)는 거친 곡면으로부터 그 평균면의 방향으로 기준 면적으로서 10㎛×10㎛ 평방 만큼 떼어 내고, 이 떼어낸 부분의 평균면으로부터 측정 곡면까지 편차의 절대값을 합계하여, 그 합계값을 기준 면적으로 평균한 값을 말한다. 한편, Ry는 거친 곡면으로부터 그 평균면 방향으로 기준 면적으로서 10㎛×10㎛ 평방 만큼 떼어 내고, 이 떼어낸 부분의 평균면에서 가장 높은 최고점까지의 높이와 가장 낮은 최저점 까지의 깊이의 합을 의미한다. 또한, 평탄도는 시료의 측정 대상면 전체에 대하여, 기준면 수직인 방향에 대해서 가장 높은 부분의 높이와 가장 낮은 부분의 깊이의 합을 의미한다.
(실시예 2)
본 발명의 실시예 2에 있어서는, 와이어 전극으로서 직경 0.1mm의 몰리브덴 와이어(스미덴 파인 컨덕터사에서 제작한 TM-100)를 이용한 것 이외는 실시예 1과 동일한 조건에 의해 절단이 행해진다. 이 실시예 2에 있어서 절단 시간도 5시간 소요된다.
잘라낸 기판의 두께는 500㎛이며, 절결 홈의 폭으로서의 절단 로스는 150㎛이다. 잘라내어진 기판의 휘어짐은 15㎛이다. 또한, 기판 절단면의 표면 거칠기는 Ra가 480nm이며 Ry가 5200nm이다.
(실시예 3)
본 발명의 실시예 3은 와이어 전극으로서 직경 0.15mm의 황동 와이어(스미덴 파인 컨덕터사에서 제작한 SS-15 HN)를 이용하여, 가공 전류의 설정값을 11로 하고 가공 전압을 60V로 설정하여 절단이 수행된 것만이 실시예 1과 다르다. 본 실시예 3에 있어서의 절단 시간은 2시간 소요되므로, 단시간에 절단이 가능하다. 한편, 본 실시예 3에서는 실시예 1에 비해서 직경이 큰 와이어 전극이 이용되었기 때문에, 절단 로스가 190㎛로 증대한다.
(비교예 1)
비교예 1로서, 실시예 1의 경우와 동일한 질화갈륨 결정에 대하여, 멀티 와이어톱 장치를 이용하여 절단을 실시한다. 그 와이어톱으로서 직경 0.16mm의 피아노선을 이용하고, 지립으로서 다이아몬드 입자를 이용한다. 본 비교예 1에 있어서는 절단 시간으로서 60시간의 장시간이 소요되며, 절단 로스는 200㎛이다. 또한, 와이어톱에 의한 고속 절단의 가능성을 고려하여, 절단이 10시간 후 완료되는 조건으로 절단하였을 때에는 와이어톱이 잉곳의 중심 부근을 통과할 때에, 절단 길이가 길어져 부하가 증가하고, 잘라내어진 기판에 크랙이 발생하여 양호한 절단을 할 수 없다.
(실시예 4)
본 발명의 실시예 4에서는 실시예 3에서 잘라낸 GaN 기판에 대해서, 웨트 에칭을 실시한다. 농도 2 규정의 KOH 용액을 50℃로 가열한 에칭액에 기판을 침지함으로써, GaN 결정의 N 면을 두께 5㎛만큼 제거한다. GaN 결정의 Ga면은 화학적 내 구성이 높기 때문에, 두께에 대하여 확인할 수 있을 정도로는 에칭되지 않는다. 에칭 전에는 방전 절단 가공에 의한 가공 변질층에 기인하여 기판의 휘어짐은 20㎛ 이지만, 에칭에 의해 가공 변질층을 제거한 후에는 기판의 휘어짐이 10㎛로 개선된다.
또한, 에칭 후의 기판을 연마 홀더에 접착하여, 데드 웨이트 방식(dead weight type)의 랩 장치로 연마한다. 연마제로서는 입자 직경 6㎛와 2㎛의 다이아몬드 슬러리를 이용하고, 정반(surface plate)으로서는 구리 정반과 주석 정반을 이용한다. 이러한 연마에 의해, 경면를 얻을 수 있었다. Ga면의 표면 거칠기는 연마전의 Ra가 480nm 및 Ry가 5300nm로부터 연마 후에 Ra가 4.5nm 및 Ry가 50nm가 되며, 표면 거칠기가 100분의 1로 평활화된다.
(실시예 5)
본 발명의 실시예 5에 있어서는 실시예 1과 동조건으로 질화갈륨 결정을 절단한 후에, 그 절단면에 대하여 평행하게 저부하 조건으로 재차 와이어 전극을 주사하여, 그 절단면에서의 결정 표면을 얇게 제거한다. 이 경우의 와이어 절결량은 5㎛로 하고, 가공 전류의 설정값은 4로 하며, 그리고 가공 전압은 50V로 한다. 이러한 와이어 주사에 의해, 기판 절단면의 표면 거칠기가 Ra가 120nm 및 Ry가 1400nm로 평활화된다.
(실시예 6)
본 발명의 실시예 6에 있어서는, HVPE 법을 이용하여 직경 50mm의 GaAs 기판 상에 직경 54mm×두께 30mm의 질화갈륨 결정이 육성된다. 질화갈륨 결정은 기초의 GaAs 기판으로부터 연장되어 가로 방향(lateral direction)으로도 성장하기 때문에, 외주부에 결정성이 낮은 부분이 2mm의 폭 정도 존재한다.
직경 1mm의 바늘 형상의 구리 텅스텐 전극(Cu : W＝30 : 70)을 이용하여 등유 중에서 방전 가공함으로써, 질화갈륨 결정의 외주 근방에 관통 구멍을 형성한다. 이 관통 구멍에 직경 0.2mm의 황동 와이어를 통과시켜 방전 가공을 행한다. 그리고, 질화물 반도체 결정의 주연부를 절제하여, 결정성이 양호한 직경 50mm의 원판형의 질화물 반도체 결정을 잘라낸다.
(비교예 2)
비교예 2에 있어서는 실시예 6의 경우와 동일한 질화갈륨 결정(직경 54mm×두께 30mm)에 대하여 외주 연삭 가공을 실시하였다. 보다 구체적으로는 비트리파이드본드 다이아 지석(vitrified diamond wheel)을 이용하여, 그 지석의 회전수가 500rpm의 조건으로 연삭 가공을 실시한다. 본 비교예 2의 경우, 결정성이 낮은 외주 부분을 연삭 제거할 때에, 결정의 내부 응력이 크기 때문에 질화물 반도체 결정에 크랙이 발생한다. 즉, 결정성이 양호한 부분의 원판 결정을 얻을 수 없다.
(실시예 7)
본 발명의 실시예 7에 있어서는 실시예 6에서 외주 가공을 행한 직경 50mm의 결정에 대하여, 절단 표면의 요철을 제거하여 평활화하는 방전 가공을 실시한다. 표면 거칠기(Ry) 1㎛ 및 평탄도 5㎛이며, 직경이 60mm의 원형으로 평탄한 가공면을 갖는 구리 텅스텐 전극을 이용하여 등유 중에서 방전 가공을 행한다. 가공 전은 기판 절단면의 요철이 500㎛였지만, 방전 가공에 의해 표면 거칠기(Ry) 8.5㎛ 및 평탄도 15㎛의 평활한 표면을 얻을 수 있다.
(실시예 8)
본 발명의 실시예 8에 있어서는 HVPE 법에 의해 합성한 Si 도핑 질화갈륨 결정에 대하여 방전 절단을 행한다. 우선, 직경 54mm의 GaAs 기판 상에 직경 58mm이며 두께 5mm의 질화갈륨 결정을 성장시킨다. 이 경우에, 가로 방향 결정 성장에 의해 잉곳의 주연부로부터 두께 2mm 정도의 범위 내에 결정성이 낮은 부분이 존재한다. 또한, 잉곳의 성장 표면에는 고저차(level difference) 1mm 정도의 요철이 존재한다.
이러한 질화물 반도체 결정의 잉곳에 대하여, 직경 0.2mm의 황동 와이어를 이용하여, 순수 중에서 방전 가공을 행한다. 이 때, 잉곳의 성장 방향과 수직인 방향으로 절단을 실시한다.
그 결과, 외주 영역에 저결정성부를 포함하는 잉곳으로부터 외주 영역에 저결정성부를 포함하는 두께 0.5 mm의 기판을 잘라낼 수 있다. 이 경우의 절단 시간은 2시간 소요될 수 있다. 또한, 절단 로스는 0.28mm의 폭으로 문제없는 정도였다. 그리고, 동일한 절단 조작을 반복함으로써, 5장의 기판을 잘라낼 수 있다. 얻어진 기판의 절단면에서의 요철은 최대로 30㎛의 고저차를 갖는다. 따라서, 잉곳의 성장 표면을 얇게 슬라이스함으로써, 표면 요철의 고저차를 30㎛ 이하가 된 잉곳에 정형화할 수도 있다.
(비교예 3)
비교예 3에 있어서는, 실시예 8과 마찬가지로 외주 영역에 결정성이 낮은 부 분을 포함하는 잉곳에 대하여 와이어톱으로 절단을 실시하였다. 이 때, 다이아몬드 지립을 고정한 직경 0.25mm의 고정 지립 와이어를 이용하였다. 절단 시간으로서는 45시간이 소요되며, 절단 로스는 0.3mm의 폭을 갖는다. 절단 시간을 15시간 소요하는 조건으로 절단한 경우에는 외주 영역 내의 저결정성부를 절단할 때에 그 외주 영역에 크랙이 발생하여 양호한 절단을 할 수 없다.
이상과 같이, 본 발명에 의하면, 질화물 반도체 결정을 간편하고, 또한 효율적이며 저비용으로 가공하는 기술을 제공할 수 있다. 이것에 의해, 질화물 반도체 결정을 이용하여 제작되는 여러 가지의 반도체 디바이스의 생산 효율을 개선하여 비용을 저감하는 것이 가능해진다.

Claims (14)

  1. 질화물 반도체 결정(l)을 가공할 때, 상기 결정과 툴 전극(3) 사이에 전압을 인가하여 방전을 발생시키고, 그 방전에 의한 국소적 열에 의해 상기 결정을 부분적으로 제거하여 가공하는 단계를 포함하는 것인 질화물 반도체 결정의 가공 방법.
  2. 제1항에 있어서, 상기 툴 전극으로서 와이어 전극을 이용하여 상기 결정을 절단하는 것인 질화물 반도체 결정의 가공 방법.
  3. 제2항에 있어서, 상기 와이어 전극의 재질이 텅스텐 또는 몰리브덴인 것인 질화물 반도체 결정의 가공 방법.
  4. 제2항에 있어서, 상기 질화물 반도체 결정의 잉곳을 절단하여 질화물 반도체 결정 기판을 얻는 것인 질화물 반도체 결정의 가공 방법.
  5. 제2항에 있어서, 상기 결정의 상기 절단 후에, 그 절단면에 재차 상기 와이어 전극을 주사함으로써, 상기 절단면을 평활화하는 단계를 포함하는 것인 질화물 반도체 결정의 가공 방법.
  6. 제2항에 있어서, 상기 절단에 의해 얻어진 상기 결정 기판을 에칭하는 단계 를 포함하는 것인 질화물 반도체 결정의 가공 방법.
  7. 제2항에 있어서, 상기 절단에 의해 얻어진 상기 결정 기판을 연마하는 단계를 포함하는 것인 질화물 반도체 결정의 가공 방법.
  8. 제2항에 있어서, 상기 질화물 반도체 결정 잉곳의 외주 영역은 내부와 비교하여 결정성이 낮은 부분을 포함하고, 상기 결정성이 낮은 부분을 포함하는 잉곳을 그 성장 방향과 수직인 방향으로 절단하는 것인 반도체 결정의 가공 방법.
  9. 제2항에 있어서, 상기 질화물 반도체 결정의 잉곳 성장면의 요철을 제거하여, 그 표면의 요철이 30㎛ 이하의 잉곳을 얻는 것인 질화물 반도체 결정의 가공 방법.
  10. 제2항에 있어서, 상기 질화물 반도체 결정의 잉곳 외주의 결정성이 낮은 부분과, 상기 잉곳 내부의 양호한 결정 부분을 절단 분리하는 것인 질화물 반도체 결정의 가공 방법.
  11. 제10항에 있어서, 상기 잉곳에 관통 구멍을 형성한 후에, 상기 관통 구멍에 상기 와이어 전극을 통과시켜 절단 기점으로 함으로써, 상기 잉곳 외주의 결정성이 낮은 부분을 가공하지 않고, 상기 잉곳 내부의 양호한 결정을 집어내는 것인 질화 물 반도체 결정의 가공 방법.
  12. 제2항에 있어서, 상기 질화물 반도체 결정의 잉곳으로부터 기판을 잘라낸 후에, 상기 기판의 주요면에 수직인 방향으로부터 0∼60°의 각도 범위 내에서 상기와이어 전극의 길이 방향을 경사시킴으로써, 상기 결정의 에지를 제거하는 것인 질화물 반도체 결정의 가공 방법.
  13. 제1항에 있어서, 상기 툴 전극의 표면 형상을 상기 결정에 전사함으로써, 상기 결정에 원하는 표면 형상을 부여하는 것인 질화물 반도체 결정의 가공 방법.
  14. 제13항에 있어서, 표면 거칠기가 Ry 기준으로 10㎛ 이하이며, 평탄도 20㎛ 이하의 상기 툴 전극을 이용함으로써, 상기 결정 표면의 요철을 제거하여 Ry 10㎛ 이하이며, 평탄도 20㎛ 이하의 평활 표면을 얻는 것인 질화물 반도체 결정의 가공 방법.
KR1020060055817A 2005-06-24 2006-06-21 질화물 반도체 결정의 가공 방법 KR20060135515A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2005184367 2005-06-24
JPJP-P-2005-00184367 2005-06-24
JPJP-P-2006-00079063 2006-03-22
JP2006079063A JP2007030155A (ja) 2005-06-24 2006-03-22 窒化物半導体結晶の加工方法

Publications (1)

Publication Number Publication Date
KR20060135515A true KR20060135515A (ko) 2006-12-29

Family

ID=37106944

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060055817A KR20060135515A (ko) 2005-06-24 2006-06-21 질화물 반도체 결정의 가공 방법

Country Status (5)

Country Link
US (1) US20060292832A1 (ko)
EP (1) EP1736268A3 (ko)
JP (1) JP2007030155A (ko)
KR (1) KR20060135515A (ko)
TW (1) TW200706291A (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100187203A1 (en) * 2007-01-25 2010-07-29 University Of Utah Research Foundation Multi-wire electron discharge machine
JP5122856B2 (ja) * 2007-04-19 2013-01-16 光洋機械工業株式会社 放電ツルーイング電極、放電ツルーイング装置および研削装置
DE102008028213A1 (de) * 2008-06-06 2009-12-10 Gebr. Schmid Gmbh & Co. Verfahren zum Befestigen eines Silizium-Blocks an einem Träger dafür und entsprechende Anordnung
JP5104830B2 (ja) * 2008-09-08 2012-12-19 住友電気工業株式会社 基板
TWI377102B (en) * 2009-11-18 2012-11-21 Ind Tech Res Inst Wire cut electrical discharge machine
JP2013038116A (ja) * 2011-08-04 2013-02-21 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物結晶基板の製造方法
JP6354527B2 (ja) * 2013-11-28 2018-07-11 住友電気工業株式会社 半導体ウェハの製造方法
DE112014006901B4 (de) 2014-09-24 2019-12-19 Mitsubishi Electric Corporation Elektrische Drahterodiervorrichtung und Verfahren zur Herstellung eines Halbleiterwafers
TWI571339B (zh) * 2014-11-05 2017-02-21 國立臺灣科技大學 線導體放電加工用於切割半／非導體的裝置及其方法
JP7270164B2 (ja) * 2019-08-22 2023-05-10 パナソニックＩｐマネジメント株式会社 放電加工用ワイヤ及びその製造方法
JP6761916B1 (ja) * 2019-11-29 2020-09-30 Ｊｘ金属株式会社 リン化インジウム基板、半導体エピタキシャルウエハ、及びリン化インジウム基板の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE544034A (ko) * 1954-12-31
US4735678A (en) * 1987-04-13 1988-04-05 Olin Corporation Forming a circuit pattern in a metallic tape by electrical discharge machining
US5028756A (en) * 1988-10-18 1991-07-02 Sumitomo Electric Industries, Ltd. Electrode wire for electric spark cutting
JP2842307B2 (ja) * 1995-06-30 1999-01-06 住友電気工業株式会社 Ｉｉｉ−ｖ族化合物半導体結晶の切断方法
CA2267621C (en) * 1997-07-30 2007-10-16 Ki Chul Seong Method of manufacturing porous electrode wire for electric discharge machining and structure of the electrode wire
JP3788041B2 (ja) * 1998-06-30 2006-06-21 住友電気工業株式会社 ＧａＮ単結晶基板の製造方法
JP3884210B2 (ja) * 2000-03-08 2007-02-21 尚武 毛利 ワイヤ電極による加工方法及び装置
JP3968968B2 (ja) * 2000-07-10 2007-08-29 住友電気工業株式会社 単結晶ＧａＮ基板の製造方法
JP2002151796A (ja) * 2000-11-13 2002-05-24 Sharp Corp 窒化物半導体発光素子とこれを含む装置
WO2002056435A1 (en) * 2001-01-15 2002-07-18 Sharp Kabushiki Kaisha Nitride semiconductor laser element and optical device containing it
US6936357B2 (en) * 2001-07-06 2005-08-30 Technologies And Devices International, Inc. Bulk GaN and ALGaN single crystals
DE10238593A1 (de) * 2002-08-22 2004-03-11 Wacker Siltronic Ag Verfahren zur Herstellung von Halbleiterscheiben
US7098487B2 (en) * 2002-12-27 2006-08-29 General Electric Company Gallium nitride crystal and method of making same

Also Published As

Publication number Publication date
TW200706291A (en) 2007-02-16
US20060292832A1 (en) 2006-12-28
JP2007030155A (ja) 2007-02-08
EP1736268A2 (en) 2006-12-27
EP1736268A3 (en) 2007-01-24

Similar Documents

Publication Publication Date Title
KR20060135515A (ko) 질화물 반도체 결정의 가공 방법
CN113825602B (zh) 用于处理具有松弛正弯的碳化硅晶片的方法
JP5743962B2 (ja) サファイア基板の研削方法
EP2912681B1 (en) Method of fabricating flat sic semiconductor substrate
EP2099955B1 (en) Sapphire substrates
CN113544813A (zh) 用于分割结晶材料的激光辅助方法
WO2010027044A1 (ja) 基板、エピタキシャル層付基板およびそれらの製造方法
EP1176231B1 (en) Use of a boride-based substrate for growing nitride semiconductor layers thereon and semiconductor device using the same
KR101464819B1 (ko) 와이어 소잉 가공 중에 반도체 재료로 이루어진 공작물의 냉각 방법
US20120289126A1 (en) Sapphire substrates and methods of making same
KR102372706B1 (ko) β-Ga₂O₃계 단결정 기판
CN1739927A (zh) 大直径SiC单晶的切割方法
KR20090101208A (ko) 질화물 반도체 자립 기판의 제조방법 및 질화물 반도체 자립 기판
JP6598150B2 (ja) 単結晶ＳｉＣ基板の製造方法
KR20160002323A (ko) β-Ga2O3계 단결정 기판
JP2011031386A (ja) 電着式固定砥粒ワイヤーおよびこれを用いた結晶スライス方法
CN1643677A (zh) 用于制造半导体衬底的方法和所得结构
JP2006096051A (ja) 硬質材料の加工方法及び硬質材料部品
JP4411837B2 (ja) 半導体基板の製造方法および製造装置
JP4912729B2 (ja) 炭化珪素単結晶インゴットの外形加工方法
KR20110019437A (ko) 잉곳 슬라이싱용 프렛바, 그 프렛바를 첩착한 잉곳, 및 그 프렛바를 사용한 잉곳의 절단 방법
JP3760187B2 (ja) 単結晶インゴットの加工方法
JP2005255463A (ja) サファイア基板とその製造方法
JP3938312B2 (ja) 硬質材料の加工方法
CN1883859A (zh) 加工氮化物半导体晶体的方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid