KR20060130791A - 다공성 스핀 온 글래스 조성물, 이의 제조 방법 및 이를이용한 다공성 실리콘 산화막 제조 방법 - Google Patents

다공성 스핀 온 글래스 조성물, 이의 제조 방법 및 이를이용한 다공성 실리콘 산화막 제조 방법 Download PDF

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Abstract

접합 특성이 우수한 저 유전막을 형성하기 위한 다공성 스핀 온 글래스 조성물, 이의 제조 방법 및 이를 이용한 다공성 실리콘 산화막 형성 방법에 따르면, 상기 다공성 스핀 온 글래스 조성물은 구조식 1을 갖는 3 내지 20 중량%의 실세스퀴옥산 올리고머, 3 내지 20중량%의 기공 생성제 및 여분의 용매를 포함한다. 그리고, 상기 다공성 실리콘 산화막을 형성하기 위하여, 상기 다공성 스핀 온 글래스 조성물을 기판 상에 도포하여 스핀 온 글래스 박막을 형성한 후, 상기 박막을 경화하여 다공성 실리콘 산화막을 형성한다. 따라서, 상기 다공성 실리콘 산화막은 접합 특성이 우수할 뿐만 아니라 후속 공정에서 과 식각이 초래되지 않는다.
Figure 112005029905453-PAT00001
------(구조식 1)

Description

다공성 스핀 온 글래스 조성물, 이의 제조 방법 및 이를 이용한 다공성 실리콘 산화막 제조 방법{POROUS SPIN-ON GLASS COMPOSITION, METHOD OF FORMING THE SAME AND METHOD MANUFACTURING A POROUS SILICON OXIDE LAYER USING THE SAME}
도 1은 본 발명의 일 실시예에 따른 다공성 스핀 온 글래스 조성물을 사용하여 다공성 실리콘 산화막을 형성하는 방법을 나타낸 흐름도이다.
도 2 내지 도 10은 도 1의 다공성 실리콘 산화막이 적용되는 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 11은 실세스퀴옥산 올리고머의 농도 변화에 따른 형성되는 다공성 실리콘 산화막의 두께 변화를 나타내는 그래프이다.
도 12는 스핀 온 글래스막 형성후 열 처리 온도에 따른 탄화수소가스의 생성도를 나타내는 그래프이다.
도 13은 예비 베이킹 온도변화에 따른 다공성 실리콘 산화막의 유전율 변화를 나타내는 그래프이다.
도 14는 에싱 공정 및 스트립 공정에 따른 다공성 실리콘 산화막들의 식각량을 나타내는 그래프이다.
도 15는 스트립 공정 후 다공성 실리콘 산화막들의 FT-IR 결과를 도시한 그래프이다.
도 16은 기판의 셀 영역에서 제1 다공성 실리콘 산화막의 접합특성을 나타내는 SEM 사진이다.
도 17은 기판의 주변 영역에서 제1 다공성 실리콘 산화막의 접합 특성을 나타내는 SEM 사진이다.
도 18은 기판의 셀 영역에서 제2 다공성 실리콘 산화막의 접합특성을 나타내는 SEM 사진이다.
도 19는 기판의 주변 영역에서 제2 다공성 실리콘 산화막의 접합 특성을 나타내는 SEM 사진이다.
도 20은 기판의 주변 영역에서 제3 다공성 실리콘 산화막의 접합 특성을 나타내는 SEM 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 210 : 몰드막
220 : 하부전극 230 : 희생막
240 : 고 유전막 250 : 상부전극
255 : 제1 금속 층간절연막 260 : 제1 금속배선
265 : 제2 금속 층간절연막 270 : 제2 금속배선
본 발명은 반도체 제조 공정의 층간절연막을 형성하기 위한 다공성 스핀 온 글래스(Spin On Glass: SOG) 조성물, 이의 제조방법 및 이용한 다공성 실리콘 산화막의 형성방법에 관한 것이다. 보다 구체적으로, 본 발명은 실세스퀴옥산 올리고머(Silsesquioxane Oligomer)를 포함하는 다공성 스핀 온 글래스 조성물, 이의 제조방법 및 이를 이용하여 반도체 장치의 다공성 실리콘 산화막을 형성하는 방법에 관한 것이다.
최근, 급속도로 성장하는 정보화 사회에 있어서, 다양한 기술의 발전과 함께 대량의 정보를 보다 빠르게 처리하기 위해 반도체 장치는 고집적화 되고 있다. 따라서, LSI반도체 장치, 초고속 SRAM장치 및 플래쉬 메모리 장치 등은 더 많은 패턴을 반도체 기판 상에 형성하기 위해 상기 도전성 패턴들의 간격 및 상기 패턴의 폭은 점점 더 좁아지고 있는 추세이다.
상기 반도체 장치를 제조하는 공정에서 형성되는 패턴들은 반도체 기판에 형성되는 워드라인, 비트라인 및 각종 금속 배선들이다. 따라서, 상기 배선들 사이의 의 기생 커패시터 증가로 인한 응답 속도 지연(RC delay) 증가 및 상호 신호 방해(cross-talk) 특성 악화를 초래한다. 상기 기생 커패시턴스는 주로 금속 배선과 금속 배선 사이가 매우 가까워져 상기 금속 배선들의 배치가 커패시터와 동일한 구조를 갖게 되면서 주로 발생된다.
그러므로, 상기 기생 커패시턴스를 감소시키기 위해서는 상기 금속 배선 사이에 형성되는 층간절연막을 저 유전율을 갖는 절연물질로서 형성하여야 한다. 상기 저 유전율을 갖는 절연물질 즉 저 유전막은 화학 기상 증착(Chemical vapor deposition, 이하, "CVD"라 한다) 방법 및 스핀 온 방법으로 형성될 수 있다.
상기 스핀 온 방법으로 형성되는 저 유전막으로는 예컨대 수소 실세스퀴옥산(Hydrogensilsesquioxane)막 및 메틸 실세스퀴옥산(Methy lsilsesquioxane)막을 들 수 있다. 그러나, 상기 수소 실세스퀴옥산막 또는 메틸 실세스퀴온산막은 유전 상수가 3.0이하로 고속동작이 요구되는 반도체 소자의 금속 배선간 발생하는 기생 커패시터(Capacitance)를 감소시키기에는 한계를 갖고 있다. 따라서, 최근에는 유전 상수가 2.5 이하를 갖는 다공성 저 유전막이 반도체 소자의 제조공정에 적용되고 이 있다.
상기 다공성 저 유전막의 형성방법은 대한민국 공개특허 제2005-005004호, 일본공개특허 제2004-311532호 및 미국공개특허 제6,780,499호에 개시되어 있다.
상기 공개특허에 개시된 다공성 저 유전막은 도전성 배선들간 발생하는 기생 커패시터를 감소시키기 위해 막내에 열분해 가능한 물질을 삽입하여 열 처리중 제거함으로써 막내에 유전율 1인 기공을 형성하는데 있다.
상기 다공성 저 유전막은 예컨대 수소 실세스퀴옥산막 또는 메틸 실세스퀴옥산막에 기공이 혼입된 형태인 다공성 수소 실세스퀴옥산막(P-HSQ) 또는 다공성 메틸 실세스퀴옥산막(P-MSQ)을 들 수 있다.
그러나, 상기 수소 실세스퀴옥산막의 경우 포토레지스트 패턴의 스트립(Strip)공정시 아민 계열의 유기용액에 의해 수소 실세스퀴옥산막내의 Si-H 결합이 Si-OH 결합으로 쉽게 치환된다. 따라서, 상기 수소 실세스퀴옥산막은 흡습성의 증가로 인해 유전율이 증가될 뿐만 아니라 과 식각되는 문제점이 초래된다. 또한, 상 기 메틸 실세스퀴옥산막의 경우 Si-CH3결합은 Si-H결합보다 산소 플라즈마를 이용한 에싱(Ashing)공정시 더 쉽게 끊어지는 특성을 갖기 때문에 메틸 실세스퀴옥산막의 과 식각 또는 변형되어 상부막과의 접합(Adhesion)특성을 약화되는 문제점이 초래된다.
따라서, 다공성 수소 실세스퀴옥산막(P-HSQ) 또는 다공성 메틸 실세스퀴옥산막(P-MSQ) 내에는 기공을 포함하고 있기 때문에 수소 실세스퀴옥산막 또는 다공성 메틸 실세스퀴옥산막 보다 후속 공정에 의한 영향이 훨씬 심각하게 나타나고 있으며, 상 하부 산화막과 접합(Adhesion)특성이 악화되는 문제점이 발생된다.
따라서, 본 발명의 목적은 접합특성이 우수하고, 과 식각이 초래되지 않는 다공성 저유전막을 형성하기 위한 다공성 스핀 온 글래스 조성물을 제공하는데 있다.
본 발명의 다른 목적은 실세스퀴옥산 올리고머를 포함하는 다공성 스핀 온 글래스 조성물의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 상기 다공성 스핀 온 글래스 조성물을 이용하여 접합특성이 우수하고, 후속 공정에서 과 식각이 초래되지 않는 반도체 장치의 다공성 산화막의 제조 방법을 제공하는데 있다.
상술한 본 발명의 목적을 달성하기 위한 일 실시예에 따른 다공성 스핀 온 글래스 조성물은 구조식 1을 갖고, 3 내지 20중량%의 실세스퀴옥산 올리고머와 3 내지 20 중량%의 기공 생성제 및 여분의 용매를 포함한다.
Figure 112005029905453-PAT00002
[구조식 1]
(상기 구조식 1에서 Y1 및 Y2는 각각 독립적으로 가수분해가 가능한 알콕시기이고, R은 저급 알킬기이고, n 및 m 는 1 내지 9의 정수이다)
상술한 본 발명의 다른 목적을 달성하기 위한 일 실시예에 따른 다공성 스핀 온 글래스 조성물은 하기 구조식 1을 갖고, 실세스퀴옥산 올리고머를 형성한 후 상기 실세스퀴옥산 올리고머 3 내지 20중량%, 기공 생성제 3 내지 20중량% 및 용매 60 내지 94중량%를 혼합함으로 제조된다.
상술한 본 발명의 또 다른 목적을 달성하기 위한 일 실시예에 따른 실리콘 산화막 제조방법은, 먼저 기판 상에 상기 구조식 1을 갖고, 조성물 전체 중량에 대한 3 내지 20 중량%의 실세스퀴옥산 올리고머 및 3 내지 20중량%의 기공 생성제 및 여분의 용매를 포함하는 다공성 스핀 온 글래스 조성물을 도포하여 스핀 온 글래스막을 형성한다. 이후 상기 스핀 온 글래스막을 경화함으로써 다공성 실리콘 산화막을 형성된다.
본 발명의 다양한 실시예에 따르면, 상기 실세스퀴옥산 올리고머를 포함하는 다공성 스핀 온 글래스 조성물을 사용함으로써 실질적으로 하부막 및 상부막에 대하여 접합 특성이 우수하며, 저 유전율을 갖는 다공성 실리콘 산화막을 형성할 수 있다. 또한, 포토레지스트 패턴을 제거하기 위한 에싱 및 스트립 공정시 손상 및 변형이 감소되는 다공성 실리콘 산화막을 형성할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시예들에 따른 다공성 스핀 온 글래스 조성물 및 이를 사용하여 반도체 장치에서 절연막을 형성하는 방법을 상세하게 설명하지만 본 발명이 하기 실시예에 의해 제한되거나 한정되는 것은 아니다.
다공성 스핀 온 글래스 조성물
본 발명의 일 실예에 따른 다공성 스핀 온 글래스 조성물은 실세스퀴옥산 올리고머와 기공 생성제 및 여분의 용매를 포함한다. 구체적으로 다공성 스핀 온 글래스 조성물은 3 내지 20중량%의 실세스퀴옥산 올리고머와 3 내지 20중량%의 기공 생성제 및 여분의 용매를 포함한다.
상기 다공성 스핀 온 글래스 조성물은 반도체 기판에 형성된 도전성 패턴들 간의 기생 커패시터의 감소 및 이후 열처리 공정시 상부막과 하부막간의 접합특성이 우수한 2.5 이하의 유저율을 갖는 다공성 실리콘 산화막을 형성하기 위해 적용된다. 이하, 본 발명의 다공성 스핀 온 글래스 조성물로 형성된 다공성 실리콘 산화막은 메틸-수소 실세스퀴옥산(Methyl-Hydrogen Silses Quioxane)막이라 한다.
상기 메틸-수소 실세스퀴옥산막을 형성하기 위한 다공성 스핀 온 글래스 조성물에 포함되는 실세스퀴옥산 올리고머는 하기 구조식 1을 갖는다.
Figure 112005029905453-PAT00003
------------------(구조식 1)
상기 구조식 1에서 Y1 및 Y2는 각각 독립적으로 가수분해가 가능한 알콕시기이고, R은 저급 알킬기이고, n 및 m 는 1 내지 9의 정수이고, 1 : 0.4 내지 2.4 비율을 만족한다. 또한, 상기 Y1 및 Y2의 알콕시기는 예컨대 메톡사이드(methoxie), 에톡사이드(ethoxide), 이소프로폭사이드(iso-propoxide), 부톡사이드(butoxide)등을 들 수 있다. 상기 알킬기는 메틸기, 에틸기, 프로판기, 부틸기 등을 들 수 있다. 특히, 상기 알킬기는 메틸기인 것이 바람직하다.
상기 실세스퀴옥산 올리고머는 하기 구조식 2를 갖는 제1 단량체와 하기 구조식 3을 갖는 제2 단량체가 소정의 비율로 축합 반응시킴으로써 형성할 수 있다.
Figure 112005029905453-PAT00004
------------------(구조식 2)
상기 구조식 2에서 Y1, Y2, Y3은 각각 독립적으로 가수분해가 가능한 알콕시기이다. 상기 Y1, Y2, Y3의 알콕시기는 예컨대 메톡사이드(methoxie), 에톡사이드(ethoxide), 이소프로폭사이드(iso-propoxide), 부톡사이드(butoxide)등을 들 수 있다.
Figure 112005029905453-PAT00005
------------------(구조식 3)
상기 구조식 3에서 Y1, Y2, Y3은 각각 독립적으로 가수분해가 가능한 알콕시기이고, R은 저급 알킬기이다. 상기 Y1, Y2, Y3의 알콕시기는 예컨대 메톡사이드(methoxie), 에톡사이드(ethoxide), 이소프로폭사이드(iso-propoxide), 부톡사이드(butoxide)등을 들 수 있고, 상기 저급 알킬기는 메틸기, 에틸기, 프로판기 및 에틸기를 들 수 있다. 특히, 상기 알킬기는 메틸기인 것이 바람직하다.
구체적으로 상기 실세스퀴옥산 올리고머를 형성하기 위해 적용되는 제1 단량체는 수소 실세스퀴옥산의 단량체(Monomer)이고, 상기 제2 단량체는 메틸 실세스퀴옥산의 단량체이다.
또한, 상기 실세스퀴옥산 올리고머는 상기 제1 단량체와 상기 제2 단량체를 약 1 : 0.4 내지 2.4의 몰비로 축합 반응시켜 형성할 수 있다.
상기 실세스퀴옥산 올리고머를 형성하기 위한 상기 제1 단량체와 상기 제2 단량체의 축합 반응비가 1 : 0.4 미만일 경우 형성되는 메틸-수소 실세스퀴옥산막의 유전율이 증가되며, 상부막과의 접합특성이 낮아지는 문제점이 발생한다.
반면에, 상기 실세스퀴옥산 올리고머를 형성하기 위한 제1 단량체와 제2 단량체의 축합 반응비가 약 1 : 2.4을 초과할 경우 형성되는 메틸-수소 실세스퀴옥산막의 유전율은 감소되고, 아민 계열의 식각용액에 의해 과 식각되는 문제점이 발생 한다.
따라서, 상기 실세스퀴옥산 올리고머를 형성하기 위해서는 제1 단량체와 제2 단량체는 약 1 : 0.4 내지 2.4 비율로 축합 반응해야 하고, 약 1 : 0.6 내지 1.5비율로 축합 반응하는 것이 바람직하다. 특히, 약 1 : 1 비율로 축합 반응하는 것이 보다 바람직하다. 상기 R은 메틸기(CH3)이다.
상기 실세스퀴옥산 올리고머는 Si-H를 포함하는 종래의 수소 실세스퀴옥산(HSQ)막의 문제점과 Si-R을 포함하는 종래의 메틸 실세스퀴옥산막(MSQ)막의 문제점들을 보완할 수 있는 메틸-수소 실세스퀴옥산막을 형성하기 위해 적용된다.
구체적으로 상기 수소 실세스퀴옥산(HSQ)막은 흡습성으로 인해 세정 공정시 아민 계열의 식각용액에 의해 과 식각되는 문제점을 가지고 있다. 상기 메틸 실세스퀴옥산막(MSQ)은 산소 에싱 공정시 Si-CH3결합이 Si-H 결합보다 쉽게 끊어지는 특성을 가지고 있다. 따라서, 후속 공정시 막의 식각 및 막의 변형이 발생하여 상부막과의 접합특성이 좋지 않는 문제점이 초래된다.
반면에, 상기 실세스퀴옥산 올리고머를 포함하는 다공성 조성물로 형성된 메틸-수소 실세스퀴옥산막은 세정 공정시 아민 계열의 식각용액에 의해 과 식각이 초래되지 않는다. 또한, 에싱 공정시 식각 및 막의 변형이 억제될 수 있어 상부막 및 하부막과의 접합특성이 개선된다.
상기 다공성 스핀 온 글래스 조성물에 포함되는 실세스퀴옥산 올리고머가 3중량% 미만이면 형성하고자하는 메틸-수소 실세스퀴옥산막의 두께 조절이 용이하지 않다. 반면에 상기 다공성 스핀 온 글래스 조성물에 포함되는 실세스퀴옥산 올리고머가 20 중량%를 초과하면 상기 조성물에 포함되어 있는 실세스퀴옥산 올리고머가 불안정해지고, 형성되는 메틸-수소 실세스퀴옥산막에 크랙이 발생한다.
따라서, 다공성 스핀 온 글래스 조성물은 실세스퀴옥산 올리고머를 약 3 내지 20중량%를 포함하고, 바람직하게는 약 4 내지 12중량%를 포함한다. 특히, 보다 바람직하게는 약 4 내지 10중량%를 포함한다.
상기 다공성 스핀 온 글래스 조성물에 포함되는 기공 생성제는 열 분해되는 유기 고분자로 예컨대 폴리 알킬렌 글리콜(Poly Alkylene Glycol), 폴리 에틸렌글리콜 디메틸(Poly Ethylene Glycol Di-Methyl)등을 들 수 있다. 이는 단독 또는 이들의 혼합하여 사용할 수 있다.
여기서, 상기 기공 생성제는 100 내지 2000의 분자량을 갖는 것이 바람직하다. 이는 상기 기공 생성제의 분자량이 100 미만이면 형성되는 메틸-수소 실세스퀴옥산막에 포함된 기공의 크기가 작기 때문에 유전율이 상대적으로 증가되는 문제점을 나타난다.
반면에 분자량이 2000을 초과하면 형성되는 메틸-수소 실세스퀴옥산막에 포함된 기공의 크기가 크기 때문에 후속 공정에서 상기 메틸-수소 실세스퀴옥산막이 과 식각되는 문제점이 나타난다. 또한, 형성되는 메틸-수소 실세스퀴옥산막의 물리적 특성이 저하되는 문제점이 나타난다. 따라서, 상기 기공 생성제는 약 100 내지 2000의 분자량을 갖고, 바람직하게는 약 150 내지 1000의 분자량을 갖는다. 특히, 보다 바람직하게는 200 내지 600의 분자량을 갖는다.
또한, 다공성 스핀 온 글래스 조성물에 포함되는 기공 생성제가 3 중량% 미만이면 형성되는 상기 메틸-수소 실세스퀴옥산막에 기공이 적게 포함되어 있어 상기 메틸-수소 실세스퀴옥산막의 유전율은 증가한다. 반면에 상기 다공성 스핀 온 글래스 조성물에 포함되는 기공 생성제가 20 중량%를 초과하면 생성되는 메틸-수소 실세스퀴옥산막에 기공의 함량이 너무 많기 때문에 후속 식각공정에서 상기 메틸-수소 실세스퀴옥산막이 과 식각되는 문제점이 나타난다.
따라서, 다공성 스핀 온 글래스 조성물은 기공 생성제를 약 3 내지 20중량%를 포함하고, 바람직하게는 약 4 내지 12중량%를 포함한다. 특히, 보다 바람직하게는 약 4 내지 10중량%를 포함한다.
다공성 스핀 온 글래스 조성물에 포함된 용매는 예컨대 지방족 탄화수소 용매, 방향족 탄화수소 용매, 케톤계 용매, 에테르게 용매, 아세테이트계 용매, 알코올계 용매, 아미드계 용매등을 들 수 있다. 특히, 상기 용매로 프로필렌 글리콜 디메틸 에테르를 사용할 수 있다.
상기 다공성 스핀 온 글래스 조성물에 포함되는 용매가 60중량% 미만이면 상기 조성물에 포함되어 있는 실세스퀴옥산 올리고머의 중합이 불안정해지고, 형성되는 메틸-수소 실세스퀴옥산막에 크랙이 발생하게 된다. 반면에 용매가 94중량%를 초과하면 형성하고자하는 메틸-수소 실세스퀴옥산막의 두께 조절이 용이하지 않게 된다.
따라서, 다공성 스핀 온 글래스 조성물은 용매를 약 60 내지 94중량%를 포함하고, 바람직하게는 약 76 내지 94중량%를 포함한다. 보다 바람직하게는 약 80 내 지 90중량%를 포함한다.
본 발명의 다른 예에 따른 다공성 스핀 온 글래스 조성물은 실세스퀴옥산 올리고머와 기공 생성제, 첨가제 및 용매를 포함한다. 구체적으로 다공성 스핀 온 글래스 조성물은 약 3 내지 20중량%의 실세스퀴옥산 올리고머와 약 3 내지 20중량%의 기공 생성제와 약 10 내지 300ppm의 첨가제 및 여분의 용매를 포함한다. 상기 실세스퀴옥산 올리고머, 기공 생성제 및 용매는 위에서 상세히 언급하였기에 중복을 피하기 위해 생략하였다.
상기 첨가제는 하부막에 대한 접합특성을 개선하기 위해 첨가되는 물질로 예컨대 테트라 메틸 암모늄 하이드록시드(Tetra Methyl Ammonium Hydroxide), 테트라 부틸 암모늄 하이드록시드(Tetra Butyl Ammonium Hydroxide), 메틸 트리부틸 암모늄 하이드록시드(Methyl Tri Butyl Ammonium Hydroxide), 헥사데실 트리 메틸 암모늄 하이드록시드(Hexadecyl Tri Methyl Ammonium Hydroxide)등을 들 수 있다.
상기 첨가제는 다공성 스핀 온 글래스 조성물에 포함되는 양이 증가할수록 형성되는 메틸-수소 실세스퀴옥산막의 유전율은 감소되나 막의 안정성이 낮아지는 경향을 보인다. 이 때문에 상기 첨가제는 약 10 내지 300ppm의 범위에서 사용하는 것이 바람하고, 50 내지 200ppm의 범위에서 사용하는 것이 보다 바람직하다.
상술한 다공성 스핀 온 글래스 조성물은 스핀 코팅방법에 의해 균일하지 않는 표면을 갖는 기판, 예컨대 도전성 배선들이 형성된 반도체 기판 상에 도포 되는 것이 바람직하다. 특히, 스핀 코팅방법은 평탄한 스핀 온 글래스막을 형성하는데 유용하다. 상기 기판의 표면이 평탄하지 않은 것은 도전성 패턴들로부터 야기될 수 있다. 특히, 상기 다공성 스핀 온 글래스 조성물은 금속 배선간에 발생하는 기생 커패시터(Capacitance)를 감소시키기 위해 저 유전율을 갖는 다공성 실리콘 산화막을 형성하기 위해 적용된다.
상기한 조성을 갖는 다공성 스핀 온 글래스 조성물은 실세스퀴옥산 올리고머를 포함하기 때문에 원하는 유전율을 갖는 다공성 실리콘 산화막을 형성할 수 있는 동시에 실질적으로 하부막 및 상부막에 대하여 접합특성이 우수한 다공성 실리콘 산화막을 형성할 수 있다. 또한, 아민 계열의 식각용액을 이용한 식각 공정시 식각 손상이 감소되고, 산소 에싱 공정에서 변형이 초래되지 않는 다공성 실리콘 산화막을 형성할 수 있다.
다공성 스핀 온 글래스 조성물 제조 방법
다공성 스핀 온 글래스 조성물은 하기 구조식 1을 갖는 실세스퀴옥산 올리고머를 형성한 후 얻고자 하는 조성물의 전체 중량에 대하여 형성된 실세스퀴옥산 올리고머 3 내지 20중량%, 기공 생성제 3 내지 20중량% 및 용매 60 내지 94중량%를 혼합함으로서 형성할 수 있다.
Figure 112005029905453-PAT00006
---------(구조식 1)
상기 구조식 1에서 Y1 및 Y2는 각각 독립적으로 가수분해가 가능한 알콕시기 이고, R은 저급 알킬기이고, n 및 m 는 1 내지 9의 정수이고, 1 : 0.4 내지 2.4의 비율을 만족한다. 또한, 상기 Y1 및 Y2의 알콕시기는 예컨대 메톡사이드(methoxie), 에톡사이드(ethoxide), 이소프로폭사이드(iso-propoxide), 부톡사이드(butoxide)등을 들 수 있다. 상기 알킬기는 메틸기, 에틸기, 프로판기, 부틸기 등을 들 수 있다. 특히, 상기 알킬기는 메틸기인 것이 바람직하다.
상기 실세스퀴옥산 올리고머는 하기 구조식 2를 갖는 제1 단량체와 하기 구조식 3을 갖는 제2 단량체를 약 1 : 0.4 내지 2.4의 몰비로 축합 반응시켜 형성할 수 있다. 특히 상기 제1 단량체와 상기 제2 단량체를 약 1 : 0.6 내지 1.5의 비율로 축합 반응시켜 형성하는 것이 바람직하고, 약 1: 1의 비율로 축합 반응시켜 형성하는 것이 바람직하다.
상기 구조식 2에서 Y1, Y2, Y3은 각각 독립적으로 가수분해가 가능한 알콕시기이다. 상기 Y1, Y2, Y3의 알콕시기는 예컨대 메톡사이드(methoxie), 에톡사이드(ethoxide), 이소프로폭사이드(iso-propoxide), 부톡사이드(butoxide)등을 들 수 있다.
상기 구조식 3에서 Y1, Y2, Y3은 각각 독립적으로 가수분해가 가능한 알콕시기이고, R은 저급 알킬기이다. 상기 Y1, Y2, Y3의 알콕시기는 예컨대 메톡사이드(methoxie), 에톡사이드(ethoxide), 이소프로폭사이드(iso-propoxide), 부톡사이드(butoxide)등을 들 수 있고, 상기 저급 알킬기는 메틸기, 에틸기, 프로판기 및 에 틸기를 들 수 있다. 특히, 상기 알킬기는 메틸기인 것이 바람직하다.
상기한 조성물 제조방법은 저 유전율을 갖는 다공성 실리콘 산화막을 형성할 수 있는 동시에 실질적으로 하부막 및 상부막에 대하여 접합특성이 우수한 다공성 실리콘 산화막을 형성할 수 있는 실세스퀴옥산 올리고머를 포함하는 다공성 스핀 온 글래스 조성물을 제조할 수 있다.
다공성 산화막 제조 방법
도 1은 본 발명의 일 실시예에 따른 다공성 스핀 온 글래스 조성물을 사용하여 다공성 실리콘 산화막을 형성하는 방법을 나타내는 흐름도이다.
도 1을 참조하면, 기판 상에 실세스퀴옥산 올리고머와 기공 생성제와 용매를 포함하는 다공성 스핀 온 글래스 조성물을 도포하여 스핀 온 글래스막을 형성한 후 상기 스핀 온글래스막을 경화시킴으로써 다공성 산화막을 형성할 수 있다.
상기 S110 단계에서, 상기 다공성 스핀 온 글래스 조성물에 포함된 합성 실세스귀옥산 단량체는 상기 구조식 1을 갖고, 상기 구조식 1에서 m과 n은 약 1 : 0.4 내지 2.4의 비율을 만족한다. 상기 실세스퀴옥산 올리고머에 대한 설명은 위에서 상세히 설명하였기에 중복을 피하기 위해서 생략하기로 한다. 일 예로 상기 다공성 스핀 온 글래스 조성물은 하부막과의 접착력을 증가시키기 위한 첨가제를 더 포함할 수 있다.
상기 기판은 단차를 갖는 도전성 패턴들을 포함한다. 상기 도전성 패턴들은 예컨대 게이트 전극, 비트라인 전극, 패드, 금속 배선등을 들 수 있다. 상기 스핀 온 글래스막은 기판 상에 형성된 도전성 패턴을 절연하기 위한 저 유전율을 갖는 층간절연막(실리콘 산화막)을 형성하기 위해 이용될 수 있다.
이어서, 상기 S120, S130 및 S140에서 경화시켜 상기 스핀 온 글래스막을 다공성 실리콘 산화막으로 전환시킨다.
상기 다공성 실리콘 산화막은 다공성 메틸-수소 실세스퀴옥산막이다. 상기 다공성 메틸-수소 실세스퀴옥산막은 2.5 이하의 유전율을 갖고, Si-H 결합과 Si-CH3 결합이 약 1 : 0.4 내지 2.4 비율로 포함되어 있다.
이하에서, 스핀 온 글래스막을 경화의 경화 방법을 상세히 설명한다.
상술한 방법에 의해 형성된 스핀 온 글래스막은 열에 의해 경화되어 평탄한 표면을 갖는 다공성 실리콘 산화막으로 전환된다. 경화는 두 단계로 이루어진 예비 베이킹 공정(S120, S130)과 한 단계로 이루어진 주 베이킹 공정(S140)에 의해 수행된다.
상기 예비 베이킹(S120, S130)공정은 상기 스핀 온 글래스막에 포함된 용매 제거, 상기 올리고머를 공중 합체 및 상기 기공 생성제를 열 분해시키기 위한 공정으로 약 70 내지 350℃의 온도에서 약 3 내지 15분간 수행하는 것이 바람직하다. 특히. 상기 예비 베이킹은 상기 스핀 온 글래스막이 산화되지 않도록 산소를 포함하지 않는 공정가스가 제공되는 분위기에서 수행한다. 구체적으로 상기 예비 베이킹은 불활성 가스가 제공되는 분위기에서 제1 예비 베이킹 공정(S120)과 제2 예비 베이킹 공정(S130)에 의해 수행된다.
상기 제1 예비 베이킹(S120)은 70 내지 150℃의 온도에서 기판의 열적 스트레스 없이 상기 스핀 온 글래스막에 포함된 용매의 일부를 제거하기 위해 수행되며, 상기 제2 예비 베이킹(S130)은 150 내지 350℃의 온도에서 상기 기공 생성제를 열 분해시키는 동시에 실리콘 산화물을 형성하기 위해 수행된다.
상기 예비 베이킹(S120, S130)을 약 70℃ 이하에서 수행하면 상기 스핀 온 글래스막으로부터 용매의 제거가 용이하지 않고, 예비 베이킹을 약 350℃ 이상의 온도에서 수행하면 상기 스핀 온 글래스막은 후속 주 베이킹 공정에서 다공성 실리콘 산화물로 완벽하게 전환되지 않고, 또한 표면에서 상기 실세스퀴옥산 올리고머가 다공성 실리콘 산화물로 급속하게 전환되어 크랙이 발생하게 된다.
상기 주 베이킹 공정(S140)은 실세스퀴옥산 올리고머를 공중 합체하여 실리콘 산화물로 전환시키는 동시에 전환된 실리콘 산화물의 조직을 치밀하게 하는 공정으로 상기 예비 베이킹 공정에 비해 고온에서 장시간 수행한다. 상기 주 베이킹 공정(S140)은 약 350 내지 550℃의 온도에서 수행하는 것이 바람직하다.
상기 주 베이킹 공정(S140)의 온도가 약 350℃ 이하일 경우 스핀 온 글래스막의 경화가 충분하게되지 않기 때문에 다공성 실리콘 산화물로 완전히 전환되지 않으며, 상기 실리콘 산화물의 조직이 치밀해지지 않는 문제점이 초래된다. 이는 다공성 실리콘 산화막의 특성 저하를 의미한다.
또한, 주 베이킹 공정의 온도가 약 550℃보다 높은 경우에는, 생성되는 다공성 실리콘 산화막에 크랙이 발생할 수 있을 뿐만 아니라 기판에 포함된 도전성 패턴의 열화를 초래한다. 상기 도전성 패턴의 열화는 상기 기판에 대한 다공성 실리 콘 산화막의 접합특성 열화를 초래한다.
특히, 상기 주 베이킹 공정(S140)이 수행되는 반도체 기판에 다수의 금속 배선이 형성되어 있을 경우 상기 주 베이킹 공정 온도는 약 350 내지 550℃인 것이 바람직하고, 약 400 내지 450℃인 것이 보다 바람직하다.
상기 주 베이킹 공정 시간은 약 10분 내지 100분간 수행하는 것이 바람직하다. 주 베이킹 공정 시간이 약 10분 보다 짧은 경우에는 실세스퀴옥산 올리고머의 공중합체가 완전히 이루어지지 않는다. 반대로 주 베이킹 공정 시간이 약 100분을 초과하는 경우에는 생성되는 다공성 실리콘 산화막 내의 응력이 증가하게 되어 크랙이 발생한다. 따라서, 주 베이킹 공정의 시간은 바람직하게는 약 10분 내지 100분간, 보다 바람직하게는 약 20분 내지 60분간 수행한다.
특히, 주 베이킹 공정(S140)은 다공성 실리콘 산화물을 형성하는 적합한 분위기인 불활성 가스가 제공되는 분위기에서 수행한다. 특히 질소 또는 아르곤이 제공되는 분위기에서 수행하는 것이 바람직하다.
상기 다공성 스핀 온 글래스 조성물로 형성된 다공성 산화막은 반도체 장치의 제조 중에 금속 배선을 절연시키거나 또는 비아를 매립하는 용도로 사용될 수 있다.
반도체 소자의 제조방법
도 2 내지 도 8은 도 1의 다공성 실리콘 산화막이 적용되는 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 2는 반도체 기판 상에 게이트 구조물들 및 콘택 영역들을 형성하는 단계를 설명하기 위한 단면도이다.
도 2를 참조하면, 셸로우 트렌치 소자 분리(STI) 공정을 수행하여 반도체 기판(100) 상에 소자 분리막(105)을 형성하여 반도체 기판(100)을 액티브 영역 및 필드 영역으로 구분한다. 이어서, 반도체 기판(100) 상에 산화막인 게이트 절연막을 형성한다. 이어서, 상기 게이트 절연막 상에 제1 도전막(미도시) 및 게이트 마스크(120)를 순차적으로 형성한다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 이후 게이트 전극(115)으로 패터닝된다. 한편, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 적층 구조로 형성될 수 있다.
이어서, 상기 게이트 마스크(120)를 식각마스크로 이용하여 상기 제1 도전막 및 상기 게이트 절연막을 순차적으로 패터닝한다. 이에 따라, 반도체 기판(100) 상에는 각기 게이트 절연막 패턴(110), 게이트 전극(115) 및 게이트 마스크(120)를 포함하는 게이트 구조물(130)들이 형성된다. 이어서, 게이트 구조물(130)들의 양 측벽에 게이트 스페이서(125)를 형성한다. 따라서, 반도체 기판(100) 상에는 나란하게 배치된 복수 개의 워드 라인들이 형성된다.
이어서, 게이트 구조물들(130)을 이온주입 마스크로 이용하여 게이트 구조물들(130) 사이로 노출된 반도체 기판(100)의 표면 아래로 불순물을 이온 주입한다. 이후 후 열처리 공정을 수행하여 소오스/드레인 영역들에 해당되는 제1 콘택 영역(135) 및 제2 콘택 영역(140)을 형성한다. 상기 제1 및 제2 콘택 영역들(135, 140)은 커패시터 콘택 영역 및 비트 라인 콘택 영역에 해당된다.
도 3은 게이트 구조물들 및 콘택 영역들이 형성된 반도체 기판 상에 패드들 및 제1 층간절연막을 형성하는 방법을 나타내는 단면도이다.
도 3을 참조하면, 반도체 기판(100)상에 제1 층간절연막(145)을 형성한다. 이어서, 상기 게이트 구조물(130)들의 상면이 노출될 때까지 화학 기계적 연마 공정 또는 에치백 공정을 수행함으로써 평탄화된 상면을 갖는 제1 층간절연막형성한다. 이어서, 상기 평탄화된 제1 층간절연막 상에 제1 포토레지스트 패턴을 형성한 후 상기 제1 포토레지스트 패턴에 노출된 제1 층간절연막을 선택적으로 이방성 식각함으로써, 상기 제1 층간절연막 내에 상기 반도체 기판의 제1 및 제2 콘택 영역(135, 140)을 각기 노출시키는 제1 콘택홀들(미도시)이 형성된다.
여기서, 상기 게이트 마스크(125)는 상기 제1 층간절연막에 대하여 높은 식각 선택비를 갖는다. 이 때문에 상기 제1 콘택홀들은 게이트 구조물들(130)에 대하여 자기 정렬(self-alignment) 방식으로 형성된다. 상기 제1 콘택홀들 중 일부는 커패시터 콘택 영역에 해당되는 제1 콘택 영역(135)을 노출시키며, 상기 제1 콘택홀들 중 다른 부분은 비트 라인 콘택 영역에 상응하는 제2 콘택 영역(140)을 노출시킨다.
이후, 상기 제1 포토레지스트 패턴을 에싱 및/또는 스트립 공정으로 제거한다. 이후 제1 및 제2 콘택 영역(135, 140)을 노출시키는 상기 제1 콘택홀들을 매몰하도록 제1 층간절연막(145) 상에 제2 도전막을 형성한다. 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘이나 텅스텐, 알루미늄 또는 구리 등과 같은 금속을 사용하여 형성된다.
이어서, 제1 층간절연막(145)의 상면이 노출될 때까지 화학 기계적 연마 공정 또는 에치백 공정을 수행함으로써 상기 제1 콘택홀들 내에 구비되는 자기 정렬 콘택(SAC) 패드인 제1 및 제2 패드(150, 155)가 형성된다. 제1 패드(150)는 커패시터 콘택 영역인 제1 콘택 영역(135) 상에 위치하며, 제2 패드(155)는 비트 라인 콘택 영역인 제2 콘택 영역(140) 상에 위치한다.
도 4는 반도체 기판 상에 제2 및 제3 층간절연막과 제3 및 제4 패드를 형성하는 방법을 나타내는 단면도이다.
도 4를 참조하면, 제1 및 제2 패드(150, 155)와 제1 층간절연막(145) 상에 제2 층간절연막(160)을 형성한다. 제2 층간절연막(170)은 비트 라인(도시되지 않음)과 제1 패드(150)를 전기적으로 절연시키는 기능을 수행한다. 이어서, 제2 층간절연막(160) 상에 제2 포토레지스트 패턴(미도시)을 형성한 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간절연막(160)을 선택적으로 식각함으로써, 제2 층간절연막(160)의 제2 패드(155)를 노출키는 제2 콘택홀(미도시)을 형성한다. 상기 제2 콘택홀 내에는 비트 라인과 제2 패드(155)를 서로 연결하기 위한 제3 금속 패드(도시되지 않음)가 형성된다.
이어서, 상기 제2 포토레지스트 패턴을 제거한 이후 상기 제2 콘택홀을 매몰하면서 제2 층간절연막(160) 상에 제3 도전막(텅스텐막) 및 비트 라인 마스크를 순차적으로 형성한다.
이어서, 비트 라인 마스크에 노출된 제3 도전막을 패터닝하여 상기 제2 콘택홀을 채우는 상기 제3 금속 패드를 형성한다, 이와 동시에, 제2 층간절연막(160) 상에 비트 라인 전극(미도시) 및 비트 라인 마스크(미도시)를 포함하는 상기 비트 라인을 형성한다.
이어서, 제2 층간절연막(160) 및 상기 비트 라인 상에 질화막을 형성한 후, 이를 이방성 식각하여 각 비트 라인의 양 측벽에 비트 라인 스페이서(미도시)를 형성한다. 상기 비트 라인 스페이서는 후속하여 제4 패드(170)를 형성하는 동안 상기 비트 라인을 보호하는 역할을 한다.
이어서, 상기 비트 라인 스페이서가 형성된 비트 라인을 덮으면서 제2 층간절연막(160) 상에 제3 층간절연막(165)을 형성한다. 이어서, 상기 비트 라인의 상면이 노출될 때까지 화학 기계적 연마 공정을 수행하여 평탄화된 상면을 갖는 제3 층간절연막(165)을 형성한다. 이어서, 제3 층간절연막(165) 상에 제3 포토레지스트 패턴(미도시)을 형성한 후 상기 제3 포토레지스트 패턴에 노출된 제3 층간절연막(165) 및 제2 층간절연막(160)을 선택적으로 이방성 식각함으로써, 제1 패드(150)들을 노출시키는 제3 콘택홀들(미도시)을 형성한다. 여기서, 상기 제3 콘택홀들은 상기 비트 라인 스페이서를 구비하는 상기 비트 라인에 대하여 자기 정렬 방식으로 형성된다.
이어서, 상기 제3 콘택홀들을 매몰하면서 제3 층간절연막(165) 상에 제4 도전막을 형성한다. 이후, 제3 층간절연막(165) 및 상기 비트 라인의 상면이 노출될 때까지 상기 제4 도전막을 화학 기계적 연마한다. 따라서, 상기 제3 콘택홀들 내에는 제4 패드들(170)이 형성된다. 제2 콘택 영역(135) 상에 형성된 제1 패드(150)에 접촉되는 제4 패드(170)는 불순물로 도핑된 폴리실리콘 또는 금속으로 이루어진다. 제4 패드(170)는 제1 패드(150)와 후속하여 형성되는 하부전극을 전기적으로 서로 연결시킨다.
도 5는 식각방지막 및 개구를 포함하는 몰드막을 형성하는 단계를 설명하기 위한 단면도이다.
도 5를 참조하면, 제4 패드(170), 제3 층간절연막(165) 및 상기 비트 라인 상에 식각방지막(175)을 형성한다. 예를 들면, 상기 식각방지막(175)은 이후 상기 몰드막(210)에 제3 개구(C)을 형성하기 위해 상기 몰드막을 선택적으로 식각하는 공정을 수행할 경우 상기 제4 패드(170)의 식각 손상을 방지하기 위해 개재된다. 상기 식각방지막(175)은 약 10 내지 300Å 정도의 두께로 형성되며 상기 버퍼막에 대하여 식각율이 낮은 질화물이나 금속 산화물로 구성된다.
이어서, 상기 식각방지막(175) 상에 산화물을 증착하여 몰드막(210)을 형성한다. 이어서, 상기 몰드막(210)에 대하여 식각 선택비를 갖는 물질로 이루어진 마스크 패턴(미도시)을 몰드막 상에 형성한다. 이어서, 마스크 패턴에 노출된 몰드막(210)을 선택적으로 이방성 식각하여 몰드막(210)에 상기 식각방지막(175)을 표면을 노출시키는 개구(C)들을 형성한다. 이후 상기 개구(C)에 노출된 식각방지막(175)을 선택적으로 제거하는 식각공정을 수행하여 제4 콘택을 노출한다.
도 6을 참조하면, 상기 개구(C)들에 노출된 몰드막의 측벽, 제4 콘택의 상면 및 마스크 패턴의 상면에 하부전극막(미도시)을 연속적으로 형성한다. 상기 하부전극막은 일 예로 금속을 포함하는 도전성 물질인 티타늄 질화물을 증착하여 형성할 수 있고, 폴리실리콘을 증착하여 형성할 수 있다. 특히 상기 하부전극막은 약 300 내지 500Å 두께로 형성할 수 있다.
이어서, 상기 하부전극막이 형성된 개구(C)들을 매몰하는 희생막을 형성할 수있다. 상기 희생막은 예컨대 산화물 또는 포토레지스트를 도포하여 형성할 수 있다. 이어서, 화학 기계적 연마 공정 또는 에치백 공정을 수행하여 상기 몰드막의 상면이 노출될 때까지 식각함으로써 개구(C)내에 구비되는 하부전극(220)을 형성한다.
이와 동시에 상기 하부전극이 형성된 개구(C)들 내에 희생용 포토레지스트 패턴(230)이 형성된다. 상기 희생용 포토레지스트 패턴은 하부전극(220)을 형성하기 위한 하부전극막의 노드 분리 공정 및 후속의 몰드막(210)의 식각 공정시 상기 하부전극(220)의 손상을 방지하는 역할을 한다.
도 7을 참조하면, 상기 몰드막과 상기 희생막 패턴을 순차적으로 제거함으로서 상기 제4 패드와 전기적으로 연결되는 하부전극(220)이 형성된다. 상기 하부전극(220)은 측벽과 저면을 갖는 실린더 형상을 갖는다.
도 8을 참조하면, 원자층 증착 공정 또는 화학기상증착 공정을 수행하여 상기 하부전극(220) 상에 고 유전막(240)을 형성한다. 특히, 상기 원자층 적층을 수행하여 유전막(240)을 형성할 때 알루미늄 산화물을 함유하는 알루미늄 산화막 또는 하프늄 산화막으로 형성하는 것이 바람직하다. 이어서, 상기 고 유전막(240) 상에 상부전극(250)을 형성한다. 상기 상부전극(240)은 상기 하부전극(220)과 마찬가지로 폴리실리콘, 금속 또는 금속 질화물(TiN)로 이루어질 수 있다. 또한, 상기 상부전극(250)도 화학 기상 증착공정을 수행하여 형성할 수 있다. 이로 인해 하부 전 극(220a), 고 유전막(240) 및 상부 전극(250)으로 이루어지는 커패시터가 형성된다.
도 9 내지 도 10은 금속 층간 절연막의 형성방법을 설명하기 위한 단면도들이다.
도 9를 참조하면, 하부 구조물(미도시)들을 덮는 제1 금속 층간절연막(255)이 형성되어 있는 기판 상에 제1 금속배선(260)을 형성한다. 상기 하부 구조물은 게이트 구조물, 제1 내지 제4패드, 비트라인 및 커패시터 등을 포함한다. 상기 제1 금속 배선은 알루미늄막을 형성한 후 포토레지스트 패턴을 이용한 식각공정을 수행하여 형성알루미늄 금속배선이다.
이어서, 상기 제1 금속배선(260)들이 형성된 제1 금속 층간절연막(255) 상에 상기 제1 금속 배선(260)들 사이의 공간을 매립하면서 제1 금속배선(260)을 덮는 제2 금속 층간절연막(265)을 형성한다. 도면에 도시하지 않았지만, 상기 제2 금속 층간절연막(265) 형성 전에 상기 제2 금속 층간절연막의 매몰특성 및 접합특성을 향상시키기 위해 화학기상증착 공정을 수행하여 별도의 산화 박막을 더 형성할 수 있다.
상기 제2 금속 층간절연막(255, 265)은 제1 금속배선과 이후 형성되는 제2 금속 배선을 절연시키는 기능을 수행하는 저 유전막으로서 Si-H 결합과 Si-CH3 결합을 약 1: 0.8 내지 1.2의 비율로 각각 포함하며, 유전 상수가 2.5이하인 다공성 메틸-수소 실세스퀴옥산막을 사용할 수 있다.
상기 다공성 메틸-수소 실세스퀴옥산막의 형성하기 위해서는, 먼저 상기 구조식 1을 갖고, 3 내지 20중량%의 실세스퀴옥산 올리고머와 3 내지 20중량%의 기공 생성제 및 여분의 용매를 포함하는 조성물을 마련한다. 이어서, 상기 조성물을 상기 제1 금속 배선(260)이 형성된 제1 금속 층간절연막(255) 상에 스핀 코팅하여 스핀 온 글래스막을 형성한다. 여기서, 상기 스핀 온 글래스막은 상기 제1 금속배선(260)들을 완전하게 덮도록 형성된다.
이어서, 형성된 스핀 온 글래스막을 약 80 내지 150℃(예를 들어 100℃)의 온도에서 제1 예비 베이킹을 약 6분 동안 수행하고, 약 150 내지 350℃(예를 들어 300℃)의 온도에서 제2 예비 베이킹을 약 3분 동안 수행한다. 이후, 약 350 내지 550℃(예를 들어 400℃)의 온도에서 주 베이킹을 약 35분 동안 수행한다. 이 때 예비 베이킹은 산소를 포함하지 않는 분위기에서 수행하고, 상기 주 베이킹은 산소분위기, 수증기 분위기, 산소와 수증기의 혼합 분위기, 질소 분위기, 혹은 산소와 수증기 및 질소의 혼합분위기 중 어느 한 분위기에서 수행할 수 있다.
상술한 경화 공정을 통하여, 상기 스핀 온 글래스막은 Si-H 결합과 Si-CH3 결합을 약 1: 0.8 내지 1.2의 비율로 포함하는 다공성 메틸-수소 실세스퀴옥산막으로 형성된다. 상기한 방법으로 형성된 금속 층간절연막인 다공성 메틸-수소 실세스퀴옥산막은 하부 금속배선과 접합특성이 우수할 뿐만 아니라 이후 콘택홀을 형성하는 공정시 과 식각이 초래되지 않는다. 이후, 도면에 도시하지 않았지만, 상기 제2 금속 층간절연막의 상부를 평탄화시키는 공정을 수행한 후 화학기상증착 공정을 수행하여 산화 박막을 더 형성할 수 있다.
도 10을 참조하면, 상기 제2 금속 층간절연막(265) 상에 제2 금속 배선(270)을 형성한다. 상기 제1 금속배선(260)과 상기 제2 금속배선(270) 사이에는 유전 상수 2.5이하를 갖는 제2 금속 층간절연막(다공성 메틸-수소 실세스퀴옥산막;265)이 형성되어 있기 때문에 상기 제1 금속배선(260)들 간의 기생 커패시턴스 뿐 아니라, 상기 제1 금속배선(260) 및 제2 금속배선(270)들 간의 기생 커패시턴스도 감소시킬 수 있다. 계속해서 제3 금속 층간절연막(275)을 더 형성할 수 있다.
이후, 통상의 반도체 제조 공정을 거쳐서 반도체 소자를 제조하였다. 당업자는 본 발명에 따른 다공성 스핀 온 글래스 조성물 및 이를 이용한 다공성 실리콘 산화막 형성방법을 이용하여 다양한 실시예를 통해서 반도체 소자를 제조할 수 있을 것이다.
실세스퀴옥산 올리고머 농도에 따른 두께변화 평가
도 11은 실세스퀴옥산 올리고머의 농도 변화에 따른 형성되는 다공성 실리콘 산화막의 두께 변화를 나타내는 그래프이다.
상기 실세스퀴옥산 올리고머의 농도 변화에 따른 다공성 실리콘 산화막의 두께 변화를 측정하기 위해 먼저, 상기 구조식 1의 실세스퀴옥산 올리고머, 기공 형성제 6중량%, 첨가제 100pm 및 여분의 용매를 포함하는 스핀 온 글래스 조성물의 실세스퀴옥산 올리고머의 농도를 1 내지 20중량%로 변화시키면서 베어(bare) 기판 상에 조성물을 상기 기판 상에 2000rpm으로 스핀 도포하여 스핀 온 글래스막을 각각 형성하였다.
도 11을 참조하면, 실세스퀴옥산 올리고머를 3중량%를 포함하는 스핀 온 글래스 조성물을 기판 상에 스핀 코팅하였을 경우 약 1500Å정도의 두께를 갖는 스핀 온 글래스 막이 형성되었고, 실세스퀴옥산 올리고머를 10중량%를 포함하는 스핀 온 글래스 조성물을 기판 상에 스핀 코팅하였을 경우 약 4500Å정도의 두께를 갖는 스핀 온 글래스막이 형성되었다. 또한, 실세스퀴옥산 올리고머를 20중량%를 포함하는 스핀 온 글래스 조성물을 기판 상에 스핀 코팅하였을 경우 약 10000Å정도의 두께를 갖는 스핀 온 글래스 막이 형성되었다.
따라서, 상기 스핀 온 글래스 조성물에 실세스퀴옥산 올리고머의 농도가 3중량%이하일 경우 1500Å이하의 두께를 갖는 다공성 실리콘 산화막이 형성되기 때문에 디바이스 적용시 기생 커패시턴스 감소에 따른 디바이스 속도의 효과를 기대할 수 없다. 또한, 실세스퀴옥산 올리고머의 농도가 20중량%를 초과할 경우 10000Å이상의 두께를 갖는 다공성 실리콘 산화막이 형성되기 때문에 막질 크랙이 유발 될 수 있다.
열 처리 온도에 따른 탄화수소가스의 생성도 평가
도 12는 스핀 온 글래스막 형성후 열 처리 온도에 따른 탄화수소가스의 생성도를 나타내는 그래프이다.
다공성 실리콘 산화막을 형성하기 위한 스핀 온 글래스막의 열 처리 온도에 따른 탄화수소가스의 생성도를 평가하기 위해 기판에 형성된 스핀 온 글래스막을 70도에서 150℃ 사이에서 1차 예비 베이킹하고, 약 150 에서 350℃ 사이에서 2차 예비 베이킹하여 다공성 실리콘 산화막을 형성하였다. 이와 동시에 상기 제1 및 제2 예비 베이킹 공정시 용매 및 기공 형성제가 열 분해되어 형성된 탄화수소 가스를 질량이온 분석하여 상기 탄화수소가스의 생성정도를 확인하였다. 상기 질량이온 분석은 Atmospheric Pressure Ionization Mass Spectrometer(APIMS)를 이용하여 분석하였다.
도 12를 참조하면, 탄화수소가스의 생성도 증가는 약 80℃의 온도와 약 250℃에서 확인할 수 있었다. 상기 약 80℃ 부분에서 생성되는 탄화수소가스는 스핀 온 글래스막에 포함된 용매가 휘발되어 생성된 것이며, 약 250℃ 부분에서 생성되는 탄화수소가스는 기공 형성제가 열 분해되어 생성된 것임을 알 수 있었다.
2차 예비 베이킹 온도변화에 따른 유전율 변화 평가
도 13은 예비 베이킹 온도변화에 따른 다공성 실리콘 산화막의 유전율 변화를 나타내는 그래프이다.
상술한 제1 예비 베이킹 공정이 수행된 스핀 온 글래스막에 상기 제2 예비 베이킹 온도를 200 에서 350℃까지 변화시키면서 열처리 공정을 각각 수행하였다. 이후 약 400℃에서 30분 동안 주 베이킹 공정을 더 수행하여 다공성 실리콘 산화막들을 형성한 후 상기 다공성 실리콘 산화막들의 유전율을 측정하였다. 그 결과가 도 12에 개시되어 있다.
도 13을 참조하면, 상기 스핀 온 글래스막의 제2 예비 베이킹 온도가 250℃ 미만일 경우 유전율이 2.3 이상을 갖는 다공성 실리콘 산화막이 형성되는 반면에 제2 예비 베이킹 온도가 250℃ 이상에서 수행할 경우 유전율이 2.2인 다공성 실리콘 산화막이 형성됨을 확인 확인할 수 있다.
다공성 실리콘 산화막들에 대한 식각량 평가
상기 식각량을 평가하기 위하여 아래의 제1, 제2 및 제3 다공성 실리콘 산화막들을 마련한다. 상기 제1 다공성 실리콘 산화막은 본 발명의 다공성 메틸-수소 실세스퀴옥산(P-MHSQ)막에 해당하고, 상기 제2 다공성 실리콘 산화막은 종래의 다공성 수소 실세스퀴옥산(P-HSQ)막에 해당하고, 제3 다공성 실리콘 산화막은 종래의 다공성 메틸 실세스퀴옥산(P-MSQ)막에 해당한다.
상기 제1 다공성 실리콘 산화막을 형성하기 위해 먼저, 상기 구조식 1의 실세스퀴옥산 올리고머 6중량%, 기공 형성제 6중량%, 첨가제 100pm 및 여분의 용매로 이루어진 제1 스핀 온 글래스 조성물을 베어(bare) 기판 상에 도포하여 제1 스핀 온 글래스막을 형성하였다. 상기 제1 스핀 온 글래스막이 형성된 기판을 약 80 내지 150℃의 온도에서 약 6분간 제1 예비 베이킹하고, 약 300℃의 온도에서 약 3분 동안 제2 예비 베이킹을 한 후 약 400℃의 온도에서 약 30분 동안 주 베이킹을 하였다. 이 때 제1 및 제2 예비 베이킹과 주 베이킹은 질소가스가 제공되는 분위기 하에서 실시하였다. 상기 베이킹 공정을 통하여 스핀 온 글래스막은 Si-H 결합과 Si-CH3 결합을 약 1: 1비율로 포함하는 다공성 메틸-수소 실세스퀴옥산막으로 형성되었다. 이때 형성된 다공성 메틸-수소 실세스퀴옥산(P-MHSQ)막은 2.25의 유전율을 갖고, 그 두께는 약 5000Å이었다.
여기서, 상기 기공 형성제는 폴리알킬렌 글리콜(poly alkylene Glycol)이고, 첨가제는 테트라 메틸 암모늄 하이드록시드(Tetra Methyl Ammonium Hydroxide)이며, 용매는 프로필렌 글리콜 디메틸 에테르를 사용하였다.
상기 제2 다공성 실리콘 산화막을 형성하기 위해 상기 구조식 2의 수소 실세스퀴옥산 단량체 6중량%, 기공 형성제 6중량% 및 여분의 용매로 이루어진 제2 스핀 온 글래스 조성물을 베어 기판 상에 도포하여 제2 스핀 온 글래스막을 형성하였다. 상기 제2 스핀 온 글래스막이 형성된 기판을 약 100 내지 300℃의 온도에서 약 10분 동안 예비 베이킹을 한 후 약 400℃의 온도에서, 약 30분 동안 주 베이킹을 하였다. 이 때 예비 베이킹과 주 베이킹은 약 질소, 산소, 수증기가 제공되는 분위기 하에서 실시하였다. 상기 베이킹 공정을 통하여 스핀 온 글래스막은 다공성 수소 실세스퀴옥산막으로 형성되었다. 이러한 방법으로 형성된 다공성 수소 실세스퀴옥산(P-HSQ)막은 약 2.5의 유전율을 갖고, 그 두께는 약 5000Å이었다.
상기 제3 다공성 실리콘 산화막은 상기 제2 다공성 실리콘 산화막의 형성방법과 동일한 방법으로 형성하되, 상기 구조식 2를 갖는 수소 실세스퀴옥산 단량체를 사용하는 대신에 상기 구조식 3을 갖는 메틸 실세스퀴옥산 단량체를 사용하였다. 이러한 방법으로 형성된 제3 다공성 실리콘 산화막인 다공성 메틸 실세스퀴옥산(P-MSQ)막은 약 2.3의 유전율을 갖고, 그 두께는 약 5000Å이었다.
이어서, 상기 제1, 제2 및 제3 다공성 실리콘 산화막들에 에싱 공정 및 스트립 공정을 각각을 수행하여 상기 제1, 제2 및 제3 다공성 실리콘 산화막들의 식각 량을 측정하였다. 이에 따른 결과가 도 10의 그래프에 개시되어 있다. 상기 각각의 에싱 공정은 약 280℃의 온도에서 산소 플라즈마를 이용하여 약 2분 동안 수행하였다. 상기 스트립 공정은 아민을 포함하는 유기 세정액(상품명;EKC245, 제조사:DuPont Electronic Technology, 국가: 미국)을 이용하여 약 20분 동안 수행하였다.
도 14는 에싱 공정 및 스트립 공정에 따른 다공성 실리콘 산화막들의 식각량을 나타내는 그래프이다.
도 14를 참조하면, 상기 제2 다공성 실리콘 산화막은 산소 플라즈마 에싱 공정에서 제1 및 제3 다공성 실리콘 산화막들 보다 현저하게 낮은 식각율을 보이는 반면에 상기 유기 세정액을 이용한 스트립 공정에서 상기 제1 및 제3 다공성 실리콘 산화막들 보다 높은 식각율을 보였다. 따라서, 상기 제2 다공성 실리콘 산화막은 포토레지스트 패턴을 제거하기 위한 스트립 공정에서 과 식각되는 문제점이 발생된다.
상기 제3 다공성 실리콘 산화막은 상기 유기 세정액을 이용한 스트립 공정에서 제1 및 제2 다공성 실리콘 산화막들보다 현저하게 낮은 식각율을 보이는 반면에 산소 플라즈마 에싱 공정에서 제1 및 제2 다공성 실리콘 산화막들 보다 현저하게 높은 식각율을 보였다. 따라서 상기 제3 다공성 실리콘 산화막은 포토레지스트 패턴을 제거하기 위한 에싱 공정에서 과 식각되는 문제점이 초래된다.
이에 반해, 상기 제1 다공성 실리콘 산화막은 산소 플라즈마 에싱 공정에서는 제3 다공성 실리콘 산화막 보다 낮은 식각율을 보이며, 상기 유기 세정액을 이 용한 스트립 공정에서는 상기 제2 다공성 실리콘 산화막보다 낮은 식각율을 보임을 알 수 있었다. 즉, 상기 제1 다공성 실리콘 산화막은 제2 다공성 실리콘 산화막의 에싱 내성과 제3 다공성 실리콘 산화막의 스트립 공정 내성을 모두 포함함을 알 수 있다.
따라서, 본 발명에 따른 제1 다공성 실리콘 산화막은 2.5 이하의 유전율을 갖는 동시에 포토레지스트 패턴을 제거하기 위한 에싱 및 스트립 공정에서 과도하게 식각되지 않는 특성을 갖는다.
다공성 실리콘 산화막들의 광흡수도 평가
상기 식각량 평가에서 적용된 제1 및 제2 다공성 실리콘 산화막들을 스트립 세정한 후 각각의 막들에 대하여 광 흡수도의 평가를 진행하였다. 그 결과가 도 15에 개시되어 있다. 상기 광흡수도는 FT-IR 방법으로 진행였다.
상기 스트립 공정은 아민을 포함하는 유기 세정액(상품명;EKC245, 제조사:DuPont Electronic Technology, 국가: 미국)을 이용하여 약 20분 동안 수행하였다. 여기서, 상기 제1 다공성 실리콘 산화막(P-MHSQ)막은 Si-O 결합, Si-H 결합 및 Si-CH3 결합을 포함하고, 상기 제2 다공성 실리콘 산화막(P-HSQ)막은 Si-O 결합 및 Si-H 결합을 포함한다.
도 15는 스트립 공정이 수행된 다공성 실리콘 산화막들의 광흡수도를 나타내는 FT-IR 그래프이다. 상기 FT-IR 그래프 파수(cm-1)에 따른 광흡수도(a.u.)를 나타 낸 그래프이다.
도 15를 참조하면, 상기 스트립 공정이 수행된 제2 다공성 실리콘 산화막에는 Si-O 결합, Si-OH 결합 및 H-OH 결합을 갖는 피크들이 관찰되었고, 상기 스트립 공정이 수행된 제1 다공성 실리콘 산화막에는 Si-O 결합, Si-OH 결합 및 H-OH 결합을 갖는 피크들이 관찰되었다.
즉, 상기 제2 다공성 실리콘 산화막 및 제1 다공성 실리콘 산화막은 스트립 공정후 약 2250cm-1부근의 Si-H 결합들 모두 없어지고 3000 내지 3700cm-1부근의 Si-OH 및 H-OH 결합들이 피크가 생성됨을 확인 할 수 있다. 상기 Si-OH 및 H-OH 결합들의 피크 생성은 상기 유기용매의 아민 성분이 상기 Si-H 결합을 끊어버림으로써 막내에 수분의 흡수(Water Apsorption)가 초래됨을 나타낸다.
그러나, 상기 제1 다공성 실리콘 산화막은 Si-H 피크들이 사라졌지만 막내에 Si-CH3 결합이 존재하기 때문에 상기 스트립 공정에서 제2 다공성 실리콘 산화막보다 적게 식각되는 특성을 갖는다.
제1 다공성 실리콘 산화막의 접합특성 평가 1
기판의 셀 영역과 주변영역에 형성된 알루미늄 금속배선들 상에 화학기상증착 공정을 수행하여 제1 실리콘 산화막을 형성하였다. 이어서, 상기 금속 배선을 덮는 제1 다공성 실리콘 산화막을 형성하였다. 이어서, 화학기상증착 공정을 수행하여 제2 실리콘 산화막을 형성하였다. 이에 따른 결과가 도 16 및 도 17에 개시되 어 있다. 상기 제1 다공성 실리콘 산화막은 상기 식각량 평가에 적용된 다공성 메틸-수소 실세스퀴옥산(P-MHSQ)막이다.
도 16은 기판의 셀 영역에서 제1 다공성 실리콘 산화막의 접합특성을 나타내는 SEM 사진이고, 도 17은 기판의 주변 영역에서 제1 다공성 실리콘 산화막의 접합 특성을 나타내는 SEM 사진이다.
도 16을 참조하면, 상기 제1 다공성 실리콘 산화막은 기판에 셀 영역에 존재하는 금속배선들의 측면 및 상면에 대하여 접합특성 높음을 알 수 있다. 즉, 금속배선의 측면에 형성된 제1 산화막에 대하여 접합특성이 높은 것을 알 수 있었다. 도 17을 참조하면, 제1 다공성 실리콘 산화막은 기판에 주변 영역에 존재하는 금속배선의 측면 및 상면에 대하여 접합특성이 높음을 알 수 있다. 특히, 금속배선의 상부에 존재하는 제2 산화막과 접합특성이 우수함을 확인할 수 있었다.
제2 다공성 실리콘 산화막의 접합특성 평가 2
기판의 셀 영역과 주변영역에 형성된 알루미늄 금속배선들 상에 화학기상증착 공정을 수행하여 제1 실리콘 산화막을 형성하였다. 이어서, 상기 금속 배선을 덮는 제2 다공성 실리콘 산화막을 형성하였다. 이어서, 화학기상증착 공정을 수행하여 제2 실리콘 산화막을 형성하였다. 이에 따른 결과가 도 18 및 도 19에 개시되어 있다. 상기 제2 다공성 실리콘 산화막은 상기 식각량 평가에 적용된 다공성 수소 실세스퀴옥산(P-HSQ)막이다.
도 18은 기판의 셀 영역에서 제2 다공성 실리콘 산화막의 접합특성을 나타내 는 SEM 사진이고, 도 19는 기판의 주변 영역에서 제2 다공성 실리콘 산화막의 접합 특성을 나타내는 SEM 사진이다.
도 18을 참조하면, 상기 제2 다공성 실리콘 산화막과 기판에 셀 영역에 존재하는 금속배선들의 측면 사이에 보이드(V)가 형성되어 있다. 도 19를 참조하면, 상기 제2 다공성 실리콘 산화막과 기판에 주변 영역에 존재하는 알루미늄 금속배선들의 측면 사이에 보이드(V)가 형성되어 있다. 따라서, 상기 제2 다공성 실리콘 산화막이 금속배선의 측면에 형성된 제1 산화막에 대하여 접합특성이 불량하다는 것을 확인할 수 있었다.
제3 다공성 실리콘 산화막의 접합특성 평가 3
기판의 셀 영역과 주변영역에 형성된 알루미늄 금속배선들 상에 화학기상증착 공정을 수행하여 제1 실리콘 산화막을 형성하였다. 이어서, 상기 금속 배선을 덮는 제3 다공성 실리콘 산화막을 형성하였다. 다공성 메틸 실세스퀴옥산(P-MSQ)막을 형성하였다. 이어서, 화학기상증착 공정을 수행하여 제2 실리콘 산화막을 형성하였다. 이에 따른 결과가 도 20에 개시되어 있다. 상기 제3 다공성 실리콘 산화막은 상기 식각량 평가에 적용된 다공성 메틸 실세스퀴옥산(P-MSQ)막이다.
도 20은 기판의 주변 영역에서 비교예 4에 따른 다공성 실리콘 산화막의 접합 특성을 나타내는 SEM 사진이다.
도 20을 참조하면, 제3 다공성 실리콘 산화막과 기판에 주변 영역에 존재하는 금속배선들의 측면 및 상면 사이에는 보이드(V)가 형성되어 있다. 따라서, 상기 제3 다공성 실리콘 산화막은 금속배선의 측면에 형성된 제1 산화막에 대하여 접합특성이 불량하고, 상기 금속배선의 상부에 형성된 제2 산화막과 접합특성이 불량하다는 것을 확인할 수 있었다.
본 발명에 따른 조성을 갖는 다공성 스핀 온 글래스 조성물은 실세스퀴옥산 올리고머를 포함하기 때문에 원하는 저 유전율을 갖는 다공성 실리콘 산화막을 형성할 수 있는 동시에 실질적으로 하부막 및 상부막에 대하여 접합 특성이 우수한 다공성 실리콘 산화막을 형성할 수 있다.
또한, 본 발명에 따른 다공성 실리콘 산화막은 Si-H 결합 및 S-CH3 결합을 약 1 : 0.8 내지 1.2 비율로 포함하고 있기 때문에 아민 계열의 식각용액을 이용한 식각 공정시 식각 손상이 감소되며, 산소 에싱 공정시 변형이 초래되지 않는다.
또한, 상기 다공성 실리콘 산화막은 제1 및 제2 예비 베이킹 공정과 주 베이킹 공정을 산소를 포함하지 않는 불활성 가스 분위기에서 수행하여 형성하였기 때문에 형성되는 막질의 급격한 수축이 발생되지 않아 하부 및 상부 막과의 접합 특성이 우수하다.
또한, 상기 다공성 실리콘 산호막은 평탄화 측면에서도 우수한 특성을 갖고, 열적으로 안정한 상태를 갖는다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (26)

  1. 하기 구조식 1을 갖고, 3 내지 20중량%의 실세스퀴옥산 올리고머;
    3 내지 20중량%의 기공 생성제; 및
    여분의 용매를 포함하는 다공성 스핀 온 글래스 조성물.
    [구조식 1]
    Figure 112005029905453-PAT00007
    (상기 구조식 1에서 Y1 및 Y2는 각각 독립적으로 가수분해가 가능한 알콕시기이고, R은 저급 알킬기이고, n 및 m 는 1 내지 9의 정수이다.)
  2. 제1항에 있어서, 상기 구조식 1에서 n 과 m은 1 : 0.4 내지 2.4의 비율을 만족하는 것을 특징으로 하는 다공성 스핀 온 글래스 조성물.
  3. 제1항에 있어서, 상기 알콕시기는 메톡사이드(methoxie), 에톡사이드(ethoxide), 이소프로폭사이드(iso-propoxide) 및 부톡사이드(butoxide)로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 다공성 스핀 온 글래스 조성물.
  4. 제1항에 있어서, 상기 알킬기는 메틸기, 에틸기, 프로판기, 부틸기로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 다공성 스핀 온 글래스 조성물.
  5. 제1항에 있어서, 상기 실세스퀴옥산 올리고머는 하기 구조식 2를 갖는 제1 단량체와 하기 구조식 3을 갖는 제2 단량체를 축합 반응하여 형성하는 것을 특징으로 하는 다공성 스핀 온 글래스 조성물.
    [구조식 2]
    Figure 112005029905453-PAT00008
    (상기 구조식 2에서 Y1, Y2, Y3은 각각 독립적으로 가수분해가 가능한 알콕시기이다.)
    [구조식 3]
    Figure 112005029905453-PAT00009
    (상기 구조식 3에서 Y1, Y2, Y3은 각각 독립적으로 가수분해가 가능한 알콕시기이고, R은 저급알킬기이다.)
  6. 제5항에 있어서, 상기 제1 단량체와 상기 제2 단량체는 1 : 0.4 내지 2.4 비 로 축합 반응하는 것을 특징으로 하는 다공성 스핀 온 글래스 조성물.
  7. 제5항에 있어서, 상기 구조식 2 및 상기 구조식 3의 Y1, Y2 및 Y3은 메톡사이드(methoxie), 에톡사이드(ethoxide), 이소프로폭사이드(iso-propoxide) 및 부톡사이드(butoxide)로 이루어진 군으로부터 선택된 어느 하나이고, 상기 R은 메틸기인 것을 특징으로 하는 다공성 스핀 온 글래스 조성물.
  8. 제1항에 있어서, 상기 기공 생성제는 폴리알킬렌 글리콜(Poly Alkylene Glycol), 폴리에틸렌 글리콜 디메틸(Poly Ethylene Glycol Di-Methyl) 또는 이들의 혼합물인 것을 특징으로 하는 다공성 스핀 온 글래스 조성물.
  9. 제6항에 있어서, 상기 기공 생성제는 100 내지 2000 분자량을 갖는 것을 특징으로 하는 다공성 스핀 온 글래스 조성물.
  10. 제1항에 있어서, 테트라 메틸 암모늄 하이드록시드(Tetra Methyl Ammonium Hydroxide), 테트라 부틸 암모늄 하이드록시드(Tetra Butyl Ammonium Hydroxide), 메틸 트리부틸 암모늄 하이드록시드(Methyl Tri Butyl Ammonium Hydroxide) 및 헥사데실 트리 메틸 암모늄 하이드록시드(Hexadecyl Tri Methyl Ammonium Hydroxide)로 이루어진 군으로부터 선택된 어느 하나의 첨가제를 10 내지 300ppm 더 포함하는
    것을 특징으로 하는 다공성 스핀 온 글래스 조성물.
  11. 제1항에 있어서, 상기 용매는 지방족 탄화수소 용매, 방향족 탄화수소 용매, 케톤계 용매, 에테르게 용매, 아세테이트계 용매, 알코올계 용매, 아미드계 용매로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 다공성 스핀 온 글래스 조성물.
  12. 제1항에 있어서, 상기 실세스퀴옥산 올리고머는 4 내지 12중량%, 상기 기공 생성제 4 내지 12중량% 및 여분의 용매를 포함하는 것을 특징으로 하는 다공성 스핀 온 글래스 조성물.
  13. 하기 구조식 1을 갖고, 실세스퀴옥산 올리고머를 형성하는 단계; 및
    상기 실세스퀴옥산 올리고머 3 내지 20중량%, 기공 생성제 3 내지 20중량% 및 용매 60 내지 94중량%를 혼합하는 단계를 포함하는 다공성 스핀 온 글래스 조성물의 제조방법.
    [구조식 1]
    Figure 112005029905453-PAT00010
    (상기 구조식 1에서 Y1 및 Y2는 각각 독립적으로 가수분해가 가능한 알콕시 기이고, R은 저급 알킬기이고, n 및 m 는 1 내지 9의 정수이다.)
  14. 제13항에 있어서, 상기 구조식 1에서 n 과 m은 1 : 0.4 내지 2.4의 비율을 만족하는 것을 특징으로 하는 다공성 스핀 온 글래스 조성물의 제조방법.
  15. 제13항에 있어서, 상기 실세스퀴옥산 올리고머는 하기 구조식 2를 갖는 제1 단량체와 하기 구조식 3을 갖는 제2 단량체를 1 : 0.4 내지 2.4의 비로 축합 반응시켜 형성하는 것을 특징으로 하는 다공성 스핀 온 글래스 조성물의 제조방법.
    [구조식 2]
    Figure 112005029905453-PAT00011
    (상기 구조식 2에서 Y1, Y2, Y3은 각각 독립적으로 가수분해가 가능한 알콕시기이다.)
    [구조식 3]
    Figure 112005029905453-PAT00012
    (상기 구조식 3에서 Y1, Y2, Y3은 각각 독립적으로 가수분해가 가능한 알콕시기이고, R은 저급 알킬기이다.)
  16. 기판 상에 하기 구조식 1을 갖고, 조성물 전체 중량에 대한 3 내지 20 중량%의 실세스퀴옥산 올리고머, 3 내지 20중량%의 기공 생성제 및 여분의 용매를 포함하는 다공성 스핀 온 글래스 조성물을 도포하여 스핀 온 글래스막을 형성하는 단계; 및
    상기 스핀 온 글래스막을 경화하여 다공성 실리콘 산화막을 형성하는 단계를 포함하는 다공성 실리콘 산화막 형성방법.
    [구조식 1]
    Figure 112005029905453-PAT00013
    (상기 구조식 1에서 Y1 및 Y2는 각각 독립적으로 가수분해가 가능한 알콕시기이고, R은 저급 알킬기이고, n 및 m 는 1 내지 9의 정수이다.)
  17. 제16항에 있어서, 상기 구조식 1에서 n 과 m은 1 : 0.4 내지 2.4의 비율을 만족하는 것을 특징으로 하는 다공성 실리콘 산화막 형성방법.
  18. 제16항에 있어서, 상기 알콕시기는 메톡사이드(methoxie), 에톡사이드(ethoxide), 이소프로폭사이드(iso-propoxide) 및 부톡사이드(butoxide)로 이루어진 군으로부터 선택된 어느 하나이고, 상기 알킬기는 메틸기, 에틸기, 프로판기, 부틸기로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 다공성 실 리콘 산화막 형성방법.
  19. 제16항에 있어서, 상기 기판 상에 화학기상증착 공정을 수행하여 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다공성 실리콘 산화막 형성방법.
  20. 제16항에 있어서, 상기 기판 상에 도전성 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다공성 실리콘 산화막 형성방법.
  21. 제16항에 있어서, 상기 다공성 스핀 온 글래스 조성물은
    4 내지 12 중량%의 상기 합성 실세스 퀴옥산 단량체;
    4 내지 12중량%의 상기 기공 생성제; 및
    상기 용매를 포함하는 것을 특징으로 하는 다공성 실리콘 산화막 형성방법.
  22. 제16항에 있어서, 상기 스핀 온 글래스막을 경화시키는 단계는
    상기 스핀 온 글래스막에 포함된 용매제거 및 기공 생성제를 열 분해시기 위해 상기 기판을 70 내지 350℃의 온도에서 예비 베이킹하는 단계; 및
    상기 예비 베이킹된 스핀 온 글래스막를 실리콘 산화막로 전환시키기 위해 상기 기판을 350 내지 550℃의 온도에서 주 베이킹하는 단계를 포함하는 것을 특징으로 하는 다공성 실리콘 산화막 형성방법.
  23. 제22항에 있어서, 상기 예비 베이킹은 불활성가스가 제공되는 분위기에서 3 내지 15분간 수행하는 것을 특징으로 하는 다공성 실리콘 산화막 형성방법.
  24. 제22항에 있어서, 상기 예비 베이킹하는 단계는,
    70 내지 150℃의 온도에서 상기 용매를 제거하기 위한 제1 예비 베이킹하는 단계; 및
    150 내지 350℃의 온도에서 상기 기공 생성제를 열 분해시키기 위한 제2 예비 베이킹하는 단계를 포함하는 것을 특징으로 하는 다공성 실리콘 산화막 형성방법.
  25. 제22항에 있어서, 상기 주 베이킹은 불활성 가스가 제공되는 분위기에서 10 내지 100분간 수행하는 것을 특징으로 하는 다공성 실리콘 산화막 형성방법.
  26. 제16항에 있어서, 상기 다공성 실리콘 산화막은 Si-H 결합 Si-R 결합을 1 : 0.4 내지 2.4의 비율로 포함하는 것을 특징으로 하는 다공성 실리콘 산화막 형성방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009044960A1 (en) * 2007-10-02 2009-04-09 Cheil Industries Inc. Gap-filling composition with excellent shelf life by end-capping
JP5621486B2 (ja) * 2009-10-06 2014-11-12 三菱化学株式会社 シリカ系多孔質体の製造方法
US9017933B2 (en) * 2010-03-29 2015-04-28 Tokyo Electron Limited Method for integrating low-k dielectrics
KR20180013520A (ko) * 2016-07-29 2018-02-07 에스케이하이닉스 주식회사 미세 갭필용 중합체 및 이를 이용한 반도체 소자의 제조 방법
KR102650216B1 (ko) 2018-03-09 2024-03-21 삼성전자주식회사 산화물층의 형성 방법 및 반도체 소자의 제조 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999003926A1 (fr) 1997-07-15 1999-01-28 Asahi Kasei Kogyo Kabushiki Kaisha Composition alcoxysilane/polymere organique destinee a la production de fines pellicules isolantes et procede d'utilisation
CN1171290C (zh) * 1998-06-05 2004-10-13 佐治亚技术研究公司 多孔性绝缘材料及其制备方法
US6662631B2 (en) * 1998-08-28 2003-12-16 Interuniversitair Microelektronica Centrum Method and apparatus for characterization of porous films
JP4368498B2 (ja) * 2000-05-16 2009-11-18 Ｎｅｃエレクトロニクス株式会社 半導体装置、半導体ウェーハおよびこれらの製造方法
JP2002261092A (ja) * 2001-02-27 2002-09-13 Nec Corp 半導体装置の製造方法
US6652975B2 (en) * 2001-03-02 2003-11-25 Lucent Technologies Inc. Adherent silicones
US6670285B2 (en) * 2001-03-14 2003-12-30 International Business Machines Corporation Nitrogen-containing polymers as porogens in the preparation of highly porous, low dielectric constant materials
KR100366639B1 (ko) * 2001-03-23 2003-01-06 삼성전자 주식회사 다공성 산화막 플러그에 의한 저저항 컨택 형성방법 및이를 이용한 반도체 장치의 형성방법
US6780499B2 (en) * 2001-05-03 2004-08-24 International Business Machines Corporation Ordered two-phase dielectric film, and semiconductor device containing the same
JP3924501B2 (ja) 2001-06-25 2007-06-06 Ｎｅｃエレクトロニクス株式会社 集積回路装置の製造方法
KR100488347B1 (ko) 2002-10-31 2005-05-10 삼성전자주식회사 실록산계 수지 및 이를 이용한 반도체 층간 절연막의형성방법
AU2003284465A1 (en) * 2002-11-27 2004-06-23 Tokyo Ohka Kogyo Co., Ltd. Semiconductor multilayer interconnection forming method
JP2004311532A (ja) 2003-04-02 2004-11-04 Semiconductor Leading Edge Technologies Inc 多孔質膜の形成方法
JP4465233B2 (ja) * 2003-06-30 2010-05-19 三星電子株式会社 多官能性環状シロキサン化合物、この化合物から製造されたシロキサン系重合体及びこの重合体を用いた絶縁膜の製造方法
KR100507967B1 (ko) 2003-07-01 2005-08-10 삼성전자주식회사 실록산계 수지 및 이를 이용한 반도체 층간 절연막
US7268432B2 (en) * 2003-10-10 2007-09-11 International Business Machines Corporation Interconnect structures with engineered dielectrics with nanocolumnar porosity
KR20050040275A (ko) * 2003-10-28 2005-05-03 삼성전자주식회사 절연막 형성용 조성물 및 이를 이용한 절연막 또는 절연막패턴의 형성방법
US8053159B2 (en) * 2003-11-18 2011-11-08 Honeywell International Inc. Antireflective coatings for via fill and photolithography applications and methods of preparation thereof
KR100572801B1 (ko) * 2003-12-23 2006-04-19 삼성코닝 주식회사 기계적 특성이 우수한 절연막 코팅 조성물
KR100632473B1 (ko) * 2004-08-03 2006-10-09 삼성전자주식회사 염기성 물질 확산 장벽막을 사용하는 미세 전자 소자의듀얼 다마신 배선의 제조 방법
KR100745986B1 (ko) * 2004-12-08 2007-08-06 삼성전자주식회사 다공 생성 물질을 포함하는 충전재를 사용하는 미세 전자소자의 듀얼 다마신 배선의 제조 방법

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