KR20060120491A - 반도체 회로, 디스플레이 장치, 및 그를 통한 전자 기기 - Google Patents

반도체 회로, 디스플레이 장치, 및 그를 통한 전자 기기 Download PDF

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KR20060120491A
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은 반도체 회로에 포함되는 보다 적은 수의 트랜지스터들, 레벨 시프터를 제공하지 않으며 시프트 레지스터로 정확하게 작동하는 반도체 회로를 제공하는 것이다. 상기 반도체 회로는 제 1 단자가 고 전위 전원에 접속되는 p-채널 트랜지스터, 제 1 단자가 저 전위 전원에 접속되는 n-채널 트랜지스터, 및 인버터 회로를 갖는 회로 그룹의 m (m은 임의의 양의 정수이며, m≥3) 스테이지를 포함한다. 클럭 신호는 (2n-1)번째 (n은 임의의 정수이며, m≥2n≥2) 스테이지에서 n-채널 트랜지스터의 게이트로 입력된다. 인버팅된 클럭 신호는 2n번째 (n은 임의의 정수이며, m≥2n≥2) 스테이지에서 n-채널 트랜지스터의 게이트로 입력된다.
반도체 회로, p-채널 트랜지스터, n-채널 트랜지스터, 시프트 레지스터, 클럭 신호

Description

반도체 회로, 디스플레이 장치, 및 그를 통한 전자 기기{Semiconductor circuit, display device, and electronic appliance therewith}
도 1은 실시 형태(1)의 구조를 도시하는 블록도.
도 2a 및 도 2b는 실시 형태(1)의 구조를 도시하는 회로도들.
도 3은 실시 형태(1)의 타이밍도.
도 4a 및 도 4b는 실시 형태(1)의 구조의 동작을 설명하는 도면들.
도 5a 및 도5b는 실시 형태(1)의 구조의 동작을 설명하는 도면들.
도 6은 실시 형태(2)의 구조를 도시하는 블록도.
도 7a 및 도 7b는 실시 형태(2)의 구조를 도시하는 회로도들.
도 8은 실시 형태(2)의 타이밍도.
도 9a 및 도 9b는 실시 형태(2)의 구조의 동작을 설명하는 도면들.
도 10a 및 도 10b는 실시 형태(2)의 구조의 동작을 설명하는 도면들.
도 11a 내지 도 11c는 실시예(1)의 구조를 도시하는 블록도들.
도 12a 내지 도 12c는 실시예(2)의 트랜지스터를 제조하는 단계들의 단면도들.
도 13a 내지 도 13c는 실시예(2)의 트랜지스터를 제조하는 단계들의 단면도들.
도 14a 및 도 14b는 실시예(2)의 트랜지스터를 제조하는 단계들의 단면도들.
도 15는 실시예(3)의 액정 모듈(liquid crystal module)의 단면도.
도 16은 실시예(3)의 액정 모듈의 투시도.
도 17a은 실시예(4)의 EL 모듈의 투시도이고, 도 17b는 실시예(4)의 EL 모듈을 도시하는 단면도.
도 18은 실시예(5)의 트랜지스터의 단면도.
도 19는 본 발명이 적용되는 전자 기기의 예를 도시하는 도면.
도 20은 본 발명이 적용되는 전자 기기의 예를 도시하는 도면.
도 21a 및 도 21b는 본 발명이 적용되는 전자 기기들의 예들을 도시하는 도면들.
도 22a 및 도 22b는 본 발명이 적용되는 전자 기기들의 예들을 도시하는 도면들.
도 23은 본 발명이 적용되는 전자 기기의 예를 도시하는 도면.
도 24a 내지 도 24E는 본 발명이 적용되는 전자 기기들의 예를 도시하는 도면들.
도 25는 종래 예의 구조를 도시하는 회로도.
도 26은 종래 예의 구조를 도시하는 회로도.
도 27은 종래 예의 구조의 타이밍도.
본 발명은 반도체 회로, 보다 자세하게는 트랜지스터를 포함하는 시프트 레지스터(shift register)에 관한 것이다. 더욱이, 본 발명은 반도체 회로를 포함하는 디스플레이 장치 및 디스플레이 장치를 포함하는 전자 기기에 관한 것이다.
본 명세서에서 언급되는 반도체 회로가 반도체 특징들을 사용하여 작동할 수 있는 총괄 회로들을 나타낸다는 것에 주의한다.
최근 수년 동안, 액정 디스플레이 장치(liquid crystal display device) 및 발광 디바이스(light emitting device)와 같은 디스플레이 장치들의 개발은 휴대용 장치들에 대한 요구에 따라 적극적으로 수행되어 왔다. 특히, 시프트 레지스터 회로 및 절연체(insulator) 위에 다결정 반도체(polycrystalline semiconductor)를 사용하여 형성되는 트랜지스터와 같은 것을 포함하는 (이하 내부 회로들로 언급되는) 픽셀 회로(pixel circuit) 및 구동기 회로들(driver circuits)을 형성하는 기술은 소형화(miniaturization) 및 전력 소비에서의 감소에 대단히 크게 기여하며, 이러한 기술은 적극적으로 개발중이다. 절연체 위에 형성되는 내부 회로들은 그 내부 회로들의 동작이 제어되도록 FPC와 같은 것을 통해 (이하 외부 회로들로 언급되는) 제어기 IC와 같은 것에 접속된다.
시프트 레지스터가 종래의 내부 회로의 일부로 구성되기 때문에, 클럭킹된 인버터들(clocked inverters)을 사용하는 시프트 레지스터들을 포함하는 시프트 레지스터 회로(shift register circuit)는 도 25 및 도 26 각각에 도시되어 있다. 도 25에 도시된 시프트 레지스터 회로는 시프트 레지스터들의 n(n은 3보다 크거나 같은 정수) 스테이지들을 포함한다. 시프트 레지스터들의 n 스테이지들 사이에서 4 스테이지들의 시프트 레지스터들이 여기에 도시되어 있다. 도 25에 있어서, 단일한 시프트 레지스터는 클럭 신호(clock signal; CK), 인버텅된 클럭 신호(inverted clock signal; CKb), 제 1 클럭킹된 인버터(CKINV1), 제 2 클럭킹된 인버터(CKINV2), 인버터(INV), 및 입력 신호(SP)를 포함한다. 추가로, 도 25에서 i번째(i는 n보다 작거나 같은 자연수) 스테이지는 SRi에 의해 표시된다.
도 26에 있어서, 도 25에 도시된 시프트 레지스터들 중 오직 2 스테이지들의 시프트 레지스터들(SR1, SR2)만이 트랜지스터들에 의해 표시된다. 제 1 스테이지에서 시프트 레지스터(SR1)에 있어서, 제 1 클럭킹된 인버터(CKINV1)는 p-채널 트랜지스터들(2501a, 2501b) 및 n-채널 트랜지스터들(2501c, 2501d)을 포함한다. 제 2 클럭킹된 인버터(CKINV2)는 p-채널 트랜지스터들(2502a, 2502b), 및 n-채널 트랜지스터들(2502c, 2502d)을 포함한다. 인버터(INV)는 p-채널 트랜지스터(2503a) 및 n-채널 트랜지스터(2503b)를 포함한다. 제 2 스테이지에서 시프트 레지스터(SR2)에 대한 상세한 기술은 본 명세서에 생략된다. 도 26에 도시된 바와 같이, 시프트 레지스터(SR2)에서 입력될 신호들(CK, CKb 등)이 인버팅된다.
도 27은 도 25 및 도 26에 도시된 구조들을 갖는 시프트 레지스터들을 구동하는 방법을 설명하는 타이밍도이다.
단순한 예를 제공하기 위해, 시프트 레지스터(내부 회로)의 전력 공급 전압은 10 V로 설정되고(고 전위 전원(Vdd)는 10 V로 설정되고, 저 전위 전원(Vss)는 0 V로 설정된다), 외부 회로로부터 입력되는 입력 신호, 클럭 신호(CK), 또는 인버팅 된 클럭 신호(CKb)와 같은 펄스 신호의 진폭 전압(amplitude voltage)은 3 V로 설정된다((또한 H 레벨, H 전위, 또는 H로 언급되는) 고 전위 레벨(high potential level), 및 (또한 L 레벨, L 전위, 또는 L로 언급되는) 저 전위 레벨(low potential level)은 0 V로 설정된다). 외부 회로의 일부로 구성되는 IC는 내부 회로보다 더 낮은 전력 공급 전위에서 동작된다.
제 1 클럭킹된 인버터(CKINV1)는 구체적으로 기술될 것이다. p-채널 트랜지스터(2501a)에 있어서, p-채널 트랜지스터(2501a)의 소스가 고 전위 전원(Vdd)의 10 V로 입력되고, p-채널의 트랜지스터(2501a)의 게이트가 클럭 펄스(clock pulse; CK) 또는 인버팅된 클럭 펄스(inverted clock pulse; CKB)의 H 전위인 3 V로 입력되는 경우, 즉 H 전위가 p-채널 트랜지스터를 턴 오프 하기 위해 p-채널 트랜지스터의 게이트로 입력되는 경우가 기술될 것이다. 이러한 경우에서, p-채널 트랜지스터(2501a)의 게이트 및 소스 사이에 전위 차는 7 V이다. p-채널 트랜지스터(2501a)의 문턱 전압의 절대값이 7 V보다 작은 경우, p-채널 트랜지스터(2501a)는 전도 상태(conductive state)가 소스 및 드레인 사이에서 이루어지도록 턴 온 된 상태로 있다. 그러므로, 통상적으로 턴 오프 된 상태에 있도록 요구되는 p-채널 트랜지스터가 턴 온 된 상태에 있기 때문에, 시프트 레지스터에서 출력은 통상적으로 수행되지 않으며(도 27에서 점선(2701) 참조), 그에 따라 오작동을 야기할 가능성이 매우 높다(특허 문서 1 참조).
추가로, 상기 이유로 인한 오작동을 방지하기 위해, 종래의 시프트 레지스터에서 클럭 펄스(CK) 또는 시작 펄스(statt pulse; SP)와 같은 펄스 신호의 진폭 전 압이 레벨 시프터(level shifter)를 통해 시프트 레지스터의 공급 전압을 제공하기에 거의 같게 증가된 후에, 펄스 신호가 입력된다. 예를 들어, 외부 회로의 약 3 V의 진폭을 갖는 신호를 사용함으로써 내부 회로를 정확하게 동작시키기 위해, 레벨 시프트 부분이 각각의 스테이지에서 배치되는 구조를 갖는 시프트 레지스터 회로가 존재한다(예로써, 특허 문서 2 참조).
[특허 문서 1]: 일본 특허 출원서 비공개 번호 2003-141893
[특허 문서 2]: 일본 특허 출원서 비공개 번호 2000-339985
트랜지스터의 문턱값이 사용될 기판들 및 제조 프로세스들에서 차이들로 인해 야기되는 게이트 절연막(gate insulating film)의 두께에 따른 변화들과 게이트의 길이 및 폭에 따른 변화들로 인해 가변적인 경우가 존재하고, 그에 따라 문턱값이 기대값들과 서로 다르다. 이러한 경우에 있어서, 작은 진폭을 갖는 신호가 "1" 및 "0"의 2개 논리 레벨들을 사용하여 디지털 회로에서 사용될 때, 그 디지털 회로는 문턱값에서 변화들의 악영향들로 인해 때때로 정확하게 동작되지 않는다.
능동 매트릭스 디스플레이 장치(active matrix display device)에 있어서, 트랜지스터들의 수는 픽셀부의 행들 및 열들에서의 증가들에 따라 상기 기술된 시프트 레지스터 회로에서 증가된다. 그러므로, 트랜지스터들의 수에서 증가에 따른 변화들에 기인하여 이득이 감소되는 문제점이 존재한다.
본 발명의 목적은 트랜지스터들의 특징들에 따른 변화들의 악영향을 감소시키는 동시에, 시프트 레지스터로 정확하게 작동하는 반도체 회로를 제공하는 것이 다. 상기 언급된 문제점들과 관련하여, 본 발명은 트랜지스터들의 수를 증가시키지 않으며 시프트 레지스터로서 바람직하게 작동하는 작은 진폭 신호를 사용하는 반도체 회로를 제공한다.
추가로, 레벨 시프터들이 내부 회로에 배치될 때, 주파수 특징들 등을 감소시키는 문제점들은 구동기 회로의 점유 영역과 지연되거나 흐릿한 파형에서의 증가로 인해 야기된다.
따라서, 상기 범위와 관련하여, 본 발명의 또 다른 목적은 하우징(housing)의 소형화, 제조 비용에서의 감소, 및 전력 소비에서의 감소를 실현하는 것이다. 더욱이, 본 발명의 또 다른 목적은 클럭 신호의 지연되거나 흐릿한 파형의 문제점과 내부 회로에서 제공된 전원 라인의 전압 강하의 문제점을 해결하기 위해, 내부 회로에 레벨 시프터를 제공하지 않으며 시프트 레지스터로 바람직하게 작동할 수 있는 반도체 회로를 제공하여, 내부 회로의 구동기 회로의 점유 영역을 감소시키고, 전력 소비, 및 고주파 동작(high frequency operation)을 감소시키는 것이다.
본 발명의 한 양태에서, 반도체 회로는 인버터 회로 및 회로 그룹의 m(m은 임의의 양의 정수이며, m≥3) 스테이지를 갖는다. 상기 회로 그룹은; 고 전위 전원에 접속되는 제 1 단자를 갖는 p-채널 트랜지스터; 상기 p-채널 트랜지스터의 게이트에 접속되는 게이트 및 상기 p-채널 트랜지스터의 제 2 단자에 접속되는 제 1 단자를 갖는 제 1 n-채널 트랜지스터; 및 상기 제 1 n-채널 트랜지스터의 제 2 단자에 접속되는 제 1 단자 및 저 전위 전원에 접속되는 제 2 단자를 갖는 제 2 n-채널 트랜지스터를 포함한다. 인버터 회로의 입력 단자는 상기 p-채널 트랜지스터의 제 2 단자 및 상기 제 1 n-채널 트랜지스터의 제 1 단자에 접속된다. 클럭 신호는 (2n-1)번째 (n은 임의의 정수이며, m≥2n≥2) 스테이지에서 제 2 n-채널 트랜지스터의 게이트로 입력된다. 인버팅된 클럭 신호는 2n번째 스테이지에서 제 2 n-채널 트랜지스터의 게이트로 입력된다.
본 발명의 또 다른 양태에 따라, 반도체 회로는 인버터 회로 및 회로 그룹의 m(m은 임의의 양의 정수이며, m≥3) 스테이지를 갖는다. 상기 회로 그룹은: 고 전위 전원에 접속되는 제 1 단자를 갖는 p-채널 트랜지스터; 상기 p-채널 트랜지스터의 게이트에 접속되는 게이트 및 상기 p-채널 트랜지스터의 제 2 단자에 접속되는 제 1 단자를 갖는 제 1 n-채널 트랜지스터; 및 상기 제 1 n-채널 트랜지스터의 제 2 단자에 접속되는 제 1 단자 및 저 전위 전원에 접속되는 제 2 단자를 갖는 제 2 n-채널 트랜지스터를 포함한다. 상기 인버터 회로의 입력 단자는 상기 p-채널 트랜지스터의 제 2 단자 및 상기 제 1 n-채널 트랜지스터의 제 1 단자에 접속된다. 클럭 신호는 (2n-1)번째 (n은 임의의 정수이며, m≥2n≥2) 스테이지에서 제 2 n-채널 트랜지스터의 게이트로 입력된다. 인버팅된 클럭 신호는 2n번째 스테이지에서 제 2 n-채널 트랜지스터의 게이트로 입력된다. 각각의 클럭 신호 및 인버팅된 클럭 신호의 고 전위 레벨은 고 전위 전원의 전위과 같고, 저 전위 레벨은 저 전위 전원의 전위보다 더 높다.
또한, 본 발명의 반도체 회로는 상기 회로 그룹 및 인버터 회로 사이에서 전위를 유지하기 위한 수단을 가질 수 있다.
게다가, 본 발명의 반도체 회로는 p-채널 트랜지스터의 게이트 및 제 1 n-채 널 트랜지스터의 게이트가 접속되고, p-채널 트랜지스터의 제 2 단자 및 제 1 n-채널 트랜지스터의 제 1 단자가 접속되는 NAND 회로를 가질 수 있다.
본 발명의 다른 양태에 따라, 반도체 회로는 제 2 회로 그룹 및 제 1 회로 그룹의 m(m은 임의의 양의 정수이며, m≥3) 스테이지를 갖는다. 상기 제 1 회로 그룹은: 고 전위 전원에 접속되는 제 1 단자를 갖는 제 1 p-채널 트랜지스터; 상기 p-채널 트랜지스터의 게이트에 접속되는 게이트 및 상기 제 1 p-채널 트랜지스터의 제 2 단자에 접속되는 제 1 단자를 갖는 제 1 n-채널 트랜지스터; 및 상기 제 1 n-채널 트랜지스터의 제 2 단자에 접속되는 제 1 단자 및 저 전위 전원에 접속되는 제 2 단자를 갖는 제 2 n-채널 트랜지스터를 포함한다. 상기 제 2 회로 그룹은: 고 전위 전원에 접속되는 제 1 단자를 갖는 제 2 p-채널 트랜지스터; 상기 제 1 p-채널 트랜지스터의 제 2 단자, 상기 제 1 n-채널 트랜지스터의 제 1 단자, 및 상기 제 2 p-채널 트랜지스터의 게이트에 접속되는 게이트와 상기 제 2 p-채널 트랜지스터의 제 2 단자에 접속되는 제 1 단자를 갖는 제 3 n-채널 트랜지스터; 및 상기 제 3 n-채널 트랜지스터의 제 2 단자에 접속되는 제 1 단자 및 저 전위 전원에 접속되는 제 2 단자를 갖는 제 4 n-채널 트랜지스터를 포함한다. 클럭 신호는 (2n-1)번째 (n은 임의의 정수이며, m≥2n≥2) 스테이지에서 제 4 n-채널 트랜지스터의 게이트 및 제 2 n-채널 트랜지스터의 게이트로 입력된다. 인버팅된 클럭 신호는 2n번째 스테이지에서 제 4 n-채널 트랜지스터의 게이트 및 제 2 n-채널 트랜지스터의 게이트로 입력된다.
본 발명의 다른 양태에 따라, 반도체 회로는 제 2 회로 그룹 및 제 1 회로 그룹의 m(m은 임의의 양의 정수이며, m≥3) 스테이지를 갖는다. 상기 제 1 회로 그룹은: 고 전위 전원에 접속되는 제 1 단자를 갖는 제 1 p-채널 트랜지스터; 상기 제 1 p-채널 트랜지스터의 게이트에 접속되는 게이트 및 상기 제 1 p-채널 트랜지스터의 제 2 단자에 접속되는 제 1 단자를 갖는 제 1 n-채널 트랜지스터; 및 상기 제 1 n-채널 트랜지스터의 제 2 단자에 접속되는 제 1 단자 및 저 전위 전원에 접속되는 제 2 단자를 갖는 제 2 n-채널 트랜지스터를 포함한다. 상기 제 2 회로는: 고 전위 전원에 접속되는 제 1 단자를 갖는 제 2 p-채널 트랜지스터; 상기 제 1 p-채널 트랜지스터의 제 2 단자, 상기 제 1 n-채널 트랜지스터의 제 1 단자, 및 상기 제 2 p-채널 트랜지스터의 게이트에 접속되는 게이트와, 상기 제 2 p-채널 트랜지스터의 제 2 단자에 접속되는 제 1 단자를 갖는 제 3 n-채널 트랜지스터; 및 상기 제 3 n-채널 트랜지스터의 제 2 단자에 접속되는 제 1 단자 및 저 전위 전원에 접속되는 제 2 단자를 갖는 제 4 n-채널 트랜지스터를 포함한다. 클럭 신호는 (2n-1)번째 (n은 임의의 정수이며, m≥2n≥2) 스테이지에서 게 4 n-채널 트랜지스터의 게이트 및 제 2 n-채널 트랜지스터의 게이트로 입력된다. 인버팅된 클럭 신호는 2n번째 스테이지에서 제 4 n-채널 트랜지스터의 게이트 및 제 2 n-채널 트랜지스터의 게이트로 입력된다. 각각의 클럭 신호 및 인버팅된 클럭 신호의 고 전위 레벨은 고 전위 전원의 전위와 같고, 각각의 클럭 신호 및 인버팅된 클럭 신호의 저 전위 레벨은 저 전위 전원의 전위보다 더 높다.
본 발명의 반도체 회로는 상기 제 1 회로 그룹 및 제 2 회로 그룹 사이에서 전위를 유지하기 위한 수단을 가질 수 있다.
더욱이, 본 발명의 반도체 회로는 p-채널 트랜지스터의 게이트 및 제 1 n-채널 트랜지스터의 게이트가 접속되고, 제 2 p-채널 트랜지스터의 제 2 단자 및 제 3 n-채널 트랜지스터의 제 1 단자가 접속되는 NOR 회로를 가질 수 있다.
본 발명의 반도체 회로에서, n-채널 트랜지스터들 및 p-채널 트랜지스터들은 글래스 기판 위에 형성되는 박막 트랜지스터들(thin film transistors)을 사용하여 형성될 수 있다.
본 발명의 반도체 회로에서, n-채널 트랜지스터들 및 p-채널 트랜지스터들은 단일 결정 기판(single crystalline substrate) 위에 형성될 수 있다.
본 발명의 반도체 회로를 포함하는 디스플레이 장치는 액정 소자(liquid crystal element) 또는 EL 소자(EL element)를 사용할 수 있다.
추가로, 본 발명의 반도체 회로를 포함하는 디스플레이 장치를 사용하는 전자 기기는 텔레비전 수신기, 비디오 카메라 또는 디지털 카메라와 같은 카메라, 고글형 디스플레이(goggle type display), 네비게이션 시스템(navigation system), 오디오 재생 디바이스, 컴퓨터, 게임 머신, 모바일 컴퓨터, 모바일 폰, 휴대용 게임 머신, 전자 서적, 및 이미지 재생 디바이스일 수 있다.
본 발명에 따라, 본 발명의 반도체 회로를 포함하는 시프트 레지스터 회로는 시프트 레지스터 회로를 구동시키는 고 전위 전원 및 저 전위 전원 사이에 전위 차보다 더 작은 진폭을 갖는 클럭 신호를 통해서도 정확하게 동작되므로, 고주파 동작이 실현될 수 있다.
본 발명에 따라, 본 발명의 반도체 회로를 포함하는 시프트 레지스터 회로의 전력 소비는 고 전위 전원 및 저 전위 전원 사이에 전류가 흐르는 것을 방지하는 동안 감소될 수 있다.
본 발명에 따라, 본 발명의 반도체 회로를 포함하는 시프트 레지스터 회로에 대해 요구되는 트랜지스터들의 수는 종래의 시프트 레지스터 회로와 비교하여 감소될 수 있으므로, 높은 수율(high yield)이 제공될 수 있다.
본 발명에 따라, 본 발명의 반도체 장치를 포함하는 시프트 레지스터 회로는 기판 위에 시프트 레지스터 회로의 점유 영역이 감소될 수 있도록 레벨 시프트부를 제공하지 않고 동작될 수 있다.
추가로, 시프트 레지스터 회로로 작동하는 본 발명의 반도체 회로를 사용하는 디스플레이 장치에 있어서, 반도체 회로는 진폭이 시프트 레지스터를 구동하는 고 전위 전원 및 저 전위 전원 사이에 전위 차보다 더 작은 클럭 신호를 통해서도 시프트 레지스터 회로로 적절히 작동한다. 그러므로, 고주파 동작을 실현할 수 있는 반도체 회로를 포함하는 디스플레이 장치를 제공하는 것이 가능하다.
추가로, 시프트 레지스터 회로로 작동하는 본 발명의 반도체 회로를 사용하는 디스플레이 장치에 있어서, 전력 소비는 고 전위 전원 및 저 전위 전원 사이에 전류가 흐르는 것을 방지하는 동안 감소될 수 있다.
추가로, 반도체 회로가 종래의 시프트 레지스터 회로보다 더 적은 수의 트랜지스터들을 요구하기 때문에 높은 수율이 획득될 수 있는, 시프트 레지스터 회로로서 작동하는 본 발명의 반도체 장치를 사용하는 디스플레이 장치를 제공하는 것이 가능하다.
추가로, 기판 위에 시프트 레지스터로 작동하는 반도체 회로의 점유 영역(occupation area)이 감소될 수 있도록 레벨 시프트 부를 제공하지 않으며 반도체 회로가 동작될 수 있는 시프트 레지스터 회로로서 작동하는 본 발명의 반도체 회로를 사용하는 추가적인 소형화된 디스플레이 장치를 제공하는 것이 가능하다.
더욱이, 고주파수 동작이 실현될 수 있도록 고 전위 전원 및 저 전위 전원 사이에 전위 차보다 더 작은 진폭을 갖는 클럭 신호를 사용할 때, 반도체 회로가 시프트 레지스터 회로로서 소비자에게 정확하게 작동하는 시프트 레지스터 회로로서 작동하는 본 발명의 반도체 회로를 포함하는 전자 기기를 제공하는 것이 가능하다.
고 전위 전원 및 저 전위 전원 사이에 전류가 흐르는 것을 방지하는 동안 전력 소비가 감소될 수 있는 시프트 레지스터 회로로 사용자에 대해 작동하는 본 발명의 반도체 회로를 포함하는 전자 기기를 제공하는 것이 가능하다.
시프트 레지스터 회로로 작동하는 본 발명의 반도체 회로를 포함하는 전자 기기에 있어서, 반도체 회로는 종래의 시프트 레지스터 회로보다 더 적은 수의 트랜지스터들을 요구하여 소비자에게 높은 수율과 함께 덜 비싼 제품을 제공한다.
게다가, 시프트 레지스터 회로로 작동하는 본 발명의 반도체 회로를 포함하는 전자 기기에 있어서, 기판 위에서 시프트 레지스터로 작동하는 반도체 회로의 점유 영역이 감소될 수 있도록 레벨 시프트 부를 제공하지 않으며 동작될 수 있다. 그러므로, 디스플레이 부분의 레이아웃 영역에서의 감소는 전자 기기의 무게에서 소형화 및 감소를 실현하도록 구현될 수 있다.
실시 형태
본 발명의 실시 형태들은 첨부된 도면들과 함께 이하 기술될 것이다. 본 발명은 많은 서로 다른 형태들로 구현될 수 있다. 당업자들은 본 명세서에 개시된 실시 형태들 및 세부 사항들이 본 발명의 범위 및 목적으로부터 벗어나지 않으며 다양한 방식들로 수정될 수 있다는 것을 쉽게 이해할 것이다. 본 발명은 이하 제시될 실시 형태들의 기술에 제한되는 것으로 해석되지 않아야 한다. 추가로, 유사한 기능들을 갖는 부분들과 동일한 부분들은 동일한 참조 번호들로 표시되며, 그의 설명들이 생략될 것이다.
도 1은 본 발명의 시프트 레지스터로 작동하는 반도체 회로를 도시하는 일 실시 형태이다. 도 1에서, (2n-1)번째(n은 임의의 정수이며, m≥2n≥2, 여기서 m은 시프트 레지스터에 제공되는 스테이지들의 전체 수이다) 스테이지에서 레지스터(제 1 레지스터)(101)와 2n번째 스테이지에서 레지스터(제 2 레지스터)(102)가 도시되어 있다. 레지스터(101)는 제 1 회로 그룹(103) 및 제 2 회로 그룹(104)을 포함한다. 레지스터(102)는 제 1 회로 그룹(105) 및 제 2 회로 그룹(106)을 포함한다. (2n-1)번째 스테이지에서의 레지스터(101)에 있어서, 클럭 신호는 제 1 회로 그룹(103)으로 입력된다. 추가로, 2n번째 스테이지에서의 레지스터(102)에 있어서, 인버팅된 클럭 신호(CKb)는 제 1 회로 그룹(105)으로 입력된다. 추가로, (2n-1)번째 스테이지에서 레지스터(101)로 신호를 입력하는 노드(A), (2n-1)번째 스테이지에서 시프트 레지스터(101)의 제 1 회로 그룹 및 제 2 회로 그룹 사이에 제공되는 노드(B), 2n번째 스테이지에서 레지스터(102)로 신호를 입력하는 노드(C),및 2n번째 스테이지에서 레지스터(102)의 제 1 회로 그룹 및 제 2 회로 그룹 사이에 제공되는 노드(D)에 있어서, 노드(C) 및 노드(D)에 접속되는 NAND 회로(2)(NAND2)가 노드(C) 및 노드(D)의 인버팅된 AND를 획득하도록 제공되는 반면에, 노드(A) 및 노드(B)에 접속되는 NAND 회로(1)(NAND1)는 노드(A) 및 노드(B)의 인버팅된 AND를 획득하도록 제공된다. 당연히, 다른 논리 요소가 출력될 바람직한 신호에 따라 다른 노드에 접속되도록 임의로 배치될 수 있다.
추가로, 이러한 실시 형태의 본 발명의 시프트 레지스터로 작동하는 반도체 회로의 특정 회로 구조가 도 2a에 도시되어 있다. 도 2a에 있어서, 제 1 레지스터(101)의 일부를 구성하는 제 1 회로 그룹(103)과 같이, p-채널 트랜지스터(201), 제 1 n-채널 트랜지스터(202), 및 제 2 n-채널 트랜지스터(203)가 제공된다. 제 1 레지스터(101)의 일부를 구성하는 제 2 회로 그룹(104)과 같이, 인버터 회로가 제공되며, 여기서 p-채널 트랜지스터(204) 및 n-채널 트랜지스터(205)가 제공된다. 제 2 레지스터에 있어서, 동일한 구조를 갖는 복수의 트랜지스터들이 제공된다.
도 2a에 있어서, p-채널 트랜지스터(201)의 제 1 단자는 고 전위 전원(Vdd)에 접속되고, p-채널 트랜지스터(201)의 제 2 단자는 제 1 n-채널 트랜지스터(202)의 제 1 단자에 접속되고, 제 1 n-채널 트랜지스터(202)의 제 2 단자는 제 2 n-채널 트랜지스터(203)의 제 1 단자에 접속되며, 제 2 n-채널 트랜지스터(203)의 제 2 단자는 저 전위 전원(Vss 또는 GND)에 접속된다. 추가로, p-채널 트랜지스터(201)의 제 2 단자 및 제 1 n-채널 트랜지스터(202)의 제 1 단자는 인버터 회로의 입력 단자에 접속된다. 추가로, 입력 신호(SP)는 p-채널 트랜지스터(201)의 게이트 및 제 1 n-채널 트랜지스터의 게이트로 입력되며, 출력 신호는 인버터 회로의 출력 단자로부터 출력된다.
추가로, 도 2a는 홀드 커패시터(hold capacitor; 211)가 제 1 회로 그룹 및 제 2 회로 그룹 사이에 제공되는 구조를 도시하지만; 그 홀드 커패시터가 반드시 제공될 필요는 없다. 상기 홀드 커패시터가 제공되지 않는 경우에, 각각의 트랜지스터의 기생 커패시턴스(parasitic capacitance)가 사용될 수 있다. 추가로, 전위를 유지할 수 있는 회로는 커패시터에 제한되지 않으며 접속될 수 있다.
추가로, 본 발명에 있어서 단일 트랜지스터에 포함되고, 소스 및 드레인으로 작동하는 2개 전극들은 그 2개 전극들 중 어느 것이 이러한 전극들 사이에서 생성되는 전위 차에 의존하여 소스 또는 드레인으로 작동할지의 여부에 따라 결정된다. 따라서, 어느 쪽의 전극이 소스 또는 드레인으로 작동할 것인지 규정하기 어렵다. 그러므로, 본 명세서에서 소스 및 드레인으로 작동하는 상기 2개 전극들은 제 1 단자 및 제 2 단자에 의해 표시된다.
도 2a에 있어서, 클럭 신호(CK)는 (2n-1)번째(n은 임의의 정수이며, m≥2) 스테이지에서 제공되는 제 1 레지스터(101)의 제 2 n-채널 트랜지스터(203)의 게이트로 입력된다. 추가로, 인버팅된 클럭 신호(CKb)는 2n번째(n은 임의의 정수이며, m≥2n≥2) 단계에서 제공되는 제 2 레지스터(102)의 제 2 n-채널 트랜지스터(203)의 게이트로 입력된다.
이러한 실시 형태에 있어서, 입력될 클럭 신호(또는 인버팅된 클럭 신호)의 (또한 H 레벨, H 전위, 또는 H로 언급되는) 고 전위 레벨이 고 전위 전원의 전위보다 더 낮게 설정되고, 그의 (또한 L 레벨, L 전위, L로 언급되는) 저 전위 레벨이 저 전위 전원의 전위와 같게 설정될 때조차, 반도체 회로는 문제없이 시프트 레지스터로 작동한다. 그러므로, 클럭 신호의 진폭이 감소될 수 있고, 전력 소비 감소를 가능하게 한다.
다음으로, 도 2b에 도시된 각각의 노드는 이러한 실시 형태에서 시프트 레지스터로 작동하는 본 발명의 반도체 회로의 타이밍도를 설명하기 위해 기술될 것이다. 도 2b에 있어서, 제 1 레지스터(101)에서 p-채널 트랜지스터(201)의 게이트 및 제 1 n-채널 트랜지스터(202)의 게이트에 대응하는 노드가 S0로 표시된다. 추가로, 제 1 레지스터(101)에서 p-채널 트랜지스터(201)의 제 2 단자 및 제 1 n-채널 트랜지스터(202)의 제 1 단자, 또는 인버터 회로의 입력 단자에 대응하는 노드가 S0b로 표시된다. 추가로, 제 1 레지스터(101)의 인버터 회로의 출력 단자, 또는 제 2 레지스터(102)의 제 1 n-채널 트랜지스터(202)의 게이트 및 p-채널 트랜지스터(201)의 게이트에 대응하는 노드가 S1로 표시된다. 추가로, 제 2 레지스터(102)에서 p-채널 트랜지스터(201)의 제 2 단자 및 제 1 n-채널 트랜지스터(202)의 제 1 단자, 또는 인버터 회로의 입력 단자가 S1b로 표시된다. 제 2 레지스터(102)의 인버터 회로의 출력 단자에 대응하는 노드가 S2로 표시된다. 추가로, NAND1의 출력 단자의 노드가 NA1로 표시되며, NAND2의 출력 단자의 노드가 NA2로 표시된다.
다음으로, 이러한 실시 형태의 도 2a에 도시된 반도체 회로의 타이밍도가 도 3에 도시되어 있다. 도 2b에 도시된 각각의 노드들(S0, S0b, S1, S1b, S2)의 전위, 클럭 신호, 인버팅된 클럭 신호가 여기에 도시되어 있다. 도 3에 도시된 바와 같이, 입력 신호(SP)의 펄스를 입력하는 기간 전후에 클럭 신호의 1/2 사이클로 분할된 섹션들은 T0, T1, T2, 및 T3로 각각 표시된다.
도 3에 도시된 타이밍도에서 기간들(T0, T1, T2, T3) 동안 제 1 레지스터(101)에 있어서 각각의 트랜지스터의 턴 온 및 턴 오프는 도 4a 및 도 4b와, 도 5a 및 도5b에서 보다 상세히 기술될 것이다.
단순한 예를 제공하기 위해, 시프트 레지스터로 작동하는 반도체 회로(내부 회로)의 전력 공급 전압은 10 V로 설정되고(고 전위 전원(Vdd)는 10 V로 설정되고, 저 전위 전원(Vss)는 0 V로 설정된다), 클럭 신호(CK)와 같은 펄스 신호의 진폭 전압의 H 레벨, 인버팅된 클럭 신호(CKb), 또는 제어기 IC와 같은 외부 회로로부터 입력되는 입력 신호는 3 V로 설정되며, 진폭 전압의 L 레벨은 0 V로 설정된다. 외부 회로의 일부를 구성하는 IC는 내부 회로보다 더 낮은 전력 공급 전위에서 동작된다.
우선적으로, 도 4a에서 기간(T0) 동안, 클럭 신호(CK)가 H 레벨에 있고, 노드(S0)는 또한 H 레벨에 있기 때문에, p-채널 트랜지스터(201)는 (이하 턴 오프로 언급되는) 비 전도 상태가 된다. 제 1 n-채널 트랜지스터(202) 및 제 2 n-채널 트랜지스터(203)는 (이하 턴 온으로 언급되는) 전도 상태가 되고, 그러므로 노드(S0b)는 L 레벨이 된다. 이러한 경우에 있어서, 노드(S1)가 H 레벨을 출력하도록 n-채널 트랜지스터(205)가 턴 오프되는 반면에, p-채널 트랜지스터(204)는 턴 온된다.
다음으로, 도 4b에서 기간(T1) 동안, 클럭 신호(CK)는 L 레벨이 되고, 노드(S0)는 L 레벨이 된다. 이러한 경우에 있어서, p-채널 트랜지스터(201)가 턴 온된다. 제 1 n-채널 트랜지스터(202) 및 제 2 n-채널 트랜지스터(203)가 턴 오프되기 때문에, 노드(S0b)는 H 레벨이 된다. 이러한 경우에 있어서, 인버터 회로에서 노드(S1)가 H 레벨을 출력하도록 n-채널 트랜지스터(205)가 턴 온되는 반면에, p-채널 트랜지스터(204)는 턴 오프된다.
다음으로, 도 5a에서 기간(T2) 동안, 클럭 신호(CK)는 H 레벨이 되고, 노드(S0)는 L 레벨이 된다. 이러한 경우에 있어서, p-채널 트랜지스터(201)가 턴 온된다. 제 2 n-채널 트랜지스터(203)가 턴 온되는 반면에, 제 1 n-채널 트랜지스터(202)가 턴 오프되기 때문에, 노드(S0b)는 H 레벨이 된다. 이러한 경우에 있어서, 인버터 회로에서 n-채널 트랜지스터(205)가 턴 온되는 반면에, p-채널 트랜지스터(204)가 턴 오프되기 때문에, 노드(S1)는 H 레벨을 출력한다.
다음으로, 도 5b에서 기간(T3) 동안, 클럭 신호(CK)는 L 레벨이 되고, 노드(S0)는 H 레벨이 되어, p-채널 트랜지스터(201)가 턴 오프된다. 제 2 n-채널 트랜지스터가 턴 오프되는 반면에 제 1 n-채널 트랜지스터(202)가 턴 온되기 때문에, 노드(S0b)는 전기적으로 플로팅 상태(floating state)에 있다. 이러한 경우에 있어서, 기간(T3) 이전의 기간(T2) 동안 노드(S0b)의 전위인 H 레벨에서의 전위는 노드(S0b)에서 유지된다. 이러한 경우에 있어서, 인버터 회로에서 p-채널 트랜지스터(204)가 턴 오프되고 n-채널 트랜지스터(205)가 턴 온되어, 노드(S1)는 H 레벨을 출력한다.
제 2 레지스터(102)에 있어서, 동작이 상기 기술된 제 1 레지스터(101)에서의 노드(S1)의 전위 및 인버팅된 클럭 신호(CKb)에 의해 결정된다는 것에 주의한다. 제 2 레지스터(102)에서 각각의 트랜지스터의 동작과 관련하여, 클럭 신호 및 인버팅된 클럭 신호가 인버팅되며, 즉 H 레벨 및 L 레벨이 인버팅된다. 그러므로, 제 2 레지스터(102)의 각각의 트랜지스터의 동작은 어느 기간들(T0 내지 T3)에서도 제 1 레지스터(101)의 각각의 트랜지스터의 동작과 동일하고, 여기서 더 자세히 설명되지 않을 것이다.
추가로, 각각의 트랜지스터는 그것이 본 발명과 동일한 동작을 수행하는 회로 구조를 갖는 한 어떠한 극성(polarity)도 가질 수 있다. 예를 들어, 각각의 트랜지스터의 극성을 인버팅하기 위해, 각각의 트랜지스터에 입력될 신호가 인버팅될 수 있다. 그러므로, 본 발명은 각각의 트랜지스터의 극성, 클릭 신호 등에 특별히 제한되지 않는다.
추가로, 본 발명의 시프트 레지스터로 작동하는 반도체 회로는 노드(S0) 및 노드(S1)의 인버팅된 AND를 획득하기 위해 NAND 회로에 의해 각각의 클럭 신호들(또는 인버팅된 클럭 신호들)의 1/2 사이클 만큼 지연되는 각각의 신호들을 순차적으로 출력한다. 반도체 회로로부터 순차적으로 출력되는 각각의 신호들은 노드(S0b)가 CK 신호들의 상승에 따라 고 전위 상태로부터 저 전위 상태에 있도록 이루어지는 신호를 추출한다(본 명세서에서, L 레벨로부터 H 레벨로 신호를 변경하는 동작은 상승(rising)으로 언급된다). 그러므로, 트랜지스터의 게이트로 충전 및 방 전하도록 요구되는 신호의 지연되거나 흐릿한 파형에 악영향을 받지 않는 신호는 픽셀부에 출력될 수 있다.
노드(S0b)가 저 전위 상태로부터 고 전위 상태에 있도록 이루어지는 신호가 클럭 신호(또는 인버팅된 클럭 신호)의 하강(falling)에 의해 추출될 때(본 명세서에서, H 레벨로부터 L 레벨로 신호를 변경하는 동작은 하강으로 언급된다), 게이트가 클럭 신호(또는 인버팅된 클럭 신호)와 함께 입력되는 제 2 n-채널 트랜지스터의 제 1 단자는 고 전위 전원에 접속될 수 있고, 제 2 n-채널 트랜지스터의 제 2 단자는 p-채널 트랜지스터의 제 1 단자에 접속될 수 있다. 추가로, 이러한 경우에, 입력될 클럭 신호의 H 레벨은 고 전위 전원의 전위와 같도록 설정되며, L 레벨은 저 전위 전원의 전위보다 더 높게 설정될 수 있다.
상기 기술된 바와 같이, 본 발명의 시프트 레지스터로 작동하는 반도체 회로를 사용함으로써, 입력 신호(SP)와 관련된 CK 신호의 1/2 사이클에 의해 지연되는 신호가 생성될 수 있다. 더욱이, 상호간에 본 발명의 시프트 레지스터들로 작동하는 복수의 반도체 회로들을 접속시킴으로써, 시프트 레지스터 회로가 형성될 수 있다. 특히, 이러한 실시 형태의 제 1 회로 그룹에 있어서, 제 1 회로 그룹으로 입력되는 신호와 관련하여 고 전위 상태로부터 저 전위 상태에 있도록 제 1 회로 그룹으로부터 출력되는 신호를 구성하기 위한 제어가 클럭 신호 또는 인버팅된 클럭 신호와 동기화에 따라 수행되며, 그 입력 신호의 펄스는 클럭 신호의 1/2 파장만큼 연장되는 펄스가 추출될 수 있도록 인버팅된다.
본 발명의 시프트 레지스터로 작동하는 반도체 회로에 있어서, 클럭 신 호(CK)의 진폭은 제 2 n-채널 트랜지스터(203)의 문턱값보다 더 클 수 있다. 이것은 전력 소모를 감소시킬 수 있다.
상기 기술된 시프트 레지스터는 레벨 시프트부를 제공하지 않으며 바람직하게 동작된다. 따라서, 기판 위 구동기 회로의 점유 영역은 그 기판의 표면이 효율적으로 사용될 수 있도록 감소될 수 있다. 추가로, 클럭 신호의 진폭이 전력 공급 전압의 전위보다 더 작을 때조차, 시프트 레지스터로서 작동하는 상기 기술된 반도체 회로는 그 반도체 회로가 바람직하게 동작될 수 있기 위한 문턱 값 등에서의 편차들에 의해 악영향을 받기 어렵다.
이러한 실시 형태가 본 명세서 전체에 걸친 실시 형태들의 어떠한 기술과도 자유롭게 결합되어 구현될 수 있다.
실시 형태 2
도 6은 본 발명의 시프트 레지스터로 작동하는 반도체 회로의 일 실시 형태를 도시하고 있다. 도 6에 있어서, (2n-1)번째(n은 임의의 정수이며, m≥2n≥2, 여기서 m은 시프트 레지스터에 제공되는 단계들의 전체 수이다) 스테이지에서의 레지스터(제 1 레지스터)(601)와 2n번째 스테이지에서의 레지스터(제 2 레지스터)(602)가 도시되어 있다. 레지스터(601)는 제 1 회로 그룹(603) 및 제 2 회로 그룹(604)을 포함한다. 레지스터(602)는 제 1 회로 그룹(605) 및 제 2 회로 그룹(606)을 포함한다. (2n-1)번째 스테이지에서의 레지스터(601)에서, 클럭 신호들은 제 1 회로 그룹(603) 및 제 2 회로 그룹(604)으로 입력된다. 추가로, 2n번째 스테이지에서의 레지스터(602)에서, 인버팅된 클럭 신호들(CKb)은 제 1 회로 그 룹(605) 및 제 2 회로 그룹(606)으로 입력된다. 추가로, (2n-1)번째 스테이지에서 레지스터(601)로 신호를 입력하는 노드(A), 신호가 (2n-1)번째 스테이지에서 레지스터(601)로부터 입력되거나 2n번째 스테이지에서 레지스터(602)로 신호를 입력하는 노드(B), 및 신호가 2n번째 스테이지에서 레지스터(602)로부터 입력되는 노드(C)에 있어서, 노드(A) 및 노드(B)에 접속되는 NOR 회로(1)(NOR1)는 노드(A) 및 노드(B)의 인버팅된 합을 획득하도록 제공되며, 노드(B) 및 노드(C)에 접속되는 NOR 회로(2)(NOR2)는 노드(B) 및 노드(C)의 인버팅된 합을 획득하도록 제공된다. 물론, 다른 논리 요소가 출력될 신호에 따라 다른 노드에 접속되도록 임의로 배치될 수 있다.
추가로, 이러한 실시 형태의 본 발명의 시프트 레지스터로 작동하는 반도체 회로의 특정 회로 구조가 도 7a에 도시되어 있다. 도 7a에 있어서, 제 1 트랜지스터(601)의 일부를 구성하는 제 1 회로 그룹(603)과 같이, 제 1 p-채널 트랜지스터(701), 제 1 n-채널 트랜지스터(702), 및 제 2 n-채널 트랜지스터(703)가 제공된다. 제 1 레지스터(601)의 일부를 구성하는 제 2 회로 그룹(604)과 같이, 제 2 p-채널 트랜지스터(704), 제 3 n-채널 트랜지스터(705), 및 제 4 n-채널 트랜지스터(706)가 제공된다. 제 2 레지스터에서, 동일한 구조를 갖는 복수의 트랜지스터들이 제공된다.
도 7a에 있어서, 제 1 p-채널 트랜지스터(701)의 제 1 단자는 고 전위 전원(Vdd)에 접속되고, 제 1 p-채널 트랜지스터(701)의 제 2 단자는 제 1 n-채널 트랜지스터(702)의 제 1 단자에 접속되고, 제 1 n-채널 트랜지스터(702)의 제 2 단자 는 제 2 n-채널 트랜지스터(703)의 제 1 단자에 접속되며, 제 2 n-채널 트랜지스터(703)의 제 2 단자는 저 전위 전원(Vss 또는 GND)에 접속된다. 추가로, 제 2 p-채널 트랜지스터(704)의 제 1 단자는 고 전위 전원(Vdd)에 접속되고, 제 2 p-채널 트랜지스터(704)의 제 2 단자는 제 3 n-채널 트랜지스터(705)의 제 1 단자에 접속되고, 제 3 n-채널 트랜지스터(705)의 제 2 단자는 제 4 n-채널 트랜지스터(706)의 제 1 단자에 접속되며, 제 4 n-채널 트랜지스터(706)의 제 2 단자는 저 전위 전원(Vss 또는 GND)에 접속된다. 추가로, 제 1 p-채널 트랜지스터(701)의 제 2 단자 및 제 1 n-채널 트랜지스터(702)의 제 1 단자는 제 2 p-채널 트랜지스터(704)의 게이트 및 제 3 n-채널 트랜지스터(705)의 게이트에 접속된다. 추가로, 입력 신호들(SP)은 제 1 p-채널 트랜지스터(701)의 게이트 및 제 1 n-채널 트랜지스터(702)의 게이트로 입력된다. 출력 신호들은 제 2 p-채널 트랜지스터(704)의 제 2 단자 및 제 3 n-채널 트랜지스터(705)의 제 1 단자로부터 출력된다.
추가로, 도 7a는 홀드 커패시터(711)가 제 1 회로 그룹 및 제 2 회로 그룹 사이에 제공되는 구조를 도시하고 있지만; 상기 홀드 커패시터가 반드시 제공될 필요는 없다. 상기 홀드 커패시터가 제공되지 않는 경우에, 각각의 트랜지스터의 기생 커패시턴스가 사용될 수 있다. 추가로, 전위를 유지할 수 있는 회로가 상기 커패시터 대신에 접속될 수 있다.
추가로, 본 발명에 있어서, 단일한 트랜지스터에 포함되는 소스 및 드레인으로 작동하는 2개 전극들은 상기 2개 전극들 중 어느 하나가 이러한 전극들 사이에서 생성되는 전위 차에 의존하여 소스 또는 드레인으로 작동하는지의 여부가 결정 된다. 따라서, 어느 전극이 소스 또는 드레인으로 작동하는지 규정하기 어렵다. 그러므로, 본 명세서에서 소스 및 드레인으로 작동하는 2개 전극들은 제 1 단자 및 제 2 단자에 의해 표시된다.
도 7a에 있어서, 클럭 신호들(CK)은 (2n-1)번째(n은 임의의 정수이며, m≥2n≥2) 스테이지에서 제공되는 제 1 레지스터(601)의 제 2 n-채널 트랜지스터(703)의 게이트와 제 1 레지스터(601)의 제 4 n-채널 트랜지스터(706)의 게이트로 입력된다. 추가로, 인버팅된 클럭 신호들(CKb)은 2n번째(n은 임의의 정수이며, m≥2n≥2) 스테이지에서 제공되는 제 2 레지스터(602)의 제 2 n-채널트랜지스터(703)의 게이트와 제 1 레지스터(601)의 제 4 n-채널 트랜지스터(706)의 게이트로 입력된다.
다음으로, 도 7b에 도시된 각각의 노드는 이러한 실시예 노드의 시프트 레지스터로 작동하는 반도체 회로의 타이밍도를 설명하기 위해 기술될 것이다. 도 7b에있어서, 제 1 레지스터(601)에서 제 1 p-채널 트랜지스터(701)의 게이트 및 제 1 n-채널 트랜지스터(702)의 게이트에 대응하는 노드는 S0로 표시된다. 제 1 레지스터(601)에 있어서, 제 1 p-채널 트랜지스터(701)의 제 2 단자 및 제 1 n-채널 트랜지스터(702)의 제 1 단자; 또는 제 2 p-채널 트랜지스터(704)의 게이트 및 제 3 n-채널 트랜지스터(705)의 게이트에 대응하는 노드는 S0b로 표시된다. 추가로, 제 2 p-채널 트랜지스터(704)의 제 2 단자 및 제 1 트랜지스터(601)의 제 3 n-채널 트랜지스터의 제 1 단자; 또는 제 1 p-채널 트랜지스터(701)의 게이트 및 제 2 레지스터(602)의 제 1 n-채널 트랜지스터(702)의 게이트에 대응하는 노드는 S1로 표시된다. 제 2 레지스터(602)에 있어서, 제 1 p-채널 트랜지스터(701)의 제 2 단자 및 제 1 n-채널 트랜지스터(702)의 제 1 단자; 또는 제 2 p-채널 트랜지스터(704)의 게이트 및 제 3 n-채널 트랜지스터(705)의 게이트에 대응하는 노드는 S1b로 표시된다. 제 2 레지스터(602)의 제 2 p-채널 트랜지스터(704)의 제 2 단자에 대응하는 노드는 S2로 표시된다. 추가로, NOR2의 출력 단자가 NO2로 표시되는 반면에, NOR1의 출력 단자의 노드는 NO1로 표시된다.
다음으로, 이러한 실시 형태의 도 7a에 도시된 반도체 회로의 타이밍도는 도 8에 도시되어 있다. 도 7b에 도시된 클럭 신호, 인버팅된 클럭 신호, 각각의 노드들(S0, S0b, S1, S1b, S2)의 전위는 여기에 도시되어 있다. 입력 신호(SP)의 펄스를 입력하는 기간 전후에 클럭 신호의 1/2 사이클로 분할되는 섹션들은 T0, T1, T2, 및 T3에 의해 각각 표시된다.
타이밍도에서 기간들(T0, T1, T2, T3) 동안 제 1 레지스터(601)에서 각각의 트랜지스터의 턴 온 및 턴 오프는 보다 상세히 기술될 것이다.
단순한 설명을 제공하기 위해, 시프트 레지스터로 작동하는 반도체 회로(내부 회로)의 전력 공급 전압은 10 V로 설정되고(고 전위 전원(Vdd)는 10 V로 설정되고, 저 전위 전원(Vss)는 0 V로 설정된다), 클럭 신호(CK), 인버팅된 클럭 신호(CKb), 또는 제어기 IC와 같은 외부 회로로부터 입력되는 입력 신호의 진폭 전압은 3 V(고 전위 레벨(H 레벨, H 전위, 또는 H로 언급되는))로 설정되며, (L레벨, L 전위, 또는 L로 언급되는) 저 전위 레벨은 0 V로 설정된다. 외부 회로의 일부를 구성하는 IC는 내부 회로보다 더 낮은 전력 공급 전위에서 동작된다.
우선적으로, 도 9a에서 기간(T0) 동안, 클럭 신호(CK)가 H 레벨에 있고, 노 드(S0)가 또한 제 1 회로 그룹(603)에서 H 레벨에 있기 때문에, 제 1 p-채널 트랜지스터(701)는 비 전도 상태(턴 오프)가 된다. 제 1 n-채널 트랜지스터(702) 및 제 2 n-채널 트랜지스터(703)가 턴 온되어, 노드(S0b)는 L 레벨이 된다. 이러한 경우에 있어서, 제 2 회로 그룹(604)에서, 제 3 n-채널 트랜지스터(705)가 턴 오프되는 반면에, 제 2 p-채널 트랜지스터(704)가 턴 오프된다. 제 4 n-채널 트랜지스터(706)가 턴 온되기 때문에, 노드(S1)는 H 레벨을 출력한다.
다음으로, 도 9b에서 기간(T1) 동안, 클럭 신호(CK)는 L 레벨이 되고, 노드(S0)는 제 1 회로 그룹(603)에서 L 레벨이 된다. 이러한 경우에 있어서, 제 1 p-채널 트랜지스터(701)가 턴 온된다. 제 1 n-채널 트랜지스터(702) 및 제 2 n-채널 트랜지스터(703)가 턴 오프되기 때문에, 노드(S0b)는 H 레벨이 된다. 이러한 경우에 있어서, 제 2 회로 그룹(604)에서 제 2 p-채널 트랜지스터(704)가 턴 오프되고, 제 3 n-채널 트랜지스터(705)가 턴 온되며, 제 4 n-채널 트랜지스터(706)가 턴 오프된다. 이러한 경우에 있어서, 노드(S1)가 기간(T1) 이전 기간(T0)의 노드(S1)의 전위인 H 레벨의 전기적으로 플로팅 상태 전위가 되기 때문에, 노드(S1)에서 유지되고, 노드(S1)가 H 레벨을 출력한다.
다음으로, 도 10a에서 기간(T2) 동안, 클럭 신호(CK)는 H 레벨이 되며, 노드(S0)는 제 1 회로 그룹(603)에서 L 레벨이 된다. 이러한 경우에 있어서, 제 1 p-채널 트랜지스터(701)가 턴 온된다. 제 2 n-채널 트랜지스터(703)가 턴 온되는 반면에, 제 1 n-채널 트랜지스터(702)가 턴 오프되기 때문에, 노드(S0b)는 H 레벨이 된다. 이러한 경우에 있어서, 제 2 회로 그룹(604)에서, 제 3 n-채널 트랜지스 터(705)가 턴 온되는 반면에, 제 2 p-채널 트랜지스터(704)가 턴 오프된다. 제 4 n-채널 트랜지스터(706)가 턴 온되기 때문에, 노드(S1)는 L 레벨을 출력한다.
다음으로, 도 10b에서, 기간(T3) 동안, 클럭 신호(CK)는 L 레벨이 되고, 노드(S0)는 제 1 회로 그룹(603)에서 H 레벨이 되며, 제 1 p-채널 트랜지스터(701)는 턴 오프 된다. 제 2 n-채널 트랜지스터가 턴 오프되는 반면에, 제 1 n-채널 트랜지스터(702)가 턴 온되기 때문에, 노드(S0b)는 전기적으로 플로팅 상태가 된다. 이러한 경우에 있어서, 기간(T3) 이전 기간(T2)에서 노드(S0b)의 전위인 H 레벨의 전위가 노드(S0b)에서 유지된다. 이 순간에, 제 2 회로 그룹(604)에서 제 2 p-채널 트랜지스터(704)가 턴 오프되고, 제 3 n-채널 트랜지스터(705)가 턴 온되며, 제 4 n-채널 트랜지스터(706)가 턴 오프된다. 이러한 경우에 있어서, 노드(S1)는 전기적으로 플로팅 상태가 된다. 기간(T1) 이전 기간(T0)에서 노드(S1)의 전위인 H 레벨의 전위가 노드(S1)에서 유지되기 때문에, 노드(S1)는 H 레벨을 출력한다.
제 2 레지스터(602)에 있어서, 동작이 상기 기술된 제 1 레지스터(601)에서 노드(S1)의 전위 및 인버팅된 클럭 신호(CKb)에 의해 결정된다는 것에 주의한다. 제 2 레지스터(602)에서 각각의 트랜지스터에 있어서, 클럭 신호 및 인버팅된 클럭 신호가 인버팅되며, 즉 H 레벨 및 L 레벨이 인버팅된다. 그러므로, 제 2 레지스터(602)에서 각각의 트랜지스터의 동작은 어느 기간들(T0 내지 T3)에서도 제 1 레지스터(601)의 각각의 트랜지스터의 동작과 동일하고, 여기서 더 자세히 기술되지는 않을 것이다.
추가로, 각각의 트랜지스터는 그것이 본 발명과 동일한 동작을 수행하는 회 로를 갖는 한 어떠한 극성도 가질 수 있다. 예를 들어, 각각의 트랜지스터의 극성을 인버팅하기 위해, 각각의 트랜지스터로 입력될 신호가 인버팅될 수 있다. 그러므로, 본 발명은 각각의 트랜지스터의 극성, 클럭 신호 등에 특별히 제한되지 않는다.
추가로, 본 발명의 시프트 레지스터로 작동하는 반도체 회로는 각각이 노드(S1) 및 노드(S0)의 인버팅된 AND를 획득하기 위해 NOR 회로에 의해 CK 신호들의 각각의 1/2 사이클 만큼 지연시키는 신호들을 순차적으로 출력한다. 반도체 회로로부터 순차적으로 출력되는 각각의 그 신호들은 CK 신호들의 상승에 따른 신호를 추출한다(본 명세서에서, L 레벨로부터 H 레벨로 신호를 변경하는 동작은 상승으로 언급된다). 그러므로, 트랜지스터의 게이트로 방전 및 충전하기 위해 요구되는 신호의 지연되거나 흐릿한 파형에 악영향을 받지 않는 신호가 픽셀부로 출력될 수 있다.
상기 기술된 바와 같이, 본 발명의 시프트 레지스터로 작동하는 반도체 회로를 사용함으로써, 입력 신호(SP)와 관련된 CK 신호의 1/2 사이클 만큼 지연되는 신호가 생성될 수 있다. 더욱이, 상호간에 본 발명의 시프트 레지스터들로 작동하는 복수의 반도체 회로들을 접속시킴으로써, 시프트 레지스터 회로가 형성될 수 있다.
본 발명의 시프트 레지스터로서 작동하는 반도체 회로에 있어서, 클럭 신호(CK)의 진폭은 제 2 n-채널 트랜지스터(703)의 문턱값보다 더 클 수 있다. 이것은 시프트 레지스터로서 작동하는 종래 반도체 회로와 비교하여 전력 소모를 감소시킬 수 있다.
상기 기술된 시프트 레지스터는 레벨 시프트부를 제공하지 않으며 바람직하게 동작된다. 따라서, 기판 위에 구동기 회로의 점유 영역은 그 기판의 표면이 효율적으로 사용될 수 있도록 감소될 수 있다. 추가로, 클럭 신호의 진폭이 전력 공급 전압의 전위보다 더 작을 때조차, 시프트 레지스터로 작동하는 상기 기술된 반도체 회로는 그 반도체 회로가 바람직하게 동작될 수 있도록 문턱값 등에 따른 편차들에 의해 악영향을 받기 어렵다.
이러한 실시 형태는 본 명세서 전반에 걸쳐 실시 형태들의 어떠한 기술과도 자유롭게 결합되어 구현될 수 있다.
실시예 1
도 11a에서, 매트릭스 형식으로 배열되는 복수의 픽셀들(1101)을 포함하는 픽셀부(1102)는 기판(1107) 위에 제공된다. 픽셀부(1102)의 주변 장치에 있어서, 신호 라인 구동기 회로(1103), 제 1 스캐닝 구동기 회로(1104), 및 제 2 스캐닝 라인 구동기 회로(1105)가 제공된다. 신호들은 FPC들(1106)을 통해 이러한 구동기 회로들에 공급된다.
도 11b는 각각의 제 1 스캐닝 라인 구동기 회로(1104) 및 제 2 스캐닝 라인 구동기 회로(1105)의 구조를 도시하고 있다. 각각의 제 1 스캐닝 라인 구동기 회로(104) 및 제 2 스캐닝 라인 구동기 회로(105)는 시프트 레지스터(1114) 및 버퍼(1115)를 갖는다. 추가로, 도 11c는 신호 라인 구동기 회로(1103)의 구조를 도시하고 있다. 신호 라인 구동기 회로(1103)는 시프트 레지스터(1111), 제 1 래치 회로(1112), 제 2 래치 회로(1113), 및 버퍼(1117)를 갖는다.
본 발명의 시프트 레지스터로서 작동하는 반도체 회로들은 시프트 레지스터들(1111, 1114)에 적용될 수 있다. 본 발명의 시프트 레지스터들로 작동하는 반도체 회로들을 적용함으로써, 클럭 신호의 진폭이 시프트 레지스터들을 구동하는 고 전위 전원 및 저 전위 전원 사이에 전위 차보다 더 낮을 때조차, 반도체 회로들은 시프트 레지스터들로 적절히 작동할 수 있다. 추가로, 본 발명의 시프트 레지스터들로 작동하는 반도체 회로들을 적용함으로써, 전력 소비가 감소될 수 있도록 고 전위 전원 및 저 전위 전원 사이에 전류가 흐르지 않는다. 더욱이, 본 발명의 시프트 레지스터들로 작동하는 반도체 회로들을 적용함으로써, 반도체 회로들을 형성하는데 요구되는 트랜지스터들의 수가 종래의 시프트 레지스터 회로와 비교하여 감소될 수 있어서 높은 이득이 획득될 수 있다. 게다가, 본 발명의 시프트 레지스터들로 작동하는 반도체 회로들을 적용함으로써, 반도체 회로들은 레벨 시프트 부를 제공하지 않으며 동작될 수 있으므로, 기판 위에 반도체 회로들의 점유 영역들이 감소될 수 있다.
스캐닝 라인 구동기 회로 및 신호 라인 구동기 회로의 구조들이 상기 기술된 것들에 제한되지 않으며, 예를 들어 각각의 구동기 회로들이 샘플링 회로, 레벨 시프터 등을 가질 수 있다는 것에 주의한다. 추가로, 상기 언급된 구동기 회로들 이외에, CPU 및 제어기와 같은 회로는 기판(1107) 위에 통합적으로 형성될 수 있다. 이러한 경우에 있어서, 무게 및 두께에 따른 추가적인 감소를 결과로 나타내는 기판이 접속되는 외부 회로들(IC들)의 수가 감소될 수 있다. 그것은 특히, 휴대용 터미널에 적절하다.
추가로, 이러한 실시예는 실시 형태들의 어느 기술과도 자유롭게 결합되어 구현될 수 있다.
실시예 2
본 발명의 반도체 회로에 포함되는 n-채널 트랜지스터 및 p-채널 트랜지스터가 박막 트랜지스터들(TFT들)을 사용함으로써 절연된 표면을 갖는 기판 위에 형성되는 예가 기술될 것이다. 제조 단계들은 도 12a 내지 도 12c와, 도 13a 내지 도 13c와, 도 14a 및 도 14b에 간략하게 도시되어 있다. 도 12a 내지 도 12c와, 도 13a 내지 도 13c와, 도 14a 및 도 14b에 기술된 구조를 갖는 능동 매트릭스 디스플레이 장치는 액정 디스플레이 장치 또는 EL(electroluminescence) 요소를 사용하는 디스플레이 장치를 실현할 수 있다.
우선적으로, 도 12a에 도시된 바와 같이, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 질산화막과 같은 절연막으로 구성된 차단 층(402)은 Corning, Inc의 #7059 글래스 또는 #1737 글래스의 전형인 알루미늄 붕규산염 또는 바륨 붕규산염으로 형성된 글래스 기판(401) 위에 형성된다. 예를 들어, SiH4, NH3, 및 N2O로구성된 실리콘 질산화막은 플라즈마 CVD 방법에 의해 10 내지 200 nm(바람직하게는, 50 내지 100 nm)의 두께로 형성되며, 유사하게는 SiH4 및 N2O로 구성된 수소 첨가된 실리콘 질산화막은 50 내지 200 nm(바람직하게는, 100 내지 150 nm)의 두께로 그 위에 적층된다. 차단층(402)이 이러한 실시예에서 2개 층 구조로 도시되어 있을지라도, 차단층(402)은 상기 언급된 절연막들을 사용하여 2개 또는 그 이상의 층들의 적층된 층들이나 단일한 층을 가질 수 있다.
아일랜드 형상들로 분리되는 반도체 층들(403 내지 406)은 레이저 어닐링 방법(laser annealing method) 또는 어닐링 노(annealing furnace)는 사용하는 열 처리(thermal treatment)에 의해 비결정 구조를 갖는 반도체 막을 결정화함으로써 획득되는 (이하 결정성 반도체 막으로 언급되는) 결정성 구조를 갖는 반도체 막을 사용함으로써 형성된다. 열 처리는 가열 노, 레이저 방사, 또는 (이하 램프 어닐링으로 언급되는) 레이저 빔 대신에 램프로부터 방출되는 광을 통한 방사나, 그의 조합에 의해 수행될 수 있다. 아일랜드 형상 반도체 층들(403 내지 406)은 25 내지 80 nm(바람직하게는, 30 내지 60 nm)의 두께로 형성된다. 결정성 반도체 막에 대한 재료가 제한되지 않을지라도, 실리콘 또는 실리콘 게르마늄(SiGe) 합금을 사용하여 형성되는 것이 바람직하다.
레이저 어닐링 방법에 의해 결정성 반도체 막을 제조하기 위해, 연속적인 파동 레이저 빔(CW 레이저 빔(CW laser beam)) 또는 펄싱된 파장 레이저 빔(pulsed wave laser beam)(펄싱된 레이저 빔)이 사용될 수 있다. 레이저 빔으로, Ar 레이저, Kr 레이저, 또는 엑시머 레이저(excimer laser)와 같은 하나 또는 복수의 종류의 가시 레이저로부터 방출되는 빔; 매질로, 단일한 결정성 YAG, YVO4, 고토감람석(Mg2SiO4), YAlO3, 또는 GdVO4나, 도펀트로 Nd, Yb, Cr, Ti, Ho, Er, Tm, 및 Ta 중 하나 또는 그 이상을 통해 도핑되는 다결정(세라믹) YAG, Y203, YVO4, 또는 GdVO4를 사용하는 레이저; 글래스 레이저; 루비 레이저; 알렉산드라이트 레이저; Ti; 사파 이어 레이저; 구리 증식 레이저; 및 금 증식 레이저가 사용될 수 있다. 기본 파형의 제 4 하모닉에 따른 제 2 또는 그러한 레이저들의 기본 파형을 갖는 레이저 빔은 큰 그레인 사이즈를 갖는 크리스탈을 획득하도록 방사된다. 일반적으로, 예를 들어 Nd의 제 2 하모닉(532 nm) 또는 제 3 하모닉(355 nm):YVO4 레이저(1,064 nm의 기본 파장)가 사용될 수 있다.
매질로, 단일한 결정성 YAG, YVO4, 고토감람석(Mg2SiO4), YAlO3, 또는 GdVO4나, 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, 및 Ta 중 하나 또는 그 이상을 통해 도핑되는 다결정(세라믹) YAG, Y203, YVO4, 또는 GdVO4를 사용하는 레이저; Ar 이온 레이저; 또는 Ti: 사파이어 레이저가 연속적으로 발진될 수 있음을 주의하라. 추가로, 그의 펄스 발진은 Q 스위치 동작 또는 모드 동기화를 수행함으로써 10 MHz 또는 그 이상의 발진 주파수를 통해 수행될 수 있다. 레이저 빔이 10 MHz 또는 그 이상의 발진 주파수로 발진될 때, 반도체 막이 레이저 빔에 의해 융해된 후 응고되는 동안 그 반도체 막은 다음 펄스를 통해 방사된다. 그러므로, 낮은 발진 주파수로 펄스 레이저를 사용하는 경우와 서로 다르게, 고체-액체 인터페이스(solid-liquid interface)는 스캐닝 방향을 향해 연속적으로 성장하는 크리스탈 그레인들(crystal grains)이 획득될 수 있도록 반도체 막에서 연속적으로 이동될 수 있다.
세라믹(폴리크리스탈(polycrystal))이 매질로 사용될 때, 그 매질은 낮은 비용에서 짧은 시간들 동안 자유로운 형상을 갖도록 형성될 수 있다. 단일한 크리스 탈을 사용할 때, 지름이 수 mm이고 길이가 수십 mm인 원주 모양의 매질이 보통 사용된다. 세라믹을 사용하는 경우에, 단일한 결정을 사용하는 경우보다 더 큰 매질이 형성될 수 있다.
광을 방출하는데 직접적으로 기여하는 매질에서 Nd 또는 Yb와 같은 도펀트의 농도 단일한 크리스탈 및 폴리크리스탈 모두의 경우들에서 크게 변경될 수 없으므로, 얼마간의 범위로 농도를 증가시킴으로써 레이저의 출력에서 향상에 대한 제한이 존재한다. 그러나, 세라믹의 경우에 있어서, 매질의 사이즈는 단일한 크리스탈의 경우와 비교하여 현저하게 증가될 수 있으므로, 레이저의 출력에서 엄청난 향상이 기대될 수 있다.
추가로, 세라믹의 경우에서 병렬 6면체 형상 또는 입방형 형상을 갖는 매질이 쉽게 형성될 수 있다. 그러한 형상을 갖는 매질이 사용되는 경우에, 발진된 광이 매질 내부로 트래블링될 때, 발진된 광의 긴 경로가 획득될 수 있다. 그러므로, 진폭이 증가되어 레이저 빔이 높은 출력으로 발진될 수 있다. 더욱이, 그러한 형상을 갖는 매질로부터 방출되는 레이저 빔의 단면 형상은 4변형 형상이므로, 원형 형상과 레이저 빔을 비교할 때, 단면으로 4변형 형상을 갖는 레이저 빔은 선형 빔으로 정형되는데 장점을 갖는다. 광학 시스템을 사용하여 상기 기술된 방식에 따라 방출되는 레이저 빔을 정형함으로써, 짧은 측의 길이로 1 mm 이하이고 긴 측의 길이로 수 mm 내지 수 m를 갖는 선형 빔이 쉽게 획득될 수 있다. 부가로, 매질이 여기된 광(excited light)을 통해 균일하게 방사될 때, 선형 빔은 긴 측 방향으로 균일한 에너지 분배를 통해 방출된다.
반도체 막이 그러한 선형적 빔을 통해 방사될 때, 반도체 막의 전체 표면은 균일하게 어닐링될 수 있다. 균일한 어닐링이 선형 빔의 한쪽 엔드로부터 다른 엔드까지 요구되는 경우, 틈새들이 광 등으로부터 에너지의 감쇠된 부분을 보호하도록 선형 빔의 양쪽 엔드들 상에 배치되는 독창성이 요구된다.
그 후, 게이트 절연막(407)은 아일랜드-형 반도체층들(403 내지 406)을 덮도록 형성된다. 게이트 절연막(407)은 실리콘을 포함하는 절연막을 사용함으로써 플라즈마 CVD 방법 또는 스퍼터링 방법에 의해 40 내지 150 nm의 두께로 형성된다. 이러한 실시예에서, 실리콘 질산화막은 120 nm의 두께로 형성된다. 말할 필요도 없이, 게이트 절연막(407)은 그러한 실리콘 질산화막에 제한되지 않으며, 실리콘을 포함하는 다른 절연막들은 단일한 층 또는 적층된 층들에서 사용될 수 있다.
그 후에, 제 1 도전막(408a) 및 제 2 도전막(408b)이 게이트 절연막(407) 위에 게이트 전극들을 형성하기 위해 형성된다. 이러한 실시예에 있어서, 제 2 도전막(408b)이 100 내지 300 nm의 두께를 갖는 텅스텐으로 형성되는 반면에, 제 1 도전막(408a)은 50 내지 100 nm의 두께를 갖는 탄탈 질화물 또는 티타늄으로 형성된다. 이러한 재료들은 질소 대기에서 400 내지 600℃의 열 처리 하에서도 안정적이며, 저항성이 상당히 증가된다는 걱정을 할 필요가 없다.
그 후에, 도 12b에 도시된 바와 같이, 마스크(409)가 레지스트를 사용하여 형성되고, 게이트 전극들을 형성하기 위해 제 1 에칭 처리가 수행된다. 에칭 방법이 특별히 제한되지 않을지라도, ICP(inductively coupled plasma) 에칭 방법이 사 용되는 것이 바람직하다. 에칭은 에칭 가스로 CH4 및 Cl2를 혼합하고, 0.5 내지 2 Pa, 또는 바람직하게는 1 Pa의 압력으로 코일 전극(coiled electrode)에 500 W의 RF(13.56 MHz)를 공급함으로써 플라즈마를 생성하여 수행된다. 100 W의 RF(13.56 MHz) 전력은 또한 기판 측에 공급되고(샘플 단계), 실질적으로 음극 셀프 바이어싱 전압이 그에 적용된다. CF4 및 Cl2를 혼합하는 경우에 있어서, 에칭은 텅스텐 막, 탄탈 질화물 막, 및 티타늄 막을 사용하는 어떠한 경우에도 대략 동일한 속도에서 수행될 수 있다.
상기 언급된 에칭 조건들에 따라, 엔드 부분들은 레지스트를 사용하여 형성되는 마스크의 형상 및 기판 측에 적용되는 바이어스 전압의 효과로 인해 형상들을 점점 가늘게 할 수 있다. 가늘게 된 부분들은 25 내지 45도의 각도를 갖도록 제어된다. 게이트 절연막 상에 잔여물을 남기지 않으며 에칭을 수행하기 위해, 에칭 시간은 약 10 내지 20% 증가되는 것이 바람직하다. 텅스텐과 비교하여 실리콘 질산화막의 선택 비율은 2 내지 4(일반적으로는 3)이며, 그러므로 실리콘 질산화막의 노출된 표면은 오버에칭 처리에 의해 약 20 내지 50 nm만큼 에칭된다. 이러한 방식에 있어서, 제 1 도전막들 및 제 2 도전막들(제 1 도전막들(410a 내지 415a) 및 제 2 도전막들(410b 내지 415b))을 포함하는 제 1 형상 전도층들(410 내지 415)은 제 1 에칭 처리에 의해 형성된다. 참조 번호(416)는 제 1 형상 전도층들을 통해 커버되지 않는 영역이 약 20 내지 50 nm로 에칭되어 얇게 되는 게이트 절연막이다.
도 12c에 도시된 바와 같이, 제 1 도핑 처리는 n형 불순물(도너)을 도핑하기 위해 수행된다. 도핑은 이온 도핑 방법 또는 이온 주입 방법에 의해 수행된다. 이온 도핑 방법의 조건으로, 주입량은 1x1013 내지 5x1014 /cm2으로 설정된다. n형 전도체를 전달하는 불순물 요소로, 주기율표의 그룹 15에 속하는 요소 및, 전형적으로 인(P) 또는 비소(As)가 사용된다. 이러한 경우에 있어서, 제 1 형상 전도층들은 가속 전압(예를 들어, 20 내지 60 keV)을 제어하는 동안 마스크들로 사용된다. 이러한 방식에서, 제 1 불순물 영역들(417 내지 420)이 형성된다. 예를 들어, 제 1 불순물 영역들(417 내지 420)은 1x1020 내지 1x1021 /cm3의 범위에서 n형 불순물 농도를 통해 형성된다.
도 13a에 도시된 제 2 에칭 처리는 유사하게는 ICP 에칭 장치를 사용하고, CF4, Cl2, 및 O2를 에칭 가스로 혼합하며, 1 Pa의 압력을 통해 코일 전극에 500 W의 RF 전력(13.56 MHz)을 공급함으로써 플라즈마를 생성하여 수행된다. 50 W의 RF(13.56 MHz) 전력은 또한 기판 측에 공급되고, 제 1 에칭 처리의 것보다 더 낮은 셀프 바이어싱 전압이 그에 적용된다. 그러한 조건들에 따라, 텅스텐 막은 제 1 전도층으로 탄탈 질화막 또는 티타늄 막이 계속해서 유지되도록 이방성으로 에칭된다. 이러한 방식에서, 제 2 형상 전도층들(421 내지 426)(제 1 도전막들(421a 내지 426a) 및 제 2 도전막들(421b 내지 426b))이 형성된다. 제 2 형상 전도층들(421 내지 426)을 통해 커버되지 않는 게이트 절연막의 영역은 약 20 내지 50 nm만큼 에칭되므로, 따라서 얇아진다.
그 후에, 제 2 도핑 처리가 수행된다. 주입량(dosage)은 제 1 도핑 처리에 서보다 더 낮게 설정되고, n형 불순물(도너(donor))은 높은 가속 전압의 조건과 함께 추가된다. 예를 들어, 도핑은 70 내지 120 keV의 가속 전압 및 1x1013/cm2의 주입량을 통해 수행되므로, 제 2 불순물 영역들(427 내지 430)은 도 12c에서 아일랜드 형상 반도체 층들로 형성되는 제 1 불순물 영역들의 내부에 형성된다. 이러한 도핑은 불순물 요소가 마스크들과 같이 제 2 형상 도전막들(423b 내지 236b)을 사용하는 것으로 제 1 도전막들(423a 내지 246a) 아래 영역들로 추가되는 방식에 따라 수행된다. 제 1 도전막들(423a 내지 426a)이 대략 동일한 두께를 갖기 때문에 불순물 영역들은 제 2 형상 전도층들에 따른 방향으로 농도 분포에 작은 차이를 가지며, 구체적으로 불순물 영역들은 1x1017 내지 1x1019/cm3를 통해 n형 불순물(도너)을 포함하도록 형성된다.
그 후에, 도 13b에 도시된 바와 같이, 제 3 에칭 처리가 게이트 절연막을 에칭하기 위해 수행된다. 결과적으로, 제 1 도전막들(421a 내지 426a)은 또한 더 작은 엔드 부분들을 갖도록 에칭되고, 그에 의해 제 3 형상 전도층들(431 내지 436)(제 1 도전막들(431a 내지 436a) 및 제 2 도전막들(431b 내지 436b))이 형성된다. 참조 번호(437)는 남아있는 게이트 절연막을 표시한다. 에칭은 반도체 층들의 표면을 노출시키기 위해 추가 단계에 따라 수행될 수 있다.
p-채널 TFT들과 관련하여, 레지스트 마스크들(438, 439)은 도 13c에 도시된 바와 같이 형성되며, p-채널 TFT들을 형성하는 아일랜드 형상 반도체 층들은 p형 불순물(액셉터)를 통해 도핑된다. p형 불순물(액셉터)은 그룹 13에 속하는 요소로 부터 선택되고, 전형적으로 붕소(B)가 사용된다. 제 3 불순물 영역들(440a 내지 440c)는 2x1020 내지 2x1021/cm3의 불순물 농도를 갖도록 제어된다. 제 3 불순물 영역들이 인을 통해 도핑될지라도, 전도성 형태를 인버팅하기 위해 같거나 더 높은 농도에서 붕소를 통해 추가로 도핑된다.
상기 언급된 단계들을 통해, 불순물 영역들이 반도체 층들에 형성된다. 도 13c에서, 제 3 형상 전도층들(433 내지 435)은 제 3 전도층(436)이 용량성 배선(capacitive wiring)으로 기능하는 반면, 게이트 전극들로 기능한다. 추가로, 제 3 형상 전도층들(431, 432)은 소스 라인들과 같은 배선들을 형성한다.
그 후에, 도 14a에서 실리콘 질화막(SiN:H) 또는 실리콘 질산화막(SiNxOy:H)으로부터 이루어진 제 1 절연막(441)은 플라즈마 CVD 방법에 의해 형성된다. 그 후에, 각각의 아일랜드 형상 반도체 층들로 부가되는 불순물 요소들을 활성화하는 단계는 전도 형태를 제어하기 위해 수행된다. 활성화는 어닐링 노를 사용하는 열 어닐링 방법(thermal annealing method)에 의해 수행되는 것이 바람직하다. 대안적으로, 레이저 어닐링 방법 또는 빠른 열 어닐링 방법(RTA 방법)이 사용될 수 있다. 열 어닐링 방법은 1 ppm 또는 더 낮은 산소 농도나, 바람직하게는 0.1 ppm 또는 더 낮은 질소 대기를 통해 400 내지 700℃, 또는 전형적으로 500 내지 600℃에서 수행된다. 이러한 실시예에서, 열 처리는 4시간 동안 550℃에서 수행된다.
그 후에, 실리콘 질화막(SiN:H) 또는 실리콘 질산화막(SiNxOy:H)으로 이루어진 제 2 절연막(422)이 제 1 절연막(441) 위에 형성된다. 그 다음에, 열 처리가 350 내지 500℃에서 수행된다. 제 2 절연막(442)으로부터 방전된 수소를 통해, 반도체 막들이 수소첨가된다.
추가로, 유기 수지(organic resin)으로 이루어진 제 3 절연막(443)은 도 14b에 도시된 바와 같이 약 1,000 nm의 두께로 형성된다. 유기 수지막과 같이, 폴리이미드, 아크릴, 폴리이미드 아크릴 등이 사용될 수 있다. 유기 수지막은 그것이 쉽게 형성되고; 기생 커패시턴스가 낮은 유전율 때문에 감소될 수 있고; 높은 평면성이 보장되는 등의 장점들을 갖는다. 상기 언급된 유기 수지막들 이외에 다른 유기 수지막들이 사용될 수 있다는 것에 주의한다. 여기서, 열중합(thermopolymerization) 형태의 폴리이미드가 기판 위에 적용되어 300℃에서 구워진다.
다음으로, 접촉 홀들은 알루미눔(Al), 티타늄(Ti), 탄탈(Ta) 등을 사용함으로써 접속 전극(451) 및 소스 또는 드레인 배선들(444 내지 447)을 형성하기 위한 제 1 절연막(441), 제 2 절연막(442), 및 제 3 절연막(443)에 형성된다. 픽셀부에서, 제 1 픽셀 전극(450), 게이트 배선(449), 및 접속 전극(448)이 형성된다.
이러한 방식에 있어서, p-채널 TFT(453) 및 n-채널 TFT(454)는 동일한 기판 위에 형성된다. 단지 도 14b만이 p-채널 TFT(453) 및 n-채널 TFT(454)의 단면도를 도시할지라도, 이러한 TFT들은 각각이 동일한 기판 위에 본 발명의 반도체 회로를 갖는 게이트 신호 라인 구동기 회로 및 소스 신호 라인 구동기 회로를 통합적으로 형성하기 위해 사용될 수 있다.
이러한 실시예들에 기술되는 각각의 박막 트랜지스터들의 구조는 단지 예시 적이며; 그러므로, 본 발명은 도 12a 내지 도 12c, 도 13a 내지 도 13c, 및 도 14a 및 도 14b에 도시된 구조 및 제조 단계들에 제한되지 않는다. 본 발명의 반도체 회로는 박막 트랜지스터의 공지된 제조 방법에 의해 동일한 기판 위에 통합적으로 형성된다. 그러한 회로가 박막 트랜지스터들을 사용함으로써 낮은 비용에서 글래스 기판과 같은 큰 기판 위에 형성될 수 있기 때문에, 디스플레이 장치의 더 큰 영역 및 더 낮은 비용이 성취될 수 있다. 추가로, 게이트 신호 라인 구동기 회로 및 소스 신호 라인 구동기 회로에 대해 본 발명의 시프트 레지스터들로 작동하는 반도체 회로들을 사용함으로써, 반도체 회로들은 클럭 신호의 진폭이 시프트 레지스터들을 구동하는 고 전위 전원 및 저 전위 전원 사이에 전위 차보다 더 작을 때조차 시프트 레지스터들로 적절히 작동할 수 있다. 추가로, 본 발명의 시프트 레지스터들로 작동하는 반도체 회로들을 사용함으로써, 전력 소비는 고 전위 전원 및 저 전위 전원 사이에 패스-스루 전류(pass-through current)가 흐르는 것을 막는 동안 감소될 수 있다. 더욱이, 본 발명의 시프트 레지스터들로 작동하는 반도체 회로들을 사용함으로써, 반도체 회로들을 구성하는 트랜지스터들의 수는 종래의 시프트 레지스터와 비교하여 감소될 수 있고, 그러므로 높은 수율이 획득될 수 있다. 더욱이, 본 발명의 시프트 레지스터들로 작동하는 반도체 회로들을 사용함으로써, 반도체 회로들은 레벨 시프트 부를 제공하지 않으며 동작될 수 있으므로, 시프트 레지스터들로 작동하는 반도체 회로들의 점유 영역이 감소될 수 있다.
본 실시예는 상기 기술된 실시 형태들 및 실시예들 중 어느 것과도 자유롭게 결합되어 구현될 수 있다.
실시예 3
이러한 실시예에 있어서, 능동 매트릭스 기판을 사용하여 능동 매트릭스 액정 디스플레이 장치를 제조하는 방법들이 기술될 것이다. 도 15에 도시된 바와 같이, 층간 막들(461, 462)은 도 14b의 조건을 통해 기판 위에 형성되고, 제 2 픽셀 전극(463)은 그 위에 형성된다. 그 후에, 배향막(alignment film)이 그 위에 형성된다. 카운터 기판(552) 위에, 투명 도전막(553) 및 배향막(554)이 형성된다. 컬러 필터 또는 광 보호막이 요구되는 바에 따라 카운터 기판 위에 형성될 수 있다는 것에 주의한다.
그 다음으로, 배향막을 형성한 후에, 액정 분자들이 미리 결정된 프리틸트 각도(pretilt angle)로 정렬되기 위해 조정될 수 있도록 러빙 처리(rubbing treatment)가 적용된다. 그 후에, 픽셀부 및 구동기 회로가 형성되는 능동 매트릭스 기판은 공지된 셀 어셈블링 단계를 통해 밀봉부(sealant), 스페이서(둘 모두 도시되지 않음)를 사용하여 카운터 기판에 부착된다.
그 후에, 액정(555)은 그 기판들 양쪽 사이에 주입되고, 밀봉부(도시되지 않음)로 완전히 밀봉된다. 공지된 액정 재료들은 액정을 위해 사용될 수 있다. 이러한 방식에 있어서, 도 15에 도시된 능동 매트릭스 디스플레이 장치가 완성된다.
다음으로, 능동 매트릭스 액정 디스플레이 장치의 구조는 도 16의 투시도와 관련하여 기술될 것이다. 능동 매트릭스 기판은 글래스 기판(1601) 위에 형성되는 픽셀 부(1602), 게이트 측 구동기 회로(1603), 및 소스 측 구동기 회로(1604)를 포함한다. 픽셀부에서 픽셀 TFT(1605)은 n-채널 TFT이고, 픽셀 전극(1606) 및 저장 커패시터(1607)에 접속된다.
추가로, 주변 장치에 형성되는 구동기 회로들은 유닛으로 본 발명의 반도체 회로를 사용하여 형성된다. 게이트 측 구동기 회로(1603) 및 소스 측 구동기 회로(1604)는 게이트 배선(1608) 및 소스 배선(1609)을 통해 픽셀부(1602)에 각각 접속된다. FPC(1610)가 접속되는 외부 입력/출력 단자(1611)는 구동기 회로들에 신호들을 송신하기 위해 입력/출력 배선들(접속 배선들(connecting wiring))(1612, 1613)에 제공된다. 추가로, 참조 번호(1614)는 카운터 기판(counter substrate)이다.
이러한 실시예에 기술된 능동 매트릭스 액정 디스플레이 장치의 구조는 단지 예시적이며; 그러므로 본 발명은 도 15 및 도 16에 도시된 구조에 제한되지 않는다. 본 발명의 반도체 회로는 능동 매트릭스 액정 디스플레이 장치의 공지된 제조 방법에 의해 능동 매트릭스 액정 디스플레이 장치의 구동기 회로 부분 위에 장착될 수 있다. 본 발명의 반도체 회로를 갖는 능동 매트릭스 액정 디스플레이 장치가 박막 트랜지스터들을 사용함으로써 낮은 비용에서 글래스 기판과 같은 큰 기판 위에 형성될 수 있기 때문에, 디스플레이 장치의 더 큰 영역 및 더 낮은 비용이 성취될 수 있다. 추가로, 게이트 신호 라인 구동기 회로 및 소스 신호 라인 구동기 회로에 대해 본 발명의 시프트 레지스터들로 작동하는 반도체 회로들을 사용함으로써, 반도체 회로들은 클럭 신호의 진폭이 시프트 레지스터들을 구동하는 고 전위 전원 및 저 전위 전원 사이에 전위 차보다 더 작을 때조차, 시프트 레지스터들로 적절히 작동할 수 있다. 추가로, 본 발명의 시프트 레지스터들로 작동하는 반도체 회로들을 사용함으로써, 전력 소모는 고 전위 전원 및 저 전위 전원 사이에 패스 스루 전류가 흐르는 것을 막는 동안 감소될 수 있다. 더욱이, 본 발명의 시프트 레지스터들로 작동하는 반도체 회로를 사용함으로써, 반도체 회로들을 구성하는 트랜지스터들의 수는 종래의 시프트 레지스터 회로와 비교하여 감소될 수 있으므로, 높은 이득이 획득될 수 있다. 게다가, 본 발명의 시프트 레지스터들로 작동하는 반도체 회로들을 사용함으로써, 반도체 회로들은 레벨 시프트 부를 제공하지 않으며 동작될 수 있으므로, 시프트 레지스터들로 작동하는 반도체 회로들의 점유 영역이 감소될 수 있다.
도 16에 도시된 반도체 장치가 본 명세서에서 능동 매트릭스 액정 디스플레이 장치로 불릴지라도, FPC가 도 16에 도시된 바와 같이 부착되는 액정 패널은 일반적으로 액정 모듈(liquid crystal module)로 불린다. 따라서, 이러한 실시예에서 능동 매트릭스 액정 디스플레이는 액정 모듈로 불릴 수 있다.
본 실시예는 상기 기술된 실시 형태들 및 실시에들 중 어느 것과도 자유롭게 결합되어 구현될 수 있다.
실시예 4
이러한 실시예에서, 본 발명의 반도체 회로를 갖는 광 방출 디바이스의 하나의 모드에 대응하는 패널의 외관이 도 17a 및 도 17b를 참조로 하여 기술될 것이다. 도 17a는 제 1 기판 위에 형성되는 트랜지스터들 및 발광 요소들이 밀봉부를 통해 제 1 기판 및 제 2 기판 사이에 밀봉되는 패널의 상면도이며, 도 17b는 도 17a의 라인(A-A')에 따른 단면도이다.
밀봉부(sealant; 4020)는 제 1 기판(4001) 위에 제공되는 픽셀부(4002), 신호 라인 구동기 회로(4003), 제 1 스캐닝 라인 구동기 회로(4004), 및 제 2 스캐닝 라인 구동기 회로(4005)를 둘러싸기 위해 형성된다. 추가로, 제 2 기판(4006)은 픽셀부(4002), 신호 라인 구동기 회로(4003), 제 1 스캐닝 라인 구동기 회로(4004), 및 제 2 스캐닝 라인 구동기 회로(4005) 위에 제공된다. 따라서, 픽셀부(4002), 신호 라인 구동기 회로(4003), 제 1 스캐닝 라인 구동기 회로(4004), 및 제 2 스캐닝 라인 구동기 회로(4005)는 제 1 기판(4001), 밀봉부(4020), 및 제 2 기판(4006)에 의해 충전 재료(4007)와 함께 빈틈없이 밀봉된다.
제 1 기판(4001) 위에 제공되는 픽셀부(4002), 신호 라인 구동기 회로(4003), 제 1 스캐닝 라인 구동기 회로(4004), 및 제 2 스캐닝 라인 구동기 회로(4005)는 여러 트랜지스터들을 포함한다. 도 17b는 신호 라인 구동기 회로(4003)에 포함되는 트랜지스터(4008), 구동 트랜지스터(4009), 및 픽셀부(4002)에 포함되는 스위칭 트랜지스터(4010)를 도시하고 있다.
참조 번호(4011)는 발광 요소에 대응하며, 구동 트랜지스터(4009)의 드레인에 접속되는 배선(4017)의 일부는 발광 요소(4011)의 제 1 전극으로 기능한다. 추가로, 투명 도전막은 발광 요소(4011)의 제 2 전극(4012)으로 기능한다. 발광 요소(4011)의 구조는 이러한 실시예에 도시되는 것에 제한되지 않는다. 발광 요소(4011)의 구조는 발광 요소(4011)로부터 추출되는 광의 방향과, 구동 트랜지스터(4009)의 극성 등에 따라 적절히 변경될 수 있다.
신호 라인 구동기 회로(4003), 제 1 스캐닝 라인 구동기 회로(4004), 제 2 스캐닝 라인 구동기 회로(4005), 또는 픽셀부(4002)에 공급되는 다양한 신호들 및 전압들은 도 17b에 도시된 단면도에 도시되지 않았을지라도, 리드 배선들(lead wirings; 4014, 4015)을 통해 접속 단자(4016)로부터 공급된다.
이러한 실시예에 있어서, 접속 단자(4016)는 발광 요소(4011)의 제 2 전극(4012)과 동일한 도전막으로 형성된다. 추가로, 리드 배선(4014)은 배선(4017)과 동일한 도전막으로 형성된다. 리드 배선(4015)은 구동 트랜지스터(4009), 스위칭 트랜지스터(4010), 및 트랜지스터(4008)의 게이트들과 동일한 도전막으로 형성된다.
접속 단자(4016)는 이방성 도전막(4019)을 통해 FPC(4018)의 단자에 전기적으로 접속된다.
제 1 기판(4001) 및 제 2 기판(4006)이 글래스, 금속(전형적으로 스테인리스 강), 세라믹, 또는 플라스틱을 사용하여 형성될 수 있다는 것에 주의한다. 플라스틱과 마찬가지로, FRC(섬유유리 보강된 플라스틱) 판, PVF(폴리비닐 플루오르화물) 막, 마일라 막, 폴리에스테르 막, 또는 아크릴 수지막이 사용될 수 있다. 대안적으로, 알루미늄 박편이 PVF 막들 또는 마일라 막들 사이에 샌드위칭되는 구조를 갖는 시트가 사용될 수 있다.
발광 요소(4011)로부터 광을 추출하는 방향에 따라 위치되는 제 2 기판(4006)이 광을 보내기 위해 요구된다는 것에 주의한다. 그러므로, 제 2 기판(4006)은 글래스 기판, 플라스틱 기판, 폴리에스테르 막, 또는 아크릴 수지막과 같은 광 전달 속성을 갖는 재료를 사용하여 형성된다.
충전 재료(4007)와 마찬가지로, 질소 또는 아르곤 같은 비활성 가스로는 PVC(폴리비닐 염화물)과 같은 열가소성 수지 또는 자외선 가소성 수지(ultraviolet curable resin)뿐만 아니라, 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비늘 부티르산염), 또는 EVA(에틸렌 비늘 아세트산염)가 사용될 수 있다. 이러한 실시예에서, 질소는 충전 재료로 사용된다.
주변 장치상에 제공되는 구동기 회로들은 본 발명의 반도체 회로의 유닛으로 사용하여 형성된다. 각각의 제 1 스캐닝 라인 구동기 회로(4004), 제 2 스캐닝 라인 구동기 회로(4005), 및 신호 라인 구동기 회로(4003)는 게이트 배선 및 소스 배선을 통해 픽셀부에 접속된다.
이러한 실시예는 상기 언급된 실시 형태들 및 실시예들 중 어느 것과도 결합되어 자유롭게 구현될 수 있다.
이러한 실시예들이 기술되는 광 방출 디바이스의 구조는 단지 예시적이며; 그러므로 본 발명은 도 17a 및 도 17b에 도시된 구조에 제한되지 않는다. 본 발명의 반도체 회로는 광 방출 디바이스의 공지된 제조 방법에 의해 광 방출 디바이스의 구동기 회로 부분 위에 장착될 수 있다. 본 발명의 반도체 회로를 갖는 광 방출 디바이스가 박막 트랜지스터들을 사용하여 낮은 비용에서 글래스 기판과 같은 큰 기판 위에 형성될 수 있기 때문에, 디스플레이 장치의 더 큰 영역 및 더 낮은 비용이 성취될 수 있다. 추가로, 게이트 신호 라인 구동기 회로 및 소스 신호 라인 구동기 회로에 대해 본 발명의 시프트 레지스터들로 작동하는 반도체 회로들을 사용함으로써, 반도체 회로들은 클럭 신호의 진폭이 시프트 레지스터들을 구동하는 고 전위 전원 및 저 전위 전원 사이에 전위 차보다 더 작을 때조차, 시프트 레지스터들로 적절히 작동할 수 있다. 추가로, 본 발명의 시프트 레지스터들로 작동하는 반도체 회로들을 사용함으로써, 전력 소모는 고 전위 전원 및 저 전위 전원 사이에 전류가 흐르는 것을 막는 동안 감소될 수 있다. 더욱이, 본 발명의 시프트 레지스터들로 작동하는 반도체 회로들을 사용함으로써, 반도체 회로들을 구성하는 트랜지스터들의 수는 종래의 시프트 레지스터 회로와 비교하여 감소될 수 있으므로, 높은 수율이 획득될 수 있다. 게다가, 본 발명의 시프트 레지스터들로 작동하는 반도체 회로들을 사용함으로써, 반도체 회로들은 레벨 시프트 부를 제공하지 않으며 동작될 수 있으므로, 시프트 레지스터들로 작동하는 반도체 회로들의 점유 영역이 감소될 수 있다.
도 17a 및 도 17b에 도시된 반도체 장치가 본 명세서에서 능동 매트릭스 광 방출 디바이스로 불릴지라도, 도 17a에 도시된 바와 같이 FPC가 부착되는 EL 소자를 사용하는 패널은 본 명세서에서 EL 모듈로 불린다는 것에 주의한다.
본 실시예는 상기 기술된 실시 형태들 및 실시예들 중 어느 것과도 자유롭게 결합되어 구현될 수 있다.
실시예 5
단일 결정 기판 위에 본 발명의 반도체 회로를 구성하는 n-채널 트랜지스터 및 p-채널 트랜지스터의 예는 도 18과 관련하여 이하 간략하게 기술될 것이다.
우선적으로, 단일한 결정 실리콘으로 형성되는 실리콘 기판(191)이 준비된다. (요소 형성 영역 또는 회로 형성 영역 위에) 실리콘 기판의 주요 표면 위에서 의 제 1 요소 형성 영역과 그의 제 2 요소 형성 영역에 있어서, n형 웰(1902) 및 p형 웰(1903)이 선택적으로 각각 형성된다.
그 후에, 제 2 요소 형성 영역으로부터 제 1 요소 형성 영역을 분리하기 위해 요소 격리 영역으로 작동하기 위한 필드 산화막(1904)이 형성된다. 필드 산화막(1904)은 두꺼운 열 산화막이며, 공지된 LOCOS 방법에 의해 형성될 수 있다. 요소 격리 방법이 LOCOS 방법에 제한되지 않으며, 예를 들어 요소 격리 영역이 트렌치 격리 방법을 사용하여 트렌지 구조를 가질 수 있거나, LOCOS 구조 및 트랜치 구조의 조합을 가질 수 있다는 것에 주의한다.
그 다음으로, 게이트 절연막은 예를 들어 실리콘 기판의 표면을 열적으로 산화하여 형성된다. 게이트 절연막은 CVD 방법에 의해 형성될 수 있고, 실리콘 질산화막, 실리콘 산화막, 실리콘 질화막, 또는 그의 적층된 막을 사용하여 형성될 수 있다. 예를 들어, 적층된 막은 열 산화에 의해 획득되는 5 nm의 두께를 갖는 실리콘 산화막, 및 CVD 방법에 의해 획득되는 10 내지 15 nm의 두께를 갖는 실리콘 질산화막을 적층하여 형성된다.
그 후에, 폴리실리콘 층들(1905b, 1906b) 및 규화물 층들(1905a 및 1906b)의 적층된 막들은 리소그래피 테크닉 및 건식 에칭 테크닉에 기초하여 적층된 막들을 형성하기 위해 전체 표면 위에 형성되어, 게이트 절연막 위에 폴리사이드 구조를 갖는 게이트 전극들(1905, 1906)을 형성한다. 폴리실리콘 층들(1905b, 1906b)은 저항성을 낮추기 위해 약 1021/cm3의 농도에서 미리 인(P)으로 도핑될 수 있거나, n 형 불순물들이 폴로실리콘 막들을 형성한 후에 높은 농도로 확산될 수 있다. 규화물 층들(1905a, 1906a)은 몰리브덴 규화물(MoSix), 텅스텐 규화물(WSix), 탄탈 규화물(TaSix), 티타늄 규화물(TiSix) 등을 사용하여 형성될 수 있고, 공지된 방법에 의해 형성될 수 있다.
그 다음으로, 이온 주입은 확장 영역들을 형성하기 위해 게이트 절연막을 통해 실리콘 반도체 기판에서 수행된다. 이러한 실시예에 있어서, 각각의 소스 및 드레인 영역들 사이에 형성되는 불순물 영역 및 채널 형성 영역은 확장 영역으로 불린다. 확장 영역들(1907, 1908)이 소스 영역들 및 드레인 영역들의 것보다 더 낮거나, 같거나, 더 높은 불순물 농도를 가질 수 있다. 즉, 확장 영역들의 불순물 농도는 반도체 장치의 요구되는 특징들에 기초하여 결정될 수 있다.
이러한 실시예에 있어서, p-채널 FET를 형성하는 제 1 요소 형성 영역은 n형 불순물이 실리콘 기판에 주입됨에 따라, 레지스트 재료와, 비소(As) 또는 인(P)으로 커버된다. 추가로, n-채널 FET를 형성하는 제 2 요소 형성 영역은 p형 불순물이 실리콘 기판으로 주입됨에 따라, 레지스트 재료 및 붕소(B)로 커버된다.
그 후에, 제 1 활성화 처리는 이온 주입에 의해 생성된 실리콘 기판에서 크리스탈 결함들을 복구시키고 이온 주입된 불순물들을 활성화시키기 위해 수행된다. Si의 용융점 근처의 온도까지 반도체 기판을 가열함으로써 활성화가 수행된다.
그 다음으로, 측벽들(1909, 1910)은 게이트 전극들의 반대 측벽들 상에 형성된다. 예를 들어, 측벽들은 CVD 방법에 의해 전체 표면 위에 실리콘 산화몰로 구 성된 절연 재료층을 적층시켜 형성될 수 있고, 그에 따라 절연 재료층에 다시 에칭을 수행한다. 에칭을 다시 수행하는데 있어서, 게이트 절연막은 자체 정렬 방식에 따라 선택적으로 제거될 수 있다. 추가로, 게이트 절연막의 에칭은 에칭을 다시 한 후에 수행될 수 있다. 이러한 방식에 있어서, 게이트 절연막들(1911, 1912)이 형성되어, 그 각각이 게이트 전극의 반대 측벽들 상에 제공되는 측벽들과 게이트 전극의 전체 폭과 같은 폭을 갖는다.
그 후에, 이온 주입은 소스 영역들 및 드레인 영역들을 형성하기 위해 노출된 실리콘 기판에서 수행된다. p-채널 FET를 형성하는 제 1 요소 형성 영역은 n형 불순물이 실리콘 기판으로 주입됨에 따라, 레지스트 재료와, 비소(As) 또는 인(P)으로 커버되어, 소스 영역(1913) 및 드레인 영역(1914)을 형성한다. 추가로, n-채널 FET를 형성하는 제 2 요소 형성 영역은 p형 불순물이 실리콘 기판으로 주입됨에 따라, 레지스트 재료 및 붕소(B)로 커버되어, 소스 영역(1915) 및 드레인 영역(1916)을 형성한다.
그 다음으로, 제 2 활성화 처리는 이온 주입이 생성된 실리콘 기판에서 크리스털 결함들을 복구시키고 이온 주입된 불순물들을 활성화시키기 위해 수행된다.
활성화 후에, 층간 절연막, 플러그 전극, 금속 배선 등이 형성된다. 제 1 층간 절연막(1917)은 실리콘 산화막, 실리콘 질산화막 등을 사용하는 낮은 압력 CVD 방법 또는 플라즈마 CVD 방법에 의해 100 내지 2,000 nm의 두께로 형성된다. 그 다음으로, 제 2 층간 절연막(1918)은 인 규산염 글래스(PSG), 붕소 규산염 글래스(BSG), 또는 인 붕소 규산염 글래스(PBSG)를 사용함으로써 그 위에 형성된다. 제 2 층간 절연막(1918)은 평면성을 증가시키기 위해 스핀 코딩 방법 또는 통상적 압력 CVD 방법에 따라 제조된다.
소스 전극들(1919, 1921) 및 드레인 전극들(1920, 1922)은 각각의 FET들의 소스 영역들 및 드레인 영역들에 도달하도록 제 1 층간 절연막(1917) 및 제 2 층간 절연막(1918)에서 접촉 홀들을 형성한 후에 형성되며, 일반적으로 낮은 저항 재료로 종종 사용되는 알루미늄(Al)을 사용하여 형성되는 것이 바람직하다. 대안적으로, Al 및 티타늄(Ti)의 적층된 구조가 사용될 수 있다.
추가로, 도면에 도시되지 않을지라도, 접촉 홀은 게이트 전극에 도달하기 위해 제 1 층간 절연막(1917) 및 제 2 층간 절연막(1918)에 제공되며, 그러므로 전극은 제 1 층간 절연막 위에 제공되는 배선에 전기적으로 접속되도록 형성된다.
마지막으로, 패시베이션 막(passivation film)(1923) 및 제 3 층간 절연막(1924)이 형성된다. 도 18에 있어서, 좌측은 우측이 n-채널 트랜지스터(1926)에 대응하는 반면에 p-채널 트랜지스터(1925)에 대응한다.
패시베이션 막(1923)은 실리콘 질화막, 실리콘 산화막, 또는 실리콘 질산화막을 사용함으로써 플라즈마 CVD 방법에 의해 형성된다. 추가로, 제 3 층간 절연막(1924)은 유기 수지 재료를 사용하여 1 내지 2 ㎛로 형성된다. 유기 수지 재료와 마찬가지로, 폴리이미드, 폴리아미드, 아크릴, 벤조시클로부텐(BCB) 등이 사용될 수 있다. 유기 수지막을 사용하는 장점은 그 유기 수지막이 수비게 형성되고, 상대적 유전율이 낮기 때문에 기생 커패시턴스가 낮아질 수 있으므로, 평면화에 적절하다는 것이다. 말할 것도 없이, 상기 언급된 유기 수지막들과는 다른 유기 수 지막이 사용될 수 있다.
이러한 방식으로, p-채널 트랜지스터(1925) 및 n-채널 트랜지스터(1926)가 완성된다. 이러한 실시예에서 기술된 트랜지스터들의 구조는 단지 예시적이며; 그러므로 본 발명은 도 18에 도시된 구조 및 제조 단계들에 제한되지 않는다. 본 발명의 반도체 회로는 단일 결정 기판 위에서의 트랜지스터들의 공지된 제조 방법에 따라 단일 결정 기판 위에 형성될 수 있다. 그러한 회로는 단일 결정 기판 위에 형성되어 고속으로 동작할 수 있고, 추가로 구동 전압이 전력 소모를 감소시키기 위해 낮아질 수 있다. 또한, 게이트 신호 라인 구동기 회로 및 소스 신호 라인 구동기 회로에 대해 본 발명의 시프트 레지스터들로 작동하는 반도체 회로를 사용함으로써, 반도체 회로들은 클럭 신호의 진폭이 시프트 레지스터들을 구동하는 고 전위 전원 및 저 전위 전원 사이에 전위 차보다 더 작을 때조차 시프트 레지스터들로 적절히 작동할 수 있다. 추가로, 본 발명의 시프트 레지스터들로 작동하는 반도체 회로를 사용함으로써, 전력 소모는 고 전위 전원 및 저 전위 전원 사이에 전류가 흐르는 것을 막는 동안 감소될 수 있다. 더욱이, 본 발명의 시프트 레지스터들로 작동하는 반도체 회로들을 사용함으로써, 반도체 회로들을 구성하는 트랜지스터들의 수는 종래의 시프트 레지스터 회로와 비교하여 감소될 수 있으므로, 높은 수율이 획득될 수 있다. 게다가, 본 발명의 시프트 레지스터들로 작동하는 반도체 회로들을 사용함으로써, 반도체 회로들은 레벨 시프트 부를 제공하지 않으며 동작될 수 있고, 그러므로 시프트 레지스터들로 작동하는 반도체 회로들의 점유 영역이 감소될 수 있다.
실시예 6
본 발명의 반도체 장치를 갖는 전자 기기로는 텔레비전 수신기, 비디오 카메라 및 디지털 카메라와 같은 카메라, 고글형 디스플레이, 네비게이션 시스템, 오디오 재생 디바이스(예로써, 자동차 오디오 구성요소 세트), 컴퓨터, 게임 머신, 휴대용 정보 터미널(예로써, 모바일 컴퓨터, 휴대용 전화기, 휴대용 게임 머신, 전자 서적 등), 및 레코딩 매체를 통해 제공되는 이미지 재생 디바이스(구체적으로는, 디지털 다용도 디스크(DVD)와 같은 레코딩 매체를 재생하고, 재생된 이미지를 디스플레이하는 디스플레이 부분을 갖는 디바이스) 등이 제시될 수 있다. 이러한 전자 기기들의 특정한 예들은 도 19, 도 20, 도 21a 및 도 21b, 도 22a 및 도 22b, 도 23, 및 도 24a 내지 도 24E에 도시되어 있다.
도 19는 디스플레이 패널(5001) 및 회로 기판(5011)을 결합하여 구성되는 EL 모듈을 도시하고 있다. 회로 기판(5011) 위에서, 제어 회로(5012), 신호 분할 회로(5013) 등이 형성되고, 그것들은 접속 배선(5014)을 통해 디스플레이 패널(5001)에 전기적으로 접속된다.
디스플레이 패널(5001)은 여러 픽셀들이 제공되는 픽셀부(5002)와, 선택된 픽셀에 비디오 신호를 공급하는 신호 라인 구동기 회로(5004), 및 스캐닝 라인 구동기 회로(5003)를 갖는다. EL 모듈을 제조하는 경우에 있어서, 픽셀부(5002)의 각각의 픽셀에 포함되는 반도체 장치가 상기 기술된 실시예들을 사용하여 형성될 수 있다는 것에 주의한다. 추가로, 스캐닝 라인 구동기 회로(5003) 또는 신호 라인 구동기 회로(5004)와 같은 제어 구동기 회로 부분은 상기 언급된 실시예들에 따 라 형성되는 TFT를 사용하여 제작될 수 있다. 이러한 방식으로, 도 19에 도시된 EL 모듈 텔레비전이 완성될 수 있다.
도 20은 EL 텔레비전 수신기의 주요 구성을 도시하는 블록도이다. 튜너(5101)는 비디오 신호들 및 오디오 신호들을 수신한다. 비디오 신호들은 비디오 신호 증폭 회로(5102)와, 비디오 신호 증폭 회로(5102)로부터 적, 녹, 및 청의 각각의 컬러들에 대응하는 컬러 신호들로 변환하는 비디오 신호 프로세싱 회로(5103)와, 구동기 IC로 입력될 비디오 신호들을 변환하는 제어 회로(5012)에 의해 프로세싱된다. 제어 회로(5012)는 각각의 스캔 라인 측 및 신호 라인 측에 신호들을 출력한다. 디지털 구동을 수행할 때, 신호 분할 회로(5013)는 입력 디지털 신호가 공급될 신호들의 m 조각들로 분할되도록 신호 라인 측 상에 제공될 수 있다.
튜너(5101)에서 수신된 신호들 중에서, 오디오 신호들은 오디오 신호 증폭 회로(5105)로 송신될 수 있고, 그의 출력은 오디오 신호 프로세싱 회로(5106)를 통해 스피커(5107)로 공급된다. 제어 회로(5108)는 수신국(수신 주파수) 상에서 제어 데이터와, 입력 부분(5109)으로부터 볼륨을 수신하고, 튜너(5101) 및 오디오 신호 프로세싱 회로(5106)에 신호를 송신한다.
도 21a에 도시된 바와 같이, 텔레비전 수신기는 EL 모듈을 하우징(5201)으로 포함시켜 완성될 수 있다. 디스플레이 스크린(5202)은 EL 모듈에 의해 형성된다. 추가로, 스피커(5203), 동작 스위치(5204) 등이 적절히 제공된다.
도 21b는 무선으로 신호들을 수신할 수 있는 텔레비전 수신기를 도시하고 있다. 단지 텔레비전 수신기의 디스플레이만이 휴대용이다. 하우징(5212)은 배터리 및 신호 수신기와 함께 포함되며, 배터리는 디스플레이 부분(5213) 및 스피커 부분(5217)을 구동한다. 배터리는 배터리 충전기(5210)를 통해 반복적으로 충전될 수 있다. 추가로, 배터리 충전기(5210)는 비디오 신호들을 송수신하며, 디스플레이의 신호 수신기에 비디오 신호들을 송신한다. 하우징(5212)은 동작 키(5216)를 통해 제어된다. 도 21b에 도시된 디바이스는 또한 동작 키(5216)를 동작시켜 하우징(5212)으로부터 배터리 충전기(5210)로 신호들을 송신할 수 있고; 그러므로 그것은 또한 비디오/오디오 양방향 통신 디바이스로 불릴 수 있다. 추가로, 상기 디바이스는 또한 하우징(5212)으로부터 배터리 충전기(5210)로 신호들을 송신하기 위해 동작 키(5216)를 동작시키고, 추가로 배터리 충전기(5210)가 송신할 수 있는 신호들을 수신하도록 다른 전자 기기들을 제어함으로써 다른 전자 기기들의 통신 제어를 수행할 수 있으며; 그러므로 상기 디바이스는 또한 범용 원격 제어 디바이스로 불릴 수 있다.
도 19, 도 20, 도 21a 및 도 21b에 도시된 텔레비전 수신기의 소스 신호 라인 구동기 회로 및 게이트 신호 라인 구동기 회로에 본 발명의 시프트 레지스터들로 작동하는 반도체 회로들을 적용함으로써, 반도체 회로들은 클럭 신호의 진폭이 시프트 레지스터들을 구동하는 고 전위 전원 및 저 전위 전원 사이에 전위 차보다 더 작을 때조차, 시프트 레지스터들로 적절히 작동할 수 있다. 추가로, 본 발명의 시프트 레지스터들로 작동하는 반도체 회로를 사용함으로써, 전력 소모는 고 전위 전원 및 저 전위 전원 사이에 전류가 흐르는 것을 막는 동안 감소될 수 있다. 더욱이, 본 발명의 시프트 레지스터들로 작동하는 반도체 회로들을 사용함으로써, 반 도체 회로들을 구성하는 트랜지스터들의 수는 종래의 시프트 레지스터 회로와 비교하여 감소될 수 있으므로, 높은 이득이 획득될 수 있다. 게다가, 본 발명의 시프트 레지스터들로 작동하는 반도체 회로들을 사용함으로써, 반도체 회로들은 레벨 시프트 부를 제공하지 않으며 동작될 수 있으므로, 시프트 레지스터들로 작동하는 반도체 회로들의 점유 영역이 감소될 수 있다. 결과적으로, 안정적 동작을 디스플레이하는 제품, 결함이 덜한 제품, 전력을 덜 요구하는 제품이 소비자들에게 제공될 수 있다.
말할 필요도 없이, 본 발명은 텔레비전 수신기에 제한되지 않으며, 개인용 컴퓨터의 모니터, 기차역 또는 공항에서 정보 디스플에이 보드, 또는 거리에서 광고 디스플레이 보드와 같은 넓은 영역의 광고 디스플레이 매체와 같은 다양한 대상들에 적용될 수 있다.
도 22a는 디스플레이 패널(5301) 및 인쇄 배선 기판(5302)를 결합하여 구성된 모듈을 도시하고 있다. 디스플레이 패널(5301)은 여러 픽셀들이 제공되는 픽셀부(5303), 제 1 스캐닝 라인 구동기 회로(5304), 제 2 스캐닝 라인 구동기 회로(5305), 및 선택된 픽셀로 비디오 신호를 공급하는 신호 라인 구동기 회로(5306)를 갖는다.
인쇄 배선 기판(printed wiring board; 5302)에는 제어기(5307), 중앙 처리 유닛(CPU)(5308), 메모리(5309), 전력 공급 회로(5310), 오디오 프로세싱 회로(5311), 송신/수신 회로(5312) 등이 제공된다. 인쇄 배선 기판(5302) 및 디스플레이 패널(5301)은 연성 배선 보드(FPC: flexible wiring board)(5313)를 통해 접 속된다. 연성 배선 보드(5313)에는 전력 공급 전압 또는 신호들 상에 노이즈 인터럽션을 막고, 또한 흐릿한 신호 상승을 막기 위해 커패시터 요소, 버퍼 회로 등이 제공될 수 있다. 추가로, 제어기(5307), 오디오 프로세싱 회로(5311), 메모리(5309), CPU(5308), 전력 공급 회로(5310) 등이 COG(chip on glass) 방법을 사용하여 디스플레이 패널(5301) 위에 장착될 수 있다. COG 방법에 의해, 인쇄 배선 기판(5302)의 스케일이 감소될 수 있다.
다양한 제어 신호들은 인쇄 배선 기판(5302) 상에 제공되는 인터페이스(I/F) 부분(53140을 통해 입력/출력된다. 추가로, 안테나로부터/안테나까지 신호들을 송신/수신하는 안테나 포트(5315)가 인쇄 배선 기판(5302) 상에 제공된다.
도 22b는 도 22a에 도시된 모듈의 블록도이다. 이러한 모듈은 메모리(5309)와 같이 VRAM(5316), DRAM(5317), 플래시 메모리(5318) 등을 포함한다. VRAM(5316)은 패널상에 디스플레이될 이미지 데이터를 저장하고, DRAM(5317)은 이미지 데이터 또는 오디오 데이터를 저장하며, 플래시 메모리는 다양한 프로그램들을 저장한다.
전력 공급 회로(5310)는 디스플레이 패널(5301), 제어기(5307), CPU(5308), 오디오 프로세싱 회로(5311), 메모리(5309), 및 송신/수신 회로(5312)를 동작시키기 위해 전력을 공급한다. 상기 패널의 사양에 의존하여, 전력 공급 회로(5310)에는 전류 소스가 제공될 수 있다.
CPU(5308)는 제어 신호 생성 회로(5320), 디코더(5321), 레지스터(5322), 산술 회로(5323), RAM(5324), 및 CPU(5308)에 대한 인터페이스(5319) 등을 포함한다. 인터페이스(5319)를 통해 CPU(5308)로 입력되는 다양한 신호들은 산술 회로(5323), 디코더(5321) 등에 입력되기 전에 레지스터(5322)에 일단 저장된다. 산술 회로(5323)는 입력 신호들에 기초하여 동작을 수행하고, 다양한 명령어들을 전달하기 위해 어드레스를 명시한다. 반대로, 디코더(5321)에 입력되는 신호들은 디코딩되어 제어 신호 생성 회로(5320)에 입력된다. 제어 신호 생성 회로(5320)는 입력 신호들에 기초하여 다양한 명령어들을 포함하는 신호들을 생성하여, 그것들을 산술 회로(5323)에서 명시된 어드레스, 구체적으로는 메모리(5309), 송신/수신 회로(5312), 오디오 프로세싱 회로(5311), 및 제어기(5307) 등으로 송신한다.
메모리(5309), 송신/수신 회로(5312), 오디오 프로세싱 회로(5311), 및 제어기(5307)는 수신된 각각의 명령어들에 따라 동작한다. 그 동작은 이하 간략하게 기술될 것이다.
입력 수단(5325)으로부터 입력되는 신호들은 I/F 부(5314)를 통해 인쇄 배선 기판(5302) 위에 장착되는 CPU(5308)로 송신된다. 제어 신호 생성 회로(5320)는 VRAM(5316)에 저장된 이미지 데이터를 포인팅 디바이스 및 키보드와 같은 입력 수단(5325)으로부터 송신되는 신호들에 따라 미리 결정된 포맷으로 변환하고, 그 후에 그 데이터를 제어기(5307)에 송신한다.
제어기(5307)는 패널의 사양에 따라 CPU(5308)로부터 송신되는 이미지 데이터를 포함하는 신호들에 대한 데이터 프로세싱을 수행하고, 그 후에 상기 데이터를 디스플레이 패널(5301)에 공급한다. 추가로, 제어기(5307)는 전력 공급 회로(5310)로부터 입력되는 전력 공급 전압과 CPU(5308)로부터 입력되는 다양한 신호 들에 기초하여 Hsync 신호들, Vsync 신호들, 클럭 신호들(CLK), AC 전압(AC Cont), 및 스위칭 신호들(L/R)을 생성하여, 그것들을 디스플레이 패널(5301)에 공급한다.
송신/수신 회로(5312)는 안테나(5328)에서 전자기 파장들로 송신/수신된 신호들을 프로세싱하고, 구체적으로는 아이솔레이터(isolator), 대역통과 필터, VCO(voltage controlled oscillator), LPF(low pass filter), 커플러, 및 발룬과 같은 고주파 회로들을 포함한다. 송신/수신 회로(5312)들로부터/까지 송신되는/수신되는 신호들 중에서, 오디오 데이터를 포함하는 신호들은 CPU(5308)로부터의 명령어에 따라 오디오 프로세싱 회로(5311)에 송신된다.
CPU(5308)로부터의 명령어에 따라 송신되는 오디오 데이터를 포함하는 신호들은 오디오 프로세싱 회로(5311)에서 오디오 신호들로 복조되어 스피커(5327)에 송신된다. 마이크(5326)로부터 송신되는 오디오 신호들은 오디오 프로세싱 회로(5311)에서 변조되어, CPU(5308)로부터의 명령어에 따라 송신/수신 회로(5312)에 송신된다.
제어기(5307), CPU(5308), 전력 공급 회로(5310), 오디오 프로세싱 회로(5311), 및 메모리(5309)는 이러한 실시예의 패키지로 통합될 수 있다. 이러한 실시예는 아이솔레이터, 대역통화 필터, VCO(voltage controlled oscillator), LPF(low pass filter), 커플러, 및 발룬(balun)과 같은 고주파 회로들을 제외한 어떠한 회로들에도 적용될 수 있다.
도 23은 도 22a 및 도 22b에 도시된 모듈을 포함하는 휴대용 전화기의 하나의 모드를 도시하고 있다. 디스플레이 패널(5301)은 부착가능/탈착가능 방식에 따 라 하우징(5330)에 포함될 수 있다. 하우징(5330)의 형상 및 사이즈는 디스플레이 패널(5301)의 사이즈에 따라 적절히 변경될 수 있다. 디스플레이 패널(5301)이 고정되는 하우징(5330)은 모듈로 조립되도록 인쇄 기판(5331)에 부합된다.
디스플레이 패널(5301)은 FPC(5313)를 통해 인쇄 기판(5331)로 접속된다. 인쇄 기판(5331) 상에는 CPU를 포함하여 스피커(5332), 마이크(5333), 송신/수신 회로(5334), 및 신호 프로세싱 회로(5335) 등이 형성된다. 그러한 모듈은 입력 수단(5336), 배터리(5337), 및 안테나(5340)와 결합되고, 그에 따라 하우징들(5339)로 포함된다. 디스플레이 패널(5301)의 픽셀부는 그것이 하우징(5339)에 형성되는 개방 윈도우로부터 보여질 수 있도록 배치된다.
이러한 실시예에 따른 휴대용 전화기는 기능 또는 애플리케이션에 따라 다양한 모드들로 변경될 수 있다. 예를 들어, 휴대용 전화기는 여러 디스플레이 패널들이 사용되는 방식으로 구성될 수 있고, 하우징은 힌지(hinge)를 통해 접기/펴기를 가능하도록 여러 유닛들로 적절히 분할된다.
도 23에 도시된 휴대용 전화기에 있어서, 디스플레이 패널(5301)의 신호 라인 구동기 회로 및 스캐닝 라인 구동기 회로는 실시 형태들에 기술된 반도체 회로들과 동일한 반도체 회로들을 갖는다. 그 반도체 회로들을 사용함으로써, 반도체 회로들은 클럭 신호의 진폭이 시프트 레지스터들을 구동하는 고 전위 전원 및 저 전위 전원 사이에 전위 차보다 더 작을 때조차, 시프트 레지스터들로 적절히 작동할 수 있고; 전력 소모는 고 전위 전원 및 저 전위 전원 사이에 전류가 흐르는 것을 막는 동안 감소될 수 있고; 반도체 회로들을 구성하는 트랜지스터들의 수는 종 래의 시프트 레지스터 회로와 비교하여 감소될 수 있으며; 반도체 회로들은 시프트 레지스터들로 작동하는 반도체 회로들의 점유 영역이 감소될 수 있도록 레벨 시프트 부를 제공하지 않으며 동작될 수 있다. 따라서, 안정적 동작을 디스플레이하는 제품, 결함들이 덜한 제품, 전력이 덜 요구되는 제품, 및 소형화된 제품이 소비자들에게 제공될 수 있다. 이러한 반도체 회로들을 갖는 디스플레이 패널(5301)은 또한 동일한 특징들을 가지므로, 이러한 휴대용 전화기는 전력을 덜 요구하며 안정적 동작을 디스플레이한다. 이러한 특징들을 사용함으로써, 안정적 동작을 디스플레이하는 제품(휴대용 전화기), 결함들이 덜한 제품(휴대용 전화기), 전력을 덜 요구하는 제품(휴대용 전화기)이 소비자들에게 제공될 수 있다. 그러므로, 전력 소모, 하우징들(5339)의 무게 및 사이즈를 감소시키는 것이 가능하다. 본 발명에 따른 휴대용 전화기는 전력을 덜 요구하며 작고 경량이므로, 향상된 휴대성을 갖는 제품이 제공될 수 있다.
도 24a는 하우징(6001), 지지 기반(6002), 디스플레이 부분(6003) 등을 포함하는 텔레비전 디바이스이다. 이러한 텔레비전 디바이스에 있어서, 디스플레이 부분(6003)의 신호 라인 구동기 회로 및 스캐닝 라인 구동기 회로는 실시 형태들에 기술된 동일한 반도체 회로들을 갖는다. 그 반도체 회로들을 사용함으로써, 반도체 회로들은 클럭 신호의 진폭이 시프트 레지스터들을 구동하는 고 전위 전원 및 저 전위 전원 사이에 전위 차보다 더 작을 때조차 시프트 레지스터들로 적절히 작동할 수 있고; 전력 소모는 고 전위 전원 및 저 전위 전원 사이에 전류가 흐르는 것을 막는 동안 감소될 수 있고; 반도체 회로들을 구성하는 트랜지스터들의 수는 종래의 시프트 레지스터들과 비교하여 감소될 수 있으며, 반도체 회로들은 시프트 레지스터들로 작동하는 반도체 회로들의 점유 영역이 감소될 수 있도록 레벨 시프트 부를 제공하지 않으며 동작될 수 있다. 따라서, 안정적 동작을 디스플레이하는 제품, 결함들이 덜한 제품, 전력을 덜 요구하는 제품, 및 소형화된 제품이 소비자들에게 제공될 수 있다. 이러한 반도체 회로들을 갖는 디스플레이 부분(6003)은 또한 동일한 특징들을 가지므로, 이러한 텔레비전 디바이스는 전력을 덜 요구하며 안정적 동작을 디스플레이한다. 이러한 특징들을 사용함으로써, 안정적 동작을 디스플레이하는 제품(텔레비전 디바이스), 결함들이 덜한 제품(텔레비전 디바이스), 및 전력을 덜 요구하는 제품(텔레비전 디바이스)이 소비자들에게 제공될 수 있다. 그러므로, 전력 소모, 하우징(6001)의 무게 및 사이즈를 감소시키는 것이 가능하다. 본 발명에 따른 텔레비전 디바이스는 전력을 덜 요구하며 작고 경량이므로, 향상된 휴대성을 갖는 제품이 제공될 수 있다.
도 24b는 주요 몸체(6101), 하우징(6102), 디스플레이 부분(6103), 키보드(6104), 외부 접속 포트(6105), 포인팅 마우스(6106) 등을 포함하는 컴퓨터이다. 이러한 컴퓨터에 있어서, 디스플레이 부분(6103)의 신호 라인 구동기 회로 및 스캐닝 라인 구동기 회로는 실시 형태들에 기술된 동일한 반도체 회로들을 갖는다. 그 반도체 회로들을 사용함으로써, 반도체 회로들은 클럭 신호의 진폭이 시프트 레지스터들을 구동하는 고 전위 전원 및 저 전위 전원 사이에 전위 차보다 더 작을 때조차 시프트 레지스터들로 적절히 작동할 수 있고; 전력 소모는 고 전위 전원 및 저 전위 전원 사이에 전류가 흐르는 것을 막는 동안 감소될 수 있고; 반도체 회로 들을 구성하는 트랜지스터들의 수는 종래의 시프트 레지스터들과 비교하여 감소될 수 있으며, 반도체 회로들은 시프트 레지스터들로 작동하는 반도체 회로들의 점유 영역이 감소될 수 있도록 레벨 시프트 부를 제공하지 않으며 동작될 수 있다. 따라서, 안정적 동작을 디스플레이하는 제품, 결함들이 덜한 제품, 전력을 덜 요구하는 제품, 및 소형화된 제품이 소비자들에게 제공될 수 있다. 이러한 반도체 회로들을 갖는 디스플레이 부분(6103)은 또한 동일한 특징들을 가지므로, 이러한 컴퓨터는 전력을 덜 요구하며 안정적 동작을 디스플레이한다. 이러한 특징들을 사용함으로써, 안정적 동작을 디스플레이하는 제품(컴퓨터), 결함들이 덜한 제품(컴퓨터), 및 전력을 덜 요구하는 제품(컴퓨터)이 소비자들에게 제공될 수 있다. 그러므로, 전력 소모, 주요 몸체(6101) 또는 하우징(6102)의 무게 및 사이즈를 감소시키는 것이 가능하다. 본 발명에 따른 컴퓨터는 전력을 덜 요구하며 작고 경량이므로, 향상된 휴대성을 갖는 제품이 제공될 수 있다.
도 24c는 주요 몸체(6201), 디스플레이 부분(6202), 스위치(6203), 동작 키들(6204), 적외선 포트(6205) 등을 포함하는 휴대용 컴퓨터이다. 이러한 휴대용 컴퓨터에 있어서, 디스플레이 부분(6202)의 신호 라인 구동기 회로 및 스캐닝 라인 구동기 회로는 실시 형태들에 기술된 동일한 반도체 회로들을 갖는다. 그 반도체 회로들을 사용함으로써, 반도체 회로들은 클럭 신호의 진폭이 시프트 레지스터들을 구동하는 고 전위 전원 및 저 전위 전원 사이에 전위 차보다 더 작을 때조차 시프트 레지스터들로 적절히 작동할 수 있고; 전력 소모는 고 전위 전원 및 저 전위 전원 사이에 전류가 흐르는 것을 막는 동안 감소될 수 있고; 반도체 회로들을 구성하 는 트랜지스터들의 수는 종래의 시프트 레지스터들과 비교하여 감소될 수 있으며, 반도체 회로들은 시프트 레지스터들로 작동하는 반도체 회로들의 점유 영역이 감소될 수 있도록 레벨 시프트 부를 제공하지 않으며 동작될 수 있다. 따라서, 안정적 동작을 디스플레이하는 제품, 결함들이 덜한 제품, 전력을 덜 요구하는 제품, 및 소형화된 제품이 소비자들에게 제공될 수 있다. 이러한 반도체 회로들을 갖는 디스플레이 부분(6202)은 또한 동일한 특징들을 가지므로, 이러한 휴대용 컴퓨터는 전력을 덜 요구하며 안정적 동작을 디스플레이한다. 이러한 특징들을 사용함으로써, 안정적 동작을 디스플레이하는 제품, 결함들이 덜한 제품, 및 전력을 덜 요구하는 제품이 소비자들에게 제공될 수 있다. 그러므로, 주요 몸체(6201)의 무게 및 사이즈를 감소시키는 것이 가능하다. 본 발명에 따른 휴대용 컴퓨터는 전력을 덜 요구하며 작고 경량이므로, 향상된 휴대성을 갖는 제품이 제공될 수 있다.
도 24D는 하우징(6301), 디스플레이 부분(6302), 스피커 부분들(6303), 동작 키들(6304), 레코딩 매체 삽입 소켓(6305) 등을 포함하는 휴대용 게임 머신이다. 이러한 휴대용 게임 머신에 있어서, 디스플레이 부분(6302)의 신호 라인 구동기 회로 및 스캐닝 라인 구동기 회로는 실시 형태들에 기술된 동일한 반도체 회로들을 갖는다. 그 반도체 회로들을 사용함으로써, 반도체 회로들은 클럭 신호의 진폭이 시프트 레지스터들을 구동하는 고 전위 전원 및 저 전위 전원 사이에 전위 차보다 더 작을 때조차 시프트 레지스터들로 적절히 작동할 수 있고; 전력 소모는 고 전위 전원 및 저 전위 전원 사이에 전류가 흐르는 것을 막는 동안 감소될 수 있고; 반도체 회로들을 구성하는 트랜지스터들의 수는 종래의 시프트 레지스터들과 비교하여 감소될 수 있으며, 반도체 회로들은 시프트 레지스터들로 작동하는 반도체 회로들의 점유 영역이 감소될 수 있도록 레벨 시프트 부를 제공하지 않으며 동작될 수 있다. 따라서, 안정적 동작을 디스플레이하는 제품, 결함들이 덜한 제품, 전력을 덜 요구하는 제품, 및 소형화된 제품이 소비자들에게 제공될 수 있다. 이러한 반도체 회로들을 갖는 디스플레이 부분(6302)은 또한 동일한 특징들을 가지므로, 이러한 휴대용 게임 머신은 전력을 덜 요구하며 안정적 동작을 디스플레이한다. 이러한 특징들을 사용함으로써, 안정적 동작을 디스플레이하는 제품, 결함들이 덜한 제품, 및 전력을 덜 요구하는 제품이 소비자들에게 제공될 수 있다. 그러므로, 하우징(6301)의 무게 및 사이즈를 감소시키는 것이 가능하다. 본 발명에 따른 휴대용 게임 머신은 전력을 덜 요구하며 작고 경량이므로, 향상된 휴대성을 갖는 제품이 제공될 수 있다.
도 24E는 주요 몸체(6401), 하우징(6402), 디스플레이 부분(A6403), 디스플레이 부분(B6404), (DVD와 같은)레코딩 매체 판독 부분(6405), 동작 키(6406), 스피커 부분(6407) 등을 포함하는 레코딩 매체(구체적으로는, DVD 재생 디바이스)에 제공되는 휴대용 이미지 재생 디바이스이다. 디스플레이 부분(A6403)은 주로 이미지 데이터를 디스플레이하고, 디스플레이 부분(B6404)은 주로 텍스트 데이터를 디스플레이한다. 이러한 휴대용 이미지 재생 디바이스에 있어서, 각각의 디스플레이 부분(A6403) 및 디스플레이 부분(B6404)의 신호 라인 구동기 회로 및 스캐닝 라인 구동기 회로는 실시 형태들에 기술된 동일한 반도체 회로들을 갖는다. 그 반도체 회로들을 사용함으로써, 반도체 회로들은 클럭 신호의 진폭이 시프트 레지스터들을 구동하는 고 전위 전원 및 저 전위 전원 사이에 전위 차보다 더 작을 때조차 시프트 레지스터들로 적절히 작동할 수 있고; 전력 소모는 고 전위 전원 및 저 전위 전원 사이에 전류가 흐르는 것을 막는 동안 감소될 수 있고; 반도체 회로들을 구성하는 트랜지스터들의 수는 종래의 시프트 레지스터들과 비교하여 감소될 수 있으며, 반도체 회로들은 시프트 레지스터들로 작동하는 반도체 회로들의 점유 영역이 감소될 수 있도록 레벨 시프트 부를 제공하지 않으며 동작될 수 있다. 따라서, 안정적 동작을 디스플레이하는 제품, 결함들이 덜한 제품, 전력을 덜 요구하는 제품, 및 소형화된 제품이 소비자들에게 제공될 수 있다. 이러한 반도체 회로들을 갖는 디스플레이 부분(A6403) 및 디스플레이 부분(B6404)은 또한 동일한 특징들을 가지므로, 이러한 휴대용 이미지 재생 디바이스는 전력을 덜 요구하며 안정적 동작을 디스플레이한다. 이러한 특징들을 사용함으로써, 안정적 동작을 디스플레이하는 제품(이미지 재생 디바이스), 결함들이 덜한 제품(이미지 재생 디바이스), 및 전력을 덜 요구하는 제품(이미지 재생 디바이스)이 소비자들에게 제공될 수 있다. 그러므로, 디스플레이 부분(A6403) 및 디스플레이 부분(B6404)의 무게 및 사이즈를 감소시키는 것이 가능하다. 본 발명에 따른 휴대용 이미지 재생 디바이스는 전력을 덜 요구하며 작고 경량이므로, 향상된 휴대성을 갖는 제품이 제공될 수 있다.
그러한 전자 기기들에서 사용되는 디스플레이 장치들은 글래스 기판을 사용할 뿐만 아니라 사이즈, 세기, 또는 애플리케이션들에 따라 내열성 플라스틱 기판을 사용하여 형성될 수 있다. 따라서, 무게를 더 많이 감소시킬 수 있다.
이러한 실시예들에 제시된 예들은 단지 예시적이며, 본 발명이 그러한 애플 리케이션들에 제한되지 않는다는 것에 주의한다.
이러한 실시예는 상기 언급된 실시 형태들 및 실시예들 중 어느 것과도 자유롭게 결합되어 구현될 수 있다.
이러한 애플리케이션은 참조 문헌으로 그 전체 콘텐츠들이 본 명세서에 포함되며, 2005년 5월 20일 일본 특허청에 출원된 일본 특허 출원서 제 2005-148814 호에 기초한다.
본 발명은 트랜지스터들의 특징들에 따른 변화들의 악영향을 감소시키는 동시에, 시프트 레지스터로 정확하게 작동하는 반도체 회로를 제공한다. 또한, 본 발명은 트랜지스터들의 수를 증가시키지 않으며 시프트 레지스터로서 바람직하게 작동하는 작은 진폭 신호를 사용하는 반도체 회로를 제공한다.

Claims (24)

  1. 반도체 회로에 있어서:
    인버터 회로 및 회로 그룹의 m(m은 임의의 양의 정수이며, m≥3) 스테이지를 포함하고,
    상기 회로 그룹은:
    제 1 전위 전원에 접속되는 제 1 단자를 갖는 p-채널 트랜지스터;
    상기 p-채널 트랜지스터의 게이트에 접속되는 게이트 및 상기 p-채널 트랜지스터의 제 2 단자에 접속되는 제 1 단자를 갖는 제 1 n-채널 트랜지스터; 및
    상기 제 1 n-채널 트랜지스터의 제 2 단자에 접속되는 제 1 단자 및 제 2 전위 전원에 접속되는 제 2 단자를 갖는 제 2 n-채널 트랜지스터를 포함하며,
    상기 인버터 회로의 입력 단자는 상기 p-채널 트랜지스터의 제 2 단자 및 상기 제 1 n-채널 트랜지스터의 제 1 단자에 접속되고,
    클럭 신호는 (2n-1)번째(n은 임의의 정수이며, m≥2n≥2) 스테이지에서 상기 제 2 n-채널 트랜지스터의 게이트로 입력되며,
    인버팅된 클럭 신호는 2n번째 스테이지에서 상기 제 2 n-채널 트랜지스터의 게이트로 입력되는, 반도체 회로.
  2. 제 1 항에 있어서,
    상기 제 1 전위는 상기 제 2 전위보다 더 높은, 반도체 회로.
  3. 제 1 항에 있어서,
    상기 클럭 신호 및 상기 인버팅된 클럭 신호의 각각의 고 전위 레벨은 상기 제 1 전위 전원의 전위와 같고, 저 전위 레벨은 상기 제 2 전위 전원의 전위보다 더 높은, 반도체 회로.
  4. 제 1 항에 있어서,
    상기 회로 그룹 및 상기 인버터 회로 사이에서 전위를 유지하는 수단을 더 포함하는, 반도체 회로.
  5. 제 1 항에 있어서,
    상기 p-채널 트랜지스터의 게이트 및 상기 제 1 n-채널 트랜지스터의 게이트가 접속되고, 상기 p-채널 트랜지스터의 제 2 단자 및 상기 제 1 n-채널 트랜지스터의 제 1 단자가 접속되는 NAND 회로를 더 포함하는, 반도체 회로.
  6. 제 1 항에 있어서,
    상기 n-채널 트랜지스터 및 상기 p-채널 트랜지스터는 글래스 기판(glass substrate) 상에 형성되는 박막 트랜지스터들을 사용하여 형성되는, 반도체 회로.
  7. 제 1 항에 있어서,
    상기 n-채널 트랜지스터 및 상기 p-채널 트랜지스터는 단일 결정 기판(singlecrystalline substrate)상에 형성될 수 있는, 반도체 회로.
  8. 제 1 항에 있어서,
    상기 반도체 회로는 시프트 레지스터 회로를 위해 사용되는, 반도체 회로.
  9. 제 1 항에 따른 반도체 회로를 포함하는 디스플레이 장치.
  10. 액정 소자(liquid crystal element) 또는 EL 소자(EL element)를 포함하는 제 1 항에 따른 반도체 회로를 포함하는 디스플레이 장치.
  11. 제 9 항에 따른 디스플레이 장치를 포함하는 전자 기기(electronic appliance).
  12. 제 11 항에 있어서,
    텔레비전 수신기, 비디오 카메라 또는 디지털 카메라와 같은 카메라, 고글형 디스플레이, 네비게이션 시스템, 오디오 재생 디바이스, 컴퓨터, 게임 머신, 모바일 컴퓨터, 휴대용 전화기, 휴대용 게임 머신, 전자 서적, 및 이미지 재생 디바이스 중 어느 하나인, 전자 기기.
  13. 반도체 회로에 있어서:
    제 2 회로 그룹 및 제 1 회로 그룹의 m(m은 임의의 양의 정수이며, m≥3) 스테이지를 포함하고,
    상기 제 1 회로 그룹은:
    제 1 전위 전원에 접속되는 제 1 단자를 갖는 제 1 p-채널 트랜지스터;
    상기 제 1 p-채널 트랜지스터의 게이트에 접속되는 게이트 및 상기 제 1 p-채널 트랜지스터의 제 2 단자에 접속되는 제 1 단자를 갖는 제 1 n-채널 트랜지스터; 및
    상기 제 1 n-채널 트랜지스터의 제 2 단자에 접속되는 제 1 단자 및 제 2 전위 전원에 접속되는 제 2 단자를 갖는 제 2 n-채널 트랜지스터를 포함하고,
    상기 제 2 회로 그룹은:
    제 1 전위 전원에 접속되는 제 1 단자를 갖는 제 2 p-채널 트랜지스터;
    상기 제 1 p-채널 트랜지스터의 제 2 단자, 상기 제 1 n-채널 트랜지스터의 제 1 단자, 및 상기 제 2 p-채널 트랜지스터의 게이트에 접속되는 게이트, 및 상기 제 2 p-채널 트랜지스터의 제 2 단자에 접속되는 제 1 단자를 갖는 제 3 n-채널 트랜지스터; 및
    상기 제 3 n-채널 트랜지스터의 제 2 단자에 접속되는 제 1 단자 및 제 2 전위 전원에 접속되는 제 2 단자를 갖는 제 4 n-채널 트랜지스터를 포함하며,
    클럭 신호는 (2n-1)번째(n은 임의의 정수이며, m≥2n≥2) 스테이지에서 상기 제 2 n-채널 트랜지스터의 게이트 및 상기 (2n-1)번째 스테이지에서 상기 제 4 n- 채널 트랜지스터의 게이트로 입력되고,
    인버팅된 클럭 신호는 2n번째 스테이지에서 상기 제 2 n-채널 트랜지스터의 게이트 및 상기 2n번째 스테이지에서 상기 제 4 n-채널 트랜지스터의 게이트로 입력되는, 반도체 회로.
  14. 제 13 항에 있어서,
    상기 제 1 전위는 상기 제 2 전위보다 더 높은, 반도체 회로.
  15. 제 13 항에 있어서,
    상기 클럭 신호 및 상기 인버팅된 클럭 신호의 각각의 고 전위 레벨은 상기 제 1 전위 전원의 전위와 같고,
    상기 클럭 신호 및 상기 인버팅된 클럭 신호의 각각의 저 전위 레벨은 상기 제 2 전위 전원의 전위보다 더 높은, 반도체 회로.
  16. 제 13 항에 있어서,
    상기 제 1 회로 그룹 및 상기 제 2 회로 그룹 사이에서 전위를 유지하는 수단을 더 포함하는, 반도체 회로.
  17. 제 13 항에 있어서,
    상기 p-채널 트랜지스터의 상기 게이트 및 상기 제 1 n-채널 트랜지스터의 상기 게이트가 접속되고, 상기 제 2 p-채널 트랜지스터의 상기 제 2 단자 및 상기 제 3 n-채널 트랜지스터의 상기 제 1 단자가 접속되는 NOR 회로를 더 포함하는, 반도체 회로.
  18. 제 13 항에 있어서,
    상기 n-채널 트랜지스터 및 상기 p-채널 트랜지스터는 글래스 기판상에 형성되는 박막 트랜지스터들(thin film transistors)을 사용하여 형성되는, 반도체 회로.
  19. 제 13 항에 있어서,
    상기 n-채널 트랜지스터 및 상기 p-채널 트랜지스터는 단일 결정 기판 위에 형성될 수 있는, 반도체 회로.
  20. 제 13 항에 있어서,
    상기 반도체 회로는 시프트 레지스터 회로를 위해 사용되는, 반도체 회로.
  21. 제 13 항에 따른 반도체 회로를 포함하는 디스플레이 장치.
  22. 액정 소자 또는 EL 소자를 포함하는 제 13항에 따른 반도체 회로를 포함하는 디스플레이 장치.
  23. 제 21 항에 따른 디스플레이 장치를 포함하는 전자 기기.
  24. 제 23 항에 있어서,
    텔레비전 수신기, 비디오 카메라 또는 디지털 카메라와 같은 카메라, 고글형 디스플레이, 네비게이션 시스템, 오디오 재생 디바이스, 컴퓨터, 게임 머신, 모바일 컴퓨터, 휴대용 전화기, 휴대용 게임 머신, 전자 서적, 및 이미지 재생 디바이스 중 어느 하나인, 전자 기기.
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