JPS5826116B2 - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPS5826116B2 JPS5826116B2 JP53044509A JP4450978A JPS5826116B2 JP S5826116 B2 JPS5826116 B2 JP S5826116B2 JP 53044509 A JP53044509 A JP 53044509A JP 4450978 A JP4450978 A JP 4450978A JP S5826116 B2 JPS5826116 B2 JP S5826116B2
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- JP
- Japan
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- field effect
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- pair
- type
- circuit
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- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
この発明は相補型絶縁ゲート電界効果トランジスタ（以
下ＦＥＴという。
下ＦＥＴという。
）によるシフトレジスタに関するものである。
デジタル装置の分野では、クロックパルスが加えられた
瞬間の信号を次のクロックパルスが加えられるまでの期
間、一時的に記憶しておく装置が要望される。
瞬間の信号を次のクロックパルスが加えられるまでの期
間、一時的に記憶しておく装置が要望される。
この種の装置の基本的なものは一般にＤ型フリップフロ
ップと呼ばれている。
ップと呼ばれている。
かかる装置はデジタル装置の多くの部分、例えばシフト
レジスタの基本構成となるものであり、他の基本装置と
組合せて種々の複雑な機能を有する装置を構成すること
ができる。
レジスタの基本構成となるものであり、他の基本装置と
組合せて種々の複雑な機能を有する装置を構成すること
ができる。
ＭＯＳＦＥＴに代表される絶縁ゲートＦＥＴによるこの
種の装置は、この素子特有の一時保持機能を巧みに利用
して集積回路内で幅広く利用され、種々の回路が考案さ
れている。
種の装置は、この素子特有の一時保持機能を巧みに利用
して集積回路内で幅広く利用され、種々の回路が考案さ
れている。
絶縁ゲートＦＥＴを用いたこの種の従来の回路を大別す
ると、単一の導電型の電界効果トランジスタを利用する
ものと、相補的な二つの導電型の電界効果トランジスタ
を利用するものに分類できる。
ると、単一の導電型の電界効果トランジスタを利用する
ものと、相補的な二つの導電型の電界効果トランジスタ
を利用するものに分類できる。
後者は前者に比して動作電圧範囲の広さ、消費電力の小
さい点において大きな利点を有している。
さい点において大きな利点を有している。
しかし、その反面二つの導電型を利用するため、従来は
制御用として正相、逆相の二種類のクロックパルスを必
要とする欠点があった。
制御用として正相、逆相の二種類のクロックパルスを必
要とする欠点があった。
ここで、相補型絶縁ゲート電界効果トランジスタによる
従来のゲート回路を第６図を用いて説明すると、従来の
この種回路はＰ型電界効果トランジスタ７１とＮ型電界
効果トランジスタ７２とで相補電界効果トランジスタ対
７００を構成しており、Ｐ型電界効果トランジスタ７１
のソースが接地されており、ドレインは接続点７７に於
いてＮ型電界効果トランジスタ７２のドレインと接続さ
れており、Ｎ型電界効果トランジスタ７２のソースは電
源−ＶＤＤに接続されている。
従来のゲート回路を第６図を用いて説明すると、従来の
この種回路はＰ型電界効果トランジスタ７１とＮ型電界
効果トランジスタ７２とで相補電界効果トランジスタ対
７００を構成しており、Ｐ型電界効果トランジスタ７１
のソースが接地されており、ドレインは接続点７７に於
いてＮ型電界効果トランジスタ７２のドレインと接続さ
れており、Ｎ型電界効果トランジスタ７２のソースは電
源−ＶＤＤに接続されている。
電界効果トランジスタ７１．７２０各ゲートは互いに接
続されて信号入力部７５を形成している。
続されて信号入力部７５を形成している。
接続点７７にはＰ型電界効果トランジスタ７４とＮ型電
界効果トランジスタ７３の並列接続の一端が接続されて
おり、並列接続の他端は信号出力部７６を形成している
。
界効果トランジスタ７３の並列接続の一端が接続されて
おり、並列接続の他端は信号出力部７６を形成している
。
Ｐ型電界効果トランジスタ７４のゲートとＮ型電界効果
トランジスタ７３のゲートには互いに逆相の２つのクロ
ックパルスが加えられており、周期的に入力信号の状態
とは反対の信号を信号出力部に伝達している。
トランジスタ７３のゲートには互いに逆相の２つのクロ
ックパルスが加えられており、周期的に入力信号の状態
とは反対の信号を信号出力部に伝達している。
このように従来の相補電界効果トランジスタ対を用いた
ゲート回路では互いに逆相の２つのクロックパルスを必
要とし、従ってかかるゲート回路によってシフトレジス
タを構成することは多数のクロックパルスを必要とする
ことになり好ましいものではなかった。
ゲート回路では互いに逆相の２つのクロックパルスを必
要とし、従ってかかるゲート回路によってシフトレジス
タを構成することは多数のクロックパルスを必要とする
ことになり好ましいものではなかった。
この発明の目的は極めて低電力で動作するという相補電
界効果トランジスタ対を用いたゲート回路の効果を損う
ことなく、かつ少数のクロックパルスで制御できる新規
かつ改善されたシフトレジスタを提供することにある。
界効果トランジスタ対を用いたゲート回路の効果を損う
ことなく、かつ少数のクロックパルスで制御できる新規
かつ改善されたシフトレジスタを提供することにある。
本発明によるシフトレジスタは相補的な電界効用トラン
ジスタの直列対と、該直列対に接続されたスイッチング
素子とをそれぞれ含む第１および第２の直列回路を有し
かつ第１の直列回路の相補的な電界効果トランジスタ対
の中間接続点が第２の直列回路の相補的な電界効果トラ
ンジスタ対のゲートに接続されたゲート回路を複数個含
み、隣り合うゲート回路のスイッチング素子を互いに異
なる極性の入力で開閉が制御されるもの、すなわち一極
性の制御信号で開くものと、逆極性の制御信号で開くも
のとの２種のスイッチング素子を交互に配置し、全ての
ゲート回路のスイッチング素子に同一の制御信号を与え
るようにする。
ジスタの直列対と、該直列対に接続されたスイッチング
素子とをそれぞれ含む第１および第２の直列回路を有し
かつ第１の直列回路の相補的な電界効果トランジスタ対
の中間接続点が第２の直列回路の相補的な電界効果トラ
ンジスタ対のゲートに接続されたゲート回路を複数個含
み、隣り合うゲート回路のスイッチング素子を互いに異
なる極性の入力で開閉が制御されるもの、すなわち一極
性の制御信号で開くものと、逆極性の制御信号で開くも
のとの２種のスイッチング素子を交互に配置し、全ての
ゲート回路のスイッチング素子に同一の制御信号を与え
るようにする。
本願発明によれば、低電力で動作するという相補電界効
果トランジスタ対による利点を備え、かつスイッチング
素子を制御するクロックパルスを大幅に減少せしめるこ
とができる。
果トランジスタ対による利点を備え、かつスイッチング
素子を制御するクロックパルスを大幅に減少せしめるこ
とができる。
次に本発明において用いられるＤ型フリップフロップの
ゲート回路について図面を参照して詳細に説明する。
ゲート回路について図面を参照して詳細に説明する。
第１図は本発明において用いるのに適した相補型ＭＯＳ
インバータによるＤ型フリップフロップ８０００回路図
である。
インバータによるＤ型フリップフロップ８０００回路図
である。
Ｎ型ＭＯ８電界効果トランジスタ（以下Ｎ型ＭＯ８ＦＥ
Ｔという。
Ｔという。
）１とＰ型ＭＯ８電界効果トランジスタ（以下Ｐ型ＭＯ
３ＦＥＴという。
３ＦＥＴという。
）２の対１００は直列に接続されて相補型インバータを
構成しており、互いに接続されたゲートは信号入力部３
に接続されている。
構成しており、互いに接続されたゲートは信号入力部３
に接続されている。
Ｎ型ＦＥＴ４とＰ型ＦＥＴ５との対１０１も相補型イン
バータを構成しており、ゲートは前段のインバーターの
対１００の中間接続点６に接続されている。
バータを構成しており、ゲートは前段のインバーターの
対１００の中間接続点６に接続されている。
信号出力部１は対１０１の中間接続点Ｔからとられてい
る。
る。
また各段の出力には素子および配線の寄生容量がコンデ
ンサ８および９ヲ構成している。
ンサ８および９ヲ構成している。
各インバーターの対１００および１０１と電圧−ＶＤＤ
の電源との間にはスイッチング用のＮ型ＭＯ８ＦＥＴ１
０および１１がそれぞれ設けられている。
の電源との間にはスイッチング用のＮ型ＭＯ８ＦＥＴ１
０および１１がそれぞれ設けられている。
このスイッチング用ＭＯ８ＦＥＴ１０．１１は制御用ク
ロック端子１２に加えられるクロックパルスφで制御さ
れる。
ロック端子１２に加えられるクロックパルスφで制御さ
れる。
第２図は各部の信号波形を示したものである。
今端子１２にクロック信号φが加えられていて、入力端
子３に入力信号りが加えられたとする。
子３に入力信号りが加えられたとする。
Ｓｌの期間においてはＭＯ８ＦＥＴ１０．１１は導通し
ており、ＭＯ８ＦＥＴＩと２、ＭＯ３ＦＥＴ４と５の対
１００，１０１はインバーターとして通常の動作を行な
い、中間接続点６のレベルＱ１および信号出力部７のレ
ベルＱ２は各々前段の信号レベルになる。
ており、ＭＯ８ＦＥＴＩと２、ＭＯ３ＦＥＴ４と５の対
１００，１０１はインバーターとして通常の動作を行な
い、中間接続点６のレベルＱ１および信号出力部７のレ
ベルＱ２は各々前段の信号レベルになる。
Ｓ２の期間でＭＯ８ＦＥＴＩＯ。１１が遮断状態になる
が、この期間はＭＯ８ＦＥＴ２が導通しているのでＱｌ
はＯｖであればＭＯ８ＦＥＴ５は遮断状態であり、Ｑ
２のレベルはＳｌ の期間に容量９に充電されたーＶ
ＤＤのレベルに８２の期間保持されている。
が、この期間はＭＯ８ＦＥＴ２が導通しているのでＱｌ
はＯｖであればＭＯ８ＦＥＴ５は遮断状態であり、Ｑ
２のレベルはＳｌ の期間に容量９に充電されたーＶ
ＤＤのレベルに８２の期間保持されている。
Ｓ３の期間が入力りが−ＶＤＤからＯｖに変化すると、
ＭＯ８ＦＥＴ２は遮断状態となり、ＭＯ８ＦＥＴ１は導
通するがＭＯ３ＦＥＴＩＯが遮断状態であるので容量８
には電源から充電されず、Ｑｌ はＯｖのままである。
ＭＯ８ＦＥＴ２は遮断状態となり、ＭＯ８ＦＥＴ１は導
通するがＭＯ３ＦＥＴＩＯが遮断状態であるので容量８
には電源から充電されず、Ｑｌ はＯｖのままである。
Ｑｌ が変化しないのでＱ２ も依然として−ＶＤＤに
保持されている。
保持されている。
Ｓ４の期間でＭＯ３ＦＥＴ１０．１１が導通すると再び
ＭＯ３ＦＥＴ１．２およびＭＯ８ＦＥＴ４，５の各部１
ｏｏ、ｉｏｉはインバーター動作を行ない、この期間で
初めてＱｌ が−ＶＤＤ 、Ｑ２がＯｖに変化する。
ＭＯ３ＦＥＴ１．２およびＭＯ８ＦＥＴ４，５の各部１
ｏｏ、ｉｏｉはインバーター動作を行ない、この期間で
初めてＱｌ が−ＶＤＤ 、Ｑ２がＯｖに変化する。
Ｓ５の期間でＦＥＴｌ０，１１が遮断状態となった場合
、入力りがＯｖであるためＭＯ８ＦＥＴＩが導通状態、
ＭＯ８ＦＥＴ２が遮断状態であり、Ｓ４の期間に容量８
に充電された電位−ＶＤＤは保持される。
、入力りがＯｖであるためＭＯ８ＦＥＴＩが導通状態、
ＭＯ８ＦＥＴ２が遮断状態であり、Ｓ４の期間に容量８
に充電された電位−ＶＤＤは保持される。
Ｑｌ が−ＶＤＤであればＭＯ８ＦＥＴ５が導通状態で
あり、Ｑ２はＯｖである。
あり、Ｑ２はＯｖである。
期間ｓ６ で入力りが−ＶＤＤに変化すると、Ｑｌ は
Ｏｖに変るがＱ２はＯｖに維持される。
Ｏｖに変るがＱ２はＯｖに維持される。
次に８４でＭＯ８ＦＥＴ１０．１１が導通すればインバ
ーターが動作してＱｌ はＯｖのままであるが、Ｑ２が
−ＶＤＤに変化する。
ーターが動作してＱｌ はＯｖのままであるが、Ｑ２が
−ＶＤＤに変化する。
以上の動作を要約すればクロックパルスが加わっている
間は入力信号は信号出力部に伝達され、クロックパルス
が加えられていない期間は入力信号の変化はその極性に
応じて第１段目のインバーターかあるいは第２段目のイ
ンバーターで伝達が阻止されて信号出力部に変化が現わ
れず、次のクロックパルスが加わるまで出力は一時的に
そのレベルを記憶している。
間は入力信号は信号出力部に伝達され、クロックパルス
が加えられていない期間は入力信号の変化はその極性に
応じて第１段目のインバーターかあるいは第２段目のイ
ンバーターで伝達が阻止されて信号出力部に変化が現わ
れず、次のクロックパルスが加わるまで出力は一時的に
そのレベルを記憶している。
このゲート回路によれば、全期間を通じて電源回路から
の直流的な電流経路は形式されず、消費電力は極めて少
なく、かつクロックパルスは１つでよい。
の直流的な電流経路は形式されず、消費電力は極めて少
なく、かつクロックパルスは１つでよい。
第３図は本発明において用いるのに適当な他のゲート回
路を示し第１図のＮ型ＭＯ８ＦＥＴ１０゜１１をＰ型Ｍ
Ｏ８ＦＥＴ３０．３１に置き換え、かつこれを相補電界
効果トランジスタ対１００゜１０１と接地との間にそれ
ぞれ組み入れたＤ型フリップフロップ９００である。
路を示し第１図のＮ型ＭＯ８ＦＥＴ１０゜１１をＰ型Ｍ
Ｏ８ＦＥＴ３０．３１に置き換え、かつこれを相補電界
効果トランジスタ対１００゜１０１と接地との間にそれ
ぞれ組み入れたＤ型フリップフロップ９００である。
本実施例はクロックパルスとして第１図に用いるクロッ
クパルスφとは逆相のもの４を用いることにより、第１
図と全く同じ動作をする。
クパルスφとは逆相のもの４を用いることにより、第１
図と全く同じ動作をする。
なお、第１図に於けるＮ型ＭＯ３ＦＥＴＩ Ｏ。
１１をそのままＰ型ＭＯ８ＦＥＴに、また第２図に於け
るＰ型ＭＯ８ＦＥＴ３０．３１をそのままＮ型ＭＯ３Ｆ
ＥＴに置き変えることも可能であるが、出力電圧の高低
の巾をより大きくかつ動作速度を速めるためには第１図
および第３図の回路構成とする方が有利である。
るＰ型ＭＯ８ＦＥＴ３０．３１をそのままＮ型ＭＯ３Ｆ
ＥＴに置き変えることも可能であるが、出力電圧の高低
の巾をより大きくかつ動作速度を速めるためには第１図
および第３図の回路構成とする方が有利である。
第４図は上述のＤ型フリップフロップ８００もしくは９
００を継続接続してシフトレジスタを構成した例である
。
００を継続接続してシフトレジスタを構成した例である
。
すなわちＤ型フリップフロップ５０１．５０２，５０３
，５０４がそれぞれ縦続的に接続されており、クロック
パルス入力端１２−１ 、１２−３にはクロックパルス
φ１が、またクロックパルス入力端１２−２ 、１２−
４にはクロックパルスφ２がそれぞれ加えられている。
，５０４がそれぞれ縦続的に接続されており、クロック
パルス入力端１２−１ 、１２−３にはクロックパルス
φ１が、またクロックパルス入力端１２−２ 、１２−
４にはクロックパルスφ２がそれぞれ加えられている。
クロックパルスφ１ とφ２は同極性で位相の異なるも
のである。
のである。
このＤ型フリップフロップ５０１゜５０２．５０３，５
０４は第１図のＤ型フリップフロップ８００又は第２図
のＤ型フリップフロップ９００の一方が選ばれる。
０４は第１図のＤ型フリップフロップ８００又は第２図
のＤ型フリップフロップ９００の一方が選ばれる。
今このＤ型フリップ５０１．５０２，５０３゜５０４と
して第６図に示す従来のＤ型フリップフロップを用いる
と、必要なりロックパルスは互いに逆相のφ１ とφ２
および石およびφ２ とφ２の４つが必要となる。
して第６図に示す従来のＤ型フリップフロップを用いる
と、必要なりロックパルスは互いに逆相のφ１ とφ２
および石およびφ２ とφ２の４つが必要となる。
しかるに本応用例によると２つのクロックパルスφ１
とφ２に減少できる。
とφ２に減少できる。
第５図は上述のＤ型フリップフロップ８００と９００と
を交互に継続接続してシフトレジスタを構成した本発明
の実施例である。
を交互に継続接続してシフトレジスタを構成した本発明
の実施例である。
すなわち、Ｄ型フリップフロップ８００を用いたフリッ
プフロップ５０１’、５０３’とＤ型フリップフロップ
９００を用いたフリップフロップ５０２’、５０４’と
を継続接続している。
プフロップ５０１’、５０３’とＤ型フリップフロップ
９００を用いたフリップフロップ５０２’、５０４’と
を継続接続している。
本応用例によればクロックパルス入力端１２１’、 １
２−２’、 １２−３’、 １２４′には同じクロック
パルスφを加えることによってただ一つのクロックパル
スでシフトレジスタの動作を行うことができる。
２−２’、 １２−３’、 １２４′には同じクロック
パルスφを加えることによってただ一つのクロックパル
スでシフトレジスタの動作を行うことができる。
以上、本発明の詳細な説明したが、本発明は上記実施例
に限られることな（、種々の変形が可能である。
に限られることな（、種々の変形が可能である。
第１図は本発明において用いられるＤ型フリップフロッ
プの回路図、第２図は第１図回路の各部の信号波形図、
第３図は本発明で用いられる他のＤ型フリップフロップ
を示す回路図である。 第４図は第１図と第３図の回路を組み合せたシフトレジ
スタの一例を示す図、第５図は本発明の実施例によるシ
フトレジスタを示す回路図である。 第６図は従来のＤ型フリップフロップの回路図である。 １．４，１０，１１，４１，４３，７２，７３・・・・
・・Ｎ型ＭＯ８ＦＥＴ、２，５，３０，３１ 。 ４２．４４，７１．７４・・・・・−Ｐ型ＭＯ８ＦＥＴ
、３．７５・・−・・・信号入力部、７，７６−・・・
・・信号出力部、１２・・・・・・クロックパルス入力
端、１００゜１０１．７００−一・−・・相補的な電界
効果トランジスタ対、４００・−・・−・ＮＡＮＤ回路
、８００，９００゜５０１・−・・・・５０４，５０１
’・−・・・・５０４１・・・・・・Ｄ型フリップフロ
ップ。
プの回路図、第２図は第１図回路の各部の信号波形図、
第３図は本発明で用いられる他のＤ型フリップフロップ
を示す回路図である。 第４図は第１図と第３図の回路を組み合せたシフトレジ
スタの一例を示す図、第５図は本発明の実施例によるシ
フトレジスタを示す回路図である。 第６図は従来のＤ型フリップフロップの回路図である。 １．４，１０，１１，４１，４３，７２，７３・・・・
・・Ｎ型ＭＯ８ＦＥＴ、２，５，３０，３１ 。 ４２．４４，７１．７４・・・・・−Ｐ型ＭＯ８ＦＥＴ
、３．７５・・−・・・信号入力部、７，７６−・・・
・・信号出力部、１２・・・・・・クロックパルス入力
端、１００゜１０１．７００−一・−・・相補的な電界
効果トランジスタ対、４００・−・・−・ＮＡＮＤ回路
、８００，９００゜５０１・−・・・・５０４，５０１
’・−・・・・５０４１・・・・・・Ｄ型フリップフロ
ップ。
Claims (1)
- １ 相補的な電界効果トランジスタの直列対と該直列対
に直列に接続された一導電型の第１の電界効果トランジ
スタとをそれぞれ含む第１および第２の直列回路を有し
かつ第１の直列回路の相補的な電界効果トランジスタ対
の中間接続点が第２の直列回路の相補的な電界効果トラ
ンジスタ対のゲートに接続された第１のゲート回路と前
記直列対に直列に接続された逆導電型の第２の電界効果
トランジスタをそれぞれ含む第３および第４の直列回路
を有し第３の直列回路の相補的な電界効果トランジスタ
対の中間接続点が第４の直列回路の相補的な電界効果ト
ランジスタ対のゲートに接続された第２のゲート回路を
含み、これらの第１および第２のゲート回路を交互に縦
続接続し前記第１および第２の電界効果トランジスタに
同一の信号を印加することを特徴とするシフトレジスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53044509A JPS5826116B2 (ja) | 1978-04-14 | 1978-04-14 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53044509A JPS5826116B2 (ja) | 1978-04-14 | 1978-04-14 | シフトレジスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3289273A Division JPS5738996B2 (ja) | 1973-03-20 | 1973-03-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5442945A JPS5442945A (en) | 1979-04-05 |
| JPS5826116B2 true JPS5826116B2 (ja) | 1983-05-31 |
Family
ID=12693516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53044509A Expired JPS5826116B2 (ja) | 1978-04-14 | 1978-04-14 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5826116B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7483013B2 (en) * | 2005-05-20 | 2009-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor circuit, display device, and electronic appliance therewith |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49112541A (ja) * | 1973-02-23 | 1974-10-26 |
-
1978
- 1978-04-14 JP JP53044509A patent/JPS5826116B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49112541A (ja) * | 1973-02-23 | 1974-10-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5442945A (en) | 1979-04-05 |
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