KR20060108231A

KR20060108231A - 다치 데이터를 기억하는 불휘발성 반도체 기억 장치

Info

Publication number: KR20060108231A
Application number: KR1020060032614A
Authority: KR
Inventors: 야스히꼬 혼다
Original assignee: 가부시끼가이샤 도시바
Priority date: 2005-04-12
Filing date: 2006-04-11
Publication date: 2006-10-17
Also published as: US7292477B2; US20060227645A1; CN100557710C; JP4907896B2; CN1848295A; JP2006294142A; KR100732099B1

Abstract

메모리 셀에의 데이터 기입 개시 시, 전압 생성 회로는, 메모리 셀의 제어 게이트에 제1 게이트 전압을 제1 제어 시간 공급함과 함께, 드레인에 기입 전압을 제1 제어 시간보다 짧은 제1 기입 시간 공급한다. 베리파이의 결과, 메모리 셀에 대한 기입이 불충분한 경우, 제어 게이트에 제1 제어 게이트 전압에 일정 전압을 증가시킨 제2 제어 게이트 전압을 제1 제어 시간보다 단시간 공급함과 함께, 드레인에 기입 전압을 제1 기입 시간보다 짧은 제2 기입 시간 공급한다.

메모리 셀, 제어 게이트 전압, 플래시 메모리, 임계값 전압, 제어 게이트, 베리파이

Description

다치 데이터를 기억하는 불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE FOR STORING MULTI-VALUE DATA}

도 1은 제1 실시예에 따른 기입 시퀀스를 도시하는 파형도.

도 2는 플래시 메모리를 개략적으로 도시하는 구성도.

도 3은 도 2의 코어부를 개략적으로 도시하는 구성도.

도 4는 도 2의 블록의 구성을 개략적으로 도시하는 회로도.

도 5는 4치의 데이터를 기억하는 메모리 셀의 임계값 전압을 도시하는 도면.

도 6은 메모리 셀의 기입 특성을 도시하는 도면.

도 7은 메모리 셀의 임계값 전압의 변동의 모습을 도시하는 도면.

도 8은 제1 실시예에 따른 기입 동작을 도시하는 플로우차트.

도 9는 제1 실시예에 따른 메모리 셀의 임계값 전압의 변동의 모습을 도시하는 도면.

도 10은 제2 실시예에 따른 기입 시퀀스를 도시하는 파형도.

도 11은 제2 실시예에 따른 기입 동작을 도시하는 플로우차트.

도 12는 제2 실시예에 따른 메모리 셀의 임계값 전압의 변동의 모습을 도시하는 도면.

도 13은 제3 실시예에 따른 기입 시퀀스를 도시하는 파형도.

도 14는 제3 실시예에 따른 기입 동작을 도시하는 플로우차트.

도 15는 제3 실시예에 따른 메모리 셀의 임계값 전압의 변동의 모습을 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 셀 어레이

2 : 디코드 회로

3A : 베리파이용 센스 앰프

3B : 판독용 센스 앰프

4 : 데이터 디코더

8 : 제1 전압 생성 회로

9 : 제2 전압 생성 회로

10 : 컨트롤러

[특허 문헌1] 일본 특개평11-39887 공보

본 출원은 일본국 특허 출원 2005-114748(2005년 4월 12일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.

본 발명은, 다치 데이터를 기억하는 예를 들면 NOR형의 불휘발성 반도체 기 억 장치에 관한 것이다.

예를 들면 EEPROM 셀에 의해 구성되며, 전기적으로 일괄 소거 가능한 불휘발성 반도체 기억 장치(이하, 플래시 메모리라고 함)가 여러 가지 개발되어 있다. 이 플래시 메모리는, NAND형과 NOR형으로 크게 구분된다. 어느 쪽의 플래시 메모리도, 데이터의 기입, 또는 소거 시에 메모리 셀에 설정되는 임계값 전압을 고정밀도로 또한 고속으로 제어할 필요가 있다. 종래 NAND형 플래시 메모리에서는, 임계값 전압을 고정밀도로 또한 고속으로 설정하기 위해, 기입 전압을 단계적으로 증가시키는 방법이 개발되어 있다(예를 들면 특허 문헌1).

그런데, 최근, 기억 용량의 증대에 수반하여, 1개의 메모리 셀에 2비트(4치) 이상의 다치 데이터를 기억하는 기술이 개발되어 있다. 1개의 메모리 셀에 예를 들면 "00", "01", "10", "11" 등의 다치 데이터를 기억시키는 경우, "0", "1"만의 2치의 데이터를 기억시키는 경우에 비하여, 메모리 셀의 임계값 전압을 한층 더 양호한 정밀도로 제어할 필요가 있다. 그러나, 임계값 전압을 고정밀도로 조정하기 위해서는, 기입 및 베리파이를 반복할 필요가 있어, 종래의 기입 전압을 단계적으로 증가하는 방법에서는, 조정에 장시간을 필요로 한다. 따라서, 기입의 고속화의 요구와 상반되기 때문에, 다치 데이터를 기억시키는 경우, 기입 시퀀스의 최적화가 중요하게 된다. 따라서, 다치 데이터의 기입 시퀀스를 최적화하는 것이 가능한 불휘발성 반도체 기억 장치가 요망되고 있다.

본 발명의 제1 양태에 따르면, 본 발명의 반도체 기억 장치는, 메모리 셀과, 상기 메모리 셀에 데이터를 기입할 때, 상기 메모리 셀의 제어 게이트에 제어 게이트 전압을 공급하고, 상기 메모리 셀의 드레인에 드레인 전압을 공급하는 전압 공급부와, 상기 메모리 셀에의 데이터 기입 후, 상기 메모리 셀의 임계값을 베리파이하는 제어부를 포함하고, 상기 메모리 셀에의 데이터 기입 개시 시, 상기 전압 공급부는, 상기 제어 게이트에 제1 제어 게이트 전압을 제1 제어 시간 공급함과 함께, 상기 드레인에 소정의 기입 전압을 상기 제1 제어 시간보다 짧고, 또한 상기 제1 제어 게이트 전압의 공급 개시 후에 공급을 개시하며, 상기 제1 제어 시간 경과 전까지 공급을 종료하는 제1 기입 시간 공급하고, 상기 제어부에 의한 제1 베리파이의 결과, 상기 메모리 셀에 대한 기입이 불충분한 경우, 상기 전압 공급부는, 상기 제어 게이트에 상기 제1 제어 게이트 전압에 일정 전압을 증가시킨 제2 제어 게이트 전압을 상기 제1 제어 시간보다 짧은 제2 제어 시간 공급함과 함께, 상기 드레인에 상기 소정의 기입 전압을 상기 제2 제어 게이트 전압의 공급 개시 후에 공급이 개시되며, 상기 제2 제어 시간 경과까지 공급이 종료하는 상기 제1 기입 시간보다 짧은 제2 기입 시간 공급하고, 상기 제어부에 의한 제2 베리파이의 결과, 상기 메모리 셀에 대한 기입이 불충분하다고 판단된 경우, 상기 전압 공급부는, 상기 제어 게이트에 제2 제어 게이트 전압에 상기 일정 전압을 증가시킨 제3 제어 게이트 전압을 상기 제2 제어 시간 공급함과 함께, 상기 드레인에 상기 소정의 기입 전압을 상기 제2 기입 시간 공급한다.

본 발명의 제2 양태에 따르면, 본 발명의 반도체 기억 장치는, 메모리 셀과, 상기 메모리 셀에 데이터를 기입할 때, 상기 메모리 셀의 제어 게이트에 제어 게이트 전압을 공급하고, 상기 메모리 셀의 드레인에 드레인 전압을 공급하는 전압 공급부와, 상기 메모리 셀에의 데이터 기입 후, 상기 메모리 셀의 임계값을 베리파이하는 제어부와, 기입 횟수를 계수하는 계수부를 포함하고, 상기 메모리 셀에의 데이터 기입 개시 시, 상기 전압 공급부는, 상기 제어 게이트에 제1 제어 게이트 전압을 제1 제어 시간 공급함과 함께, 상기 드레인에 소정의 기입 전압을 상기 제1 제어 시간보다 짧고, 또한 상기 제1 제어 게이트 전압의 공급 개시 후에 공급을 개시하며, 상기 제1 제어 시간 경과 전까지 공급을 종료하는 제1 기입 시간 공급하고, 상기 제어부에 의한 베리파이의 결과, 상기 메모리 셀에 대한 기입이 불충분하고, 상기 계수부의 계수값이 규정값 이하인 경우, 상기 전압 생성부는, 상기 제1 제어 게이트 전압을, 상기 제1 제어 시간보다 짧은 제2 제어 시간 발생하여 상기 제어 게이트에 공급하고, 상기 기입 전압을 상기 제1 기입 시간보다 짧은 제2 기입 시간 발생하여 상기 드레인에 공급하는 기입 동작을 반복하며, 상기 계수부의 계수값이 규정값에 달한 경우, 상기 전압 생성부는 상기 제1 제어 게이트 전압에 일정 전압을 증가시킨 제2 제어 게이트 전압을 상기 제2 제어 시간 발생하여, 상기 제어 게이트에 공급하고, 상기 기입 전압을 상기 제2 기입 시간 발생하여 상기 드레인에 공급하는 기입 동작을 반복함으로써, 상기 제1, 제2 제어 게이트 전압의 증가분보다 좁은 임계값 분포를 설정한다.

본 발명의 제3 양태에 따르면, 본 발명의 반도체 기억 장치는, 메모리 셀과, 상기 메모리 셀에 데이터를 기입할 때, 상기 메모리 셀의 제어 게이트에 제어 게이 트 전압을 공급하고, 상기 메모리 셀의 드레인에 드레인 전압을 공급하는 전압 공급부와, 상기 메모리 셀에의 데이터 기입 후, 상기 메모리 셀의 임계값을 베리파이하는 제어부와, 기입 횟수를 계수하는 계수부를 포함하고, 상기 메모리 셀에의 데이터 기입 개시 시, 상기 전압 공급부는, 상기 제어 게이트에 제1 제어 게이트 전압을 제1 제어 시간 공급함과 함께, 상기 드레인에 소정의 기입 전압을 상기 제1 제어 시간보다 짧고, 또한 상기 제1 제어 게이트 전압의 공급 개시 후에 공급을 개시하며, 상기 제1 제어 시간 경과 전까지 공급을 종료하는 제1 기입 시간 공급하고, 상기 제어부에 의한 베리파이의 결과, 상기 메모리 셀에 대한 기입이 불충분하고, 상기 계수부의 계수값이 규정값 이하인 경우, 상기 전압 생성부는 상기 제1 제어 게이트 전압에 일정 전압을 증가시킨 제2 제어 게이트 전압을 상기 제1 제어 시간보다 짧은 제2 제어 시간 발생하여 상기 제어 게이트에 공급하고, 상기 기입 전압을 상기 제1 기입 시간보다 짧은 제2 기입 시간 발생하여 상기 드레인에 공급하는 기입 동작을 반복하며, 상기 계수부의 계수값이 규정값에 달한 경우, 상기 전압 생성부는 전회의 기입 시의 제2 제어 게이트 전압보다 낮은 제3 제어 게이트 전압을 상기 제2 제어 시간 발생하여 상기 메모리 셀의 제어 게이트에 공급하고, 또한 상기 기입 전압을 상기 제2 기입 시간 발생하여 상기 드레인에 공급하는 동작을 반복하여, 상기 일정 전압보다 낮은 전압에 의해 메모리 셀의 임계값 전압을 제어한다.

이하, 본 발명의 실시예에 대해, 도면을 참조하여 설명한다.

우선, 도 2, 도 3, 도 4를 참조하여, 제1 실시예에 적용되는 다치 데이터를 기억하는 플래시 메모리의 개략적인 구성에 대해 설명한다. 도 2에 도시하는 바와 같이, 메모리 셀 어레이(MCA)(1)는, n개의 블록 B0∼Bn-1을 갖고 있다. 각 블록 B0∼Bn-1은, 데이터 소거의 최소 단위이다. 메모리 셀 어레이(1)는, 메모리 셀을 선택하는 디코드 회로(2), 베리파이용 센스 앰프(S/A)(3A), 판독용 센스 앰프(S/A)(3B), 데이터 디코더(4)를 갖고 있다. 또한, 메모리 셀 어레이(1)의 각 블록 B0∼Bn-1에 대하여 공통으로 데이터선(5)이 배치되어 있다.

디코드 회로(2)는 어드레스 버스선(6)에 접속되며, 컨트롤러(10)로부터 공급되는 어드레스 신호에 따라 워드선(행선), 비트선(열선)을 선택하여 메모리 셀을 선택한다.

베리파이용 센스 앰프(3A), 및 판독용 센스 앰프(3B)의 입력단은, 데이터선(5)에 접속된다. 베리파이용 센스 앰프(3A), 및 판독용 센스 앰프(3B)는, 메모리 셀에 예를 들면 4치, 2비트의 데이터를 기억하는 경우, 후술하는 바와 같이, 예를 들면 3개의 기준 전류를 생성하기 위해, 적어도 1개의 레퍼런스 셀을 이용한 기준 전류 생성 회로를 갖고 있다. 이들 센스 앰프(3A, 3B)는, 기준 전류 생성 회로로부터 공급되는 기준 전류와 선택된 메모리 셀에 흐르는 전류를 비교한다.

베리파이용 센스 앰프(3A)의 출력단은 데이터 버스선(7)에 접속되며, 데이터의 기입 시, 또는 소거 시에 메모리 셀로부터 판독된 신호를 검출하여, 컨트롤러(10)에 공급한다. 판독용 센스 앰프(3B)의 출력단은, 데이터 디코더(4)에 접속되어 있다. 데이터 디코더(4)는, 판독용 센스 앰프(3B)로부터 공급된 신호를 디코드하여, 출력 신호를 생성한다. 데이터 디코더(4)의 출력단은, 입출력부(I/O)(11)에 접속되며, 데이터의 판독 시에 데이터 디코더(4)로부터 출력된 신호는, 입출력부(11)를 통하여 외부에 출력된다.

어드레스 버스선(6), 데이터 버스선(7)은, 컨트롤러(10)에 접속되어 있다. 컨트롤러(10)에는, 입출력부(11), CUI(Command User Interface)(12), ROM(13), 제1, 제2 전압 생성 회로(8, 9)가 접속되어 있다. 입출력부(11)는, 외부로부터 공급되는 커맨드 CMD를 CUI(12)에 공급하고, 메모리 셀의 기입 데이터를 컨트롤러(10)에 공급한다. 또한, 입출력부(11)는, 판독용 센스 앰프(3B)로부터 공급되는 판독 데이터를 외부에 출력한다.

또한, CUI(12)는, 외부로부터 입력되는 칩 인에이블 신호 CE, 기록 인에이블 신호 WE 등의 신호, 및 어드레스 신호 Add를 수취하고, 이들을 처리하여 컨트롤러(10)에 공급한다. ROM(13)에는, 컨트롤러(10)의 동작을 제어하기 위한 각종 프로그램이 저장되어 있다. 컨트롤러(10)는, 상기 커맨드 CMD 및 프로그램에 따라 플래시 메모리 전체의 동작을 제어한다. 즉, 어드레스 신호를 어드레스 버스선(6)에 공급하고, 기입 데이터를 데이터 버스선(7)에 공급한다. 또한, 컨트롤러(10)는, 데이터의 기입 시, 베리파이 시, 판독 시, 및 소거 시에 제1, 제2 전압 생성 회로(8, 9)를 제어하여, 소정의 전압을 생성시킨다. 제1 전압 생성 회로(8)는, 데이터의 기입 시, 베리파이 시, 및 판독 시에, 메모리 셀의 제어 게이트에 공급되는 전압, 즉, 워드선 전압을 생성한다. 이 워드선 전압은 디코드 회로(2) 내의 후술하는 행 메인 디코더, 행 프리 디코더를 통하여 워드선에 공급된다. 또한, 제2 전압 생성 회로(9)는, 데이터의 기입 시에 메모리 셀의 드레인에 공급되는 드레인 전압 을 생성한다. 이 드레인 전압은 디코드 회로(2)의 열 프리 디코더, 컬럼 게이트를 통하여 메모리 셀의 드레인에 공급된다.

도 3은 메모리 셀 어레이(1)의 구성을 도시하고 있다. 블록 B0∼Bn-1의 배열의 단부에 워드선 WL을 선택하는 행 메인 디코더(701)가 배치되고, 각 블록 사이에 블록을 선택하는 행 서브 디코더(702)가 배치된다. 열 디코더는, 각 블록 B0∼Bn-1의 비트선 BL의 단부에 배치되며, 비트선 BL을 선택하는 컬럼 게이트(704)와 열 프리 디코더(703)로 구성되어 있다. 컬럼 게이트(705)는, 데이터선(5)에 접속되어 있다. 행 메인 디코더(701) 및 열 프리 디코더(703)는, 도 2에 도시하는 디코드 회로(2)에 배치되어 있다.

도 4는 각 블록 B0∼Bn-1의 구성을 도시하고 있다. 도 4에 도시하는 바와 같이, 이 플래시 메모리는, 예를 들면 NOR형의 플래시 메모리로서, 복수개씩의 비트선 BL과 워드선 WL이 교차하여 배치되고, 비트선 BL과 워드선 WL의 교차부에 메모리 셀 MC가 배치된다. 메모리 셀 MC는, 예를 들면 EEPROM 셀에 의해 구성되어 있다. 각 열에 배치된 메모리 셀 MC의 드레인은 대응하는 비트선 BL에 접속되며, 각 행에 배치된 메모리 셀 MC의 제어 게이트는 워드선 WL에 접속되고, 소스는 각각 공통 소스선에 접속되어 있다.

(제1 실시예)

다음으로, 상기 플래시 메모리에 의한 다치 데이터의 기입 동작에 대해 설명한다.

도 5에 도시하는 바와 같이, 예를 들면 4치의 데이터를 기억하는 메모리 셀 의 경우, 판독 시의 워드선 전위보다 낮은 전압의 범위 내에 데이터 "11", "10", "01"에 상당하는 임계값 전압을 설정하고, 워드선 전위보다 높은 전위에 데이터 "00"에 상당하는 임계값 전압을 설정하고 있다. 이와 같이, 워드선 전위보다 낮은 범위 내에서, 복수의 임계값 전압을 설정할 필요가 있기 때문에, 다치 데이터를 기억하는 경우, 임계값 전압을 고정밀도로 제어할 필요가 있다.

도 6은 소거 상태의 메모리 셀의 제어 게이트와 드레인에 기입 전압을 인가하고, 가속된 핫 일렉트론을 부유 게이트에 주입함으로써, 임계값 전압을 상승시킨 경우에서의 플래시 메모리의 기입 특성을 도시하고 있다. 도 6으로부터 명백해지는 바와 같이, 메모리 셀의 임계값 전압 Vth는, 드레인에 인가하는 전압을 일정하게 하면, 제어 게이트에 인가되는 전압 Vg에 의존하고, 또한 드레인 전압의 인가 시간의 대수에 비례하여 변화된다.

그러나, 도 7에 도시하는 바와 같이, 각 메모리 셀의 특성은 일정하지 않고, 소거 상태의 메모리 셀의 임계값 전압은 소정의 범위에 분포하고 있다. 이 상태에서, 기입 동작이 행해지면, 메모리 셀의 기입 특성에 따른 임계값 분포로 변화된다. 기입 후의 임계값 분포는 소거 상태에서의 임계값 분포에 거의 의존하지 않고, 메모리 셀의 기입 특성에 의해 결정된다. 이 이유는, 소거 시의 임계값 분포를 기입 시간으로 환산하면, 거의 무시할 수 있는 값에 상당하기 때문이다.

또한, 플래시 메모리는, 블록 단위로 일괄 소거하기 때문에, 메모리 셀의 데이터를 개별적으로 소거할 수 없다. 이 때문에, 기입 시에는, 특히, 과기입(오버 프로그램)으로 되지 않도록 충분히 주의할 필요가 있다.

따라서, 제1 실시예는, 기입 개시 시에 있어서, 갑자기 메모리 셀이 과기입으로 되지 않도록 전압을 메모리 셀에 인가한다. 이 후, 메모리 셀의 임계값 전압을 베리파이하고, 이 결과, 기입이 충분하지 않은 메모리 셀에 대해서는 추가 기입을 행함으로써, 메모리 셀에 설정할 임계값 전압(이하, 타깃 임계값 전압이라고 함)을 설정한다.

도 1은 제1 실시예에 따른 기입 시퀀스를 도시하고, 도 8은 라이트/이레이즈 제어 회로(15)의 동작을 도시하는 플로우차트이다. 먼저, 기입 대상의 메모리 셀이 선택된다(ST1). 이 후, 선택된 메모리 셀에 기입 전압이 공급된다. 소거상태로부터 최초의 기입에서는, 오버 프로그램되지 않을 정도의 초기 제어 게이트 전압 Vgint를 메모리 셀의 제어 게이트에 인가하고, 드레인에 일정 전압 Vd를 초기 기입 시간 tPWint, 예를 들면 수㎲ 인가한다(ST2). 초기 기입 시간 tPWint는, 게이트 전압 Vgint의 공급 시간보다 짧게 설정되어 있다. 즉, 드레인 전압의 인가 시간과 제어 게이트 전압의 인가 시간의 관계는, 도 1에 도시하는 바와 같으며, 제어 게이트 전압이 인가된 후 드레인 전압이 인가되고, 드레인 전압의 인가가 정지된 후, 제어 게이트 전압의 인가가 정지된다. 제어 게이트 전압은 제1 전압 생성 회로(8)에 의해 생성되고, 드레인 전압 Vd는 제2 전압 생성 회로(9)에 의해 생성된다. 제어 게이트 전압은 선택된 워드선에 공급되고, 드레인의 전압 Vd는 선택된 비트선에 공급된다.

그 후, 비트마다에 임계값 전압이 베리파이되어, 메모리 셀의 임계값 전압이 기입 데이터에 대응한 전압에 달하였는지의 여부가 판별된다(ST3). 이 결과, 기입 부족인 경우, 추가 기입을 실행한다(ST4). 그 때, 드레인 전압 Vd는, 초기의 전압으로 변화시키지 않고, 제어 게이트 전압 Vg를 일정 전압 Vstep 상승시킨 Vgint+ Vstep으로 설정한다. 또한, 기입 시간은, 초기 기입 시간보다 짧은 시간 tPW, 예를 들면 1㎲로 설정한다. 이 전압, 기입 시간의 조건에서 추가 기입을 행한 후, 재차 베리파이한다(ST3). 이 결과, 아직 기입 부족의 메모리 셀이 있는 경우, 그 메모리 셀에 대하여, 제어 게이트 전압 Vg를 다시 일정 전압 Vstep 상승시킨 Vgint+2Vstep으로 설정하고, 추가 기입을 행한다. 이러한 동작을 모든 비트가 타깃 임계값 전압의 분포 내로 될 때까지 반복한다.

도 9는 상기 제1 실시예의 기입 시퀀스를 반복한 경우에서의 메모리 셀의 임계값 전압의 변화를 도시하고 있다. 도 9로부터 명백해지는 바와 같이, 초기 기입 시간 tPWint 및 계속되는 기입 시간 tPW에 따른 기입을 반복한 경우, 초기 기입 시간 tPWint, 혹은 이것보다 짧은 시간 tPWint1이어도, 기입을 반복함으로써, 한 번의 기입 동작에 대한 임계값 전압의 변동을 일정 전압 Vstep에 수렴시킬 수 있다. 즉, 초기 기입 시간이 예를 들면 1㎲보다 긴 tPWint1인 경우, 다음의 추가 기입에서의 임계값 전압 변동은 Vstep보다 작고, 잇따르는 추가 기입부터 임계값 전압의 변동이 Vstep에 수렴된다. 또한, 초기 기입 시간이 예를 들면 1㎲보다 짧은 tPWint2인 경우, 다음의 추가 기입에서의 임계값 전압의 변동은 Vstep보다 크고, 잇따르는 추가 기입보다 임계값 전압의 변동이 Vstep에 수렴된다.

또한, 도 5에 도시하는 예를 들면 다치 데이터 "10"이나 "01"과 같이, 임계값 전압의 분포가 일정 전압 Vstep보다 큰 경우, 초기 기입 시간 tPWint를 예를 들 면 1㎲보다 길게 하고, 임계값 전압의 변동을 일정 전압 Vstep 이하의 상태에서 기입한다. 그러나, 초기 기입 시간 tPWint가 예를 들면 1㎲에 비하여 너무 길면, 도 9에 도시하는 화살표 A와 같이, 추가 기입 횟수가 증가하여, 기입 시간이 길어진다. 또한, 초기 기입 시간 tPWint가 예를 들면 1㎲에 비하여 너무 짧으면, 도 9에 도시하는 화살표 B와 같이, 추가 기입 초기에서의 임계값 전압의 변동이 Vstep보다 크게 되기 때문에, 과기입이 발생할 가능성을 갖고 있다. 이 때문에, 초기 기입 시간 tPWint는, 임계값 전압의 변동이 일정 전압 Vstep에 수렴되어 갈 때의 기입 시간 근방에서, 이것보다 약간 긴 시간으로 설정함으로써 최적화가 도모된다. 즉, 도 9에 도시하는 예의 경우, 초기 기입 시간 tPWint를 예를 들면 1.5㎲ 정도로 설정하는 것이 바람직하다.

상기 제1 실시예에 따르면, 기입의 초기에서, 오버 프로그램으로 되지 않는 초기 제어 게이트 전압(제1 전압) Vgint, 초기 기입 시간(제1 기입 시간) tPWint에 의해 기입을 행하고, 베리파이의 결과, 기입이 불충분한 경우, 제1 전압 Vgint에 일정 전압 Vstep을 증가시킨 전압으로, 제1 기입 시간 tPWint보다 짧은 재기입 시간(제2 기입 시간) tPW에 의해 기입을 반복함으로써, 기입마다의 임계값 전압의 변동을 일정 전압 Vstep으로 설정 가능하게 하고 있다. 이와 같이, 기입마다의 임계값 전압의 변동이 일정하기 때문에, 다치 데이터의 기입과 같이, 임계값 전압을 고정밀도로 제어할 필요가 있는 경우에 있어서, 임계값 전압의 분포 폭을 좁게 제어하는 것이 가능하다.

또한, 초기 기입 시간을 재기입 시간의 근방에 설정함으로써, 기입 횟수를 저감할 수 있다. 이 때문에, 메모리 셀에 소요의 임계값 전압을 고속으로 설정하는 것이 가능하다.

(제2 실시예)

도 10은 제2 실시예에 따른 기입 시퀀스를 도시하고, 도 11은 그 플로우차트를 도시하며, 도 12는 메모리 셀의 임계값 전압의 변화를 도시하고 있다. 제1 실시예에서, 추가 기입 동작은, 초기 제어 게이트 전압 Vg에 매회 일정 전압 Vstep을 증가시켜 기입을 행하였다. 이에 대하여, 제2 실시예는, 다치 데이터의 임계값 전압의 분포가 일정 전압 Vstep보다 작은 경우에 적합한 기입 시퀀스를 나타내고 있다.

다치 데이터의 임계값 전압의 분포가 일정 전압 Vstep보다 작은 경우, 제1 실시예에 도시한 조건에서 추가 기입을 행하면, 임계값 전압의 변동은 일정 전압 Vstep에 수렴되기 때문에, 오버 프로그램이 발생하게 된다.

따라서, 도 10, 도 11에 도시하는 바와 같이, 제2 실시예는, 초기 기입 시간 tPWint를 예를 들면 수㎲로 설정하여 기입을 개시하고, 이 후, 제어 게이트 전압 Vg를 변화시키지 않고 수회 추가 기입한다. 이 기입 동작에 의해서도 기입 부족이 해소되지 않는 경우, 제어 게이트 전압 Vg를 일정 전압 Vstep만큼 증가시켜 다시 수회 추가 기입한다.

이하, 제2 실시예의 동작에 대해 상세히 설명한다. 먼저, 기입 대상의 메모리 셀이 선택된다(ST11). 다음으로, 제1 실시예와 마찬가지로, 초기 제어 게이트 전압 Vgint, 드레인 전압 Vd를 설정하고, 초기 기입 시간 tPWint를 제1 실시예보다 약간 긴 예를 들면 수㎲로 설정하여 기입을 개시한다(ST12). 이 후, 비트마다 임계값 전압이 베리파이되어, 메모리 셀의 임계값 전압이 기입 데이터에 대응한 전압에 달하였는지의 여부가 판별된다(ST13). 이 결과, 기입 부족인 경우, 기입 횟수를 계수하는 카운터(CNT)의 카운트값이 규정값에 달하였는지의 여부가 판별된다(ST14). 이 결과, 카운트값이 규정값에 달하고 있지 않은 경우, 제어 게이트 전압 Vg, 기입 시간 tPW, 드레인 전압 Vd를 변화시키지 않고 추가 기입이 실행된다(ST15). 이 후, 카운터(CNT)의 카운트값이 인크리먼트되고(ST16), 재차 메모리 셀의 임계값 전압이 베리파이된다(ST13). 이 결과, 기입 부족의 경우, 카운터(CNT)의 카운트값이 규정값에 달하였는지의 여부가 판별된다(ST14). 이 결과, 카운트값이 규정값에 달하고 있는 경우, 카운터(CNT)의 카운트값이 초기화된다(ST17). 이 후, 제어 게이트 전압 Vg가 일정 전압 Vstep분 증가되고, 기입 시간 tPW, 드레인 전압 Vd는 바꾸지 않고 추가 기입이 실행된다(ST18). 이 후, 카운트값이 인크리먼트되고(ST16), 재차 메모리 셀의 임계값 전압이 베리파이된다(ST13). 이러한 추가 기입 동작이, 모든 비트가 타깃 임계값 전압의 범위 내로 될 때까지 반복된다.

여기서, 예를 들면 s회(s는 1 이상의 자연수)의 기입마다의 메모리 셀의 임계값 전압의 변화분 ΔVt1과 일정 전압 Vstep과의 관계는 다음 식과 같다.

또한, 타깃 임계값 전압(도 12에 도시하는 타깃 임계값 전압의 분포 폭)을 Vtarget으로 나타낸 경우, 타킷 임계값 전압 Vtarget과 임계값 전압의 변화분 Δ Vth와의 관계는 다음 식과 같다.

상기 타깃 임계값 전압 Vtarget과 각 임계값 전압의 변화분 ΔVth의 관계는 다음 식과 같이도 표현된다.

이와 같이, s회의 기입에 의해 메모리 셀의 임계값 전압의 변화분의 토탈은, Vstep으로 되고, 1회의 기입마다의 임계값 전압의 변화분 ΔVth(n)는, 타깃 임계값 전압 Vtarget에 비하여 각각 작게 설정되어 있다. 이 때문에, 각 추가 기입에서, Vtarget을 초과하지 않고, 메모리 셀의 임계값 전압을 정확하게 설정하는 것이 가능하다.

상기 제2 실시예에 따르면, 소정의 복수회의 기입마다, 메모리 셀의 임계값 전압이 소정의 임계값 전압에 달하고 있지 않은 경우, 제어 게이트 전압 Vg를 일정 전압 Vstep분 증가시키고, 그 횟수 내의 기입 동작에서는, 제어 게이트 전압 Vg를 증가시키지 않고 재기입을 행하고 있다. 따라서, 도 12에 도시하는 바와 같이, 일정 전압 Vstep보다 작은 전압으로, 임계값 전압을 설정하는 것이 가능하기 때문에, 제1 실시예에 비하여 임계값 전압을 한층 더 고정밀도로 제어하는 것이 가능하다.

또한, 제2 실시예에서도, 초기 기입 시간 tPWint를 너무 길게 하면, 추가 기입 횟수가 증가하여, 기입 시간이 증가된다. 따라서, 추가 기입 시간 tPWint는, 임계값 전압의 변동이 수렴되어 갈 때의 기입 시간 근방에 설정함으로써 기입 시퀀 스의 최적화를 도모할 수 있다.

(제3 실시예)

도 13, 도 14, 도 15는 제3 실시예를 도시하고 있고, 제2 실시예와 마찬가지로, 다치 데이터의 임계값 전압의 분포가 일정 전압 Vstep보다도 작은 경우에서의 기입 시퀀스를 도시하고 있다.

도 13에 도시하는 바와 같이, 초기 기입 시간 tPWint 후에, 제어 게이트 전압을 일정 전압 Vstep씩 증가시켜 추가 기입을 행하는 것은 제1 실시예와 마찬가지이다. 그러나, 제3 실시예는, 소정 횟수 추가 기입을 행한 후, 제어 게이트 전압을 초기 제어 게이트 전압 Vgint로 낮추어 재기입을 행함으로써, 임계값 전압의 변동을 재차 작게 하고 있다.

도 13, 도 14를 참조하여 제3 실시예의 동작에 대해 설명한다.

먼저, 기입 대상의 메모리 셀이 선택된다(ST21). 다음으로, 제1 실시예와 마찬가지로, 초기 제어 게이트 전압 Vgint, 드레인 전압 Vd를 설정하고, 초기 기입 시간 tPWint를 예를 들면 수㎲로 설정하여 기입을 개시한다(ST22). 이 후, 비트마다 임계값 전압이 베리파이되어, 메모리 셀의 임계값 전압이 기입 데이터에 대응한 전압에 달하였는지의 여부가 판별된다(ST23). 이 결과, 기입 부족인 경우, 기입 횟수를 계수하는 카운터(CNT)의 카운트값이 규정값에 달하였는지의 여부가 판별된다(ST24). 이 결과, 카운트값이 규정값에 달하고 있지 않은 경우, 제어 게이트 전압 Vg가 일정 전압 Vstep분 증가되고, 기입 시간 tPW, 드레인 전압 Vd를 변화시키지 않고 추가 기입이 실행된다(ST25). 이 후, 카운터(CNT)의 카운트값이 인크리먼 트되고(ST26), 재차 메모리 셀의 임계값 전압이 베리파이된다(ST23). 이 결과, 기입 부족인 경우, 카운터(CNT)의 카운트값이 규정값에 달하였는지의 여부가 판별된다(ST24). 이 결과, 카운트값이 규정값에 달하고 있는 경우, 카운터(CNT)의 카운트값이 초기화된다(ST27). 이 후, 제어 게이트 전압 Vg가 일정 전압 Vdown분 저하된다. 이 일정 전압 Vdown분 저하된 다음의 기입 사이클의 초기 제어 게이트 전압은, 이전의 기입 사이클의 초기 제어 게이트 전압보다 약간 높게 설정되어 있다. 즉, 이전의 기입 사이클의 초기 제어 게이트 전압이 예를 들면 Vgint인 경우, 다음의 기입 사이클의 초기 제어 게이트 전압은 예를 들면 Vgint+Vstep으로 되고, 또한 다음의 기입 사이클의 초기 제어 게이트 전압은 예를 들면 Vgint+2Vstep으로 설정된다.

또한, 기입 시간 tPW, 드레인 전압 Vd는 변경되지 않는다. 이러한 조건으로 다음의 추가 기입이 실행된다(ST28). 이 후, 카운트값이 인크리먼트되고(ST26), 재차 메모리 셀의 임계값 전압이 베리파이된다(ST23). 이러한 추가 기입 동작이, 모든 비트가 타깃 임계값 전압으로 될 때까지 반복된다.

여기서, 예를 들면 s회의 추가 기입마다의 메모리 셀의 임계값 전압의 변화분 ΔVth와, 타깃 임계값 전압 Vtarget과, 일정 전압 Vstep과의 관계는 다음 식과 같다.

ΔVth (1), ...ΔVth(s-1), ΔVth(s)≤Vtarget＜Vstep

이와 같이, s회의 기입에서, 1회의 기입마다의 임계값 전압의 변화분 ΔVth(n)는, 타깃 임계값 전압 Vtarget 및 Vstep에 비하여 각각 작게 설정되어 있다. 이 때문에, 각 추가 기입에서, Vtarget을 초과하지 않고, 메모리 셀의 임계값 전압을 정확하게 설정하는 것이 가능하다.

상기 제3 실시예에 따르면, 임계값 전압이 기입 데이터에 대응한 소정의 전압에 달하고 있지 않은 경우, 제어 게이트 전압 Vg를 일정 전압 Vstep씩 증가시켜 추가 기입을 행하고, 추가 기입 횟수가 규정값에 달한 경우, 제어 게이트 전압 Vg를 일정 전압 Vdown분 저하시킨 후, 재차 추가 기입을 행하고 있다. 이 때문에, 도 15에 도시하는 바와 같이, 임계값 전압 Vth의 변동은 일정 전압 Vstep에 수렴되지 않고, Vstep보다 작은 값으로 변동된다. 따라서, 메모리 셀의 임계값 전압을 일정 전압 Vstep보다도 작은 전압에 의해 고정밀도로 조정할 수 있다.

당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생성할 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.

본 발명에 따르면, 다치 데이터의 기입 시퀀스를 최적화하는 것이 가능한 불휘발성 반도체 기억 장치를 제공할 수 있다.

Claims

메모리 셀과,

상기 메모리 셀에 데이터를 기입할 때, 상기 메모리 셀의 제어 게이트에 제어 게이트 전압을 공급하고, 상기 메모리 셀의 드레인에 드레인 전압을 공급하는 전압 공급부와,

상기 메모리 셀에의 데이터 기입 후, 상기 메모리 셀의 임계값을 베리파이하는 제어부

를 포함하고,

상기 메모리 셀에의 데이터 기입 개시 시, 상기 전압 공급부는, 상기 제어 게이트에 제1 제어 게이트 전압을 제1 제어 시간 공급함과 함께, 상기 드레인에 소정의 기입 전압을 상기 제1 제어 시간보다 짧고, 또한 상기 제1 제어 게이트 전압의 공급 개시 후에 공급을 개시하며, 상기 제1 제어 시간 경과 전까지 공급을 종료하는 제1 기입 시간 공급하고,

상기 제어부에 의한 제1 베리파이의 결과, 상기 메모리 셀에 대한 기입이 불충분한 경우, 상기 전압 공급부는, 상기 제어 게이트에 상기 제1 제어 게이트 전압에 일정 전압을 증가시킨 제2 제어 게이트 전압을 상기 제1 제어 시간보다 짧은 제2 제어 시간 공급함과 함께, 상기 드레인에 상기 소정의 기입 전압을 상기 제2 제어 게이트 전압의 공급 개시 후에 공급이 개시되며, 상기 제2 제어 시간 경과까지 공급이 종료하는 상기 제1 기입 시간보다 짧은 제2 기입 시간 공급하고,

상기 제어부에 의한 제2 베리파이의 결과, 상기 메모리 셀에 대한 기입이 불충분하다고 판단된 경우, 상기 전압 공급부는, 상기 제어 게이트에 제2 제어 게이트 전압에 상기 일정 전압을 증가시킨 제3 제어 게이트 전압을 상기 제2 제어 시간 공급함과 함께, 상기 드레인에 상기 소정의 기입 전압을 상기 제2 기입 시간 공급하는 반도체 기억 장치.
제1항에 있어서,

상기 제1 기입 시간은, 상기 메모리 셀의 임계값 전압의 변동이, 상기 제어 게이트 전압의 증가분에 수렴되는 기입 시간의 근방에 설정되어 있는 반도체 기억 장치.
제1항에 있어서,

상기 제1 기입 시간은, 상기 제2 기입 시간보다 길고, 상기 제2 기입 시간에 의한 기입에 의해 상기 메모리 셀의 임계값 전압의 변동이 상기 제어 게이트 전압의 증가분에 거의 동일하게 되는 시간인 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀은, NOR형 플래시 메모리인 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀은, 적어도 2치의 데이터를 기억하는 반도체 기억 장치.
메모리 셀과,

상기 메모리 셀에 데이터를 기입할 때, 상기 메모리 셀의 제어 게이트에 제어 게이트 전압을 공급하고, 상기 메모리 셀의 드레인에 드레인 전압을 공급하는 전압 공급부와,

상기 메모리 셀에의 데이터 기입 후, 상기 메모리 셀의 임계값을 베리파이하는 제어부와,

기입 횟수를 계수하는 계수부

를 포함하고,

상기 메모리 셀에의 데이터 기입 개시 시, 상기 전압 공급부는, 상기 제어 게이트에 제1 제어 게이트 전압을 제1 제어 시간 공급함과 함께, 상기 드레인에 소정의 기입 전압을 상기 제1 제어 시간보다 짧고, 또한 상기 제1 제어 게이트 전압의 공급 개시 후에 공급을 개시하며, 상기 제1 제어 시간 경과 전까지 공급을 종료하는 제1 기입 시간 공급하고,

상기 제어부에 의한 베리파이의 결과, 상기 메모리 셀에 대한 기입이 불충분하고, 상기 계수부의 계수값이 규정값 이하인 경우, 상기 전압 생성부는, 상기 제1 제어 게이트 전압을, 상기 제1 제어 시간보다 짧은 제2 제어 시간 발생하여 상기 제어 게이트에 공급하고, 상기 기입 전압을 상기 제1 기입 시간보다 짧은 제2 기입 시간 발생하여 상기 드레인에 공급하는 기입 동작을 반복하며, 상기 계수부의 계수 값이 규정값에 달한 경우, 상기 전압 생성부는 상기 제1 제어 게이트 전압에 일정 전압을 증가시킨 제2 제어 게이트 전압을 상기 제2 제어 시간 발생하여, 상기 제어 게이트에 공급하고, 상기 기입 전압을 상기 제2 기입 시간 발생하여 상기 드레인에 공급하는 기입 동작을 반복함으로써, 상기 제1, 제2 제어 게이트 전압의 증가분보다 좁은 임계값 분포를 설정하는 반도체 기억 장치.
제6항에 있어서,

상기 제1 제어 게이트 전압 및 상기 제1 제어 시간은, 임계값 전압의 변동분이 상기 전압의 증가분보다 작은 범위에 수렴되는 상기 제2 기입 시간 근방에 설정되어 있는 반도체 기억 장치.
제6항에 있어서,

상기 일정 전압을 Vstep, s회(s는 1 이상의 자연수)의 기입마다의 상기 메모리 셀의 임계값 전압의 변화분을 ΔVth로 나타낸 경우, 이들 관계는 다음 식

로 표현되는 반도체 기억 장치.
제6항에 있어서,

상기 메모리 셀에 설정할 임계값 전압의 분포 폭을 타깃 임계값 전압 Vtarget으로 나타낸 경우, 타깃 임계값 전압 Vtarget과 s회의 기입마다의 임계값 전압의 변화분 ΔVth의 관계는 다음 식

로 표현되는 반도체 기억 장치.
제6항에 있어서,

상기 메모리 셀은, NOR형 플래시 메모리인 반도체 기억 장치.
제10항에 있어서,

상기 메모리 셀은, 적어도 2치의 데이터를 기억하는 반도체 기억 장치.
메모리 셀과,

상기 메모리 셀에 데이터를 기입할 때, 상기 메모리 셀의 제어 게이트에 제어 게이트 전압을 공급하고, 상기 메모리 셀의 드레인에 드레인 전압을 공급하는 전압 공급부와,

상기 메모리 셀에의 데이터 기입 후, 상기 메모리 셀의 임계값을 베리파이하는 제어부와,

기입 횟수를 계수하는 계수부

를 포함하고,

상기 메모리 셀에의 데이터 기입 개시 시, 상기 전압 공급부는, 상기 제어 게이트에 제1 제어 게이트 전압을 제1 제어 시간 공급함과 함께, 상기 드레인에 소정의 기입 전압을 상기 제1 제어 시간보다 짧고, 또한 상기 제1 제어 게이트 전압의 공급 개시 후에 공급을 개시하며, 상기 제1 제어 시간 경과 전까지 공급을 종료하는 제1 기입 시간 공급하고,

상기 제어부에 의한 베리파이의 결과, 상기 메모리 셀에 대한 기입이 불충분하고, 상기 계수부의 계수값이 규정값 이하인 경우, 상기 전압 생성부는 상기 제1 제어 게이트 전압에 일정 전압을 증가시킨 제2 제어 게이트 전압을 상기 제1 제어 시간보다 짧은 제2 제어 시간 발생하여 상기 제어 게이트에 공급하고, 상기 기입 전압을 상기 제1 기입 시간보다 짧은 제2 기입 시간 발생하여 상기 드레인에 공급하는 기입 동작을 반복하며, 상기 계수부의 계수값이 규정값에 달한 경우, 상기 전압 생성부는 전회의 기입 시의 제2 제어 게이트 전압보다 낮은 제3 제어 게이트 전압을 상기 제2 제어 시간 발생하여 상기 메모리 셀의 제어 게이트에 공급하고, 또한 상기 기입 전압을 상기 제2 기입 시간 발생하여 상기 드레인에 공급하는 동작을 반복하여, 상기 일정 전압보다 낮은 전압에 의해 메모리 셀의 임계값 전압을 제어하는 반도체 기억 장치.
제12항에 있어서,

상기 제3 제어 게이트 전압은, 상기 제1 제어 게이트 전압보다 높은 전압인 반도체 기억 장치.
제12항에 있어서,

상기 제3 제어 게이트 전압은, 상기 제1 제어 게이트 전압보다 높고, 상기 제2 제어 게이트 전압보다 낮은 전압인 반도체 기억 장치.
제12항에 있어서,

상기 메모리 셀에 설정할 임계값 전압의 분포 폭을 타깃 임계값 전압의 분포 폭 Vtarget으로 나타낸 경우, 타깃 임계값 전압 Vtarget과 s회의 기입마다의 임계값 전압의 변화분 ΔVth의 관계는 다음 식

로 표현되는 반도체 기억 장치.
제12항에 있어서,

상기 메모리 셀은, NOR형 플래시 메모리인 반도체 기억 장치.
제16항에 있어서,

상기 메모리 셀은, 적어도 2치의 데이터를 기억하는 반도체 기억 장치.