KR20060097593A - 빗살 전극쌍 형성 방법 - Google Patents

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KR20060097593A
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히로미츠 소네다
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 한 쌍의 빗살 전극을 높은 얼라인먼트 정밀도로 형성하는데 적합한 방법을 제공하는 것을 과제로 한다.
본 발명의 빗살 전극쌍 형성 방법은, 재료 기판(70)에 한 쌍의 빗살 전극(제 1 및 제 2 빗살 전극)을 형성하기 위한 방법이다. 본 방법은, 실리콘층(70a) 위에 형성된 프리 마스크 패턴(71') 위의 제 1 빗살 전극용의 마스크부(72a) 및 실리콘층(70a) 위의 제 2 빗살 전극용의 마스크부(72b)를 포함하는 마스크 패턴(72)을 형성하는 공정, 마스크 패턴(72)을 사용한 에칭 처리에 의해, 마스크부(72a)에 대응하는 제 1 빗살 전극용의 마스크부(71a)를 포함하는 마스크 패턴(71)을 제 1 프리 마스크 패턴(71')으로부터 형성하는 공정, 마스크 패턴(71, 72)을 통하여 실리콘층(70a)에 대하여 에칭 처리를 실시하여, 중첩되는 마스크부(71a, 72a)에 의해 마스킹된 제 1 빗살 전극의 도체부(E1a)와 마스크부(72b)에 의해 마스킹된 잔존 마스크부(70a')를 형성하는 공정을 포함한다.
빗살 전극, 도체부, 프리 마스크 패턴, 마스크부

Description

빗살 전극쌍 형성 방법{METHOD OF FORMING COMB-SHAPED ELECTRODE PAIRS}
도 1은 본 발명의 제 1 실시예에 따른 빗살 전극쌍 형성 방법을 제조 과정에서 이용하여 제조할 수 있는 마이크로미러 소자의 평면도.
도 2는 도 1에 나타낸 마이크로미러 소자의 일부 생략 평면도.
도 3은 도 1의 III-III선에 따른 단면도.
도 4는 도 1의 IV-IV선에 따른 단면도.
도 5는 도 1의 V-V선에 따른 단면도.
도 6은 마이크로미러 소자 구동 시에서의 도 1의 III-III선에 따른 단면도.
도 7은 본 발명의 제 1 실시예에 따른 빗살 전극쌍 형성 방법에서의 일부 공정을 나타낸 도면.
도 8은 도 7의 뒤에 연속되는 공정을 나타낸 도면.
도 9는 도 1에 나타낸 마이크로미러 소자의 제 1 변형예의 단면도로서, 도 1의 마이크로미러 소자에서의 도 3에 상당하는 단면도.
도 10은 도 1에 나타낸 마이크로미러 소자의 제 1 변형예의 다른 단면도로서, 도 1의 마이크로미러 소자에서의 도 4에 상당하는 단면도.
도 11은 본 발명의 제 2 실시예에 따른 빗살 전극쌍 형성 방법에서의 일부 공정을 나타낸 도면.
도 12는 도 11의 뒤에 연속되는 공정을 나타낸 도면.
도 13은 도 1에 나타낸 마이크로미러 소자의 제 2 변형예의 단면도로서, 도 1의 마이크로미러 소자에서의 도 3에 상당하는 단면도.
도 14는 도 1에 나타낸 마이크로미러 소자의 제 2 변형예의 단면도로서, 도 1의 마이크로미러 소자에서의 도 4에 상당하는 단면도.
도 15는 본 발명의 제 3 실시예에 따른 빗살 전극쌍 형성 방법에서의 일부 공정을 나타낸 도면.
도 16은 도 15의 뒤에 연속되는 공정을 나타낸 도면.
도 17은 본 발명의 제 4 실시예에 따른 빗살 전극쌍 형성 방법을 제조 과정에서 이용하여 제조할 수 있는 마이크로미러 소자의 평면도.
도 18은 도 17에 나타낸 마이크로미러 소자의 일부 생략 평면도.
도 19는 도 17의 XIX-XIX선에 따른 단면도.
도 20은 도 17의 XX-XX선에 따른 단면도.
도 21은 도 17의 XXI-XXI선에 따른 단면도.
도 22는 마이크로미러 소자 구동 시에서의 도 17의 XIX-XIX선에 따른 단면도.
도 23은 본 발명의 제 4 실시예에 따른 빗살 전극쌍 형성 방법에서의 일부 공정을 나타낸 도면.
도 24는 도 23의 뒤에 연속되는 공정을 나타낸 도면.
도 25는 도 24의 뒤에 연속되는 공정을 나타낸 도면.
도 26은 도 17에 나타낸 마이크로미러 소자의 변형예의 단면도로서, 도 17의 마이크로미러 소자에서의 도 19에 상당하는 단면도.
도 27은 도 17에 나타낸 마이크로미러 소자의 변형예의 단면도로서, 도 17의 마이크로미러 소자에서의 도 20에 상당하는 단면도.
도 28은 본 발명의 제 5 실시예에 따른 빗살 전극쌍 형성 방법에서의 일부 공정을 나타낸 도면.
도 29는 도 28의 뒤에 연속되는 공정을 나타낸 도면.
도 30은 도 29의 뒤에 연속되는 공정을 나타낸 도면.
도 31은 종래의 마이크로미러 소자의 일부 생략 사시도.
도 32는 한 쌍의 빗살 전극의 배향을 나타낸 도면.
도 33은 종래의 마이크로미러 소자의 제조 방법에서의 일부 공정을 나타낸 도면.
도면의 주요 부분에 대한 부호의 설명
X1 : 마이크로미러 소자 10 : 요동부
11 : 미러(mirror) 지지부 11a : 미러면
21 : 프레임 13, 14 : 빗살 전극
13A, 14A : 전극 투스(tooth) 21a, 21b : 도체부
70 : 재료 기판 70a, 70b : 실리콘층
70c : 절연층 71' : 프리(pre) 산화막 패턴
72 : 레지스트 패턴 71a, 72a, 72b : 마스크부
70a' : 잔존(殘存) 마스크부
본 발명은 회전 변위 가능한 요동부를 구비하는 마이크로 요동 소자에서 요동부를 구동하기 위한 구동 기구를 구성하는 한 쌍의 빗살 전극이나, 요동부의 회전 변위량을 검출하기 위한 검출 기구를 구성하는 한 쌍의 빗살 전극 등을 형성하기 위한 방법에 관한 것이다.
최근 다양한 기술분야에서 마이크로 머시닝(micro-machining) 기술에 의해 형성되는 미소(微小) 구조를 갖는 소자의 응용화가 도모되고 있다. 예를 들어 광통신 기술의 분야에서는 광반사 기능을 갖는 미소한 마이크로미러 소자가 주목받고 있다. 예를 들어 센싱(sensing)의 기술분야에서는 가속도 검출 기능을 갖는 미소한 가속도 센서나, 각속도 검출 기능을 갖는 미소한 각속도 센서가 주목받고 있다.
광통신에서는 광섬유를 매체로 하여 광신호가 전송되고, 또한 광신호의 전송 경로를 어느 섬유로부터 다른 섬유로 전환하기 위해, 일반적으로 소위 광스위칭 장치가 사용된다. 양호한 광통신을 달성하기 위해 광스위칭 장치에 요구되는 특성으로서는, 전환 동작에서의 대용량성, 고속성, 고(高)신뢰성 등을 들 수 있다. 이러한 관점으로부터, 광스위칭 장치로서는, 마이크로 머시닝 기술에 의해 제조되는 마이크로미러 소자를 일체로 구성한 것에 대한 기대가 높아지고 있다. 마이크로미러 소자에 의하면, 광스위칭 장치에서의 입력 측의 광전송로와 출력 측의 광전송로 사 이에서 광신호를 전기 신호로 변환하지 않고 광신호 그대로 스위칭 처리를 행할 수 있으며, 상기 특성을 얻는데 적합하기 때문이다. 마이크로 머시닝 기술에 대해서는, 예를 들어 하기 특허문헌 1∼3에 기재되어 있다.
[특허문헌 1] 일본국 공개특허평10-190007호 공보
[특허문헌 2] 일본국 공개특허평10-270714호 공보
[특허문헌 3] 일본국 공개특허2000-31502호 공보
도 31은 마이크로 머시닝 기술에 의해 제조되는 종래의 마이크로미러 소자(X6)의 일부 생략 사시도이다. 마이크로미러 소자(X6)는 상면(상面)에 미러면(64)이 설치된 미러 지지부(61)와, 프레임(62)(일부 생략)과, 이들을 연결하는 한 쌍의 토션바(torsion-bar)(63)를 갖는다. 미러 지지부(61)에는 그 한 쌍의 단부(端部)에 빗살 전극(61a, 61b)이 형성되어 있다. 프레임(62)에는 빗살 전극(61a, 61b)에 대응하여 내측으로 연장되는 한 쌍의 빗살 전극(62a, 62b)이 형성되어 있다. 한 쌍의 토션바(63)는 프레임(62)에 대한 미러 지지부(61)의 요동 동작 축심(軸心)(A6)을 규정하고 있다.
이러한 구성의 마이크로미러 소자(X6)에서는, 정전(靜電) 인력을 발생시키기 위해 근접하여 설치된 한 쌍의 빗살 전극 예를 들어 61a 및 62a는, 전위 비(非)부여 시에는, 도 32의 (a)에 나타낸 바와 같이, 2단으로 분리된 배향을 취한다. 한편, 소정 전위 부여 시에는, 도 32의 (b)에 나타낸 바와 같이, 빗살 전극(61a)이 빗살 전극(62a)에 인입되고, 이것에 의해 미러 지지부(61)가 회전 변위한다. 보다 구체적으로는, 예를 들어 각 빗살 전극(61a, 62a)에 소정 전위를 부여함으로써 빗 살 전극(61a)을 플러스로 대전시키고, 또한 빗살 전극(62a)을 마이너스로 대전시키면, 빗살 전극(61a, 62a) 사이에는 정전 인력이 발생하고, 미러 지지부(61)가 한 쌍의 토션바(63)를 비틀면서 축심(A6) 둘레로 회전 변위한다. 이러한 미러 지지부(61)의 요동 구동에 의해, 미러 지지부(61) 위에 설치된 미러면(64)에 의해 반사되는 광의 반사 방향을 전환할 수 있다.
도 33은 마이크로미러 소자(X6)의 제조 방법을 나타낸다. 도 33에서는 도 31에 나타낸 미러 지지부(61)의 일부, 프레임(62), 토션바(63), 한 쌍의 빗살 전극(61a, 62a) 일부, 및 한 쌍의 빗살 전극(61b, 62b) 일부의 형성 과정을 하나의 단면(斷面) 변화로서 나타낸다. 상기 하나의 단면은 가공이 실시되는 재료 기판(웨이퍼)에서의 단일 마이크로 스위칭 소자 형성 구획에 포함되는 복수의 단면을 모델화하여 연속 단면으로서 나타낸 것이다.
마이크로미러 소자(X6)의 제조에서는, 우선 도 33의 (a)에 나타낸 바와 같이, 재료 기판(600) 위에 마스크 패턴(604)을 형성한다. 재료 기판(600)은 소위 SOI(Silicon on Insulator) 웨이퍼이며, 실리콘층(601)과, 실리콘층(602)과, 이들 사이의 절연층(603)으로 이루어지는 적층 구조를 갖는다. 마스크 패턴(604)은 마이크로미러 소자(X6)에서의 소정의 각부(各部)(빗살 전극(61a, 61b)을 포함함)를 마스킹하기 위한 패턴 형상을 갖는다. 소정의 마스크 구성 재료를 실리콘층(601) 위에 성막(成膜)한 후, 상기 막을 패터닝함으로써, 마스크 패턴(604)은 형성된다.
마이크로미러 소자(X6)의 제조에서는, 다음으로, 도 33의 (b)에 나타낸 바와 같이, 실리콘층(602) 위에 마스크 패턴(605)을 형성한다. 마스크 패턴(605)은 마 이크로미러 소자(X6)에서의 소정의 각부(빗살 전극(62a, 62b)을 포함함)를 마스킹하기 위한 패턴 형상을 갖는다. 소정의 마스크 구성 재료를 실리콘층(602) 위에 성막한 후, 실리콘층(601) 측의 마스크 패턴(604)에 대하여 위치 맞춤하면서 상기 막을 패터닝함으로써, 마스크 패턴(605)은 형성된다.
다음으로, 도 33의 (c)에 나타낸 바와 같이, 실리콘층(601)에 대하여 마스크 패턴(604)을 통하여 이방성(異方性) 에칭 처리를 행함으로써, 실리콘층(601)에 형성되어야 할 구조부(미러 지지부(61), 프레임(62)의 일부, 토션바(63), 빗살 전극(61a, 61b))를 형성한다.
다음으로, 도 33의 (d)에 나타낸 바와 같이, 실리콘층(602)에 대하여 마스크 패턴(605)을 통하여 이방성 에칭 처리를 행함으로써, 실리콘층(602)에 형성되어야 할 구조부(프레임(62)의 일부, 빗살 전극(62a, 62b))를 형성한다.
다음으로, 도 33의 (e)에 나타낸 바와 같이, 절연층(603)에 대하여 등방성(等方性) 에칭을 행함으로써, 절연층(603)에서 노출되는 개소를 제거한다. 이상과 같이 하여, 미러 지지부(61), 프레임(62), 토션바(63), 한 쌍의 빗살 전극(61a, 62a), 및 한 쌍의 빗살 전극(61b, 62b)이 형성된다.
이러한 종래의 방법에서는, 도 33의 (b)를 참조하여 상술한 바와 같이, 마스크 패턴(605)을 마스크 패턴(604)에 대하여 위치 맞춤하면서 패턴 형성할 필요가 있다. 그러나, 재료 기판(600)의 실리콘층(601) 위에 패턴 형성된 마스크 패턴(604)에 대하여 실리콘층(601)과는 반대측의 실리콘층(602) 위에서 고정밀도로 위치 맞춤하면서 마스크 패턴(605)을 패턴 형성하는 것은 곤란하다. 상술한 종래 방 법에서는, 마스크 패턴(604)은 빗살 전극(61a, 61b)을 마스킹하기 위한 부위를 포함하고, 마스크 패턴(605)은 빗살 전극(62a, 62b)을 마스킹하기 위한 부위를 포함하여, 마스크 패턴(604)에 대하여 고정밀도로 위치 맞춤하면서 마스크 패턴(605)을 패턴 형성하는 것이 곤란하기 때문에, 제조되는 마이크로미러 소자(X6)에서 한 쌍의 빗살 전극(61a, 62a)의 상대적인 형성 위치나, 한 쌍의 빗살 전극(61b, 62b)의 상대적인 형성 위치에 대해서 높은 정밀도를 얻는 것이 곤란하다. 즉, 상술한 종래 방법에서는, 한 쌍의 빗살 전극(61a, 62a)을 높은 얼라인먼트 정밀도로 형성하는 것이 곤란하고, 한 쌍의 빗살 전극(61b, 62b)을 높은 얼라인먼트 정밀도로 형성하는 것이 곤란한 것이다. 한 쌍의 빗살 전극(61a, 62a)의 얼라인먼트 정밀도가 충분하지 않으면, 소자 구동 시에서 상기 한 쌍의 빗살 전극(61a, 62a)에 소정 전위를 부여한 경우에, 상기 한 쌍의 빗살 전극(61a, 62a)이 부당하게 끌어당겨 부착되는 풀인(pull-in) 현상이 발생하기 쉽다. 한 쌍의 빗살 전극(61b, 62b)의 얼라인먼트 정밀도가 충분하지 않으면, 소자 구동 시에서 상기 한 쌍의 빗살 전극(61b, 62b)에 소정 전위를 부여한 경우에, 상기 한 쌍의 빗살 전극(61b, 62b)이 부당하게 끌어당겨 부착되는 풀인 현상이 발생하기 쉽다. 풀인 현상의 발생은 소자의 요동 구동 내지 요동 동작을 저해하기 때문에, 회피할 필요가 있다.
본 발명은 이상과 같은 사정을 감안하여 안출된 것으로서, 한 쌍의 빗살 전극을 높은 얼라인먼트 정밀도로 형성하는데 적합한 방법을 제공하는 것을 목적으로 한다.
본 발명의 제 1 측면에 의해 제공되는 방법은 제 1 도체층(導體層)과, 제 2 도체층과, 상기 제 1 및 제 2 도체층 사이의 절연층으로 이루어지는 적층 구조를 갖는 재료 기판에 대하여 가공을 실시함으로써, 한 쌍의 빗살 전극을 형성하기 위한 방법이다. 한 쌍의 빗살 전극은 제 1 도체층에 유래하는 제 1 도체부와, 제 2 도체층에 유래하는 제 2 도체부와, 절연층에 유래하는 절연부로 이루어지는 적층 구조를 갖는 제 1 빗살 전극, 및 제 2 도체층에 유래하는 제 2 빗살 전극으로 이루어진다. 본 방법은 제 1 도체층 위에 제 1 프리(pre) 마스크 패턴을 형성하는 공정과, 제 1 프리 마스크 패턴 위의 제 1 빗살 전극용의 제 1 마스크부 및 제 1 도체층 위의 제 2 빗살 전극용의 제 2 마스크부를 포함하는 제 2 마스크 패턴을 제 1 프리 마스크 패턴 위 및 제 1 도체층 위에 걸쳐 형성하는 공정과, 제 2 마스크 패턴을 통하여 제 1 프리 마스크 패턴에 대하여 에칭 처리를 실시하여, 제 2 마스크 패턴의 제 1 마스크부에 대응하는 패턴 형상을 갖는 제 1 빗살 전극용의 제 3 마스크부를 포함하는 제 1 마스크 패턴을 제 1 프리 마스크 패턴으로부터 형성하는 제 1 에칭 공정과, 제 1 및 제 2 마스크 패턴을 통하여 제 1 도체층에 대하여 절연층에 이르기까지 에칭 처리를 실시하여, 중첩되는 제 1 및 제 3 마스크부에 의해 마스킹된 제 1 도체부 및 제 2 마스크부에 의해 마스킹된 제 1 잔존(殘存) 마스크부를 제 1 도체층에 형성하는 제 2 에칭 공정과, 절연층에 대하여 제 1 도체층 측으로부터 제 2 도체층에 이르기까지 에칭 처리를 실시하여, 제 1 도체부에 의해 마스킹된 절연부 및 제 1 잔존 마스크부에 의해 마스킹된 제 2 잔존 마스크부를 절연층 에 형성하는 제 3 에칭 공정과, 제 2 마스크 패턴을 제거하는 공정과, 제 2 도체층에 대하여 제 1 도체층 측으로부터 에칭 처리를 실시하여, 제 1 잔존 마스크부를 제거하면서, 절연부에 접하는 제 2 도체부 및 제 2 잔존 마스크부에 의해 마스킹된 제 2 빗살 전극을 제 2 도체층에 형성하는 제 4 에칭 공정을 포함한다. 제 2 마스크 패턴을 제거하는 공정은 제 4 에칭 공정보다도 전에 행할 수도 있고, 후에 행할 수도 있다. 본 방법에 의해 형성되는 빗살 전극쌍(제 1 및 제 2 빗살 전극)은, 예를 들어 회전 변위 가능한 요동부를 구비하는 마이크로 요동 소자에서 요동부를 구동하기 위한 구동 기구(소위 빗살 전극형 액추에이터)로서, 또는 요동부의 회전 변위량을 검출하기 위한 검출 기구로서 이용할 수 있다.
본 방법에서는, 제 2 마스크 패턴의 제 1 및 제 2 마스크부는 재료 기판의 동일 면 측에 패턴 형성되기 때문에, 제 1 및 제 2 마스크부의 상대적인 형성 위치에 대해서는 고정밀도를 달성할 수 있다. 이것과 동시에, 제 1 마스크 패턴의 제 3 마스크부는 제 2 마스크 패턴을 형성한 후의 제 1 에칭 공정에서 제 2 마스크 패턴을 마스크로서 사용하여 행하는 에칭 처리에 의해 제 2 마스크 패턴의 제 1 마스크부에 대응한 패턴 형상으로 형성된다. 그 때문에, 본 방법에서는 제 2 및 제 3 마스크부의 상대적인 형성 위치에 대해서는 고정밀도를 달성할 수 있다. 즉, 본 방법에서는 제 1 마스크 패턴의 제 3 마스크부와 제 2 마스크 패턴의 제 2 마스크부에 대해서 재료 기판의 동일 면 측에서 셀프얼라인먼트(self-alignment)(구체적으로는, 제 2 마스크부와 동일한 마스크 패턴에 포함되는 제 1 마스크부에 대응한 형상으로 제 3 마스크부가 패턴 형성됨으로써, 제 2 마스크부에 대하여 제 3 마스 크부가 실질적으로 위치 맞춤되는 사상(事象))에 의해 고정밀도로 위치 맞춤할 수 있는 것이다. 그리고, 본 방법의 제 2 에칭 공정에서는, 제 1 도체층에 제 3 마스크부의 형상에 대응한 형상을 갖는 제 1 도체부가, 제 2 마스크부의 형상에 대응한 형상을 갖는 제 1 잔존 마스크부가 형성된다. 제 3 에칭 공정에서는, 절연층에 제 1 도체부(즉, 제 3 마스크부)의 형상에 대응한 형상을 갖는 절연부가, 제 1 잔존 마스크부(즉, 제 2 마스크부)의 형상에 대응한 형상을 갖는 제 2 잔존 마스크부가 형성된다. 제 4 에칭 공정에서는, 제 2 도체층에 절연부(즉, 제 3 마스크부)의 형상에 대응한 형상을 갖는 제 2 도체부가, 제 2 잔존 마스크부(즉, 제 2 마스크부)의 형상에 대응한 형상을 갖는 제 2 빗살 전극이 형성된다. 따라서, 본 방법에 의하면, 제 1 도체부, 절연부, 및 제 2 도체부로 이루어지는 적층 구조를 갖는 제 1 빗살 전극과 제 2 빗살 전극을 높은 얼라인먼트 정밀도로 형성할 수 있는 것이다.
본 발명의 제 1 측면의 제 2 에칭 공정에서는, 제 1 도체부 및 제 1 잔존 마스크부를 재료 기판의 두께 방향에 대하여 경사지게 형성할 수도 있다. 또한, 제 4 에칭 공정에서는, 제 2 도체부 및 제 2 빗살 전극을 재료 기판의 두께 방향에 대하여 경사지게 형성할 수도 있다.
본 발명의 제 2 측면에 의해 제공되는 방법은 제 1 도체층과, 제 2 도체층과, 상기 제 1 및 제 2 도체층 사이의 절연층으로 이루어지는 적층 구조를 갖는 재료 기판에 대하여 가공을 실시함으로써, 한 쌍의 빗살 전극을 형성하기 위한 방법이다. 한 쌍의 빗살 전극은 제 1 도체층에 유래하는 제 1 빗살 전극 및 제 2 도체층에 유래하는 제 2 빗살 전극으로 이루어진다. 본 방법은 제 1 도체층 위에 제 1 프리 마스크 패턴을 형성하는 공정과, 제 1 프리 마스크 패턴 위의 제 1 빗살 전극용의 제 1 마스크부 및 제 1 도체층 위의 제 2 빗살 전극용의 제 2 마스크부를 포함하는 제 2 마스크 패턴을 제 1 프리 마스크 패턴 위 및 제 1 도체층 위에 걸쳐 형성하는 공정과, 제 2 마스크 패턴을 통하여 제 1 프리 마스크 패턴에 대하여 에칭 처리를 실시하여, 제 2 마스크 패턴의 제 1 마스크부에 대응하는 패턴 형상을 갖는 제 1 빗살 전극용의 제 3 마스크부를 포함하는 제 1 마스크 패턴을 제 1 프리 마스크 패턴으로부터 형성하는 제 1 에칭 공정과, 제 2 빗살 전극용의 제 4 마스크부를 포함하는 제 3 마스크 패턴을 제 2 도체층 위에 형성하는 공정과, 제 1 및 제 2 마스크 패턴을 통하여 제 1 도체층에 대하여 절연층에 이르기까지 에칭 처리를 실시하여, 중첩되는 제 1 및 제 3 마스크부에 의해 마스킹된 제 1 빗살 전극 및 제 2 마스크부에 의해 마스킹된 제 1 잔존 마스크부를 제 1 도체층에 형성하는 제 2 에칭 공정과, 절연층에 대하여 제 1 도체층 측으로부터 제 2 도체층에 이르기까지 에칭 처리를 실시하여, 제 1 잔존 마스크부에 의해 마스킹된 제 2 잔존 마스크부를 절연층에 형성하는 제 3 에칭 공정과, 제 2 마스크 패턴을 제거하는 공정과, 제 2 도체층에 대하여 제 1 도체층 측으로부터 상기 제 2 도체층의 두께 방향의 도중까지 에칭 처리를 실시하여, 제 1 잔존 마스크부를 제거하면서, 제 2 잔존 마스크부에 의해 마스킹된 제 2 빗살 전극의 일부를 제 2 도체층에 형성하는 제 4 에칭 공정과, 제 3 마스크 패턴을 통하여 제 2 도체층에 대하여 에칭 처리를 실시하여, 제 2 빗살 전극의 잔부(殘部)를 형성하는 제 5 에칭 공정을 포함한다. 제 3 마스크 패턴을 형성하는 공정은 제 1 프리 마스크 패턴, 제 2 프리 마스크 패턴, 또는 제 1 마스크 패턴을 형성하는 것보다도 전에 행할 수도 있고, 후에 행할 수도 있다. 제 2 마스크 패턴을 제거하는 공정은 제 4 에칭 공정보다도 전에 행할 수도 있고, 제 4 또는 제 5 에칭 공정보다도 후에 행할 수도 있다. 본 방법에 의해 형성되는 빗살 전극쌍(제 1 및 제 2 빗살 전극)은, 예를 들어 회전 변위 가능한 요동부를 구비하는 마이크로 요동 소자에서 요동부를 구동하기 위한 구동 기구(빗살 전극형 액추에이터)로서, 또는 요동부의 회전 변위량을 검출하기 위한 검출 기구로서 이용할 수 있다.
본 방법에서는, 제 2 마스크 패턴의 제 1 및 제 2 마스크부는 재료 기판의 동일 면 측에서 패턴 형성되기 때문에, 제 1 및 제 2 마스크부의 상대적인 형성 위치에 대해서는 고정밀도를 달성할 수 있다. 이것과 동시에, 제 1 마스크 패턴의 제 3 마스크부는 제 2 마스크 패턴을 형성한 후의 제 1 에칭 공정에서 제 2 마스크 패턴을 마스크로서 사용하여 행하는 에칭 처리에 의해 제 2 마스크 패턴의 제 1 마스크부에 대응한 패턴 형상으로 형성된다. 그 때문에, 본 방법에서는 제 2 및 제 3 마스크부의 상대적인 형성 위치에 대해서는 고정밀도를 달성할 수 있다. 즉, 본 방법에서는 제 1 마스크 패턴의 제 3 마스크부와 제 2 마스크 패턴의 제 2 마스크부에 대해서 재료 기판의 동일 면 측에서 셀프얼라인먼트에 의해 고정밀도로 위치 맞춤할 수 있는 것이다. 그리고, 본 방법의 제 2 에칭 공정에서는, 제 1 도체층에 제 3 마스크부의 형상에 대응한 형상을 갖는 제 1 빗살 전극이, 제 2 마스크부의 형상에 대응한 형상을 갖는 제 1 잔존 마스크부가 형성된다. 제 3 에칭 공정에서는, 절연층에 제 1 잔존 마스크부(즉, 제 2 마스크부)의 형상에 대응한 형상을 갖 는 제 2 잔존 마스크부가 형성된다. 제 4 에칭 공정에서는, 제 2 도체층에 제 2 잔존 마스크부(즉, 제 2 마스크부)의 형상에 대응한 형상을 갖는 제 2 빗살 전극의 일부(제 2 빗살 전극에서 제 1 빗살 전극에 가까운 측의 부분)가 형성된다. 따라서, 본 방법에 의하면, 제 1 빗살 전극과, 제 2 빗살 전극에서 제 1 빗살 전극에 가까운 측의 부분을 높은 얼라인먼트 정밀도로 형성할 수 있다. 본 방법에서는, 제 2 빗살 전극의 나머지 일부(제 2 빗살 전극에서 제 1 빗살 전극으로부터 먼 측의 부분)는 제 5 에칭 공정에서 제 3 마스크 패턴의 제 4 마스크부를 마스크로서 사용한 에칭 처리에 의해 제 2 도체층에 형성되기 때문에, 제 2 빗살 전극에서 제 1 빗살 전극으로부터 먼 측의 부분의 제 1 빗살 전극에 대한 형성 위치는, 제 2 빗살 전극에서 제 1 빗살 전극에 가까운 측의 부분의 제 1 빗살 전극에 대한 형성 위치만큼 고정밀도가 요구되지 않는 경우가 있다. 이러한 경우에 있어서는, 본 발명의 제 2 측면의 방법에 의해서도, 실질적으로 높은 얼라인먼트 정밀도로 한 쌍의 빗살 전극을 형성할 수 있는 것이다.
본 발명의 제 2 측면의 제 2 에칭 공정에서는, 제 1 빗살 전극 및 제 1 잔존 마스크부를 재료 기판의 두께 방향에 대하여 경사지게 형성할 수도 있다.
도 1 내지 도 5는 본 발명의 제 1 실시예에 따른 빗살 전극쌍 형성 방법을 제조 과정에서 이용하여 제조할 수 있는 마이크로미러 소자(X1)를 나타낸다. 도 1은 마이크로미러 소자(X1)의 평면도이고, 도 2는 마이크로미러 소자(X1)의 일부 생략 평면도이다. 도 3 내지 도 5는 각각 도 1의 III-III선, IV-IV선, 및 V-V선에 따른 단면도이다.
마이크로미러 소자(X1)는 요동부(10)와, 프레임(21)과, 한 쌍의 토션바(torsion-bar)(22)와, 빗살 전극(23, 24)을 구비하고, MEMS 기술의 일종(一種)인 마이크로 머시닝 기술에 의해, 소위 SOI(silicon on insulator) 기판인 재료 기판에 대하여 가공을 실시함으로써 제조된 것이다. 상기 재료 기판은 제 1 및 제 2 실리콘층과 상기 실리콘층 사이의 절연층으로 이루어지는 적층 구조를 갖고, 각 실리콘층은 불순물의 도핑에 의해 소정의 도전성이 부여된다. 마이크로미러 소자(X1)에서의 상술한 각 부위는 주로 제 1 실리콘층 및/또는 제 2 실리콘층에 유래하여 형성되기 때문에, 도면의 명확화의 관점에서, 도 1에서는 제 1 실리콘층에 유래하여 절연층보다 지면(紙面) 앞쪽 방향으로 돌출되는 부위에 대해서 사선(斜線) 해칭(hatching)을 붙여 나타낸다. 또한, 도 2는 마이크로미러 소자(X1)에서 제 2 실리콘층에 유래하는 구조를 나타낸다.
요동부(10)는 미러 지지부(11)와, 암(arm)부(12)와, 빗살 전극(13, 14)을 갖는다.
미러 지지부(11)는 제 1 실리콘층에 유래하는 부위이며, 그 표면에는 광반사 기능을 갖는 미러면(11a)이 설치되어 있다. 미러면(11a)은 예를 들어 제 1 실리콘층 위에 성막된 Cr층 및 그 위의 Au층으로 이루어지는 적층 구조를 갖는다. 미러 지지부(11)에 대해서 도 1에 나타낸 길이 L1은 예를 들어 20∼300㎛이다.
암부(12)는, 미러 지지부(11)로부터 연장되고, 도 5에 나타낸 바와 같이, 제 1 실리콘층에 유래하는 도체부(12a)와, 제 2 실리콘층에 유래하는 도체부(12b)와, 절연층에 유래하여 도체부(12a, 12b)의 사이에 개재되는 절연부(12c)로 이루어지는 적층 구조를 갖는다. 도체부(12b)에 대해서는 도 2에도 나타낸다. 암부(12)에 있어서는, 필요에 따라, 도체부(12a) 및 절연부(12c)를 관통하는 도전 플러그를 설치하여 도체부(12a, 12b)를 전기적으로 접속할 수도 있다. 암부(12)에 대해서 도 1에 나타낸 길이 L2는 예를 들어 10∼100㎛이다.
빗살 전극(13)은 복수의 전극 투스(tooth)(13A)로 이루어진다. 복수의 전극 투스(13A)는 암부(12)로부터 각각이 연장되고, 또한 암부(12)의 연장 방향으로 서로 격리된다. 빗살 전극(13) 내지 각 전극 투스(13A)는, 도 3 및 도 5에 나타낸 바와 같이, 제 1 실리콘층에 유래하는 도체부(13a)와, 제 2 실리콘층에 유래하는 도체부(13b)와, 절연층에 유래하여 도체부(13a, 13b)의 사이에 개재되는 절연부(13c)로 이루어지는 적층 구조를 갖는다. 도체부(13b)에 대해서는 도 2에도 나타낸다. 이들 도체부(13a, 13b) 및 절연부(13c)는 요동부(10)의 요동 동작의 방향(마이크로미러 소자(X1)의 두께 방향 H)으로 이어져 있다. 도체부(13a)는, 도 1에 도시되어 있는 바와 같이, 암부(12)의 도체부(12a)와 연속되고, 또한 전기적으로 접속되어 있다. 도체부(13b)는, 도 2에 도시되어 있는 바와 같이, 암부(12)의 도체부(12b)와 연속되고, 또한 전기적으로 접속되어 있다. 또한, 도 1에 나타낸 바와 같이, 전극 투스(13A)의 연장 방향과 암부(12)의 연장 방향은 직교하고, 전극 투스(13A)는 도 3에 나타낸 바와 같이 소자 두께 방향 H로 평행하게 기립되어 있다.
빗살 전극(14)은 복수의 전극 투스(14A)로 이루어진다. 복수의 전극 투스(14A)는 전극 투스(13A)와는 반대측으로 암부(12)로부터 각각이 연장되고, 또한 암 부(12)의 연장 방향으로 서로 격리된다. 빗살 전극(14) 내지 각 전극 투스(14A)는, 도 4 및 도 5에 나타낸 바와 같이, 제 1 실리콘층에 유래하는 도체부(14a)와, 제 2 실리콘층에 유래하는 도체부(14b)와, 절연층에 유래하여 도체부(14a, 14b)의 사이에 개재되는 절연부(14c)로 이루어지는 적층 구조를 갖는다. 도체부(14b)에 대해서는 도 2에도 나타낸다. 이들 도체부(14a, 14b) 및 절연부(14c)은 요동부(10)의 요동 동작의 방향(마이크로미러 소자(X1)의 두께 방향 H)으로 이어져 있다. 도체부(14a)는, 도 1에 도시되어 있는 바와 같이, 암부(12)의 도체부(12a)와 연속되고, 또한 전기적으로 접속되어 있다. 도체부(14b)는, 도 2에 도시되어 있는 바와 같이, 암부(12)의 도체부(12b)와 연속되고, 또한 전기적으로 접속되어 있다. 이러한 빗살 전극(14) 내지 전극 투스(14A)와 상술한 빗살 전극(13) 내지 전극 투스(13A)는 암부(12)를 통하여 전기적으로 접속되어 있다. 또한, 도 1에 나타낸 바와 같이, 전극 투스(14A)의 연장 방향과 암부(12)의 연장 방향은 직교하고, 전극 투스(14A)는 도 4에 나타낸 바와 같이 소자 두께 방향 H로 평행하게 기립되어 있다.
프레임(21)은 도 1에 나타낸 바와 같이 요동부(10)를 둘러싸는 형상을 갖고, 도 3 내지 도 5에 나타낸 바와 같이, 제 1 실리콘층에 유래하는 도체부(21a)와, 제 2 실리콘층에 유래하는 도체부(21b)와, 절연층에 유래하여 도체부(21a, 21b)의 사이에 개재되는 절연부(21c)로 이루어지는 적층 구조를 갖는다. 도체부(21b)에 대해서는 도 2에도 나타낸다. 프레임(21)에 대해서 도 1에 나타낸 길이 L3은 예를 들어 5∼50㎛이다.
한 쌍의 토션바(22)는 각각 주로 제 1 실리콘층에 유래하는 부위이며, 요동부(10)에서의 암부(12)의 도체부(12a)와 프레임(21)의 도체부(21a)에 접속되어 이들을 연결한다. 토션바(22)에 의해, 도체부(12a)와 도체부(21a)는 전기적으로 접속된다. 또한, 각 토션바(22)는 소자 두께 방향 H에서 도 3 및 도 4에 나타낸 바와 같이 암부(12)의 도체부(12a)보다 얇고, 프레임(21)의 도체부(21a)보다도 얇다. 이러한 한 쌍의 토션바(22)는 요동부(10) 내지 미러 지지부(11)의 요동 동작의 요동 축심(A1)을 규정한다. 요동 축심(A1)은 도 1에 나타낸 바와 같이 암부(12)의 연장 방향과 직교한다. 따라서, 암부(12)의 연장 방향과 직교하는 방향으로 암부(12)로부터 연장되는 상술한 전극 투스(13A, 14A)의 연장 방향은 요동 축심(A1)에 대하여 평행하다. 이러한 요동 축심(A1)은, 바람직하게는 요동부(10)의 중심 또는 그 근방을 통과한다.
빗살 전극(23)은 상술한 빗살 전극(13)과 협동하여 정전 인력을 발생시키는 부위이며, 복수의 전극 투스(23A)로 이루어진다. 복수의 전극 투스(23A)는 프레임(21)으로부터 각각이 연장되고, 또한 암부(12)의 연장 방향으로 서로 격리된다. 또한, 빗살 전극(23)은 주로 제 2 실리콘층에 유래하는 부위이며, 도 2 및 도 5에 나타낸 바와 같이, 프레임(21)의 도체부(21b)에 고정되어 있다. 도 1에 나타낸 바와 같이, 전극 투스(23A)의 연장 방향과 암부(12)의 연장 방향은 직교하고, 전극 투스(23A)의 연장 방향은 요동 축심(A1)에 대하여 평행하다. 또한, 도 3에 나타낸 바와 같이, 전극 투스(23A)는 소자 두께 방향 H로 기립되어 있다. 이러한 빗살 전극(23)과 빗살 전극(13)은 마이크로미러 소자(X1)에서의 구동 기구를 구성한다.
빗살 전극(24)은 상술한 빗살 전극(14)과 협동하여 정전 인력을 발생시키는 부위이며, 복수의 전극 투스(24A)로 이루어진다. 복수의 전극 투스(24A)는 프레임(21)으로부터 각각이 연장되고, 또한 암부(12)의 연장 방향으로 서로 격리된다. 또한, 빗살 전극(24)은 주로 제 2 실리콘층에 유래하는 부위이며, 도 2 및 도 5에 나타낸 바와 같이, 프레임(21)의 도체부(21b)에 고정되어 있다. 빗살 전극(24) 내지 전극 투스(24A)는 프레임(21)의 도체부(21b)를 통하여 빗살 전극(23) 내지 전극 투스(23A)와 전기적으로 접속되어 있다. 도 1에 나타낸 바와 같이, 전극 투스(24A)의 연장 방향과 암부(12)의 연장 방향은 직교하고, 전극 투스(24A)의 연장 방향은 요동 축심(A1)에 대하여 평행하다. 또한, 도 4에 나타낸 바와 같이, 전극 투스(24A)는 소자 두께 방향 H로 기립되어 있다. 이러한 빗살 전극(24)과 빗살 전극(14)은 마이크로미러 소자(X1)에서의 구동 기구를 구성한다.
마이크로미러 소자(X1)에서는, 빗살 전극(13)의 도체부(13a), 빗살 전극(14)의 도체부(14a), 및 빗살 전극(23, 24)에 대하여 필요에 따라 소정의 전위를 부여함으로써, 요동부(10) 내지 미러 지지부(11)를 요동 축심(A1) 둘레로 회전 변위시킬 수 있다. 빗살 전극(13, 14)의 도체부(13a, 14a)에 대한 전위 부여는 프레임(21)의 도체부(21a), 양 토션바(22), 및 암부(12)의 도체부(12a)를 통하여 실현할 수 있다. 빗살 전극(13, 14)의 도체부(13a, 14a)는 예를 들어 그라운드(ground) 접속된다. 한편, 빗살 전극(23, 24)에 대한 전위 부여는 프레임(21)의 도체부(21b)를 통하여 실현할 수 있다. 프레임(21)의 도체부(21a)와 도체부(21b)는 절연부(21c)에 의해 전기적으로 분리되어 있다.
빗살 전극(13, 14)의 도체부(13a, 14a) 및 빗살 전극(23, 24)의 각각에 소정의 전위를 부여함으로써, 도체부(13a)와 빗살 전극(23) 사이 및 도체부(14a)와 빗살 전극(24) 사이에 원하는 정전 인력을 발생시키면, 도체부(13a)는 빗살 전극(23)에 인입되고, 또한 도체부(14a)는 빗살 전극(24)에 인입된다. 그 때문에, 요동부(10) 내지 미러 지지부(11)는 요동 축심(A1) 둘레로 요동 동작하고, 상기 정전 인력과 각 토션바(22)의 비틀림 저항력의 총합이 균형을 이루는 각도까지 회전 변위한다. 균형 상태에서는, 빗살 전극(13, 23)은 예를 들어 도 6에 나타낸 배향을 취하고, 빗살 전극(14, 24)도 동일한 배향을 취한다. 이러한 요동 동작에서의 회전 변위량은 도체부(13a, 14a) 및 빗살 전극(23, 24)으로의 부여 전위를 조정함으로써 조절할 수 있다. 또한, 도체부(13a)와 빗살 전극(23) 사이의 정전 인력 및 도체부(14a)와 빗살 전극(24) 사이의 정전 인력을 소멸시키면, 각 토션바(22)는 그 자연 상태로 복귀되고, 요동부(10) 내지 미러 지지부(11)는 도 3 내지 도 5에 도시되어 있는 바와 같은 배향을 취한다. 이상과 같은 요동부(10) 내지 미러 지지부(11)의 요동 구동에 의해, 미러 지지부(11) 위에 설치된 미러면(11a)에서 반사되는 광의 반사 방향을 적절히 전환할 수 있다.
도 7 및 도 8은 본 발명의 제 1 실시예에 따른 빗살 전극쌍 형성 방법의 일련의 공정을 나타낸다. 이 방법은 한 쌍의 빗살 전극(13, 23)이나 한 쌍의 빗살 전극(14, 24)을 형성하기 위한 하나의 수법이며, 마이크로미러 소자(X1)의 제조 과정에서 이용할 수 있다. 도 7 및 도 8의 좌측에는, 도 8의 (d)에 나타낸 한 쌍의 빗살 전극(E1, E2)의 형성 과정을 하나의 단면 변화로서 나타낸다. 상기 하나의 단면은 가공이 실시되는 재료 기판(다층 구조를 갖는 웨이퍼)에서의 부분 단면이다. 또한, 도 7 및 도 8의 우측에는, 가공이 실시되는 재료 기판에서의 좌측 단면에 대응하는 개소 및 그 근방의 부분 평면을 나타낸다(각 좌측 단면도는 도 7의 (a)의 우측 평면도의 VII-VII선에 따른 단면도이다). 빗살 전극(E1)은 빗살 전극(13, 14)에 상당하고, 도체부(E1a)와, 도체부(E1b)와, 이들 사이의 절연부(E1c)로 이루어지는 적층 구조를 갖는다. 빗살 전극(E2)은 빗살 전극(23, 24)에 상당한다.
빗살 전극(E1, E2)의 형성에서는, 우선 도 7의 (a)에 나타낸 바와 같이, 재료 기판(70) 위에 프리 산화막 패턴(71')을 형성한다. 재료 기판(70)은 실리콘층(70a, 70b)과, 상기 실리콘층(70a, 70b) 사이의 절연층(70c)으로 이루어지는 적층 구조를 갖는 SOI 기판이다. 실리콘층(70a, 70b)은 불순물을 도핑함으로써 도전성이 부여된 실리콘 재료로 이루어진다. 불순물로서는, B 등의 p형 불순물이나, P 및 Sb 등의 n형 불순물을 채용할 수 있다. 절연층(70c)은 예를 들어 산화실리콘으로 이루어진다. 실리콘층(70a)의 두께는 예를 들어 10∼100㎛이고, 실리콘층(70b)의 두께는 예를 들어 50∼500㎛이며, 절연층(70c)의 두께는 예를 들어 0.3∼3㎛이다. 프리 산화막 패턴(71')은 후술하는 산화막 패턴(71)을 형성하기 위한 것이며, 재료 기판(70)의 실리콘층(70a) 위에 형성된다. 프리 산화막 패턴(71')의 형성에서는, 우선 CVD법에 의해, 실리콘층(70a)의 표면에 두께가 예를 들어 1㎛로 될 때까지 예를 들어 산화실리콘을 성막한다. 다음으로, 실리콘층(70a) 위의 상기 산화막에 대해서 소정의 레지스트 패턴을 마스크로 한 건식 에칭 또는 습식 에칭에 의 해 패터닝한다. 건식 에칭을 채용할 경우, 에칭 가스로서는, 예를 들어 CF4이나 CHF3 등을 채용할 수 있다. 습식 에칭을 채용할 경우, 에칭액으로서는, 예를 들어 불산과 불화암모늄으로 이루어지는 버퍼드불산(BHF)을 사용할 수 있다. 후술하는 산화막 패턴에 대해서도, 산화물 재료의 성막, 산화막 위의 레지스트 패턴의 형성, 및 그 후의 에칭 처리를 거쳐 형성된다.
다음으로, 도 7의 (b)에 나타낸 바와 같이 레지스트 패턴(72)을 형성한다. 레지스트 패턴(72)은 프리 산화막 패턴(71') 위의 마스크부(72a) 및 실리콘층(70a) 위의 마스크부(72b)를 포함한다. 마스크부(72a)는 빗살 전극(E1)에 대응하는 패턴 형상을 갖고, 마스크부(72b)는 빗살 전극(E2)에 대응하는 패턴 형상을 갖는다. 레지스트 패턴(72)의 형성에서는, 우선 재료 기판(70)의 실리콘층(70a) 측에 프리 산화막 패턴(71')의 상방(上方)으로부터 액상(液狀)의 포토레지스트를 스핀 코팅에 의해 성막한다. 다음으로, 노광 처리 및 그 후의 현상 처리를 거쳐 상기 포토레지스트막을 패터닝한다. 포토레지스트로서는, 예를 들어 AZP4210(AZ Electronic Materials 제조)이나 AZ1500(AZ Electronic Materials 제조)을 사용할 수 있다. 후술하는 레지스트 패턴에 대해서도, 이러한 포토레지스트의 성막과 그 후의 노광 처리 및 현상 처리를 거쳐 형성할 수 있다.
다음으로, 도 7의 (c)에 나타낸 바와 같이, 레지스트 패턴(72)을 마스크로 하여 프리 산화막 패턴(71')에 대하여 에칭 처리를 실시함으로써, 마스크부(71a)를 포함하는 산화막 패턴(71)을 형성한다. 마스크부(71a)는 프리 산화막 패턴(71')에 서 레지스트 패턴(72)의 마스크부(72a)에 의해 마스킹된 개소이며, 마스크부(72a)와 실질적으로 동일한 패턴 형상을 갖기 때문에, 빗살 전극(E1)에 대응하는 패턴 형상을 갖는다.
다음으로, 도 7의 (d)에 나타낸 바와 같이, 산화막 패턴(71) 및 레지스트 패턴(72)을 마스크로 하여, DRIE(deep reactive ion etching)에 의해, 실리콘층(70a)에 대하여 절연층(70c)에 이르기까지 이방성 에칭 처리를 행한다. 본 에칭 처리에 의해, 빗살 전극(E1)의 도체부(E1a) 및 잔존 마스크부(70a')가 형성된다. 도체부(E1a)는 실리콘층(70a)에서 중첩되는 마스크부(71a, 72a)에 의해 마스킹된 개소이다. 잔존 마스크부(70a')는 실리콘층(70a)에서 마스크부(72b)에 의해 마스킹된 개소이다. 또한, DRIE에서는, 에칭과 측벽 보호를 번갈아 행하는 Bosch 프로세스에서 양호한 에칭 처리를 행할 수 있다. 본 공정 및 후술하는 DRIE에 대해서는, 이러한 Bosch 프로세스를 채용할 수도 있다.
다음으로, 도 8의 (a)에 나타낸 바와 같이, 절연층(70c)에서 전(前)공정에서 노출된 개소를 에칭 제거한다. 구체적으로는, 절연층(70c)에 대하여 실리콘층(70a) 측으로부터 실리콘층(70b)에 이르기까지 에칭 처리를 실시한다. 에칭 처리로서는, 에칭 가스로서 예를 들어 CF4이나 CHF3을 사용하여 행하는 건식 에칭이나, 에칭액으로서 예를 들어 BHF를 사용하여 행하는 습식 에칭을 채용할 수 있다. 본 에칭 처리에 의해, 빗살 전극(E1)의 절연부(E1c) 및 잔존 마스크부(70c')가 형성된다. 절연부(E1c)는 절연층(70c)에서 도체부(E1a)에 의해 마스킹된 개소이다. 잔 존 마스크부(70c')는 절연층(70c)에서 잔존 마스크부(70a')에 의해 마스킹된 개소이다.
다음으로, 도 8의 (b)에 나타낸 바와 같이, 예를 들어 박리액을 작용시킴으로써, 레지스트 패턴(72)을 제거한다. 박리액으로서는, 예를 들어 AZ Remover700(AZ Electronic Materials 제조)을 사용할 수 있다.
다음으로, 도 8의 (c)에 나타낸 바와 같이, DRIE에 의해, 실리콘층(70b)에 대하여 실리콘층(70a) 측으로부터 이방성 에칭 처리를 실시하여, 잔존 마스크부(70a')를 제거하면서, 빗살 전극(E1)의 도체부(E1b) 및 빗살 전극(E2)을 성형한다. 도체부(E1b)는 실리콘층(70b)에서 절연부(E1c)에 접하는 개소이다. 빗살 전극(E2)은 실리콘층(70b)에서 잔존 마스크부(70c')에 의해 마스킹된 개소이다.
다음으로, 도 8의 (d)에 나타낸 바와 같이, 산화막 패턴(71) 및 잔존 마스크부(70c')를 에칭 제거한다. 에칭 수법으로서는, 에칭 가스로서 예를 들어 CF4이나 CHF3을 사용하여 행하는 건식 에칭이나, 에칭액으로서 예를 들어 BHF를 사용하여 행하는 습식 에칭을 채용할 수 있다. 이상의 일련의 공정을 거침으로써, 한 쌍의 빗살 전극(E1, E2)(한 쌍의 빗살 전극(13, 23)이나 한 쌍의 빗살 전극(14, 24))을 형성할 수 있다.
본 방법에서는, 레지스트 패턴(72)의 마스크부(72a, 72b)는 재료 기판(70)의 동일 면 측에서 패턴 형성되기 때문에, 마스크부(72a, 72b)의 상대적인 형성 위치에 대해서는 고정밀도를 달성할 수 있다. 이것과 동시에, 산화막 패턴(71)의 마스 크부(71a)는, 도 7의 (c)를 참조하여 상술한 공정에서, 레지스트 패턴(72)을 마스크로서 사용하여 행하는 에칭 처리에 의해 레지스트 패턴(72)의 마스크부(72a)에 대응한 패턴 형상으로 형성된다. 그 때문에, 본 방법에서는 마스크부(71a, 72b)의 상대적인 형성 위치에 대해서는 고정밀도를 달성할 수 있다. 즉, 본 방법에서는, 산화막 패턴(71)의 마스크부(71a)와 레지스트 패턴(72)의 마스크부(72b)에 대해서 재료 기판(70)의 동일 면 측에서 셀프얼라인먼트(구체적으로는, 마스크부(72b)와 동일하게 레지스트 패턴(72)에 포함되는 마스크부(72a)에 대응한 형상으로 마스크부(71a)가 패턴 형성됨으로써, 마스크부(72b)에 대하여 마스크부(71a)가 실질적으로 위치 맞춤되는 사상)에 의해 고정밀도로 위치 맞춤할 수 있는 것이다. 그리고, 도 7의 (d)를 참조하여 상술한 공정에서는, 마스크부(71a)의 형상에 대응한 형상을 갖는 도체부(E1a)가, 마스크부(72b)의 형상에 대응한 형상을 갖는 잔존 마스크부(70a')가 형성된다. 도 8의 (a)를 참조하여 상술한 공정에서는, 도체부(E1a)(즉, 마스크부(71a))의 형상에 대응한 형상을 갖는 절연부(E1c)가, 잔존 마스크부(70a')(즉, 마스크부(72b))의 형상에 대응한 형상을 갖는 잔존 마스크부(70c')가 형성된다. 도 8의 (c)를 참조하여 상술한 공정에서는, 절연부(E1c)(즉, 마스크부(71a))의 형상에 대응한 형상을 갖는 도체부(E1b)가, 잔존 마스크부(70c')(즉, 마스크부(72b))의 형상에 대응한 형상을 갖는 빗살 전극(E2)이 형성된다. 따라서, 본 방법에 의하면, 도체부(E1a, E1b) 및 절연부(E1c)로 이루어지는 적층 구조를 갖는 빗살 전극(E1)과 빗살 전극(E2)을 높은 얼라인먼트 정밀도로 형성할 수 있는 것이다.
또한, 본 방법에 의하면, 빗살 전극(E1, E2)을 소자 두께 방향에서의 치수에 대해서 높은 정밀도로 형성할 수 있다. 소자 두께 방향에서의 빗살 전극(E1)의 치수는 재료 기판(70) 두께에 상당한다. 소자 두께 방향에서의 빗살 전극(E2)의 치수는 재료 기판(70)의 실리콘층(70b) 두께에 상당한다. 재료 기판(70)이나 그것에 포함되는 실리콘층(70b)의 두께에 대해서는 고정밀도로 설정할 수 있기 때문에, 본 방법에 의하면, 빗살 전극(E1, E2)을 소자 두께 방향에서의 치수에 대해서 높은 정밀도로 형성할 수 있는 것이다.
도 9 및 도 10은 마이크로미러 소자(X1)의 제 1 변형예인 마이크로미러 소자(X2)의 단면도이다. 도 9 및 도 10은 각각 마이크로미러 소자(X1)에서의 도 3 및 도 4에 상당하는 단면도이다. 마이크로미러 소자(X2)는 빗살 전극(13, 14, 23, 24)의 전극 투스(13A, 14A, 23A, 24A)가 요동부(10)의 비(非)동작 시에 두께 방향 H에 대하여 소정 방향으로 경사져 있는 점에서 마이크로미러 소자(X1)와 다르다.
도 11 및 도 12는 본 발명의 제 2 실시예에 따른 빗살 전극쌍 형성 방법의 일련의 공정을 나타낸다. 이 방법은 마이크로미러 소자(X2)의 한 쌍의 빗살 전극(13, 23)이나 한 쌍의 빗살 전극(14, 24)을 형성하기 위한 하나의 수법이며, 마이크로미러 소자(X2)의 제조 과정에서 이용할 수 있다. 도 11 및 도 12에서는, 도 12의 (d)에 나타낸 한 쌍의 빗살 전극(E3, E4)의 형성 과정을 하나의 단면 변화로서 나타낸다. 상기 하나의 단면은 가공이 실시되는 재료 기판(다층 구조를 갖는 웨이퍼)에서의 부분 단면이다. 빗살 전극(E3)은 마이크로미러 소자(X2)의 빗살 전극(13, 14)에 상당하고, 도체부(E3a)와, 도체부(E3b)와, 이들 사이의 절연부(E3c) 로 이루어지는 적층 구조를 갖는다. 빗살 전극(E4)은 마이크로미러 소자(X2)의 빗살 전극(23, 24)에 상당한다.
빗살 전극(E3, E4)의 형성에서는, 우선 도 11의 (a)에 나타낸 바와 같이, 재료 기판(70) 위에 레지스트막(73)을 형성한다. 재료 기판(70)에 대해서는, 제 1 실시예에서의 것과 동일하며, 도전성이 부여된 실리콘 재료로 이루어지는 실리콘층(70a, 70b), 및 예를 들어 산화실리콘으로 이루어지는 절연층(70c)으로 이루어지는 적층 구조를 갖는다. 레지스트막(73)은 재료 기판(70)의 실리콘층(70a, 70b)에 대한 후술하는 이방성 에칭 처리 시에 에칭이 가장 빠르게 진행되는 방향을 재료 기판(70)의 두께 방향에 대하여 경사지게 하기 위한 것이며, 소정의 두께 변화를 갖는다. 상기 경사의 각도는 예를 들어 1∼5°이다. 레지스트막(73)의 형성에서는, 예를 들어 우선 재료 기판(70)의 실리콘층(70b) 측에 액상의 포토레지스트를 스핀 코팅에 의해 성막한다. 포토레지스트로서는, 예를 들어 AZP4210(AZ Electronic Materials 제조)이나 AZ1500(AZ Electronic Materials 제조)을 사용할 수 있다. 다음으로, 소정의 광투과성 변화를 갖는 그레이 마스크(gray mask)를 사용하여 상기 포토레지스트막을 소정의 정도로 노광 처리한다. 그 후, 현상 처리를 행함으로써, 상기 포토레지스트막을 두께 방향에서 부분적으로 제거한다. 이렇게 하여, 원하는 두께 변화를 갖는 레지스트막(73)을 형성할 수 있다.
빗살 전극(E3, E4)의 형성에서는, 그 후, 형성 목적이 빗살 전극(E3, E4)인 것 및 레지스트막(73)의 제거 작업을 포함하는 것 이외는, 도 7의 (a) 내지 도 8의 (d)를 참조하여 상술한 제 1 실시예와 동일하게 하여, 재료 기판(70)에 대하여 가 공을 실시한다.
구체적으로는, 우선 도 11의 (b)에 나타낸 바와 같이, 재료 기판(70)의 실리콘층(70a) 위에 프리 산화막 패턴(71')을 형성한다. 다음으로, 도 11의 (c)에 나타낸 바와 같이, 프리 산화막 패턴(71') 위의 마스크부(72a)와 실리콘층(70a) 위의 마스크부(72b)를 포함하는 레지스트 패턴(72)을 형성한다. 본 실시예에서는, 마스크부(72a)는 빗살 전극(E3)에 대응하는 패턴 형상을 갖고, 마스크부(72b)는 빗살 전극(E4)에 대응하는 패턴 형상을 갖는다. 다음으로, 도 11의 (d)에 나타낸 바와 같이, 레지스트 패턴(72)을 마스크로 하여 프리 산화막 패턴(71')에 대하여 에칭 처리를 실시함으로써, 마스크부(71a)를 포함하는 산화막 패턴(71)을 형성한다. 마스크부(71a)는 프리 산화막 패턴(71')에서 레지스트 패턴(72)의 마스크부(72a)에 의해 마스킹된 개소이며, 마스크부(72a)와 실질적으로 동일한 패턴 형상을 갖기 때문에, 본 실시예에서는 빗살 전극(E3)에 대응하는 패턴 형상을 갖는다.
다음으로, 도 11의 (e)에 나타낸 바와 같이, 산화막 패턴(71) 및 레지스트 패턴(72)을 마스크로 하여, DRIE에 의해, 실리콘층(70a)에 대하여 절연층(70c)에 이르기까지 이방성 에칭 처리를 행한다. 본 에칭 처리 시에는, 에칭 장치의 챔버 내의 유지 스테이지에 설치된 재료 기판(70)은 두께 변화를 갖는 레지스트막(73)의 존재에 기인하여 스테이지면에 대하여 경사진 자세에 있다. 그 때문에, 본 에칭 처리에서의 에칭 방향(에칭이 가장 빠르게 진행되는 방향)은 재료 기판(70)의 두께 방향에 대하여 경사지게 된다. 본 에칭 처리에 의해, 빗살 전극(E3)의 도체부(E3a) 및 잔존 마스크부(70a')가 형성된다. 도체부(E3a)는 실리콘층(70a)에서 중 첩되는 마스크부(71a, 72a)에 의해 마스킹된 개소이다. 잔존 마스크부(70a')는 실리콘층(70a)에서 마스크부(72b)에 의해 마스킹된 개소이다.
다음으로, 도 12의 (a)에 나타낸 바와 같이, 절연층(70c)에 대하여 실리콘층(70a) 측으로부터 실리콘층(70b)에 이르기까지 에칭 처리를 실시한다. 본 에칭 처리에 의해, 빗살 전극(E3)의 절연부(E3c) 및 잔존 마스크부(70c')가 형성된다. 절연부(E3c)는 절연층(70c)에서 도체부(E3a)에 의해 마스킹된 개소이다. 잔존 마스크부(70c')는 절연층(70c)에서 잔존 마스크부(70a')에 의해 마스킹된 개소이다. 다음으로, 도 12의 (b)에 나타낸 바와 같이, 산소 애싱(ashing) 등에 의해 레지스트 패턴(72)을 제거한다. 다음으로, 도 12의 (c)에 나타낸 바와 같이, DRIE에 의해, 실리콘층(70b)에 대하여 실리콘층(70a) 측으로부터 이방성 에칭 처리를 실시하여, 잔존 마스크부(70a')를 제거하면서, 빗살 전극(E3)의 도체부(E3b) 및 빗살 전극(E4)을 성형한다. 본 에칭 처리에서는, 도 11의 (e)를 참조하여 상술한 에칭 처리에서의 것과 동일하게, 에칭 방향은 재료 기판(70)의 두께 방향에 대하여 경사져 있다. 도체부(E3b)는 실리콘층(70b)에서 절연부(E3c)에 접하는 개소이다. 빗살 전극(E4)은 실리콘층(70b)에서 잔존 마스크부(70c')에 의해 마스킹된 개소이다. 다음으로, 도 12의 (d)에 나타낸 바와 같이, 산화막 패턴(71) 및 잔존 마스크부(70c')를 에칭 제거한다. 또한, 레지스트막(73)도 제거한다. 이상의 일련의 공정을 거침으로써, 한 쌍의 빗살 전극(E3, E4)(마이크로미러 소자(X2)의 한 쌍의 빗살 전극(13, 23)이나 한 쌍의 빗살 전극(14, 24))을 형성할 수 있다.
본 방법에서는, 제 1 실시예에 관하여 상술한 것과 동일하게, 마스크부(71a, 72b)의 상대적인 형성 위치에 대해서는 고정밀도를 달성할 수 있다. 즉, 본 방법에서는, 산화막 패턴(71)의 마스크부(71a)와 레지스트 패턴(72)의 마스크부(72b)에 대해서 재료 기판(70)의 동일 면 측에서 셀프얼라인먼트에 의해 고정밀도로 위치 맞춤할 수 있다. 그리고, 도 11의 (e)를 참조하여 상술한 공정에서는, 마스크부(71a)의 형상에 대응한 형상을 갖는 도체부(E3a)가, 마스크부(72b)의 형상에 대응한 형상을 갖는 잔존 마스크부(70a')가 형성된다. 도 12의 (a)를 참조하여 상술한 공정에서는, 도체부(E3a)(즉, 마스크부(71a))의 형상에 대응한 형상을 갖는 절연부(E3c)가, 잔존 마스크부(70a')(즉, 마스크부(72b))의 형상에 대응한 형상을 갖는 잔존 마스크부(70c')가 형성된다. 도 12의 (c)를 참조하여 상술한 공정에서는, 절연부(E3c)(즉, 마스크부(71a))의 형상에 대응한 형상을 갖는 도체부(E3b)가, 잔존 마스크부(70c')(즉, 마스크부(72b))의 형상에 대응한 형상을 갖는 빗살 전극(E4)이 형성된다. 따라서, 본 방법에 의하면, 도체부(E3a, E3b) 및 절연부(E3c)로 이루어지는 적층 구조를 갖는 빗살 전극(E3)과 빗살 전극(E4)을 높은 얼라인먼트 정밀도로 형성할 수 있는 것이다.
또한, 본 방법에 의하면, 빗살 전극(E3, E4)을 소자 두께 방향에서의 치수에 대해서 높은 정밀도로 형성할 수 있다. 소자 두께 방향에서의 빗살 전극(E3)의 치수는 재료 기판(70) 두께에 상당한다. 소자 두께 방향에서의 빗살 전극(E4)의 치수는 재료 기판(70)의 실리콘층(70b) 두께에 상당한다. 재료 기판(70)이나 그것에 포함되는 실리콘층(70b)의 두께에 대해서는 고정밀도로 설정할 수 있기 때문에, 본 방법에 의하면, 빗살 전극(E3, E4)을 소자 두께 방향에서의 치수에 대해서 높은 정 밀도로 형성할 수 있는 것이다.
또한, 본 방법에 의하면, 소정의 두께 변화를 갖는 레지스트막(73)을 이용함으로써, 재료 기판(70)의 두께 방향 내지 소자 두께 방향에 대하여 소정의 각도로 경사진 빗살 전극(E3, E4)을 형성할 수 있다.
도 13 및 도 14는 마이크로미러 소자(X1)의 제 2 변형예인 마이크로미러 소자(X3)의 단면도이다. 도 13 및 도 14는 각각 마이크로미러 소자(X1)에서의 도 3 및 도 4에 상당하는 단면도이다. 마이크로미러 소자(X3)는 빗살 전극(13, 14) 내지 전극 투스(13A, 14A)의 도체부(13a, 14a)가 요동부(10)의 비동작 시에 두께 방향 H에 대하여 소정 방향으로 경사져 있는 점에서 마이크로미러 소자(X1)와 다르다.
도 15 및 도 16은 본 발명의 제 3 실시예에 따른 빗살 전극쌍 형성 방법의 일련의 공정을 나타낸다. 이 방법은 마이크로미러 소자(X3)의 한 쌍의 빗살 전극(13, 23)이나 한 쌍의 빗살 전극(14, 24)을 형성하기 위한 하나의 수법이며, 마이크로미러 소자(X3)의 제조 과정에서 이용할 수 있다. 도 15 및 도 16에 있어서는, 도 16의 (d)에 나타낸 한 쌍의 빗살 전극(E5, E6)의 형성 과정을 하나의 단면 변화로서 나타낸다. 상기 하나의 단면은 가공이 실시되는 재료 기판(다층 구조를 갖는 웨이퍼)에서의 부분 단면이다. 빗살 전극(E5)은 마이크로미러 소자(X3)의 빗살 전극(13, 14)에 상당하고, 도체부(E5a)와, 도체부(E5b)와, 이들 사이의 절연부(E5c)로 이루어지는 적층 구조를 갖는다. 빗살 전극(E6)은 마이크로미러 소자(X3)의 빗살 전극(23, 24)에 상당한다.
빗살 전극(E5, E6)의 형성에서는, 우선 도 15의 (a)에 나타낸 바와 같이, 재료 기판(70) 위에 레지스트막(73)을 형성한다. 재료 기판(70)에 대해서는, 제 1 실시예에서의 것과 동일하며, 도전성이 부여된 실리콘 재료로 이루어지는 실리콘층(70a, 70b), 및 예를 들어 산화실리콘으로 이루어지는 절연층(70c)으로 이루어지는 적층 구조를 갖는다. 레지스트막(73)에 대해서는, 제 2 실시예에서의 것과 동일하며, 소정의 두께 변화를 갖는다.
빗살 전극(E5, E6)의 형성에서는, 그 후, 형성 목적이 빗살 전극(E5, E6)인 것 및 레지스트막(73)의 제거 작업을 포함하는 것 이외는, 제 1 실시예에서 도 7 및 도 8을 참조하여 상술한 것과 동일하게 하여, 재료 기판(70)에 대하여 가공을 실시한다.
구체적으로는, 우선 도 15의 (b)에 나타낸 바와 같이, 재료 기판(70)의 실리콘층(70a) 위에 프리 산화막 패턴(71')을 형성한다. 다음으로, 도 15의 (c)에 나타낸 바와 같이, 프리 산화막 패턴(71') 위의 마스크부(72a)와 실리콘층(70a) 위의 마스크부(72b)를 포함하는 레지스트 패턴(72)을 형성한다. 본 실시예에서는, 마스크부(72a)는 빗살 전극(E5)에 대응하는 패턴 형상을 갖고, 마스크부(72b)는 빗살 전극(E6)에 대응하는 패턴 형상을 갖는다. 다음으로, 도 15의 (d)에 나타낸 바와 같이, 레지스트 패턴(72)을 마스크로 하여 프리 산화막 패턴(71')에 대하여 에칭 처리를 실시함으로써, 마스크부(71a)를 포함하는 산화막 패턴(71)을 형성한다. 마스크부(71a)는 프리 산화막 패턴(71')에서 레지스트 패턴(72)의 마스크부(72a)에 의해 마스킹된 개소이며, 마스크부(72a)와 실질적으로 동일한 패턴 형상을 갖기 때 문에, 본 실시예에서는 빗살 전극(E5)에 대응하는 패턴 형상을 갖는다. 다음으로, 도 15의 (e)에 나타낸 바와 같이, 산화막 패턴(71) 및 레지스트 패턴(72)을 마스크로 하여, DRIE에 의해, 실리콘층(70a)에 대하여 절연층(70c)에 이르기까지 이방성 에칭 처리를 행한다. 본 에칭 처리에서는, 도 11의 (e)를 참조하여 상술한 에칭 처리에서의 것과 동일하게, 에칭 방향은 재료 기판(70)의 두께 방향에 대하여 경사져 있다. 본 에칭 처리에 의해, 빗살 전극(E5)의 도체부(E5a) 및 잔존 마스크부(70a')가 형성된다. 도체부(E5a)는 실리콘층(70a)에서 중첩되는 마스크부(71a, 72a)에 의해 마스킹된 개소이다. 잔존 마스크부(70a')는 실리콘층(70a)에서 마스크부(72b)에 의해 마스킹된 개소이다.
다음으로, 도 16의 (a)에 나타낸 바와 같이, 절연층(70c)에 대하여 실리콘층(70a) 측으로부터 실리콘층(70b)에 이르기까지 에칭 처리를 실시한다. 본 에칭 처리에 의해, 빗살 전극(E5)의 절연부(E5c) 및 잔존 마스크부(70c')가 형성된다. 절연부(E5c)는 절연층(70c)에서 도체부(E5a)에 의해 마스킹된 개소이다. 잔존 마스크부(70c')는 절연층(70c)에서 잔존 마스크부(70a')에 의해 마스킹된 개소이다. 다음으로, 도 16의 (b)에 나타낸 바와 같이, 예를 들어 박리액을 작용시킴으로써, 레지스트 패턴(72) 및 레지스트막(73)을 제거한다. 다음으로, 도 16의 (c)에 나타낸 바와 같이, DRIE에 의해, 실리콘층(70b)에 대하여 실리콘층(70a) 측으로부터 이방성 에칭 처리를 실시하여, 잔존 마스크부(70a')를 제거하면서, 빗살 전극(E5)의 도체부(E5b) 및 빗살 전극(E6)을 성형한다. 도체부(E5b)는 실리콘층(70b)에서 절연부(E5c)에 접하는 개소이다. 빗살 전극(E6)은 실리콘층(70b)에서 잔존 마스크부 (70c')에 의해 마스킹된 개소이다. 다음으로, 도 16의 (d)에 나타낸 바와 같이, 산화막 패턴(71) 및 잔존 마스크부(70c')를 에칭 제거한다. 이상의 일련의 공정을 거침으로써, 한 쌍의 빗살 전극(E5, E6)(마이크로미러 소자(X3)의 한 쌍의 빗살 전극(13, 23)이나 한 쌍의 빗살 전극(14, 24))을 형성할 수 있다.
본 방법에서는, 제 1 실시예에 관하여 상술한 것과 동일하게, 마스크부(71a, 72b)의 상대적인 형성 위치에 대해서는 고정밀도를 달성할 수 있다. 즉, 본 방법에서는, 산화막 패턴(71)의 마스크부(71a)와 레지스트 패턴(72)의 마스크부(72b)에 대해서 재료 기판(70)의 동일 면 측에서 셀프얼라인먼트에 의해 고정밀도로 위치 맞춤할 수 있다. 그리고, 도 15의 (e)를 참조하여 상술한 공정에서는, 마스크부(71a)의 형상에 대응한 형상을 갖는 도체부(E5a)가, 마스크부(72b)의 형상에 대응한 형상을 갖는 잔존 마스크부(70a')가 형성된다. 도 16의 (a)를 참조하여 상술한 공정에서는, 도체부(E5a)(즉, 마스크부(71a))의 형상에 대응한 형상을 갖는 절연부(E5c)가, 잔존 마스크부(70a')(즉, 마스크부(72b))의 형상에 대응한 형상을 갖는 잔존 마스크부(70c')가 형성된다. 도 16의 (c)를 참조하여 상술한 공정에서는, 절연부(E5c)(즉, 마스크부(71a))의 형상에 대응한 형상을 갖는 도체부(E5b)가, 잔존 마스크부(70c')(즉, 마스크부(72b))의 형상에 대응한 형상을 갖는 빗살 전극(E6)이 형성된다. 따라서, 본 방법에 의하면, 도체부(E5a, E5b) 및 절연부(E5c)로 이루어지는 적층 구조를 갖는 빗살 전극(E5)과 빗살 전극(E6)을 높은 얼라인먼트 정밀도로 형성할 수 있는 것이다.
또한, 본 방법에 의하면, 빗살 전극(E5, E6)을 소자 두께 방향에서의 치수에 대해서 높은 정밀도로 형성할 수 있다. 소자 두께 방향에서의 빗살 전극(E5)의 치수는 재료 기판(70) 두께에 상당한다. 소자 두께 방향에서의 빗살 전극(E6)의 치수는 재료 기판(70)의 실리콘층(70b) 두께에 상당한다. 재료 기판(70)이나 그것에 포함되는 실리콘층(70b)의 두께에 대해서는 고정밀도로 설정할 수 있기 때문에, 본 방법에 의하면, 빗살 전극(E5, E6)을 소자 두께 방향에서의 치수에 대해서 높은 정밀도로 형성할 수 있는 것이다.
또한, 본 방법에 의하면, 소정의 두께 변화를 갖는 레지스트막(73)을 이용함으로써, 재료 기판(70)의 두께 방향 내지 소자 두께 방향에 대하여 소정의 각도로 경사진 빗살 전극(E5)을 형성할 수 있다.
도 17 내지 도 21은 본 발명의 제 4 실시예에 따른 빗살 전극쌍 형성 방법을 제조 과정에서 이용하여 제조할 수 있는 마이크로미러 소자(X4)를 나타낸다. 도 17은 마이크로미러 소자(X4)의 평면도이고, 도 18은 마이크로미러 소자(X4)의 일부 생략 평면도이다. 도 19 내지 도 21은 각각 도 17의 XIX-XIX선, XX-XX선, 및 XXI-XXI선에 따른 단면도이다.
마이크로미러 소자(X4)는 요동부(30)와, 프레임(41)과, 한 쌍의 토션바(42)와, 빗살 전극(43, 44)을 구비하고, MEMS 기술의 일종인 마이크로 머시닝 기술에 의해, SOI 기판인 재료 기판에 대하여 가공을 실시함으로써 제조된 것이다. 상기 재료 기판은 제 1 및 제 2 실리콘층과 상기 실리콘층 사이의 절연층으로 이루어지는 적층 구조를 갖고, 각 실리콘층은 불순물의 도핑에 의해 소정의 도전성이 부여된다. 마이크로미러 소자(X4)에서의 상술한 각 부위는 주로 제 1 실리콘층 및/또 는 제 2 실리콘층에 유래하여 형성되기 때문에, 도면의 명확화의 관점에서, 도 18에서는 제 1 실리콘층에 유래하여 절연층보다 지면 앞쪽 방향으로 돌출되는 부위에 대해서 사선 해칭을 붙여 나타낸다. 또한, 도 18은 마이크로미러 소자(X4)에서 제 2 실리콘층에 유래하는 구조를 나타낸다.
요동부(30)는 미러 지지부(31)와, 암부(32)와, 빗살 전극(33, 34)을 갖는다.
미러 지지부(31)는 제 1 실리콘층에 유래하는 부위이며, 그 표면에는 광반사 기능을 갖는 미러면(31a)이 설치되어 있다. 미러면(31a)은 예를 들어 제 1 실리콘층 위에 성막된 Cr층 및 그 위의 Au층으로 이루어지는 적층 구조를 갖는다. 또한, 암부(32)는 주로 제 1 실리콘층에 유래하는 부위이며, 미러 지지부(31)로부터 연장된다.
빗살 전극(33)은 복수의 전극 투스(33A)로 이루어진다. 복수의 전극 투스(33A)는 암부(32)로부터 각각이 연장되고, 또한 암부(32)의 연장 방향으로 서로 격리된다. 빗살 전극(34)은 복수의 전극 투스(34A)로 이루어진다. 복수의 전극 투스(34A)는 전극 투스(33A)와는 반대측으로 암부(32)로부터 각각이 연장되고, 또한 암부(32)의 연장 방향으로 서로 격리된다. 전극 투스(33A, 34A)는 주로 제 1 실리콘층에 유래하는 부위이다. 본 실시예에서는, 도 17에 나타낸 바와 같이, 전극 투스(33A, 34A)의 연장 방향과 암부(32)의 연장 방향은 직교하고, 전극 투스(33A)는 도 19에 나타낸 바와 같이 소자 두께 방향 H로 평행하게 기립되어 있으며, 전극 투스(34A)는 도 20에 나타낸 바와 같이 소자 두께 방향 H로 평행하게 기립되어 있다. 이러한 빗살 전극(33) 내지 전극 투스(33A)와 빗살 전극(34) 내지 전극 투스(34A) 는 암부(32)를 통하여 전기적으로 접속되어 있다.
프레임(41)은 도 17에 나타낸 바와 같이 요동부(30)를 둘러싸는 형상을 갖고, 도 19 내지 도 21에 나타낸 바와 같이, 제 1 실리콘층에 유래하는 도체부(41a)와, 제 2 실리콘층에 유래하는 도체부(41b)와, 절연층에 유래하여 도체부(41a, 41b)의 사이에 개재되는 절연부(41c)로 이루어지는 적층 구조를 갖는다. 도체부(41b)에 대해서는 도 18에도 나타낸다.
한 쌍의 토션바(42)는 각각 주로 제 1 실리콘층에 유래하는 부위이며, 요동부(30)의 암부(32)와 프레임(41)의 도체부(41a)에 접속되어 이들을 연결한다. 토션바(42)에 의해, 암부(32)와 도체부(41a)는 전기적으로 접속된다. 또한, 토션바(42)는 소자 두께 방향 H에서 도 19 및 도 20에 나타낸 바와 같이 암부(32)보다 얇고, 프레임(41)의 도체부(41a)보다도 얇다. 이러한 한 쌍의 토션바(42)는 요동부(30) 내지 미러 지지부(31)의 요동 동작의 요동 축심(A4)을 규정한다. 요동 축심(A4)은 도 1에 나타낸 바와 같이 암부(32)의 연장 방향과 직교한다. 따라서, 암부(32)의 연장 방향과 직교하는 방향으로 암부(32)로부터 연장되는 상술한 전극 투스(33A, 34A)의 연장 방향은 요동 축심(A4)에 대하여 평행하다. 이러한 요동 축심(A4)은, 바람직하게는 요동부(30)의 중심 또는 그 근방을 통과한다.
빗살 전극(43)은 빗살 전극(33)과 협동하여 정전 인력을 발생시키기 위한 부위이며, 복수의 전극 투스(43A)로 이루어진다. 복수의 전극 투스(43A)는 프레임(41)으로부터 각각이 연장되고, 또한 암부(32)의 연장 방향으로 서로 격리된다. 또한, 빗살 전극(43)은 주로 제 2 실리콘층에 유래하는 부위이며, 도 18에 나타낸 바와 같이, 프레임(41)의 도체부(41b)에 고정되어 있다. 도 17에 나타낸 바와 같이, 전극 투스(43A)의 연장 방향과 암부(32)의 연장 방향은 직교하고, 전극 투스(43A)의 연장 방향은 요동 축심(A4)에 대하여 평행하다. 또한, 도 19에 나타낸 바와 같이, 전극 투스(43A)는 소자 두께 방향 H로 평행하게 기립되어 있다.
이러한 빗살 전극(43)은 빗살 전극(33)과 함께 구동 기구를 구성한다. 빗살 전극(33, 43)은, 요동부(30)의 예를 들어 비동작 시에는, 도 19 및 도 21에 나타낸 바와 같이 서로 다른 높이에 위치한다. 또한, 빗살 전극(33, 43)은 요동부(30)의 요동 동작 시에 서로 맞닿지 않도록 그들의 전극 투스(33A, 43A)가 어긋난 형태로 배치되어 있다.
빗살 전극(44)은 빗살 전극(34)과 협동하여 정전 인력을 발생시키기 위한 부위이며, 복수의 전극 투스(44A)로 이루어진다. 복수의 전극 투스(44A)는 프레임(41)으로부터 각각이 연장되고, 또한 암부(32)의 연장 방향으로 서로 격리된다. 또한, 빗살 전극(44)은 주로 제 2 실리콘층에 유래하는 부위이며, 도 18에 나타낸 바와 같이, 프레임(41)의 도체부(41b)에 고정되어 있다. 빗살 전극(44) 내지 전극 투스(44A)는 프레임(41)의 도체부(41b)를 통하여 빗살 전극(43) 내지 전극 투스(43A)와 전기적으로 접속되어 있다. 도 17에 나타낸 바와 같이, 전극 투스(44A)의 연장 방향과 암부(32)의 연장 방향은 직교하고, 전극 투스(44A)의 연장 방향은 요동 축심(A4)에 대하여 평행하다. 또한, 도 20에 나타낸 바와 같이, 전극 투스(44A)는 소자 두께 방향 H로 평행하게 기립되어 있다.
이러한 빗살 전극(44)은 빗살 전극(34)과 함께 구동 기구를 구성한다. 빗살 전극(34, 44)은, 요동부(30)의 예를 들어 비동작 시에는, 도 20 및 도 21에 나타낸 바와 같이 서로 다른 높이에 위치한다. 또한, 빗살 전극(34, 44)은 요동부(30)의 요동 동작 시에 서로 맞닿지 않도록 그들의 전극 투스(34A, 44A)가 어긋난 형태로 배치되어 있다.
마이크로미러 소자(X4)에서는, 빗살 전극(33, 34, 43, 44)에 대하여 필요에 따라 소정의 전위를 부여함으로써, 요동부(30) 내지 미러 지지부(31)를 요동 축심(A4) 둘레로 회전 변위시킬 수 있다. 빗살 전극(33, 34)에 대한 전위 부여는 프레임(41)의 도체부(41a), 양 토션바(42), 및 암부(32)를 통하여 실현할 수 있다. 빗살 전극(33, 34)은 예를 들어 그라운드 접속된다. 한편, 빗살 전극(43, 44)에 대한 전위 부여는 프레임(41)의 도체부(41b)를 통하여 실현할 수 있다. 프레임(41)의 도체부(41a)와 도체부(41b)는 절연부(41c)에 의해 전기적으로 분리되어 있다.
빗살 전극(33, 34, 43, 44)의 각각에 소정의 전위를 부여함으로써 빗살 전극(33, 43) 사이 및 빗살 전극(34, 44) 사이에 원하는 정전 인력을 발생시키면, 빗살 전극(33)은 빗살 전극(43)에 인입되고, 또한 빗살 전극(34)은 빗살 전극(44)에 인입된다. 그 때문에, 요동부(30) 내지 미러 지지부(31)는 요동 축심(A4) 둘레로 요동 동작하고, 상기 정전 인력과 각 토션바(42)의 비틀림 저항력의 총합이 균형을 이루는 각도까지 회전 변위한다. 균형 상태에서는, 빗살 전극(33, 43)은 예를 들어 도 22에 나타낸 배향을 취하고, 빗살 전극(34, 44)도 동일한 배향을 취한다. 이러한 요동 동작에서의 회전 변위량은 빗살 전극(33, 34, 43, 44)으로의 부여 전위를 조정함으로써 조절할 수 있다. 또한, 빗살 전극(33, 43) 사이의 정전 인력 및 빗살 전극(34, 44) 사이의 정전 인력을 소멸시키면, 각 토션바(42)는 그 자연 상태로 복귀되고, 요동부(30) 내지 미러 지지부(31)는 도 19 내지 도 21에 도시되어 있는 바와 같은 배향을 취한다. 이상과 같은 요동부(30) 내지 미러 지지부(31)의 요동 구동에 의해, 미러 지지부(31) 위에 설치된 미러면(31a)에서 반사되는 광의 반사 방향을 적절히 전환할 수 있다.
도 23 내지 도 25는 본 발명의 제 4 실시예에 따른 빗살 전극쌍 형성 방법의 일련의 공정을 나타낸다. 이 방법은 한 쌍의 빗살 전극(33, 43)이나 한 쌍의 빗살 전극(34, 44)을 형성하기 위한 하나의 수법이며, 마이크로미러 소자(X4)의 제조 과정에서 이용할 수 있다. 도 23 및 도 24의 좌측에는, 도 25의 (c)에 나타낸 한 쌍의 빗살 전극(E7, E8)의 형성 과정을 하나의 단면 변화로서 나타낸다. 상기 하나의 단면은 가공이 실시되는 재료 기판(다층 구조를 갖는 웨이퍼)에서의 부분 단면이다. 또한, 도 23 내지 도 25의 우측에는, 가공이 실시되는 재료 기판에서의 좌측 단면에 대응하는 개소 및 그 근방의 부분 평면을 나타낸다(각 좌측 단면도는 도 23의 (a)의 우측 평면도의 XXIII-XXIII선에 따른 단면도이다). 빗살 전극(E7)은 빗살 전극(33, 34)에 상당하고, 빗살 전극(E8)은 빗살 전극(43, 44)에 상당한다.
빗살 전극(E7, E8)의 형성에서는, 우선 도 23의 (a)에 나타낸 바와 같이, 재료 기판(80) 위에 프리 산화막 패턴(81') 및 산화막 패턴(82)을 형성한다. 재료 기판(80)은 실리콘층(80a, 80b)과, 상기 실리콘층(80a, 80b) 사이의 절연층(80c)으로 이루어지는 적층 구조를 갖는 SOI 기판이다. 실리콘층(80a, 80b)은 불순물을 도핑함으로써 도전성이 부여된 실리콘 재료로 이루어진다. 절연층(80c)은 예를 들 어 산화실리콘으로 이루어진다. 실리콘층(80a)의 두께는 예를 들어 10∼100㎛이고, 실리콘층(80b)의 두께는 실리콘층(80a)의 두께보다 큰 범위에서 예를 들어 50∼500㎛이며, 절연층(80c)의 두께는 예를 들어 0.3∼3㎛이다. 프리 산화막 패턴(81')은 후술하는 산화막 패턴(81)을 형성하기 위한 것이며, 재료 기판(80)의 실리콘층(80a) 위에 형성된다. 산화막 패턴(82)은 빗살 전극(E8)에 대응하는 패턴 형상을 갖는 마스크부(82a)를 포함한다. 본 공정에서는, 프리 산화막 패턴(81')에 대하여 공지의 방법에 의해 위치 맞춤하면서 산화막 패턴(82)을 패턴 형성한다.
다음으로, 도 23의 (b)에 나타낸 바와 같이 레지스트 패턴(83)을 형성한다. 레지스트 패턴(83)은 프리 산화막 패턴(81') 위의 마스크부(83a) 및 실리콘층(80a) 위의 마스크부(83b)를 포함한다. 마스크부(83a)는 빗살 전극(E7)에 대응하는 패턴 형상을 갖고, 마스크부(83b)는 빗살 전극(E8)에 대응하는 패턴 형상을 갖는다.
다음으로, 도 23의 (c)에 나타낸 바와 같이, 레지스트 패턴(83)을 마스크로 하여 프리 산화막 패턴(81')에 대하여 에칭 처리를 실시함으로써, 마스크부(81a)를 포함하는 산화막 패턴(81)을 형성한다. 마스크부(81a)는 프리 산화막 패턴(81')에서 레지스트 패턴(83)의 마스크부(83a)에 의해 마스킹된 개소이며, 마스크부(83a)와 실질적으로 동일한 패턴 형상을 갖기 때문에, 빗살 전극(E7)에 대응하는 패턴 형상을 갖는다.
다음으로, 도 24의 (a)에 나타낸 바와 같이, 산화막 패턴(81) 및 레지스트 패턴(83)을 마스크로 하여, DRIE에 의해, 실리콘층(80a)에 대하여 절연층(80c)에 이르기까지 이방성 에칭 처리를 행한다. 본 에칭 처리에 의해, 빗살 전극(E7) 및 잔존 마스크부(80a')가 형성된다. 빗살 전극(E7)은 실리콘층(80a)에서 중첩되는 마스크부(81a, 83a)에 의해 마스킹된 개소이다. 잔존 마스크부(80a')는 실리콘층(80a)에서 마스크부(83b)에 의해 마스킹된 개소이다.
다음으로, 도 24의 (b)에 나타낸 바와 같이, 절연층(80c)에서 전공정에서 노출된 개소를 에칭 제거한다. 구체적으로는, 절연층(80c)에 대하여 실리콘층(80a) 측으로부터 실리콘층(80b)에 이르기까지 에칭 처리를 실시한다. 에칭 처리로서는, 에칭 가스로서 예를 들어 CF4이나 CHF3을 사용하여 행하는 건식 에칭이나, 에칭액으로서 예를 들어 BHF를 사용하여 행하는 습식 에칭을 채용할 수 있다. 본 에칭 처리에 의해, 잔존 마스크부(80c')가 형성된다. 잔존 마스크부(80c')는 절연층(80c)에서 잔존 마스크부(80a')에 의해 마스킹된 개소이다. 또한, 본 에칭 처리를 거쳐도, 절연층(80c)에서 빗살 전극(E7)에 접하는 개소는 잔존한다.
다음으로, 도 24의 (c)에 나타낸 바와 같이, 박리액을 작용시킴으로써, 레지스트 패턴(83)을 제거한다. 박리액으로서는, 예를 들어 AZ Remover700(AZ Electronic Materials 제조)을 사용할 수 있다.
다음으로, 도 25의 (a)에 나타낸 바와 같이, DRIE에 의해, 실리콘층(80b)에 대하여 실리콘층(80a) 측으로부터 이방성 에칭 처리를 실시하여, 잔존 마스크부(80a')를 제거하면서, 빗살 전극(E8)의 일부(E8a)를 형성한다. 상기 일부(E8a)는 실리콘층(80b)에서 잔존 마스크부(80c')에 의해 마스킹된 개소이다. 또한, 본 에칭 처리를 거쳐도, 실리콘층(80b)에서의 빗살 전극(E7)의 도면 중 하방(下方)의 개 소는 잔존한다.
다음으로, 도 25의 (b)에 나타낸 바와 같이, DRIE에 의해, 실리콘층(80b)에 대하여 산화막 패턴(82) 측으로부터 이방성 에칭 처리를 실시함으로써, 빗살 전극(E8)의 나머지 일부(E8b)를 형성하고, 또한 실리콘층(80b)에서의 빗살 전극(E7)의 도면 중 하방의 잔존 개소를 제거한다. 빗살 전극(E8)의 일부(E8b)는 실리콘층(80b)에서 산화막 패턴(82)의 마스크부(82a)에 의해 마스킹된 개소이다.
다음으로, 도 25의 (c)에 나타낸 바와 같이, 산화막 패턴(81, 82), 잔존 마스크부(80c'), 및 절연층(80c)에 유래하여 빗살 전극(E7)의 도면 중 하방에 잔존하고 있는 개소를 에칭 제거한다. 에칭 수법으로서는, 에칭 가스로서 예를 들어 CF4이나 CHF3을 사용하여 행하는 건식 에칭이나, 에칭액으로서 예를 들어 BHF를 사용하여 행하는 습식 에칭을 채용할 수 있다. 이상의 일련의 공정을 거침으로써, 한 쌍의 빗살 전극(E7, E8)(한 쌍의 빗살 전극(33, 43), 한 쌍의 빗살 전극(34, 44))을 형성할 수 있다.
본 방법에서는, 레지스트 패턴(83)의 마스크부(83a, 83b)는 재료 기판(80)의 동일 면 측에서 패턴 형성되기 때문에, 마스크부(83a, 83b)의 상대적인 형성 위치에 대해서는 고정밀도를 달성할 수 있다. 이것과 동시에, 산화막 패턴(81)의 마스크부(81a)는, 도 23의 (c)를 참조하여 상술한 공정에서, 레지스트 패턴(83)을 마스크로서 사용하여 행하는 에칭 처리에 의해 레지스트 패턴(83)의 마스크부(83a)에 대응한 패턴 형상으로 형성된다. 그 때문에 본 방법에서는 마스크부(81a, 83b)의 상대적인 형성 위치에 대해서는 고정밀도를 달성할 수 있다. 즉, 본 방법에서는, 산화막 패턴(81)의 마스크부(81a)와 레지스트 패턴(83)의 마스크부(83b)에 대해서 재료 기판(80)의 동일 면 측에서 셀프얼라인먼트(구체적으로는, 마스크부(83b)와 동일하게 레지스트 패턴(82)에 포함되는 마스크부(83a)에 대응한 형상으로 마스크부(81a)가 패턴 형성됨으로써, 마스크부(83b)에 대하여 마스크부(81a)가 실질적으로 위치 맞춤되는 사상)에 의해 고정밀도로 위치 맞춤할 수 있는 것이다. 그리고, 도 24의 (a)를 참조하여 상술한 공정에서는, 마스크부(81a)의 형상에 대응한 형상을 갖는 빗살 전극(E7)이, 마스크부(83b)의 형상에 대응한 형상을 갖는 잔존 마스크부(80a')가 형성된다. 도 24의 (b)를 참조하여 상술한 공정에서는, 잔존 마스크부(80a')(즉, 마스크부(83b))의 형상에 대응한 형상을 갖는 잔존 마스크부(80c')가 형성된다. 도 25의 (a)를 참조하여 상술한 공정에서는, 잔존 마스크부(80c')(즉, 마스크부(83b))의 형상에 대응한 형상을 갖는 빗살 전극(E8)의 일부(E8a)(빗살 전극(E8)에서 빗살 전극(E7)에 가까운 측의 부분)가 형성된다. 따라서, 본 방법에 의하면, 빗살 전극(E7)과 빗살 전극(E8)의 일부(E8a)를 높은 얼라인먼트 정밀도로 형성할 수 있다. 본 방법에서는, 빗살 전극(E8)의 나머지 일부(E8b)(빗살 전극(E8)에서 빗살 전극(E7)으로부터 먼 측의 부분)는 도 25의 (b)를 참조하여 상술한 공정에서 산화막 패턴(82)의 마스크부(82a)를 마스크로서 사용한 에칭 처리에 의해 형성되기 때문에, 일부(E8b)는 일부(E8a)만큼 빗살 전극(E7)에 대한 형성 위치에 대해서 고정밀도로 형성하는 것은 곤란하다. 빗살 전극(E7)에 대한 일부(E8b)의 형성 위치는, 빗살 전극(E7)에 대한 일부(E8a)의 형성 위치만큼 고정밀도가 요구되 지 않는 경우가 있다. 이러한 경우에 있어서는, 본 방법에 의해서도, 상대적인 형성 위치에 대해서 실질적으로 높은 정밀도로 한 쌍의 빗살 전극(E7, E8)을 형성할 수 있는 것이다.
또한, 본 방법에 의하면, 빗살 전극(E7, E8)을 소자 두께 방향에서의 치수에 대해서 높은 정밀도로 형성할 수 있다. 소자 두께 방향에서의 빗살 전극(E7)의 치수는 재료 기판(80)의 실리콘층(80a) 두께에 상당한다. 소자 두께 방향에서의 빗살 전극(E8)의 치수는 재료 기판(80)의 실리콘층(80b) 두께에 상당한다. 실리콘층(80a, 80b)의 두께에 대해서는 고정밀도로 설정할 수 있기 때문에, 본 방법에 의하면, 빗살 전극(E7, E8)을 소자 두께 방향에서의 치수에 대해서 높은 정밀도로 형성할 수 있는 것이다.
도 26 및 도 27은 마이크로미러 소자(X4)의 변형예인 마이크로미러 소자(X5)의 단면도이다. 도 26 및 도 27은 각각 마이크로미러 소자(X4)에서의 도 19 및 도 20에 상당하는 단면도이다. 마이크로미러 소자(X5)는 빗살 전극(33, 34)의 전극 투스(33A, 34A)가 요동부(30)의 비동작 시에 두께 방향 H에 대하여 소정 방향으로 경사져 있는 점에서 마이크로미러 소자(X4)와 다르다.
마이크로미러 소자(X5)에서는, 요동부(30)가 회전 변위하여 빗살 전극(33)의 전극 투스(33A)가 부분적으로 빗살 전극(43)의 전극 투스(43A)에 대면(對面)할 때, 전극 투스(33A)는 전극 투스(43A)에 대하여 평행한 배향, 또는 평행에 가까운 배향을 취할 수 있다. 마찬가지로, 요동부(30)가 회전 변위하여 빗살 전극(34)의 전극 투스(34A)가 부분적으로 빗살 전극(44)의 전극 투스(44A)에 대면할 때, 전극 투스 (34A)는 전극 투스(44A)에 대하여 평행한 배향, 또는 평행에 가까운 배향을 취할 수 있다. 따라서, 마이크로미러 소자(X5)에서는, 빗살 전극(33, 43) 사이 및 빗살 전극(34, 44) 사이에서 안정된 정전 인력이 발생하도록 제어하기 쉽다.
도 28 내지 도 30은 본 발명의 제 5 실시예에 따른 빗살 전극쌍 형성 방법의 일련의 공정을 나타낸다. 이 방법은 마이크로미러 소자(X5)의 한 쌍의 빗살 전극(33, 43)이나 한 쌍의 빗살 전극(34, 44)을 형성하기 위한 하나의 수법이며, 마이크로미러 소자(X5)의 제조 과정에서 이용할 수 있다. 도 28 내지 도 30에 있어서는, 도 30의 (c)에 나타낸 한 쌍의 빗살 전극(E9, E10)의 형성 과정을 하나의 단면 변화로서 나타낸다. 상기 하나의 단면은 가공이 실시되는 재료 기판(다층 구조를 갖는 웨이퍼)에서의 단일 마이크로미러 소자 형성 구획에 포함되는 빗살 전극 형성 개소의 단면이다. 빗살 전극(E9)은 마이크로미러 소자(X5)의 빗살 전극(33, 34)에 상당하고, 빗살 전극(E10)은 마이크로미러 소자(X5)의 빗살 전극(43, 44)에 상당한다.
빗살 전극(E9, E10)의 형성에서는, 우선 도 28의 (a)에 나타낸 바와 같이, 제 4 실시예에 관하여 도 23의 (a) 및 도 23의 (b)를 참조하여 상술한 것과 동일하게 하여, 재료 기판(80) 위에 프리 산화막 패턴(81'), 산화막 패턴(82), 및 레지스트 패턴(83)을 형성한다. 본 실시예에서는, 산화막 패턴(82)은 빗살 전극(E10)에 대응하는 패턴 형상을 갖는 마스크부(82a)를 포함한다. 레지스트 패턴(83)은 프리 산화막 패턴(81') 위의 마스크부(83a) 및 실리콘층(80a) 위의 마스크부(83b)를 포함한다. 본 실시예에서는, 마스크부(83a)는 빗살 전극(E9)에 대응하는 패턴 형상 을 갖고, 마스크부(83b)는 빗살 전극(E10)에 대응하는 패턴 형상을 갖는다.
다음으로, 도 28의 (b)에 나타낸 바와 같이, 재료 기판(80) 위에 레지스트막(84)을 형성한다. 레지스트막(84)은 재료 기판(80)의 실리콘층(80a)에 대한 후술하는 이방성 에칭 처리 시에 에칭이 가장 빠르게 진행되는 방향을 재료 기판(80)의 두께 방향에 대하여 경사지게 하기 위한 것이며, 소정의 두께 변화를 갖는다. 상기 경사의 각도는 예를 들어 1∼5°이다. 레지스트막(84)의 형성에서는, 예를 들어 우선 재료 기판(80)의 실리콘층(80b) 측에 액상의 포토레지스트를 스핀 코팅에 의해 성막한다. 포토레지스트로서는, 예를 들어 AZP4210(AZ Electronic Materials 제조)이나 AZ1500(AZ Electronic Materials 제조)을 사용할 수 있다. 다음으로, 소정의 광투과성 변화를 갖는 그레이 마스크를 사용하여 상기 포토레지스트막을 소정의 정도로 노광 처리한다. 그 후, 현상 처리를 행함으로써, 상기 포토레지스트막을 두께 방향에서 부분적으로 제거한다. 이렇게 하여, 원하는 두께 변화를 갖는 레지스트막(84)을 형성할 수 있다.
빗살 전극(E9, E10)의 형성에서는, 그 후, 형성 목적이 빗살 전극(E9, E10)인 것 및 레지스트막(84)의 제거 작업을 포함하는 것 이외는, 제 4 실시예에서 도 23의 (c) 내지 도 25의 (c)를 참조하여 상술한 것과 동일하게 하여, 재료 기판(80)에 대하여 가공을 실시한다.
구체적으로는, 우선 도 28의 (c)에 나타낸 바와 같이, 레지스트 패턴(83)을 마스크로 하여 프리 산화막 패턴(81')에 대하여 에칭 처리를 실시함으로써, 마스크부(81a)를 포함하는 산화막 패턴(81)을 형성한다. 마스크부(81a)는 프리 산화막 패턴(81')에서 레지스트 패턴(83)의 마스크부(83a)에 의해 마스킹된 개소이며, 마스크부(83a)와 실질적으로 동일한 패턴 형상을 갖기 때문에, 본 실시예에서는 빗살 전극(E9)에 대응하는 패턴 형상을 갖는다.
다음으로, 도 29의 (a)에 나타낸 바와 같이, 산화막 패턴(81) 및 레지스트 패턴(83)을 마스크로 하여, DRIE에 의해, 실리콘층(80a)에 대하여 절연층(80c)에 이르기까지 이방성 에칭 처리를 행한다. 본 에칭 처리에 의해, 빗살 전극(E9) 및 잔존 마스크부(80a')가 형성된다. 본 에칭 처리 시에는, 에칭 장치의 챔버 내의 유지 스테이지에 설치된 재료 기판(80)은 두께 변화를 갖는 레지스트막(84)의 존재에 기인하여 스테이지면에 대하여 경사진 자세에 있다. 그 때문에, 본 에칭 처리에서의 에칭 방향(에칭이 가장 빠르게 진행되는 방향)은 재료 기판(80)의 두께 방향에 대하여 경사지게 된다. 빗살 전극(E9)은 실리콘층(80a)에서 중첩되는 마스크부(81a, 83a)에 의해 마스킹된 개소이다. 잔존 마스크부(80a')는 실리콘층(80a)에서 마스크부(83b)에 의해 마스킹된 개소이다. 다음으로, 도 29의 (b)에 나타낸 바와 같이, 절연층(80c)에 대하여 실리콘층(80a) 측으로부터 실리콘층(80b)에 이르기까지 에칭 처리를 실시한다. 본 에칭 처리에 의해, 잔존 마스크부(80c')가 형성된다. 잔존 마스크부(80c')는 절연층(80c)에서 잔존 마스크부(80a')에 의해 마스킹된 개소이다. 또한, 본 에칭 처리를 거쳐도, 절연층(80c)에서 빗살 전극(E9)에 접하는 개소는 잔존한다. 다음으로, 도 29의 (c)에 나타낸 바와 같이, 예를 들어 박리액을 작용시킴으로써, 레지스트 패턴(83) 및 레지스트막(84)을 제거한다.
다음으로, 도 30의 (a)에 나타낸 바와 같이, DRIE에 의해, 실리콘층(80b)에 대하여 실리콘층(80a) 측으로부터 이방성 에칭 처리를 실시하여, 잔존 마스크부(80a')를 제거하면서, 빗살 전극(E10)의 일부(E10a)를 형성한다. 상기 일부(E10a)는 실리콘층(80b)에서 잔존 마스크부(80c')에 의해 마스킹된 개소이다. 또한, 본 에칭 처리를 거쳐도, 실리콘층(80b)에서의 빗살 전극(E9)의 도면 중 하방의 개소는 잔존한다. 다음으로, 도 30의 (b)에 나타낸 바와 같이, DRIE에 의해 실리콘층(80b)에 대하여 산화막 패턴(82) 측으로부터 이방성 에칭 처리를 실시함으로써, 빗살 전극(E10)의 나머지 일부(E10b)를 형성하고, 또한 실리콘층(80b)에서의 빗살 전극(E9)의 도면 중 하방의 잔존 개소를 제거한다. 빗살 전극(E10)의 일부(E10b)는 실리콘층(80b)에서 산화막 패턴(82)의 마스크부(82a)에 의해 마스킹된 개소이다. 다음으로, 도 30의 (c)에 나타낸 바와 같이, 산화막 패턴(81, 82), 잔존 마스크부(80c'), 및 절연층(80c)에 유래하여 빗살 전극(E9)의 도면 중 하방에 잔존하고 있는 개소를 에칭 제거한다. 이상의 일련의 공정을 거침으로써, 한 쌍의 빗살 전극(E9, E10)(마이크로미러 소자(X5)의 한 쌍의 빗살 전극(33, 43)이나 한 쌍의 빗살 전극(34, 44))을 형성할 수 있다.
본 방법에서는, 제 4 실시예에 관하여 상술한 것과 동일하게, 마스크부(81a, 83b)의 상대적인 형성 위치에 대해서는 고정밀도를 달성할 수 있다. 즉, 본 방법에서는, 산화막 패턴(81)의 마스크부(81a)와 레지스트 패턴(83)의 마스크부(83b)에 대해서 재료 기판(80)의 동일 면 측에서 셀프얼라인먼트에 의해 고정밀도로 위치 맞춤할 수 있다. 그리고, 도 29의 (a)를 참조하여 상술한 공정에서는, 마스크부(81a)의 형상에 대응한 형상을 갖는 빗살 전극(E9)이, 마스크부(83b)의 형상에 대 응한 형상을 갖는 잔존 마스크부(80a')가 형성된다. 도 29의 (b)를 참조하여 상술한 공정에서는, 잔존 마스크부(80a')(즉, 마스크부(83b))의 형상에 대응한 형상을 갖는 잔존 마스크부(80c')가 형성된다. 도 30의 (a)를 참조하여 상술한 공정에서는, 잔존 마스크부(80c')(즉, 마스크부(83b))의 형상에 대응한 형상을 갖는 빗살 전극(E10)의 일부(E10a)(빗살 전극(E10)에서 빗살 전극(E9)에 가까운 측의 부분)가 형성된다. 따라서, 본 방법에 의하면, 빗살 전극(E9)과 빗살 전극(E10)의 일부(E10a)를 상대적인 형성 위치에 대해서 높은 정밀도로 형성할 수 있다. 본 방법에서는, 빗살 전극(E10)의 나머지 일부(E10b)(빗살 전극(E10)에서 빗살 전극(E9)으로부터 먼 측의 부분)는, ㅇ도 30의 (b)를 참조하여 상술한 공정에서, 산화막 패턴(82)의 마스크부(82a)를 마스크로서 사용한 에칭 처리에 의해 형성되기 때문에, 일부(E10b)는 일부(E10a)만큼 빗살 전극(E9)에 대한 형성 위치에 대해서 고정밀도로 형성하는 것은 곤란하다. 빗살 전극(E9)에 대한 일부(E10b)의 형성 위치는, 빗살 전극(E9)에 대한 일부(E10a)의 형성 위치만큼 고정밀도가 요구되지 않는 경우가 있다. 이러한 경우에 있어서는, 본 방법에 의해서도, 상대적인 형성 위치에 대해서 실질적으로 높은 정밀도로 한 쌍의 빗살 전극(E9, E10)을 형성할 수 있는 것이다.
또한, 본 방법에 의하면, 빗살 전극(E9, E10)을 소자 두께 방향에서의 치수에 대해서 높은 정밀도로 형성할 수 있다. 소자 두께 방향에서의 빗살 전극(E9)의 치수는 재료 기판(80)의 실리콘층(80a) 두께에 상당한다. 소자 두께 방향에서의 빗살 전극(E10)의 치수는 재료 기판(80)의 실리콘층(80b) 두께에 상당한다. 실리콘층(80a, 80b)의 두께에 대해서는 고정밀도로 설정할 수 있기 때문에, 본 방법에 의하면, 빗살 전극(E9, E10)을 소자 두께 방향에서의 치수에 대해서 높은 정밀도로 형성할 수 있는 것이다.
또한, 본 방법에 의하면, 소정의 두께 변화를 갖는 레지스트막(84)을 이용함으로써, 재료 기판(80)의 두께 방향 내지 소자 두께 방향에 대하여 소정의 각도로 경사진 빗살 전극(E9)을 형성할 수 있다.
본 발명의 빗살 전극쌍 형성 방법은, 회전 변위 가능한 요동부를 구비하는 마이크로 요동 소자에서 요동부를 구동하기 위한 빗살 전극쌍을 형성할 때에 한정되지 않아, 마이크로 요동 소자에서 요동부의 회전 변위량을 검출하기 위한 빗살 전극쌍을 형성할 때에도 이용할 수 있다. 상기 검출용 빗살 전극쌍은, 예를 들어 상기 빗살 전극쌍의 배향 변화에 기인하는 상기 빗살 전극쌍형 콘덴서의 정전 용량 변화에 의거하여 요동부의 회전 변위량을 검출하기 위한 것이다.
본 발명에 의하면, 한 쌍의 빗살 전극을 높은 얼라인먼트 정밀도로 형성하는데 적합한 방법을 제공할 수 있다.

Claims (5)

  1. 제 1 도체층(導體層)과, 제 2 도체층과, 상기 제 1 및 제 2 도체층 사이의 절연층으로 이루어지는 적층 구조를 갖는 재료 기판에 대하여 가공을 실시함으로써, 한 쌍의 빗살 전극을 형성하기 위한 방법으로서,
    상기 한 쌍의 빗살 전극은 상기 제 1 도체층에 유래(由來)하는 제 1 도체부와, 상기 제 2 도체층에 유래하는 제 2 도체부와, 상기 절연층에 유래하는 절연부로 이루어지는 적층 구조를 갖는 제 1 빗살 전극, 및 상기 제 2 도체층에 유래하는 제 2 빗살 전극으로 이루어지고,
    상기 제 1 도체층 위에 제 1 프리(pre) 마스크 패턴을 형성하는 공정과,
    상기 제 1 프리 마스크 패턴 위의 제 1 빗살 전극용의 제 1 마스크부 및 상기 제 1 도체층 위의 제 2 빗살 전극용의 제 2 마스크부를 포함하는 제 2 마스크 패턴을 상기 제 1 프리 마스크 패턴 위 및 상기 제 1 도체층 위에 걸쳐 형성하는 공정과,
    상기 제 2 마스크 패턴을 통하여 상기 제 1 프리 마스크 패턴에 대하여 에칭 처리를 실시하여, 상기 제 2 마스크 패턴의 상기 제 1 마스크부에 대응하는 패턴 형상을 갖는 제 1 빗살 전극용의 제 3 마스크부를 포함하는 제 1 마스크 패턴을 상기 제 1 프리 마스크 패턴으로부터 형성하는 제 1 에칭 공정과,
    상기 제 1 및 제 2 마스크 패턴을 통하여 상기 제 1 도체층에 대하여 상기 절연층에 이르기까지 에칭 처리를 실시하여, 중첩되는 상기 제 1 및 제 3 마스크부 에 의해 마스킹된 제 1 도체부 및 상기 제 2 마스크부에 의해 마스킹된 제 1 잔존(殘存) 마스크부를 상기 제 1 도체층에 형성하는 제 2 에칭 공정과,
    상기 절연층에 대하여 제 1 도체층 측으로부터 상기 제 2 도체층에 이르기까지 에칭 처리를 실시하여, 상기 제 1 도체부에 의해 마스킹된 절연부 및 상기 제 1 잔존 마스크부에 의해 마스킹된 제 2 잔존 마스크부를 상기 절연층에 형성하는 제 3 에칭 공정과,
    상기 제 2 마스크 패턴을 제거하는 공정과,
    상기 제 2 도체층에 대하여 제 1 도체층 측으로부터 에칭 처리를 실시하여, 상기 제 1 잔존 마스크부를 제거하면서, 상기 절연부에 접하는 제 2 도체부 및 상기 제 2 잔존 마스크부에 의해 마스킹된 제 2 빗살 전극을 상기 제 2 도체층에 형성하는 제 4 에칭 공정을 포함하는 빗살 전극쌍 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 2 에칭 공정에서는, 상기 제 1 도체부 및 상기 제 1 잔존 마스크부를 상기 재료 기판의 두께 방향에 대하여 경사지게 형성하는 빗살 전극쌍 형성 방법.
  3. 제 2 항에 있어서,
    상기 제 4 에칭 공정에서는, 상기 제 2 도체부 및 상기 제 2 빗살 전극을 상기 재료 기판의 두께 방향에 대하여 경사지게 형성하는 빗살 전극쌍 형성 방법.
  4. 제 1 도체층과, 제 2 도체층과, 상기 제 1 및 제 2 도체층 사이의 절연층으로 이루어지는 적층 구조를 갖는 재료 기판에 대하여 가공을 실시함으로써, 한 쌍의 빗살 전극을 형성하기 위한 방법으로서,
    상기 한 쌍의 빗살 전극은 상기 제 1 도체층에 유래하는 제 1 빗살 전극 및 상기 제 2 도체층에 유래하는 제 2 빗살 전극으로 이루어지고,
    상기 제 1 도체층 위에 제 1 프리 마스크 패턴을 형성하는 공정과,
    상기 제 1 프리 마스크 패턴 위의 제 1 빗살 전극용의 제 1 마스크부 및 상기 제 1 도체층 위의 제 2 빗살 전극용의 제 2 마스크부를 포함하는 제 2 마스크 패턴을 상기 제 1 프리 마스크 패턴 위 및 상기 제 1 도체층 위에 걸쳐 형성하는 공정과,
    상기 제 2 마스크 패턴을 통하여 상기 제 1 프리 마스크 패턴에 대하여 에칭 처리를 실시하여, 상기 제 2 마스크 패턴의 상기 제 1 마스크부에 대응하는 패턴 형상을 갖는 제 1 빗살 전극용의 제 3 마스크부를 포함하는 제 1 마스크 패턴을 상기 제 1 프리 마스크 패턴으로부터 형성하는 제 1 에칭 공정과,
    제 2 빗살 전극용의 제 4 마스크부를 포함하는 제 3 마스크 패턴을 상기 제 2 도체층 위에 형성하는 공정과,
    상기 제 1 및 제 2 마스크 패턴을 통하여 상기 제 1 도체층에 대하여 상기 절연층에 이르기까지 에칭 처리를 실시하여, 중첩되는 상기 제 1 및 제 3 마스크부에 의해 마스킹된 제 1 빗살 전극 및 상기 제 2 마스크부에 의해 마스킹된 제 1 잔 존 마스크부를 상기 제 1 도체층에 형성하는 제 2 에칭 공정과,
    상기 절연층에 대하여 제 1 도체층 측으로부터 상기 제 2 도체층에 이르기까지 에칭 처리를 실시하여, 상기 제 1 잔존 마스크부에 의해 마스킹된 제 2 잔존 마스크부를 상기 절연층에 형성하는 제 3 에칭 공정과,
    상기 제 2 마스크 패턴을 제거하는 공정과,
    상기 제 2 도체층에 대하여 제 1 도체층 측으로부터 상기 제 2 도체층의 두께 방향의 도중까지 에칭 처리를 실시하여, 상기 제 1 잔존 마스크부를 제거하면서, 상기 제 2 잔존 마스크부에 의해 마스킹된 제 2 빗살 전극의 일부를 상기 제 2 도체층에 형성하는 제 4 에칭 공정과,
    상기 제 3 마스크 패턴을 통하여 상기 제 2 도체층에 대하여 에칭 처리를 실시하여, 상기 제 2 빗살 전극의 잔부(殘部)를 형성하는 제 5 에칭 공정을 포함하는 빗살 전극쌍 형성 방법.
  5. 제 4 항에 있어서,
    상기 제 2 에칭 공정에서는, 상기 제 1 빗살 전극 및 상기 제 1 잔존 마스크부를 상기 재료 기판의 두께 방향에 대하여 경사지게 형성하는 빗살 전극쌍 형성 방법.
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