KR20060088484A - 시프트 레지스터, 그 제어 방법, 전기 광학 장치 및전자기기 - Google Patents

Abstract

전송 펄스의 통과를 방지하고 또한 저소비 전력을 실현한다. 데이터 전송 단위 회로 Uaj는 제 1 회로와 제 2 회로를 갖는다. 전송 방향이 오른쪽 방향인 경우, 제 1 회로는 기록 수단으로서 기능하고, 제 2 회로는 기억 수단으로서 기능한다. 제 1 회로는 제 1 트랜지스터 P1 및 제 2 트랜지스터 N1로 이루어지는 기록 스위치를 갖고, 제 2 회로는 제 3 트랜지스터 N2 및 제 4 트랜지스터 P2로 이루어지는 홀드 스위치를 갖는다. 기록 스위치와 홀드 스위치는 토글로 동작한다. 클럭 제어 회로 Ubj는 기록 스위치 및 홀드 스위치의 상태 천이의 도중에 양쪽이 오프 상태로 되도록 제 1 내지 제 4 클럭 신호 CK1j~CK4j를 생성한다.

Description

시프트 레지스터, 그 제어 방법, 전기 광학 장치 및 전자기기{SHIFT REGISTER, METHOD FOR CONTROLLING THE SAME, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC APPARATUS}

도 1은 본 발명에 따른 쌍방향 시프트 레지스터(1)의 구성을 나타내는 블록도,

도 2는 쌍방향 시프트 레지스터(1)에 이용하는 데이터 전송 회로 Uaj의 구성을 나타내는 회로도,

도 3(a)는 전송 방향 제어 신호 DIR이 H레벨인 경우에서의 데이터 전송 단위 회로 Uaj 및 Uaj+1의 등가 회로도이고, (B)는 전송 방향 제어 신호 DIR이 L레벨인 경우에서의 데이터 전송 단위 회로 Uaj 및 Uaj+1의 등가 회로도,

도 4는 쌍방향 시프트 레지스터(1)에 이용하는 클럭 제어 회로 Ubj의 구성을 나타내는 회로도,

도 5(a)는 클럭 제어 회로 Ubj에 이용하는 제 1 인에이블 신호 생성 회로(31)의 회로도이고, (b)는 클럭 제어 회로 Ubj에 이용하는 제 2 인에이블 신호 생성 회로(34)의 회로도,

도 6은 클럭 입력 회로(30)의 구성예를 나타내는 회로도,

도 7은 인버터의 회로도,

도 8(a)는 NAND 회로의 회로도이고, (b)는 NOR 회로의 회로도,

도 9는 인버터, NAND 회로, 및 NOR 회로의 임계값 전위를 나타내는 그래프,

도 10은 클럭 신호 CLK의 논리 레벨이 H레벨로부터 L레벨로 천이하는 경우의 제 1 내지 제 4 클럭 신호의 타이밍차트,

도 11은 클럭 신호 CLK의 논리 레벨이 L레벨로부터 H레벨로 천이하는 경우의 제 1 내지 제 4 클럭 신호의 타이밍차트,

도 12는 데이터 전송 단위 회로 Uaj 및 Uaj+1의 전송 동작을 설명하기 위한 타이밍차트,

도 13은 전송 동작시에 있어서의 데이터 전송 단위 회로 Uaj 및 Uaj+1의 등가 회로도,

도 14는 데이터 전송 단위 회로 Uaj 및 Uaj+1의 기능을 나타내는 블록도,

도 15는 데이터 전송 단위 회로 Uaj의 다른 구성예 1을 나타내는 회로도,

도 16은 데이터 전송 단위 회로 Uaj의 다른 구성예 2를 나타내는 회로도,

도 17은 데이터 전송 단위 회로 Uaj의 다른 구성예 3을 나타내는 회로도,

도 18은 쌍방향 시프트 레지스터(1)의 전체 동작을 나타내는 타이밍차트,

도 19는 본 발명에 따른 전기 광학 장치(500)의 구성을 나타내는 블록도,

도 20은 동일 장치에 이용하는 데이터선 구동 회로(200)의 회로도,

도 21은 동일 장치에 이용하는 주사선 구동 회로(100)의 회로도,

도 22는 비반전 화상 표시에서의 동일 장치의 동작을 설명하기 위한 타이밍차트,

도 23은 반전 화상 표시에서의 동일 장치의 동작을 설명하기 위한 타이밍차트,

도 24는 동일 장치를 적용한 전자기기의 일례인 퍼스널 컴퓨터의 구성을 나타내는 사시도,

도 25는 동일 장치를 적용한 전자기기의 일례인 프로젝터의 블록도,

도 26은 동일 장치를 적용한 전자기기의 일례인 비디오 카메라의 블록도,

도 27은 종래의 파형 정형 회로의 회로도이다.

도면의 주요 부분에 대한 부호의 설명

1: 쌍방향 시프트 레지스터 2 : 주사선

3 : 데이터선 31 : 제 1 인에이블 신호 생성 회로

34 : 제 2 인에이블 신호 생성 회로 20 : 클럭 공급 회로

100 : 주사선 구동 회로 200 : 데이터선 구동 회로

500 : 전기 광학 장치

본 발명은 펄스를 전송 가능한 시프트 레지스터, 그 제어 방법, 전기 광학 장치 및 전자기기에 관한 것이다.

액정이나 유기 EL(일렉트로ㆍ루미네선스) 등의 전기 광학 물질의 전기 광학적인 변화에 의해 표시를 행하는 전기 광학 장치는, 정보 처리 기기나 텔레비전 등의 표시 장치로서 널리 이용되고 있다. 전기 광학 장치에는 화소 스위치에 의해 화소를 구동하는 액티브ㆍ매트릭스형이 있다. 즉, 액티브ㆍ매트릭스형의 전기 광학 장치에서는, 행방향으로 연장하는 주사선과, 열방향으로 연장하는 데이터선과의 교차에 대응하여 화소 전극이 형성된다. 또한, 당해 교차 부분에 있어서 화소 전극과 데이터선 사이에, 주사선에 공급되는 주사 신호에 따라서 온오프하는 박막 트랜지스터 등의 화소 스위치가 삽입된다. 한편, 전기 광학 물질을 거쳐서 화소 전극과 대향하도록 대향 전극이 마련된다.

이러한 구성에 있어서, 주사선에 온 전압의 주사 신호가 인가되면, 당해 주사선에 접속된 화소 스위치가 온 상태로 된다. 이 온 상태일 때에, 데이터선에 계조(농도)에 따른 데이터 신호를 공급하면, 당해 데이터 신호는 화소 스위치를 거쳐서 화소 전극에 인가되기 때문에, 당해 화소 전극 및 대향 전극 사이에 협지된 전기 광학 물질에는, 당해 데이터 신호에 따른 전압이 인가되는 것으로 된다. 이에 따라서 해당 전기 광학 물질은 전기 광학적으로 변화되는 결과, 화소에서의 투과광량, 반사광량 또는 발광량(결국, 관찰자측에 시인되는 광량)이 화소 전극에 인가된 데이터 신호의 전압에 따른 것으로 된다. 따라서, 이러한 제어를 화소마다 실행함으로써, 소정의 표시가 가능하게 된다.

여기서, 주사 신호는 주사선 구동 회로로부터 출력된다. 이 주사선 구동 회로는 복수단의 회로 블록을 Y방향을 따라서 다단 접속한 Y시프트 레지스터를 갖는 다. Y시프트 레지스터는 수직 주사 기간의 최초에 공급되는 스타트 펄스를, 수평 주사의 기준으로 되는 Y클럭 신호를 이용하여 시프트한다. 한편, 데이터 신호는 데이터선 구동 회로로부터 출력된다. 이 데이터선 구동 회로는 수직 주사 및 수평 주사에 동기하여 공급되는 화상 신호를, 데이터선마다 샘플링하는 샘플링 스위치에 대하여, 수평 유효 주사 기간내에 샘플링 신호를 공급하는 구성으로 되어 있다. 상세하게는, 데이터선 구동 회로는 복수단의 회로 블록을 X방향을 따라서 다단 접속한 X시프트 레지스터를 갖는다. X시프트 레지스터는 수평 주사 기간의 최초에 공급되는 스타트 펄스를, 화상 신호가 공급되는 주기에 동기한 X클럭 신호를 이용하여 시프트한다.

특허 문헌 1에는, 상술한 구동 회로에 이용되는 시프트 레지스터로서, 복수의 회로 블록이 세로 접속 접속되어 이루어지고, 각 회로 블록의 각각은 전송 회로와 클럭 제어 회로를 구비하는 것이 개시되어 있다. 여기서, 전송 회로에는 제 1 및 제 2 클럭 신호가 공급되지만, 이들 신호가 유효로 되는 기간이 중복하면 오동작을 일으킬 가능성이 있다. 그래서, 도 27에 나타내는 파형 정형 회로를 이용하는 점이 특허 문헌 1에 개시되어 있다. 이 파형 정형 회로는 5개의 인버터(711~715)로 구성된다. 인버터(714 및 715)는 래치 회로를 구성한다. 이에 따라, 중복 기간이 짧아진다.

[특허 문헌 1] 일본 특허 공개 제2003-228315호 공보

그러나, 특허 문헌 1에 기재된 파형 정형 회로에서, 비반전 클럭 신호 CL과 반전 클럭 신호 CL*의 위상을 정렬하기 위해서는, 인버터(712~715)로서 구동 능력이 큰 것을 이용할 필요가 있다. 이 때문에, 소비 전력이 증가하고 또한 노이즈가 증가한다고 한 문제가 있다. 한편, 구동 능력이 낮은 인버터(712~715)를 이용하면, 비반전 클럭 신호 CL과 반전 클럭 신호 CL*의 파형이 중첩하여, 전송 단위 회로가 오동작하는 일이 있다. 특히, 임의 전송 단위 회로로부터 다음 전송 단위 회로로 펄스를 전송하는 경우, 다음 전송 회로로부터 그 다음 전송 단위 회로까지 펄스가 전송된다고 한 문제가 있었다.

본 발명은 이러한 사정을 감안하여 이루어진 것으로서, 저소비 전력으로 확실하게 동작하는 시프트 레지스터, 그 제어 방법, 이를 이용한 전기 광학 장치 및 전자기기를 제공하는 것을 해결 과제로 한다.

상술한 과제를 해결하기 위해서, 본 발명에 따른 시프트 레지스터의 제어 방법은, 홀드 게이트를 포함하고 상기 홀드 게이트가 액티브 상태에서 펄스의 논리 레벨을 기억하는 기억 수단과, 기록 게이트를 포함하고 상기 기록 게이트가 액티브 상태에서 펄스를 상기 기억 수단에 기입하는 기록 수단을 구비하는 전송 단위 회로가 직렬로 복수개 접속된 시프트 레지스터를 제어하는 방법으로서, 상기 기록 게이트가 액티브 상태 또한 상기 홀드 게이트가 비액티브 상태로부터, 상기 기록 게이 트가 비액티브 상태 또한 상기 홀드 게이트가 액티브 상태로 천이되는 경우에, 상기 기록 게이트가 액티브 상태로부터 비액티브 상태로 되도록 제어하고, 상기 홀드 게이트가 비액티브 상태로부터 액티브 상태로 되도록 제어하며, 상기 기록 게이트가 비액티브 상태 또한 상기 홀드 게이트가 액티브 상태로부터, 상기 기록 게이트가 액티브 상태 또한 상기 홀드 게이트가 비액티브 상태로 천이되는 경우에, 상기 홀드 게이트가 액티브 상태로부터 비액티브 상태로 되도록 제어하고, 상기 기록 게이트가 비액티브 상태로부터 액티브 상태로 되도록 제어하는 것을 특징으로 한다.

본 발명에 의하면, 기록 게이트 및 홀드 게이트의 상태는, 한쪽이 액티브이고 다른쪽이 비액티브에서 정상으로 되고, 펄스의 전송시에 다른쪽이 액티브이고 한쪽이 비액티브로 된다. 그리고, 상태가 천이하는 도중에 기록 게이트 및 홀드 게이트가 동시에 비액티브로 된다. 환언하면, 기록 게이트 및 홀드 게이트가 동시에 액티브로 되는 일은 없다. 이에 따라, 임의 전송 단위 회로로부터 다음 전송 단위 회로에 펄스를 전송할 때에, 다음 전송 단위 회로를 펄스가 통과하여 그 다음 전송 단위 회로까지 전송되는 것을 방지할 수 있다. 또한, 펄스의 전송시에 기록 게이트 및 홀드 게이트의 상태를 순간적으로 전환할 필요가 없기 때문에, 그것들에 제어 신호를 공급하는 회로의 소비 전력을 저감시킬 수 있고, 또한, 노이즈의 발생을 작게 할 수 있다.

여기서, 상기 기록 게이트는 P채널형 제 1 트랜지스터 및 N채널형 제 2 트랜지스터를 구비하고, 상기 홀드 게이트는 N채널형 제 3 트랜지스터와, P채널형 제 4 트랜지스터를 구비하면, 상기 기록 게이트가 액티브 상태 또한 상기 홀드 게이트가 비액티브 상태로부터, 상기 기록 게이트가 비액티브 상태 또한 상기 홀드 게이트가 액티브 상태로 천이되는 경우에, 상기 제 1 트랜지스터가 온 상태로부터 오프 상태로 되도록 제어하고, 상기 제 2 트랜지스터가 온 상태로부터 오프 상태로 되도록 제어하고, 상기 제 3 트랜지스터가 오프 상태로부터 온 상태로 되도록 제어하고, 상기 제 4 트랜지스터가 오프 상태로부터 온 상태로 되도록 제어하며, 상기 기록 게이트가 비액티브 상태 또한 상기 홀드 게이트가 액티브 상태로부터, 상기 기록 게이트가 액티브 상태 또한 상기 홀드 게이트가 비액티브 상태로 천이되는 경우에, 상기 제 3 트랜지스터가 온 상태로부터 오프 상태로 되도록 제어하고, 상기 제 4 트랜지스터가 온 상태로부터 오프 상태로 되도록 제어하고, 상기 제 1 트랜지스터가 오프 상태로부터 온 상태로 되도록 제어하고, 상기 제 2 트랜지스터가 오프 상태로부터 온 상태로 되도록 제어하는 것이 바람직하다.

본 발명에 의하면, 기록 게이트가 액티브 상태 또한 홀드 게이트가 비액티브 상태로부터, 기록 게이트가 비액티브 상태 또한 상기 홀드 게이트가 액티브 상태로 천이되는 경우에, 제 1 트랜지스터→제 2 트랜지스터→제 3 트랜지스터→제 4 트랜지스터의 순서로 온ㆍ오프의 상태가 확정된다. 또한, 기록 게이트가 비액티브 상태 또한 홀드 게이트가 액티브 상태로부터, 기록 게이트가 액티브 상태 또한 홀드 게이트가 비액티브 상태로 천이되는 경우에, 제 3 트랜지스터→제 4 트랜지스터→제 1 트랜지스터→제 2 트랜지스터의 순서로 온ㆍ오프가 확정된다. 이에 따라, 펄스의 전송시에 기록 게이트 및 홀드 게이트를 동시에 비액티브(오프 상태)로 하여, 펄스의 통과를 방지할 수 있다. 또한, 펄스의 전송시에 기록 게이트 및 홀드 게이 트의 상태를 순간적으로 전환할 필요가 없기 때문에, 그것들에 제어 신호를 공급하는 회로의 소비 전력을 저감시킬 수 있고, 또한, 노이즈의 발생을 작게 할 수 있다.

또한, 상술한 시프트 레지스터의 제어 방법에 있어서, 상기 펄스의 전송 방향에 있는 다음 단의 전송 단위 회로에서 상기 기록 게이트가 비액티브로 된 것을 검지한 후에, 자신의 단의 전송 단위 회로에서 상기 기록 게이트 및 상기 홀드 게이트의 상태를 천이시키는 처리를 실행하는 것이 바람직하다. 본 발명에 의하면, 다음 단의 기록 게이트가 오프 상태에 있는 것을 검지하여 펄스의 전송 동작을 개시할 수 있기 때문에, 확실히 펄스를 전송할 수 있다.

다음에, 본 발명에 따른 시프트 레지스터는, 홀드 게이트를 포함하고 상기 홀드 게이트가 액티브 상태에서 펄스의 논리 레벨을 기억하는 기억 수단과, 기록 게이트를 포함하고 상기 기록 게이트가 액티브 상태에서 펄스를 상기 기억 수단에 기입하는 기록 수단을 구비하는 전송 단위 회로가 직렬로 복수개 접속된 전송부와, 복수의 전송 단위 회로의 각각에 대응해서 마련되고 상기 홀드 게이트 및 상기 기록 게이트의 상태가 액티브인지 비액티브인지를 제어하는 복수의 제어 단위 회로를 구비한 제어부를 구비하되, 상기 제어 단위 회로는, 상기 기록 게이트가 액티브 상태 또한 상기 홀드 게이트가 비액티브 상태로부터, 상기 기록 게이트가 비액티브 상태 또한 상기 홀드 게이트가 액티브 상태로 천이되는 경우에, 상기 기록 게이트가 액티브 상태로부터 비액티브 상태로 되도록 제어한 후, 상기 홀드 게이트가 비액티브 상태로부터 액티브 상태로 되도록 제어하고, 상기 기록 게이트가 비액티브 상태 또한 상기 홀드 게이트가 액티브 상태로부터, 상기 기록 게이트가 액티브 상태 또한 상기 홀드 게이트가 비액티브 상태로 천이되는 경우에, 상기 홀드 게이트가 액티브 상태로부터 비액티브 상태로 되도록 제어한 후, 상기 기록 게이트가 비액티브 상태로부터 액티브 상태로 되도록 제어하는 것이 바람직하다. 펄스의 전송시에는 기록 게이트 및 홀드 게이트의 상태를 천이시킬 필요가 있지만, 이 시프트 레지스터에 의하면, 기록 게이트 및 홀드 게이트가 동시에 액티브로 되는 일은 없다. 이에 따라, 임의 전송 단위 회로로부터 다음 전송 단위 회로에 펄스를 전송할 때에, 다음 전송 단위 회로를 펄스가 통과하여 그 다음 전송 단위 회로까지 전송되는 것을 방지할 수 있다. 또한, 펄스의 전송시에 기록 게이트 및 홀드 게이트의 상태를 순간적으로 전환할 필요가 없기 때문에, 그것들에 제어 신호를 공급하는 회로의 소비 전력을 저감시킬 수 있고, 또한, 노이즈의 발생을 작게 할 수 있다.

상술한 시프트 레지스터에 있어서, 상기 기록 게이트는 P채널형 제 1 트랜지스터 및 N채널형 제 2 트랜지스터를 구비하고, 상기 홀드 게이트는 N채널형 제 3 트랜지스터와 P채널형 제 4 트랜지스터를 구비하되, 상기 제어 단위 회로는, 상기 기록 게이트가 액티브 상태 또한 상기 홀드 게이트가 비액티브 상태로부터, 상기 기록 게이트가 비액티브 상태 또한 상기 홀드 게이트가 액티브 상태로 천이되는 경우에, 상기 제 1 트랜지스터가 온 상태로부터 오프 상태로 되도록 제어한 후, 상기 제 2 트랜지스터가 온 상태로부터 오프 상태로 되도록 제어하고, 또한, 상기 제 3 트랜지스터가 오프 상태로부터 온 상태로 되도록 제어한 후, 상기 제 4 트랜지스터가 오프 상태로부터 온 상태로 되도록 제어하며, 상기 기록 게이트가 비액티브 상 태 또한 상기 홀드 게이트가 액티브 상태로부터, 상기 기록 게이트가 액티브 상태 또한 상기 홀드 게이트가 비액티브 상태로 천이되는 경우에, 상기 제 3 트랜지스터가 온 상태로부터 오프 상태로 되도록 제어한 후, 상기 제 4 트랜지스터가 온 상태로부터 오프 상태로 되도록 제어하고, 또한, 상기 제 1 트랜지스터가 오프 상태로부터 온 상태로 되도록 제어한 후, 상기 제 2 트랜지스터가 오프 상태로부터 온 상태로 되도록 제어하는 것이 바람직하다. 펄스의 전송시에 기록 게이트 및 홀드 게이트를 동시에 비액티브(오프 상태)로 하여, 펄스의 통과를 방지할 수 있다. 또한, 펄스의 전송시에 기록 게이트 및 홀드 게이트의 상태를 순간적으로 전환할 필요가 없기 때문에, 그것들에 제어 신호를 공급하는 회로의 소비 전력을 저감시킬 수 있고, 또한, 노이즈의 발생을 작게 할 수 있다.

여기서, 제어 단위 회로의 형태로서는, 클럭 신호를 출력하는 클럭 입력 회로와, 상기 제 1 트랜지스터에 제 1 비반전 제어 클럭 신호를 공급하고, 상기 제 2 트랜지스터에 제 1 반전 제어 클럭 신호를 공급하고, 상기 제 3 트랜지스터에 제 2 비반전 제어 클럭 신호를 공급하고, 상기 제 4 트랜지스터에 제 2 반전 제어 클럭 신호를 공급하는 클럭 공급 회로를 구비하되, 상기 클럭 공급 회로는, 한쪽 입력 단자에 상기 클럭 신호가 공급되어, 상기 제 1 비반전 제어 클럭 신호를 출력하는 NAND 회로와, 상기 제 1 비반전 제어 클럭 신호를 반전하여 상기 제 1 반전 제어 클럭 신호를 출력하는 제 1 반전 회로와, 한쪽 입력 단자에 상기 클럭 신호가 공급되고, 다른쪽 입력 단자에 상기 제 1 반전 제어 클럭 신호가 공급되어, 상기 제 2 비반전 제어 클럭 신호를 출력하는 NOR 회로와, 상기 제 2 비반전 클럭 제어 신호 를 반전해서 상기 제 2 반전 제어 클럭 신호를 생성하여, 상기 NAND 회로의 다른쪽 입력 단자에 공급하는 제 2 반전 회로를 구비하는 것이 바람직하다. 이 경우, 클럭 공급 회로는 플립플롭으로 구성되고, 소정의 순서로 제 1 및 제 2 비반전 제어 클럭 신호, 및 제 1 및 제 2 반전 제어 클럭 신호의 논리 레벨을 확정할 수 있다.

또한, 상기 복수의 제어 단위 회로의 각각에 마련된 상기 클럭 입력 회로에는, 비반전 입력 클럭 신호와 이를 반전한 반전 입력 클럭 신호가 공급 클럭 신호로서 교대로 공급되고, 상기 클럭 입력 회로는, 제 1 조건이 충족되는 것을 검지하여, 상기 공급 클럭 신호의 입력을 허가하는 부 논리의 제 1 인에이블 신호를 생성하는 제 1 인에이블 신호 생성 회로와, 제 2 조건이 충족되는 것을 검지하여, 상기 공급 클럭 신호의 입력을 허가하는 정 논리의 제 2 인에이블 신호를 생성하는 제 2 인에이블 신호 생성 회로와, 상기 공급 클럭 신호와 상기 제 1 인에이블 신호가 입력되는 NOR 회로와, 상기 공급 클럭 신호와 상기 제 2 인에이블 신호가 입력되는 NAND 회로와, 상기 펄스의 전송 방향을 지시하는 전송 신호에 근거하여, 상기 NOR 회로의 출력 신호와 상기 NAND 회로의 출력 신호 중 한쪽을 선택하여 상기 클럭 신호로서 출력하는 선택 회로를 구비하는 것이 바람직하다.

이 시프트 레지스터에 의하면, 단위 전송 회로에 공급되는 제 1 및 제 2 비반전 제어 클럭 신호(예를 들면, 실시형태의 제 1 클럭 신호 CK1 및 제 3 클럭 신호 CK3) 및 제 1 및 제 2 반전 제어 클럭 신호(예를 들면, 제 2 클럭 신호 CK2 및 제 4 클럭 신호 CK4)는 클럭 제어 회로로부터 공급된다. 각 클럭 제어 회로에는, 전송 방향에 관계없이 비반전 입력 클럭 신호(예를 들면, 실시형태의 비반전 클럭 신호 CK) 또는 반전 입력 클럭 신호(예를 들면, 실시형태의 반전 클럭 신호 CKB)의 한쪽이 공급 클럭 신호로서 취입된다. 여기서, 공급 클럭 신호는 NOR 회로와 NAND 회로에 공급되고, 그들 출력 신호를 전송 방향에 따라서 선택하여 1계통의 클럭 신호가 생성된다. NOR 회로는 부 논리의 논리곱을 연산하여 연산 결과를 정 논리로 출력하는 한편, NAND 회로는 정 논리의 논리곱을 연산하여 연산 결과를 부 논리로 출력한다. 즉, 전송 방향에 따라서 NOR 회로와 NAND 회로의 출력 신호를 전환했다고 하더라도, 클럭 신호와 공급 클럭 신호의 논리 레벨이 일치한다. 그리고, 1계통의 클럭 신호에 근거하여 비반전 제어 클럭 신호 및 반전 제어 클럭 신호가 생성된다. 이에 따라, 전송 방향을 전환했다고 하더라도 공급 클럭 신호와 비반전 제어 클럭 신호 및 반전 제어 클럭 신호와의 위상 관계를 고정으로 할 수 있다.

추가로, 상술한 시프트 레지스터는, 임의 단의 제어 단위 회로는 상기 펄스의 전송 방향에 있는 다음 단의 전송 단위 회로에서 상기 기록 게이트가 비액티브로 된 것을 검지한 후에, 상기 기록 게이트 및 상기 홀드 게이트의 상태를 천이시키는 처리를 실행하는 것이 바람직하다. 본 발명에 의하면, 다음 단의 기록 게이트가 오프 상태에 있는 것을 검지하여 펄스의 전송 동작을 개시할 수 있기 때문에, 확실히 펄스를 전송할 수 있다.

다음에, 본 발명에 따른 전기 광학 장치는, 복수의 주사선과, 복수의 데이터선과, 상기 주사선과 상기 데이터선의 교차에 대응해서 마련된 전기 광학 소자를 구비한 것으로서, 상기 복수의 주사선을 구동하는 주사선 구동 회로와, 상기 복수의 데이터선을 구동하는 데이터선 구동 회로를 구비하되, 상기 주사선 구동 회로 는, 상술한 시프트 레지스터를 구비하고, 인접하는 상기 전송 단위 회로로부터 출력되는 각 시프트 신호가 동시에 액티브로 되는 기간에 액티브로 되도록 복수의 주사 신호를 생성하며, 상기 복수의 주사 신호를 상기 복수의 주사선에 각각 공급하는 것을 특징으로 한다. 본 발명에 의하면 상술한 시프트 레지스터를 이용하기 때문에, 소비 전력을 저감시킬 수 있고, 또한, 노이즈의 발생을 작게 할 수 있다. 또한, 주사 신호의 오동작을 방지하여 표시 화면의 품질을 향상시킬 수 있다.

또한, 본 발명에 따른 다른 전기 광학 장치는, 복수의 주사선과, 복수의 데이터선과, 상기 주사선과 상기 데이터선의 교차에 대응해서 마련된 전기 광학 소자를 구비한 것으로서, 상기 복수의 주사선을 구동하는 주사선 구동 회로와, 상기 복수의 데이터선을 구동하는 데이터선 구동 회로를 구비하되, 상기 데이터선 구동 회로는, 상술한 시프트 레지스터를 구비하고, 인접하는 상기 전송 단위 회로로부터 출력되는 각 시프트 신호가 동시에 액티브로 되는 기간에 액티브로 되도록 복수의 샘플링 신호를 생성하며, 상기 복수의 샘플링 신호의 각각에 따라 화상 신호를 샘플링해서 얻은 복수의 데이터 신호를 상기 복수의 데이터선에 각각 공급하는 것을 특징으로 한다. 본 발명에 의하면 상술한 시프트 레지스터를 이용하기 때문에, 소비 전력을 저감시킬 수 있고, 또한, 노이즈의 발생을 작게 할 수 있다. 또한, 샘플링 신호의 오동작을 방지하여 표시 화면의 품질을 향상시킬 수 있다.

다음에, 본 발명에 따른 전자기기는, 상술한 전기 광학 장치를 구비하는 것이 바람직하다. 그러한 전자기기에는, 예를 들면, 비디오 카메라나 프로젝터 등이 포함될 수 있다.

<1. 쌍방향 시프트 레지스터>

먼저, 본 발명에 따른 쌍방향 시프트 레지스터(1)에 대해서 설명한다. 쌍방향 시프트 레지스터(1)는 전송 방향을 지시하는 전송 방향 제어 신호 DIR에 따라서 스타트 펄스 SP의 전송 방향을 전환한다. 구체적으로는, 전송 방향 제어 신호 DIR이 H레벨일 때 오른쪽 방향(왼쪽으로부터 오른쪽)으로 스타트 펄스 SP를 시프트하고, 전송 방향 제어 신호 DIR이 L레벨일 때 왼쪽 방향(오른쪽으로부터 왼쪽)으로 스타트 펄스 SP를 시프트한다.

도 1에 쌍방향 시프트 레지스터(1)의 블록도를 나타낸다. 이 도면에 나타내는 바와 같이 쌍방향 시프트 레지스터(1)는 데이터 전송부(2)와 클럭 제어부(3)를 구비한다. 이 예의 데이터 전송부(2)는 n개의 데이터 전송 단위 회로 Ua1, Ua2, …, Uaj(j는 2 이상 n 미만의 자연수) …, Uan과 트랜스퍼 게이트 TG1 및 TG2, 인버터 INV1을 구비한다. 인버터 INV1은 전송 방향 제어 신호 DIR의 논리 레벨을 반전하여 반전 전송 방향 제어 신호 DIRB를 생성한다. 전송 방향 제어 신호 DIR이 H레벨일 때, 트랜스퍼 게이트 TG1이 온 상태로 되고, 트랜스퍼 게이트 TG2가 오프 상태로 된다. 한편, 전송 방향 제어 신호 DIR이 L레벨일 때, 트랜스퍼 게이트 TG1이 오프 상태로 되고, 트랜스퍼 게이트 TG2가 온 상태로 된다. 즉, 전송 방향 제어 신호 DIR이 H레벨에서 오른쪽 방향의 시프트를 지시하는 경우, 스타트 펄스 SP는 우단의 데이터 전송 단위 회로 Ua1에 공급되고, 전송 방향 제어 신호 DIR이 L레벨에서 왼쪽 방향의 시프트를 지시하는 경우, 스타트 펄스 SP는 좌단의 데이터 전송 단위 회로 Uan에 공급된다.

도 2에 j번째의 데이터 전송 단위 회로 Uaj의 회로도를 나타낸다. 또한, 다른 데이터 전송 단위 회로도 마찬가지로 구성되어 있다. 동일 도면에 나타내는 바와 같이 데이터 전송 단위 회로 Uaj는 클럭드 인버터(10 및 11), NOR 회로(12), P채널의 트랜지스터 P1 및 P2, 및 N채널의 트랜지스터 N1 및 N2를 구비한다. 전송 방향을 오른쪽 방향으로 했을 때, 트랜지스터 P1 및 N1에 의해서 기록 스위치 SWaj가 구성되고, 기록 스위치 SWaj가 제 1 단자 S1과 제 1 접속점 S3 사이에 마련된다. 트랜지스터 P2 및 N2에 의해서 홀드 스위치 SWbj가 구성되고, 홀드 스위치 SWbj가 제 1 접속점 S3과 제 2 단자 S2 사이에 마련된다. 또한, 제 1 접속점 S3과 제 2 접속점 S4 사이에 마련된 NOR 회로(12)는 리셋 신호 REST가 비액티브일 때 반전 회로로서 기능한다. 또한, 제 2 접속점 S4와 제 1 단자 S1 사이에는 클럭드 인버터(10)가 마련되고, 제 2 접속점 S4와 제 2 단자 S2 사이에는 클럭드 인버터(11)가 마련된다.

그리고, 트랜지스터 P1에는 제 1 클럭 신호 CK1j가, 트랜지스터 N1에는 제 2 클럭 신호 CK2j가, 트랜지스터 N2에는 제 3 클럭 신호 CK3j가, 트랜지스터 P2에는 제 4 클럭 신호 CK4j가 공급된다. 제 1~제 4 클럭 신호 CK1j~CK4j는 데이터 전송 단위 회로 Uaj에 대응하여 마련된 클럭 제어 회로 Ubj로부터 공급되고, 데이터 전송 단위 회로 Uaj의 입력 신호 INj와 출력 신호 OUTj는 클럭 제어 회로 Ubj에 공급된다.

NOR 회로(12)로부터 시프트 신호 Qj가 출력된다. NOR 회로(12)의 한쪽 입력 단자에는 리셋 신호 REST가 공급되고, 다른쪽 입력 단자는 기록 스위치 SWaj 및 SWbj의 접속점이 접속된다. 리셋 신호 REST는 H레벨에서 액티브로 된다. H레벨의 리셋 신호 REST가 공급되면, 시프트 신호 Qj의 논리 레벨은 강제적으로 L레벨로 된다. 전원 투입시에 있어서, 각 데이터 전송 단위 회로 Ua1~Uan의 시프트 신호 Q1~Qn의 논리 레벨은 각기 다르다. 리셋 신호 REST는 그러한 경우에 출력 신호 Q1~Qn의 논리 레벨을 L레벨로 정렬하기 위해서 이용된다.

또한, 클럭드 인버터(10)는 반전 전송 방향 제어 신호 DIRB가 H레벨일 때 인버터로서 동작하는 한편, 반전 전송 방향 제어 신호 DIRB가 L레벨일 때 출력 단자가 하이 임피던스 상태로 된다. 또한, 클럭드 인버터(11)는 전송 방향 제어 신호 DIR이 H레벨일 때 인버터로서 동작하는 한편, 전송 방향 제어 신호 DIR이 H레벨일 때 출력 단자가 하이 임피던스 상태로 된다.

리셋 신호 REST가 비액티브(L레벨)이고 전송 방향 제어 신호 DIR이 H레벨이라고 하면, 전송 방향은 오른쪽 방향으로 되어, 데이터 전송 단위 회로 Uaj 및 Uaj+1의 등가 회로는 도 3(a)에 나타내는 것으로 된다. 이 경우, 클럭드 인버터(10)는 비액티브로 되고, NOR 회로(12)는 인버터로서 기능한다. 또한, 리셋 신호 REST가 비액티브(L레벨)이고 전송 방향 제어 신호 DIR이 L레벨이라고 하면, 전송 방향은 왼쪽 방향으로 되어, 데이터 전송 단위 회로 Uaj 및 Uaj+1의 등가 회로는 도 3(b)에 나타내는 것으로 된다.

다음에, 도 1에 나타내는 클럭 제어부(3)에 대해서 설명한다. 클럭 제어부(3)는 비반전 클럭 신호 CK를 반전하여 반전 클럭 신호 CKB를 출력하는 인버터 INV2, 및 복수의 클럭 제어 회로 Ub1, Ub2, …, Ubj, …, Ubn을 구비한다. 각 클 럭 제어 회로 Ub1~Ubn은 복수의 데이터 전송 단위 회로 Ua1~Uan에 각각 대응해서 마련되어 있으며, 클럭 공급 회로(20) 및 클럭 입력 회로(30)를 구비한다. 기수단의 클럭 제어 회로 Ub1, Ub3, Ub5, …에는 비반전 클럭 신호 CK가 공급되는 한편, 우수단의 클럭 제어 회로 Ub2, Ub4, Ub6, …에는 반전 클럭 신호 CKB가 공급된다. 또한, 이 예에 있어서 「j」는 기수이다.

도 4에 j단째의 클럭 제어 회로 Ubj의 블록도를 나타낸다. 클럭 입력 회로(30)는 제 1 인에이블 신호 생성 회로(31), NOR 회로(32), 트랜스퍼 게이트(33), 제 2 인에이블 신호 생성 회로(34), NAND 회로(35), 및 트랜스퍼 게이트(36)를 구비한다. 트랜스퍼 게이트(33)는 전송 방향 제어 신호 DIR이 H레벨일 때, 즉 전송 방향이 오른쪽 방향일 때에 온 상태로 되고, 전송 방향 제어 신호 DIR이 L레벨일 때, 즉 전송 방향이 왼쪽 방향일 때에 오프 상태로 된다. 한편, 트랜스퍼 게이트(36)는 반전 전송 방향 제어 신호 DIRB가 H레벨일 때, 즉 전송 방향이 왼쪽 방향일 때에 온 상태로 되고, 반전 전송 방향 제어 신호 DIRB가 L레벨일 때, 즉 전송 방향이 오른쪽 방향일 때에 오프 상태로 된다. 따라서, 전송 방향이 오른쪽 방향인 경우에는, NOR 회로(32)의 출력 신호가 클럭 신호 CLK로서 클럭 공급 회로(20)에 공급되는 한편, 전송 방향이 왼쪽 방향인 경우에는, NAND 회로(35)의 출력 신호가 클럭 신호 CLK로서 클럭 공급 회로(20)에 공급된다. 트랜스퍼 게이트(33 및 36)는, 전송 방향 제어 신호 DIR에 따라서, NOR 회로(32)의 출력 신호 및 NAND 회로(36)의 출력 신호를 선택하여 클럭 신호 CLK로서 출력하는 선택 수단으로서 기능한다.

NOR 회로(32)의 한쪽 입력 단자에는 L레벨에서 액티브로 되는 제 1 인에이블 신호 EN1이 공급되고, 다른쪽 입력 단자에는 비반전 클럭 신호 CK가 공급된다. 제 1 인에이블 신호 EN1은 비반전 클럭 신호 CK의 입력을 허가하는 신호이다. 제 1 인에이블 신호 생성 회로(31)는 도 5(a)에 나타내는 바와 같이 NAND 회로(311 및 313), 및 인버터(312)를 구비한다. 먼저, NAND 회로(311)의 출력 신호는 자신의 단의 데이터 전송 단위 회로 Uaj의 입력 신호 INj와 출력 신호 OUTj 중 어느 한쪽이 액티브(L레벨)로 되면 액티브(H레벨)로 된다. NAND 회로(313)의 한쪽 입력 단자에는 NAND 회로(311)의 출력 신호가 공급되고, 다른쪽 입력 단자에는 제 2 클럭 신호 CK2j+1이 공급된다. 제 2 클럭 신호 CK2j+1은 전송 방향을 오른쪽 방향으로 한 경우에 다음 단의 데이터 전송 단위 회로 Uaj+1에 입력 신호 INj+1의 기록을 지시하는 신호로서, H레벨에서 액티브로 된다. 따라서, 제 1 인에이블 신호 생성 회로(31)는 자신의 단의 데이터 전송 단위 회로 Uaj의 입력 신호 INj와 출력 신호 OUTj 중 어느 한쪽이 액티브이고, 또한, 전송 방향을 오른쪽 방향으로 한 경우에 다음 단의 데이터 전송 단위 회로 Uaj+1이 기록 불능으로 된 것을 검지하는 수단으로서 기능한다.

제 2 인에이블 신호 생성 회로(34)는 도 5(b)에 나타내는 바와 같이 NAND 회로(341 및 342), 및 인버터(343)를 구비한다. 먼저, NAND 회로(341)의 출력 신호는 자신의 단의 데이터 전송 단위 회로 Uaj의 입력 신호 INj와 출력 신호 OUTj 중 어느 한쪽이 액티브(L레벨)로 되면 액티브(H레벨)로 된다. NAND 회로(342)의 한쪽 입력 단자에는 NAND 회로(341)의 출력 신호가 공급되고, 다른쪽 입력 단자에는 제 4 클럭 신호 CK4j-1이 공급된다. 제 4 클럭 신호 CK4j-1은 전송 방향을 왼쪽 방향 으로 한 경우에 다음 단의 데이터 전송 단위 회로 Uaj-1에 입력 신호 INj-1의 기록을 지시하는 신호로서, L레벨에서 액티브로 된다. 따라서, 제 2 인에이블 신호 생성 회로(34)는 자신의 단의 데이터 전송 단위 회로 Uaj의 입력 신호 INj와 출력 신호 OUTj 중 어느 한쪽이 액티브이고, 또한, 전송 방향을 왼쪽 방향으로 한 경우에 다음 단의 데이터 전송 단위 회로 Uaj-1이 기록 불능으로 된 것을 검지하는 수단으로서 기능한다.

상술한 제 1 인에이블 신호 생성 회로(31) 및 제 2 인에이블 신호 생성 회로(34)에 의해서, 자신의 단의 데이터 전송 단위 회로 Uaj의 입력 신호 INj 및 출력 신호 OUTj가 비액티브 상태에서는, 비반전 클럭 신호 CK의 취입이 정지된다. 이 때, 클럭 입력 회로(30)로부터 출력되는 클럭 신호 CLK의 논리 레벨은 고정되어, 클럭 공급 회로(20) 및 데이터 전송 단위 회로 Uaj의 각 노드의 논리 레벨이 고정으로 된다. 즉, 복수의 데이터 전송 단위 회로 Ua1~Uan 및 복수의 클럭 제어 회로 Ub1~Ubn 중, 전단으로부터 펄스가 들어와 후단으로 펄스를 전송하는 회로만이 동작하고, 다른 회로는 동작을 정지한다. 이 결과, 소비 전력이 대폭 삭감된다. 또한, 제 1 인에이블 신호 회로(31) 및 제 2 인에이블 신호 생성 회로(34)는 다음 단의 데이터 전송 단위 회로가 기록 불능으로 된 것을 검지하여, 비반전 클럭 신호 CK의 입력을 허가하기 때문에, 데이터의 통과에 의한 오동작을 방지할 수 있다.

다음에, 도 4에 나타내는 NOR 회로(32)는 부 논리의 논리곱을 연산하여 연산 결과를 정 논리로 출력하는 논리 회로로서 기능한다. 따라서, 제 1 인에이블 신호 EN1이 액티브이면, 비반전 클럭 신호 CK를 취입하고, 논리 레벨을 반전하여 트랜스 퍼 게이트(33)에 공급한다. 또한, NAND 회로(35)는 정 논리의 논리곱을 연산하여 연산 결과를 부 논리로 출력하는 논리 회로로서 기능한다. 따라서, 제 2 인에이블 신호 EN2가 액티브이면, 비반전 클럭 신호 CK를 취입하고, 논리 레벨을 반전하여 트랜스퍼 게이트(36)에 공급한다. 상술한 바와 같이 트랜스퍼 게이트(33 및 36)는 NOR 회로(32) 및 NAND 회로(36)의 출력 신호를 선택하여 클럭 신호 CLK를 출력하기 때문에, 전송 방향에 관계없이 비반전 클럭 신호 CK에 근거하여 생성된다. 이 점은, 쌍방향 시프트 레지스터(1)를 화상 표시 장치의 구동 회로로서 이용하는 경우에 중요하다. 즉, 전송 방향에 상관없이, 클럭 제어 회로 Ubj에 입력되는 클럭 신호의 종류가 고정되기 때문에, 시프트 신호 Q1~Qn과 비반전 클럭 신호 CK와의 타이밍 관계가 고정으로 된다. 이 결과, 화소의 배열이 델타 배열이더라도 문제로 되지 않아, 용이하게 화상 반전을 실행할 수 있다.

그런데, 상술한 제 1 인에이블 신호 생성 회로(31)와 제 2 인에이블 신호 생성 회로(34)는, 도 5에 나타내는 바와 같이 입력 신호 INj와 출력 신호 OUTj와의 부 논리의 논리합을 연산하는 NAND 회로(311 및 341)를 구비한다. 즉, NAND 회로(311 및 341)의 기능은 동일하기 때문에, 이들을 겸용해도 된다. 그래서, 클럭 입력 회로(30)를 도 6에 나타내는 바와 같이 구성해도 된다. 도 6에 나타내는 클럭 입력 회로(30)는 2입력의 NOR 회로(32) 대신에 3입력의 NOR 회로(32')를 구비하고, 2입력의 NAND 회로(35) 대신에 3입력의 NAND 회로(35')를 구비한다. 그리고, NOR 회로(32')에 부 논리의 신호를 공급하기 위해서, 인버터(38)가 마련되어 있다. 이와 같이 클럭 입력 회로(30)를 구성함으로써, 구성을 간이하게 할 수 있어, 소비 전력을 저감할 수 있다.

다음에, 도 4에 나타내는 클럭 공급 회로(20)에 대해서 설명한다. 클럭 공급 회로(20)는 NAND 회로(21), 인버터(22 및 23), 및 NOR 회로(24)를 구비한다. 인버터(22 및 23)는 도 7에 나타내는 바와 같이 고전위측 전원 Vdd와 저전위측 전원 Vss 사이에 P채널형의 트랜지스터 Tr1 및 N채널형의 트랜지스터 Tr2가 직렬로 접속되어서 구성되어 있다. 또한, NAND 회로(21)는 도 8(a)에 나타내는 바와 같이 고전위측 전원 Vdd와 노드 Z1 사이에 병렬로 접속된 P채널형의 트랜지스터 Tr3 및 Tr4, 및 노드 Z1과 저전위측 전원 Vss 사이에 직렬로 접속된 N채널형의 트랜지스터 Tr5 및 Tr6을 구비한다. 또한, NOR 회로(24)는 고전위측 전원 Vdd와 노드 Z2 사이에 직렬로 접속된 P채널형의 트랜지스터 Tr7 및 Tr8, 및 노드 Z2와 저전위측 전원 Vss 사이에 병렬로 접속된 N채널형의 트랜지스터 Tr9 및 Tr10을 구비한다.

도 9에 NAND 회로(21), 인버터(22 및 23), 및 NOR 회로(24)의 입출력 특성을 나타낸다. 또한, 동일 도면에서 Vinv는 인버터(22 및 23)의 임계값 전위, Vnand는 NAND 회로(21)의 임계값 전위, Vnor는 NOR 회로(24)의 임계값 전위를 각각 나타낸다. 임계값 전위 Vnand는 임계값 전위 Vinv보다 높다. 이는, 도 8(a)에 나타내는 바와 같이 노드 Z1과 저전위측 전원 Vss 사이에 N채널형의 트랜지스터 Tr4 및 Tr5가 직렬로 접속되어 있기 때문이다. 또한, 임계값 전위 Vnor는 임계값 전위 Vinv보다 낮다. 이는, 도 8(b)에 나타내는 바와 같이 노드 Z2와 고전위측 전원 Vdd 사이에 P채널형의 트랜지스터 Tr7 및 Tr8이 직렬로 접속되어 있기 때문이다.

다음에, 클럭 공급 회로(20)의 동작에 대해서 설명한다. 도 10에 클럭 신호 CLK의 논리 레벨이 H레벨로부터 L레벨로 천이하는 경우의 타이밍차트를 나타낸다. 또한, 도 2에 나타내는 P채널형의 트랜지스터 P1 및 P2의 임계값 전위는 Vp, N채널형의 트랜지스터 N1 및 N2의 임계값 전위는 Vn인 것으로 한다. 먼저, 초기 상태에서 클럭 신호 CLK의 레벨은 H레벨이다. 이 때, 제 1 클럭 신호 CK1j는 L레벨이고 트랜지스터 P1은 온 상태, 제 2 클럭 신호 CK2j는 H레벨이고 트랜지스터 N1은 온 상태, 제 3 클럭 신호 CK3j는 L레벨이고 트랜지스터 N2는 오프 상태, 제 4 클럭 신호 CK4j는 H레벨이고 트랜지스터 P2는 오프 상태로 되어 있다.

시간 ta0으로부터 클럭 신호 CLK가 하강하기 시작하여, 시간 ta1에서 임계값 전위 Vnand에 도달하면, NAND 회로(21)로부터 출력되는 제 1 클럭 신호 CK1j가 상승하기 시작한다. 그리고, 시간 ta2에서 제 1 클럭 신호 CK1j의 레벨이 임계값 전위 inv에 도달하면, 인버터(22)로부터 출력되는 제 2 클럭 신호 CK2j의 하강이 개시된다. 이 시점에서, 제 1 클럭 신호 CK1j의 레벨은 임계값 전위 Vp에 도달하지 않고, 시간 ta3에서 제 1 클럭 신호 CK1j의 레벨이 임계값 전위 Vp로 된다. 그렇게 하면, 트랜지스터 P1이 오프 상태로 된다.

시간 ta4에 이르면, 제 2 클럭 신호 CK2j의 레벨이 임계값 전위 Vnor에 도달하고, NOR 회로(24)로부터 출력되는 제 3 클럭 신호 CK3j의 상승이 개시된다. 여기서, 제 2 클럭 신호 CK2j의 레벨이 임계값 전위 Vnor로부터 임계값 전위 Vn까지 변화되는 시간 Ta1과 제 3 클럭 신호 CK3j의 레벨이 L레벨로부터 임계값 전위 Vn에 도달할 때까지의 시간 Ta2를 비교하면, 시간 Ta1이 시간 Ta2보다 짧다. 이는, 도 9에 나타내는 바와 같이 NOR 회로(24)의 임계값 전위 Vnor가 낮기 때문이다. 또 한, 실제 회로에서는, NOR 회로(24)에는 전파 지연 시간이 있지만, Ta1<Ta2로 된다. 이 때문에, 시간 ta5에서 트랜지스터 N1이 오프 상태로 되고, 시간 ta6에서 트랜지스터 N2가 온 상태로 된다.

이 후, 시간 ta7에 이르면 제 3 클럭 신호 CK3j의 레벨이 임계값 전위 Vinv에 도달하고, 인버터(23)로부터 출력되는 제 4 클럭 신호 CK4j의 하강이 개시된다. 그리고, 시간 ta8에 이르면, 제 4 클럭 신호 CK4j의 레벨이 임계값 전위 Vp에 도달한다. 이에 따라, 트랜지스터 P2가 온 상태로 된다. 따라서, 트랜지스터 P1→트랜지스터 N1→트랜지스터 N2→트랜지스터 P2의 순서로 신호가 확정된다. 여기서, 트랜지스터 P1 및 N1은 기록 스위치를 구성하고, 트랜지스터 P2 및 N2는 홀드 스위치를 구성하기 때문에, 기록 스위치가 온 상태로부터 오프 상태로 변화된 후, 홀드 스위치가 오프 상태로부터 온 상태로 변화된다.

도 11에 클럭 신호 CLK의 논리 레벨이 L레벨로부터 H레벨로 천이하는 경우의 타이밍차트를 나타낸다. 먼저, 초기 상태에서 클럭 신호 CLK의 레벨은 L레벨이다. 이 때, 제 3 클럭 신호 CK3j는 H레벨이고 트랜지스터 N2는 온 상태, 제 4 클럭 신호 CK4j는 L레벨이고 트랜지스터 P2는 온 상태, 제 1 클럭 신호 CK1j는 H레벨이고 트랜지스터 P1은 오프 상태, 제 2 클럭 신호 CK2j는 L레벨이고 트랜지스터 P1은 오프 상태로 되어 있다.

시간 tb0으로부터 클럭 신호 CLK가 상승하기 시작하여, 시간 tb1에서 임계값 전위 Vnor에 도달하면, NOR 회로(24)로부터 출력되는 제 3 클럭 신호 CK3j가 하강하기 시작한다. 그리고, 시간 tb2에서 제 3 클럭 신호 CK3j의 레벨이 임계값 전위 Vinv에 도달하면, 인버터(23)로부터 출력되는 제 4 클럭 신호 CK4j의 상승이 개시된다. 이 시점에서, 제 3 클럭 신호 CK3j의 레벨은 임계값 전위 Vn에 도달하지 않고, 시간 tb3에서 제 3 클럭 신호 CK3j의 레벨이 임계값 전위 Vn으로 된다. 그렇게 하면, 트랜지스터 N2가 오프 상태로 된다.

시간 tb4에 이르면, 제 4 클럭 신호 CK4j의 레벨이 임계값 전위 Vnand에 도달하고, NAND 회로(21)로부터 출력되는 제 1 클럭 신호 CK1j의 하강이 개시된다. 여기서, 제 4 클럭 신호 CK4j의 레벨이 임계값 전위 Vnand로부터 임계값 전위 Vp까지 변화되는 시간 Tb1과 제 1 클럭 신호 CK1j의 레벨이 H레벨로부터 임계값 전위 Vp에 도달할 때까지의 시간 Tb2를 비교하면, 시간 Tb1이 시간 Tb2보다 짧다. 이는, 도 9에 나타내는 바와 같이 NAND 회로(21)의 임계값 전위 Vnand가 높기 때문이다. 또한, 실제 회로에서는, NAND 회로(21)에는 전파 지연 시간이 있지만, Tb1<Tb2로 된다. 이 때문에, 시간 tb5에서 트랜지스터 P2가 오프 상태로 되고, 시간 tb6에서 트랜지스터 P1이 온 상태로 된다.

이 후, 시간 tb7에 이르면 제 1 클럭 신호 CK1j의 레벨이 임계값 전위 Vinv에 도달하고, 인버터(22)로부터 출력되는 제 2 클럭 신호 CK2j의 상승이 개시된다. 그리고, 시간 tb8에 이르면, 제 2 클럭 신호 CK2j의 레벨이 임계값 전위 Vn에 도달한다. 이에 따라, 트랜지스터 N1이 온 상태로 된다. 따라서, 트랜지스터 N2→트랜지스터 P2→트랜지스터 P1→트랜지스터 N1의 순서로 신호가 확정된다. 여기서, 트랜지스터 P1 및 N1은 기록 스위치 SWaj를 구성하고, 트랜지스터 P2 및 N2는 홀드 스위치 SWbj를 구성하기 때문에, 기록 스위치 SWaj가 온 상태로부터 오프 상태로 변화된 후, 홀드 스위치 SWbj가 오프 상태로부터 온 상태로 변화된다.

다음에, 상술한 제 1~제 4 클럭 신호 CK1j~CK4j에 의해서 구동되는 제 j번째의 데이터 전송 단위 회로 Uaj와 이에 인접하는 제 j+1번째의 데이터 전송 단위 회로 Uaj+1의 전송 동작에 대해서 설명한다. 단, 스타트 펄스 SP의 전송 방향을 오른쪽 방향으로 한다. 또한, 도 12에 나타내는 바와 같이, 입력 신호 INj가 데이터 전송 단위 회로 Uaj에 들어와, 비반전 클럭 신호 CK와 반전 클럭 신호 CKB에 근거하여 시프트 동작이 실행되는 것으로 한다. 또한, 비반전 클럭 신호 CK의 하강 기간을 T1, 비반전 클럭 신호가 L레벨인 기간을 T2, 비반전 클럭 신호 CK의 상승 시간을 T3으로 한다. 또한, 초기 상태에서, 입력 신호 INj는 L레벨이고, 비반전 클럭 신호 CK는 H레벨인 것으로 한다.

도 13에 데이터 전송 단위 회로 Uaj와 제 j+1번째의 데이터 전송 단위 회로 Uaj+1의 등가 회로를 나타낸다. 이 도면에서, 먼저, 전송 방향이 오른쪽 방향이므로, 도 4에 나타내는 클럭 입력 회로(30)에서 트랜스퍼 게이트(33)가 온 상태로 되고, 트랜스퍼 게이트(36)가 오프 상태로 된다. 이 경우, 제 1 인에이블 신호 EN1이 액티브로 되면, 데이터 전송 단위 회로 Uaj에서는 비반전 클럭 신호 CK가 NOR 회로(32)에 의해서 취입되고, 비반전 클럭 신호 CK를 반전한 신호가 클럭 신호 CLK로서 클럭 공급 회로(20)에 공급된다. 한편, 데이터 전송 단위 회로 Uaj+1에서는, 반전 클럭 신호 CKB가 NOR 회로(32)에 의해서 취입되고, 반전 클럭 신호 CKB를 반전한 신호가 클럭 신호 CLK로서 클럭 공급 회로(20)에 공급된다.

초기 상태에서는, 도 13(a)에 나타내는 바와 같이, 기록 스위치 SWaj 및 SWaj+1은 오프 상태로 되고, 홀드 스위치 SWbj 및 SWbj+1은 온 상태로 된다.

다음에, 기간 T1에서, 데이터 전송 단위 회로 Uaj는 클럭 신호 CLK의 상승 파형에 따른 제어가 이루어지는 한편, 데이터 전송 단위 회로 Uaj+1은 클럭 신호 CLK의 하강 파형에 따른 제어가 이루어진다. 이 때, 데이터 전송 단위 회로 Uaj+1의 입력 신호 INj+1 및 출력 신호 OUTj+1은 비액티브(H레벨)이기 때문에, 기록 스위치 SWaj+1 및 홀드 스위치 SWbj+1의 상태에 변화는 없다. 한편, 데이터 전송 단위 회로 Uaj에서는, 입력 신호 INj가 액티브(L레벨)이고, 또한, 다음 단의 기록 스위치 SWaj+1이 오프 상태이기 때문에, 제 1 인에이블 신호 EN1이 액티브로 된다. 이 때문에, 클럭 신호 CLK가 L레벨로부터 H레벨로 상승한다. 도 11을 참조하여 설명한 바와 같이 클럭 신호 CLK의 상승시에는, 트랜지스터 N2가 온 상태로부터 오프 상태로 변화되고, 이어서, 트랜지스터 P2가 온 상태로부터 오프 상태로 변화된다. 따라서, 도 13(b)에 나타내는 바와 같이 홀드 스위치 SWbj가 오프 상태로 된다. 다음에, 트랜지스터 P1이 오프 상태로부터 온 상태로 변화되고, 이어서, 트랜지스터 N1이 오프 상태로부터 온 상태로 변화된다. 이 때, 도 13(c)에 나타내는 바와 같이 기록 스위치 SWaj가 온 상태로 된다. 그렇게 하면, 입력 신호 INj가 NOR 회로(12) 및 인버터(11)를 거쳐서 출력 신호 OUTj로서 출력된다.

다음에, 기간 T2에서는, 클럭 신호 CLK의 레벨의 변화가 없기 때문에, 데이터 전송 단위 회로 Uaj 및 데이터 전송 단위 회로 Uaj+1의 상태가 유지된다(도 13(d) 참조).

다음에, 기간 T3에서, 데이터 전송 단위 회로 Uaj의 출력 신호 OUTj는 액티 브(L레벨)이고, 데이터 전송 단위 회로 Uaj+1의 입력 신호 INj+1도 액티브로 된다. 이 때문에, 데이터 전송 단위 회로 Uaj는 클럭 신호 CLK의 하강 파형에 따른 제어가 이루어지는 한편, 데이터 전송 단위 회로 Uaj+1은 클럭 신호 CLK의 상승 파형에 따른 제어가 이루어진다.

먼저, 데이터 전송 단위 회로 Uaj는, 출력 신호 OUTj가 액티브(L레벨)이고, 또한, 다음 단의 기록 스위치 SWaj+1이 오프 상태이기 때문에, 제 1 인에이블 신호 EN1이 액티브로 된다. 이 때문에, 클럭 신호 CLK가 H레벨로부터 L레벨로 하강한다. 도 10을 참조하여 설명한 바와 같이 클럭 신호 CLK의 하강시에는, 트랜지스터 P1이 온 상태로부터 오프 상태로 변화되고, 이어서, 트랜지스터 N1이 온 상태로부터 오프 상태로 변화된다. 따라서, 도 13(e)에 나타내는 바와 같이 홀드 스위치 SWbj가 오프 상태로 된다. 다음에, 트랜지스터 N2가 오프 상태로부터 온 상태로 변화되고, 이어서, 트랜지스터 P2가 오프 상태로부터 온 상태로 변화된다. 이 때, 도 13(f)에 나타내는 바와 같이 홀드 스위치 SW2가 온 상태로 된다. 그렇게 하면, NOR 회로(12) 및 인버터(11)에 의해서 래치 회로가 구성되어, L레벨이 기억된다.

다음에, 데이터 전송 단위 회로 Uaj+1은, 출력 신호 OUTj가 액티브(L레벨)이고, 또한, 다음 단의 기록 스위치 SWaj+2(도시하지 않음)가 오프 상태이기 때문에, 제 1 인에이블 신호 EN1이 액티브로 된다. 이 때문에, 클럭 신호 CLK가 L레벨로부터 H레벨로 상승한다. 클럭 신호 CLK의 상승시에는, 트랜지스터 N2가 온 상태로부터 오프 상태로 변화되고, 이어서, 트랜지스터 P2가 온 상태로부터 오프 상태로 변화된다. 따라서, 도 13(e)에 나타내는 바와 같이 홀드 스위치 SWbj+1이 오프 상태 로 된다. 다음에, 트랜지스터 P1이 오프 상태로부터 온 상태로 변화되고, 또한, 트랜지스터 N1이 오프 상태로부터 온 상태로 변화된다. 이 때, 도 13(f)에 나타내는 바와 같이 기록 스위치 SWaj+1이 온 상태로 된다. 그렇게 하면, 입력 신호 INj+1이 NOR 회로(12) 및 인버터(11)를 거쳐서 출력 신호 OUTj+1로서 출력된다.

이후, 이들 동작을 반복하여, 후단의 데이터 전송 단위 회로 Uaj+2, Uaj+3, …, Uan으로 전송 펄스를 순차적으로 전송한다. 다음 단의 기록 스위치가 오프 상태인 것을 검지하여, 자신의 단의 온 상태에 있는 기록 스위치 또는 홀드 스위치의 상태를 오프 상태로 천이시키는 것은, 전송 펄스의 통과를 방지하는 점에서 중요하다. 기록 스위치와 홀드 스위치는 토글로 동작하지만, 상술한 동작에 의하면 상태가 천이하는 도중에 양쪽 스위치가 동시에 오프 상태로 되는 기간이 존재한다(예를 들면, 도 13(b) 및 (e)). 환언하면, 스위치의 상태가천이하는 도중에 양쪽 스위치가 동시에 온하는 일이 없다. 가령, 기록 스위치와 홀드 스위치가 동시에 온하는 기간이 존재한다고 한다면, 도 13(e)에서 기록 스위치 SWaj 및 SWaj+1과 홀드 스위치 SWbj 및 SWbj+1이 온 상태로 되어, 본래, 데이터 전송 단위 회로 Uaj로부터 데이터 전송 단위 회로 Uaj+1로 전송되어야 할 전송 펄스가 데이터 전송 단위 회로 Uaj+2까지 전송되어 버린다. 본 실시형태에 의하면, 스위치의 상태 천이 도중에 양쪽 스위치가 동시에 오프 상태로 되는 기간을 마련했기 때문에, 전송 펄스의 통과를 방지하여, 확실히 전송을 실행할 수 있다. 또한, 제 1 내지 제 4 트랜지스터 P1, N1, N2 및 P2의 온ㆍ오프의 순서를 고정으로 할 수 있기 때문에, 종래의 파형 정형 회로와 같이 구동 능력이 큰 논리 회로를 이용할 필요가 없다. 이 때문에, 소비 전력을 삭감할 수 있고 또한 노이즈의 발생을 저감하는 것이 가능해진다.

도 14는 상술한 데이터 전송 단위 회로 Uaj와 클럭 제어 회로 Ubj의 기능 블록도이다. 이 도면에 나타내는 바와 같이 데이터 전송 단위 회로 Uaj는 제 1 회로와 제 2 회로로 구성된다. 제 1 회로는 도 2에 나타내는 클럭드 인버터(10)와, 제 1 트랜지스터 P1, 제 2 트랜지스터 N1, 및 NOR 회로(12)를 구비한다. 한편, 제 2 회로는 클럭드 인버터(11), 제 3 트랜지스터 N2, 제 4 트랜지스터 P2 및 NOR 회로(12)를 구비한다. 또한, NOR 회로(12)는 리셋 신호가 비액티브(L레벨)일 때 반전 회로로서 기능하고, 제 1 회로와 제 2 회로에서 겸용된다.

전송 방향이 오른쪽 방향인 경우는, 제 2 회로는 전송 펄스의 논리 레벨을 기억하는 기억 수단으로서 기능하고, 제 3 트랜지스터 N2 및 제 4 트랜지스터 P2는 홀드 스위치를 구성한다. 홀드 스위치가 온 상태(액티브)일 때 기억 수단은 논리 레벨을 기억 가능하게 되고, 홀드 스위치가 오프 상태(비액티브)일 때 기억 수단은 논리 레벨을 기억 불능하게 된다. 또한, 제 1 회로는 기억 수단에 전송 펄스의 논리 레벨을 기입하는 기록 수단으로서 기능하고, 제 1 트랜지스터 P1 및 제 2 트랜지스터 N1은 기록 스위치를 구성한다. 기록 스위치가 온 상태(액티브)일 때 기록 수단은 기억 수단에 대하여 전송 펄스의 논리 레벨 기입하고, 기록 스위치가 오프 상태(비액티브)일 때 기록 수단은 기억 수단에 대하여 전송 펄스의 논리 레벨을 기입하지 않는다.

전송 방향이 왼쪽 방향인 경우는, 제 1 회로는 전송 펄스의 논리 레벨을 기억하는 기억 수단으로서 기능하고, 제 1 트랜지스터 P1 및 제 2 트랜지스터 N2는 홀드 스위치를 구성한다. 한편, 제 2 회로는 전송 펄스의 논리 레벨을 기억하는 기억 수단으로서 기능하고, 제 1 트랜지스터 P1 및 제 2 트랜지스터 N2는 홀드 스위치를 구성한다. 이와 같이 전송 방향에 따라서 제 1 회로와 제 2 회로의 기능이 전환되는 것으로 된다.

다음에, 클럭 제어 회로 Ubj에는, 비반전 클럭 신호 CK 또는 반전 클럭 신호 CKB의 한쪽이 공급 클럭 신호 CK'로서 취입되고, 전송 방향에 따라서 부 논리의 입력 논리 회로(NOR 회로)와 정 논리의 입력 논리 회로(NAND 회로)가 선택되어, 클럭 신호 CLK가 생성된다. 그리고, 상술한 바와 같이 클럭 공급 회로(20)는 1계통의 클럭 신호 CLK에 근거하여 제 1 내지 제 4 클럭 신호 CK1j~CK4j를 생성하여, 상술한 기록 스위치와 홀드 스위치에 공급한다.

다음에, 데이터 전송 단위 회로 Uaj의 다른 구성예에 대해서 설명한다.

도 15에, 데이터 전송 단위 회로 Uaj의 다른 구성예 1을 나타낸다. 도 15에 나타내는 데이터 전송 단위 회로 Uaj는 NOR 회로(12)를 대신하여 인버터(13 및 14)를 이용하는 점을 제외하고 도 2에 나타내는 데이터 전송 단위 회로 Uaj와 마찬가지로 구성되어 있다. 이 경우, 클럭드 인버터(10), 스위치 SWaj, 및 인버터(13)는 제 1 회로를 구성하고, 클럭드 인버터(11), 스위치 SWbj, 및 인버터(14)는 제 2 회로를 구성한다. 이 구성예에서는, NOR 회로(12)의 반전 회로로서의 기능을 인버터(13 및 14)에 분배하고 있다.

도 16에 데이터 전송 단위 회로 Uaj의 다른 구성예 2를 나타낸다. 도 16에 나타내는 데이터 전송 단위 회로 Uaj는 NOR 회로(12)를 대신하여 인버터(15 및 16) 를 이용하는 점을 제외하고 도 2에 나타내는 데이터 전송 단위 회로 Uaj와 마찬가지로 구성되어 있다. 이 경우, 클럭드 인버터(10), 스위치 SWaj, 및 인버터(15)는 제 1 회로를 구성하고, 클럭드 인버터(11), 스위치 SWbj, 및 인버터(16)는 제 2 회로를 구성한다. 이 구성예에서는, NOR 회로(12)의 반전 회로로서의 기능을 인버터(15 및 16)에 분배하고 있다.

도 17에 데이터 전송 단위 회로 Uaj의 다른 구성예 3을 나타낸다. 도 17에 나타내는 데이터 전송 단위 회로 Uaj는 스위치 SWaj 및 SWbj, 및 NOR 회로(12)를 대신하여 클럭드 인버터(17 및 18)를 이용하는 점을 제외하고 도 2에 나타내는 데이터 전송 단위 회로 Uaj와 마찬가지로 구성되어 있다. 이 경우, 클럭드 인버터(10 및 17)는 제 1 회로를 구성하고, 클럭드 인버터(11 및 18)는 제 2 회로를 구성한다. 이 구성예에서는, NOR 회로(12)의 반전 회로로서의 기능 및 스위치 SWaj의 기능을 클럭드 인버터(15)에 분배하고, NOR 회로(12)의 반전 회로로서의 기능 및 스위치 SWbj의 기능을 클럭드 인버터(18)에 분배하고 있다.

여기서, 제 1 회로가 기록 수단으로서 기능하는 경우, 제 1 트랜지스터 P1 및 제 2 트랜지스터 N1은 기록 게이트로서 기능하는 한편, 기억 수단으로서 기능하는 경우에는 제 1 트랜지스터 P1 및 제 2 트랜지스터 N1은 홀드 게이트로서 기능한다. 또한, 제 2 회로가 기록 수단으로서 기능하는 경우, 제 3 트랜지스터 N2 및 제 4 트랜지스터 P2는 기록 게이트로서 기능하는 한편, 기억 수단으로서 기능하는 경우에는 제 3 트랜지스터 N2 및 제 4 트랜지스터 P2는 홀드 게이트로서 기능한다.

도 18에 쌍방향 시프트 레지스터(1)의 전체 동작의 타이밍차트를 나타낸다. 이 도면에 도시하는 바와 같이 L레벨에서 액티브로 되는 스타트 펄스 SP가 쌍방향 시프트 레지스터(1)에 입력되면, 비반전 클럭 신호 CK 및 반전 클럭 신호 CKB에 동기하여, 시프트 신호 Q1~Qn이 순차적으로 출력된다. 전송 방향이 오른쪽 방향인 경우에는, 스타트 펄스 SP가 좌단의 데이터 전송 단위 회로 Ua1에 공급되기 때문에, 시프트 신호는 Q1→Q2→, …, →Qn의 순서로 액티브로 된다. 각 시프트 신호 Q1~Qn은 NOR 회로(12)의 출력 신호이기 때문에, H레벨에서 액티브로 된다. 이 경우, 임의 단의 시프트 신호와 다음 단의 시프트 신호는, 비반전 클럭 신호 CK의 1/2주기의 기간 중복한다. 또한, 전송 방향이 왼쪽 방향인 경우, 스타트 펄스 SP가 우단의 데이터 전송 단위 회로 Ua1에 공급되기 때문에, 시프트 신호는 Qn→Qn-1→, …, →Q1의 순서로 액티브로 된다.

여기서, 전송 방향이 좌우 어느 방향이더라도, 각 시프트 신호 Q1~Qn과 비반전 클럭 신호 CK 또는 반전 클럭 신호 CKB의 위상 관계(위상차)는 일정하다. 예를 들면, 시프트 신호 Q2의 상승 에지 Eu는, 도 18에 도시하는 바와 같이 전송 방향을 막론하고 비반전 클럭 신호 CK의 상승 에지에 동기하고 있다. 따라서, 전송 방향에 따라서 비반전 클럭 신호 CK 또는 반전 클럭 신호 CKB의 1/2주기만큼 위상 관계가 어긋나는 일도 없다.

<2. 전기 광학 장치>

다음에, 상술한 쌍방향 시프트 레지스터(1)를 구동 회로에 이용한 전기 광학 장치에 대해서 설명한다.

도 19는 본 발명에 따른 전기 광학 장치(500)의 전기적 구성을 나타내는 블록도이다. 이 전기 광학 장치(500)는 전기 광학 재료로서 액정을 이용한다. 전기 광학 장치(500)는 주요부로서 액정 패널 AA를 구비한다. 액정 패널 AA는 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor: 이하, 「TFT」라고 칭함)를 형성한 소자 기판과 대향 기판을 서로 전극 형성면을 대향시키고, 또한, 일정한 간격을 유지하여 첨부하며, 이 간격에 액정이 협지되어 있다.

또한, 전기 광학 장치(500)는 액정 패널 AA, 타이밍 발생 회로(300) 및 화상 처리 회로(400)를 구비한다. 액정 패널 AA는 그 소자 기판상에 화상 표시 영역 A, 주사선 구동 회로(100), 데이터선 구동 회로(200), 샘플링 회로(240) 및 화상 신호 공급선 L을 구비한다. 이 전기 광학 장치(500)에 공급되는 입력 화상 데이터 D는, 예를 들면, 3비트 병렬의 형식이다. 타이밍 발생 회로(300)는 입력 화상 데이터 D에 동기하여 Y클럭 신호 YCK, X클럭 신호 XCK, Y전송 개시 펄스 DY, X전송 개시 펄스 DX, 및 전송 방향 제어 신호 DIR을 생성하여, 주사선 구동 회로(100) 및 데이터선 구동 회로(200)에 공급한다. 또한, 타이밍 발생 회로(300)는 화상 처리 회로(400)를 제어하는 각종 타이밍 신호를 생성하고, 이를 출력한다. 또한, Y클럭 신호 YCK 및 X 클럭 신호 XCK는 상술한 비반전 클럭 신호 CK에 상당하고, Y전송 개시 펄스 DY 및 X전송 개시 펄스 DX는 상술한 스타트 펄스 SP에 상당한다.

여기서, Y클럭 신호 YCK는 주사선(2)을 선택하는 기간을 특정하고, X클럭 신호 XCK는 데이터선(3)을 선택하는 기간을 특정한다. 또한, Y전송 개시 펄스 DY는 주사선(2)의 선택 개시를 지시하는 펄스이고, 한편, X전송 개시 펄스 DX는 데이터 선(3)의 선택 개시를 지시하는 펄스이다. 또한, 전송 방향 제어 신호 DIR은 주사선(2) 및 데이터선(3)의 선택 순서를 지시하는 신호이다. 그 논리 레벨이 H레벨일 때, 전송 방향 제어 신호 DIR은 각 주사선(2)을 위부터 아래로 순차적으로 선택하고 또한 각 데이터선(3)을 왼쪽부터 오른쪽으로 선택하는 것을 지시한다. 이하의 설명에서는, 이 경우의 표시 형태를 비반전 화상 표시라고 칭한다. 한편, 전송 방향 제어 신호 DIR의 논리 레벨이 L레벨일 때, 전송 방향 제어 신호 DIR은 각 주사선(2)을 아래부터 위로 순차적으로 선택하고 또한 동시에 각 데이터선(3)을 오른쪽부터 왼쪽으로 선택하는 것을 지시한다. 이하의 설명에서는, 이 경우의 표시 형태를 반전 화상 표시라고 칭한다. 이 예에서는, 주사선 구동 회로(100) 및 데이터선 구동 회로(200)에 대하여, 공통의 전송 방향 제어 신호 DIR을 공급하고 있지만, 타이밍 발생 회로(300)에서, 주사선의 선택용 신호와 데이터선의 선택용 신호를 개별적으로 생성하여, 이들을 주사선 구동 회로(100) 및 데이터선 구동 회로(200)에 공급해도 되는 것은 물론이다.

다음에, 화상 처리 회로(400)는 입력 화상 데이터 D에 액정 패널의 광투과 특성을 고려한 감마 보정 등을 실시한 후, RGB 각 색의 화상 데이터를 D/A 변환하고, 화상 신호 VID를 생성하여 액정 패널 AA에 공급한다.

다음에, 화상 표시 영역 A에는, 도 19에 나타내어지는 바와 같이, m(m은 2 이상의 자연수)개의 주사선(2)이 X방향을 따라서 평행하게 배열해서 형성되는 한편, n(n은 2 이상의 자연수)개의 데이터선(3)이 Y방향을 따라서 평행하게 배열해서 형성되어 있다. 그리고, 주사선(2)과 데이터선(3)과의 교차 부근에서는, TFT(50) 의 게이트가 주사선(2)에 접속되는 한편, TFT(50)의 소스가 데이터선(3)에 접속되고, 또한, TFT(50)의 드레인이 화소 전극(6)에 접속된다. 그리고, 각 화소는 화소 전극(6)과, 대향 기판에 형성되는 대향 전극(후술함)과, 이들 양쪽 전극간에 협지된 액정에 의해서 구성된다. 이 결과, 주사선(2)과 데이터선(3)과의 각 교차에 대응하여, 화소는 매트릭스 형상으로 배열되는 것으로 된다.

또한, TFT(50)의 게이트가 접속되는 각 주사선(2)에는, 주사 신호 Y1, Y2, …, Ym이 펄스적으로 선순차적으로 인가되도록 되어 있다. 이 때문에, 임의 주사선(2)에 주사 신호가 공급되면, 당해 주사선에 접속되는 TFT(50)가 온하기 때문에, 데이터선(3)으로부터 소정의 타이밍으로 공급되는 화상 신호 X1, X2, …, Xn은 대응하는 화소에 순서대로 기입된 후, 소정 기간 유지되는 것으로 된다.

각 화소에 인가되는 전압 레벨에 따라서 액정 분자의 배향이나 질서가 변화되기 때문에, 광변조에 의한 계조 표시가 가능하게 된다. 예를 들면, 액정을 통과하는 광량은, 노매리 화이트 모드이면, 인가 전압이 높아짐에 따라서 제한되는 한편, 노매리 블랙 모드이면, 인가 전압이 높아짐에 따라서 완화되기 때문에, 전기 광학 장치(500) 전체에서는, 화상 신호에 따른 콘트라스트를 가지는 광이 각 화소마다 출사된다. 이 때문에, 소정의 표시가 가능해진다. 또한, 유지된 화상 신호가 리크하는 것을 방지하기 위해서, 축적 용량(51)이 화소 전극(6)과 대향 전극 사이에 형성되는 액정 용량과 병렬로 부가된다. 예를 들면, 화소 전극(6)의 전압은, 소스 전압이 인가된 시간보다도 3자리수도 긴 시간만큼 축적 용량(51)에 의해 유지되기 때문에, 유지 특성이 개선되는 결과, 고콘트라스트비가 실현되는 것으로 된 다.

다음에, 데이터선 구동 회로(200)는 X클럭 신호 XCK에 동기하여 순차적으로 액티브로 되는 샘플링 신호 SR1~SRn을 생성한다. 또한, 데이터선 구동 회로(200)는 전송 방향 제어 신호 DIR에 의해서 샘플링 신호 SR1~SRn을 액티브로 하는 순서를 제어하는 것이 가능하다. 구체적으로는, 전송 방향 제어 신호 DIR이 H레벨인 경우, 샘플링 신호는 SR1→SR2→ …SRn의 순서로 액티브로 되고, 전송 방향 제어 신호 DIR이 L레벨인 경우, 샘플링 신호는 SRn→SRn-1→ …SR1의 순서로 액티브로 된다.

샘플링 회로(240)는 n개의 스위치 SW1~SWn을 구비한다. 각 스위치 SW1~SWn은 TFT에 의해서 구성되어 있다. 그리고, 게이트에 공급되는 각 샘플링 신호 SR1~SRn이 순차적으로 액티브로 되면, 각 스위치 SW1~SWn이 순차적으로 온 상태로 된다. 그렇게 하면, 화상 신호 공급선 L을 거쳐서 공급되는 화상 신호 VID가 샘플링되어, 각 데이터선(3)에 순차적으로 공급된다. 따라서, SR1→SR2→ …SRn의 순서로 샘플링 신호가 액티브로 되면, 데이터선(3)은 왼쪽부터 오른쪽으로 순차적으로 선택되는 한편, SRn→SRn-1→ …SR1의 순서로 샘플링 신호가 액티브로 되면, 데이터선(3)은 오른쪽부터 왼쪽으로 순차적으로 선택되는 것으로 된다. 또한, 샘플링 회로(240)를 데이터선 구동 회로(200)에 포함시켜도 되는 것은 물론이다.

다음에, 도 20은 데이터선 구동 회로(200)의 상세한 구성을 나타내는 블록도이다. 도면에 나타내는 바와 같이 데이터선 구동 회로(200)는 쌍방향 시프트 레지스터(1)와 n개의 NAND 회로(210) 및 인버터(220)를 구비한다. 단, 쌍방향 시프트 레지스터(1)는 n+1단으로 구성된다. NAND 회로(210)는 인접하는 시프트 신호의 논리곱의 부정을 연산하고, 인버터(220)는 재부정을 연산하여 주사 신호 Y1, Y2, …, Yn을 출력한다.

다음에, 도 21은 주사선 구동 회로(100)의 상세한 구성을 나타내는 블록도이다. 도면에 나타내는 바와 같이 주사선 구동 회로(100)는 쌍방향 시프트 레지스터(1)와 m개의 NAND 회로(110) 및 인버터(120)를 구비한다. 단, 쌍방향 시프트 레지스터(1)는 m+1단으로 구성된다. NAND 회로(110)는 인접하는 시프트 신호의 논리곱의 부정을 연산하고, 인버터(120)는 재부정을 연산하여 샘플링 신호 SR1, SR2, …, SRm을 출력한다.

다음에, 상술한 전기 광학 장치(500)의 표시 동작에 대해서 설명한다. 먼저, 수직 주사 방향이 아래쪽 방향이고, 수평 주사 방향이 오른쪽 방향인 경우의 비반전 화상 표시 동작에 대해서 설명한다. 이 경우, 전송 방향 제어 신호 DIR이 H레벨로 되기 때문에, 도 1에 나타내는 트랜스퍼 게이트 TG1이 온 상태로 되고, 트랜스퍼 게이트 TG2가 오프 상태로 된다. 이 결과, 수직 주사 기간의 최초를 규정하는 Y전송 개시 펄스 DY가 위부터 세어서 1단의 데이터 전송 단위 회로의 상단에 공급된다. 이 때문에, 도 22에 나타내어지는 바와 같이, 주사 신호 Y1, Y2, …, Ym이 순서대로 출력된다.

구체적으로는, 도 21에서 위부터 세어서 1단, 2단, 3단, …, m단의 쌍방향 시프트 레지스터(1)로부터 출력되는 시프트 신호 Q1, Q2, …, Qm+1은, Y전송 개시 펄스 DY를 Y클럭 신호 YCK의 하강에서 취입한 것을 반주기씩 순차적으로 시프트한 것으로 되고, 또한, 각 행에 대응하는 NAND 회로(110) 및 인버터(120)에 의해서, 서로 인접하는 단으로부터 출력되는 시프트 신호끼리의 중복 부분이 출력되어, 주사 신호 Y1, Y2, Y3, …, Ym으로서 출력된다.

여기서, 주사 신호 Y1이 H레벨로 되면, 1행째의 주사선(2)에 게이트가 접속된 TFT(50)가 전부 온으로 된다. 한편, 주사 신호 Y1이 H레벨로 되는 기간에서는, 각 화소에 대응하는 화상 신호 VID가 샘플링 신호 SR1, SR2, …, SRn의 공급에 각각 동기하여, 화상 신호 공급선 L1을 거쳐서 순서대로 공급된다. 여기서, 샘플링 신호 SR1이 H레벨로 되면, 1열째의 샘플링 스위치 SW1이 온하기 때문에, 화상 신호 VID가 1열째의 데이터선(3)에 샘플링된다. 그리고, 1열째의 데이터선(3)에 샘플링된 화상 신호 VID는, 온으로 되어 있는 TFT(50)를 거쳐서 1행1열의 화소 전극(6)에 인가되어, 그 액정 용량에 기입된다.

다음에, 샘플링 신호 SR2가 H레벨로 되면, 2열째의 샘플링 스위치 SW2가 온하기 때문에, 화상 신호 VID가 2열째의 데이터선(3)에 샘플링되고, 온으로 되어 있는 TFT(50)를 거쳐서 1행2열의 액정 용량에 기입된다. 이하 마찬가지로 해서, 화상 신호 VID가 샘플링되고, 1행n열의 액정 용량까지 기입되는 것으로 된다. 이렇게 해서, 1행째에 있어서의 1열부터 n열까지 이르는 액정 용량의 기록이 완료한다. 이후, 주사 신호 Y2, Y3, …, Ym이 순서대로 H레벨로 되면, 2행째, 3행째, …, m행째에 있어서, 각각 1열부터 n열까지 이르는 액정 용량의 기록이 1행째와 마찬가지로 해서 실행된다. 이렇게 해서, 수직 주사 방향이 아래쪽 방향이고, 수평 주사 방향이 오른쪽 방향인 비반전 화상이 형성되는 것으로 된다.

다음에, 수직 주사 방향이 위쪽 방향이고, 수평 주사 방향이 왼쪽 방향인 경우의 반전 화상 표시 동작에 대해서 설명한다. 이 경우, 전송 방향 제어 신호 DIR이 L레벨로 되기 때문에, 도 1에 나타내는 트랜스퍼 게이트 TG1이 오프 상태로 되고, 트랜스퍼 게이트 TG2가 온 상태로 된다. 이 결과, Y전송 개시 펄스 DY가 위부터 m+1단의 데이터 전송 단위 회로의 하단에 공급된다. 이 때문에, 도 23에 나타내어지는 바와 같이, 주사 신호 Ym, Ym-1, Ym-2, …, Y1이 순서대로 출력된다. 여기서, 주사 신호 Ym이 H레벨로 되면, m행째의 주사선(2)에 게이트가 접속된 TFT(50)가 전부 온으로 된다. 한편, 주사 신호 Ym이 H레벨로 되는 기간에서는, 화상 신호 VID가 샘플링 신호 SRn, SRn-1, …, SR1의 공급에 각각 동기하여, 화상 신호 공급선 L을 거쳐서 순서대로 공급된다. 여기서, 샘플링 신호 SRn이 H레벨로 되면, n열째의 샘플링 스위치 SWn이 온하기 때문에, m행n열의 화소에 대응하는 화상 신호 VID가 n열째의 데이터선(3)에 샘플링된다. 그리고, n열째의 데이터선(3)에 샘플링된 화상 신호 VID는, 온으로 되어 있는 TFT(50)를 거쳐서 m행n열의 화소 전극(6)에 인가되어, 그 액정 용량에 기입된다.

다음에, 샘플링 신호 SRn-1이 H레벨로 되면, n-1열째의 샘플링 스위치 SWn-1이 온하기 때문에, 화상 신호 VID가 (n-1)열째의 데이터선(3)에 샘플링되고, 온으로 되어 있는 TFT(50)를 거쳐서 m행(n-1)열의 액정 용량에 기입된다. 이하 마찬가지로 해서, 화상 신호 VID가 샘플링되고, m행1열의 액정 용량까지 기입된다. 이렇게 해서, m행째에 있어서의 n열부터 1열까지 이르는 액정 용량의 기록이 완료하는 것으로 된다. 이후, 주사 신호 Ym-1, Ym-2, …, Y1이 순서대로 H레벨로 되면, (m- 1)행째, (m-2)행째, …, 1행째에 있어서, 각각 n열부터 1열까지 이르는 액정 용량의 기록이 m행째와 마찬가지로 해서 실행되어, 1프레임의 반전 화상이 형성되는 것으로 된다.

이와 같이 상술한 전기 광학 장치(500)에 의하면, 비반전 화상 표시와 반전 화상 표시가 가능해진다. 또한, 상술한 전기 광학 장치(500)는 전기 광학 물질에 액정을 이용한 액정 표시 장치로서, 이 액정 표시 장치는 투과형, 반사형 또는 반투과 반반사형 중 어느 것에도 적용 가능하다. 또한, 액티브ㆍ매트릭스 방식뿐만 아니라, 패시브ㆍ매트릭스 방식에도 적용 가능하다. 또는, 전기 광학 장치로서는 유기 EL 장치나, 형광 표시관, 플라즈마ㆍ디스플레이ㆍ패널, 디지털 미러 디바이스 등 다양한 것에 적용 가능하다.

<3. 전자기기>

다음에, 상술한 실시형태에 따른 전기 광학 장치를 이용한 전자기기의 몇 개에 대해서 설명한다.

도 24에 전기 광학 장치(500)를 적용한 모바일형 퍼스널 컴퓨터의 구성을 나타낸다. 퍼스널 컴퓨터(1000)는 표시 유닛으로서의 전기 광학 장치(500)와 본체부(1010)를 구비한다. 본체부(1010)에는 전원 스위치(1001) 및 키보드(1002)가 마련되어 있다. 이 경우, 전기 광학 장치(500)의 액정 패널 AA는, 특히, 반전 화상 표시를 할 필요가 없다. 그러나, 반전 화상 표시가 필요한 다른 종류의 기기와 전기 광학 장치(500)를 겸용할 수 있다. 즉, 비반전 화상 표시와 반전 화상 표시가 가 능한 전기 광학 장치(500)는 범용성이 향상하여, 이를 내장하는 기기의 비용을 삭감하는 것이 가능해진다.

도 25에 전자 광학 장치(500)를 이용한 프로젝터의 구성을 나타낸다. 이 도면에 나타내어지는 바와 같이, 프로젝터(2000) 내부에는 할로겐 램프 등의 백색 광원으로 이루어지는 램프 유닛(2002)이 마련되어 있다. 이 램프 유닛(2002)으로부터 사출된 투사광은, 내부에 배치된 3장의 미러(2006) 및 2장의 다이클로익 미러(2008)에 의해서 R(빨강), G(초록), B(파랑)의 3원색으로 분리되고, 각 원색에 대응하는 라이트 벌브(100R, 100G 및 100B)에 각각 유도된다. 여기서, 라이트 벌브(100R, 100G 및 100B)는 상술한 실시형태에 따른 전기 광학 장치(500), 즉 투과형 액정 표시 장치와 기본적으로는 마찬가지이다. 즉, 라이트 벌브(100R, 100G, 100B)는 각각 RGB의 각 원색 화상을 생성하는 광변조기로서 기능하는 것이다. 또한, B의 광은 다른 R이나 G의 광과 비교하면, 광로가 길기 때문에, 그 손실을 방지하기 위해서, 입사 렌즈(2022), 릴레이 렌즈(2023) 및 출사 렌즈(2024)로 이루어지는 릴레이 렌즈계(2021)를 거쳐서 유도된다. 라이트 벌브(100R, 100G, 100B)에 의해서 각각 변조된 광은 다이클로익 프리즘(2012)에 3방향으로부터 입사한다. 그리고, 이 다이클로익 프리즘(2012)에서, R 및 B의 광은 90°로 굴절하는 한편, G의 광은 직진한다. 이에 따라, 각 원색 화상의 합성한 컬러 화상이 투사 렌즈(2014)를 거쳐서 스크린(2020)에 투사되는 것으로 된다. 여기서, 탁상에 재치한 프로젝터(2000)를, 그 바닥면을 천장면을 향해서 매달아서 사용하는 경우, 라이트 벌브에 의한 변조 상(像)의 상하 좌우를, 탁상에 사용할 때와 비교해서 반전시킬 필요가 있지만, 본 실시형태에서는, 상술한 바와 같이 주사선 구동 회로(100)에 의한 수직 주사 방향을 위쪽 방향으로 하고, 데이터선 구동 회로(500)에 의한 수평 주사 방향을 왼쪽 방향으로 하면, 반전 화상이 형성된다.

도 26에 전기 광학 장치(500)를 이용한 비디오 카메라의 구성을 나타낸다. 이 도면에 나타내어지는 바와 같이, 비디오 카메라(3000)의 본체(3010)에는, 모니터(510)로서 이용되는 전기 광학 장치(500) 외에 광학계(3012) 등이 마련된다. 여기서, 전기 광학 장치(500)는 축(3024)을 중심으로 하여, 힌지(3016)에 대하여 회동 자유롭게 부착되고, 또한, 힌지(3016)는 축(3022)을 중심으로 하여, 본체(3010)에 대하여 개폐하는 구조로 되어 있다.

이 때문에, 전기 광학 장치(500)는, 도면에 나타내어지는 형태와, 촬영자가 도면의 안쪽에 위치하여 파인더로 이용하는 형태에서는, 표시 화상의 상하 좌우가 반전한 관계로 할 필요가 있다. 여기서, 본 실시형태에서는, 상술한 바와 같이 주사선 구동 회로(100)에 의한 수직 주사 방향, 및, 데이터선 구동 회로(200)에 의한 수평 주사 방향을 각각 서로 반대 방향으로 하면, 표시 화상의 상하 좌우를 반전시킬 수 있다. 또한, 전자기기에서는, 도 24~도 26을 참조하여 설명한 예에 한정되지 않고, 그 외에도 각종 상황에 따라서 화상의 상하, 좌우를 반전시킬 필요가 있는 기기의 전부에 적용 가능하다.

본 발명에 의하면 상술한 시프트 레지스터를 이용하기 때문에, 소비 전력을 저감시킬 수 있고, 또한, 노이즈의 발생을 작게 할 수 있다. 또한, 샘플링 신호의 오동작을 방지하여 표시 화면의 품질을 향상시킬 수 있다.

Claims (11)

1. 홀드 게이트를 포함하여 상기 홀드 게이트가 액티브 상태에서 펄스의 논리 레벨을 기억하는 기억 수단과, 기록 게이트를 포함하여 상기 기록 게이트가 액티브 상태에서 펄스를 상기 기억 수단에 기입하는 기록 수단을 구비하는 전송 단위 회로가 직렬로 복수 접속된 시프트 레지스터의 제어 방법으로서,

   상기 기록 게이트가 액티브 상태 또한 상기 홀드 게이트가 비액티브 상태로부터, 상기 기록 게이트가 비액티브 상태 또한 상기 홀드 게이트가 액티브 상태로 천이되는 경우에,

   상기 기록 게이트가 액티브 상태로부터 비액티브 상태로 되도록 제어하고, 상기 홀드 게이트가 비액티브 상태로부터 액티브 상태로 되도록 제어하며,

   상기 기록 게이트가 비액티브 상태 또한 상기 홀드 게이트가 액티브 상태로부터, 상기 기록 게이트가 액티브 상태 또한 상기 홀드 게이트가 비액티브 상태로 천이되는 경우에,

   상기 홀드 게이트가 액티브 상태로부터 비액티브 상태로 되도록 제어하고, 상기 기록 게이트가 비액티브 상태로부터 액티브 상태로 되도록 제어하는

   것을 특징으로 하는 시프트 레지스터의 제어 방법.
2. 제 1 항에 있어서,

   상기 기록 게이트는 P채널형 제 1 트랜지스터와 N채널형 제 2 트랜지스터를 구비하고, 상기 홀드 게이트는 N채널형 제 3 트랜지스터와 P채널형 제 4 트랜지스터를 구비하며,

   상기 기록 게이트가 액티브 상태 또한 상기 홀드 게이트가 비액티브 상태로부터, 상기 기록 게이트가 비액티브 상태 또한 상기 홀드 게이트가 액티브 상태로 천이되는 경우에,

   상기 제 1 트랜지스터가 온 상태로부터 오프 상태로 되도록 제어하고,

   상기 제 2 트랜지스터가 온 상태로부터 오프 상태로 되도록 제어하고,

   상기 제 3 트랜지스터가 오프 상태로부터 온 상태로 되도록 제어하며,

   상기 제 4 트랜지스터가 오프 상태로부터 온 상태로 되도록 제어하고,

   상기 기록 게이트가 비액티브 상태 또한 상기 홀드 게이트가 액티브 상태로부터, 상기 기록 게이트가 액티브 상태 또한 상기 홀드 게이트가 비액티브 상태로 천이되는 경우에,

   상기 제 3 트랜지스터가 온 상태로부터 오프 상태로 되도록 제어하고,

   상기 제 4 트랜지스터가 온 상태로부터 오프 상태로 되도록 제어하고,

   상기 제 1 트랜지스터가 오프 상태로부터 온 상태로 되도록 제어하며,

   상기 제 2 트랜지스터가 오프 상태로부터 온 상태로 되도록 제어하는

   것을 특징으로 하는 시프트 레지스터의 제어 방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 펄스의 전송 방향에 있는 다음 단의 전송 단위 회로에서 상기 기록 게이트가 비액티브로 된 것을 검지한 후에, 현재 단의 전송 단위 회로에서 상기 기록 게이트 및 상기 홀드 게이트의 상태를 천이시키는 처리를 실행하는 것을 특징으로 하는 시프트 레지스터의 제어 방법.
4. 홀드 게이트를 포함하여 상기 홀드 게이트가 액티브 상태에서 펄스의 논리 레벨을 기억하는 기억 수단과, 기록 게이트를 포함하여 상기 기록 게이트가 액티브 상태에서 펄스를 상기 기억 수단에 기입하는 기록 수단을 구비하는 전송 단위 회로가 직렬로 복수 접속된 전송부와,

   복수의 전송 단위 회로 각각에 대응하여 마련되고 상기 홀드 게이트 및 상기 기록 게이트의 상태가 액티브인지 비액티브인지를 제어하는 복수의 제어 단위 회로를 구비한 제어부

   를 구비하되,

   상기 제어 단위 회로는

   상기 기록 게이트가 액티브 상태 또한 상기 홀드 게이트가 비액티브 상태로부터, 상기 기록 게이트가 비액티브 상태 또한 상기 홀드 게이트가 액티브 상태로 천이되는 경우에, 상기 기록 게이트가 액티브 상태로부터 비액티브 상태로 되도록 제어한 후, 상기 홀드 게이트가 비액티브 상태로부터 액티브 상태로 되도록 제어하고,

   상기 기록 게이트가 비액티브 상태 또한 상기 홀드 게이트가 액티브 상태로부터, 상기 기록 게이트가 액티브 상태 또한 상기 홀드 게이트가 비액티브 상태로 천이되는 경우에, 상기 홀드 게이트가 액티브 상태로부터 비액티브 상태로 되도록 제어한 후, 상기 기록 게이트가 비액티브 상태로부터 액티브 상태로 되도록 제어하는

   것을 특징으로 하는 시프트 레지스터.
5. 제 4 항에 있어서,

   상기 기록 게이트는 P채널형 제 1 트랜지스터와 N채널형 제 2 트랜지스터를 구비하고, 상기 홀드 게이트는 N채널형 제 3 트랜지스터와 P채널형 제 4 트랜지스터를 구비하며,

   상기 제어 단위 회로는,

   상기 기록 게이트가 액티브 상태 또한 상기 홀드 게이트가 비액티브 상태로부터, 상기 기록 게이트가 비액티브 상태 또한 상기 홀드 게이트가 액티브 상태로 천이되는 경우에, 상기 제 1 트랜지스터가 온 상태로부터 오프 상태로 되도록 제어한 후, 상기 제 2 트랜지스터가 온 상태로부터 오프 상태로 되도록 제어하고, 또한, 상기 제 3 트랜지스터가 오프 상태로부터 온 상태로 되도록 제어한 후, 상기 제 4 트랜지스터가 오프 상태로부터 온 상태로 되도록 제어하며,

   상기 기록 게이트가 비액티브 상태 또한 상기 홀드 게이트가 액티브 상태로부터, 상기 기록 게이트가 액티브 상태 또한 상기 홀드 게이트가 비액티브 상태로 천이되는 경우에, 상기 제 3 트랜지스터가 온 상태로부터 오프 상태로 되도록 제어한 후, 상기 제 4 트랜지스터가 온 상태로부터 오프 상태로 되도록 제어하고, 또한, 상기 제 1 트랜지스터가 오프 상태로부터 온 상태로 되도록 제어한 후, 상기 제 2 트랜지스터가 오프 상태로부터 온 상태가 되도록 제어하는

   것을 특징으로 하는 시프트 레지스터.
6. 제 5 항에 있어서,

   상기 제어 단위 회로는,

   클럭 신호를 출력하는 클럭 입력 회로와, 상기 제 1 트랜지스터에 제 1 비반전 제어 클럭 신호를 공급하고, 상기 제 2 트랜지스터에 제 1 반전 제어 클럭 신호를 공급하고, 상기 제 3 트랜지스터에 제 2 비반전 제어 클럭 신호를 공급하며, 상기 제 4 트랜지스터에 제 2 반전 제어 클럭 신호를 공급하는 클럭 공급 회로를 구비하고,

   상기 클럭 공급 회로는,

   한쪽의 입력 단자에 상기 클럭 신호가 공급되고, 상기 제 1 비반전 제어 클럭 신호를 출력하는 NAND 회로와, 상기 제 1 비반전 제어 클럭 신호를 반전하여 상 기 제 1 반전 제어 클럭 신호를 출력하는 제 1 반전 회로와,

   한쪽 입력 단자에 상기 클럭 신호가 공급되고, 다른쪽 입력 단자에 상기 제 1 반전 제어 클럭 신호가 공급되며, 상기 제 2 비반전 제어 클럭 신호를 출력하는 NOR 회로와,

   상기 제 2 비반전 제어 클럭 신호를 반전하여 상기 제 2 반전 제어 클럭 신호를 생성하여, 상기 NAND 회로의 다른쪽 입력 단자에 공급하는 제 2 반전 회로를 구비하는

   것을 특징으로 하는 시프트 레지스터.
7. 제 6 항에 있어서,

   상기 복수의 제어 단위 회로 각각에 마련된 상기 클럭 입력 회로에는, 비반전 입력 클럭 신호와 이것을 반전한 반전 입력 클럭 신호가 공급 클럭 신호로서 교대로 공급되고,

   상기 클럭 입력 회로는,

   제 1 조건이 충족되는 것을 검지하여, 상기 공급 클럭 신호의 입력을 허가하는 부 논리의 제 1 인에이블 신호를 생성하는 제 1 인에이블 신호 생성 회로와,

   제 2 조건이 충족되는 것을 검지하여, 상기 공급 클럭 신호의 입력을 허가하는 정 논리의 제 2 인에이블 신호를 생성하는 제 2 인에이블 신호 생성 회로와,

   상기 공급 클럭 신호와 상기 제 1 인에이블 신호가 입력되는 NOR 회로와,

   상기 공급 클럭 신호와 상기 제 2 인에이블 신호가 입력되는 NAND 회로와,

   상기 펄스의 전송 방향을 지시하는 전송 신호에 근거하여, 상기 NOR 회로의 출력 신호와 상기 NAND 회로의 출력 신호 중 한쪽을 선택하여 상기 클럭 신호로서 출력하는 선택 회로를 구비하는

   것을 특징으로 하는 시프트 레지스터.
8. 제 4 항에 있어서,

   임의 단의 제어 단위 회로는 상기 펄스의 전송 방향에 있는 다음 단의 전송 단위 회로에서 상기 기록 게이트가 비액티브로 된 것을 검지한 후에, 상기 기록 게이트 및 상기 홀드 게이트의 상태를 천이시키는 처리를 실행하는 것을 특징으로 하는 시프트 레지스터.
9. 복수의 주사선과, 복수의 데이터선과, 상기 주사선과 상기 데이터선의 교차에 대응하여 마련된 전기 광학 소자를 구비한 전기 광학 장치로서,

   상기 복수의 주사선을 구동하는 주사선 구동 회로와,

   상기 복수의 데이터선을 구동하는 데이터선 구동 회로

   를 구비하되,

   상기 주사선 구동 회로는, 청구항 4 내지 8 중 어느 한 항에 기재된 시프트 레지스터를 구비하고, 인접하는 상기 전송 단위 회로로부터 출력되는 각 시프트 신호가 동시에 액티브로 되는 기간에 액티브로 되도록 복수의 주사 신호를 생성하며, 상기 복수의 주사 신호를 상기 복수의 주사선에 각각 공급하는 것을 특징으로 하는 전기 광학 장치.
10. 복수의 주사선과, 복수의 데이터선과, 상기 주사선과 상기 데이터선의 교차에 대응하여 마련된 전기 광학 소자를 구비한 전기 광학 장치로서,

    상기 복수의 주사선을 구동하는 주사선 구동 회로와,

    상기 복수의 데이터선을 구동하는 데이터선 구동 회로

    를 구비하되,

    상기 데이터선 구동 회로는, 청구항 4 내지 8 중 어느 한 항에 기재된 시프트 레지스터를 구비하고, 인접하는 상기 전송 단위 회로로부터 출력되는 각 시프트 신호가 동시에 액티브로 되는 기간에 액티브로 되도록 복수의 샘플링 신호를 생성하고, 상기 복수의 샘플링 신호 각각에 따라 화상 신호를 샘플링하여 얻은 복수의 데이터 신호를 상기 복수의 데이터선에 각각 공급하는 것을 특징으로 하는 전기 광학 장치.
11. 청구항 9에 기재된 전기 광학 장치를 구비한 전자기기.

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