KR20060074236A - 게르마늄 전구체, 이를 이용하여 형성된 gst 박막,상기 박막의 제조 방법 및 상변화 메모리 소자 - Google Patents

게르마늄 전구체, 이를 이용하여 형성된 gst 박막,상기 박막의 제조 방법 및 상변화 메모리 소자 Download PDF

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Abstract

본 발명은 게르마늄(Ge), 질소 및 실리콘을 함유한 저온 증착용 게르마늄 전구체, 이를 이용하여 형성된 질소 및 실리콘으로 도핑된 GST 박막, 상기 박막의 제조 방법 및 상변화 메모리 소자에 관한 것이다. 본 발명을 따르는 저온 증착용 게르마늄 전구체는 질소 및 실리콘을 함유하고 있는 바, 박막, 보다 구체적으로는 질소 및 실리콘으로 도핑된 GST 박막 형성시 저온 증착이 가능하다는 장점을 갖는다. 특히, 상기 저온 증착시, 수소 플라즈마를 이용할 수 있다. 상기 저온 증착용 게르마늄 전구체를 이용하여 형성된 질소 및 실리콘으로 도핑된 GST 상변화 막은 감소된 리셋 전류를 가지는 바, 이를 구비한 메모리 소자는 집적화가 가능해지고, 고용량 및 고속 작동이 가능하다.

Description

게르마늄 전구체, 이를 이용하여 형성된 GST 박막, 상기 박막의 제조 방법 및 상변화 메모리 소자{A Ge precursor, a thin layer prepared by using the Ge precursor, a method for preparing the thin layer and a phase-change memory device}
도 1은 종래 기술에 의한 일반적인 형태의 PRAM의 구조를 나타낸 개략적인 단면도이고,
도 2는 Ge2Sb2Te5으로 이루어진 상변화 막을 구비한 메모리 소자의 리셋/셋 프로그래밍(Reset/Set Programming)을 위한 가열 온도를 나타낸 그래프이고,
도 3은 상변화 막을 이루는 물질에 따른 리셋 전류(mA) 값 및 셋 저항값(kohm)을 나타낸 도면이고,
도 4는 본 발명을 따르는 질소 및 실리콘으로 도핑된 GST 박막을 구비한 상변화 메모리 소자의 일 구현예를 개략적으로 도시한 단면도이고,
도 5a 및 5b는 본 발명을 따르는 저온 증착용 게르마늄 전구체의 일 구현예의 1H-NMR 분석 결과 및 13C-NMR 분석 결과를 각각 나타낸 것이고,
도 6은 본 발명을 따르는 저온 증착용 게르마늄 전구체 및 종래의 게르마늄 전구체의 열분해 특성을 나타낸 그래프이고,
도 7a 및 7b는 250℃의 온도에서 종래의 게르마늄 전구체를 이용한 증착층과 본 발명을 따르는 게르마늄 전구체의 증착층의 SEM 사진을 각각 나타낸 것이고,
도 8은 250℃의 온도에서 본 발명을 따르는 게르마늄 전구체를 증착시켜 얻은 패턴의 SEM 사진이고,
도 9는 종래의 게르마늄 전구체 및 본 발명을 따르는 게르마늄 전구체의 증착 시 온도에 따른 게르마늄 증착층 성장율을 비교한 그래프이고,
도 10은 본 발명을 따르는 게르마늄 전구체의 일 구현예, 안티몬 전구체 및 텔루르 전구체를 증착시켜 얻은 질소 및 실리콘이 도핑된 GST 막의 저항을 Te(Ge+Sb) 양이온 비율에 따라 나타낸 것이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10... 반도체 기판 11a... 제1불순물 영역
11b... 제2불순물 영역 12... 게이트 절연층
13... 게이트 전극층 14... 전도성 플러그
15... 층간 절연층 16... 하부 전극
17... 상변화 막 18... 상부 전극
20... 반도체 기판 21a... 제1불순물 영역
21b... 제2불순물 영역 22... 게이트 절연층
23... 게이트 전극층 24... 전도성 플러그
25... 층간 절연층 26... 하부 전극
27... 상변화 막 28... 상부 전극
본 발명은 GST 박막 제조용 게르마늄 전구체, 이를 이용하여 형성된 GST 박막 및 상기 박막의 제조 방법에 관한 것으로서, 보다 상세하기로는, 게르마늄, 질소 및 실리콘을 함유한 저온 증착용 게르마늄 전구체, 이를 이용하여 저온에서 형성된 GST 박막 및 상기 박막의 제조 방법에 관한 것이다. 또한, 상기 게르마늄 전구체를 이용하여 형성된 GST 상변화 막을 구비한 상변화 메모리 소자에 관한 것이다.
상변화 물질(Phase- Change Material)은 온도에 따라 결정(crystalline) 상태 및 비정질(amorphous) 상태의 서로 다른 상태를 갖는 물질이다. 결정 상태는 비정질 상태에 비해 낮은 저항치를 나타내며, 질서 정연한 규칙적인 원자 배열을 지니고 있다. 결정 상태 및 비정질 상태는 상호 가역적인 변화가 가능하다. 즉, 결정 상태에서 비정질 상태로 변화시킬 수 있고, 비정질 상태에서 다시 결정 상태로 변화시킬 수 있다. 상호 변화 가능한 상태를 지니며, 명확하게 구별될 수 있는 저항 값을 지닌 특성을 메모리 소자에 적용시킨 것이 PRAM(Phase-Change Memory Device : 상변화 메모리 소자)이다.
PRAM의 일반적인 형태는 트랜지스터의 소스 또는 드레인 영역에 콘택 플러그를 통해 전기적으로 연결된 상변화 막을 구비한다. 메모리로서의 동작은 상변화 막의 결정 구조 변화로 인한 저항 차이를 이용하여 수행한다. 도 1은 종래 기술에 의한 일반적인 형태의 PRAM을 나타낸 것이다. 이하, 도 1을 참조하여 일반적인 구조의 PRAM에 대해 설명한다.
도 1을 참조하면, 반도체 기판(10)에는 제1불순물 영역(11a) 및 제2불순물 영역(11b)이 형성되어 있으며, 제1불순물 영역(11a) 및 제2불순물 영역(11b)과 접촉하며, 게이트 절연층(12) 및 게이트 전극층(13)이 형성되어 있다. 통상 제1불순물 영역(11a)은 소스라고 칭하고, 제2불순물 영역(11b)은 드레인이라 칭한다.
제1불순물 영역(11a), 게이트 전극층(13) 및 제2불순물 영역(11b) 상에는 절연층(15)이 형성되어 있으며, 절연층(15)을 관통하여 제2불순물 영역(11b)과 접촉하는 콘택 플러그(14)가 형성되어 있다. 콘택 플러그(14) 상에는 하부 전극(16)이 형성되어 있으며, 그 상부에 상변화 막(17) 및 상부 전극(18)이 형성되어 있다.
상술한 바와 같은 구조의 PRAM에 데이타를 저장하는 방식을 설명하면 다음과 같다. 제2불순물 영역(11b) 및 하부 전극(16)을 통하여 인가된 전류에 의하여, 하부 전극(16)과 상변화 막(17)의 접촉 영역에서 주울 열(Joule Heat)이 발생하며, 이에 따라서 상변화 막(17)의 결정 구조에 변화를 일으킴으로써 데이타를 저장한다. 즉, 인가 전류를 적절히 변화시켜 상변화 막(17)의 결정 구조를 의도적으로 결정 상태 또는 비정질 상태로 변화시킨다. 결정질 상태와 비정질 상태의 변화에 따른 저항 값이 변하게 되므로 저장된 이전 데이타 값을 구별할 수 있게 되는 것이다.
현재 메모리 소자에 응용할 수 있는 다양한 종류의 상변화 물질이 알려져 있는 데, 이 중 대표적인 것이 GST(GeSbTe)계 합금이다. 예를 들어, 대한민국 특허 공개 제2004-0100499호에는 칼코게나이드(chalcogenide) 물질층을 구비한 반도체 메모리 소자가 개시되어 있다.
메모리 장치의 성능을 향상시키기 위해서는 소비 전류 값을 감소시키는 것이 필수적이다. 특히 가장 많이 사용되고 있는 상변화 물질인 GST을 채용한 PRAM의 경우, 리셋 전류(Reset Current) 값 즉, 결정 상태에서 비정질 상태로 천이 (transition)시키기 위한 전류 값이 크다.
도 2는 GST(Ge2Sb2Te5)를 상변화 막에 사용한 메모리 소자의 리셋/셋 프로그래밍(Reset/Set Programming)을 위한 가열 온도를 나타낸 그래프이다.
도 2를 참조하면, GST의 경우 셋 프로그래밍, 즉 비정질 상태에서 결정 상태로 만들기 위해서는 녹는점보다 낮은 온도에서 어느 정도 시간을 유지하면 결정화가 이루어지는 것을 알 수 있다. 그리고 리셋 프로그래밍, 즉 결정 상태를 비정질 상태로 만들기 위해서는 온도를 거의 녹는점(melting point : Tm)까지 올렸다가 급냉시켜야하는 것을 알 수 있다. 이 때, 녹는점까지 올리기 위해 소비되는 전류 값이 비교적 크기 때문에 고집적 메모리 소자의 구현에 한계가 있다.
상기 종래 기술의 문제점을 해결하기 위하여, 저온 증착이 가능한 게르마늄 전구체, 상기 게르마늄 전구체를 이용하여 형성됨으로써 리셋/셋 프로그래밍을 위한 소비 전류 값이 감소된 GST 박막, 상기 게르마늄 전구체를 이용한 GST 박막 제조 방법 및 상기 게르마늄 전구체를 이용하여 형성된 GST 상변화 막을 구비한 상변 화 메모리 소자를 제공하는 것을 목적으로 한다.
상기 본 발명의 과제를 이루기 위하여, 본 발명의 제1태양은,
게르마늄(Ge), 질소 및 실리콘을 함유한 저온 증착용 게르마늄 전구체를 제공한다.
상기 본 발명의 과제를 이루기 위하여, 본 발명의 제2태양은,
게르마늄, 질소 및 실리콘을 함유한 저온 증착용 게르마늄 전구체, 안티몬(Sb) 전구체 및 텔루르(Te) 전구체로부터 유래되며, 질소 및 실리콘으로 도핑된 Ge-Sb-Te(GST) 박막을 제공한다.
상기 본 발명의 과제를 이루기 위하여, 본 발명의 제3태양은,
350℃ 이하의 증착 온도 하에서, 상기 저온 증착용 게르마늄 전구체, 안티몬 전구체 및 텔루르 전구체를 증착시켜, 질소 및 실리콘이 도핑된 GST 박막을 제조하는 방법을 제공한다.
상기 본 발명의 다른 과제를 이루기 위하여, 본 발명의 제4태양은,
반도체 기판;
상기 반도체 기판에 형성된 제1불순물 영역 및 제2불순물 영역;
상기 제1불순물 영역 및 제2불순물 영역 사이의 채널 영역 상에 형성된 게이트 구조체;
상기 제2불순물 영역과 연결된 하부 전극;
상기 하부 전극 상에 형성되며 질소 및 실리콘이 도핑된 GST 상변화 막; 및
상기 상변화 막 상에 형성된 상부 전극;을 포함하고, 상기 질소 및 실리콘으로 도핑된 GST 상변화 막은 상기 게르마늄 전구체, 안티몬 전구체 및 텔루르 전구체를 이용하여 형성된 상변화 메모리 소자를 제공한다.
본 발명을 따르는 게르마늄 전구체는 질소 및 실리콘을 함유하는 바, 이를 이용하면 각종 소자에 적합한 균일한 두께의 박막을 저온에서 증착시켜 얻을 수 있다. 상기 게르마늄 전구체를 이용하여 얻은 GST 박막은 질소 및 실리콘이 도핑되어 있어, 결정 구조 변화를 위하여 인가되어야 하는 리셋 전류가 감소될 수 있어, 이를 이용하면 고성능 상변화 메모리 소자를 구현할 수 있다.
이하, 도면을 참조하여 본 발명을 보다 상세히 설명한다.
본 발명을 따르는 저온 증착용 게르마늄 전구체는 게르마늄(Ge), 질소 및 실리콘을 함유한다. 본 발명에 있어서, 게르마늄 전구체와 관련된 "저온 증착용"이라는 용어는, 본 발명을 따르는 게르마늄 전구체가 종래의 게르마늄 전구체, 예를 들면, 질소, 실리콘 또는 이들 모두를 함유하지 않은 종래의 게르마늄 전구체에 비하여, 소정의 두께를 갖는 박막 형성을 위한 증착 공정시 요구되는 증착 온도가 상대적으로 낮다는 점을 나타내기 위하여 도입된 용어이다. 상기 "저온"이란, 예를 들면, 약 350℃ 이하의 온도를 의미하는 것이며, 이하 보다 상세히 설명될 것이다.
보다 구체적으로, 본 발명을 따르는 저온 증착용 게르마늄 전구체는 하기 화학식 1을 가질 수 있다:
<화학식 1>
Figure 112004061602115-PAT00001
상기 화학식 1 중, Q1, Q2, Q3, Q4, Q5, Q 6, Q7 및 Q8은 독립적으로, 수소, C1-5알킬기 또는 SiR1R2R3이고; 상기 R1, R2 및 R3는 독립적으로, 수소 또는 C1-5알킬기이되, 상기 Q1, Q2, Q3, Q4, Q5, Q6, Q 7 및 Q8 중 하나 이상은 SiR1R2R3이다.
상기 화학식 1 중, Q1, Q2, Q3, Q4, Q5, Q 6, Q7 및 Q8 중 하나 이상, 바람직하게는 3개 이상, 보다 바람직하게는 8개 모두가 SiR1R2R3일 수 있다.
따라서, 본 발명을 따르는 저온 증착용 게르마늄 전구체의 일 구현예는 Q1, Q2, Q3, Q4, Q5, Q6, Q7 및 Q 8 모두가 SiR1R2R3인 하기 화학식 2를 가질 수 있다:
<화학식 2>
Ge[N(SiR1R2R3)2]4
상기 화학식 2 중, R1, R2 및 R3는 독립적으로, H 또는 C1-5 알킬기이다.
이 때, C1-5알킬기는 메틸기, 에틸기, 프로필기, 부틸기 또는 펜틸기일 수 있다.
상기 화학식 2 중, R1, R2 및 R3는 모두 메틸기인 것이 바람직하다. 따라서, 본 발명을 따르는 게르마늄 전구체의 다른 일 구현예는 하기 화학식 3을 가질 수 있다:
<화학식 3>
Ge[N(Si(CH3)3)2]4
상기 저온 증착용 게르마늄 전구체를 제조하는 방법은 특별히 한정되지 않으며, 공지된 임의의 모든 방법을 이용할 수 있다. 이 중, 본 발명을 따르는 게르마늄 전구체 제조 방법의 일 구현예를 설명하면 다음과 같다.
먼저, N-Si 결합을 갖는 아미노실란계 화합물을 알칼리 금속-함유 물질과 반응시켜, 하나 이상의 알칼리 금속으로 치환된 아미노실란계 화합물을 제조한다. 상기 아미노실란계 화합물은 예를 들면, 헥사메틸디실라잔(hexamethyldisilazane), 헵타메틸디실라잔(heptamethyldisilazane) 등이 있으나, 이에 한정되는 것은 아니다. 한편, 상기 알칼리 금속-함유 물질로는 n-부틸리튬(nBu-Li) 등을 사용할 수 있으나, 이에 한정되는 것은 아니다. 상기 아미노실란계 화합물 및 알칼리 금속-함유 물질의 반응은 헥산 등과 같은 유기 용매 중에서 진행될 수 있다.
이 후, 상기 하나 이상의 알칼리 금속으로 치환된 아미노실란계 화합물을 할로겐 원소로 치환된 게르마늄-함유 화합물과 화학량론적으로 반응시켜, Ge-N 결합 및 N-Si 결합을 갖는 저온 증착용 게르마늄 전구체를 얻을 수 있다. 상기 할로겐 원소로 치환된 게르마늄-함유 화합물로는 예를 들면 테트라클로로게르마늄(GeCl4), 테트라플루오로게르마늄(GeF4) 등을 사용할 수 있으나, 이에 한정되는 것은 아니다. 상기 반응은 THF 등과 같은 용매에서 진행될 수 있다. 이로부터 얻은 본 발명을 따르는 게르마늄 전구체를 종래의 다양한 정제 및 분리 방법에 의하여 분리하여, 박막 형성을 위한 증착 소스로서 사용될 수 있다.
이상, 본 발명을 따르는 게르마늄 전구체의 제조 방법의 일 구현예를 설명하였으나, 본 발명을 따르는 게르마늄 전구체의 제조 방법은 이에 한정되는 것은 아니며, 다양한 변형예가 가능함은 물론이다.
본 발명은 상기 전술한 바와 같은 저온 증착용 게르마늄 전구체, 안티몬(Sb) 전구체 및 텔루르(Te) 전구체로부터 유래되며, 질소 및 실리콘으로 도핑된 Ge-Sb-Te(GST) 물질로 이루어진 박막을 제공한다.
본 명세서 중, "질소 및 실리콘으로 도핑된 GST 박막" 또는 "질소 및 실리콘으로 도핑된 GST 상변화 막"이란 용어는, 질소 및 실리콘으로 도핑된 Ge-Sb-Te계 물질로 이루어진 박막 또는 상변화 막을 의미하는 것이다. 또한, 상기 "유래된"이란 용어는 상기 GST 박막이 상기 저온 증착용 게르마늄 전구체, 안티몬 전구체 및 텔루르 전구체를 출발 물질로 이용할 수 있는 다양한 박막 형성 방법을 통하여 형성됨을 나타내기 위하여 도입된 용어이다.
상기 저온 증착용 게르마늄 전구체에 대한 설명은 전술한 바를 참조한다. 한편, 상기 안티몬 전구체 및 텔루르 전구체는 본 발명을 따르는 저온 증착용 게르마늄 전구체와 함께 이용될 수 있는 물질이라면 특별히 제한되지 않으며, 각종 안티몬-함유 화합물 및 텔루르-함유 화합물을 사용할 수 있다. 상기 안티몬 전구체 의 예로는 Sb(CH3)3, Sb[N(CH3)2]3 또는 Sb[N(Si(CH 3)3)2]3 등을 들 수 있으나, 이에 한정되는 것은 아니다. 상기 텔루르 전구체의 예로는 Te[CH(CH3)2] 등을 들 수 있으나, 이에 한정되는 것은 아니다. 상기 질소 및 실리콘으로 도핑된 GST 박막 중, Ge, Sb 및 Te 간 조성비는 다양할 수 있다. 이 중, 본 발명을 따르는 질소 및 실리콘으로 도핑된 GST 박막은 예를 들어, 질소 및 실리콘이 도핑된 GeSb2Te5 물질로 이루어질 수 있다.
상기 질소 및 실리콘으로 도핑된 GST 박막은 작은 리셋 전류로 결정 상태에서 비정질 상태로 상변화될 수 있다. 또한, 증가된 셋 저항값을 가질 수 있다. 도 3은 상변화 막을 이루는 물질에 따른 리셋 전류(mA) 값 및 셋 저항값을 나타낸 도면이다. 리셋 전류 및 셋 저항값을 측정하기 위하여, 상부 전극 및 하부 전극으로 TiN을 사용하였고, 그 사이에 상변화 막으로 GST(Ge2Sb2Te5) 막, 질소 도핑된 GST 막 및 실리콘 도핑된 GST 막을 각각 사용하여 PRAM을 형성시켰다. 그리고, 상변화 막 상태를 결정 상태에서 비정질 상태로 상변화시킬 수 있는 경우의 전류의 크기, 즉 리셋 전류 값 및 셋 저항값을 측정하였다.
도 3을 참조하면, 불순물을 도핑하지 않은 상태의 GST의 경우 리셋 전류의 크기가 3mA로 가장 큰 전류가 필요하고, 셋 저항값은 약 0.8kohm 정도로 낮았으며, 질소 도핑된 GST의 경우 약 1.5mA의 리셋 전류가 필요하며, 셋 저항값은 약 1.5kohm 정도인 것을 알 수 있다. 그리고, 실리콘 도핑된 GST를 상변화 막으로 형성시킨 경우에는 가장 낮은 크기인 약 0.7mA의 리셋 전류가 필요며, 가장 높은 셋 저항값인 6.2kohm를 가짐을 알 수 있다. 결과적으로 질소 또는 실리콘이 도핑된 경우, GST 상변화 막의 상변화 특성은 그대로 유지되면서 리셋 전류 값이 크게 감소하며, 셋 저항값은 증가한다는 것을 알 수 있다. 이는 실리콘 또는 질소가 GST 상변화 막에 불순물로 포함되면서 비교적 낮은 온도에서 결정 상태에서 비정질 상태로의 상변화를 용이하게 하는 것으로 사료된다.
이와 같은 본 발명을 따르는 질소 및 실리콘으로 도핑된 GST 박막의 제조 방법은 악 350℃ 이하의 증착 온도 하에서, 전술한 바와 같은 저온 증착용 게르마늄 전구체, 안티몬 전구체 및 텔루르 전구체를 증착시키는 단계를 포함한다. 상기 게르마늄 전구체, 안티몬 전구체 및 텔루르 전구체에 대한 설명은 전술한 바를 참조한다.
본 발명의 질소 및 실리콘으로 도핑된 GST 박막의 제조 방법에 따르면, 종래의 게르마늄 전구체를 이용한 제조 방법에 사용되는 증착 온도보다 훨씬 낮은 증착온도를 이용할 수 있다. 보다 구체적으로, 본 발명의 질소 및 실리콘으로 도핑된 GST 박막의 제조 방법의 증착 온도는 약 350℃ 이하의 온도에서 수행될 수 있다. 증착 온도의 하한값은 형성하고자 하는 박막의 두께 및 Te/(Ge+Sb) 양이온 비율에 따라 상이할 수 있다. 예를 들어, 약 330Å 두께의 질소 및 실리콘으로 도핑된 GST 박막을 형성하는 경우, 증착 온도의 하한값은 약 200℃일 수 있다. 따라서, 이러한 점을 고려하여, 본 발명의 질소 및 실리콘으로 도핑된 GST 박막의 제조 방법의 일 구현예에서, 증착 온도는 약 350℃ 이하, 바람직하게는 200℃ 내지 350℃, 보다 바람직하게는 250℃일 수 있다.
이와 같은 증착 온도는 종래의 게르마늄 전구체를 이용한 증착 공정에서의 증착 온도와는 명확히 구별되는 것이다. 종래의 게르마늄 전구체를 이용하여 GST 박막을 형성하는 경우, 각종 소자에 적합한 소정의 두께를 갖는 박막 제조를 위하여, 약 500℃ 이상의 증착 온도가 필요로 한다고 알려져 있다.(이하, 보다 상세히 설명될 것임). 그러나, 게르마늄 전구체와 텔루르 전구체를 함께 증착시킬 경우, 약 350℃ 이상의 고온에 노출된 텔루르 전구체 중 텔루르 성분이 휘발될 수 있다. 이는, 바람직한 Te/(Ge+Sb) 양이온 비율을 갖는 GST 박막 형성을 곤란하게 할 수 있다. 하지만, 텔루르 성분의 휘발을 방지하기 위하여, 증착 온도를 350℃ 이하로 낮출 경우, 종래의 게르마늄 전구체로는 박막 형성이 제대로 이루어질 수 없다는 한계가 명확히 존재하였다.
그러나, 본 발명을 따르는 저온 증착용 게르마늄 전구체는 저온, 특히 약 350℃ 이하의 온도 하에서 안티몬 전구체 및 텔루르 전구체와 함께 증착하였을 경우, 각종 소자에 적합한 균일한 두께를 갖는 GST 박막을 형성할 수 있다. 이 때, 물론, 텔루르 성분의 휘발도 거의 이루어지지 않아 목적하는 Te/(Ge+Sb) 양이온 비율을 갖는 박막을 원재료의 손실없이 효과적으로 형성할 수 있다. 또한, 증착 소스로서 질소 및 실리콘이 함유된 저온 증착용 게르마늄 전구체를 사용함으로써, 질소 및 실리콘으로 도핑된 GST 박막을 얻기 위하여, 개별적으로 질소 및 실리콘을 도핑할 필요가 없다.
상기 본 발명을 따르는 질소 및 실리콘이 도핑된 GST 박막 제조 방법은 증착법으로서 화학 기상 증착법(Chemical Vapor Deposition : CVD) 및 원자층 증착법 (Atomic Layer Deposition : ALD)를 이용할 수 있으나, 이에 한정되는 것은 아니다. 상기 CVD 및 ALD는 공지된 다양한 방법으로 수행될 수 있다. 상기 ALD에는 플라즈마 원자층 증착법(Plasma Enhanced Atomic Layer Deposition : PEALD)가 포함될 수 있다. 상기 화학 기상 증착법 또는 원자층 증착법에 대한 보다 상세한 설명은 예를 들면 대한민국 특허 공개번호 제2003-0079181호, 제2001-0033532호 및 제2002-0084616호 등을 참조한다. 상기 특허 중 화학 기상 증착법 또는 원자층 증착법과 관련된 내용은 인용되어 본 명세서에 통합된다.
특히, 상기 본 발명을 따르는 질소 및 실리콘이 도핑된 GST 박막 제조 방법은, 플라즈마 원자층 증착법(PEALD)를 이용할 수 있다. 보다 바람직하게는 수소 플라즈마를 이용하는 PEALD를 이용할 수 있다. 본 발명을 따르는 GST 박막 제조 방법에 사용되는 수소 플라즈마를 이용하는 PEALD는 예를 들면, H2/NH3 플라즈마를 이용하는 분해 반응을 이용한 것일 수 있다.
본 발명의 저온 증착용 게르마늄 전구체를 이용하여 형성된 질소 및 실리콘으로 도핑된 GST 박막은 상변화 막으로서의 특성을 가질 수 있다. 이러한 특성을 이용하여, 상기 박막은 다양하게 응용될 수 있는데, 일예로서, 상변화 메모리 소자의 상변화 막으로서 이용될 수 있다. 이하, 본 발명에 의해 제조된 질소 및 실리콘을 포함하는 저온 증착용 게르마늄 전구체를 이용하여 형성된 상변화 막을 구비한 상변화 메모리 소자 및 그 제조 방법에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 의해 제조한 상변화 메모리 소자의 일 실시예를 나타낸 단 면도이다.
도 4를 참조하면, n 형 또는 p 형으로 도핑된 반도체 기판(20)에는 반도체 기판(20)과 반대 극성이 되도록 도핑된 제1불순물 영역(21a) 및 제2불순물 영역(21b)이 형성되어 있다. 여기서, 제1불순물 영역(21a) 및 제2불순물 영역(21b) 사이의 반도체 기판(20)을 채널 영역이라고 하며, 그 상부에는 게이트 절연층(22) 및 게이트 전극층(23)이 형성되어 있다.
제1불순물 영역(21a), 게이트 전극층(23) 및 제2불순물 영역(21b) 상에는 절연층(25)이 형성되어 있으며, 절연층(25) 내에는 제2불순물 영역(21b)을 노출시키는 콘택 홀이 형성되어 있다. 콘택 홀에는 전도성 플러그(24)가 형성되어 있으며, 그 상부에는 하부 전극(26), 상변화 막(27) 및 상부 전극(28)이 순차적으로 형성되어 있다. 본 발명에 의한 상변화 메모리 소자는 그 상변화 막(27)이 전술한 바와 같은 실리콘 및 질소를 포함하는 GST 박막일 수 있다. 보다 구체적으로, 상기 GST 물질은 GeSb2Te5일 수 있다.
일반적으로 상변화 막(27) 하부의 트랜지스터 구조체는 종래 기술에 의한 반도체 제조 공정에 의하면 용이하게 형성시킬 수 있다. 도 4의 구조에서 하부 전극(26) 및 전도성 플러그(24)를 일체형으로 형성시킬 수 있다. 즉, 전도성 플러그(24)가 직접 하부 전극(26)의 기능을 하도록, 그 상부에 상변화 막(27)을 형성시키고, 전도성 플러그(24)를 통하여 전류를 직접 인가하여 주울 열의 발생을 유도할 수 있다. 이 경우 전도성 플러그(24)는 히팅 플러그(heating plug)로 사용된다.
본 발명에 의한 상변화 메모리 소자의 제조 공정을 기술하면 다음과 같다. 먼저, 반도체 기판(20) 상에 게이트 절연층(22) 및 게이트 전극층(23) 물질을 순차적으로 도포한다. 그리고, 게이트 절연층(22) 및 게이트 전극층(23) 물질의 양측부를 제거하여 게이트 절연층(22) 및 게이트 전극층(23)을 완성한다. 노출된 게이트 절연층(22) 및 게이트 전극층(23) 양측 상의 반도체 기판(20) 표면에 불순물을 도핑하여 제1불순물 영역(21a) 및 제2불순물 영역(21b)을 형성시킨다. 그리고 나서, 제1불순물 영역(21a), 게이트 전극층(23) 및 제2불순물 영역(21b) 상에 절연층(25)을 형성시킨다. 제2불순물 영역(21a)이 노출되도록 절연층(25)에 콘택 홀을 형성하고, 콘택 홀 내에 전도성 물질을 충전시켜 전도성 플러그(24)를 형성시킨다.
선택적으로, 전도성 플러그(24) 상에 전도성 물질인 귀금속 물질 또는 TiN과 같은 금속 질화물 등을 도포하여 하부 전극(26)을 형성시킨다. 전도성 플러그(24) 또는 하부 전극(26) 상에 상변화 막(27)을 형성시키는 경우, 종래 기술에서는 Ge-Sb-Te 물질의 타겟을 이용한 스퍼터링 공정을 주로 사용하였다.
그러나, 본 발명에서는 게르마늄, 질소 및 실리콘을 포함하는 저온 증착용 게르마늄 전구체를 사용하여 안티몬 전구체 및 텔루르 전구체와 함께 반응 챔버 내의 기판 상에서 반응시킴으로써 질소 및 실리콘이 포함된 GST 상변화 막을 얻을 수 있다. 이 때, 증착 온도는 예를 들어 350℃ 이하, 바람직하게는 200℃ 내지 350℃일 수 있다. 그리고, 상변화 막(27) 상에 하부 전극(26)과 같이 전도성 물질을 도포하여 상부 전극(28)을 형성시킴으로써 본 발명에 의한 상변화 메모리 소자를 완성시킬 수 있다.
이하, 실시예에 의하여 본 발명을 보다 상세히 설명한다.
실시예
실시예 1
<반응식 1>
Figure 112004061602115-PAT00002
상기 반응식 1에서와 같이, 헥산 1000mL 중 0.1mole의 헥사메틸디실라잔(hexamethyldisilazane) 용액과 nBu-Li 0.2mole을 상압에서 -78℃에서 혼합한 다음, 4시간에 걸쳐 상온까지 반응시켜, 상기 화학식 3'의 화합물을 얻었다.
<반응식 2>
Figure 112004061602115-PAT00003
상기 반응식 2에서와 같이, 상기 화학식 3'의 화합물 0.5mole과 GeCl4 0.1mole을 1000mL의 THF에서 혼합한 다음, 150℃에서 8시간 동안 가열하였다. 이를 상온 진공 중에서 증발시키고 합성된 Ge 전구체를 0.1torr 및 60℃에서 분별 증 류하여, 상기 화학식 3, 즉, Ge[N(Si(CH3)3)2]4의 화합물 38g을 얻은 다음, 1H-NMR 분석 및 13C-NMR 분석(모든 분석은 C6D6 및 25℃에서 수행하였음)을 수행하여, 그 결과를 각각 도 5a 및 5b에 나타내었다. 도 5a 및 5b로부터, 화학식 3의 화합물의 Ge-N 결합 및 N-Si 결합을 확인할 수 있다. 상기 화학식 3의 화합물을 게르마늄 전구체 1이라고 한다.
비교예 A
Aldrich사로부터 입수가능한 Ge(CH3)4 물질을 준비하였다. 이를 게르마늄 전구체 A라고 한다.
비교예 B
Aldrich사로부터 입수가능한 Ge[N(CH3)2]4 물질을 준비하였다. 이를 게르마늄 전구체 B라고 한다.
평가예 1 - 열분해 특성 평가
상기 게르마늄 전구체 A, B 및 1의 열분해 특성을 평가하여, 도 6에 나타내었다. 열분해는 He 분위기 하 400℃의 작은 인잭션 챔버 시스템에서 이루어졌으며, 열분해 결과는 가스 크로마토그래피를 이용하여 평가하였다. 도 6 중, (a)피크는 게르마늄 전구체 A인 Ge(CH3)4의 열분해 결과이고, (b)피크는 게르마늄 전구체 B인 Ge[N(CH3)2]4의 열분해 결과이고, (c)피크는 본 발명을 따르는 게르마늄 전구체 1인 Ge[N(Si(CH3)3)2]4의 열분해 결과이다. (c)피크를 (a)피크 및 (b)피크와 비교하여 볼 때, 본 발명을 따르는 게르마늄 전구체 1이 게르마늄 전구체 A 및 게르마늄 전구체 B에 비하여 훨씬 빠르게 분해된 것을 알 수 있다. 이로써, 본 발명을 따르는 게르마늄 전구체 1은 종래의 게르마늄 전구체에 비하여, 열분해 속도가 상대적으로 커 CVD/ALD 공정에 훨씬 적합하다는 것을 알 수 있다.
평가예 2 - 저온 증착 온도에서의 막 형성 성능 평가
게르마늄 전구체 A 및 본 발명을 따르는 게르마늄 전구체 1을 이용하여 ALD 공정에 의한 막 형성 성능을 평가하였다. 먼저, 하기 표 1에서와 같은 증착 조건으로 ALD법을 이용하여 게르마늄 전구체 A로 Ge 박막을 형성하였다. 동일한 방법으로 게르마늄 전구체 1로 질소 및 실리콘으로 도핑된 Ge 박막을 형성하였다. 이 후, 각각의 단면을 SEM으로 각각 관찰하여, 각각 도 7a 및 7b에 나타내었다. 특히, 하기 표 1에서와 같이 수소 기체를 이용하였다.
증착 온도 250℃
증착 싸이클 250회
공정 시간 0.006/3/1/1
Ar 유입량 500sccm
H2 유입량 300sccm
도 7a에 따르면, 게르마늄 전구체 A를 이용한 경우, 막 형성이 제대로 이루어지지 않음을 알 수 있다. 이는 표 1의 증착 온도가 250℃로 낮았기 때문으로 분석된다. 반면, 도 7b에 따르면, 게르마늄 전구체 1을 이용한 경우, 약 330Å 두께의 균일한 막이 형성된 것을 알 수 있다(도 7b 중, 두 개의 라인으로 표시된 부분 참조). 이로써, 본 발명을 따르는 게르마늄 전구체 1은 250℃ 정도의 비교적 저온에서도 막 형성 성능이 우수함을 알 수 있다.
평가예 3 - 게르마늄 전구체 1의 저온 증착 온도에서의 패턴 형성 성능 평가
상기 게르마늄 전구체 1을 이용하여 ALD 공정에 의한 패턴 형성 성능을 평가하여, 그 결과를 도 8에 나타내었다. 상기 게르마늄 전구체 1이 증착되어 막이 형성될 기판으로는, 깊이 18000Å 및 너비 960Å의 복수의 오목부를 구비한 실리콘 기판을 준비하였으며, 상세한 증착 조건은 상기 표 1과 동일하였다. 도 8을 살펴보면, 흰 선을 따르는 패턴을 갖는 오목부 전체에 게르마늄 전구체 1의 증착 결과물이 골고루 팩킹되어 있는 것을 알 수 있다. 이로써, 본 발명을 따르는 게르마늄 전구체 1은 우수한 패턴 형성 성능을 가짐을 알 수 있다.
평가예 4 - 온도에 따른 게르마늄 증착층 성장율 평가
전구체 A, B 및 1 각각을 ALD공정에 의하여 실리콘 기판에 증착시키면서, 게르마늄 증착층 성장율을 평가하여 그 결과를 도 9에 나타내었다. 이 때, 증착 조건은 증착 온도를 제외하고는 상기 표 1의 증착 조건과 동일하였으며, 증착 온도는 도 9 중 온도를 나타내는 X축에 기재된 눈금에 해당하는 온도로 수행하였다.
도 9에 따르면, 게르마균 전구체 A의 경우, 증착 온도 500℃ 미만에서는 막 형성조차 이루어지지 않음을 알 수 있다. 한편, 전구체 B의 경우에도, 증착 온도 200℃ 내지 400℃에 걸쳐, 게르마늄 성장율이 최대 약 1.2Å/cycle에 불과하는 등, 게르마늄 전구체 B를 이용하여서는 소정 두께를 갖는 게르마늄 막 형성이 용이하지 않음을 알 수 있다. 그러나, 게르마늄 전구체 1의 경우, 200℃ 내지 350℃의 비교 적 저온에서도 최고 3.2Å/cycle의 게르마늄 증착층 성장률을 가졌는데, 이는 동일한 증착 온도에서의 게르마늄 증착층 성장률의 약 3배에 해당하는 수치이다. 이로써, 본 발명을 따르는 게르마늄 전구체 1은 종래의 게르마늄 전구체들에 비하여, 특히, 저온 증착 공정에 적합함을 알 수 있다.
제조예 - GST 물질로 이루어진 막 형성 및 저항 평가
게르마늄 전구체로서 상기 게르마늄 전구체 1, Sb 전구체로서 Sb[N(Si(CH3)3)3 및 Te 전구체로서 Te[CH(CH3)2 ]를 이용하여, ALD 공정을 통하여 질소 및 실리콘이 도핑된 Ge2Sb2Te5 막을 형성하였다. 상기 ALD 공정의 구체적인 조건은 증착 온도를 제외하고는 상기 표 1에 기재된 바와 동일하다. 한편, 증착 온도는Te/(Ge+Sb) 양이온 비가 각각 약 1.1, 약 1.25가 1.45가 되도록 조절하였다. 이로부터 얻은 질소 및 실리콘으로 도핑된 GST 박막의 저항을 측정하여, 그 결과를 도 10에 나타내었다. 도 10에 따르면, Te/(Ge+Sb) 양이온 비가 증가할 수록, 즉 온도가 증가할 수록 질소 및 실리콘으로 도핑된 GST 박막의 저항이 감소하는 것을 확인할 수 있다.
본 발명을 따르는 저온 증착용 게르마늄 전구체는 질소 및 실리콘을 함유하고 있는 바, 박막, 보다 구체적으로는 질소 및 실리콘으로 도핑된 GST 박막 형성을 위하여 저온 증착이 가능하다는 장점을 갖는다. 상기 저온 증착용 게르마늄 전구체를 이용하여 형성된 질소 및 실리콘으로 도핑된 GST 상변화 막은 감소된 리셋 전 류를 가지는 바, 이를 구비한 메모리 소자는 집적화가 가능해지고, 고용량 및 고속 작동이 가능하다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

Claims (15)

  1. 게르마늄(Ge), 질소 및 실리콘을 함유한 저온 증착용 게르마늄 전구체.
  2. 제1항에 있어서, 하기 화학식 1을 갖는 것을 특징으로 하는 게르마늄 전구체:
    <화학식 1>
    Figure 112004061602115-PAT00004
    상기 화학식 1 중, Q1, Q2, Q3, Q4, Q5, Q 6, Q7 및 Q8은 독립적으로, 수소, C1-5알킬기 또는 SiR1R2R3이고; 상기 R1, R2 및 R3는 독립적으로, 수소 또는 C1-5알킬기이되, 상기 Q1, Q2, Q3, Q4, Q5, Q6, Q 7 및 Q8 중 하나 이상은 SiR1R2R3이다.
  3. 제1항에 있어서, 하기 화학식 2를 갖는 것을 특징으로 하는 게르마늄 전구체:
    <화학식 2>
    Ge[N(SiR1R2R3)2]4
    상기 화학식 2 중, R1, R2 및 R3는 독립적으로, H 또는 C1-5 알킬기이다.
  4. 제1항에 있어서, 하기 화학식 3을 갖는 것을 특징으로 하는 게르마늄 전구체:
    <화학식 3>
    Ge[N(Si(CH3)3)2]4
  5. 게르마늄, 질소 및 실리콘을 함유한 저온 증착용 게르마늄 전구체, 안티몬(Sb) 전구체 및 텔루르(Te) 전구체로부터 유래되며, 질소 및 실리콘으로 도핑된 Ge-Sb-Te(GST) 박막.
  6. 제5항에 있어서, 상기 GST 물질이 Ge2-Sb2-Te5 물질인 것을 특징으로 하는 질소 및 실리콘으로 도핑된 GST 박막.
  7. 제5항에 있어서, 상기 저온 증착용 게르마늄 전구체가 하기 화학식 1을 갖는 것을 특징으로 하는 질소 및 실리콘이 도핑된 GST 박막:
    <화학식 1>
    Figure 112004061602115-PAT00005
    상기 화학식 1 중, Q1, Q2, Q3, Q4, Q5, Q 6, Q7 및 Q8은 독립적으로, 수소, C1-5알킬기 또는 SiR1R2R3이고; 상기 R1, R2 및 R3는 독립적으로, 수소 또는 C1-5알킬기이되, 상기 Q1, Q2, Q3, Q4, Q5, Q6, Q 7 및 Q8 중 하나 이상은 SiR1R2R3이다.
  8. 제5항에 있어서, 상기 저온 증착용 게르마늄 전구체가 하기 화학식 2를 갖는 것을 특징으로 하는 질소 및 실리콘으로 도핑된 GST 박막:
    <화학식 2>
    Ge[N(SiR1R2R3)2]4
    상기 화학식 2 중, R1, R2 및 R3는 독립적으로, H 또는 C1-5 알킬기이다.
  9. 제5항에 있어서, 상기 저온 증착용 게르마늄 전구체가 하기 화학식 3을 갖는 것을 특징으로 하는 질소 및 실리콘으로 도핑된 GST 박막:
    <화학식 3>
    Ge[N(Si(CH3)3)2]4
  10. 350℃ 이하의 증착 온도 하에서, 제1항 내지 제4항 중 어느 한 항의 저온 증착용 게르마늄 전구체, 안티몬 전구체 및 텔루르 전구체를 증착시켜, 질소 및 실리콘이 도핑된 GST 박막을 제조하는 방법.
  11. 제10항에 있어서, 상기 증착 온도가 200℃ 내지 350℃인 것을 특징으로 하는 질소 및 실리콘으로 도핑된 GST 박막의 제조 방법.
  12. 제10항에 있어서, 상기 저온 증착용 게르마늄 전구체, 안티몬 전구체 및 텔루르 전구체를 화학 기상 증착법(CVD) 또는 원자층 증착법(ALD)를 이용하여 증착시키는 것을 특징으로 하는 질소 및 실리콘으로 도핑된 GST 박막의 제조 방법.
  13. 제10항에 있어서, 상기 저온 증착용 게르마늄 전구체, 안티몬 전구체 및 텔루르 전구체 증착시 수소 플라즈마를 이용한 플라즈마 원자층 증착법(PEALD)를 이용하는 것을 특징으로 하는 질소 및 실리콘으로 도핑된 GST 박막의 제조 방법.
  14. 반도체 기판;
    상기 반도체 기판에 형성된 제1불순물 영역 및 제2불순물 영역;
    상기 제1불순물 영역 및 제2불순물 영역 사이의 채널 영역 상에 형성된 게이트 구조체;
    상기 제2불순물 영역과 연결된 하부 전극;
    상기 하부 전극 상에 형성되며 질소 및 실리콘이 도핑된 GST 상변화 막; 및
    상기 상변화 막 상에 형성된 상부 전극;을 포함하고, 상기 질소 및 실리콘이 도핑된 GST 상변화 막은 제1항 내지 제4항 중 어느 한 항의 게르마늄 전구체, 안티몬 전구체 및 텔루르 전구체를 이용하여 형성된 것을 특징으로 하는 상변화 메모리 소자.
  15. 제14항에 있어서, 상기 상변화 막이 질소 및 실리콘이 도핑된 Ge2-Sb2-Te5 물질로 이루어진 것을 특징으로 하는 상변화 메모리 소자.
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