KR20060074195A - 반도체 메모리 소자의 평탄화 방법 - Google Patents

Abstract

본 발명은 단차물을 포함한 실리콘 기판 상에 제1 절연막을 형성하는 단계, 셀 영역에만 제1 절연막을 제거하는 단계, 셀 영역의 제1 절연막이 제거된 전체 구조 상부에 제2 절연막을 형성하는 단계, 사진 및 식각에 의해 실리콘 기판이 노출되도록 제2 절연막을 식각하여 콘택홀을 형성하는 단계, 콘택홀을 매립하는 콘택 플러그 박막을 형성하는 단계 및 콘택 플러그 박막을 평탄화하는 단계를 포함하는 반도체 메모리 소자의 평탄화 방법을 제공함으로써, 셀 영역과 주변회로 영역 간의 국부적인 단차를 없앨 수 있다.

화학적기계적연마공정, 층간절연막, 단차, 평탄화

Description

반도체 메모리 소자의 평탄화 방법{METHOD FOR PLANARIZING SEMICONDUCTOR MEMORY DEVICE}

도 1a 내지 도 1e는 종래 기술에 따른 반도체 메모리 소자의 평탄화 방법을 도시한 단면도.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 평탄화 방법을 도시한 단면도.

* 도면의 주요 부분에 대한 부호의 설명

20: 실리콘 기판 21: 소자분리막

22: 게이트 패턴 23: 제1 절연막

24: 제2 절연막 25: 콘택홀

26: 콘택 플러그 박막

본 발명은 일반적으로 반도체 메모리 소자 제조 방법에 관한 것으로 특히, 반도체 메모리 소자의 층간절연막을 평탄화하는 방법에 관한 것이다.

최근에 반도체 메모리 소자가 고집적화됨에 따라, 다층 배선의 필요성이 점점 증가하고 있으며, 이러한 다층 배선을 형성함에 있어서 하부층의 배선과 상부층의 배선을 절연시키기 위한 층간절연막의 역할은 매우 중요하다. 이러한 층간절연막의 평탄화는 후속으로 형성하는 상부층의 포토 마진(photo margin)과 평탄화에 매우 중요한 영향을 미친다.

층간절연막의 평탄화 방법으로는, 화학적기계적연마(Chemical Mechanical Polishing: CMP) 방법이 주로 사용되고 있으며, 이 방법은 단차물을 포함하는 반도체 기판을 연마패드위에 밀착시킨 후 연마액을 이용하여 반도체 기판을 연마함으로써 평탄화를 이루는 방법이다.

화학적기계적연마 공정을 이용한 종래의 반도체 메모리 소자의 층간절연막 평탄화 방법을 도 1a 내지 도 1e를 참조하여 설명하면, 도 1a에 도시된 바와 같이, 먼저, 실리콘 기판(10)의 액티브 영역 간의 전기적 절연을 위해 실리콘 기판(10)의 필드 영역에 소자분리막(11)을 형성하고, 열산화 공정이나 저압 화학 기상 증착 공정을 이용하여 실리콘 기판(10)의 액티브 영역 상에 게이트 산화막(도시되지 않음)을 형성한다. 이후, 게이트 산화막 상에 적층 구조의 게이트 패턴(12)을 형성하고, 게이트 패턴(12) 사이의 절연을 위해 게이트 패턴(12)이 형성된 전체 구조 상부에 절연막(13)을 형성한다. 이 때, 게이트 패턴(12) 사이의 절연을 위해 일반적으로 사용되는 절연막으로는, 도포성이 우수한 BPSG막이 있다.

그 다음, 도 1b에 도시된 바와 같이, 절연막(13)의 평탄화를 이루기 위해 화학적기계적 연마 방법을 이용한 평탄화 공정을 실시한다. 그러나, 화학적기계적 연마 공정상의 한계로 인하여 셀 영역과 주변회로 영역 간에 국부적인 단차가 발생된다. 이러한 셀 영역과 주변회로 영역 간의 국부적인 단차는 셀 영역과 주변회로 영역의 패턴 밀도 차이로 인하여 근본적으로 극복하기 어려운 것이다.

그 다음, 도 1c에 도시된 바와 같이, 사진 및 식각 공정에 의해 실리콘 기판(10)이 노출되도록 절연막(13)을 식각하여 콘택홀(14)을 형성하고, 도 1d에 도시된 바와 같이, 콘택홀(14)을 매립하는 콘택 플러그 폴리실리콘 박막(15)을 형성하고 나서, 도 1e에 도시된 바와 같이, 화학적기계적연마 방법을 이용하여 콘택 플러그 폴리실리콘 박막(15)의 평탄화를 실시한다. 이 때, 화학적기계적 연마 방법을 이용한 평탄화 공정에도 불구하고 셀 영역과 주변회로 영역 간의 국부적인 단차는 그대로 존재하게 되어, 후속의 비트라인과 같은 패턴을 형성하는 과정에서 초점심도(Depth of Focus: DOF) 마진 부족을 발생시켜 패턴 형성시 불량을 발생시키는 문제점이 있다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 셀 영역과 주변회로 영역 간의 국부적인 단차를 없앨 수 있는 반도체 메모리 소자의 평탄화 방법을 제공하는데 그 목적이 있다.

상기의 목적을 달성하기 위해 본 발명은, 단차물을 포함한 실리콘 기판 상에 제1 절연막을 형성하는 단계, 셀 영역에만 제1 절연막을 제거하는 단계, 셀 영역의 제1 절연막이 제거된 전체 구조 상부에 제2 절연막을 형성하는 단계, 사진 및 식각에 의해 실리콘 기판이 노출되도록 제2 절연막을 식각하여 콘택홀을 형성하는 단계, 콘택홀을 매립하는 콘택 플러그 박막을 형성하는 단계 및 콘택 플러그 박막을 평탄화하는 단계를 포함하는 반도체 메모리 소자의 평탄화 방법을 제공한다.

본 발명에 따르면, 화학적기계적연마의 한계로 인하여 셀 영역과 주변회로 영역 간에 필연적으로 발생되는 국부적인 단차를 없앨 수 있으며, 이러한 국부적인 단차로 인한 후속의 패턴 형성 공정의 불량 발생을 해소할 수 있으므로, 소자의 생산 수율을 증가시킬 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 평탄화 방법을 도시한 단면도이다.

먼저, 도 2a에 도시된 바와 같이, 실리콘 기판(20)의 액티브 영역 간의 전기적 절연을 위해 실리콘 기판(20)의 필드 영역에 소자분리막(21)을 형성하고, 열산화 공정이나 저압 화학 기상 증착 공정을 이용하여 실리콘 기판(20)의 액티브 영역 상에 게이트 산화막(도시되지 않음)을 형성한다. 이후, 게이트 산화막 상에 적층 구조의 게이트 패턴(22)을 형성하고, 게이트 패턴(22) 사이의 절연을 위해 게이트 패턴(22)이 형성된 전체 구조 상부에 제1 절연막(23)을 형성한다. 이 때, 제1 절연막(23)으로서, HDP와 같은 절연물질을 형성한다.

그 다음, 도 2b에 도시된 바와 같이, 패턴 밀도가 낮은 주변회로 영역에만 제1 절연막(23)이 남도록 셀 영역의 제1 절연막(23)을 제거한다.

그 다음, 도 2c에 도시된 바와 같이, 셀 영역의 제1 절연막(23)이 제거된 전체 구조 상부에 제2 절연막(24)을 형성한다. 이 때, 제2 절연막(24)으로서, BPSG막을 형성한다.

그 다음, 도 2d에 도시된 바와 같이, 사진 및 식각 공정에 의해 실리콘 기판(10)이 노출되도록 제2 절연막(24)을 식각하여 콘택홀(25)을 형성하고, 도 2e에 도시된 바와 같이, 콘택홀(25)을 매립하는 콘택 플러그 폴리실리콘 박막(26)을 형성하고 나서, 도 2f에 도시된 바와 같이, 화학적기계적연마 방법을 이용하여 콘택 플러그 폴리실리콘 박막(26)의 평탄화를 실시한다.

본 발명에 따르면, 패턴 밀도가 낮은 주변회로 영역에만 HDP와 같은 절연물질을 형성함으로써, 화학적기계적연마의 한계로 인하여 셀 영역과 주변회로 영역 간에 필연적으로 발생되는 국부적인 단차를 없앨 수 있으며, 이러한 국부적인 단차로 인한 후속의 패턴 형성 공정의 불량 발생을 해소할 수 있으므로, 소자의 생산 수율을 증가시킬 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 패턴 밀도가 낮은 주변회로 영역에만 HDP와 같은 절연물질을 형성함으로써, 화학적기계적연마의 한계로 인하여 셀 영역과 주변회로 영역 간에 필연적으로 발생되는 국부적인 단차를 없앨 수 있으며, 이러한 국부적인 단차로 인한 후속의 패턴 형성 공정의 불량 발생을 해소할 수 있으므로, 소자의 생산 수율을 증가시킬 수 있다.

Claims (5)

1. 단차물을 포함한 실리콘 기판 상에 제1 절연막을 형성하는 단계;

   셀 영역에만 상기 제1 절연막을 제거하는 단계;

   상기 셀 영역의 제1 절연막이 제거된 전체 구조 상부에 제2 절연막을 형성하는 단계;

   사진 및 식각에 의해 상기 실리콘 기판이 노출되도록 상기 제2 절연막을 식각하여 콘택홀을 형성하는 단계;

   상기 콘택홀을 매립하는 콘택 플러그 박막을 형성하는 단계; 및

   상기 콘택 플러그 박막을 평탄화하는 단계

   를 포함하는 반도체 메모리 소자의 평탄화 방법.
2. 제1항에 있어서,

   상기 제1 절연막으로서, HDP와 같은 절연물질을 형성하는 것을 특징으로 하는 반도체 메모리 소자의 평탄화 방법.
3. 제2항에 있어서,

   상기 제1 절연막으로서, 실리콘 질화막을 형성하는 것을 특징으로 하는 반도 체 메모리 소자의 평탄화 방법.
4. 제1항에 있어서,

   상기 제2 절연막으로서, BPSG막을 형성하는 것을 특징으로 하는 반도체 메모리 소자의 평탄화 방법.
5. 제1항에 있어서,

   상기 평탄화 단계는 화학적기계적연마 공정을 이용하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 평탄화 방법.

Images