KR20060058120A - 반도체 디바이스 시험장치 및 디바이스 인터페이스 보드 - Google Patents

Abstract

사용하는 외부단자수가 상이한 제 1 ∼제 3 형식의 반도체 디바이스를 접속할 수 있는 제 1 및 제 2 접촉단자군을 구비한 제 1 및 제 2 접촉구를 인터페이스 보드에 준비하고, 이 제 1 접촉구의 제 1 접촉단자군과, 제 2 접촉구의 제 2 접촉단자군의 각 대응하는 단자끼리를 걸쳐이음 배선으로 접속하고, 각 걸쳐이음 배선의 일단측에 핀 일렉트로닉스에 구비한 IO 채널의 드라이버 출력 핀을 접속하고, 타단측에 핀 일렉트로닉스에 구비한 IO 채널의 컴퍼레이터 입력 핀을 접속하고, 제 2 접촉구의 제 1 접촉단자군에는 핀 일렉트로닉스에 구비한 IO 채널의 드라이버 출력 핀 및 컴퍼레이터 입력 핀을 별개의 배선으로 접속했다.

반도체 디바이스, 디바이스 인터페이스 보드, 제 1 접촉구, 제 2 접촉구, 제 1 접촉단자군, 제 2 접촉단자군, 핀 일렉트로닉스, 반도체 디바이스 시험장치

Description

반도체 디바이스 시험장치 및 디바이스 인터페이스 보드{SEMICONDUCTOR DEVICE TEST EQUIPMENT AND DEVICE INTERFACE BOARD}

본 발명은 반도체 디바이스 시험장치 및 피시험 반도체 디바이스를 전기적으로 반도체 디바이스 시험장치에 접속하기 위한 디바이스 인터페이스 보드에 관한 것으로서, 상세하게는 IO 채널을 유효하게 활용하여, 시험대상 반도체 디바이스(이하에서는 간단히 DUT라고 칭함)의 종류 또는 수를 증대할 수 있는 반도체 디바이스 시험장치, 및 디바이스 인터페이스 보드에 관한 것이다.

특허문헌 1에는, 1개의 전송선로의 일단에 구동 신호를 인가하고, 도중에 2분기하고, 2분기한 양 전송선로를 2개의 DUT에 접속하는 구성이 개시되어 있다. 이 구성에 의하면, 1개의 IO 채널이 2개의 DUT를 구동할 수 있으므로, IO 채널의 유효 활용을 도모할 수 있다. 또 이 문헌에는, 수신단에서의 수신파형 신호에 있어서, 무용한 진동 파형을 줄일 수 있는 한 2분기 전송선로를 사용하는 반도체 디바이스 시험장치가 개시되어 있다.

도 11은, 일반적인 반도체 디바이스 시험장치가 IC 핸들러 장치(300)와 조합되어서 복수개의 DUT를 시험하는 개념 구성도를 도시한다.

반도체 디바이스 시험장치(100)는, 장치 본체(101)와, 이것과 떨어진 위치에 서 IC 핸들러 장치(300)와 결합선로를 통하여 연결되어 있는 테스트 헤드(200)로 이루어진다. 테스트 헤드(200)는, N개(N은 2 이상의 정수)의 IO 채널로 이루어지는 IO 채널군 복수개, 통상 채널(도시 생략), 및 그 밖의 것(도시 생략)을 구비하는 핀 일렉트로닉스(PE)를 갖는다.

여기에서, IO 채널이란 DUT의 IO 핀(입출력 단자)에 접속하여, DUT에 신호의 인가와, DUT로부터 출력되는 응답신호를 수신하는 기능을 갖는 채널이며, 통상은 DUT의 IO 핀의 수(즉 입출력 단자수)에 맞춘 수만큼 설치된다. 통상 채널이란 DUT의 입력 핀에 접속하여 신호의 인가를 행하는 드라이버만의 채널을 가리킨다.

DUT와 반도체 디바이스 시험장치란, 테스트 헤드부(200)의 핀 일렉트로닉스(PE)와 접속되어 있는 퍼포먼스 보드(PB)와, 동축 케이블(120)과, 소켓 보드(160), 컨택트 소켓(180)을 통하여 접속된다. 또한 스페이싱 프레임(140)은 퍼포먼스 보드(PB)에 소켓 보드(160)를 부착하는 것으로, 이것들의 조합을 하이픽스(102)라고 부른다.

특허문헌 1: 일본 특개 2000-292491호 공보

발명이 이루고자 하는 기술적 과제

특허문헌 1에 개시된 접속구조에 의하면, 1개의 IO 채널의 드라이버의 출력이 1개의 전송선로를 경과하여, 도중의 분기점에서 2분기 하고, 이들 2 분기한 선로가 2개의 DUT에 각각 접속되고, 이것에 의해 동시에 2개의 DUT가 구동된다.

이 결과로서 1개의 IO 채널군에서 2개의 DUT를 동시에 시험할 수 있어, 수가 유한한 IO 채널을 유효하게 이용할 수 있지만, 파형 품질에 난점이 있다.

또, 이 기술을, 도 12B에 도시하는 바와 같이, 1개의 DUT가 전환제어 신호에 의해 서로 시간을 어긋나게 하여 동작하는 쌍의 입출력 단자를 복수 쌍 갖는 특수한 형식의 경우에 응용하면, 1개의 IO 채널을 2개의 단자에 대응시킬 수 있어, IO 채널의 수를 반감할 수 있지만, 이것도 파형 품질에 난점이 있다.

즉, 도 12B에 도시하는 시행 회로에서는, DUT의 쌍인 2개의 입출력 핀 1개의 드라이버 출력 핀(P)이 대응하여 동작하는 것으로서, 동축 케이블은 그 일단이 드라이버 출력 핀(P)에 접속되고, 타단이 소켓 보드의 단자(Q)에 접속되고， 이 단자(Q)부터 분기점(R)까지 특성 임피던스가 50Ω인 마이크로스트립 라인으로 접속하고, 이 분기점(R)부터 2분기 선로가 쌍인 2개의 입출력 단자에 각각 접속된 구성을 갖는다.

이 시행 회로에서, 드라이버(IODR)로부터 고속의 직사각형파를 인가하고, DUT의 일방의 입출력 단자를 관측점(View)으로 하여 파형을 관측한 예를 도 12C에 도시한다. 이 도면에 도시하는 파형에 있어서, b는 분기점(R)으로부터 각각의 입출력 단자까지의 분기 선로의 특성 임피던스가 100Ω인 경우의 파형, b'은 50Ω인 경우의 파형이다.

또한 비교를 위해, 도 12A에 도시하는 분기 선로를 갖지 않는 종래 기술에 따른 회로구성의 DUT의 입출력 단자(View)에서의 이상적인 파형을 도 12C에서 a로 나타낸다.

이들 파형의 비교로부터, 도 12B에서 분기점(R)에서 DUT측을 보아, DUT의 단자까지의 분기 선로의 임피던스가 (b'):50Ω인 경우, 분기점(R)에서 DUT를 본 임피던스는 50Ω/2=25Ω이 되고, 이 분기점(R)까지의 선로의 특성 임피던스(50Ω)와 부정합이 되어, 이것에 수반되는 파형 열화가 존재한다. 또, (b):100Ω의 경우, 분기점(R)에서 DUT를 본 임피던스는 100Ω/2=50Ω이 되어 정합하고 있지만, 일방의 입출력 단자로부터 전반사 해 오는 신호측에서 분기점을 보면, 분기점까지는 100Ω이며, 그것으로부터 앞은 입력측의 50Ω과 타방의 분기 선로의 100Ω의 병렬 임피던스 @33Ω이 되어 부정합으로 되고, 이것에 수반되는 파형 열화가 존재하는 것을 알 수 있다. 어쨌든, 50Ω의 종단 저항을 DUT측에 접속할 수 없는 시험장치이므로, 전반사에 수반되는 파형 열화는 피할 수 없어, 이것이 2분기 방식의 큰 난점이다.

따라서, 도 12B에 도시한 바와 같은, 시행예가 갖는 파형의 품질의 열화라는 결점을 극복한, 수가 유한인 IO 채널을 유효하게 이용할 수 있는 반도체 디바이스 시험장치가 요구된다.

또, 수가 유한한 IO 채널을 유효하게 이용할 수 있는 반도체 디바이스 시험장치로서는, 상기 이외에, 도 13에 도시하는 반도체 디바이스와 같이, 동일 패키지에서 동일한 단자수와 동일한 단자배열을 구비한 반도체 디바이스라도, 써넣기/읽어내기의 IO 핀의 데이터 폭이 ×4비트, ×8비트, ×16비트가 되는 3종류의 디바이스의 시험을 시험할 수 있는 반도체 디바이스 시험장치도 요구된다.

도 13A에서는 4비트의 IO 핀 DQ0~DQ4 이외 데이터의 입출력에 관해서는 무사용 핀 NC4~NC15이며, 도 13B는 8비트의 IO 핀 DQ0~DQ7 이외는 데이터의 입력 및 출력에 관해서는 무사용 핀 NC8~NC15이며, 도 13C는 16비트의 IO 핀 DQ0~DQ15가 모두 데이터의 입력 및 출력 핀으로서 사용된다. 이하 이 명세서에서는 도 13A에 도시한 데이터 폭이 ×4비트 구성의 반도체 디바이스를 제 1 형식의 반도체 디바이스(DUT-1), 도 13B에 도시한 데이터 폭이 ×8비트 구성의 반도체 디바이스를 제 2 형식의 반도체 디바이스(DUT-2), 도 13C에 도시한 데이터 폭이 ×16비트 구성의 반도체 디바이스를 제 3 형식의 반도체 디바이스(DUT-3)라고 칭하기로 한다.

이들 각 형식의 반도체 디바이스를 하나의 반도체 디바이스 시험장치에서 시험하기 위해서는 당해 시험장치는 각 소켓 보드 마다, 소켓 보드에 장착되는 DUT인 3종류의 DUT 중의 동작에 사용되는 단자수가 최대의 값을 갖는 DUT에 대응할 수 있을 만큼의 수의 IO 채널을 준비해 두어야 한다. 상기의 예에서는 제 3 형식의 DUT-3을 시험하기 위해서 16개의 IO 채널을 준비하게 된다.

한편, 3품종의 DUT에 대응하는 소켓 보드는 각 형식의 DUT의 IO 핀 DQ0~DQ4, DQ0~DQ7, DQ0~DQ15에 따라 전용의 접속 구성으로 된다. 이와 관련하여, 도 14에 각 형식의 반도체 디바이스용의 소켓 보드의 1예를 도시한다. 도 14A는 제 1 형식의 반도체 디바이스(DUT-1)용의 소켓 보드(160-1)을 도시하고, 도 14B는 제 2 형식의 반도체 디바이스(DUT-2)용의 소켓 보드(160-2)를 도시하고, 도 14C는 제 3 형식의 반도체 디바이스(DUT-3)용의 소켓 보드(160-3)를 각각 도시한다.

각 컨택트 소켓(180)에는 핀수가 동일하고, 동일한 핀 배열의 컨택트(CNT)가 설치되고, 그들 컨택트에 DUT의 IO 핀이 삽입되고, 이들 각 컨택트 소켓(180)이 각각 대응하는 소켓 보드에 접속된다. 소켓 보드(160-1)에는 4개의 단자(T1~T4)로 이루어지는 외부 접속단자군이 설치되어 있어, DUT-1의 4개의 동작용 단자(DQ0~DQ3)에 접속되도록 패턴 배선이 형성되어 있다. 소켓 보드(160-2)에는 8개의 단자(T1~T8)로 이루어지는 외부 접속단자군이 설치되어 있어, DUT-2의 8개의 동작용 단자(DQ0~DQ7)에 패턴 접속되어 있다. 마찬가지로, 소켓 보드(160-3)에는 16개의 단자(T1~T16)로 이루어지는 외부 접속단자군이 설치되어 있어, DUT-3의 16개의 동작용 단자(DQ0~DQ15)에 패턴 접속되어 있다.

이들 도면으로부터 명시한 바와 같이 각 소켓 보드의 패턴 배선은 DUT의 형식마다 설계하고, 제조할 필요가 있다. 또, 반도체 웨이퍼상에 존재하는 디바이스를 시험하는 경우에도, 각 형식의 반도체 디바이스 마다 프로버를 준비하지 않으면 안된다.

이와 같이, 이용자측에서는 DUT의 형식 마다 소켓 보드 또는 프로버를 준비하지 않으면 안되기 때문에, 경제적인 부담이 크다.

또, 이와 같이 복수의 형식의 반도체 디바이스를 하나의 반도체 디바이스 시험장치로 시험하는 경우, IO 채널군의 수를 줄이거나, 또는 IO 채널군당의 시험가능한 DUT의 수를 배증하는 연구가 요구된다.

본 발명의 목적은 상기한 종례의 예의 과제를 해결하는 것이며, 상세하게는 IO 채널을 유효하게 활용할 수 있는 반도체 디바이스 시험장치를 제공하는 것이며, 구체적으로는 1개의 DUT에 대해 필요한 IO 채널의 수를 종래로보다도 적게 해도 되는 반도체 디바이스 시험장치, 또는 1개의 IO 채널군으로 시험할 수 있는 DUT의 종류를 늘릴 수 있는 반도체 디바이스 시험장치를 제공하는 것이다.

또, 이들 반도체 디바이스 시험장치에 사용되는 디바이스 인터페이스 보드를 제공하는 것이다.

더욱 상세하게는, 쌍을 이루는 IO 핀끼리가 상이한 타이밍으로 차동적으로 동작 모드와 비동작 모드로 전환되는 형식의 DUT의 경우에는, 종래보다도 적은 수의 IO 채널로써 시험할 수 있고, 또 DUT가 동일한 단자수이고, 또한 동일한 단자배열을 가지면서, 동작에 필요한 단자수가 상이한 복수 종류의 DUT인 경우에도, 동일 구조의 디바이스 인터페이스 보드를 사용하여 시험할 수 있는 반도체 디바이스 시험장치를 제공하고, 동작용 IO 핀의 수가 상이한 복수 종류의 DUT가 대상인 경우에도, 동일 구성의 디바이스 인터페이스 보드를 사용하여 시험할 수 있는 반도체 디바이스 시험장치를 제공한다.

과제를 해결하기 위한 수단

이 목적을 달성하기 위해서, 제 1 발명에서는, 제 1 외부단자군과 제 2 외부단자군을 구비하고, 그것들의 단자수 및 단자 배열이 동일하면서, 제 1 외부단자군의 일부를 사용하여 동작하는 제 1 형식의 반도체 디바이스, 제 1 외부단자군의 모두를 사용하여 동작하는 제 2 형식의 반도체 디바이스, 및 제 1 외부단자군과 제 2 외부단자군 모두를 사용하여 동작하는 제 3 형식의 반도체 디바이스중 어느 것이라도 접속할 수 있도록, 제 1 외부단자군 및 제 2 외부단자군과 동일한 수 및 배열을 가진 제 1 접촉단자군 및 제 2 접촉단자군을 구비한 제 1 접촉구 및 이것과 동일한 구성의 제 2 접촉구를 디바이스 인터페이스 보드에 준비하고, 이 제 1 접촉구의 제 1 접촉단자군과, 제 2 접촉구의 제 2 접촉단자군의 각 대응하는 단자끼리를 걸쳐이음 배선으로 공통 접속하고, 각 걸쳐이음 배선의 일단측에, 제 1 접촉구의 제 1 접촉단자군의 각 접촉단자에 대응하여 핀 일렉트로닉스에 설치된 제 1 IO 채널군의 IO 채널의 드라이버 출력 핀을 접속하고, 타단측에 당해 IO 채널의 컴퍼레이터 입력 핀을 접속하고, 제 2 접촉구의 제 1 접촉단자군의 각 접촉단자에, 그것과 대응하여 핀 일렉트로닉스에 설치된 제 2 IO 채널군의 IO 채널의 드라이버 출력 핀 및 컴퍼레이터 입력 핀을 각각 별개의 배선으로 접속한 반도체 디바이스 시험장치를 제안한다.

제 2 발명에서는, 제 1 외부단자군과 제 2 외부단자군을 구비하고, 그것들의 단자수 및 단자배열이 동일하지만, 제 1 외부단자군의 일부를 사용하여 동작하는 제 1 형식의 반도체 디바이스, 제 1 외부단자군의 모두를 사용하여 동작하는 제 2 형식의 반도체 디바이스, 및 제 1 외부단자군과 제 2 외부단자군 모두를 사용하여 동작하는 제 3 형식의 반도체 디바이스중 어느것과도 접속할 수 있도록, 제 1 외부단자군 및 제 2 외부단자군과 동일한 수 및 배열을 가진 제 1 접촉단자군 및 제 2 접촉단자군을 구비한 제 1 접촉구 및 이것과 동일한 구성의 제 2 접촉구를 디바이스 인터페이스 보드에 준비하고, 이 제 1 접촉구의 제 1 접촉단자군과, 제 2 접촉구의 제 2 접촉단자군의 각 대응하는 단자끼리를 2개의 제 1 분기선으로 공통 연결하고, 이 2개의 제 1 분기선의 공통 접속점에, 제 1 접촉구의 제 1 접촉단자군의 각 접촉단자에 대응하여 핀 일렉트로닉스에 설치된 제 1 IO 채널군의 IO 채널의 각 드라이버 출력 핀을 접속하고, 제 1 접촉구의 제 1 접촉단자군과, 제 2 접촉구의 제 2 접촉단자군의 각 대응하는 단자끼리를 2개의 제 2 분기선으로 공통 접속하고, 이 2개의 제 2 분기선의 공통 접속점에, 제 1 IO 채널군의 IO 채널의 컴퍼레이터 입력 핀에 접속하고, 제 2 접촉구의 제 1 접촉단자군의 각 접촉단자에, 그것과 대응하여 핀 일렉트로닉스에 설치된 제 2 IO 채널군의 IO 채널의 드라이버 출력 핀 및 컴퍼레이터 입력 핀을 각각 별개의 배선으로 접속한 반도체 디바이스 시험장치를 제안한다.

제 3 발명에서는 상이한 타이밍으로 동작하는 쌍을 이루는 입출력용 외부단자를 적어도 1세트 구비한 반도체 디바이스를 시험하는 반도체 디바이스 시험장치에 있어서, 1세트의 입출력용 외부단자의 일방과 타방 사이를 걸쳐이음 배선으로 접속하고, 걸쳐이음 배선의 일단측에, 당해 입출력용 외부단자의 세트에 대응하여 핀 일렉트로닉스에 설치된 IO 채널의 드라이버 출력 핀을 접속하고, 타단측에 당해 IO 채널의 컴퍼레이터 입력 핀을 접속한 반도체 디바이스 시험장치를 제안한다.

제 4 발명에서는, 제 1 또는 제 2 발명에 기재된 반도체 디바이스 시험장치중 어느 하나에 있어서, 반도체 디바이스의 외부단자는 패키지의 외측에 도출된 핀으로 구성되고, 제 1 접촉구 및 제 2 접촉구는 제 1 소켓 및 제 2 소켓으로 구성되고, 디바이스 인터페이스 보드는 소켓 보드로 구성되고, 이 소켓 보드에 실장된 제 1 소켓 및 제 2 소켓의 각각에 제 1 형식의 반도체 디바이스 또는 제 2 형식의 반도체 디바이스를 장착하거나, 또는 제 2 소켓에 제 3 형식의 반도체 디바이스를 장착하여 시험을 행하는 반도체 디바이스 시험장치를 제안한다.

제 5 발명에서는, 제 1 또는 제 2 발명에 기재된 반도체 디바이스 시험장치의 어느 하나에 있어서, 반도체 디바이스의 외부단자는 반도체 웨이퍼상에 형성된 패드로 구성되고, 제 1 접촉구 및 제 2 접촉구는 제 1 프로브 소켓 및 제 2 프로브 소켓으로 구성되고, 디바이스 인터페이스 보드는 프로버로 구성되고, 이 프로버에 실장된 제 1 프로브 소켓 및 제 2 프로브 소켓에 장착된 프로브의 각각에 상기 제 1 형식의 반도체 디바이스 또는 제 2 형식의 반도체 디바이스의 어느 하나를 접촉시켜서 시험을 행하는 반도체 디바이스 시험장치를 제안한다.

제 6 발명에서는, 제 3 발명에 기재된 반도체 디바이스 시험장치에 있어서, 외부단자는 패키지로부터 도출된 핀으로 구성되고, 걸쳐이음 배선은 핀과 전기적으로 접촉하는 소켓의 단자 사이에 접속된 배선으로 구성되고, 걸쳐이음 배선의 일단측이 접속된 소켓의 단자와 핀 일렉트로닉스에 구비한 IO 채널의 드라이버 출력 핀의 사이, 및 걸쳐이음 배선의 타단측이 접속된 소켓 단자와 핀 일렉트로닉스에 구비한 IO 채널의 컴퍼레이터 입력 핀의 사이를 각각 별도로 배선으로 접속한 반도체 디바이스 시험장치를 제안한다.

제 7 발명은, 제 3 발명에 기재된 반도체 디바이스 시험장치에 있어서, 외부단자는 반도체 웨이퍼상의 패드로 구성되고, 걸쳐이음 배선은 패드와 접촉하는 프로브를 지지하는 접촉단자의 상호간에 접속한 배선으로 구성되고, 걸쳐이음 배선의 일단측이 접속된 접촉단자와 핀 일렉트로닉스에 구비한 드라이버 출력 핀의 사이, 및 걸쳐이음 배선의 타단측이 접속된 접촉단자와 핀 일렉트로닉스에 구비한 컴퍼레이터 입력 핀의 사이를 각각 별도로 배선으로 접속한 반도체 디바이스 시험장치를 제안한다.

제 8 발명은, 제 4 내지 제 7 발명에 기재된 반도체 디바이스 시험장치에 사용되는 디바이스 인터페이스 보드중 어느 하나에 있어서, 걸쳐이음 배선 및 이 걸쳐이음 배선의 일단측과 핀 일렉트로닉스에 구비한 IO 채널의 드라이버 출력 핀의 사이를 접속하는 배선 및 걸쳐이음 배선의 타단측과 핀 일렉트로닉스에 구비한 IO 채널의 컴퍼레이터 입력 핀의 사이를 접속하는 배선은 각각 핀 일렉트로닉스에 구비한 드라이버의 출력 임피던스와 정합하는 특성 임피던스를 구비하고, 이들 배선이 보드에 실장되어 있는 구조의 디바이스 인터페이스 보드를 제안한다.

발명의 효과

제 1 및 제 2 발명에 의하면, 동일한 디바이스 인터페이스 보드를 사용하여 이용 핀수가 상이한 복수 종류의 반도체 디바이스(예를 들면 제 1 내지 제 3 형식의 3종류의 반도체 디바이스)를 시험할 수 있다. 제 1 형식의 반도체 디바이스 및 제 2 형식의 반도체 디바이스이면 2개씩 동시에 시험을 행할 수 있고, 또 1개로 제한되지만 제 3 형식의 반도체 디바이스도 시험할 수 있다. 따라서, 본 발명에 의하면 공통의 디바이스 인터페이스 보드를 사용하여, 품종이 상이한 반도체 디바이스를 시험할 수 있기 때문에, 이용자는 이 디바이스 인터페이스 보드를 준비하는 것만으로 복수 품종의 디바이스를 시험할 수 있게 되어, 경제적으로 부담을 경감할 수 있다. 또한 시험을 행하는 디바이스의 품종을 변경할 때마다, 디바이스 인터페이스 보드를 변경하지 않아도 되기 때문에, 취급도 용이하게 되는 이점도 얻어진다.

또, 일반적으로 디바이스 인터페이스 보드는 1장에 한하지 않고 복수장을 테스트 헤드에 실장하므로, 본 발명에 의한 디바이스 인터페이스 보드를 테스트 헤드에 복수장 실장함으로써, 제 1 형식과 제 2 형식의 반도체 디바이스에 관해서는 한번에 시험할 수 있는 디바이스의 수를 배증시킬 수 있고, 이것에 의해 시험 효율을 향상시킬 수 있다.

또, 제 3 발명에 의하면 서로 상이한 시간대에서 동작하는 쌍을 이루는 입출력 핀을 갖는 반도체 디바이스를 그 핀수의 반 정도의 IO 채널의 수로 시험을 행할 수 있다. 게다가 드라이버로부터 컴퍼레이터에 이르는 모든 선로가 연속하여 소정의 임피던스의 값으로 유지하므로 파형의 열화를 적게 할 수 있다. 이 점에서 컴퍼레이터에서의 판정 오차의 발생을 억제할 수 있는 이점이 얻어지고, 그 효과는 실용에 기여함이 대단히 크다.

도 1은 본 발명의 청구항 1에 대응하는 실시예를 설명하기 위한 블럭도,

도 2는 도 1에 도시한 실시예의 작용효과를 설명하기 위한 블럭도,

도 3은 도 2와 동일한 블럭도,

도 4는 도 2와 동일한 블럭도,

도 5는 본 발명의 청구항 2에 대응한 실시예를 설명하기 위한 블럭도,

도 6은 도 1에 도시한 실시예를 구체적인 예를 도시하여 설명하기 위한 블럭도,

도 7은 도 6과 동일하게, 도 1에 도시한 실시예를 구체적인 예를 도시하여 설명하기 위한 블럭도,

도 8은 도 5에 도시한 실시예를 더욱 구체적인 예를 도시하여 설명하기 위한 블럭도,

도 9는 본 발명의 청구항 3에 대응하는 실시예를 설명하기 위한 블럭도,

도 10에 있어서, 도 10A는 제 1 또는 제 2 발명에 따른 반도체 디바이스 시험장치의 구동 신호 전송선로의 접속구성도, 도 10B는 제 3 발명에 따른 반도체 디바이스 시험장치의 구동 신호 전송선로의 접속구성도, 도 10C는 도 10A와 도 10B의 구성에 있어서의 관측 파형도,

도 11은 반도체 디바이스 시험장치와 IC 핸들러 장치의 접속구성을 설명하는 도면,

도 12에 있어서, 도 12A는 종래 예의 반도체 디바이스 시험장치의 구동 신호 전송선로의 접속구성도, 도 12B는 비공지의 시행 예의 반도체 디바이스 시험장치의 구동 신호 전송선로의 접속구성도, 도 12C는 도 12A와 도 12B의 구성에 있어서의 관측 파형도,

도 13에 있어서, 도 13A, 도 13B, 도 13C는 사용하는 핀수가 상이한 3종류 형식의 반도체 디바이스의 예를 설명하기 위한 도면,

도 14에 있어서, 도 14A, 도 14B, 도 14C는 도 13A, 도 13B, 도 13C에 도시한 3종류의 반도체 디바이스를 시험하기 위해서 종래 사용되고 있던 소켓 보드의 예를 설명하기 위한 도면이다.

발명을 실시하기 위한 최량의 형태

도 1을 사용하여 본 발명을 실시하기 위한 최량의 형태를 설명한다. 도 1에 도시하는 PE는 핀 일렉트로닉스를 나타낸다. 핀 일렉트로닉스(PE)로는 여기에서는 N(=8) 채널씩으로 분배된 제 1 IO 채널군(IOCH-1)과, 제 2 IO 채널(IOCH-2)을 구비하고 있는 경우를 도시한다. 260은 디바이스 인터페이스 보드를 나타낸다. 이 디바이스 인터페이스 보드(260)는 DUT의 외부단자가 핀 형식인 경우는 소켓 보드이고, DUT의 외부단자가 웨이퍼상의 패드 형식인 경우에는 프로버가 된다. 그 실체는 뒤에 실시예에서 설명한다.

이 발명에서는 디바이스 인터페이스 보드(260)에 제 1 접촉구(280-1)와 제 2 접촉구(280-2)를 실장한다. 이들 제 1 접촉구(280-1)와 제 2 접촉구(280-2)는 DUT의 외부단자가 핀형인 경우에는 소켓이고, DUT의 외부단자가 웨이퍼상의 패드형인 경우에는 프로브 카드가 된다.

제 1 접촉구(280-1)는, 접촉단자(V1-1-V1-N)(여기에서는 N=8)로 이루어지는 제 1 접촉단자군(281-1)과 접촉단자(W1-1~W1-N)로 이루어지는 제 2 접촉단자군(281-2)을 구비한다. 제 2 접촉구(280-2)도 마찬가지로, 접촉단자(V2-1~V2-N)(여기에서는 N=8)로 이루어지는 제 1 접촉단자군(281-1)과 접촉단자(W2-1~W2-N)로 이루어지는 제 2 접촉단자군(281-2)을 구비한다. 각 접촉구는, 제 1 접촉단자군(281-1)과 제 2 접촉단자군(281-2) 각각에 1대1로 대응시켜서 접속된 컨택트(CNT)를 구비하고, 이 컨택트(CNT)에 DUT의 각 핀을 접촉시켜서 DUT와 제 1 접촉단자군(281-1)과 제 2 접촉단자군(281-2)이 전기적으로 접속된다.

또한, 이 발명에서는 제 1 접촉구(280-1)의 제 1 접촉단자군(281-1)의 접촉단자(V1-1~V1-N)와 제 2 접촉구(280-2)의 제 2 접촉단자군(281-2)의 접촉단자(W2- 1~W2-N)끼리를 걸쳐이음 배선(101B-1~101B-N)으로 공통 접속한다. 이것과 함께, 각 걸쳐이음 배선(101B-1~101B-N)의 일단측과 핀 일렉트로닉스(PE)에 구비한 제 1 IO 채널군(IOCH-1)의 IO 채널의 드라이버 출력 핀(S1-1~S1-N)을 선로(101A-1~101A-N)로 각각 접속한다. 또한 걸쳐이음 배선(101B-1~101B-N)의 타단측과 제 1 IO 채널군(IOCH-1)의 IO 채널의 컴퍼레이터 입력 핀(R1-1~R1-N)을 선로(101C-1~101C-N)로 각각 접속한다.

도면에서는 1채널 분을 도시했지만, 걸쳐이음 배선(101B)은 제 1 접촉구(280-1)와 제 2 접촉구(280-2) 사이에 데이터의 입출력에 관계되는 접촉단자의 수(N), 즉 이 예에서는 8개가 접속된다. 이것에 따라 선로(101A와 101B)도 8채널에 대응하여 8개씩 설치된다.

선로(101A 및 101C)와 걸쳐이음 배선(101B)은 모두 핀 일렉트로닉스(PE)에 구비된 IO 채널의 드라이버(IODR)의 출력 임피던스에 정합한 예를 들면 50Ω의 특성 임피던스를 갖는 신호선로로 구성된다. 도 1에 도시하는 예에서는 핀 일렉트로닉스(PE)의 드라이버 출력 핀(S1-1)과 디바이스 인터페이스 보드(260)에 설치한 단자(T1-1) 사이를 50Ω의 특성 임피던스를 갖는 동축 케이블로 접속하고, 단자(T1-1)와 제 1 접촉구(280-1)의 제 1 접촉단자군(281-1)의 접촉단자(V1-1) 사이, 걸쳐이음 배선(101B-1), 및 제 2 접촉구(280-2)의 제 2 접촉단자군(281-2)의 접촉단자(W2-1)와 단자(U1-1) 사이를 각각 50Ω의 특성 임피던스를 갖는 마이크로스트립 라인으로 접속하고, 단자(U1-1)와 컴퍼레이터 입력 핀(R1-1) 사이를 50Ω의 특성 임피던스를 갖는 동축 케이블로 접속한 경우를 도시한다. 단, 선로의 구조는 도 1에 도시한 구조에 한정되는 것은 아니고, 모두를 동축 케이블로 접속할 수도 있고, 모두를 마이크로스트립 라인으로 접속하는 구조로 할 수도 있다. 드라이버의 출력단에는 전송로의 원단으로부터 되돌아오는 전반사파를 종단하는 직렬종단저항(R_TR)이 접속되고, 컴퍼레이터(IOCP)의 입력단에는 임피던스 정합용의 종단저항(R_TM)이 접속된다.

한편, 제 2 접촉구(280-2)의 제 1 접촉단자군(281-1)의 단자(V2-1~V2-N)에는 핀 일렉트로닉스(PE)의 제 2 IO 채널군(IOCH-2)의 IO 채널의 드라이버 출력 핀(S2-1~S2-N)과, 컴퍼레이터 입력 핀(R2-1~R2-N)이 각각 별도인 선로(102A-1~102A-N와 102B-1~102B-N)에서 각각 접속된다. 도 1에 도시하는 예에서는 선로(102A-1)로서 드라이버 출력 핀(S2-1)과 단자(T2-1)의 사이를 50Ω의 특성 임피던스를 갖는 동축 케이블로 접속하고, 단자(T2-1)와 제 2 접촉구(280-2)의 제 1 접촉단자군(281-1)의 접촉단자(V2-1) 사이를 50Ω의 특성 임피던스를 갖는 마이크로스트립 라인으로 접속한 구조로 하고, 또한, 선로(102B-1)도 마찬가지로 컴퍼레이터 입력 핀(R2-1)과 단자(U2-1) 사이를 동축 케이블로 접속하고, 단자(U2-1)와 제 2 접촉구(280-2)의 제 1 접촉단자군(281-1)의 접촉단자(W2-1) 사이를 마이크로스트립 라인으로 접속한 구조로 한 경우를 도시한다. 단, 동축 케이블과 마이크로스트립 라인을 구별하여 사용할 필요는 없고, 모두를 동축 케이블로 구성해도 좋고, 또 모두를 마이크로스트립 라인으로 구성해도 좋다. 도 1에 도시하는 예에서는 제 2 접촉구(280-2)의 제 1 접촉단자군(281-1)의 단자(V2-1~V2-N)에 대해 1채널 분의 배선을 한 상태를 도시하지만, 이 제 1 접촉단자군(281-1)의 데이터의 입력과 출력에 관계되는 N개(예를 들면 8개)의 접촉단자(V2-1~V2-8N(8)) 채널 분 모두 동일한 배선이 된다.

상기의 구성에서, 선로(101A와 101C 및 102A와 102B)는 각각 동축 케이블 및 마이크로스트립 라인을 포함하여 전체 길이가 거의 동일 길이로 맞추어지고, 신호의 전파 시간이 맞추어진다. 단, 걸쳐이음 배선(101B)을 사용하여 데이터를 수신하는 선로에서는 걸쳐이음 배선(101B)의 부분을 전파하는 시간만큼 데이터의 전파 시간이 늦기 때문에, 시험장치에 구비한 스큐 조정 수단으로 스큐 조정을 행하는 것이 필요하다.

도 1에 도시한 구성에 의하면, 제 1 접촉구(280-1)와 제 2 접촉구(280-2)에 도 13A에 도시한 제 1 형식의 반도체 디바이스(DUT-1-1와 DUT-1-2)를 각각 장착하면, 이 제 1 형식의 DUT-1의 데이터에 관계되는 각 외부단자(DQ0~DQ3)는 각각 도 2에 도시하는 바와 같이 제 1 접촉구(280-1)와 제 2 접촉구(280-2)의 각 제 1 접촉단자군(281-1)의 일부의 접촉단자(V1-1~V1-4, 및 V2-1~V2-4)를 통하여 핀 일렉트로닉스(PE)에 접속된다. 이 상태에서는 제 2 접촉구(280-2)의 제 2 접촉단자군(281-2)의 접촉단자(W2-1~W2-4)는 제 2 접촉구(280-1)에 장착된 DUT-1-2의 미사용의 외부단자(NC8~NC11)가 접촉하므로, 제 1 접촉구(280-1)에 장착된 DUT-1-1로부터 출력되는 응답신호는 걸쳐이음 배선(101B-1~101B-4)과 선로(101C-1~101C-4)를 통하여 제 1 IO 채널군(IOCH-1)의 컴퍼레이터(IOCP1-1~IOCP1-4)에 지장 없이 입력된다. 이 결과, 제 1 형식의 DUT-1을 한번에 2개씩 시험할 수 있다. 또한, 각 형식의 DUT의 전원단자 및 제어단자는 모든 형식의 디바이스에서 공통의 위치에 배치되므 로, 여기에서는 이것들에 관해서는 특별히 언급하지 않는다.

또한 도 3에 도시하는 바와 같이, 제 1 접촉구(280-1)와 제 2 접촉구(280-2)에 제 2 형식의 반도체 디바이스(DUT-2)를 장착한 경우, 이 제 2 형식의 반도체 디바이스(DUT-2)의 각 데이터에 관계되는 외부단자(DQ0~DQ7)도 제 1 접촉구(280-1)와 제 2 접촉구(280-2)의 각각의 제 1 접촉단자군(281-1)을 통하여 핀 일렉트로닉스(PE)에 접속된다. 이 경우도 걸쳐이음 배선(101B)에서 접속된 제 2 접촉구로 280-2의 제 2 접촉단자군(281-2)에는 미사용 단자가 접촉하기 때문에, 제 2 형식의 반도체 디바이스도 지장 없이 한번에 2개씩 시험을 행할 수 있다.

또한 본 발명에 의하면 도 4에 도시하는 바와 같이 제 1 접촉구(280-1)는 미장착으로 하고, 제 2 접촉구(280-2)에 제 3 형식의 반도체 디바이스(DUT-3)를 장착한다. 이 제 3 형식의 반도체 디바이스(DUT-3)의 데이터에 관계되는 모든 외부단자(DQ0~DQ15)는 각각 제 2 접촉구(280-2)의 제 1 접촉단자군(281-1)과 제 2 접촉단자군(281-2)을 통하여 핀 일렉트로닉스(PE)에 접속된다. 따라서, 이 제 3 형식의 반도체 디바이스(DUT-3)는 한번에 1개를 시험할 수 있다.

전술한 바와 같이, 본 발명에 의하면 각 형식의 DUT에 공통인 접촉구(280)를 사용하여 제 1 형식의 반도체 디바이스(DUT-1)와 제 2 형식의 반도체 디바이스(DUT-2) 및 제 3 형식의 반도체 디바이스(DUT-3) 모두를 시험할 수 있다. 또한, 선로(101A)를 통하여 드라이버 출력 핀(S1)에 접속해 있는 제 1 접촉구(280-1)의 제 1 접촉단자군(281-1)과, 선로(101A) 및 걸쳐이음 배선(101B)을 통하여 드라이버 출력 핀(S1)에 접속해 있는 제 2 접촉구(280-2)의 제 2 접촉단자군(281-2)은, 드라 이버측(S1)에서 본 전파 지연량이 상이하고, 마찬가지로 컴퍼레이터측(R1)에서 본 전파 지연량도 상이하다. 그 때문에, 반도체 디바이스 시험장치는, 양자의 스큐의 차이를 미리 구해 두고, 상기 스큐의 차이에 대응한 시험 패턴의 발생조건, 및 컴퍼레이터측에서의 타이밍 판정 조건으로 하는 배려가 필요하다. 또한, 걸쳐이음 배선(101B)의 선로길이는, 가능한 한 짧은 배선길이로 하는 것이 바람직하다.

도 5에 제 2 발명에서 제안하는 반도체 디바이스 시험장치의 구성을 제시한다. 제 2 발명에서도 디바이스 인터페이스 보드(260)에 제 1 접촉구(280-1)와 제 2 접촉구(280-2)를 장착하는 구조는 제 1 발명과 동일하지만, 제 1 접촉구(280-1)의 제 1 접촉단자군(281-1)과, 제 2 접촉구(280-2)의 제 2 접촉단자군(281-2)과 핀 일렉트로닉스(PE)와의 접속구조가 제 1 발명과는 상이하다.

즉, 제 2 발명에서는 디바이스 인터페이스 보드(260)에 실장한 제 1 접촉구(280-1)의 제 1 접촉단자군(281-1)과, 제 2 접촉구(280-2)의 제 2 접촉단자군(281-2)이 대응하는 단자, 예를 들면 V1-1과 W2-1의 각각에 2개의 제 1 분기선(121A-1과 131A-1)의 각 일단을 접속하고, 이 2개의 제 1 분기선(121A-1과 131A-1)의 타단을 단자(T1-1)로 공통 접속하고, 단자(T1-1)를 핀 일렉트로닉스(PE)에 구비한 제 1 IO 채널군(IOCH-1)의 IO 채널의 드라이버 출력 핀(S1-1)에 선로(120A-1)를 통하여 접속한다. 또한, 제 1 접촉구(280-1)의 제 1 접촉단자군(281-1)과 제 2 접촉구(280-2)의 제 2 접촉단자군(281-2)의 서로 대응하는 접촉단자, 예를 들면 V1-1과 W2-1에 2개의 제 2 분기선(121B-1과 131B-1)의 각 일단을 접속하고, 2개의 제 2 분기선(121B-1과 131B-1)의 각 타단을 디바이스 인터페이스 보드(260)에 설치한 단자(U1- 1)에 접속하고, 이 단자(U1-1)를 핀 일렉트로닉스(PE)에 설치한 컴퍼레이터 입력 핀(R1-1)에 선로(130B-1)을 통하여 접속하는 구성을 특징으로 하는 것이다.

또한, 이 제 2 발명에 있어서, 제 2 접촉구(280-2)의 제 1 접촉단자군(281-1)에 대한 제 2 IO 채널군(IOCH-2)과의 접속은 제 1 발명의 그것과 동일하다.

도 5에서는 각 접속구조에 관하여 1채널 분만을 예시하여 도시하고 있지만, 제 1 접촉구(280-1)의 제 1 접촉단자군(281-1)과, 제 2 접촉구(280-2)의 제 1 접촉단자군(281-1)과 제 2 접촉단자군(281-2)에는, 모든 채널에 대해 동일한 배선이 시행된다.

도 5에 도시하는 접속구조에 있어서, 제 1 분기선(121A와 131A) 및 제 2 분기선(121B와 131B)은 모두 선로(120A와 130A)의 2배의 특성 임피던스에 정합된다. 즉, 단자(T1과, U1)에서 각 접촉구(280-1과 280-2)를 보면, 각각 2개의 분기선(121A, 131A 및 121B, 131B)이 접속되고, 이들 2개의 분기선이 병렬접속되어 보이므로 이것들의 각 분기선(121A와 131A 및 121B과 131B)은 배(倍)인, 예를 들면 100Ω의 특성 임피던스로 하고, 이것에 의해 단자(T1) 및 단자(U1)로부터 각 접촉구(280-1과 280-2)를 본 특성 임피던스가 50Ω이 되도록 하고 있다.

도 5에 도시한 접속구조에서도, 도 2, 도 3, 도 4에서 설명한 것과 동일하게 제 1 형식의 반도체 디바이스(DUT-1)와, 제 2 형식의 반도체 디바이스(DUT-2)와, 제 3 형식의 반도체 디바이스(DUT-3)를 시험할 수 있다.

실시예 1

도 6에 본 발명의 구체적인 실시예를 도시한다. 이 도 6에 도시하는 실시예 에서는 DUT의 외부단자의 구조가 패키지로부터 핀이 돌출해 있는 형식의 반도체 디바이스를 시험하는 경우의 실시예를 도시한다. 패키지로부터 핀이 돌출한 형식의 반도체 디바이스를 핀 일렉트로닉스(PE)에 접속하는 접촉구로서는 도 14에서 설명한 바와 같이 일반적으로 소켓이 사용된다. 따라서 도 1 내지 도 5에 도시한 제 1 접촉구(280-1)와 제 2 접촉구(280-2) 부분은 소켓(180)으로 치환된다. 이것에 따라 디바이스 인터페이스 보드(260)는 소켓 보드(160)로 된다. 도 6에서는 제 1 발명에서 제안하는 접속구조를 예시하고 있지만, 제 2 발명에서 제안하는 접속구조에도 동일하게 적용할 수 있다.

실시예 2

도 7은 반도체 디바이스가 반도체 웨이퍼상에 존재하는 형식의 경우에 본 발명을 적용한 실시예를 도시한다. 반도체 웨이퍼상에 존재하는 반도체 디바이스는 반도체 웨이퍼의 디바이스가 형성되어 있는 영역내에 패드라고 칭하는 외부단자가 배치되고, 이 패드에 프로브라고 불리는 바늘 모양의 접촉자의 선단을 꽉 누르고, 이 프로브를 통하여 반도체 디바이스의 각 단자를 핀 일렉트로닉스(PE)에 전기적으로 접속하는 방법이 채용된다.

도 7에 도시하는 290-1은 제 1 접촉구로서 동작하는 제 1 프로브 소켓, 290-2는 제 2 접촉구로서 동작하는 제 2 프로브 소켓을 나타낸다. 여기에서, 300은 프로버(프로브 카드)를 나타내고 웨이퍼의 전체면과 대면하는 큰 기판을 갖는다. 제 1/제 2 프로브 소켓은 프로브 카드의 일부분을 구성하고, 프로브(바늘)(291)를 유지하고, 이들 바늘은 각각 프로브 카드(300)에 착탈 가능하게 접속되어 있는 것으 로 한다. 각 프로브 소켓은 웨이퍼상의 각 IC칩인 반도체 디바이스에 대향하여 배열 설치된다. 이들 프로브 소켓의 일례로서는 일반적으로는 프로브 카드를 구성하는 기판에 웨이퍼상의 반도체 디바이스의 형성영역보다 큰 면적을 취하는 개구 구멍이 형성되고, 이 개구 구멍의 주변에 제 1 접촉단자군(281-1)과 제 2 접촉단자군(281-2)이 배열되고, 이들 제 1 접촉단자군(281-1)과 제 2 접촉단자군(281-2)에 프로브(291)가 전기적 및 기계적으로 연결되고 구멍의 중공부분에 돌출하여 지지된다. 또한, 개구 구멍이 형성되지 않은 형태의 프로브 카드도 있다.

제 1 프로브 소켓(290-1)과 제 2 프로브 소켓(290-2)은 프로브 카드(300)에 장착되고, 프로브 카드(300)가 웨이퍼의 판면을 따라 X-Y방향 및 Z방향(상하방향)으로 이동하고, 프로브(291)의 선단을 웨이퍼상의 반도체 디바이스의 패드에 접촉시킨다. 제 1 프로브 소켓(290-1)과 제 2 프로브 소켓(290-2)은 각각 웨이퍼상의 개별의 반도체 디바이스와 대향하여 접촉한다.

제 1 프로브 소켓(290-1)과 제 2 프로브 소켓(290-2)에 제 1 발명의 구성을 적용하기 위해서는, 도 1의 경우와 마찬가지로 제 1 프로브 소켓(290-1)의 제 1 접촉단자군(281-1)과 제 2 프로브 소켓(290-2)의 제 2 접촉단자군(281-2)의 각각의 대응하는 단자끼리를 걸쳐이음 배선(101B)으로 접속하고, 걸쳐이음 배선(101B)의 일단측을 단자(T1)로부터 선로(101A)를 통하여 핀 일렉트로닉스(PE)에 구비한 드라이버 출력 핀(S1)에 접속하고, 걸쳐이음 배선(101B)의 타단측을 단자(U1)로부터 선로(101C)를 통하여 핀 일렉트로닉스(PE)에 구비한 컴퍼레이터 입력 핀(R1)에 접속하는 구성을 제 1 프로브 소켓(290-1)의 제 1 접촉단자군(281-1)과 제 2 프로브 소 켓(290-2)의 제 2 접촉단자군(281-2)의 모든 접촉단자에 걸쳐 시행하는 동시에, 제 2 프로브 소켓(290-2)의 제 1 접촉단자군(281-1)에는 별도의 선로(102A와 102B)를 통하여 드라이버 출력 핀(S2)과 컴퍼레이터 입력 핀(R2)에 접속하는 구성을 제 2 프로브 소켓(290-2)의 제 1 접촉단자군(281-1)의 모든 단자에 걸쳐 시행하면 된다.

이와 같이 구성함으로써 웨이퍼상에 존재하는 상태의 제 1 형식의 반도체 디바이스 및 제 2 형식의 반도체 디바이스를 한번에 2개씩 시험할 수 있다.

단, 이 경우, 제 3 형식의 반도체 디바이스는 제 1 프로브 소켓(290-1)의 프로브(291)를 장착하지 않은 조건으로 시험을 행할 필요가 있다. 따라서, 프로브(291)는 착탈할 수 있는 구조를 구비하는 것이 바람직하다. 또, 제 3 형식의 반도체 디바이스는 웨이퍼상에서 제 2 프로브 소켓(290-2)의 위치에만 형성하고, 제 1 프로브 소켓(290-1)의 위치에는 형성하지 않는 것으로 하면, 이 도 7에 도시하는 구성에서 1개씩 시험을 행할 수 있다. 여기에서, 웨이퍼상에 존재하는 제 1 형식의 반도체 디바이스와 제 2 형식의 반도체 디바이스와 제 3 형식의 반도체 디바이스는, 동일위치 관계에서 각각의 패드가 형성되어 있는 것이 필요하다.

실시예 3

도 8은 프로브 카드에 제 2 발명의 접속구성을 적용한 경우의 실시예를 도시한다. 이 실시예에서도 제 1 프로브 소켓(290-1)과 제 2 프로브 소켓(290-2)에 의해 반도체 웨이퍼상의 제 1 형식의 반도체 디바이스와 제 2 형식의 반도체 디바이스를 한번에 2개씩 시험할 수 있다. 그 이유는 도 2 및 도 3의 설명과 중복되므로 여기에서는 더 이상의 설명은 생략한다. 단, 이 실시예에서는, 제 1 프로브 소켓 (290-1)의 프로브(291)를 장착하지 않는 조건으로 함으로써, 제 2 프로브 소켓(290-2)에 의해 제 3 형식의 반도체 디바이스를 시험할 수 있다.

실시예 4

도 9에 제 3 발명에서 제안하는 접속구성을 제시한다. 여기에서 제안하는 접속구성은 DUT의 데이터 입출력 단자가 쌍을 이루는 단자끼리가 상이한 타이밍으로 차동적으로 동작 모드와 비동작 모드로 전환되는 형식의 경우에 적용하는 접속구성이다. 이러한 특성을 보이는 반도체 디바이스는 그래픽용의 디바이스에 존재하고, 종래는 각 단자마다 도 1 내지 도 5에 도시한 제 2 접촉구(280-2)의 제 1 접촉단자군(281-1)을 핀 일렉트로닉스(PE)에 접속하거나 또는, 도 5에 도시한 제 1 접촉구(280-1)의 제 1 접촉단자군(281-1)과 제 2 접촉구(280-2)의 제 2 접촉단자군(281-2)을 각각 핀 일렉트로닉스(PE)에 접속하는 접속구조로 시험을 행하고 있다. 특히 도 1 내지 도 5에 도시한 제 2 접촉구(280-2)의 제 1 접촉단자군을 핀 일렉트로닉스(PE)에 접속하는 접속구조를 채용한 경우에는, DUT의 데이터 입출력용 핀의 수와 대응하는 수의 드라이버와 컴퍼레이터를 필요로 한다.

이에 반해 도 5에 도시한 분기구조의 접속구조를 채용한 경우에는 드라이버와 컴퍼레이터로 이루어지는 세트가 DUT의 데이터 입출력용 핀의 수의 약 반 정도의 수로 되게 된다. 그렇지만, 도 5에 도시한 분기구조의 접속을 채용하는 경우에는, 도 5에서도 설명한 바와 같이, 선로(121A, 121B 및 131A, 131B)는 다른 선로(120A, 130A)의 특성 임피던스의 약 배의 특성 임피던스에 정합시킬 필요가 있다. 즉 선로(120A와 130B)의 특성 임피던스가 50Ω인 경우, 선로(121A, 121B와 131A, 131B)의 특성 임피던스는 약 100Ω으로 하지 않으면 안된다. 이와 같이 분기점에서, 특성 임피던스를 50Ω에서 100Ω의 병렬접속 회로로 변환하면, 신호의 반사가 발생하여, 파형품질을 악화시키는 문제가 생긴다.

이 문제를 해소하기 위해서, 제 3 발명에서는 전환제어 신호에 의해 서로 시간을 어긋나게 하여 동작하는 단자끼리를 걸쳐이음 배선으로 접속하고, 일방의 단자를 핀 일렉트로닉스에 구비한 드라이버 출력 핀에 접속하고, 타방의 단자를 핀 일렉트로닉스에 구비한 컴퍼레이터 입력 핀에 접속하고, 2개의 단자를 공통의 선로에서 시험하는 것을 가능하게 한 점을 청구하는 것이다.

도 9는 그 실시예를 나타낸다. 도 9에 도시하는 280은 접촉구를 나타낸다. 이 접촉구에 컨택트(CNT)가 배열되어서 설치되고, 이 컨택트(CNT)에 DUT(특히 도시 하지 않음)의 예를 들면 핀형의 외부단자를 접촉시킴으로써 DUT의 각 외부단자는 접촉단자군(281)의 각 접촉단자에 전기적으로 접속된다.

여기에서는 접촉단자군(281)의 접촉단자(V1-1과 V1-2, V2-1과 V2-2, …, VN-1과 VN-2, 및 W1-1과 W1-2, W2-1과 W2-2, …, WN-1과 WN-2)가 각각 서로 쌍으로 되어서 동작하는 핀에 접촉하는 접촉단자를 나타낸다. 이들 쌍이 되는 접촉단자는 서로 걸쳐이음 배선(101B1-1~101B1-N 및 101B2-1~101B2-N)으로 공통 접속하고, 각 걸쳐이음 배선(101B), 예를 들면 101B1-1의 일단측을 단자(T1-1)와 선로(101A-1)를 통하여 핀 일렉트로닉스(PE)에 구비한 제 1 IO 채널(IOCH-1)의 드라이버 출력 핀(S1-1)에 접속하고, 걸쳐이음 배선(101B1-1)의 타단측을 단자(U1-1)와 선로(101C-1)를 통하여 핀 일렉트로닉스(PE)에 구비한 컴퍼레이터 입력 핀(R1-1)에 접속한다. 도 9에서는 2채널 분의 접속(즉, 제 2 IO 채널(IOCH-2)에서도 동일한 접속을 가짐)을 도시하지만, DUT의 쌍으로 되어 동작하는 입력 및 출력 핀 모두를 이와 같이 접속한다.

이 구성에 의하면, 동시에 출력하는 조건이 발생하지 않는 특이한 DUT에 있어서, DUT의 공통 접속된 핀의 일방을 동작 상태로 제어하고, 드라이버로부터 선로(101A)를 통하여 시험 패턴 신호를 인가하여, 그 응답신호를 선로(101C)를 통하여 컴퍼레이터측에서 받아 들일 수 있어서, 일방의 핀의 시험을 행할 수 있다.

일방의 핀이 중지 상태에서, 타방의 핀을 동작 상태로 전환한다. 이 상태에서 타방의 핀을 시험한다. 그리고, IOCH-1에 의한 한 쌍의 단자(예를 들면 V1-1과 V1-2)의 테스트와 병행하여 IOCH-2에 의한 다른 한 쌍의 단자(예를 들면 W1-1과 W1-2)의 테스트가 행해진다. 따라서 16채널 분의 IO 채널에서 32핀의 IO 핀의 DUT를 시험할 수 있다. 또한, 일방의 핀과 타방의 핀은, 걸쳐이음 배선을 하고 있으므로, 상기와 동일하게, 드라이버측에서 본 전파 지연량이 상이하고, 마찬가지로 컴퍼레이터측에서 본 전파 지연량이 상이하다. 그 때문에, 반도체 디바이스 시험장치는, 양자의 스큐의 차이를 미리 구해 두고, 상기 스큐의 차이에 대응한 시험 패턴의 발생조건, 및 컴퍼레이터측에서의 타이밍 판정 조건으로 하는 배려가 필요하다.

제 3 발명에서 제안하는 접속구조에 의하면 선로(101A 및 101C)와 걸쳐이음 배선(101B)은 모두 50Ω의 특성 임피던스로 맞출 수 있다. 이 결과, 선로의 도중에서 특성 임피던스가 불연속이 되는 부분이 존재하지 않기 때문에, 파형 품질을 열화시킬 우려는 없다.

도 10에 파형의 측정예를 도시한다.

도 10A는 제 1 또는 제 2 발명에 따른 도 1 내지 도 8의 구성에 있어서, 제 2 접촉구(280-2)의 제 1 접촉단자의 접속구조를 도시한다. 도 10B는 제 3 발명에서 제안한 접속구조이다. 도 10C는 이들 양 접속구조를 비교한 파형 관측 예를 도시한다. 도 10C에 도시하는 파형 a, b, c는 드라이버(IODR)로부터 직사각형파를 인가하고, 도 10A와 도 10B에 도시하는 각 관측점 (a), (b), (c)에서 관측한 파형을 나타낸다. 이 파형으로부터 명확한 바와 같이, 제 3 발명에서 제안하는 접속구조는 임피던스가 연속하여 정합하고 있기 때문에 파형의 열화가 적은 것을 알 수 있다.

본 발명에 의한 반도체 디바이스 시험장치 및 디바이스 인터페이스 보드는 반도체 디바이스 제조부문 또는 반도체 디바이스 개발부문 등에서 활용된다.

Claims (12)

1. 제 1 외부단자군과 제 2 외부단자군을 구비하고, 제 1 외부단자군의 일부를 사용하여 동작하는 제 1 형식의 반도체 디바이스, 및 상기 제 1 형식의 반도체 디바이스와 동일한 외부단자의 배열을 구비하고, 상기 제 1 외부단자군의 모두를 사용하여 동작하는 제 2 형식의 반도체 디바이스, 및 상기 제 1 형식 및 제 2 형식의 반도체 디바이스와 동일한 외부단자의 배열을 구비하고, 상기 제 1 외부단자군과 제 2 외부단자군의 모두를 사용하여 동작하는 제 3 형식의 반도체 디바이스중 어느 것이라도 접속할 수 있는 제 1 외부단자군에 대응한 제 1 접촉단자군 및 제 2 외부단자군에 대응한 제 2 접촉단자군을 함께 각각 구비한 제 1 접촉구 및 제 2 접촉구를 디바이스 인터페이스 보드에 설치하고, 제 1 접촉구의 제 1 접촉단자군과, 제 2 접촉구의 제 2 접촉단자군의 각 대응하는 단자끼리를 걸쳐이음 배선으로 공통 접속하고, 각 걸쳐이음 배선의 일단측을 핀 일렉트로닉스에 제 1 접촉구에 대응하여 구비한 제 1 IO 채널군의 대응하는 IO 채널의 각 드라이버 출력 핀에 접속하고, 타단측을 상기 제 1 IO 채널군의 대응하는 IO 채널의 각 컴퍼레이터 입력 핀에 접속하고, 상기 제 2 접촉구의 제 1 접촉단자군의 각 접촉단자를 상기 핀 일렉트로닉스에 제 2 접촉구에 대응하여 구비한 제 2 IO 채널군의 대응하는 IO 채널의 각 드라이버 출력 핀 및 각 컴퍼레이터 입력 핀에 각각 별개의 배선으로 접속한 것을 특징으로 하는 반도체 디바이스 시험장치.
2. 제 1 외부단자군과 제 2 외부단자군을 구비하고, 제 1 외부단자군의 일부를 사용하여 동작하는 제 1 형식의 반도체 디바이스, 및 상기 제 1 형식의 반도체 디바이스와 동일한 외부단자의 배열을 구비하고, 상기 제 1 외부단자군의 모두를 사용하여 동작하는 제 2 형식의 반도체 디바이스, 및 상기 제 1 형식 및 제 2 형식의 반도체 디바이스와 동일한 외부단자의 배열을 구비하고, 상기 제 1 외부단자군과 제 2 외부단자군의 모두를 사용하여 동작하는 제 3 형식의 반도체 디바이스중 어느 것이라도 접속할 수 있는 제 1 외부단자군에 대응한 제 1 접촉단자군 및 제 2 외부단자군에 대응한 제 2 접촉단자군을 모두 각각 구비한 제 1 접촉구 및 제 2 접촉구를 디바이스 인터페이스 보드에 설치하고, 제 1 접촉구의 제 1 접촉단자군과, 제 2 접촉구의 제 2 접촉단자군의 각 대응하는 단자끼리를 2개의 제 1 분기선으로 공통 연결하고, 이 2개의 제 1 분기선의 분기점군을 핀 일렉트로닉스에 제 1 접촉구에 대응하여 구비한 제 1 IO 채널군의 대응하는 IO 채널의 각 드라이버 출력 핀에 접속하고, 또한 상기 제 1 접촉구의 제 1 접촉단자군과, 제 2 접촉구의 제 2 접촉단자군의 각 대응하는 단자끼리를 2개의 제 2 분기선으로 공통 접속하고, 이 2개의 제 2 분기선의 분기점군을 상기 핀 일렉트로닉스에 제 2 접촉구에 대응하여 구비한 제 2 IO 채널군의 대응하는 IO 채널의 각 컴퍼레이터 입력 핀에 접속하고, 상기 제 2 접촉구의 제 1 접촉단자군의 각 접촉단자를 상기 제 2 IO 채널군의 대응하는 IO 채널의 각 드라이버 출력 핀 및 각 컴퍼레이터 입력 핀에 각각 별개의 배선으로 접속한 것을 특징으로 하는 반도체 디바이스 시험장치.
3. 쌍을 이루는 외부단자끼리가 상이한 타이밍으로 동작하는 입출력용 외부단자를 적어도 1세트 구비한 반도체 디바이스를 시험하는 반도체 디바이스 시험장치에 있어서,

   상기 1세트의 입출력용 외부단자의 일방과 타방 사이를 걸쳐이음 배선으로 접속하고, 걸쳐이음 배선의 일단측을 핀 일렉트로닉스에 구비한 IO 채널의 드라이버 출력 핀을 접속하고, 타단측에 상기 핀 일렉트로닉스에 구비한 컴퍼레이터 입력 핀을 접속한 구성으로 한 것을 특징으로 하는 반도체 디바이스 시험장치.
4. 제 1 항 또는 제 2 항에 있어서,

   상기 반도체 디바이스의 외부단자는 패키지의 외측에 도출된 핀으로 구성되고, 상기 제 1 접촉구 및 제 2 접촉구는 제 1 소켓 및 제 2 소켓으로 구성되고, 상기 디바이스 인터페이스 보드는 소켓 보드로 구성되고, 이 소켓 보드에 실장된 상기 제 1 소켓 및 제 2 소켓의 각각에 상기 제 1 형식의 반도체 디바이스 또는 제 2 형식의 반도체 디바이스를 장착하거나, 또는 제 2 소켓에 제 3 형식의 반도체 디바이스를 장착하여 시험을 행하는 것을 특징으로 하는 반도체 디바이스 시험장치.
5. 제 1 항 또는 제 2 항에 있어서,

   상기 반도체 디바이스의 외부단자는 반도체 웨이퍼상에 형성된 패드로 구성되어, 상기 제 1 접촉구 및 제 2 접촉구는 제 1 프로브 소켓 및 제 2 프로브 소켓으로 구성되고, 상기 디바이스 인터페이스 보드는 프로버로 구성되고, 이 프로버에 실장된 제 1 프로브 소켓 및 제 2 프로브 소켓에 장착된 프로브의 각각에 상기 제 1 형식의 반도체 디바이스 또는 제 2 형식의 반도체 디바이스의 어느 하나를 접촉시켜서 시험을 행하는 것을 특징으로 하는 반도체 디바이스 시험장치.
6. 제 3 항에 있어서,

   상기 외부단자는 패키지로부터 도출된 핀으로 구성되고, 상기 걸쳐이음 배선은 상기 핀과 전기적으로 접촉하는 소켓의 단자 사이에 접속된 배선으로 구성되고, 걸쳐이음 배선의 일단측이 접속된 소켓의 단자와 핀 일렉트로닉스에 구비한 IO 채널의 드라이버 출력 핀 사이, 및 걸쳐이음 배선의 타단측이 접속된 소켓 단자와 핀 일렉트로닉스에 구비한 IO 채널의 컴퍼레이터 입력 핀 사이를 각각 별도로 배선으로 접속한 구성으로 한 것을 특징으로 하는 반도체 디바이스 시험장치.
7. 제 3 항에 있어서,

   상기 외부단자는 반도체 웨이퍼상의 패드로 구성되고, 상기 걸쳐이음 배선은 상기 패드와 접촉하는 프로브를 지지하는 접촉단자의 상호간에 접속한 배선으로 구성되고, 걸쳐이음 배선의 일단측이 접속된 접촉단자와 핀 일렉트로닉스에 구비한 드라이버 출력 핀 사이, 및 걸쳐이음 배선의 타단측이 접속된 접촉단자와 핀 일렉트로닉스에 구비한 컴퍼레이터 입력 핀 사이를 각각 별도로 배선으로 접속한 구성으로 한 것을 특징으로 하는 반도체 디바이스 시험장치.
8. 제 4 항 내지 제 7 항의 반도체 디바이스 시험장치에 사용되는 디바이스 인터페이스 보드중 어느 하나에 있어서,

   상기 걸쳐이음 배선 및 이 걸쳐이음 배선의 일단측과 핀 일렉트로닉스에 구비한 IO 채널의 드라이버 출력 핀 사이를 접속하는 배선 및 상기 걸쳐이음 배선의 타단측과 핀 일렉트로닉스에 구비한 IO 채널의 컴퍼레이터 입력 핀 사이를 접속하는 배선은 각각 상기 핀 일렉트로닉스에 구비한 드라이버의 출력 임피던스와 정합하는 특성 임피던스를 구비하고, 이들 배선이 보드에 실장되어 있는 구조인 것을 특징으로 하는 디바이스 인터페이스 보드.
9. 피시험 반도체 디바이스(DUT)는 단자배열이 동일조건에서, 상기 DUT의 적어도 1개의 IO 핀이 미사용 핀이 되는 품종의 디바이스이며, 상기 DUT의 복수개를 시험하는 반도체 시험장치로서,

   상기 복수의 IO 핀을 제 1 외부단자군과 제 2 외부단자군으로 분할하고,

   상기 복수개의 DUT의 일방을 제 1 DUT로 하고, 타방을 제 2 DUT로 하고,

   상기 제 1 DUT와 컨택트 하는 제 1 접촉구와, 상기 제 2 DUT와 컨택트 하는 제 2 접촉구를 구비하는 디바이스 인터페이스 보드와,

   반도체 시험장치의 핀 일렉트로닉스에는 DUT의 IO단자에 접속하는 IO 채널을 구비하고, 상기 IO 채널은 시험신호를 인가하는 드라이버 출력 핀과 DUT로부터의 응답 신호를 수신하는 컴퍼레이터 입력 핀을 구비하고,

   배선경로가, 제 1 상기 드라이버 출력 핀으로부터 상기 제 1 접촉구에서의 상기 제 1 외부단자군의 제 1 IO 핀에 접속하고, 당해 제 1 IO 핀으로부터 상기 제 2 접촉구에서의 상기 제 2 외부단자군의 제 2 IO 핀에 접속하고, 당해 제 2 IO 핀으로부터 제 1 컴퍼레이터 입력 핀에 접속하는 제 1 배선경로와,

   배선경로가, 제 2 상기 드라이버 출력 핀으로부터 상기 제 2 접촉구에서의 상기 제 1 외부단자군의 제 3 IO 핀에 접속하고, 당해 제 3 IO 핀으로부터 제 2 컴퍼레이터 입력 핀에 접속하는 제 2 배선경로를 구비하는 것을 특징으로 하는 반도체 디바이스 시험장치.
10. 웨이퍼상에 형성되는 피시험 반도체 디바이스(DUT)는 단자배열이 동일조건에서, 상기 DUT의 적어도 1개의 IO 핀이 미사용 핀이 되는 품종의 디바이스이고, 상기 DUT의 복수개를 시험하는 반도체 시험장치로서,

    웨이퍼상에 형성되는 상기 복수의 IO 핀을 제 1 외부단자군과 제 2 외부단자군으로 분할하고,

    웨이퍼상에 형성되는 상기 복수개의 DUT의 일방을 제 1 DUT로 하고, 타방을 제 2 DUT로 하고,

    프로브를 구비하고 상기 제 1 DUT와 컨택트 하는 제 1 접촉구와, 프로브를 구비하고 상기 제 2 DUT와 컨택트 하는 제 2 접촉구를 구비하는 프로브 카드와,

    상기 제 1 접촉구 및 상기 제 2 접촉구에서의 적어도 일방의 프로브는 DUT의 품종에 대응하여 컨택트를 하지 않도록 이탈 가능하고,

    반도체 시험장치의 핀 일렉트로닉스에는 DUT의 IO단자에 접속하는 IO 채널을 구비하고, 상기 IO 채널은 시험신호를 인가하는 드라이버 출력 핀과, DUT로부터의 응답신호를 수신하는 컴퍼레이터 입력 핀을 구비하고,

    배선경로가, 제 1 상기 드라이버 출력 핀으로부터 상기 제 1 접촉구에서의 상기 제 1 외부단자군의 제 1 IO 핀에 접속하고, 당해 제 1 IO 핀으로부터 상기 제 2 접촉구에서의 상기 제 2 외부단자군의 제 2 IO 핀에 접속하고, 당해 제 2 IO 핀으로부터 제 1 컴퍼레이터 입력 핀에 접속하는 제 1 배선경로와,

    배선경로가 제 2 상기 드라이버 출력 핀으로부터 상기 제 2 접촉구에서의 상기 제 1 외부단자군의 제 3 IO 핀에 접속하고, 당해 제 3 IO 핀으로부터 제 2 컴퍼레이터 입력 핀에 접속하는 제 2 배선경로를 구비하는 것을 특징으로 하는 반도체 디바이스 시험장치.
11. 동일한 단자배열을 가지고, 상이한 수의 외부단자를 사용하여 동작하는 적어도 3종류 형식의 반도체 디바이스를 시험할 수 있는 반도체 디바이스 시험장치로서,

    이들 3종류 형식의 반도체 디바이스는, 각각 N개(N은 2 이상의 정수)의 제 1 외부단자군과, 이것에 이어지는 단자배열로 N개의 제 2 외부단자군을 구비하고, 적어도 제 1 외부단자군의 일부를 사용하여 동작하는 제 1 형식의 반도체 디바이스, 상기 제 1 외부단자군의 모두를 사용하여 동작하는 제 2 형식의 반도체 디바이스, 및 상기 제 1 외부단자군과 제 2 외부단자군의 모두를 사용하여 동작하는 제 3 형식의 반도체 디바이스를 포함하고,

    상기 시험장치는:

    상기 제 1 외부단자군과 제 2 외부단자군에 접속할 수 있도록 단자배열된 제 1 접촉단자군 및 제 2 접촉단자군을 구비한 접촉구를 적어도 2개 장착한 디바이스 인터페이스 보드와;

    N개의 IO 채널을 갖는 제 1 IO 채널군과, N개의 IO 채널을 갖는 제 2 IO 채널군을 구비한 핀 일렉트로닉스와;

    접속수단으로 이루어지고

    각 상기 IO 채널은 드라이버와 컴퍼레이터를 구비하고,

    상기 접속수단은:

    이 디바이스 인터페이스 보드에 실장한 2개의 접촉구의 일방인 제 1 접촉구의 N개의 제 1 접촉단자군과, 타방인 제 2 접촉구의 N개의 제 2 접촉단자군의 각 대응하는 단자끼리를 공통 접속하는 N개의 걸쳐이음 배선과;

    N개의 걸쳐이음 배선의 일단측과 핀 일렉트로닉스에 구비된 제 1 IO 채널군의 N개의 IO 채널의 드라이버의 출력 핀을 접속하는 제 1 접속선로군과;

    상기 걸쳐이음 배선의 타단측과 상기 제 1 IO 채널군의 N개의 IO 채널의 컴퍼레이터의 입력 핀을 접속하는 제 2 접속선로군과;

    상기 제 2 접촉구의 N개의 제 1 접촉단자군과 상기 핀 일렉트로닉스에 구비된 제 2 IO 채널군의 N개의 IO 채널의 드라이버의 출력 핀을 접속하는 제 3 접속선로군; 및

    상기 제 2 접촉구의 N개의 제 1 접촉단자군과 상기 제 2 IO 채널군의 N개의 IO 채널의 컴퍼레이터의 입력 핀을 접속하는 제 4 접속선로군으로 이루어지는 것을 특징으로 하는 반도체 디바이스 시험장치.
12. 동일한 단자배열을 가지고, 상이한 수의 외부단자를 사용하여 동작하는 적어도 3종류 형식의 반도체 디바이스를 시험할 수 있는 반도체 디바이스 시험장치로서,

    이들 3종류 형식의 반도체 디바이스는, 각각 N개(N은 2 이상의 정수)의 제 1 외부단자군과, 이것에 이어지는 단자배열로 N개의 제 2 외부단자군을 구비하고, 적어도 제 1 외부단자군의 일부를 사용하여 동작하는 제 1 형식의 반도체 디바이스, 상기 제 1 외부단자군의 모두를 사용하여 동작하는 제 2 형식의 반도체 디바이스, 및 상기 제 1 외부단자군과 제 2 외부단자군의 모두를 사용하여 동작하는 제 3 형식의 반도체 디바이스를 포함하고,

    상기 시험장치는:

    상기 제 1 외부단자군과 제 2 외부단자군에 접속할 수 있도록 단자배열된 제 1 접촉단자군 및 제 2 접촉단자군을 구비한 접촉구를 적어도 2개 장착한 디바이스 인터페이스 보드와,

    N개의 IO 채널을 갖는 제 1 IO 채널군과, N개의 IO 채널을 갖는 제 2 IO 채널군을 구비한 핀 일렉트로닉스와;

    접속수단으로 이루어지고

    각 상기 IO 채널은 드라이버와 컴퍼레이터를 구비하고,

    상기 접속수단은:

    이 디바이스 인터페이스 보드에 실장한 2개의 접촉구의 일방인 제 1 접촉구의 N개의 제 1 접촉단자군과, 타방인 제 2 접촉구의 N개의 제 2 접촉단자군의 각 대응하는 단자끼리를 공통 연결하는 2개의 제 1 분기선군과;

    이 2개의 제 1 분기선군의 N개의 공통 접속점과 핀 일렉트로닉스에 구비된 제 1 IO 채널군의 N개의 IO 채널의 드라이버의 출력 핀을 접속하는 제 1 접속선로군과;

    상기 제 1 접촉구의 N개의 제 1 접촉단자군과, 제 2 접촉구의 N개의 제 2 접촉단자군의 각 대응하는 단자끼리를 공통 접속하는 2개의 제 2 분기선군과;

    이 2개의 제 2 분기선군의 N개의 공통 접속점과 상기 핀 일렉트로닉스에 구비된 제 1 IO 채널군의 N개의 IO 채널의 컴퍼레이터의 입력 핀을 접속하는 제 2 접속선로군과;

    상기 제 2 접촉구의 N개의 제 1 접촉단자군과 상기 핀 일렉트로닉스에 구비된 제 2 IO 채널군의 N개의 IO 채널의 드라이버의 출력 핀을 접속하는 제 3 접속선로군; 및

    상기 제 2 접촉구의 N개의 제 1 접촉단자군과 상기 제 2 IO 채널군의 N개의 IO 채널의 컴퍼레이터의 입력 핀을 접속하는 제 4 접속선로군으로 이루어지는 것을 특징으로 하는 반도체 디바이스 시험장치.

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