KR20110033846A - 시험 장치 및 소켓 보드 - Google Patents

시험 장치 및 소켓 보드 Download PDF

Info

Publication number
KR20110033846A
KR20110033846A KR1020117001931A KR20117001931A KR20110033846A KR 20110033846 A KR20110033846 A KR 20110033846A KR 1020117001931 A KR1020117001931 A KR 1020117001931A KR 20117001931 A KR20117001931 A KR 20117001931A KR 20110033846 A KR20110033846 A KR 20110033846A
Authority
KR
South Korea
Prior art keywords
input
wirings
under test
output terminals
driver
Prior art date
Application number
KR1020117001931A
Other languages
English (en)
Inventor
노부수케 세키
Original Assignee
가부시키가이샤 어드밴티스트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 어드밴티스트 filed Critical 가부시키가이샤 어드밴티스트
Publication of KR20110033846A publication Critical patent/KR20110033846A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31924—Voltage or current aspects, e.g. driver, receiver
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

시험 장치(100)는, 각각이 적어도 하나의 입출력 단자(P1)를 구비하는 N개(N은 2 이상의 정수)의 DUT(110)를 시험한다. 드라이버(20)는, N개의 DUT(110)의 입출력 단자(P1)에 대해 공통으로 마련된다. 종단 회로(22)는, N개의 DUT(110)의 입출력 단자(P1)에 대해 공통으로 마련된다. 제 1 배선(L1)은, 드라이버(20)의 출력 단자와 제 1 노드(N1) 사이를 접속한다. 제 2 배선(L2)은, 종단 회로(22)와 제 2 노드(N2) 사이를 접속한다. N개의 제 3 배선(L3)은, 제 1 노드와 N개의 DUT(110) 각각의 입출력 단자(P1)를 연결한다. N개의 제 4 배선(L4)은, 제 2 노드(N2)와 N개의 DUT(110) 각각의 입출력 단자(P1)를 연결한다. 제 1 배선(L1)과 제 2 배선(L2)은 소정값의 특성 임피던스(ZO)를 갖고, N개의 제 3 배선(L3)과 N개의 제 4 배선(L4)은 각각, 소정값의 N배의 특성 임피던스를 갖는다.

Description

시험 장치 및 소켓 보드{TEST DEVICE AND SOCKET BOARD}
본 발명은, 반도체 디바이스의 시험 장치에 관한 것으로서, 특히 핀 일렉트로닉스의 타이밍 교정(calibration) 기술에 관한 것이다.
반도체 디바이스(이하, "DUT"라고도 한다)를 시험하는 시험 장치는, DUT의 핀에 대해 테스트 패턴을 부여하고, 또한 DUT로부터 데이터를 독출하기 위하여, 복수의 핀 일렉트로닉스를 구비한다. 각 핀 일렉트로닉스는, DUT의 대응하는 핀에 대해 신호를 출력하는 드라이버와, 대응하는 핀으로부터 출력되는 신호의 레벨을 판정하는 비교기(comparator)를 포함한다.
통상, 각 핀 일렉트로닉스, 즉 드라이버에는 DUT의 단일 핀이 할당된다. 대응되는 드라이버와 DUT의 핀 사이는, 머더보드 및 소켓 보드 상에 부설된 소정의 특성 임피던스(ZO)(예를 들면, 50Ω)를 갖는 배선으로 연결된다. 최근에는, 테스트 비용의 삭감과 하드웨어 자원의 효율적인 이용을 목적으로, 단일 드라이버로의 신호를 분기하여 복수의 DUT에 공급하고, 동시 측정수를 높이는 수법이 일반적이다.
메모리 디바이스를 비롯한 DUT의 고속화에 동반하여, 시험 장치에는 더욱 고정밀도의 측정이 요구되는 한편, 동시 측정수를 높이면, 드라이버와 DUT간의 임피던스의 부정합이 현저하게 되어, 고속화 및 고정밀도화의 걸림돌이 되고 있다.
본 발명은, 상기한 바와 같은 과제를 해소하기 위하여, 복수의 DUT를 고정밀도로 측정 가능한 시험 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시형태는, 각각이 적어도 하나의 입출력 단자를 구비하는 N개(N은 2 이상의 정수)의 피시험 디바이스를 시험하는 시험 장치에 관한 것이다. 이 시험 장치는, N개의 피시험 디바이스의 입출력 단자에 대해 공통으로 마련된 드라이버와, N개의 피시험 디바이스의 입출력 단자에 대해 공통으로 마련된 종단 회로와, 드라이버의 출력 단자와 제 1 노드 사이를 접속하는 제 1 배선과, 종단 회로와 제 2 노드 사이를 접속하는 제 2 배선과, 제 1 노드와 N개의 피시험 디바이스 각각의 입출력 단자를 연결하는 N개의 제 3 배선과, 제 2 노드와 N개의 피시험 디바이스 각각의 입출력 단자를 연결하는 N개의 제 4 배선을 구비한다. 제 1, 제 2 배선은 소정값의 특성 임피던스를 갖고, N개의 제 3 배선과 N개의 제 4 배선은 각각, 소정값의 N배의 특성 임피던스를 갖는다.
이 실시형태에 의하면, 드라이버로부터 복수의 피시험 디바이스측을 바라보는 임피던스, 및 종단 회로로부터 복수의 피시험 디바이스측을 바라보는 임피던스가, 모두 소정값의 특성 임피던스와 일치하기 때문에, 고정밀도로 임피던스 조정을 실현할 수 있어, 고정밀도의 시험이 실현 가능하다.
제 1, 제 2 배선은, 드라이버가 집적화되는 반도체 칩과 N개의 피시험 디바이스가 직접 또는 간접적으로 장착되는 소켓 보드 사이를 접속하는 머더보드 상에 부설되어도 좋다. 제 3, 제 4 배선은, 소켓 보드 상에 부설되어도 좋다.
종단 회로는, 머더보드 상에 마련되어도 좋다. 이 경우, 하나의 반도체 칩에 형성 가능한 드라이버의 개수(채널수)를 증가시킬 수 있고, 또한, 반도체 칩의 단자수를 줄일 수 있다.
종단 회로는, 반도체 칩에 드라이버와 함께 실장되어도 좋다.
N=2이고, 특성 임피던스의 소정값은 50Ω이어도 좋다.
N개의 제 3 배선은 동일 길이여도 좋다. 이 경우, 드라이버로부터 공급하는 테스트 패턴의 타이밍을, 복수의 DUT별로 최적화할 필요가 없는 이점이 있다.
본 발명의 다른 실시형태는, 각각이 적어도 하나의 입출력 단자를 구비하는 N개(N은 2 이상의 정수)의 피시험 디바이스가 장착되는 소켓 보드에 관한 것이다. 이 소켓 보드는, 소켓 보드가 머더보드에 장착된 상태에서, N개의 피시험 디바이스의 입출력 단자에 대해 공통으로 마련된 드라이버의 출력 단자와 접속되어야 하는 제 1 단자와, 소켓 보드가 머더보드에 장착된 상태에서, N개의 피시험 디바이스의 입출력 단자에 대해 공통으로 마련된 종단 회로와 접속되어야 하는 제 2 단자와, 제 1 단자와 N개의 피시험 디바이스 각각의 입출력 단자를 연결하는 N개의 제 3 배선과, 제 2 단자를 출발점으로 하여 N개의 피시험 디바이스 각각의 입출력 단자에 분기되어 도달하는 N개의 제 4 배선을 구비한다. N개의 제 3 배선과 N개의 제 4 배선은 각각, 동일한 특성 임피던스를 갖는다. 이 실시형태에 의하면, 반사의 영향을 억제하면서, 복수의 피시험 디바이스의 동시 측정이 가능하게 된다.
N개의 제 3 배선은 동일 길이여도 좋다.
또, 이상의 구성 요의 임의의 조합이나, 본 발명의 구성 요소나 표현을, 방법, 장치, 시스템 등의 사이에서 서로 치환한 것도, 본 발명의 실시형태로서 유효하다.
본 발명의 일 실시형태에 의하면, 복수의 피시험 디바이스를 고정밀도로 측정할 수 있다.
도 1은 시험 장치의 구성의 일부를 나타내는 블록도.
도 2(a), (b)는 비교 기술에 따른 시험 장치의 구성을 나타내는 블록도.
도 3은 도 1의 시험 장치의 변형예를 나타내는 블록도.
이하, 본 발명을, 바람직한 실시형태를 바탕으로 도면을 참조하면서 설명한다. 각 도면에 도시되는 동일 또는 동등한 구성 요소, 부재, 처리에는, 동일한 부호를 첨부하고, 중복 설명은 적절히 생략한다. 또한, 실시형태는, 발명을 한정하는 것이 아닌 예시일뿐이고, 실시형태에 기재되는 모든 특징이나 그 조합은, 꼭 발명의 본질적인 것은 아니다.
본 명세서에 있어서, "부재 A가 부재 B에 접속된 상태"란, 부재 A와 부재 B가 물리적으로 직접 접속되는 경우나, 부재 A와 부재 B가 전기적인 접속 상태에 영향을 미치지 않는 다른 부재를 개재하여 간접적으로 접속되는 경우도 포함한다. 마찬가지로, "부재 C가 부재 A와 부재 B 사이에 마련된 상태"란, 부재 A와 부재 C, 또는 부재 B와 부재 C가 직접적으로 접속되는 경우 이외에, 전기적인 접속 상태에 영향을 미치지 않는 다른 부재를 개재하여 간접적으로 접속되는 경우도 포함한다.
도 1은 시험 장치(100)의 구성의 일부를 나타내는 블록도이다. 시험 장치(100)는 핀 일렉트로닉스(30), 머더보드(32), 소켓 보드(34) 및 기타 도시하지 않는 타이밍 발생기나 패턴 발생기 등을 구비한다. 시험 장치(100) 자체의 기능 및 구성은 일반적인 것이기 때문에, 본 발명에 관계가 있는 부분에 대해서만 상세하게 설명한다.
시험 장치(100)는, 복수(N) 개의 DUT(110)를 동시에 측정하는 기능을 갖는다. 이하에서는 이해의 용이성과 설명의 간결화를 목적으로 N=2인 경우를 설명하지만, 본 발명은 이에 한정되지 않는다. 복수의 DUT(110)는 통상 동일한 디바이스(동일 품종)인 것이 상정되지만, 상이한 것이어도 좋다. DUT(110)는 각각, 적어도 하나의 입출력 단자를 구비한다. 이하, 각 DUT의 부재를 구별하기 위하여 필요에 따라 첨자를 붙인다. 또한, 설명을 간결하게 하기 위하여 첫 번째 입출력 단자(P1)에만 주목하여 설명한다.
드라이버(20)는, 2개의 DUT(1101, 1102) 각각의 입출력 단자(P11, P12)에 대해 공통으로 마련된다. 드라이버(20)는, 각 입출력 단자(P11, P12)에 대해 시분할적으로 테스트 패턴을 출력한다. 드라이버(20)는, 테스트 패턴이 1일 때 하이 레벨에 상당하는 전압(VIH)을, 0일 때 로우 레벨에 상당하는 전압(VIL)을 출력한다. 드라이버(20)는, 그 출력 임피던스가 소정의 특성 임피던스(ZO)와 일치하도록 설계된다. 예를 들면, ZO=50Ω이다. 드라이버(20)의 출력측에는 제 1 스위치(SW1)가 마련된다. 제 1 스위치(SW1)는 릴레이(relay) 등의 기계적인 스위치여도 좋고, 트랜스퍼 게이트 등의 전기적인 스위치여도 좋다.
종단 회로(22)도, 2개의 DUT(1101, 1102) 각각의 입출력 단자(P11, P12)에 대해 공통으로 마련된다. 종단 회로(22)의 출력 임피던스는 소정값 ZO=50Ω과 일치하도록 설계된다. 예를 들면 종단 회로(22)는, 종단저항(RT)과, 버퍼(BUF)를 포함한다. 버퍼(BUF)는, 종단저항(RT)의 일단의 전위를 소정값 VT(예를 들면, VIH와 VIL의 중점(中點))에 고정한다. 종단저항(RT)의 타단에는 제 2 스위치(SW2)가 마련된다.
제 1 배선(L1)은, 드라이버(20)의 출력 단자와 제 1 노드(N1) 사이를 접속한다. 제 2 배선(L2)은, 종단 회로(22)와 제 2 노드(N2) 사이를 접속한다. 소켓 보드(34)는, 머더보드(32)에 대해 탈착 가능하게 구성되고, 커넥터 핀(PC1, PC2)을 개재하여 접속된다. 도 1에 있어서, 제 1 노드(N1)는 커넥터 핀(PC1)에 대응되어 있지만, 제 1 배선(L1)의 일부가 소켓 보드(34) 상에 부설되고, 제 1 노드(N1)가 소켓 보드(34) 상에 마련되어도 좋다.
복수(N) 개의 제 3 배선(L31, L32)은 각각, 제 1 노드(N1)와 2개의 DUT(1101, 1102) 각각의 입출력 단자(P11, P12)를 연결한다. 즉, 복수의 제 3 배선(L31, L32)은, 제 1 노드(N1)로부터 복수의 입출력 단자(P11, P12)를 향해 분기되어 형성된다. 복수(N) 개의 제 4 배선(L41, L42)은 각각, 제 2 노드(N2)와 2개의 DUT(1101, 1102) 각각의 입출력 단자(P11, P12)를 연결한다. 즉, 복수의 제 4 배선(L41, L42)은, 커넥터 핀(PC2)을 출발점으로 하여, 복수의 입출력 단자(P11, P12)를 향해 분기되어 형성된다. 또, 제 2 노드(N2)는 커넥터 핀(PC2)과 일치해도 좋다.
이상이 복수의 DUT(110) 및 드라이버(20), 종단 회로(22)의 연결 형태이다. 또한, 도 1의 시험 장치(100)는 이하의 특징이 있다. 제 1 배선(L1)과 제 2 배선(L2)은 각각 소정값 50Ω의 특성 임피던스(ZO)를 갖는다. 한편, N개의 제 3 배선(L31, L32) 및 N개의 제 4 배선(L41, L42)은 각각, 소정값 50Ω의 N배(2배)인 100Ω의 특성 임피던스(ZO)를 갖는다. 여기에서의 "N배"란 엄밀한 N배를 의미하는 것이 아니고, 임피던스의 부정합이 측정에 영향을 주지 않는 범위이면, N배에서 벗어나 있어도 좋다.
도 1의 시험 장치(100)에 의하면, 종단 회로(22)로부터 복수의 DUT(110)측을 바라보는 임피던스를 50Ω으로 조정할 수 있다. 또한, 송신단(드라이버(20))측, 수신단(110)측의 양단이 종단되기 때문에 반사의 영향을 억제할 수 있다. 이들에 의해, 고정밀도 시험을 실현할 수 있다.
바람직한 형태에 있어서, N개의 제 3 배선(L31, L32)은 동일 길이이다. 그 결과, 드라이버(20)로부터 출력된 테스트 패턴이 일 DUT(1101)의 입출력 단자(P11)에 도달할 때까지의 전파 시간과, 다른 한 DUT(1102)의 입출력 단자(P12)에 도달할 때까지의 전파 시간을 맞출 수 있다. 그 결과, DUT(110)를, 동일 채널의 데이터에 대해서는, 복수의 DUT(110)에 대해 공통의 타이밍으로 동작시킬 수 있기 때문에, DUT별 타이밍의 조정 기능이, DUT(110)측과 시험 장치(100)측 모두 불필요하게 된다.
또한, 시험 장치(100)는 이하의 특징이 있다. 시험 장치(100)는, 핀 일렉트로닉스(30), 머더보드(32), 소켓 보드(34)로 분할되어 구성된다. 소켓 보드(34)에는 복수의 DUT가 직접 또는 간접적으로 장착된다. 핀 일렉트로닉스(30)는, 복수 채널의 드라이버(20) 및 종단 회로(22)가 집적화된 반도체 칩이다. 머더보드(32)는, 핀 일렉트로닉스(30)와 소켓 보드(34) 사이를 접속한다.
제 1 배선(L1)과 제 2 배선(L2)은 머더보드(32) 상에 부설된다. 한편, 제 3 배선(L3), 제 4 배선(L4) 및 제 2 배선(L2)의 일부는 소켓 보드(34) 상에 부설된다. 즉, 제 1 노드(N1)와 제 2 노드(N2)는, 머더보드(32)와 소켓 보드(34)의 경계상, 또는 그 경계보다 소켓 보드(34)측으로 배치된다. 이 구성에 의하면, DUT(110)의 핀 배치가 변경된 경우에도, 소켓 보드(34)만을 설계하면 되고, 핀 일렉트로닉스(30) 및 머더보드(32)에는 변경이 불필요하게 된다.
이상이 실시형태에 따른 시험 장치(100)의 구성이다. 시험 장치(100)의 효과는, 도 2(a), (b)에 나타내는 비교 기술과의 비교에 의해 더욱 명확해진다. 도 2(a)의 시험 장치(100c)는, 종단 회로(22)를 구비하지 않는다. 이 구성에서는, 제 3 배선(L31, L32)이 모두 100Ω으로 설계되는 경우, 이론상은 임피던스 조정이 이루어지기 때문에, 반사의 영향은 받지 않는다. 하지만, 현실적으로는 수신단(DUT)측이 오픈이기 때문에, 두 제 3 배선(L31, L32)의 특성 임피던스에 약간의 차이가 존재하면, 데이터 전송이 반사파의 영향을 받기 쉬워진다. 특히 DUT(1101, 1102)에서 입력 용량이 상이하거나, 어느 한 DUT가 제거된 상태로 균형이 무너지면, 반사파의 영향이 커져 버린다.
도 2(b)의 시험 장치(100d)는, DUT(1101, 1102)의 입출력 단자(P11, P12) 사이를 접속하는 배선(L5)을 구비한다. 도 2(b)의 구성에서는, 송신단측과 수신단측 모두가 종단되어 있고, 분기 경로가 존재하지 않기 때문에, 반사의 영향을 쉽게 받지 않는 구성으로 되어 있다. 하지만, 드라이버(20)로부터 출력된 테스트 패턴이 DUT(1101, 1102)의 입출력 단자(P11, P12)에 도달할 때까지의 시간이 상이하기 때문에, 시험 장치(100d)의 송신측에서, DUT별로 타이밍을 상이하게 하거나, 또는 DUT(1101, 1102)로부터의 데이터를 받는 타이밍 비교기(미도시)측에서, DUT별로 상이한 타이밍을 설정할 필요가 있다.
도 1의 시험 장치(100)에 의하면, 비교 기술에 따른 시험 장치(100c, 100d)에 발생하는 상술의 문제를 바람직하게 해결할 수 있다.
도 3은, 도 1의 시험 장치(100)의 변형예를 나타내는 블록도이다. 변형예에 따른 시험 장치(100a)는, 도 1의 시험 장치(100)와 종단 회로(22)의 위치가 상이하다. 종단 회로(22)는 머더보드(32) 상에 마련되어 있다.
통상, 소켓 보드(34)에 대한 전원전압(Vdd)은, 전원(36)으로부터 머더보드(32)를 개재하여 공급된다. 따라서, 머더보드(32)는 항상 전원(36)으로부터 전원전압(Vdd)을 공급받고 있는 것이 된다. 종단 회로(22)의 버퍼(BUF)를 머더보드(32)에 배치하면, 기준전압(VT)의 생성 및 버퍼(BUF)의 전원에, 머더보드(32)를 경유하는 전원전압(Vdd)을 이용할 수 있다. 종단 회로(22)에는 드라이버(20)만큼 고정밀도가 불필요하기 때문에, 구성을 간소화할 수 있고, 따라서 제 2 스위치(SW2)와 함께 머더보드(32) 상에 용이하게 배치할 수 있다. 또한, 종단 회로(22)를 머더보드(32) 상에 마련하면, 도 1의 경우에 비해, 핀 일렉트로닉스(30)와 머더보드(32)를 접속하기 위한 단자가 불필요하게 되어, 핀 일렉트로닉스(30)의 면적을 삭감할 수 있다. 도 1에 있어서 종단 회로(22)에 점유되는 영역을, 드라이버(20)에 할당할 수 있기 때문에, 채널수를 늘리는 것이 가능하게 된다.
실시형태에서는 N=2인 경우를 설명하였지만, 본 발명은 N=4등 임의의 수로 확장할 수 있다.
실시형태를 바탕으로 본 발명을 설명하였지만, 실시형태는 본 발명의 원리, 응용을 제시하는 것에 지나지 않고, 실시형태에는, 청구범위에 규정된 본 발명의 사상을 벗어나지 않는 범위에서 다양한 변형예나 배치의 변경이 가능하다.
본 발명의 일 실시형태에 의하면, 복수의 피시험 디바이스를 고정밀도로 측정할 수 있다.
100: 시험 장치
110: DUT
20: 드라이버
22: 종단 회로
RT: 종단저항
BUF: 버퍼
SW1: 제 1 스위치
SW2: 제 2 스위치
L1: 제 1 배선
L2: 제 2 배선
L3: 제 3 배선
L4: 제 4 배선
30: 핀 일렉트로닉스
32: 머더보드(mother board)
34: 소켓 보드
36: 전원
P1: 입출력 단자

Claims (8)

  1. 각각이 적어도 하나의 입출력 단자를 구비하는 N개(N은 2 이상의 정수)의 피시험 디바이스를 시험하는 시험 장치이고,
    상기 N개의 피시험 디바이스의 상기 입출력 단자에 대해 공통으로 마련된 드라이버와,
    상기 N개의 피시험 디바이스의 상기 입출력 단자에 대해 공통으로 마련된 종단 회로와,
    상기 드라이버의 출력 단자와 제 1 노드 사이를 접속하는 제 1 배선과,
    상기 종단 회로와 제 2 노드 사이를 접속하는 제 2 배선과,
    상기 제 1 노드와 상기 N개의 피시험 디바이스 각각의 상기 입출력 단자를 연결하는 N개의 제 3 배선과,
    상기 제 2 노드와 상기 N개의 피시험 디바이스 각각의 상기 입출력 단자를 연결하는 N개의 제 4 배선과, 를 구비하고,
    상기 제 1, 제 2 배선은 소정값의 특성 임피던스를 갖고, 상기 N개의 제 3 배선과 상기 N개의 제 4 배선은 각각, 상기 소정값의 N배의 특성 임피던스를 갖는 것을 특징으로 하는 시험 장치.
  2. 제 1항에 있어서,
    상기 제 1, 제 2 배선은, 상기 드라이버가 집적화되는 반도체 칩과, 상기 N개의 피시험 디바이스가 직접 또는 간접적으로 장착되는 소켓 보드 사이를 접속하는 머더보드 상에 부설되고,
    상기 제 3, 제 4 배선은, 상기 소켓 보드 상에 부설되는 것을 특징으로 하는 시험 장치.
  3. 제 2항에 있어서,
    상기 종단 회로는, 상기 머더보드 상에 마련되는 것을 특징으로 하는 시험 장치.
  4. 제 2항에 있어서,
    상기 종단 회로는, 상기 반도체 칩에 상기 드라이버와 함께 집적화되는 것을 특징으로 하는 시험 장치.
  5. 제 1항 또는 제 2항에 있어서,
    N=2이고, 상기 특성 임피던스의 소정값은 50Ω인 것을 특징으로 하는 시험 장치.
  6. 제 1항 내지 제 5항 중의 어느 한 항에 있어서,
    상기 N개의 제 3 배선은 동일 길이인 것을 특징으로 하는 시험 장치.
  7. 각각이 적어도 하나의 입출력 단자를 구비하는 N개(N은 2 이상의 정수)의 피시험 디바이스가 장착되는 소켓 보드이고,
    상기 소켓 보드가 머더보드에 장착된 상태에서, 상기 N개의 피시험 디바이스의 상기 입출력 단자에 대해 공통으로 마련된 드라이버의 출력 단자와 접속되어야 하는 제 1 단자와,
    상기 소켓 보드가 머더보드에 장착된 상태에서, 상기 N개의 피시험 디바이스의 상기 입출력 단자에 대해 공통으로 마련된 종단 회로와 접속되어야 하는 제 2 단자와,
    상기 제 1 단자와 상기 N개의 피시험 디바이스 각각의 상기 입출력 단자를 연결하는 N개의 제 3 배선과,
    상기 제 2 단자를 출발점으로 하여 상기 N개의 피시험 디바이스 각각의 상기 입출력 단자에 분기되어 도달하는 N개의 제 4 배선과, 를 구비하고,
    상기 N개의 제 3 배선과 상기 N개의 제 4 배선은 각각, 동일한 특성 임피던스를 갖는 것을 특징으로 하는 소켓 보드.
  8. 제 7항에 있어서,
    상기 N개의 제 3 배선은 동일 길이인 것을 특징으로 하는 소켓 보드.
KR1020117001931A 2008-07-03 2008-07-03 시험 장치 및 소켓 보드 KR20110033846A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2008/001772 WO2010001440A1 (ja) 2008-07-03 2008-07-03 試験装置およびソケットボード

Publications (1)

Publication Number Publication Date
KR20110033846A true KR20110033846A (ko) 2011-03-31

Family

ID=41465555

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117001931A KR20110033846A (ko) 2008-07-03 2008-07-03 시험 장치 및 소켓 보드

Country Status (4)

Country Link
JP (1) JPWO2010001440A1 (ko)
KR (1) KR20110033846A (ko)
TW (1) TWI396854B (ko)
WO (1) WO2010001440A1 (ko)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0352686U (ko) * 1989-09-29 1991-05-22
JP2000292491A (ja) * 1999-04-08 2000-10-20 Advantest Corp ２分岐伝送線路及び２分岐ドライバ回路及びこれを用いる半導体試験装置
JP2002131388A (ja) * 2000-10-26 2002-05-09 Ando Electric Co Ltd 終端回路
JP2004177160A (ja) * 2002-11-25 2004-06-24 Matsushita Electric Ind Co Ltd 半導体装置の検査システム
US7372287B2 (en) * 2004-03-12 2008-05-13 Advantest Corporation Semiconductor device testing apparatus and device interface board
TWI260415B (en) * 2004-03-31 2006-08-21 Nanya Technology Corp Apparatus and method for testing semiconductor device
US7362089B2 (en) * 2004-05-21 2008-04-22 Advantest Corporation Carrier module for adapting non-standard instrument cards to test systems
TW200710408A (en) * 2004-12-28 2007-03-16 Advantest Corp Semiconductor device test equipment and device interface board
JP5038137B2 (ja) * 2005-08-09 2012-10-03 株式会社アドバンテスト 半導体試験装置
US7714589B2 (en) * 2005-11-15 2010-05-11 Photon Dynamics, Inc. Array test using the shorting bar and high frequency clock signal for the inspection of TFT-LCD with integrated driver IC

Also Published As

Publication number Publication date
WO2010001440A1 (ja) 2010-01-07
TW201003095A (en) 2010-01-16
TWI396854B (zh) 2013-05-21
JPWO2010001440A1 (ja) 2011-12-15

Similar Documents

Publication Publication Date Title
US6570397B2 (en) Timing calibration and timing calibration verification of electronic circuit testers
KR102178541B1 (ko) 교정 장치
US8149901B2 (en) Channel switching circuit
US8326565B2 (en) Chip tester, method for providing timing information, test fixture set, apparatus for post-processing propagation delay information, method for post-processing delay information, chip test set up and method for testing devices under test
US6924651B2 (en) Printed board inspecting apparatus
JP2893242B2 (ja) アナログ多チャンネル・プローブ装置
US6784684B2 (en) Testing apparatus including testing board having wirings connected to common point and method of testing semiconductor device by composing signals
US6794861B2 (en) Method and apparatus for socket calibration of integrated circuit testers
US7120840B1 (en) Method and system for improved ATE timing calibration at a device under test
JP7288464B2 (ja) 分散されたリソースを有する試験システム
US8098076B2 (en) Method and apparatus for terminating a test signal applied to multiple semiconductor loads under test
KR101329594B1 (ko) 교정 디바이스
JP4955891B2 (ja) タイミング用クロックを出力する集積回路チップの試験方法及び装置
EP2195674B1 (en) A test circuit for automatic test equipment
KR20110033846A (ko) 시험 장치 및 소켓 보드
JP2006313089A (ja) 半導体装置のタイミング測定法
KR100193323B1 (ko) 측정용 신호의 전파 지연 시간 측정 회로 및 측정방법
JP2012042381A (ja) 半導体試験装置
JPWO2010007770A1 (ja) 試験装置
JPH04240581A (ja) Ｉｃ試験装置
JP2012220226A (ja) 検査システム

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application