JP4955891B2 - タイミング用クロックを出力する集積回路チップの試験方法及び装置 - Google Patents

Description

【０００１】
本発明は、包括的には自動試験装置に関し、特にタイミング用のクロックを出力する集積回路チップの試験に関する。
【０００２】
集積回路チップの製造においては、一般的にチップは少なくとも１回は試験される。試験結果はさまざまな態様で使用される。それらの試験結果は、正常なチップを欠陥チップから区別するのに使用することができる。それらの試験結果は、部品を等級付けするのにも使用することができる。より高速なまたはより大容量のメモリを有するチップが高い価格で販売されるため、たとえば、チップは通常、チップが動作可能な最高速度や保存可能なデータ量により等級付けされる。しばしば、チップの製造プロセスのばらつきにより、あるチップが、より高速で動作したり、より多くの使用可能メモリを有するようになる。試験結果により、より高い性能を有する部品を、より高い価格で販売するための等級付けすることができる。場合によっては、チップ上の欠陥をレーザー修復（補修）ステーションや同様の装置を使用して補修することができる。チップの製造においては、チップの補修の手引きにも試験結果を使用可能である。
【０００３】
製造環境下で部品を試験するには、自動試験装置（「テスター」と呼ばれることもある）が使用される。従来の自動試験装置は、多数の「チャネル」や「ピン」を有する。チャネルは、単一のデジタル信号を生成したり計測することが可能な回路である。チップを試験するには、チップの各リードがテスター上のチャネルに接続される。各チャネルは、テスター内部のクロックによって制御される。テスターのクロックの各周期の間、各チャネルは信号を生成したり計測することができる。
【０００４】
チャネル回路は、高度にプログラムされることが多いため、自動試験装置は、実質的にあらゆる種類のチップへの入力をシミュレートしたり、出力の形式によらず、予期した出力が生成されたかどうかを検出することができる。チャネル回路は、生成されたり計測される信号の形状を定義するプログラム入力を受け取る以外に、予測される信号を正確な時刻に生成したり確認するようにプログラムすることもできる。
【０００５】
チップがコンピュータなどの電子システムの製造に使用される場合、信号の生成時のエラーは、誤った値やフォーム（形式）の信号と同じように破壊的な影響を有し得る。ほとんどのチップはクロックに応じて動作するが、これは、それらのチップが、状態が周期的に変化するクロック入力を有するということである。チップは、クロック信号の状態の変化に合わせて、設定された時刻に一連の入力信号をラッチする。このときに有効なデータ信号がチップに入力されていない場合、チップは不適切なデータをラッチし、そのためコンピュータが誤動作する可能性がある。コンピュータ内では、あるチップの出力が別のチップの入力に接続されている。最初のチップがクロック入力に対して相対的に適切な時刻に出力信号を生成しない場合、次のチップはその入力をそのクロックに対して相対的に誤った時刻に受け取ることになる。
【０００６】
従来は、電子システム内部のすべてのチップに対して共通クロックが使用されていた。その共通クロックに対して、ある特定の回数で各チップがその出力を生成し、入力をラッチすることによって、有効なデータがラッチされることが保証されていた。
【０００７】
共通クロックを用いてシステムを設計する場合に問題が生じる。システムのある部分から別の部分に信号が伝搬する場合、ある信号は他の信号よりも速度が低下する。その結果、同時に発生しなければならない信号が異なる時刻に発生することになる。これらの時刻の差は、「スキュー」と呼ばれることがある。システムの設計時には、スキューを考慮しなければならない。有効なデータが特定の時刻にチップに到達すると予測される場合でも、設計者は、データが到達すると予測される時刻から考え得る最大のスキュー時間待ってからシステムがデータをラッチするように設計する必要がある。この期間待つ必要があるということは、コンピュータが実行可能な秒あたりの処理演算の数が減少することであり、したがって望ましいことではない。
【０００８】
つい最近になって、１秒間により多くの演算を処理する必要のあるシステムでは、クロック動作（クロックに基づいて動作）する新しいアーキテクチャが使用されている。それらのアーキテクチャは、「ソース同期」、「クロックフォワーディング」、「エコークロック」と呼ばれ、それらはすべて、一般的には同じ意味を有する。それらのアーキテクチャでは、出力信号を生成する各チップは、それらの出力信号を入力としてラッチする必要のあるチップに供給される出力クロック信号も生成する。そのデータクロックを共通クロックから生成して、システム内のすべてのチップが同じ速度で動作するようにする。しかし、データクロックと共通クロックが同期していなくても、システムは動作する。
【０００９】
データクロックとデータ信号は同一のチップで生成され、同様な経路を伝搬するので、データ信号とデータクロックとの間のスキューは、データ信号と共通クロックとの間よりも減少する。その結果、データクロックに基づいてデータ信号をラッチすると、それらの信号をラッチするために待つ無駄な時間が減少する。米国特許第５，７７４，００１号は、そのようなシステムの例である。
【００１０】
しかし、ソース同期システム用に製造されたチップの試験では問題が発生することがある。共通クロックシステムにより部品を試験する場合、テスターは信号を生成して、テスターのクロックに対して設定されたタイミング関係を有する共通クロックとして使用することができる。データ信号を測定するチャネルは、テスターのクロックに対して設定された時刻に動作することが可能であり、それらの測定と共通クロックとして使用される信号との間の時間的な関係を知ることができる。
【００１１】
しかし、従来の試験装置を使用してソース同期システム用に製造されたチップを試験する場合に問題が生じることが明らかになった。測定時刻は、テスターが生成する信号ではなく被試験チップからのデータクロック出力に関連付ける必要がある。データクロックは、データ信号とは異なるテスターのチャネルに伝送されるため、データ値の測定のタイミングの設定が問題になる。さらに、データ信号とデータクロックとの相対的タイミングにより、ジッタが発生する傾向がある。データ信号が測定される時刻を制御するには、データクロックを、データクロックのチャネルからそのクロックに関連付けられたデータ信号を受け取る各チャネルの制御入力まで、いずれかを経由させなければならない。しかし、データクロック信号がその距離を伝達された後では、データクロック信号はデータ信号に対して必要な時間的な関係をもはや有することはないであろう。したがってソース同期部分（部品）の試験のための改良された方法が必要となる。
発明の概要
前述の背景を考慮して、本発明の目的は、ソース同期システム用に作られた部品を正確に試験することができる試験システムを提供することである。
【００１２】
前述の目的およびその他の目的は、被試験（試験対象）デバイスに非常に近いファンアウト回路を有する試験システムによって達成される。ファンアウト回路は被試験デバイスのデータクロックに接続された入力と、被試験デバイスからデータを受け取るテスター内のチャネル回路に接続された出力を有する。これらのチャネル回路は、データクロックを使用して入力をストローブする。様々な接続材料（器具）がデータクロックとデータ信号をテスターに相互接続するのに使用される。
【００１３】
好ましい実施形態では、低誘電率のコア（芯）を有するた同軸ケーブルがデータクロックをテスターに接続するのに使用され、高誘電率のコアを有するた同軸ケーブルがデータチャネルの接続に使用される。
【００１４】
以下のより詳細な記述と添付図面を参照することで、本発明をより良く理解することができるであろう。
好適実施例の説明
図１は、ソース同期部（部品）の試験に適した試験システムの一般的な略図を示す。テスターメインフレーム１１０は、試験を実行するのに必要な回路の一部を含む。メインフレーム１１０のようなメインフレームを有するテスターは、当該技術分野において既知である。テスターメインフレーム１１０には、電源と試験全体を制御する回路が収容される。
【００１５】
テスターメインフレーム１１０は、ケーブル１１２を介してテストヘッド１１４に接続されている。テストヘッド１１４には複数のチャネルカード１１６が収容される。わかりやすくするために、そのチャネルカード１１６のうち１つだけを示しているが、テストヘッド１１４には、試験中に信号を生成したり計測するための要求されるチャネル数を提供するのに必要な多数のチャネルカードが収容されている。チャネルカードを収容するテストヘッドは既知である。
【００１６】
試験中は、テストヘッド１１４には、その上にデバイスインターフェイスボード（ＤＩＢ）１１８が搭載されている。ＤＩＢ１１８には、被試験デバイス（ＤＵＴ）１２０に電気的に接続するためのソケットやその他の既知の装置が収容される。ＤＩＢ１１８には、従来のプリント回路基板を使用することもできる。試験信号の生成や測定に使用される構成部品も、ＤＩＢ１１８上に搭載することができる。このようなＤＩＢは、試験技術においては既知である。
【００１７】
以下で詳述するように、ＤＩＢ１１８は、その下側に搭載されたモジュール１３０を有する。モジュール１３０は、その上にバッファ増幅器（アンプ）１２２を有する。モジュール１３０は、簡単なプリント回路基板や、より複雑な既知の容器とすることもできる。モジュール１３０は、ＤＩＢ１１８に電気的に接続されるので、ＤＵＴ１２０からの選択信号がバッファ増幅器１２２を通過するように設定することができる。
【００１８】
デバイスインターフェイスボードは、テストヘッド１１４内部のチャネルカード１１６に電気的に接続される。状況によっては、「ポゴピン（pogo pin）」と呼ばれることのあるバネが内蔵されたプローブが使用される。バネは、デバイスインターフェイスボード上の導電パッドに対してプローブを押しつける。ポゴピンは、シングルエンド（片側接地）か、より完全な信号が必要な場合は同軸である。あるいは、デバイスインターフェイスボードを、テストヘッド１１４内のチャネルカードにハードワイヤ接続することもできる。
【００１９】
チャネルカード１１６の少なくとも幾つかの部分がモジュール１３０に電気的に接続されるので、バッファ増幅器１２２の出力をそれらのチャネルカード１１６に伝送することができる。好ましい実施形態では、電気的な接続は同軸ケーブル（図２の２１０と２１２）を介して行われる。既知のように、使いやすくするために、コネクタをケーブルの端部に取り付けて簡単に接続することができるようにすることができる。
【００２０】
一般的に、特定のデバイスインターフェイスボードが試験システム１１０を使用して試験されるチップの種類ごとに作成される。ＤＩＢ１１８は、ソース同期チップの試験に使用されるデバイスインターフェイスボードを表す。そのようなチップはデータ出力とＩ／Ｏクロック出力を有することになる。
【００２１】
本発明の好ましい実施形態では、データクロック信号とデータ出力のために、ＤＩＢ１１８とチャネルカード１１６との間には異なる種類の接続が存在する。以下で、より詳細に説明するように、データクロック信号とデータ信号のための接続は、どちらも伝送線路を形成するデバイス（装置）を経由するのが好ましい。しかし、データクロック信号をチャネルカード１１６に搬送する伝送線路は、データ信号を搬送する伝送線路よりも誘電率が低い絶縁体を含むことになる。実効誘電率が低いと、伝送線路に沿った信号の伝搬が速くなる。このように、ＤＩＢ１１８とチャネルカード１１６との間の伝搬遅延は、データ信号よりもデータクロック信号のほうが短くなる。
【００２２】
伝送（線）路はさまざまな方法で作成可能である。接地層を有するフレキシブル回路が使用可能である。同軸ポゴピンも使用可能である。また代わりに、同軸ケーブルも使用可能である。
【００２３】
ここで図２を参照すると、電気接続をさらに詳細に示している。チャネルカード１１６は複数のチャネルチップ２２０（１），．．．，２２０（Ｎ）を含むことを示している。前述したように、典型的な試験システムは、複数のチャネルカードを含むことがあるが、簡単のために１つのチャネルカードを示している。各チャネルチップ２２０（１），．．．，２２０（Ｎ）は、１つまたは複数のチャネルのために信号を生成したり計測するのに必要な回路を含む。チャネルチップを使用した自動試験システムの構築は、既知である。
【００２４】
ＤＵＴ１２０は、ＤＡＴＡ（データ）出力とＤＡＴＡ ＣＬＯＣＫ（データクロック）出力を有することを示している。各ＤＡＴＡ線は、試験中に計測される信号を表す。ＤＡＴＡ ＣＬＯＣＫは、ソース同期チップ内で通常行うように、それらの信号を計測すべきタイミングを示す。
【００２５】
ＤＡＴＡ ＣＬＯＣＫ出力は、モジュール上のバッファ増幅器１２２に接続される（図１）。この接続は、ＤＩＢ１１８上の信号トレースを介してモジュール１３０への接続点に対して行われるのが好ましい。バッファ増幅器１２２は、ＤＡＴＡ ＣＬＯＣＫ信号の電力レベルを増大することで、その信号がテストヘッド１１４内の複数のチャネルカード１１６とそれらのチャネルカード上の複数のチャネルチップ２２０（１），．．．，２２０（Ｎ）に分配することができるようにする。増幅器１２２は、増幅器に関連する固有の遅延を有する。０．５ｎｓｅｃ（秒）程度の遅延は、市販の増幅器では典型的である。
【００２６】
バッファ増幅器１２２とチャネルチップ２２０（１），．．．，２２０（Ｎ）との間の接続は、一連の同軸ケーブル２１２（１），．．．，２１２（Ｎ）を介して行うのが好ましい。好ましい実施形態では、同軸ケーブル２１２（１），．．．，２１２（Ｎ）には、誘電性フォーム（発泡体）が充填されている。誘電体の中に閉じこめられた空隙は、同一の種類のソリッド（中実）の材料に比べて誘電率も低い発泡体を形成する。具体的な例として、発泡体はＴＥＦＬＯＮ（登録商標）（E. I. Du Pont De Nemours and Companyのフッ化炭化水素の重合体（ポリマ）の登録商標）とすることができる。
【００２７】
そのような同軸ケーブルは市販されている。同軸ケーブルはバッファ増幅器１２２の出力に整合したインピーダンスを有することが好ましい。しかし、コントロールドインピーダンスシステムの設計は既知である。
【００２８】
ＤＡＴＡ信号をＤＵＴ１２０から伝送するためのＤＩＢ１１８とチャネルチップ２２０（１），．．．，２２０（Ｎ）との接続は、同軸ケーブル２１０（１），．．．，２１０（Ｎ）を介して行う。各同軸ケーブル２１０（１），．．．，２１０（Ｎ）は、対応する同軸ケーブル２１２（１），．．．，２１２（Ｎ）の１つと同等の長さを有する。しかし、同軸ケーブル２１０（１），．．．，２１０（Ｎ）はケーブル２１２（１），．．．，２１２（Ｎ）とは異なる誘電体で作られるため、高い誘電率を有するようになる。好ましい実施形態では、誘電体は中実（非発泡）のＴＥＦＬＯＮ（登録商標）（E. I. Du Pont De Nemours and Companyのフッ化炭化水素の重合体の登録商標）である。そのような特性を有する同軸ケーブルは市販されている。
【００２９】
図示の実施形態では、各チャネルチップ２２０（１），．．．，２２０（Ｎ）に延びる１本のデータ線が示されている。従来の試験システムでは、各チャネルチップはしばしば複数の試験信号を測定する回路を含んでいる。したがって、複数のデータ線が各チャネルチップに延びていることがある。しかし、図２では、簡単のためにそのような接続が１つだけ示されている。
【００３０】
図３を参照すると、チャネルカード１１６上の回路の一部の詳細が示されている。図３は、チャネルカード１１６に延びている２つのデータ信号ＤＡＴＡ（データ）１とＤＡＴＡ（データ）２を示している。各信号は、それぞれ、ＨＩ（ハイ）コンパレータ３１０Ａまたは３１０Ｂに延びているのが示されている。各信号は、それぞれ、ＬＯ（ロー）コンパレータ３１２Ａまたは３１２Ｂにも延びている。ＨＩとＬＯコンパレータの両方が組み合わされ、既知のウィンドウコンパレータが形成される。ウィンドウコンパレータの２つの出力は、任意の時点での信号の状態を示す。たとえば、ＨＩコンパレータ３１０Ａのハイ出力とＬＯコンパレータ３１２Ａのロー出力は、信号ＤＡＴＡ１がハイであることを示す。ＤＡＴＡ１がローの時は、ＨＩコンパレータ３１０Ａの出力はローでＬＯコンパレータ３１２Ａの出力はハイでなければならない。ＨＩコンパレータ３１０ＡとＬＯコンパレータ３１２Ａの出力がハイのときは、信号ＤＡＴＡ１が過渡（遷移）状態にあることを示す。したがって、ウィンドウコンパレータの出力が確認される正確な時刻における出力を確定することができる。
【００３１】
図３は各ウィンドウコンパレータの出力がラッチ回路３１４Ａと３１４Ｂによりそれぞれラッチされることを示している。ラッチを実装する方法は多数知られていて、具体的な回路の配置は、本発明にとって重要ではない。特に、ラッチ回路が独立した回路要素である必要はない。ラッチ機能は、コンパレータの出力段に組み込んだり、基板上の別の回路素子と組み合わせてもよい。
【００３２】
ラッチ回路３１４Ａと３１４Ｂは、ＳＴＲＯＢＥ（ストローブ）信号が真の状態になると、ラッチ回路の入力の値をラッチする。ソース同期部品を試験するには、ＳＴＲＯＢＥ信号は、ＤＵＴ１２０から出力されるＤＡＴＡ ＣＬＯＣＫ信号と同じタイミング特性を有さなければならない。したがって、ＳＴＲＯＢＥ信号は、増幅器１２２の出力から得られ、同軸ケーブル２１２（１），．．．，２１２（Ｎ）などのフォームコア同軸ケーブルを介して伝送される。
【００３３】
好ましい実施形態では、フォームコア同軸ケーブルの誘電率は、２１０（１），．．．，２１０（Ｎ）などのソリッドコア同軸ケーブルを介した場合と、２１２（１），．．．，２１２（Ｎ）などの対応するフォームコア同軸ケーブルを介した場合との伝搬遅延の差がバッファ増幅器１２２による伝搬遅延と等しくなるように選択される。このようにすることによって、ＤＡＴＡとＤＡＴＡ ＣＬＯＣＫ信号は、それらの信号がＤＵＴ１２０から出力されたときと同一の相対的タイミングでチャネルカードに達する。たとえば、バッファ増幅器が０．５ｎｓｅｃの遅延を発生する場合、フォームコア同軸ケーブル２１２（１），．．．，２１２（Ｎ）はそれぞれ対応するソリッドコア同軸ケーブル２１０（１），．．．，２１０（Ｎ）よりも０．５ｎｓｅｃだけ短い伝搬遅延を有するように作成される。さらに、より精度を高めるために、タイミングバーニア（非図示）などのプログラマブル遅延を加えて、受信器の入力においてデータ信号を調整することができる。
【００３４】
ラッチ回路３１４Ａと３１４Ｂの出力は、データ処理回路３１６に接続される。データ処理回路は、従来技術の試験システムにも存在する回路を表す。データ処理回路は、たとえば、測定値をなんらかの予測値と比較する。ラッチ回路のためのストローブ信号もデータ処理回路に供給されているので、処理が失敗の場合のストローブレート（比率）を知ることができる。
【００３５】
以上、１つの実施形態について説明したが、多数の代替実施形態や変形形態を実現することができる。たとえば、ＤＡＴＡとＤＡＴＡ ＣＬＯＣＫ信号との間の同期は、ＤＵＴとチャネル回路との間の相互接続における異なる伝搬遅延により維持されると説明した。好ましい実施形態では、伝送速度が異なるケーブルを使用することで伝搬遅延の差が達成されると説明した。伝搬遅延の差は、長さの異なるケーブルによっても、部分的にまたは完全に実現することができる。ケーブルが長すぎると信号の完全性（保全性）が減少するので、ケーブル２１０（１），．．．，２１０（Ｎ）を延長することによって遅延の差の一部を達成するのが好ましい。
【００３６】
また、さまざまな伝搬遅延を有するケーブルを作るには、多くの方法が存在することを理解すべきである。導体を作るにも、様々な種類の材料を使用することができる。その代わりに、絶縁体に空隙を生成して、ケーブル２１２（１），．．．，２１２（Ｎ）の実効誘電率を低下させることもできる。あるいは、様々なソリッド材料を使用することができる。さらに、「伝送線路」という用語は、一般的に高周波信号を比較的低損失で伝送可能な構造を指すのに使用されることを理解すべきである。
【００３７】
さらに、接続の数は例示であり、本発明を限定するものではないことが理解される。たとえば、試験システム内のすべてのチャネルカードがソース同期部品からのＤＡＴＡ出力を受け取るとは限らない。電力信号を生成したり、入力を生成するチャネルカードもある。したがって、すべてのチャネルカードが増幅器１２２に接続される必要はない。
【００３８】
また、増幅器１２２と各チャネルカードとの間に２つ以上の接続が存在していてもよい。たとえば、各チャネルカードが数個のチップを含み、各チップも同様に数個のチャネルを実装する回路を含んでいてもよい。各チップに対しては、１つの接続が存在するものとしてもよい。そのような場合、チャネルカード上のある点から別の点への伝搬に関して、遅延にさらに差が発生することはない。
【００３９】
他の可能な変形形態として、バッファ増幅器１２２が、ＤＩＢ１１８とチャネルカード１１６との間の独立（分離）したモジュールに取り付けられている必要はない。バッファ増幅器１２２をＤＩＢ１１８に取り付けることもできる。あるいは、バッファ増幅器１２２をチャネルカード１１６の１つに取り付けることもできる。
【００４０】
さらに他の可能な変形形態として、前述の接続は、１つの同軸ケーブルによって実現されても、同等の接続を提供する接続された複数の同軸ケーブルで実現してもよい。さらに、シールド撚り対線やシールド平行対線を本発明に使用することも可能である。
【００４１】
別の例として、ＤＵＴがソケットに接続されていると説明した。さらに一般的には、任意の種類の接触器を使用して、被試験デバイスへの接続点を提供してもよい。
【００４２】
また、バッファ増幅器１２２は、ファンアウト回路の例示であることが理解されるであろう。その他の種類のファンアウト回路を代わりに使用することができる。
【００４３】
さらに、多くのテスターでは、メインフレームとテストヘッドが分離していないことが理解されるであろう。テスターによっては、回路がすべて１つのテストヘッドに内蔵されている。したがって、本明細書で説明した具体的な試験システムは、例示であって限定的なものではない。
【図面の簡単な説明】
【図１】 本発明の構成部分の物理構成を示す試験システムの略図である。
【図２】 本発明の構成部分の電気的な相互接続を示した概略図である。
【図３】 図２のチャネル回路を非常に詳細に示した概略図である。

Claims (18)

1. 各部がデータ出力とデータクロック出力とを有するソース同期部の試験に適応した自動試験システムにおいて、
   ａ） 被試験デバイスのデータ出力とデータクロック出力のための接続点を提供し、被試験デバイスを受け入れるための支持構造を有するインターフェイスユニットと、
   ｂ） 入力と出力を有し、その入力は前記データクロック出力用の前記接続点に接続されたバッファ増幅器と、
   ｃ） 各々が、データ入力を備えた比較器回路、ストローブ入力、および出力を有し、その出力がストローブ入力に応答してラッチされる複数の受信チャネル回路と、
   ｄ） 各々が、前記インターフェイスユニットのデータ出力のための前記接続点と受信チャネル回路の前記比較器回路のデータ入力との間で信号を搬送する第１の複数の伝送線路と、
   ｅ） 各々が、前記バッファ増幅器の前記出力と受信チャネル回路の比較器回路のストローブ入力との間で信号を搬送する第２の複数の伝送線路とを備え、
   ｆ） 第２の複数の伝送線路は、第１の複数の伝送線路よりも短い伝搬遅延を生じることを特徴とする自動試験システム。
2. 前記インターフェイスユニットは、デバイスインターフェイスボードを備える請求項１に記載の自動試験システム。
3. 前記伝送線路は、同軸ケーブルを備える請求項１に記載の自動試験システム。
4. 前記第１の複数の伝送線路は、ソリッド絶縁コアを有する同軸ケーブルを備え、前記第２の複数の伝送線路は、フォーム絶縁コアを有する同軸ケーブルを備える請求項３に記載の自動試験システム。
5. 前記支持構造は、プリント回路基板を含み、前記バッファ増幅器がそのプリント回路基板に搭載されている請求項１に記載の自動試験システム。
6. 前記インターフェイスユニットに取り付けられたモジュールをさらに備え、前記バッファ増幅器がそのモジュール内に搭載される請求項１に記載の自動試験システム。
7. 各部がデータ出力とデータクロック出力とを有するソース同期部の試験に適応した自動試験システムにおいて、
   ａ） 各々少なくとも１つのデータ入力と少なくとも１つのストローブ入力を有し、該ストローブ入力に応答して前記データ入力においてデータを計測する複数の受信チャネル回路と、
   ｂ） 被試験デバイスに接続するように適応した接触器と、
   ｄ） 入力と出力を有し、その入力が前記接触器に接続されたファンアウト回路と、
   ｅ） 第１の端部と第２の端部を有し、その第１の端部は前記ファンアウト回路の出力に接続され、第２の端部は前記ストローブ入力に接続された第１の種類の同軸ケーブルと、
   ｆ） 第１の端部と第２の端部を有し、その第１の端部は前記接触器に接続され、その第２の端部は前記データ入力に接続された第２の種類の同軸ケーブルと、
   を備えることを特徴とする自動試験システム。
8. 前記第１の種類の同軸ケーブルは、フォーム絶縁体を備える請求項７に記載の自動試験システム。
9. 前記第１の種類の同軸ケーブルは、前記第２の種類の同軸ケーブルよりも低い誘電率の絶縁体を有する請求項７に記載の自動試験システム。
10. 前記ファンアウト回路は、バッファ増幅器を備える請求項７に記載の自動試験システム。
11. 前記第２の種類の同軸ケーブルを複数さらに備える請求項７に記載の自動試験システム。
12. ａ） 少なくとも１つの半導体チップと付加的受信チャネル回路を備え、それにより複数の受信チャネル回路を生成し、
    ｂ） 前記複数の受信チャネル回路は、前記半導体チップ内に位置し、
    ｃ） 前記第２の種類の付加的同軸ケーブルを備え、それにより第２の種類の複数のケーブルを生成し、
    ｄ） 前記複数の第２の種類の各同軸ケーブルは、前記半導体チップ内の受信チャネル回路に接続され、前記第１の種類の同軸ケーブルは、その半導体チップ内の複数の各受信チャネル回路の前記ストローブ入力に接続されている、
    請求項７に記載の自動試験システム。
13. 前記第１の種類の同軸ケーブルは、前記第２の種類の同軸ケーブルよりも短い伝搬遅延を有する請求項７に記載の自動試験システム。
14. 前記ファンアウト回路は、それに関連付けられた遅延を有し、該ファンアウト回路と前記第１の種類のケーブルを経由する遅延は、前記第２の種類のケーブルを経由する遅延と等しい請求項１３に記載の自動試験システム。
15. 各部がデータ出力とデータクロック出力を有するソース同期部の試験に適応した自動試験システムにおいて、
    ａ） 複数の半導体チップをその上に有し、それらの各チップが複数の受信チャネル回路をその内部に有し、それらの各受信チャネル回路が少なくともデータ入力とストローブ出力を有する、少なくとも１つのチャネルカードと、
    ｂ） 被試験デバイスを受け入れるように適応した接触器と、
    ｃ） 前記接触器に接続されたファンアウト回路と、
    ｄ） 第１の伝搬遅延で信号伝搬をサポートする伝送線路を含む、前記接触器と前記受信チャネルの前記データ入力との間の第１の複数の信号伝送経路と、
    ｅ） 前記ファンアウト回路と、前記第１の伝搬遅延よりも短い第２の伝搬遅延で信号伝搬をサポートする伝送線路を各々が含む、前記接触器と前記受信チャネルの前記ストローブ入力との間の第２の複数の信号伝送経路と、
    を備えることを特徴とする自動試験システム。
16. 前記第１の複数の信号伝送経路の伝送線路は、ソリッドコアを有する同軸ケーブルを備え、第１の速度での信号伝搬をサポートし、前記第２の複数の信号伝送経路の伝送線路は、フォームコアを有する同軸ケーブルを備え、第２の速度での信号伝搬をサポートする、請求項１５に記載の自動試験システム。
17. 前記ソリッドコアと前記フォームコアはそれぞれ、テフロンを含む請求項１６に記載の自動試験システム。
18. 第１の速度での信号伝搬をサポートする前記伝送線路は、第１の誘電率の絶縁コアを有する同軸ケーブルを備え、第２の速度での信号伝搬をサポートする前記伝送線路は、その第１の誘電率よりも低い第２の誘電率の絶縁コアを有する同軸ケーブルを備える請求項１５に記載の自動試験システム。

Images