KR20030014233A

KR20030014233A - 타이밍을 위한 클록을 출력하는 집적회로 칩을 테스팅하기위한 방법 및 장치

Info

Publication number: KR20030014233A
Application number: KR1020027015609A
Authority: KR
Inventors: 코너죠지; 레이처트피터
Original assignee: 테라다인 인코퍼레이티드
Priority date: 2000-05-19
Filing date: 2001-05-16
Publication date: 2003-02-15
Also published as: KR100787409B1; JP2003534553A; JP4955891B2; WO2001090768A2; KR100813871B1; KR20070070245A; TW504579B; KR100813872B1; EP1290460B1; KR20070067237A; WO2001090768A3; EP1290460A2; MY118113A; US6486693B1; AU2001263175A1

Abstract

고속으로 소스 동기 디바이스를 테스팅하는 데에 유용한 자동 테스트 시스템이 개시되었다. 테스트 대상 디바이스의 데이터 출력은 동축 케이블을 통해 테스트 시스템 내부의 채널 회로에 라우팅된다. 테스트 시스템은 테스트 대상 디바이스에 의해 발생된 데이터 클록 을 채널 회로에 보내기 위해 디바이스 인터페이스 보드상에 버퍼 증폭기를 포함한다. 버퍼 증폭기와 채널 회로간의 상호연결은, 버퍼 증폭기에 의해 유도된 지연을 보상하기 위해, 저 유전 상수를 지닌 동축 케이블을 통해 제공된다.

Description

타이밍을 위한 클록을 출력하는 집적회로 칩을 테스팅하기 위한 방법 및 장치{METHOD AND APPARATUS FOR TESTING INTEGRATED CIRCUIT CHIPS THAT OUTPUT CLOCKS FOR TIMING}

집적회로 칩의 제조에서, 칩은 일반적으로 적어도 한번 테스팅된다. 테스트 결과는 다양한 방식으로 사용된다. 그것들은 양호한 칩들을 결함있는 칩으로부터 분리시키는 데에 사용될 수 있다. 그것들은 또한 부품들을 분류하는 데에도 사용될 수 있다. 예를들어, 고속이거나 대량의 메모리를 갖는 칩이 고가에 판매되고 있고, 동작될 수 있는 최대 속도 또는 저장할 수 있는 데이터 양에 의해 등급이 정해진다. 흔히, 칩 제조 프로세스에서의 변화는 일부 칩들이 고속으로 동작되거나 더욱 유용한 메모리가 되는 결과로 된다. 테스트 결과는 더욱 강력한 성능을 가진 부품이 고가 판매되어야 할 것으로 등급이 정해질 수 있게 한다. 몇몇 경우에, 칩의 결함은 레이저 수리 스테이션 또는 유사한 장비를 사용하여 수리될 수 있다. 테스트 결과가 칩의 제조시 사용되어 질 수 있는 또다른 방법은 칩에 대한 수리에 관해 안내하는 것이다.

제조 설정치로 부품을 테스트하기 위해, 자동 테스트 장비(때때로 "테스터"로 칭해짐)가 사용된다. 종래의 자동 테스트 장비는 여러 "채널" 또는 "핀"을 포함한다. 채널은 단일 디지털 신호를 발생 또는 판단할 수 있는 회로이다. 칩을 테스트하기 위해, 칩의 각각의 리드는 테스터상의 채널에 연결된다. 각각의 채널은 테스터 내부의 클록에 의해 제어된다. 테스터 클록의 각각의 주기 동안, 각각의 채널은 신호를 발생 또는 판단할 수 있다.

채널 회로는 자동 테스트 장비가 칩의 임의 종류의 입력을 가상적으로 시뮬레이션하거나 흔히 출력의 포맷에 상관없이 예측된 출력이 산출되었는 지의 여부를 탐지할 수 있도록 프로그램가능하다. 발생되거나 판단된 신호의 형태를 정의하는 프로그래밍 입력을 받아들이는 이외에, 채널 회로는 또한 정밀한 시간에서 예측된 신호를 발생 또는 검사하기 위해 프로그래밍될 수 있다.

컴퓨터와 같은 전자 시스템을 구성하도록 사용되는 경우, 신호가 산출되었을 때의 타임 에러는 오류 값 또는 오류 형태의 신호와 같이 파괴적일 수 있다. 대부분의 칩은 클록킹되는 데, 이는 칩들이 시간주기적 기준으로 상태를 변화시키는 클록 입력을 갖는 것을 의미한다. 칩은 클록 신호의 상태의 변경과 관련한 설정 타임으로 입력 신호의 셋트를 래칭한다. 유효 데이터 신호가 이 타임에 칩에 인가되지 않으면, 칩은 부적절한 데이터를 래칭하고 따라서 컴퓨터는 오작동할 것이다. 컴퓨터에서, 한 칩의 출력은 다른 것의 입력에 연결된다. 제1 칩이 클록 입력에 대해 적절한 타임에서 출력 신호를 산출하지 못하면, 다음 칩은 클록 입력에 대해 올바르지 못한 타임에 그 입력을 수신한다.

통상적으로, 공통 클록은 전자 시스템 내부의 모든 칩을 위해 사용된다. 각각의 칩이 공통클록에 대해 일정한 타임에 그 출력을 산출하여 그 입력을 래칭하게 함으로써 유효 데이터가 래칭되어 지는 것이 보장될 수 있다.

시스템을 설계하는 데 있어서 공통 클록에 따른 문제점이 발생한다. 신호가 시스템의 일부분으로부터 다른 부분으로 이동함에 따라, 몇몇은 다른 신호 보다 느리게 된다. 결과적으로, 동시에 발생하여야 할 신호는 흔히 상이한 시간에 발생하는 결과로 된다. 이러한 시간차는 흔히 "스큐"라 불린다. 시스템을 설계하는 경우, 스큐는 반드시 고려되어야 한다. 유효 데이터가 일정 시간에 칩에 도달하는 것이 예상되는 경우에도, 설계자는 그것이 데이터를 래칭하기 이전에 데이터 이후의 최대로 가능한 스큐 시간이 예상될 때 까지 시스템을 대기하도록 설계하여야 한다. 시스템을 그 시간만큼 대기시키는 것은 일초에 컴퓨터가 수행할 수 있는 처리 동작을 감소시키므로 바람직하지 못하다.

더욱 최근에, 새로운 클록킹 구조가 초당 다수 동작을 처리할 필요가 있는 시스템에 사용되어 왔다. 이들 구조는 때때로 "소스 동기", "클록 순방향전송" 또는 "에코 클록"으로 칭하는 데 이들은 거의 동의어이다. 이들 구조에서, 출력신호를 산출하는 각각의 칩은 입력으로서 출력신호를 래칭할 것이 필요한 칩에 공급되는 출력 클로신호를 산출한다. 데이터 클록은 공통 클록으로부터 유도되어 시스템의 모든 칩이 동일 속도로 동작한다. 그러나, 시스템은 데이터 클록과 공통 클록이 동기화되지 않는 경우에도 작동한다.

데이터 클록 및 데이터 신호는 동일 칩에 의해 발생되고 유사한 경로를 통해전달되기 때문에, 데이터 신호와 공통 클록 사이 보다 데이터 신호와 데이터 클록사이에 더 작은 스큐가 존재한다. 결과적으로, 데이터 클록에 기초하여 데이터 신호를 래칭하는 것은 신호를 래칭하는 것 보다 대기하는 시간을 덜 소모한다. 미국특허 제 5,774,001호는 이러한 시스템의 한 예이다.

그러나, 소스 동기 시스템을 위해 제조된 칩을 테스팅하는 것은 문제가 생길 수 있다. 공통 클록 시스템으로 부품을 테스팅하는 데 있어서, 테스터는 테스터 클록에 대한 설정 시간 관계를 갖는 공통 클록으로서 사용하기 위한 신호를 발생시킬 수 있다. 데이터 신호를 판단하는 채널은 테스터 클록에 대한 설정 시간에서 동작할 수 있어서 공통 클록으로서 사용되는 신호와 상기 판단값 사이의 시간 관계가 알려질 수 있다.

그러나, 종래 테스트 장비를 사용하여 소스 동기 시스템을 위해 제조된 칩을 테스팅하는 데 있어 곤란함이 있음을 알고 있다. 판단 시간은 테스터에 의해 발생된 신호 보단 테스트 대상 칩에 의해 출력된 데이터 클록에 연관되어야 할 것이 필요하다. 데이터 값 판단 타이밍은 데이터 클록이 데이터 신호와는 상이한 테스터 채널로 진행하기 때문에 문제가 있다. 또한, 데이터 신호와 데이터 클록간의 상대적 타이밍은 지터를 나타내는 경향이 있다. 데이터 신호가 판단되었던 시간을 제어하기 위해, 데이터 클록은 그 채널로부터 그 클록과 연관된 데이터 신호를 수신하는 각각의 채널의 제어 입력에 라우팅되어야 할 필요가 있다. 그러나, 데이터 클록 신호가 거기에 도달하는 시간만큼, 그것은 데이터 신호에 대해 필요한 시간 관계를 더 이상 갖지 않는다. 따라서, 소스 동기 부품(parts)를 테스팅하기 위한 개선된 방법이 필요로 된다.

본 발명은 자동 테스트 장비에 관한 것으로 더욱 상세히는 타이밍을 위한 클록을 출력하는 집적회로 칩을 테스팅하는 것에 관한 것이다.

도 1은 본 발명의 컴포넌트의 물리적 구성을 도시하는 테스트 시스템의 개략도.

도 2는 본 발명의 컴포넌트의 전기적 상호연결을 도시하는 개략 구성도.

도 3은 도 2의 채널 회로를 더욱 상세히 도시하는 개략 구성도.

상기한 설명을 고려하여, 본 발명의 목적은 소스 동기 시스템을 위해 제조된 부품을 정확히 테스트할 수 있는 테스트 시스템을 제공하는 것이다.

상기한 목적 및 기타 목적은 테스트 대상 디바이스에 매우 근접하여 팬아웃 회로를 갖는 테스트 시스템으로 달성된다. 팬아웃 회로는 테스트 대상 디바이스의 데이터 클록에 접속된 입력을 갖고 테스트 대상 디바이스로부터 데이터를 수신하는 테스터내의 채널 회로에 연결된 출력을 갖는다. 이들 채널회로는 입력을 스트로브시키기 위해 데이터 클록을 사용한다. 상이한 연결 재료가 데이터 클록과 데이터 신호를 테스터에 상호연결시키기 위해 사용된다.

바람직한 실시예에서, 저 유전상수를 갖는 동축 코어가 데이터 클록을 테스터에 연결시키기 위해 사용되고 고 유전상수를 갖는 동축 코어가 데이터 채널을 연결시키기 위해 사용된다.

본 발명은 첨부도면과 하기의 상세설명을 참조하여 잘 이해될 것이다.

도 1은 소스 동기 부품을 테스팅하기에 적합한 테스트 시스템의 개략 구성도를 도시한다. 테스터 메인 프레임(110)은 테스팅을 하는 데 필요로 되는 회로부를 포함한다. 메인 프레임(110)과 같은 메인 프레임을 갖춘 테스터는 당업계에 공지되어 있다. 테스터 메인 프레임(110)내에는 전체 테스트를 제어하는 회로와 전원부가 포함되어 있다. 테스터 메인 프레임(110)은 케이블(112)을 통해 테스트 헤드(114)에 연결된다. 테스트 헤드(114)는 복수의 채널 카드(116)를 포함한다. 채널 카드(116)중 단 하나만이 명확성을 위해 도시되었지만, 테스트 헤드(114)는 테스트 동안 신호를 발생 또는 판단하는 필요한 갯수의 채널을 제공하는 데에 필요한 만큼의 채널 카드를 포함한다. 채널 카드를 포함하는 테스트 헤드는 공지되어 있다.

테스트 동안, 테스트 헤드(114)에는 디바이스 인터페이스 보드(DIB)(118)가 그위에 장착된다. DIB(118)는 테스트 대상 디바이스(DUT)(120)에 전기적 연결을 수립하기 위한 공지된 디바이스 또는 소켓을 포함한다. DIB(118)는 종래의 인쇄회로 기판일 수 있다. 테스트 신호를 발생 또는 판단에 사용하기 위한 컴포넌트도 거기에 장착될 수 있다. 그러한 DIB는 테스팅 분야에서 일반적이다.

하기에 상세히 설명되는 바와 같이, DIB(118)는 그 하부에 장착된 모듈(130)을 갖는다. 모듈(130)은 그 위에 버퍼 증폭기(122)를 포함하고 있다. 모듈(130)은 단순히 인쇄 회로 기판일 수 있거나 당업계에 공지된 바와 같이 더욱 복잡한 패키징을 포함할 수 있다. 모듈(130)은 전기적으로 DIB(118)에 연결되어 DUT(120)로부터의 선택 신호는 버퍼 증폭기(122)를 통과할 수 있다.

디바이스 인터페이스 보드는 테스트 헤드(114) 내부의 채널 카드(116)에 전기적으로 연결된다. 몇몇 시나리오에서, 때때로 "포고 핀"으로 불리는, 스프링 장착된 프로브가 사용된다. 스프링은 디바이스 인터페이스 보드상의 도전성 패드에 대해 프로브를 누른다. 포고 핀은 단일 단부를 갖는 구조이거나 더욱 큰 신호 무결성이 필요로 되는 동축 구조일 수 있다. 대안으로, 디바이스 인터페이스 보드는 테스트 헤드(114) 내부의 채널 카드에 고정배선될 수 있다.

채널 카드(116)의 적어도 몇몇 부분은 모듈(130)에 전기적으로 연결되어 버퍼 증폭기(122)의 출력은 그 채널 카드(116)에 전달될 수 있다. 바람직한 실시예에서, 전기적 연결은 동축 케이블(도 2의 210 및 212)을 통하여 행해진다. 사용의 용이를 위해, 커넥터가, 당업계에 공지된 바와 같이, 편리한 방식으로 연결하기 위해 케이블의 단부에 부착될 수 있다.

일반적으로, 특정한 디바이스 인터페이스 보드가 테스트 시스템(100)으로 테스트되어야 할 각각의 칩 유형에 대해 생성된다. DIB(118)는 소스 동기 칩을 테스트하기 위해 사용되어야 할 디바이스 인터페이스 보드를 나타낸다. 그러한 칩은 데이터 출력 및 I/O 클록 출력을 갖게 될 것이다.

본 발명의 바람직한 실시예에서, 데이터 클록 신호 및 데이터 출력를 위해 채널 카드(116)와 DIB(118)간에 상이한 연결 유형이 있다. 하기에 상세히 설명되는 바와 같이, 데이터 클록 신호와 데이터 신호 모두를 위한 연결은 바람직하게 전송 라인을 생성하는 디바이스를 통해 행해진다. 그러나, 데이터 클록 신호를 채널 카드(116)에 운반하는 전송 라인은 데이터 신호를 운반하는 전송 라인 보다 낮은유효 유전상수를 갖는 유전체를 포함한다. 낮은 유효 유전상수는 전송 라인을 따라 신호가 더욱 고속으로 전파되는 결과로 된다. 이러한 방식으로, 채널 카드(116)와 DIB(118)간의 전파지연은 데이터 신호에 대해서 보다 데이터 클록 신호에 대해 더욱 짧다.

전송 라인은 다양한 방식으로 생성될 수 있다. 접지 플레인을 갖춘 플렉스 회로가 사용될 수 있다. 동축 포고 핀이 사용될 수 있다. 대안으로 동축 케이블이 사용될 수 있다.

도 2를 참조하면, 전기 연결에 대한 추가 상세사항이 도시되어 있다. 채널 카드(116)는 복수의 채널 칩(220(1)...220(N))을 포함하는 것으로 도시되어 있다. 상기한 바와 같이, 전형적인 테스트 시스템은 복수의 채널 카드를 가질 수 있지만, 간명을 위해 단일 채널 카드가 도시되었다. 채널 칩(220(1)...220(N))의 각각은 하나이상의 채널을 위한 신호를 발생 또는 판단하기 위해 필요로 될 수 있다. 자동 테스트 시스템을 구축하기 위한 채널 칩의 사용은 당업계에 공지되어 있다.

DUT(120)는데이터및데이터 클록출력을 갖는 것으로 도시되어 있다.데이터라인의 각각은 테스트 동안 판단되어야 할 신호를 나타낸다.데이터 클록은 소스 동기 시스템에서 일반적인 바와 같이, 이들 신호가 판단되어야 할 때에 대한 타이밍을 제공한다.

데이터 클록출력은 모듈(130)상의 버퍼 증폭기(122)에 이른다(도 1). 이 연결은 바람직하게 모듈(130)상의 연결지점까지 DIB(118)상에서 신호 트레이스를 통해 행해진다. 버퍼 증폭기(122)는데이터 클록신호의 파워 레벨을 승압시켜서그것이 테스트 헤드(114)내의 복수의 채널 카드(116)에 분배되고 그들 채널 카드상의 복수의 채널 칩((220(1)...220(N))에 분배될 수 있다. 증폭기(122)는 그와 연관된 내재된고유 지연을 갖는다. 0.5nsec 정도의 지연은 상용으로 이용가능한 증폭기에서 통상적이다.

버퍼 증폭기(122)와 채널 칩((220(1)...220(N))간의 연결은 일련의 동축 케이블((212(1)...212(N))을 통해 이루어 진다. 바람직한 실시예에서, 동축 케이블((212(1)...212(N))은 유전체 발포(foam)로 채워진다. 발포를 생성하기 위해 유전체내에 포획된 공기량도 동일한 유형의 고체 물질에 비해 발포의 유전상수를 낮게 만든다. 특정 예에서와 같이, 발포는 TEFLON?(플루오르 처리된 하이드로카본의 폴리머를 위한 듀폰사의 등록상표)일 수 있다.

그러한 동축케이블이 상용가능하다. 바람직하게, 동축케이블은 버퍼 증폭기(122)의 출력을 매칭시키는 임피던스를 갖는다. 그러나, 제어된 임피던스의 설계는 당업계에 공지되어 있다.

DUT(120)로부터데이터신호를 운반하기 위한 DIB(118)와 채널 칩((220(1)...220(N))간의 연결은 동축 케이블((210(1)...210(N))을 통해 이루어 진다. 동축 케이블((210(1)...210(N))의 각각은 길이면에서 동축 케이블((212(1)...212(N)) 중 대응하는 것과 마찬가지이다. 그러나, 동축 케이블((210(1)...210(N))은 동축 케이블((212(1)...212(N))과는 상이한 유전상수를 갖는 것으로 제조되어 그것들은 더욱 높은 유전상수를 갖는다. 바람직한 실시예에서, 유전체는 솔리드 (발포되지 않은) TEFLON?(플르오르처리된 하이드로카보네이트의 폴리머를 위한 듀폰사의 등록상표) 이다. 이러한 특성을 갖는 동축 케이블은 상용가능하다.

예시된 실시예에서, 채널 칩((220(1)...220(N))의 각각에 이르는 단일 데이터 라인이 나타나 있다. 종래 테스트 시스템에서, 각각의 채널 칩은 흔히 복수 테스트 신호를 판단하는 회로를 포함한다. 따라서, 복수의 데이터 라인이 각각의 채널 칩에 이를 수 있다. 그러나, 단 하나의 그러한 연결이 간명을 위해 도 2에 도시되었다.

도 3을 참조하면, 채널 카드(116)상의 회로부에 대한 상세사항이 도시되었다. 도 3은 채널 카드(116)에 이르는 두 데이터 신호인데이터1및데이터2를 도시하고 있다. 신호의 각각은 HI 비교기(310A 또는 310B)에 각각 이르는 것으로 도시되어 있다. 각각의 신호는 또한 각각 LO 비교기(312A 또는 312B)에 각각 이른다. HI 및 LO 비교기는 함께 당업계에서 윈도우 비교기로서 공지된 비교기를 형성한다. 윈도우 비교기의 두 출력은 임의의 주어진 시간에서의 신호의 상태를 나타낸다. 예를들어, HI 비교기(310A)의 HI 출력과 LO 비교기(312A)의 LO 출력은 신호(데이터1)가 HI임을 지시한다.데이터1이 LO일 경우, HI 비교기(310A)의 출력은 LO이어야 하고 LO 비교기(312A)의 출력은 HI이어야 한다. HI 비교기(310A) 및 LO 비교기(312A)의 출력이 HI이면, 그것은 이 신호데이터이 변이 상태임을 나타낸다. 따라서, 윈도우 비교기의 출력이 검사되는 정밀한 시간이 출력을 결정할 수 있다.

도 3은 각각의 윈도우 비교기의 출력이 래칭 회로(314A 및 314B)에 의해 래칭됨을 도시하고 있다. 래치를 구현하기 위한 다수의 방법이 공지되어 있고 특정한 회로 레이아웃은 본 발명에서 중요하지 않다. 특히, 래칭회로는 반드시 별개의 회로 엘리먼트일 필요는 없다. 래치 함수는 비교기 출력 스테이지에 내장되거나 보드상의 기타 회로 엘리먼트와 결합될 수 있다.

래칭 회로(314A 및 314B)는스트로브신호가 표명되었을 때 그들의 입력부에서의 값을 래칭한다. 소스 동기 부품을 테스트하기 위해,스트로브신호는 DUT(120)로부터의데이터 클록신호와 동일한 타이밍 특성을 가져야 한다. 따라서,스트로브신호는 증폭기(122)의 출력으로부터 유도되어 동축케이블(212(1)...212(N))과 같은 발포-코어 동축 케이블을 통해 전송된다.

바람직한 실시예에서, 발포-코어 동축 케이블의 유전상수는, 210(1)...210(N)과 같은 솔리드 코어 동축 케이블과 212(1)...212(N)과 같은 대응하는 발포-코어 동축케이블을 통한 전파 지연에 있어서의 차이가 버퍼 증폭기(122)를 통한 전파지연과 같도록 선택된다. 이 방식에서,데이터및데이터 클록신호는 그것들이 DUT(120)를 떠날 때와 동일한 상태 타이밍으로 채널 카드에 도달하게 된다. 예를들어, 버퍼 증폭기가 0.5nsec의 지연을 가져오면, 발포-코어 동축케이블(212(1)...212(N))의 각각은 대응하는 솔리드 코어 동축 케이블(210(1)...210(N)) 보다 0.5nsec 느린 전파 지연을 갖게 된다. 더욱이, 더욱 정확성을 기하기 위해, 프로그램가능한 지연은 수신기의 입력부에서 데이터 신호의 지연을 조정하기 위해 타이밍 버니어(도시되지 않음)와 같은 것이 포함될 수 있다.

래칭회로(314A 및 314B)의 출력은 데이터 처리 회로(316)에 이른다. 데이터 처리 회로는 종래 테스트 시스템에 존재할 수 있는 회로를 나타낸다. 예를들어 그것은 판단값과 몇몇 예상값을 비교할 수 있다. 래칭회로를 위한 스트로브 신호는 오류 처리에 대한 스트로브율이 공지되도록 데이터 처리회로에 공급된다.

한 실시예에 대해 설명되었지만 여러 대안 실시예 또는 변형이 있을 수 있다. 예를들어,데이터와데이터 클록신호간의 동기화는 DUT와 채널 회로간의 상호연결에 있어서의 상이한 차동 전파 지연에 의해 유지된다는 것이 설명되었다. 바람직한 실시예에서, 차동 전파 지연은 상이한 전송 속도를 지닌 케이블의 사용을 통해 달성됨이 설명되었다. 차동 전파 지연은 또한 전체적으로 또는 부분적으로 상이한 길이의 케이블을 통해 달성될 수 있다. 바람직하게는, 과도한 길이는 신호 무결성을 감소시키므로, 단지 차동 지연의 일부분만이 케이블(210(1)...210(N))의 길이를 늘임으로써 달성된다.

또한, 상이한 전파 지연을 갖는 케이블을 생산하는 여러 방법이 있음이 인식되어야 한다. 컨덕터를 제조하는 데에 사용된 물질의 유형이 변동될 수 있다. 대안으로, 케이블(212(1)...212(N))의 유효 유전상수는 유전체내에 공기 공간을 도입함으로써 낮아질 수 있다. 혹은, 다양한 고체 물질이 사용될 수 있다. 더욱이, 용어 "전송 라인"은 일반적으로 비교적 저손실로 고주파수 신호를 전송할 수 있는 구조를 설명하기 위해 사용됨이 인식되어 져야 한다.

더욱이, 다양한 연결은 예시적인 것이고 본 발명에 대한 제한사항이 아님이 인식되어야 한다. 예를들어, 테스트 시스템내의 모든 채널이 소스 동기 부품으로부터 DATA 출력을 수신할 수 있는 것은 아니다. 몇몇 채널 카드는 파워 신호를 발생시키고 몇몇은 입력을 발생시킨다. 따라서, 모든 채널 카드가 증폭기(122)에 연결되는 것은 아니다.

또한, 증폭기(122)와 각각의 채널 카드간에 하나이상의 연결이 있을 수 있다. 예를들어, 각각의 채널 카드는, 각각의 칩이 여러 채널을 구현하기 위한 회로를 포함하는, 여러 칩을 포함할 수 있다. 각각의 칩에 하나이상의 연결이 있을 수 있다. 이러한 방식으로, 채널 카드상의 한 지점으로부터 다른 지점으로 전파와 연관된 지연에서 어떠한 추가의 차이도 있을 수 없다.

가능한 변형의 또다른 예로서, 버퍼 증폭기(122)가 DIB(118)와 채널 카드(116)간의 별개 모듈상에 부착될 필요가 있는 것은 아니다. 대안으로, 버퍼 증폭기(122)는 채널 카드(116) 중의 하나에 부착될 수 있다.

가능한 또다른 변형은 상기한 연결이 등가의 연결을 제공하기 위해 동축 케이블의 단일 피스 또는 동축 케이블의 여러 피스가 함께 연결되어 구현될 수 있다는 것이다. 더욱이, 피복된 트위스팅된 쌍과 피복된 병렬 쌍 케이블도 본 발명과 함께 사용될 수 있다.

또다른 예로서, DUT가 소켓에 연결된다는 것이 상기에서 설명되었다. 더욱 개괄벅으로는, 콘택터의 임의의 유형이 테스트 대상 디바이스에의 연결지점을 제공하기 위해 사용될 수 있다.

또한, 버퍼 증폭기(122)는 팬 아웃 회로의 한 예임이 인식되어야 한다. 그 대신, 팬 아웃 회로의 기타 유형이 사용될 수 있다.

또한, 다수의 테스터가 별개의 메임 프레임 및 테스트 헤드를 갖지 않음이 인식되어야 한다. 몇몇 테스터에서, 모든 회로는 단일 테스터 헤드내에 포함된다. 따라서, 상기 설명한 특정한 테스트 시스템은 한정적이기 보단 예시적인 것이다.

Claims

각각의 소스 동기 부품이 데이터 출력 및 데이터 클록 출력을 갖는 상기 소스 동기 부품을 테스팅하기 위한 자동 테스트 시스템에 있어서, 상기 자동 테스트 시스템은,

a) 테스트 대상 디바이스를 수용하기 위한, 테스트 대상 디바이스의 데이터 클록 출력과 데이터 출력을 위한 연결지점을 제공하는 지지 구조체를 갖는 인터페이스 유닛;

b) 데이터 클록 출력을 위한 연결지점에 연결된 입력부와 출력부를 갖는 버퍼 증폭기;

c) 각각의 수신 채널 회로가 데이터 입력, 스트로브 입력 및 스트로브 입력에 응답하여 래칭되는 출력을 갖춘 비교기 회로를 갖는, 복수의 수신 채널 회로;

d) 각각이 상기 인터페이스 유닛상의 데이터 출력을 위한 연결 지점과 수신 채널 회로내의 비교기 회로의 데이터 입력부간에 신호를 전달하는 제1 복수의 전송 라인; 및

e) 각각이 상기 버퍼 증폭기의 출력부와 수신 채널의 비교기 회로의 스트로브 입력부간에 신호를 전달하는 제2 복수의 전송 라인을 포함하고,

f) 상기 제2 복수의 전송 라인은 상기 제1 복수의 전송 라인 보다 짧은 전파 지연을 유도하는 것을 특징으로 하는 자동 테스트 시스템.
제1 항에 있어서, 상기 인터페이스 유닛은 디바이스 인터페이스 보드를 포함하는 것을 특징으로 하는 자동 테스트 시스템.
제1 항에 있어서, 전송 경로는 동축 케이블을 포함하는 것을 특징으로 하는 자동 테스트 시스템.
제3 항에 있어서, 상기 제1 복수의 전송 라인은 솔리드 유전체 코어를 지닌 동축 케이블을 포함하고 상기 제2 복수의 전송 라인은 발포된 유전체 코어를 지닌 동축 케이블을 포함하는 것을 특징으로 하는 자동 테스트 시스템.
제1 항에 있어서, 상기 지지 구조체는 인쇄회로기판을 포함하고 버퍼 증폭기는 상기 인쇄회로기판에 장착되는 것을 특징으로 하는 자동 테스트 시스템.
제1 항에 있어서, 상기 인터페이스 유닛에 부착된 모듈을 더 포함하고 상기 버퍼 증폭기는 상기 모듈 내부에 장착되는 것을 특징으로 하는 자동 테스트 시스템.
각각의 소스 동기 부품이 데이터 출력 및 데이터 클록 출력을 갖는 상기 소스 동기 부품을 테스팅하기 위한 자동 테스트 시스템에 있어서, 상기 자동 테스트 시스템은,

a) 각각의 수신 채널 회로가 적어도 하나의 데이터 입력과 스트로브 입력을 갖고 상기 스트로브 입력에 응답하여 데이터 입력에서의 데이터를 판단하는, 복수의 수신 채널 회로;

b) 테스트 대상 디바이스에 연결된 콘택터;

c) 상기 콘택터에 연결된 입력부 및 출력부를 갖는 팬아웃 회로;

d) 상기 팬아웃 회로의 출력부에 연결된 제1 단부와 스트로브 입력부에 연결된 제2 단부를 갖는 제1 유형의 동축 케이블; 및

e) 상기 콘택터에 연결된 제1 단부와 데이터 입력부에 연결된 제2 단부를 갖는 제2 유형의 동축 케이블을 포함하는 것을 특징으로 하는 자동 테스트 시스템.
제7 항에 있어서, 상기 제1 유형의 동축 케이블은 발포된 유전체를 포함하는 것을 특징으로 하는 자동 테스트 시스템.
제7 항에 있어서, 상기 제1 유형의 동축 케이블은 상기 제2 유형의 동축 케이블 보다 낮은 유전 상수를 갖는 유전체를 갖는 것을 특징으로 하는 자동 테스트 시스템.
제7 항에 있어서, 상기 팬아웃 회로는 버퍼 증폭기를 포함하는 것을 특징으로 하는 자동 테스트 시스템.
제7 항에 있어서, 상기 제2 유형의 복수의 동축 케이블을 더 포함하는 것을 특징으로 하는 자동 테스트 시스템.
제7 항에 있어서,

a) 복수의 수신 채널 회로를 생성하도록 적어도 하나의 반도체 칩과 추가의 수신 채널 회로를 포함하고;

b) 상기 복수의 수신 채널 회로는 반도체 칩 내부에 위치되며;

c) 복수의 제2 유형의 케이블을 생성하도록 제2 유형의 추가의 동축 케이블을 포함하고;

d) 복수의 제2 유형의 케이블의 각각은 반도체 칩 내부의 수신 채널 회로에 연결되고 상기 제1 유형의 동축 케이블은 반도체 칩 내부의 복수의 수신 채널 회로의 각각의 스트로브 입력에 연결되는 것을 특징으로 하는 자동 테스트 시스템.
제7 항에 있어서, 상기 제1 유형의 동축 케이블은 상기 제2 유형의 동축 케이블 보다 짧은 전파 지연을 갖는 것을 특징으로 하는 자동 테스트 시스템.
제13 항에 있어서, 상기 팬아웃 회로는 팬아웃 회로와 연관된 지연을 갖고 팬아웃 회로와 제1 유형 케이블을 통한 지연은 제2 유형 케이블을 통한 지연과 등가인 것을 특징으로 하는 자동 테스트 시스템.
각각의 소스 동기 부품이 데이터 출력 및 데이터 클록 출력을 갖는 상기 소스 동기 부품을 테스팅하기 위한 자동 테스트 시스템에 있어서, 상기 자동 테스트 시스템은,

a) 그 위에 복수의 반도체 칩을 갖는 적어도 하나의 채널 카드로서, 상기 복수의 반도체 칩의 각각은 그 내부에 복수의 수신 채널 회로를 포함하고 상기 복수의 수신 채널 회로의 각각은 적어도 데이터 입력 및 스트로브 입력을 갖는, 상기 적어도 하나의 채널 카드;

b) 테스트 대상 디바이스를 수용하도록 응용된 콘택터;

c) 상기 콘택터에 연결된 팬아웃 회로;

d) 제1 전파 지연으로 신호 전파를 지원하는 전송 라인을 포함하는, 상기 수신 채널의 데이터 입력과 상기 콘택터 사이의 제1 복수의 신호 전송 경로; 및

e) 제2 복수의 신호 전송 경로의 각각이 제1 전파 지연 보다 짧은 제2 전파 지연으로 신호 전파를 지원하는 전송 라인과 팬아웃 회로를 포함하는, 수신 채널의 스트로브 입력과 콘택터 사이의 상기 제2 복수의 신호 전송 경로를 포함하는 것을 특징으로 하는 자동 테스트 시스템.
제15 항에 있어서, 제1 속도로 신호 전파를 지원하는 전송 라인은 솔리드 코어를 갖는 동축 케이블을 포함하고 제2 속도로 신호 전파를 지원하는 전송 라인은 발포 코어를 갖는 동축 케이블을 포함하는 것을 특징으로 하는 자동 테스트 시스템.
제16 항에 있어서, 상기 솔리드 코어 및 상기 발포 코어는 각각 TEFLON을 포함하는 것을 특징으로 하는 자동 테스트 시스템.
제15 항에 있어서, 제1 속도로 신호 전파를 지원하는 전송 라인은 제1 유전상수를 갖는 유전체 코어를 갖는 동축 케이블을 포함하고 제2 속도로 신호 전파를 지원하는 전송 라인은 제1 유전상수 보다 낮은 제2 유전상수를 갖는 유전체 코어를 갖는 동축 케이블을 포함하는 것을 특징으로 하는 자동 테스트 시스템.