KR20060048707A - 적층 커패시터 - Google Patents

Abstract

본 발명의 적층 커패시터는 유전체 부재, 복수개의 내부 전극, 복수개의 인출 전극, 및 복수개의 외부 전극을 포함한다. 유전체 부재는, 적층된 유전체 층으로 형성되고 측면을 갖는 적층 부재이다. 내부 전극은 유전체 층과 교호로 적층된다. 인출 전극은 폭(W1)을 가지며, 내부 전극으로부터 측면으로 인출된다. 외부 전극은 폭(W2)을 가지며, 제1 측면에서 인출 전극에 접속된다. 인출 전극은 거리(P)만큼 서로 분리되어 있다. 폭(W1, W2) 및 거리(P)는 0.6P ≤ W1 ＜ W2 및 0.7P ≤ W2 ＜ P가 되도록 설정된다.

적층 커패시터, 유전체 부재, 내부 전극, 인출 전극, 외부 전극

Description

적층 커패시터 {STACKED CAPACITOR}

도 1은 본 발명의 바람직한 실시예에 따른 적층 커패시터의 사시도이다.

도 2는 제1 실시예에 따른 적층 커패시터의 분해사시도이다.

도 3은 폭(W1, W2)이 소정의 범위 이내에서 변할 때 ESL의 변화를 도시하는 실험 데이터를 나타내는 표이다.

도 4a는 ESL이 100 pH 이상일 때의 전압(V)과 전류(A) 간의 관계를 도시한 그래프이다.

도 4b는 ESL이 100 pH 이하일 때의 전압(V)과 전류(A) 간의 관계를 도시한 그래프이다.

도 5는 바람직한 실시예의 제1 변형예에 따른 적층 커패시터의 사시도로서, 여기서는 층 개수가 증가되어 있다.

도 6은 바람직한 실시예의 제2 변형예에 따른 적층 커패시터의 사시도로서, 여기서는 하나의 내부 전극으로부터 복수개의 인출 전극이 인출된다.

본 발명은 등가직렬 인덕턴스(equivalent series inductance: ESL)를 저감시 킬 수 있는 적층 커패시터에 관한 것이다.

최근에는, 디지털 전자 기기에 탑재되어 있는 중앙처리장치(central processing units: CPU)에 전력 소모를 저감시키기 위하여 전원으로부터 저전압이 공급된다. 한편, 오늘날의 CPU의 동작 주파수가 계속해서 증가함에 따라, 보다 큰 부하 전류를 CPU에 공급하는 것이 필요하게 되었다.

CPU 내의 배선에 전류가 흐를 때, 배선의 인덕턴스로 인하여 전압이 하강한다. 부하 전류가 갑자기 변하는 경우, 전압은 더 크게 하강한다. 전원이 저전압을 CPU에 인가하는 경우, 전압이 약간만 변하더라도 CPU를 오작동시킬 수 있기 때문에 전압 하강을 무시할 수 없다. 따라서, 전압의 안정화에 대한 중요성이 증대되고 있다.

디커플링 커패시터(decoupling capacitor)라고 하는 적층 커패시터가 전원의 안정화를 위해 CPU 내의 전원에 접속된다. 부하 전류에 급격한 과도 변화가 일어날 때, 커패시터의 신속한 충전 및 방전을 통해 적층 커패시터로부터 CPU에 전류가 공급되므로 전원의 전압 변화가 억제된다.

그러나, 디커플링 커패시터는 등가직렬 인덕턴스(ESL)를 갖는다. 전압 변화(△V)는 식 △V = ESL x di/dt (여기서, di/dt는 전류 변화를 나태냄)로 나타낸다. 한편, 오늘날의 CPU의 동작 주파수가 계속해서 높아짐에 따라, 전류 di/dt의 변화가 더 커지며 보다 급속하게 변한다. 따라서, 전류 di/dt의 변화가 크기 때문에 디커플링 커패시터의 ESL이 전압 변화에 크게 영향을 미친다. 상기 ESL을 저감시킴으로써 전원의 전압 변화가 억제될 수 있기 때문에, ESL을 저감시킬 수 있는 여 러 가지 형태의 적층 커패시터가 제안되었다.

일반적으로, 적층 커패시터는 유전체 층의 표면적보다 더 작은 표면적을 가진 내부 전극과 교호로 적층된 시트형 유전체 층을 가진 유전체 부재의 구조이다. 인출 전극은 내부 전극으로부터 유전체 부재의 외면으로 인출된다. 인출 전극을 통해 전류가 내부 전극에 공급될 때, ESL은 내부 전극을 통과하는 전류에 의하여 발생된다.

예를 들면, 일본국 특허출원공보 제2000-208361호에 기재된 종래의 적층 커패시터에서, 전류가 흐르는 경로는 인출 전극의 폭을 증가시킴으로써 단축되는 한편, 이들 경로 사이의 갭은 감소된다. 전류 경로가 단축됨으로써 전류에 의해 발생된 자속이 감소되어 ESL이 저감된다.

일본국 특허출원공보 제2001-185441호에 기재된 다른 적층 커패시터는 인출 전극의 길이(L) 대 폭(W)의 비율을 최적화시킴으로써 ESL을 저감시키려고 하였다. 일본국 특허출원공보 제2001-284172호에 기재된 다른 종래의 적층 커패시터는, 인접하는 인출 전극에 발생된 자속이 이들 전극을 통과하는 전류 때문에 서로 상쇄되도록, 인접하는 인출 전극에 반대 극성을 제공함으로써 ESL이 저감된다.

그러나, 최근에 와서 디지털 신호의 전송이 보다 빨라짐에 따라, 1 GHz 이상의 클록 주파수로 동작할 수 있는 디지털 장치가 나왔다. 커패시터의 인덕턴스 성분이 커패시터의 급속한 충전 및 방전을 방해하기 때문에, 이러한 높은 클록 주파수로 동작하는 디지털 장치용으로 사용되는 커플링 커패시터는 급속한 변화와 큰 전류에 따라가도록 작은 인덕턴스 성분을 가져야 한다. 디커플링 커패시터를 1 GHz 이상의 주파수로 동작하는 CPU의 전원 회로에 사용할 때, ESL은 100 pH 이하가 바람직하다.

전술한 내용으로 보아, 본 발명의 목적은 CPU 등에 안정적인 전압을 공급하는 한편 ESL을 100 pH 이하로 억제하는 적층 커패시터를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명은 유전체 부재, 복수개의 내부 전극, 복수개의 인출 전극, 및 복수개의 외부 전극을 포함하는 적층 커패시터를 제공하는 것이다. 유전체 부재는 적어도 하나의 측면 및 소정의 표면적을 각각 형성하는 복수개의 적층된 시트형 유전체 층을 갖는다. 복수개의 내부 전극은 유전체 층과 교호로 적층된다. 각각의 내부 전극은 소정의 표면적에 수용되는 도체, 및 하나의 측면에 근접하여 위치된 제1 에지를 갖는다. 유전체 층 및 내부 전극이 적층 방향을 정한다. 각각의 인출 전극은 각각의 제1 에지로부터 하나의 측면으로 서로 접촉되지 않고 연장되며, 하나의 측면에 적층 방향과 직교하는 방향으로 폭(W1)을 갖는다. 인접하는 인출 전극의 폭방향으로 중앙부 사이에 적층 방향과 직교하는 방향으로 거리(P)가 형성된다. 복수개의 외부 전극은 측면 상에 제공되고, 적층 방향으로 연장되며 직교하는 방향으로 졍렬된다. 각각의 외부 전극은 측면 상에 직교하는 방향으로 폭(W2)을 가지며, 대응하는 인출 전극에 접속된다. 폭(W1, W2) 및 거리(P)는 0.6P ≤ W1 ＜ W2 및 0.7P ≤ W2 ＜ P로 되도록 설정된다.

적층 커패시터는, 측면 상에 형성되며 인접하는 외부 전극 사이에 각각 배치되는 절연층을 더 갖는 것이 바람직하다.

적어도 2개의 인출 전극이 각각의 내부 전극으로부터 연장되는 것이 바람직하다.

본 발명의 상기 목적 및 다른 목적, 특징, 및 장점은 첨부 도면을 참조하여 기재된 바람직한 실시예에 대한 다음의 상세한 설명으로부터 더욱 명백하게 이해할 수 있을 것이다.

본 발명의 바람직한 실시예에 따른 적층 커패시터(1)를 도 1 및 도 2를 참조하여 설명한다. 도 1 및 도 2에 도시된 바와 같이, 적층 커패시터(1)는 유전체 부재(2) 및 제1 내지 제8 전극(10-17)을 포함한다. 유전체 부재(2)는 실질적으로 직사각형 형상인 시트형 유전체 층(2A-2I)가 적층된 구조를 갖는다. 유전체 부재(2)는 제1 측면(21) 및 상기 제1 측면(21)과 대향하는 제2 측면(22)을 갖는다(도 2에는 유전체 층(2A)에 대하여서만 표기되어 있음). 유전체 부재(2)는 유전체 층(2A-2I)으로서 작용하는 세라믹 그린 시트를 적층하고 상기 적층 구조를 소결하여 제조된다. 소결된 어셈블리를 커패시터로서 사용하기 위하여, 외부 전극(40-47)이 유전체 부재(2)의 측면 상에 후속해서 형성된다.

제1 내지 제8 전극(10-17)은 니켈 또는 니켈 합금, 구리 또는 구리 합금, 또는 이들 금속 중 한가지를 주성분으로 갖는 금속 합금과 같은 모재로 형성된다. 제1 내지 제8 전극(10-17)은 유전체 층(2B-2I) 각각의 상부에 배치되지만 유전체(2A) 상에는 배치되지 않는다. 이와 같은 방식으로, 유전체 층(2A-2I) 및 전극(10-17)은 교호로 적층된다. 제1 내지 제8 전극 각각에는 내부 전극(10A-17A) 및 인출 전극(10B-17B)이 일대일로 대응하여 제공된다. 내부 전극(10A-17A) 각각은 형상이 실질적으로 유사하며, 적층 방향으로 실질적으로 서로 중첩되도록 유전체 층(2A-2I)의 표면적 내에 수용된다. 내부 전극(10A-17A) 각각에는 제1 측면(21)에 근접하여 위치된 제1 에지(10C-17C) 및 제2 측면(22)에 근접하여 위치된 제2 에지(10D-17D)가 일대일로 대응하여 제공된다.

인출 전극(10B-13B)은 제1 에지(10C-13C)로부터 유전체 부재(2)의 제1 측면(21)에 적층 방향으로 중첩되지 않는 위치에서 인출된다. 인출 전극(14B-17B)은 제2 에지(14D-17D)로부터 유전체 부재(2)의 제2 측면(22)에 적층 방향으로 중첩되지 않는 위치에서 인출된다. 적층 방향으로 서로 인접하는 인출 전극은 적층 방향과 직교하는 방향(이하 "직교 방향"이라고 함)으로 제1 측면(21) 상에 또한 서로 인접한다.

인출 전극(10B-17B)은 형상이 실질적으로 동일하며 인출 전극(10B-17B)의 직교 방향 폭(W1)을 정하는 2개의 에지(30)를 갖는다. 한편, 직교 방향의 인접한 인출 전극은 직교 방향 거리(P)만큼 분리된다. 거리(P)는 인접하는 인출 전극 중앙부 사이의 직교 방향 거리를 나타낸다.

외부 전극(40-43)은 제1 측면(21) 상에 배치되고, 직교 방향으로 소정의 간격으로 이격되며 인출 전극(10B-13B)에 일대일로 대응하여 접속된다. 외부 전극(44-47)은 제2 측면(22) 상에 배치되고, 직교 방향으로 소정의 간격으로 이격되며 인출 전극(14B-17B)에 일대일로 대응하여 접속된다. 외부 전극(40-47)은 형상이 실질적으로 동일하며, 직교 방향으로 폭(W2)을 각각 갖는다.

폭(W1, W2) 및 거리(P)는 0.6P ≤ W1 ＜ W2 및 0.7P ≤ W2 ＜ P로 설정된다. 또한, 인접하는 외부 전극 사이에 절연층(50)이 제공된다. 이들 절연층(50)은 장착 공정 도중에 인접하는 외부 전극 사이의 갭을 가로질러 형성되는 솔더 브릿지 등으로 인한 단락을 방지할 수 있다.

상기와 같이 구성함으로써, 적층 커패시터(1)는 외부 전극(40, 42, 44, 46)은 전원에 접속되고 외부 전극(41, 43, 45, 47)은 접지에 접속된 상태로 사용된다.

이하, 폭(W1, W2) 및 거리(P)를 0.6P ≤ W1 ＜ W2 및 0.7P ≤ W2 ＜ P로 설정하는 이유에 대하여 설명한다. 전류가 자속을 발생시킨다. 상기 실시예에서, 적층 방향으로 서로 인접하는 인출 전극에 반대 방향으로 전류가 흐르기 때문에, 적층 방향으로 서로 인접하는 인출 전극에 반대 방향으로 자속이 발생한다. 따라서, 인출 전극의 자속이 서로 상쇄되어 적층 커패시터(1)의 ESL을 저감시킨다. 자기 커플링을 증가시키기 위하여 거리(P)를 가능한 짧게 설정하여 상쇄된 자속량을 증가시키는 것이 바람직하다.

한편, 폭(W1)을 넓게 설정하는 것이 바람직하다. 폭(W1)을 넓게 하면 인출 전극 사이의 직교 방향 갭이 좁혀져서 상쇄된 자속량이 증가한다. 외부 전극의 폭(W2)은 폭(W1)을 넓게 하는 이유와 동일한 이유로 또한 넓게 되어야 한다.

그러나, 폭(W1)이 폭(W2) 이상인 경우, 외부 전극은 인출 전극을 완전하게 커버할 수 없으므로 단락을 야기할 수 있는 인출 전극 사이의 솔더 브릿지가 형성될 가능성이 증가한다. 따라서, 폭(W1)을 폭(W2) 이하로 설정하는 것이 필요하다. 한편, 폭(W2)이 거리(P) 이상으로 되는 경우, 인접하는 외부 전극은 서로 접촉될 수 있다. 따라서, 폭(W2)은 거리(P) 이하로 설정되어야 한다. 따라서, 본 발명의 발명자는 폭(W1, W2)을 전술한 소정의 범위 내에서 변화시키면서 적층 커패시터(1)의 ESL 변화에 대하여 연구하였다.

도 3은 ESL 변화에 대한 상기 연구의 결과를 도시하는 도면이다. 본 실험에서는 2012-사이즈 적층 커패시터를 거리(P)를 500 ㎛으로 설정하여 사용하였다, 여기서, 2012-사이즈는 제품의 치수가 2.0 x 1.25 x 1.25 mm인 것을 지칭한다. 도 3에 도시된 바와 같이, ESL은 폭(W1)이 0.6P 이상이고 폭(W2)이 0.7P 이상일 경우에만 100 pH 이하이다.

도 4a는 ESL이 100 pH 이상일 때, 1 GHz 이상의 주파수 및 저전압으로 동작하는 디지털 장치에 공급된 전압(V) 대 전류(A)의 관계를 도시하는 도면이다. 도 4b는 ESL이 100 pH 이하(W1 ≥ 0.6P, W2 ≥ 0.7P)일 때, 1 GHz 이상의 주파수 및 저전압으로 동작하는 디지털 장치에 공급된 전압(V) 대 전류(A)의 관계를 도시하는 도면이다. 도시된 바와 같이, 전류(A)의 변화에 따른 전압(V)의 변화는 ESL이 100 pH 이하일 때보다 ESL이 100 pH 이상일 때 더 크다. 따라서, 전압 변화를 조절하기 위하여 W1을 0.6P 이상으로 W2를 0.7P 이상으로 설정한다.

이러한 연구 결과에 따라, 폭(W1, W2)과 거리(P)의 관계를 0.6P ≤ W1 ＜ W2 및 0.7P ≤ W2 ＜ P로 설정하면 ESL을 100 pH 이하로 유지할 수 있는 한편, 2012- 사이즈 적층 커패시터에 솔더로 인한 단락이 방지된다. 따라서, 상기 구조는 중앙처리장치에 공급된 전압의 변화를 조절할 수 있다.

도 5에는 제1 변형예가 도시되어 있으며, 도 2에 도시된 유전체 층(2B-2I)의 다른 세트가 원래의 스택에 추가되어 있다. 또한, 도 6에는 제2 변형예가 도시되어 있으며, 상단부는 적층 커패시터의 사시도이고 하단부는 적층 커패시터의 분해사시도이다. 제2 변형예에는, 복수개의 인출 전극이 하나의 내부 전극으로부터 인출된다. 이 경우, 동일한 내부 전극으로부터 인출된 인출 전극은 동일한 극성을 갖는다.

본 발명은 특정 실시예에 대하여 설명하였으나, 본 발명의 요지, 및 특허청구범위에 한정된 범위를 벗어나지 않고 여러 가지로 변형 및 변경할 수 있다는 점을 당업자는 명백하게 이해할 수 있을 것이다.

본 발명의 적층 커패시터는, 폭(W1, W2)과 거리(P)의 관계를 0.6P ≤ W1 ＜ W2 및 0.7P ≤ W2 ＜ P로 설정함으로써 ESL을 100 pH 이하로 유지할 수 있는 한편, 중앙처리장치에 공급된 전압의 변화를 조절할 수 있다.

Claims (3)

1. 유전체 부재,

   복수개의 내부 전극,

   복수개의 인출 전극, 및

   복수개의 외부 전극

   을 포함하고,

   상기 유전체 부재는, 적어도 하나의 측면을 갖고, 소정의 표면적을 각각 형성하는 복수개의 적층된 시트형 유전체 층을 포함하며,

   상기 복수개의 내부 전극은, 상기 유전체 층과 교호로 적층되며, 상기 내부 전극은 각각 상기 소정의 표면적 내에 수용되는 도체를 포함하고, 상기 하나의 측면에 근접하여 위치된 제1 에지를 가지며, 상기 유전체 층 및 상기 내부 전극은 적층 방향을 한정하고,

   상기 복수개의 인출 전극은 각각, 서로 접촉되지 않고 상기 각각의 제1 에지로부터 상기 하나의 측면으로 연장되며, 적층 방향과 직교하는 방향으로 상기 하나의 측면에 폭(W1)을 갖고, 상기 적층 방향과 직교하는 방향으로 인접하는 인출 전극의 폭방향 중앙부 사이에 거리(P)가 정해지며,

   상기 복수개의 외부 전극은, 상기 측면 상에 제공되고, 상기 적층 방향으로 연장되며 상기 직교 방향으로 정렬되고, 상기 각각의 외부 전극은 상기 직교 방향으로 상기 측면 상에 폭(W1, W2)을 가지며 대응하는 인출 전극에 접속되고,

   상기 폭(W1, W2) 및 거리(P)는 0.6P ≤ W1 ＜ W2 및 0.7P ≤ W2 ＜ P로 설정되는

   적층 커패시터.
2. 제1항에 있어서,

   상기 측면 상에 형성되는 절연층을 더 포함하며, 상기 절연층은 상기 인접하는 외부 전극 사이에 각각 배치되는 것을 특징으로 하는 적층 커패시터.
3. 제1항에 있어서,

   상기 각각의 내부 전극으로부터 적어도 2개의 인출 전극이 연장되는 것을 특징으로 하는 적층 커패시터.

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