KR20060048079A - 회로 장치 및 그의 제조 방법 - Google Patents

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유스께 이가라시
사다미찌 다까꾸사끼
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산요덴키가부시키가이샤
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Abstract

전류 용량을 확보하면서 미세한 패턴의 형성이 가능하고, 또한 방열성이 우수한 회로 장치 및 그의 제조 방법을 제공한다.
본 발명의 회로 장치(10A)는 다층화된 배선층 중, 제1 배선층(24)을 얇은 제1 도전 패턴(24A)과 두꺼운 제2 도전 패턴(24B)으로 형성한다. 따라서, 전기 용량을 확보하면서 미세한 패턴의 형성을 실현하였다. 또한, 제1 도전 패턴(24A)에 소신호계의 회로 소자(14A)를 탑재하고, 제2 도전 패턴(24B)에 대전류계의 회로 소자(14B)를 탑재함으로써, 취급하는 전류의 크기가 상이한 회로 소자를 동일한 기판 위에 실장하는 것을 실현하였다. 또한, 두껍게 형성된 제2 도전 패턴(24B)에 의해 방열성을 향상시켰다.
회로 장치, 배선층, 도전 패턴, 절연층, 회로 기판, 도전박, 레지스트, 리드, 밀봉 수지

Description

회로 장치 및 그의 제조 방법{CIRCUIT DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 회로 장치의 (a) 사시도, (b) 단면도, (c) 단면도.
도 2는 본 발명의 회로 장치의 (a) 단면도, (b) 모식도, (c) 사시도.
도 3은 본 발명의 회로 장치의 (a)-(b) 단면도.
도 4는 본 발명의 회로 장치의 (a)-(b) 단면도.
도 5는 본 발명의 회로 장치의 단면도.
도 6은 본 발명의 회로 장치의 제조 방법을 설명하는 (a)-(e) 단면도.
도 7은 본 발명의 회로 장치의 제조 방법을 설명하는 (a)-(d) 단면도.
도 8은 본 발명의 회로 장치의 제조 방법을 설명하는 (a)-(d) 단면도.
도 9는 본 발명의 회로 장치의 제조 방법을 설명하는 (a)-(d) 단면도.
도 10은 본 발명의 회로 장치의 제조 방법을 설명하는 (a)-(d) 단면도.
도 11은 본 발명의 회로 장치의 제조 방법을 설명하는 (a) 단면도, (b) 단면도.
도 12는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 13은 본 발명의 회로 장치의 (a)-(c) 단면도.
도 14는 본 발명의 회로 장치의 (a)-(c) 단면도.
도 15는 본 발명의 회로 장치의 제조 방법을 설명하는 (a)-(b) 단면도.
도 16은 본 발명의 회로 장치의 제조 방법을 설명하는 (a)-(b) 단면도.
도 17은 본 발명의 회로 장치의 제조 방법을 설명하는 (a)-(d) 단면도.
도 18은 본 발명의 회로 장치의 제조 방법을 설명하는 (a)-(c) 단면도.
도 19는 본 발명의 회로 장치의 제조 방법을 설명하는 (a)-(c) 단면도.
도 20은 본 발명의 회로 장치의 제조 방법을 설명하는 (a)-(b) 단면도.
도 21은 본 발명의 회로 장치의 제조 방법을 설명하는 (a)-(b) 단면도.
도 22는 종래의 혼성 집적 회로 장치의 (a) 사시도, (b) 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 회로 장치
11 : 리드
12 : 밀봉 수지
14A : 회로 소자
14B : 회로 소자
15 : 금속 세선
16 : 회로 기판
18 : 연부
20 : 접속부
21 : 제1 절연층
22 : 제1 배선층
22A : 제1 도전 패턴
22B : 제2 도전 패턴
23 : 제2 절연층
24 : 제1 배선층
24A : 제1 도전 패턴
24B : 제2 도전 패턴
38A : 볼록부
38B : 볼록부
40 : 회로 장치
41 : 제1 배선층
42 : 제2 배선층
45 : 절연층
특허 문헌 1 : 일본 특허 공개 평 6-177295호 공보(제4페이지, 도 1)
본 발명은 회로 장치 및 그의 제조 방법에 관한 것으로, 특히 두께가 상이한 도전 패턴을 갖는 다층 배선 구조의 회로 장치 및 그의 제조 방법에 관한 것이다.
우선, 도 22를 참조하여 종래의 혼성 집적 회로 장치의 구성을 설명한다(예 를 들면 특허 문헌 1을 참조). 도 22의 (a)는 혼성 집적 회로 장치(100)의 사시도이고, 도 22의 (b)는 도 21의 (a)의 X-X'선을 따라 취한 단면도이다.
종래의 혼성 집적 회로 장치(100)는 다음과 같은 구성을 갖는다. 직사각형의 기판(106)과, 기판(106)의 표면에 형성된 절연층(107)과, 이 절연층(107) 위에 형성된 도전 패턴(108)과, 도전 패턴(108) 위에 고착된 회로 소자(104)와, 회로 소자(104)와 도전 패턴(108)을 전기적으로 접속하는 금속 세선(105)과, 도전 패턴(108)과 전기적으로 접속된 리드(101)로 혼성 집적 회로 장치(100)는 구성되어 있다. 이상과 같이 혼성 집적 회로 장치(100)는 전체가 밀봉 수지(102)로 밀봉되어 있다. 밀봉 수지(102)로 밀봉하는 방법으로서는 열가소성 수지를 이용한 인젝션 몰드와, 열 경화성 수지를 이용한 트랜스퍼 몰드가 있다.
그러나, 전술한 바와 같은 혼성 집적 회로 장치(100)에서는 대전류용의 파워계의 소자를 실장한 혼성 집적 회로 기판(이하 기판이라고 함)과 소신호계의 소자를 실장한 기판에서는 도전 패턴의 막 두께를 바꿀 필요가 있었다.
예를 들면 파워계에서는 100㎛, 소신호계에서는 35㎛이다. 그러나 따로따로 파워계와 소신호계의 기판을 준비하여 실장하면 비용이 상승함과 함께 소형화가 어렵다. 이상적인 것은 파워계와 소신호계를 1개의 기판에 실장하는 것이다.
또한, 파워계의 100㎛의 Cu박으로 파워계와 소신호계를 1개의 기판에 실장하면, 당연히 Cu박의 막 두께가 두껍기 때문에 패턴 간격이 넓어지게 되는 문제가 있다. 또한 소신호계의 패턴은 얇아야 좋은데 두껍기 때문에 중량이 증가한다.
반대로 소신호계의 35㎛의 Cu박으로 파워계와 소신호계를 1개의 기판에 실장하면, 당연히 Cu박의 막 두께가 얇기 때문에 미세 패턴은 가능해지지만, 대전류를 흘릴 수 없는 문제가 있었다. 즉, 종래에는 전류 용량의 확보(두꺼운 패턴)와 얇은 패턴 및 미세화는 트레이드 오프의 관계에 있었다.
또한 오늘날에는 고기능이면서 고출력인 시스템 LSI 등의 소자가 혼성 집적 회로 장치에 내장되어 있다. 이러한 핀 수가 매우 많은 소자를 내장시키기 위해서는 보다 복잡한 패턴을 장치 내부에 형성하고, 또한 고방열성을 확보할 필요가 있다. 그러나, 전술한 바와 같은 혼성 집적 회로 장치(100)에서는 도전 패턴(108)이 단층의 배선 구성이기 때문에 배선끼리 교차시키는 것이 어려웠다. 도전 패턴(108)을 교차시키기 위해서 점퍼선을 이용하는 구성도 생각할 수 있다. 그러나, 점퍼선을 이용했을 경우, 이 점퍼선 부분에 기생 인덕턴스가 발생할 우려가 있다. 또한, 다층의 배선을 회로 기판(106)의 표면에 형성하는 경우를 생각하면, 장치 전체의 방열성이 저하하는 문제도 있다.
또한, 다층 배선을 갖는 프린트 기판을 회로 기판(106)으로서 이용하는 경우를 생각하면, 프린트 기판은 방열성이 떨어지기 때문에 발열이 많은 소자를 내장시키는 것이 곤란해지는 문제가 있다. 또한, 세라믹 기판을 채용하는 경우를 생각하면, 배선 저항이 커지게 되는 문제가 발생한다.
본 발명은 상기한 문제를 감안하여 이루어진 것이다. 본 발명의 주된 목적은 전류 용량을 확보하면서 방열성이 우수하고, 또한 고밀도화 및 소형화를 가능하게 하는 회로 장치, 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 회로 장치는 복수의 배선층을 구비하고, 상기 배선층 중 어느 하나는 제1 도전 패턴과, 상기 제1 도전 패턴보다도 두껍게 형성된 제2 도전 패턴으로 이루어지고, 상기 제1 도전 패턴과 상기 제2 도전 패턴의 표면은 실질적으로 동일 레벨로 배치되고 상기 제1 도전 패턴의 이면보다도 상기 제2 도전 패턴의 이면이 하방에 위치하도록 볼록부가 형성되는 것을 특징으로 한다.
또한, 본 발명의 회로 장치는 복수의 배선층을 구비하고, 상기 배선층 중 어느 하나는 제1 도전 패턴과, 상기 제1 도전 패턴보다도 두껍게 형성된 제2 도전 패턴으로 이루어지고, 상기 제1 도전 패턴과 상기 제2 도전 패턴의 이면은 실질적으로 동일 레벨로 배치되고 상기 제1 도전 패턴의 표면보다도 상기 제2 도전 패턴의 표면이 상방에 위치하도록 볼록부가 형성되는 것을 특징으로 한다.
또한, 본 발명의 회로 장치는 복수의 배선층을 구비하고, 상기 배선층 중 어느 하나는 제1 도전 패턴과, 상기 제1 도전 패턴보다도 두껍게 형성된 제2 도전 패턴으로 이루어지고, 상기 제1 도전 패턴의 표면보다도 제2 도전 패턴의 표면이 상방에 위치하도록 볼록부가 형성되고 상기 제1 도전 패턴의 이면보다도 상기 제2 도전 패턴의 이면이 하방에 위치하도록 볼록부가 형성되는 것을 특징으로 한다.
또한, 본 발명의 회로 장치의 제조 방법은 복수층의 배선층을 형성하는 회로 장치의 제조 방법에 있어서, 상기 배선층 중 어느 하나는 제1 도전 패턴과, 상기 제1 도전 패턴보다도 두껍게 형성된 제2 도전 패턴으로 이루어지고, 상기 제2 도전 패턴이 형성될 예정인 영역을 제외하고 도전박을 한결같이 에칭하여 볼록부를 형성 한 후에 상기 도전박의 패터닝을 행함으로써, 상기 제2 도전 패턴을 상기 제1 도전 패턴보다도 두껍게 형성하는 것을 특징으로 한다.
<제1 실시 형태>
도 1을 참조하여 본 형태의 회로 장치(10A)의 구성을 설명한다. 도 1의 (a)는 회로 장치(10A)의 사시도이고, 도 1의 (b)는 도 1의 (a)의 X-X' 단면에서의 단면도이다. 또한, 도 1의 (c)는 본 형태의 제2 패턴(24B)을 나타내는 부위의 단면도이다.
본 형태에서는 알루미늄으로 이루어지는 회로 기판(16)의 표면에 제1 절연층(21)을 형성하고, 제1 절연층(21)의 표면에 제1 배선층(22)을 형성하고 있다. 또한, 제1 배선층(22)의 표면에 제2 절연층(23)을 형성하고, 제2 절연층(23)의 표면에 제2 배선층(24)이 형성되는 다층 구조로 되어 있다. 또한, 제2 배선층(24)은 제1 도전 패턴(24A)과, 제1 도전 패턴(24A)보다도 두껍게 형성된 제2 도전 패턴(24B)으로 이루어진다. 그리고, 상기 제1 도전 패턴(24A)과 제2 도전 패턴(24B)의 이면은 실질적으로 동일 레벨로 배치되고, 제1 도전 패턴(24A)의 표면보다도 제2 도전 패턴(24B)의 표면이 상방에 위치하도록 볼록부가 형성된다. 그리고, 제1 도전 패턴(24A)보다도 제2 도전 패턴(24B)을 흐르는 전류가 큰 구성으로 되어 있다. 이러한 각 구성 요소를 이하에서 설명한다.
회로 기판(16)은 금속 또는 세라믹 등으로 이루어지는 기판이 방열의 의미에서 바람직하다. 그러나, 플렉시블 시트나 수지로 이루어지는 프린트 기판 등이어도 되고, 적어도 기판의 표면이 절연 처리된 것이어도 된다. 또한 회로 기판(16) 의 재료로서는 금속으로서 Al, Cu 또는 Fe 등을 채용 가능하고, 세라믹으로서는 Al2O3, AlN을 채용할 수 있다. 그 외에도 기계적 강도나 방열성이 우수한 것을 회로 기판(16)의 재료로서 채용할 수 있다. 일례로서 회로 기판(16)으로서 Al으로 이루어지는 기판을 채용한 경우, 회로 기판(16)과 그 표면에 형성되는 제1 배선층(22)을 절연시키는 방법은 두가지 방법이 있다. 하나는 알루미늄 기판의 표면을 알루마이트 처리하는 방법이다. 또 하나의 방법은 알루미늄 기판의 표면에 제1 절연층(21)을 형성하고, 제1 절연층(21)의 표면에 제1 배선층(22)을 형성하는 방법이다.
일반적으로는 후자의 Al 기판 위에 절연 수지를 커버시킨 것이 이용된다. 여기서는 도 1의 (b)를 참조하면, 회로 기판(16) 표면에 재치된 회로 소자(14)로부터 발생하는 열을 적합하게 외부로 밀어내기 위해서, 회로 기판(16)의 이면은 밀봉 수지(12)로부터 외부로 노출되어 있다. 또 장치 전체의 내습성을 향상시키기 위해서 회로 기판(16)의 이면도 포함해서 밀봉 수지(12)에 의해 전체를 밀봉할 수도 있다.
회로 소자(14)는 제2 배선층(24) 위에 고착되고, 회로 소자(14)로서는 트랜지스터나 다이오드 등의 능동 소자나, 컨덴서나 저항 등의 수동 소자가 채용된다. 또한, 파워계의 반도체 소자 등의 발열량이 큰 것은 금속으로 이루어지는 히트싱크를 통하여 회로 기판(16)에 고착될 수 있다. 여기서, 페이스 업으로 실장되는 능동 소자 등은 금속 세선(15)을 통하여 제2 배선층(24)과 전기적으로 접속된다.
본 형태에서는 회로 소자(14)는 소신호로부터 대신호에 걸친 여러가지 소자가 있는데, 여기서는 비교적 작은 전류가 흐르는 회로 소자(14A)와, 대전류가 흐르는 회로 소자(14B)가 실장되는 것으로 설명한다.
구체예로서 회로 소자(14A)로서는 LSI 칩, 컨덴서, 저항 등을 예로 들 수 있다.
또한, 반도체 소자의 이면이 접지 전위와 접속되는 경우에는, 반도체 소자의 이면은 땜납재 또는 도전 페이스트 등으로 고착된다. 또한, 반도체 소자의 이면이 부유인 경우는 절연성의 접착제를 이용하여 반도체 소자(14A)의 이면이 고착된다. 또한, 반도체 소자가 페이스 다운으로 실장되는 경우에는, 땜납 등으로 이루어지는 범프 전극을 통하여 실장된다.
그리고, 회로 소자(14B)는 제2 도전 패턴(24B)에 접속된다. 회로 소자(14B)로서는 큰 전류를 제어하는 파워계의 트랜지스터, 예를 들면 파워 모스, GTBT, IGBT, 사이리스터 등을 채용할 수 있다. 또 파워계의 IC도 해당한다. 최근, 칩도 사이즈가 작고 박형으로 고기능이기 때문에, 옛날과 비교해서 대량으로 열이 발생한다. 예를 들면 컴퓨터를 제어하는 CPU 등이 그렇다.
도 1의 (c)를 참조하여 본 형태의 도전 패턴을 설명한다. 제2 배선층(24)은 제1 도전 패턴(24A)과 제1 도전 패턴(24A)보다도 두껍게 형성된 제2 도전 패턴(24B)으로 이루어진다. 여기서, 제1 도전 패턴(24A)과 제2 도전 패턴(24B)의 이면은 실질적으로 동일 레벨로 배치되고, 제1 도전 패턴(24A)의 표면보다도 제2 도전 패턴(24B)의 표면이 상방에 위치하도록 볼록부(38)가 형성된다. 여기서, 제2 도전 패턴(24B)은 두께가 상이한 영역 S1 및 S2를 포함하고, 영역 S1이 영역 S2의 주위에 인접한 구조로 되어 있다. 또한, 영역 S1은 제1 도전 패턴(24A)과 동일한 두께 T1이고, 영역 S2는 T1보다 T2만큼 두껍게 형성되어 있다. 따라서, 제2 도전 패턴(24B)의 주위에는 제1 도전 패턴(24A)과 동일한 두께의 연부(18)가 형성되고 제2 도전 패턴(24B)은 중심 부분에 볼록부를 갖는 형상이 된다.
또한, 제2 도전 패턴(24B)의 두께는 배선층을 형성할 예정인 도전박의 두께에 의해서 결정된다. 따라서, 흐르는 전류량 또는 실장되는 소자로부터의 발열량에 따라서 두께를 조절하는 것이 가능하다. 또한, 제1 도전 패턴(24A)의 두께 T1은 제2 도전 패턴의 볼록부를 형성할 때의 에칭 조건에 의해서 결정된다. 따라서, 제1 도전 패턴(24A)과 제2 도전 패턴(24B)의 두께 비를 채용하는 도전박과 에칭의 조건에 따라서 임의로 결정하는 것이 가능해진다. 도전 패턴의 형성 방법의 상세 내용은 후술한다.
본 형태의 배선층은 구리 등의 금속으로 이루어지고, 회로 기판(16)과 절연하여 형성된다. 또한, 리드(11)가 도출되는 변에, 배선층의 일부로 이루어지는 패드가 형성된다. 리드는 편측 도출로 설명하고 있는데, 적어도 일측변으로부터 도출되어 있으면 된다. 또한, 배선층은 절연층을 접착제로 하여 회로 기판(16)의 표면에 적층되어 있다. 제2 배선층(24)은 제1 도전 패턴(24A)과, 이 제1 도전 패턴(24A)보다도 두껍게 형성되는 제2 도전 패턴(24B)으로 이루어지고, 제1 도전 패턴(24A)과 제2 도전 패턴(24B)에서는 제1 도전 패턴(24A) 쪽이 좁은 패턴 룰로 되어 있다.
제1 도전 패턴(24A)은 두께가 수십㎛ 정도로 얇게 형성되는 패턴이다. 제1 도전 패턴(24A)의 두께로서는 예를 들면 9㎛ 내지 80㎛ 정도의 사이에서 선택된다. 양산 레벨에 적합한 제1 도전 패턴(24A)의 두께는 예를 들면 30㎛ 정도이다. 이 두께이면 웨트 에칭에 의해 패턴끼리의 간격을 50㎛ 정도까지 접근시킬 수 있다. 여기서 패턴끼리의 간격이란, 인접하는 패턴의 내측의 단부에서 단부까지의 거리를 가리킨다. 또한, 이 두께이면 패턴의 폭도 50㎛ 정도까지 좁게 할 수 있기 때문에 미세한 패턴을 형성하는 것이 가능해진다. 구체적으로 제1 도전 패턴(24A)은 예를 들면 수밀리 암페어 정도의 전기 신호가 통과하기 위한 패턴으로서 이용된다. 예를 들면 LSI 소자의 제어 신호가 해당한다.
제2 도전 패턴(24B)은 상기 제1 도전 패턴(24A)보다도 두껍게 형성되는 패턴이다. 제2 도전 패턴(24B)의 두께는 35㎛ 내지 500㎛ 정도의 사이에서 요구되는 전류 용량에 따라서 선택할 수 있다. 제2 도전 패턴(24B)의 두께를 100㎛ 정도로 한 경우에는 패턴끼리의 간격 및 그 폭을 300㎛ 정도로 할 수 있다. 이러한 제2 도전 패턴(24B)의 경우는 50암페어 정도의 전류를 도통시키는 것이 가능해진다.
제1 절연층(21)은 회로 기판(16)의 표면 전역에 형성되며, 제1 배선층(22)의 이면과 회로 기판(16)의 표면을 접착시키는 기능을 갖는다. 또한, 제1 절연층(21)은 알루미나 등의 무기 필러를 수지에 고충전시킨 것이어도 된다. 제1 배선층(22)의 하단과 회로 기판(16)의 표면과의 거리(제1 절연층(21)의 최소 두께)는 내압에 의해 그 두께가 변화하는데, 대략 50㎛ 정도 이상이 바람직하다.
리드(11)는 회로 기판(16)의 주변부에 형성된 패드에 고착되어, 예를 들면 외부와의 입력·출력을 행하는 기능을 갖는다. 여기서는 한 변에 다수개의 리드(11)가 설치되어 있다. 리드(11)와 패드의 접착은 땜납(땜납재) 등의 도전성 접착제를 통하여 행해지고 있다.
밀봉 수지(12)는 열 경화성 수지를 이용하는 트랜스퍼 몰드, 또는 열가소성 수지를 이용하는 인젝션 몰드에 의해 형성된다. 여기서는 회로 기판(16) 및 그 표면에 형성된 전기 회로를 밀봉하도록 밀봉 수지(12)가 형성되고, 회로 기판(16)의 이면은 밀봉 수지(12)로부터 노출되어 있다. 또한, 몰드에 의한 밀봉 이외의 밀봉 방법도 본 형태의 회로 장치에 적용 가능하고, 예를 들면 수지의 포팅에 의한 밀봉, 케이스재에 의한 밀봉 등의 주지의 밀봉 방법을 적용시키는 것이 가능하다.
도 2를 참조하면 본 형태의 회로 장치의 설명을 한다.
우선, 도 2의 (a) 및 도 2의 (b)를 참조하면, 본 형태의 회로 장치에 있어서 배선층을 접속하는 부위의 설명을 한다. 도 2의 (a)는 본 형태의 회로 장치의 단면도이다. 도 2의 (b)는 접속부(20) 부근의 단면을 확대한 도면이다.
도 2의 (a) 및 도 2의 (b)를 참조하면, 지지 기판으로서 기능하는 회로 기판(16)의 표면에 배선층 및 회로 소자(14)로 이루어지는 전기 회로가 형성되어 있다. 또한, 회로 기판(16)의 표면에 형성된 전기 회로는 밀봉 수지(12)에 의해 밀봉되어 있다. 회로 기판(16)의 주변부에서 리드(11)가 제2 배선층(24)에 고착되어 있고, 리드(11)의 단부는 밀봉 수지(12)로부터 외부로 도출되어 있다. 본 형태에서는 배선층은 다층 배선 구조를 갖고, 여기서는 제1 배선층(21) 및 제2 배선층(24)으로 이루어지는 2층의 배선 구조가 실현되어 있다. 각각의 배선층은 절연층을 통하여 적층되어 있다. 이러한 개략의 구성을 갖는 곱 회로 장치의 상세 내용을 이하에서 설명한다.
제1 절연층(21)은 회로 기판(16)의 실질적인 전역을 피복하도록 그 표면에 형성되어 있다. 제1 절연층(21)으로서는 필러가 충전된 수지를 채용할 수 있다. 여기서 필러로서는 예를 들면 알루미늄 화합물, 칼슘 화합물, 칼륨 화합물, 마그네슘 화합물, 또는 규소 화합물을 채용할 수 있다. 또한, 제1 절연층(21)에는 장치 전체의 방열성을 향상시키기 위해서 다른 절연층보다도 다량의 필러가 함유되어 있고, 그 중량 충전율은 예를 들면 60%∼80% 정도이다. 또한, 직경이 50㎛ 이상인 큰 직경의 필러를 제1 절연층(21)에 혼입시키는 것으로도 방열성을 향상시킬 수 있다. 제1 절연층(21)의 두께는 요구되는 내압에 의해 그 두께가 변화하는데, 대략 50㎛ 내지 수백㎛ 정도가 바람직하다.
제1 배선층(22)은 구리 등의 금속으로 이루어지고, 제1 절연층(21)의 표면에 패터닝되어 있다. 이 제1 배선층(21)은 상층의 제2 배선층(24)과 전기적으로 접속되며 주로 패턴을 주회하는 기능을 갖는다.
제2 절연층(23)은 제1 배선층(22)을 피복하도록 회로 기판(16)의 표면에 형성되어 있다. 그리고, 제2 절연층(23)에는 제1 배선층(22)과 제2 배선층(24)을 전기적으로 접속하는 접속부(20)가 관통하여 형성된다. 따라서, 제2 절연층(23)은 접속부(20)의 형성을 용이하게 하기 위해, 제1 절연층(21)과 비교하면 소량의 필러가 혼입되어도 된다. 이것은 필러의 함유율이 작은 것을 의미하고 있다. 또한, 마찬가지의 이유에 의해 제2 절연층(23)에 포함되는 필러의 최대 입경은 제1 절연 층(22)에 포함되는 필러의 최대 입경보다도 작아져도 된다.
제2 배선층(24)은 제2 절연층(23)의 표면에 형성되어 있다. 제2 배선층(24)은 회로 소자(14)가 재치되는 랜드, 회로 소자 위의 전극과 접속되는 패드, 이 패드를 전기적으로 접속하는 배선부, 리드(11)가 고착되는 패드 등을 형성하고 있다. 또한, 제2 배선층(24)과 제1 배선층(22)은 평면적으로 교차하도록 형성할 수 있다. 따라서, 반도체 소자(14A)가 다수개의 전극을 갖는 경우라도, 본원의 다층 배선 구조에 의해 크로스 오버가 가능하게 되어 패턴의 주회를 자유롭게 행할 수 있다. 이 제2 배선층(24)과 상기한 제1 배선층(22)은 접속부(20)를 통하여 원하는 개소에서 접속되어 있다. 당연히 반도체 소자의 전극의 수, 소자의 실장 밀도 등에 의해, 3층, 4층, 5층 이상으로 늘리는 것도 가능하다.
접속부(20)는 제2 절연층(23)을 관통하여, 제1 배선층(22)과 제2 배선층(23)을 전기적으로 접속하고 있는 부위이다. 본 형태에서는 접속부(20)는 제1 배선층(22)으로부터 연속해서 연장되는 제1 접속부(20A)와, 제2 배선층(24)으로부터 연속해서 연장되는 제2 접속부(20B)로 이루어진다. 접속부(20)의 더 상세한 내용에 대해서는 도 2의 (b)를 참조하면 후술한다.
도 2의 (a)를 참조하면, 회로 기판(16) 표면에 재치된 회로 소자(14)로부터 발생하는 열을 적합하게 외부로 밀어내기 위해서, 회로 기판(16)의 이면은 밀봉 수지(12)로부터 외부로 노출되어 있다. 또 장치 전체의 내습성을 향상시키기 위해서, 회로 기판(16)의 이면도 포함해서 밀봉 수지(12)에 의해 전체를 밀봉할 수도 있다.
도 2의 (b)의 단면도를 참조하여 접속부(20)의 상세 내용을 설명한다. 이 단면도는 접속부(20) 및 그 부근의 혼성 집적 회로 장치(10)의 단면도를 확대한 것이다. 접속부(20)는 적층되는 배선층끼리를, 절연층을 관통시켜 도통시키는 부위이다. 또한, 배선층끼리의 열적 결합을 행하기 위한 서멀 비아로서 접속부(20)를 이용할 수도 있다.
본 형태에서는 제1 접속부(20A) 및 제2 접속부(20B)로 이루어지는 접속부(20)가 형성되어 있다. 제1 접속부(20A)는 제1 배선층(22)으로부터 연속해서 두께 방향으로 돌출되는 부위이다. 여기서는 제1 접속부(20A)는 상방으로 돌출되어 있고, 제2 절연층(23)에 매립되어 있다. 제2 접속부(20B)는 제2 배선층(24)으로부터 연속해서 두께 방향으로 돌출되는 부위이고, 여기서는 하방으로 돌출되어 제2 절연층(23)에 매립되어 있다.
제1 접속부(20A)는 에칭 가공에 의해 두께 방향으로 돌출되도록 형성된 부위이고, 도금 처리나 압연 가공에 의해 형성되는 Cu박으로 이루어진다. 또, 제1 접속부(20A)는 에칭 가공 이외의 방법으로 형성 가능하다. 구체적으로는 전계 도금막 또는 무전계 도금막을 제1 배선층(18A)의 표면에 볼록 형상으로 성막함으로써 제1 접속부(20A)를 형성할 수 있다. 또한, 땜납 등의 땜납재나 은 페이스트 등의 도전성 재료를 제1 배선층(22)의 표면에 형성하는 것으로도 제1 접속부(20A)를 형성하는 것이 가능하다.
제2 접속부(20B)는 전계 도금 또는 무전계 도금의 도금 처리에 의해 형성되는 부위이다.
본 형태에서는 상기한 제1 접속부(20A)와 제2 접속부(20B)가 접촉하는 개소를 제2 절연층(23)의 두께 방향의 중간부에 위치시키고 있다. 여기서 중간부란, 제1 배선층(21)의 상면보다 상방이고, 제2 배선층(24)의 하면보다 하방인 것을 의미하고 있다. 따라서, 지면에서는 제1 접속부(20A)와 제2 접속부(20B)가 접촉하는 개소는 제2 절연층(23)의 두께 방향의 중앙부 부근으로 되어 있지만, 이 개소는 상기한 중간부의 범위에서 변화시킬 수 있다. 제2 접속부(20B)를 도금 처리에 의해 형성하는 것을 고려한 경우, 제1 접속부(20A)와 제2 접속부(20B)가 컨택트하는 부분은 제1 배선층의 상면과, 제2 배선층의 하면 사이에 있어서, 그 중간 위치보다도 상방에 배치되는 것이 바람직하다. 이것에 의해 도금막으로 이루어지는 제2 접속부(20B)의 형성이 용이해지는 이점이 있다. 즉, 제2 접속부(20B)를 형성하기 위해 via를 형성하지만, 이 via의 깊이를 얕게 할 수 있기 때문이다. 또, 얕은만큼 via 직경도 작게 할 수 있다. 또 via 직경이 작은만큼 간격도 좁아져서, 전체적으로 미세 패턴을 실현할 수 있다.
또, 제1 배선층(18A)을 부분적으로 두껍게 형성하는 것도 가능하다. 이렇게 함으로써, 두껍게 형성된 제1 배선층(18A)은 파위계의 전극이나 배선으로서 이용하는 것이 가능해진다. 그리고, 얇게 형성된 다른 영역의 제1 배선층(18A)에서 미세화된 배선을 구성할 수 있다.
다음에 도 2의 (c)의 사시도를 참조하면, 회선 기판(16)의 표면에 형성되는 제2 배선층(24)을 구성하는 제1 도전 패턴(24A)과 제2 도전 패턴(24B)의 구체적 형상의 일례를 설명한다. 이 도면에서는 전체를 밀봉하는 수지를 생략하여 도시하고 있다.
전술한 바와 같이 본 형태에서는 제2 배선층(24)은 얇게 형성되는 제1 도전 패턴(24A)과 두껍게 형성되는 제2 도전 패턴(24B)으로 나눌 수 있다. 즉, 소신호가 통과하는 패턴을 제1 도전 패턴(24A)으로서 설계하고, 대신호가 통과하는 패턴을 제2 도전 패턴(24B)으로서 설계할 수 있다. 여기서, 대신호로서는 예를 들면 스피커나 모터의 구동을 행하는 신호를 들 수 있다. 또한, 소신호로서는 예를 들면 LSI 소자인 회로 소자(14A)에 입출력되는 신호나, 스위칭 소자인 회로 소자(14B)의 제어 단자에 입력되는 전기 신호를 들 수 있다.
여기서는 LSI 소자인 회로 소자(14A)에 접속되는 패턴은 제1 도전 패턴(24A)으로 구성되어 있다. LSI 소자의 신호 처리에 이용되는 전기 신호는 수밀리 암페어 정도이기 때문에, 두께가 수십㎛ 정도인 제1 도전 패턴(24A)에서 충분히 전류 용량이 족하다. 또한, 제1 도전 패턴(24A)이 미세하게 형성되기 때문에, 단자 수가 많은 LSI 소자를 회로 소자(14A)로서 채용하는 것도 가능하다.
제2 도전 패턴(24B)은 파워 트랜지스터인 회로 소자(14B)의 유입·유출 전극에 접속되어 있다. 즉, 제1 도전 패턴(24A)을 통하여 입력된 소신호에 기초하여, 제2 도전 패턴(24B)을 통과하는 전류의 스위칭이 행해진다.
또한, 회로 소자(14A)의 주변부에는 금속 세선(15)이 와이어 본딩되는 패드가 다수개 형성된다. 다수개의 본딩 패드를 갖는 회로 소자가 재치된 경우, 제2 배선층(24)에만 의한 단층의 패턴에서는 배선 밀도에 한계가 있기 때문에 충분한 주회를 할 수 없을 우려가 있다. 본 형태에서는 회로 기판(16)의 표면에 다층의 배선 구조를 구축함으로써 복잡한 패턴의 주회를 실현하고 있다.
따라서, 도전 패턴의 두께를 탑재하는 소자의 성질에 의해서 조절하는 것과, 배선을 다층화함으로써 전류 용량의 확보와 회로 장치의 고밀도화를 가능하게 했다.
도 3 내지 도 5를 참조하여 본 형태의 회로 장치의 다른 구성을 설명한다.
우선, 도 3의 (a)를 참조하여 회로 장치(10B)를 설명한다. 제2 배선층(24)은 제1 도전 패턴(24A)과 제1 도전 패턴(24A)보다도 두껍게 형성된 제2 도전 패턴(24B)으로 이루어진다. 여기서 제1 도전 패턴(24A)과 제2 도전 패턴(24B)의 표면은 실질적으로 동일 레벨로 배치되고, 제1 도전 패턴(24A)의 이면보다도 제2 도전 패턴(24B)의 이면이 하방에 위치하도록 볼록부(38)가 형성된다. 따라서, 제2 도전 패턴(24B)은 그 단면적이 커져 큰 전류 용량을 확보할 수 있다. 또한, 두께가 증가함으로써 과도 열저항을 작게 할 수 있다. 또한, 제1 도전 패턴(24A)의 상면과, 제2 도전 패턴(24B)의 상면은 실질적으로 동일 평면 위에 위치하고 있다. 따라서, 제1 배선층(24)의 상면은 평탄하게 형성되기 때문에, 회로 소자(14)의 배치나 금속 세선(15)의 설치가 용이해진다. 또한, 볼록부(38)에 의해 제2 도전 패턴(24B)과 제1 배선층(22)이 근접함으로써 방열성이 향상된다. 또한, 제1 배선층(22)의 일부를 더미 패턴으로 하여 제2 도전 패턴(24B)의 바로 아래에 배치함으로써 방열성 향상이 한층 더 가능해진다.
여기서, 제1 도전 패턴(24A)의 두께를 T1로 하고, 제2 도전 패턴(24B)의 두께를 T3으로 한다. T1은 제1 도전 패턴(24A)을 미세하게 형성하기 위해 9㎛ 내지 80㎛ 정도로 하는 것이 바람직하다. T3은 제2 도전 패턴(24B)의 전류 용량을 확보하기 위해 35㎛ 내지 500㎛ 정도가 바람직하다. 즉, 제2 도전 패턴(24B)의 두께는 제1 도전 패턴(24A)과 비교해서 T3과 T1의 차이만큼 두께가 증가하게 된다.
연부(18)는 제2 도전 패턴(24B)의 주연부에 형성되는 부위이고, 그 두께는 제1 도전 패턴(24A)과 동등하다. 연부(18)는 도전 패턴의 형성이 에칭에 의해 행해지기 때문에 설치되는 부위이다. 간단히 말하면, 얇은 부분에서 에칭하면 한번에 두꺼운 부분과 얇은 부분을 패터닝할 수 있기 때문이다. 어느 정도 마진이 없으면, 두꺼운 부분을 에칭해 버려 얇은 부분이 에칭되더라도 두꺼운 부분이 분리되지 않는 경우가 발생하기 때문이다. 또한, 연부(18)의 폭 T4는 제1 도전 패턴(24A)의 두께 T1 이상이 적합하다.
다음에, 도 3의 (b)를 참조하여 회로 장치(10C)를 설명한다. 제2 배선층(24)은 제1 도전 패턴(24A)과 제1 도전 패턴(24A)보다도 두껍게 형성된 제2 도전 패턴(24B)으로 이루어진다. 여기서, 제1 도전 패턴(24A)의 표면보다도 제2 도전 패턴(24B)의 표면이 상방에 위치하도록 볼록부(38A)가 형성되고, 제1 도전 패턴(24A)의 이면보다도 제2 도전 패턴(24B)의 이면이 하방에 위치하도록 볼록부(38B)가 형성되어 있다. 따라서, 제2 도전 패턴(24B)의 단면적은 더욱 커져 보다 큰 전류 용량을 확보할 수 있다. 또한, 두께가 증가함으로써 과도 열저항을 대폭적으로 작게 할 수 있다. 또한, 볼록부(38B)는 제2 절연층(23)에 매립되어 있음으로써, 볼록부(38B)와 제1 배선층(22)이 근접하기 때문에 방열성이 향상된다. 또한, 볼록부(38A)와 볼록부(38B)의 두께를 조절함으로써 회로 소자의 특성에 따른 도전 패턴 의 형성이 가능하다.
다음에, 도 4의 (a)를 참조하여 회로 장치(10D)를 설명한다. 제1 배선층(22)은 제1 도전 패턴(22A)과 제1 도전 패턴(22A)보다도 두껍게 형성된 제2 도전 패턴(22B)으로 이루어진다. 여기서, 제1 도전 패턴(22A)과 제2 도전 패턴(22B)의 이면은 실질적으로 동일 레벨로 배치되고, 제1 도전 패턴(22A)의 표면보다도 제2 도전 패턴(22B)의 표면이 하방에 위치하도록 볼록부(38)가 형성된다. 따라서, 제2 도전의 패턴(22B)의 볼록부(38)와 제1 배선층이 근접하기 때문에, 제2 배선층(24)에 탑재된 회로 소자(14B)로부터의 열을 회로 기판(16)으로 효율적으로 내보내는 것이 가능하다. 또한 볼록부(38)와 제2 배선층(24) 사이에 접속부(20)를 설치하여 방열성 향상도 한층 더 가능하다.
다음에, 도 4의 (b)를 참조하여 회로 장치(10E)를 설명한다. 제1 배선층(22)은 제1 도전 패턴(22A)과 제1 도전 패턴(22A)보다도 두껍게 형성된 제2 도전 패턴(22B)으로 이루어진다. 여기서, 제1 도전 패턴(22A)과 제2 도전 패턴(22B)의 표면은 실질적으로 동일 레벨로 배치되고, 제1 도전 패턴(22A)의 이면보다도 제2 도전 패턴(22B)의 이면이 하방에 위치하도록 볼록부(38)가 형성된다. 따라서, 제2 도전 패턴(22B)이 부분적으로 제1 절연층(21)에 매립됨으로써, 제2 도전 패턴(22B)의 하면이 회로 기판(16)의 표면에 접근한다. 따라서, 회로 소자(14B)로부터 발생하는 열을, 제2 도전 패턴(22B) 및 제1 절연층(21)을 통하여 외부로 방출시키는 것이 가능해진다. 또한, 방열성의 향상을 위해서는 내압성을 확보할 수 있는 범위에서 제1 절연층(21)은 얇은 쪽이 좋다. 구체적으로 설명하면, 제2 도전 패턴(22B) 의 최하부와 회로 기판(16)의 표면의 거리를 T5로 하면, T5는 내압성이 고려되어 50㎛ 내지 200㎛ 정도가 바람직하다. 또한, 제2 도전 패턴(22B)의 상부와 제2 배선층(24) 사이에 접속부(20)를 설치하여 방열성 향상도 한층 더 가능하다.
다음에, 도 5를 참조하여 회로 장치(10F)를 설명한다. 제1 배선층(22)은 제1 도전 패턴(22A)과 제1 도전 패턴(22A)보다도 두껍게 형성된 제2 도전 패턴(22B)으로 이루어진다. 여기서, 제1 도전 패턴(22A)의 표면보다도 제2 도전 패턴(22B)의 표면이 상방에 위치하도록 볼록부(38A)가 형성되고, 제1 도전 패턴(22A)의 이면보다도 제2 도전 패턴(41B)의 이면이 하방에 위치하도록 볼록부(38B)가 형성되어 있다. 따라서, 제2 도전 패턴(22B)의 볼록부(38A)는 제2 배선층(24)과 근접하고, 또한 볼록부(38B)는 회로 기판(16)과 근접함으로써 회로 소자(14B)로부터 발생하는 열을 보다 효과적으로 외부로 방출하는 것이 가능해진다. 또한, 볼록부(38A)의 상부와 제2 배선층(24)을 접속부(20)에 의해서 접속함으로써 방열성이 한층 더 향상할 수 있다.
다음에, 도 6 내지 도 12를 참조하여 상기한 회로 장치의 제조 방법을 설명한다.
여기서는 제1 배선층(22) 및 제2 배선층(24)에 볼록부(38A) 및 볼록부(38B)가 형성된 회로 장치의 제조 방법을 설명한다.
우선, 도 6의 (a)를 참조하면, 제1 도전박(32)을 준비하고, 그 표면에 레지스트(37)를 패터닝한다. 제1 도전박(32)의 재료로서는 구리를 주 재료로 하는 것, Fe-Ni 또는 Al을 주 재료로 하는 재료를 채용할 수 있다. 제1 도전박(32)의 두께 는, 형성되는 제1 배선층(22)의 두께에 따라 다르다. 두께가 다른 도전 패턴을 갖는 배선층에서는 두껍게 형성되는 도전 패턴의 두께가 수백㎛ 정도이면, 그 두께 또는 그 이상의 막 두께의 제1 도전박(32)이 채용된다. 제1 배선층(24)은 제1 도전 패턴(22A)과 제1 도전 패턴(22A)보다 두껍게 형성되는 제2 도전 패턴(22B)으로 이루어진다. 레지스트(37)는 제2 도전 패턴(22B)이 형성되는 개소를 피복하고 있다.
도 6의 (b)를 참조하면, 다음에, 레지스트(37)를 에칭 마스크로 하여 웨트 에칭을 행하여 레지스트(37)가 형성되지 않는 주면의 에칭을 행한다. 이 에칭에 의해 레지스트(37)에 의해 피복되어 있지 않은 영역의 제1 도전박(32)의 표면은 에칭되어 오목부(36)가 형성된다. 본 공정에 의해 레지스트(37)로 피복된 부분은 볼록형상으로 돌출되는 볼록부(38B)가 된다. 본 공정이 종료된 후에 레지스트(37)는 박리된다.
도 6의 (c) 및 도 6의 (d)를 참조하면, 표면에 제1 절연층(21)이 설치된 회로 기판(16)과 제1 도전박(32)을 밀착시킨다. 구체적으로 설명하면, 볼록부(38B)를 제1 절연층(21)에 매립되도록 제1 도전박(32)이 회로 기판(16)에 밀착된다. 이 밀착은 진공 프레스로 행하면, 제1 도전박(32)과 제1 절연층(21) 사이의 공기에 의해 발생하는 보이드를 방지할 수 있다. 또한, 등방 에칭에 의해 형성되는 볼록부(38B)의 측면은 원활한 곡면으로 되어 있다. 따라서, 제1 도전박(32)을 제1 절연층(21)에 압입할 때에, 이 곡면을 따라 수지가 침입하여 미 충전부가 없어진다. 이 때문에 이러한 볼록부(38)의 측면 형상에 의해서도 보이드의 발생을 억제할 수 있다. 또한, 볼록부(38)가 제1 절연층(21)에 매립됨으로써, 제1 도전박(32)과 제1 절연층(21)의 밀착 강도를 향상시킬 수 있다.
다시 말하면, 도 6의 (c)의 도전박 표면(도 6B에서는 이면)은 평평하기 때문에, 압입 지그인 접촉면과 전면에서 접촉할 수 있고, 전면 균일한 힘으로 균등하게 가압할 수 있다.
도 6의 (e)을 참조하면 제2 도전박(32)의 표면에 레지스트(37)를 패터닝한다. 여기서는 제2 도전 패턴(22B)이 형성되는 개소를 레지스트(37)가 피복하고 있다.
도 7의 (a)를 참조하면, 레지스트(37)를 에칭 마스크로 하여 웨트 에칭을 행하여 레지스트(37)가 형성되지 않은 주면의 에칭을 행한다. 이 에칭에 의해 레지스트(37)에 의해 피복되어 있지 않은 영역의 제1 도전박(32)의 표면은 에칭되어 오목부(36)가 형성된다. 본 공정에 의해, 레지스트(37)로 피복된 부분은 볼록 형상으로 돌출되는 볼록부(38A)가 된다. 본 공정이 종료한 후에 레지스트(37)는 박리된다. 여기서, 제1 도전 패턴(22A)가 형성되는 영역을, 미세한 패터닝을 행할 수 있도록 충분히 얇게 형성하고 있다. 구체적으로 설명하면, 제1 도전박(32)의 오목부(36)의 두께를 9㎛ 내지 80㎛ 정도로 얇게 한다.
도 7의 (b) 및 도 7의 (c)를 참조하면, 다음에, 회로 기판(16)에 접착된 제1 도전박(32)의 패터닝을 행한다. 구체적으로 설명하면, 형성 예정인 제1 및 제2 도전 패턴의 형상에 의거한 레지스트(37)를 형성한 후에 웨트 에칭을 행함으로써 패터닝을 행한다. 여기서, 제2 도전 패턴(22B)에 대응하는 영역의 제1 도전박(32)을 피복하는 레지스트(37)는 볼록부(38A)보다도 넓게 형성된다. 이것은 한번의 에칭에 의해 패터닝하기 위해서는 두께가 얇은 부분에서 에칭하면 되기 때문이다. 또한 마스크 어긋남을 고려하면, 약간 모서리가 형성되도록 패터닝한 쪽이 완전하게 분리될 수 있기 때문이다. 이것은 기본적으로 등방성으로 진행되는 웨트 에칭에 의해, 형성되는 도전 패턴의 측면은 테이퍼 형상이 되기 때문이다.
도 7의 (d)를 참조하면, 레지스트(37)를 통하여 에칭을 행한 후의, 제1 배선층(22)을 구성하는 제1 도전 패턴(22A) 및 제2 도전 패턴(22B)의 단면을 설명한다. 오목부(36)가 형성된 영역의 제1 도전박(32)은 그 두께가 수십㎛ 정도로 얇게 되어 있다. 따라서, 제1 도전 패턴(22A)은 미세하게 형성할 수 있다.
연부(18)는 전술한 바와 같이 볼록부(38)가 형성된 영역을 비어져 나와 형성되는 부위이다. 따라서, 연부(18)는 볼록부(38)를 평면적으로 둘러싸도록 형성된다. 환언하면, 레지스트(37)는 조금 넓게 형성됨으로써 연부(18)는 형성된다. 이와 같이 제2 도전 패턴(22B)을 에칭에 의해 형성할 때에 레지스트(37)를 넓게 행함으로써 안정된 에칭을 행할 수 있다. 즉, 웨트 에칭은 등방성이기 때문에, 도전 패턴은 사이드 에칭이 진행되고, 패터닝된 제2 도전 패턴(22B)의 측면은 테이퍼 형상이 되어 있다. 따라서, 이와 같이 넓게 에칭을 행함으로써, 사이드 에칭에 의해 제2 도전 패턴(22B)이 침식되게 되는 것을 방지할 수 있다.
즉, 일부러 방열성 향상을 위해, 대전류를 흘리기 위해서 그 두께를 확보하는데, 두꺼운 부분이 침식되게 되면, 볼록부의 히트싱크로서의 또는 전극으로서의 기능이 저하하기 때문이다. 또한, 어느 정도의 오차를 포함하여 레지스트(37)가 형성되므로, 상기 구성에 의해 이 오차에 기인한 볼록부(38)의 침식을 방지할 수 있다.
도 8의 (a)를 참조하면, 제1 도전 패턴(22A) 및 제2 도전 패턴(22B)을 피복하도록 제2 절연층(23)을 도포한다. 제2 절연막(23)의 형성은 시트 형상의 수지막을 진공 프레스로 접착하는 방법에 의해 행할 수 있다. 또한, 액상의 수지를 도포하는 것으로도 제2 절연층(23)을 형성할 수 있다.
도 8의 (b) 및 도 8의 (c)를 참조하면 제2 절연층(23)의 상면에 제2 도전박(33)을 접착시킨다. 전술한 설명에서는 제2 절연층(23)과 제2 도전박(33)을 따로따로 형성하였다. 그러나, 제2 절연층(23)이 이면에 부착된 제2 도전박(33)을, 제1 도전 패턴(22A) 및 제2 도전 패턴(22B)을 피복하도록 밀착시킬 수 있다. 또한, 제2 도전박(33)에 상부 및 하부에 볼록부를 갖는 도전박을 채용하고, 제2 절연층(23)에 하부의 볼록부를 매몰시킴으로써 두께를 확보하는 것도 가능하다. 이러한 도전박으로 도전 패턴을 형성한 경우, 제1 도전 패턴보다 두껍게 형성되는 제2 도전 패턴의 표면은 제1 도전 패턴의 표면보다도 상방에 위치한다. 또한 제2 도전 패턴의 이면은 제1 도전 패턴의 이면보다 하방에 위치한다.
다음에, 제1 배선층(22)과 제2 도전박(33)을 전기적으로 접속하는 접속부(20)를 형성한다.
우선, 도 8의 (d)를 참조하면, 제2 도전박(33) 위에 접속부(20)가 형성될 예정인 영역이 노출되도록 레지스트(37)를 패터닝한다.
도 9의 (a)를 참조하면, 접속부(20)가 형성될 예정인 영역의 제2 도전박(33) 을 부분적으로 제거하여 관통 홀(34)을 형성한다. 이 관통 홀(34)의 형성은 에칭 마스크를 이용한 웨트 에칭에 의해 행할 수 있다.
도 9의 (b)를 참조하면, 레이저 등의 제거 방법에 의해 관통 홀(34)로부터 노출된 부분의 제2 절연층(23)을 제거한다. 노출되는 제2 절연층(23)의 제거는 탄산 가스 레이저 또는 엑시머 레이저를 조사함으로써 행할 수 있다. 본 공정에 의해 관통 홀(34)의 최하부에는 제1 배선층(22)의 표면이 노출된다.
도 9의 (c)를 참조하면, 관통 홀(34)을 포함해서 제2 도전박(33)의 표면에 도전박을 형성함으로써 접속부(20)를 형성한다. 이 접속부(20)의 형성은 전계 도금, 무전계 도금, 또는 무전계 도금 및 전계 도금을 조합한 방법에 의해 형성된다. 구체적인 접속부(20)의 형성 방법으로서는 우선, 무전해 도금에 의해 약 2㎛의 금속막(예를 들면 구리)을 적어도 관통 홀(34)을 포함하는 제2 도전박(33)의 전면에 형성한다. 계속해서 전해 도금을 하여 약 20㎛의 두께의 금속막을 도금한다. 이것에 의해 관통 홀(34)은 금속막으로 매립되어 접속부(20)가 형성된다. 또한, 필링 도금을 행하면, 관통 홀(34)만을 선택적으로 매립하는 것도 가능하다. 또한 도금막은 Au, Ag, Pd 등을 채용할 수 있다. 또 마스크를 사용하여 부분 도금을 해도 된다.
도 9의 (d) 및 도 10의 (a)를 참조하면, 제2 도전 패턴이 형성되는 영역을 레지스트(37)로 피복한 후에 제2 도전박(33)의 표면 에칭을 행한다. 이 에칭에 의해 얇은 제1 도전 패턴(24A)이 형성되는 영역을 충분히 얇게 한다. 이 에칭이 수료된 후에 레지스트(37)를 박리시킨다.
도 10의 (b)를 참조하면, 다음에, 새로운 레지스트(37)를 제2 도전박(33)의 표면에 도포한 후에, 제1 도전 패턴(24A) 및 제2 도전 패턴(24B)이 형성되도록 레지스트(37)의 패터닝을 행한다. 여기서도 전술한 바와 같은 연부(18)가 형성되도록 볼록부(38)를 피복하는 레지스트(37)는 볼록부(38)보다도 넓게 피복된다. 즉 볼록부(38)의 측면으로부터 얇은 부분으로 연장되도록 레지스트(37)가 도포되어 있다.
도 10의 (c) 및 도 10의 (d)를 참조하면, 다음에, 레지스트(37)를 통하여 제2 도전박(33)을 에칭함으로써 제1 도전 패턴(24A) 및 제2 도전 패턴(24B)이 형성된다. 연부(18)가 형성되어 있기 때문에 안정된 에칭을 할 수 있다. 이 에칭이 종료된 후에 레지스트(37)는 박리된다.
도 11의 (a)를 참조하면, 땜납이나 도전 페이스트 등을 통하여 회로 소자(14)를 도전 패턴(아일랜드)에 고착시킨다. 여기서, 작은 전류의 처리를 하는 회로 소자(14A)는 제1 도전 패턴(24A)에 고착된다. 그리고, 큰 전류가 흐르는, 또는 열이 대량으로 발생하는 회로 소자(14B)는 제2 도전 패턴(24B)에 고착된다. 제1 도전 패턴(24A)는 미세한 패턴을 구성할 수 있으므로, LSI 소자 등의 단자 수가 많은 소자를 회로 소자(14A)로서 채용할 수 있다. 제2 도전 패턴(24B)은 충분히 두껍게 형성되어 있기 때문에, 대전류의 처리를 하는 파워 트랜지스터, LSI 등을 회로 소자(14B)로서 채용할 수 있다. 여기서는 1개의 회로 장치를 구성하는 유닛(29)이 1매의 회로 기판(16)에 형성되어, 일괄적으로 다이 본딩 및 와이어 본딩을 행할 수 있다. 여기서는 능동 소자를 페이스 다운으로 실장하고 있지만 필요에 따 라 페이스 다운이어도 된다.
도 11의 (b)를 참조하면, 금속 세선(15)을 통하여 회로 소자(14)와 도전 패턴의 전기적 접속을 행한다. 본 형태에서는 두껍게 형성되는 제2 도전 패턴(24B)의 하부에 복수의 서멀 비아를 형성하고, 또한 하층의 도전 패턴과 전기적으로 접속함으로써 제2 도전 패턴(24B)을 두껍게 형성하지 않더라도 큰 전류 용량의 확보와 방열성의 향상을 동시에 실현할 수 있다. 이것에 의해 제1 도전 패턴(24A)의 상면과 제2 도전 패턴(24B)의 상면을 동일한 높이로 형성하는 것이 가능해지고, 회로 소자(14B)의 전기적 접속을 행할 때에, 수십㎛ 정도의 세선을 이용하는 것이 가능해진다. 종래에는 히트싱크 등의 상부에 재치되어 있던 트랜지스터는 도전 패턴과의 고저차가 컸다. 그 때문에 와이어가 자체 중량으로 늘어져 칩이나 히트싱크에 쇼트하지 않도록 탄력성이 강한 태선이 이용되고 있었다. 그러나 히트싱크에 상당하는 두꺼운 부분과 얇은 패턴은 동일면이 되기 때문에 탄력성이 강한 태선을 이용할 필요가 없다. 여기서, 세선이란, 일반적으로 그 직경이 80㎛ 정도인 금속 세선을 가리킨다.
상기 공정이 종료한 후에 각 유닛(29)의 분리를 행한다. 각 유닛의 분리는 프레스기를 이용한 펀칭, 다이싱 등에 의해 행할 수 있다. 그 후에 각 유닛의 회로 기판(16)에 리드(11)를 고착시킨다.
도 12를 참조하면 각 회로 기판(16)의 수지 밀봉을 행한다. 여기서는 열 경화성 수지를 이용한 트랜스퍼 몰드에 의해 밀봉이 행해지고 있다. 즉, 상부 금형(30A) 및 하부 금형(30B)을 포함하는 금형(30)에 회로 기판(16)을 수납한 후에, 양 금형을 맞물리게 함으로써 리드(11)의 고정을 한다. 그리고, 캐비티(35)에 수지를 봉입함으로써 수지 밀봉이 공정이 행해진다. 이상의 공정에서 도 1에 도시하는 회로 장치가 제조된다.
이상에서 본원은 지금까지의 혼성 집적 회로 기판에서는 도전 패턴이 모두 동일 막 두께로 형성되어 있기 때문에, 대전류를 필요로 하는 부분에는 폭이 넓은 패턴을 형성하거나, 별도로 히트싱크를 채용하고 있었다. 그러나 본원에서는 두꺼운 패턴과 얇은 패턴을 동일 혼성 집적 회로 기판에 형성할 수 있기 때문에, 두꺼운 부분에서 방열성, 대전류를 흘리기 위해서 이용되고, 또한 얇은 부분은 소신호계의 부품을 실장할 수 있다. 또한, 다층 배선에 의해 회로의 고밀도화가 가능해지고 혼성 집적 회로의 소형화를 실현할 수 있다.
예를 들면 Al 등의 금속 기판을 이용한 경우, 본래 방열성이 우수하지만, 이와 같이 두꺼운 막의 패턴을 형성하여 두꺼운 패턴의 볼록부를 절연 수지에 매립해서 형성하면, 이 볼록부로부터의 열이 절연 수지를 통하여 기판에 전해진다. 나아가서는 절연 수지에 필러가 들어가 있으면 더욱 방열성이 향상된다.
이상의 제조 방법의 설명에서는 제1 배선층(21) 및 제2 배선층(24)의 양쪽에 얇은 제1 도전 패턴과 두꺼운 제2 도전 패턴을 형성했지만, 각 층 중 어느 하나에만 두꺼운 제2 도전 패턴을 형성하는 것도 가능하다. 그 경우는 전술한 제조 공정 몇개를 생략함으로써, 다른 형태의 회로 장치를 형성하는 것이 가능해진다. 구체적으로 설명하면, 제1 배선층(24)의 볼록부(38B), 및 제2 배선층(22)의 볼록부(38A)와 볼록부(38B)를 형성하는 공정을 생략하면 회로 장치(10A)를 형성할 수 있 다. 또한, 제1 배선층(24)의 볼록부(38A), 및 제2 배선층(22)의 볼록부(38A)와 볼록부(38B)를 형성하는 공정을 생략하면 회로 장치(10B)를 형성할 수 있다.
또한, 제2 배선층(22)의 볼록부(38A)와 볼록부(38B)를 형성하는 공정을 생략하면 회로 장치(10C)를 형성할 수 있다. 또한, 제2 배선층(22)의 볼록부(38A)와 볼록부(38B)를 형성하는 공정을 생략하면 회로 장치(10D)를 형성할 수 있다. 또한, 제1 배선층(24)의 볼록부(38A)와 볼록부(38B), 및 제2 배선층(22)의 볼록부(38B)를 형성하는 공정을 생략하면 회로 장치(10E)를 형성할 수 있다.
또한, 제1 배선층(24)의 볼록부(38A)와 볼록부(38B), 및 제2 배선층(22)의 볼록부(38A)를 형성하는 공정을 생략하면 회로 장치(10F)를 형성할 수 있다. 또한, 제1 배선층(24)의 볼록부(38A)와 볼록부(38B)를 형성하는 공정을 생략하면 회로 장치(10E)를 형성할 수 있다.
<제2 실시 형태>
도 13을 참조하여 본 형태의 회로 장치(40)를 설명한다. 도 13의 각 도면은 본 형태의 회로 장치의 단면도이다.
도 13의 (a)를 참조하면, 회로 장치(40A)에서는 2층의 배선층으로 이루어지는 다층의 배선 구조가 형성되어 있다. 상층의 제1 배선층(41)은 제1 도전 패턴(41A)과 제1 도전 패턴(41A)보다도 두껍게 형성된 제2 도전 패턴(41B)으로 이루어진다. 그리고, 제1 도전 패턴(41A)과 제2 도전 패턴(41B)의 이면은 실질적으로 동일 레벨로 배치되고, 제1 도전 패턴(41A)의 표면보다도 제2 도전 패턴(41B)의 표면이 상방에 위치하도록 볼록부(38)가 형성된다. 우선, 제1 도전 패턴(41A)의 두께 를 T1로 하고, 제2 도전 패턴(41B)의 두께를 T3으로 한다. T1은 제1 도전 패턴(41A)를 미세하게 형성하기 위해 9㎛ 내지 80㎛ 정도로 하는 것이 바람직하다. 제2 도전 패턴(41B)은 전류 용량을 확보하기 위해 35㎛ 내지 500㎛ 정도가 바람직하다.
회로 소자(14A)는 비교적 작은 전류가 흐르는 회로 소자이고, 제1 도전 패턴(41A)에 접속되어 있다. 또한, 대전류가 흐르는 회로 소자(14B)는 제2 도전 패턴(41B)에 접속되어 있다. 또한, 제2 도전 패턴(41B)와 절연층(45)의 밀착 면적이 커지는 것에 의해 방열성이 향상된다. 제2 배선층(42)은 외부 전극의 형성이 메인이지만, 필요에 따라 배선 패턴을 형성할 수 있다. 이것에 의해 배선의 자유도가 대폭 증대하는 동시에 배선의 고밀도화가 가능해진다. 또한, 제2 배선층(42)의 일부를 더미 패턴으로 하여 제2 도전 패턴(41B)의 바로 아래에 형성함으로써 방열성 향상을 한층 더 가능하게 한다.
접속부(20)는 상층의 제1 배선층(41)과, 하층의 제2 배선층(42)을 원하는 개소에서 전기적으로 접속하는 부위이다. 이 접속부(20)의 구체적인 구조는 도 2의 (b)를 참조하면 설명한 것과 마찬가지로 하는 것이 가능하다.
또한, 밀봉 수지(12)는 회로 소자(14) 및 금속 세선(15)을 피복하여 제1 배선층(41)의 표면을 밀봉하고 있다. 회로 장치(40A)에서는 밀봉 수지(12)에 의해 전체가 기계적으로 지지되어 있다.
도 13의 (b), 도 13의 (c), 및 도 14의 각 도를 참조하여 다른 형태의 회로 장치를 설명한다. 또한, 기본적인 구성은 회로 장치(40A)와 동일하다
도 13의 (b)를 참조하여 회로 장치(40B)를 설명한다. 여기서의 제1 배선층(41)은 제1 도전 패턴(41A)과 제1 도전 패턴(41A)보다도 두껍게 형성된 제2 도전 패턴(41B)으로 이루어진다. 제1 도전 패턴(41A)과 제2 도전 패턴(41B)의 표면은 실질적으로 동일 레벨로 배치되고, 제1 도전 패턴(41A)의 이면보다도 제2 도전 패턴(41B)의 이면이 하방에 위치하도록 볼록부(38)가 형성된다. 따라서, 제2 도전 패턴(41B)은 그 단면적이 커져 큰 전류 용량을 확보할 수 있다. 또한, 두께가 증가함으로써 과도 열저항을 작게 할 수 있다. 또한, 제1 도전 패턴(41A)의 상면과, 제2 도전 패턴(41B)의 상면은 실질적으로 동일 평면 위에 위치하고 있다. 따라서, 회로 소자(14)의 배치나 금속 세선(15)의 설치가 용이해진다. 또한, 볼록부(38)에 의해 제1 도전 패턴(41B)와 제2 배선층(42)이 근접함으로써 방열성이 향상된다. 또한, 제2 배선층(42)의 일부를 더미 패턴으로 하여 제2 도전 패턴(24B)의 바로 아래에 배치함으로써 방열성 향상이 한층 더 가능해진다. 또한, 제2 도전 패턴(41B)의 이면에는 볼록부(38)가 형성되어 있고, 그 표면은 제1 도전 패턴(41A)과 동일 평면 위에 있다. 제2 도전 패턴(41B)의 이면에 형성된 볼록부(38)는 절연층(45)에 매립되어 있다. 이것에 의해 회로 장치의 두께에 영향을 주지 않고, 제2 도전 패턴(41B)을 두껍게 형성하는 것이 가능해진다. 따라서, 회로 장치 전체를 소형화할 수 있다.
도 13의 (c)를 참조하여 회로 장치(40C)를 설명한다. 여기서는 회로 소자(14B)가 재치되는 패턴이 상하의 두께 방향으로 돌출됨으로써, 부분적으로 두껍게 형성되는 제2 도전 패턴(41B)이 형성되어 있다. 따라서, 제1 도전 패턴(41B)의 단 면적은 더욱 커져, 보다 큰 전류 용량을 확보할 수 있다. 또한, 두께가 증가함으로써 과도 열저항을 대폭적으로 작게 할 수 있다. 또한, 볼록부(38B)는 제2 절연층(23)에 매립되어 있음으로써, 볼록부(38B)와 제2 배선층(42)이 근접하기 때문에 방열성이 향상된다. 또한, 볼록부(38A)와 볼록부(38B)의 두께를 조절함으로써, 회로 소자의 특성에 따른 도전 패턴의 형성이 가능하다.
도 14의 (a)를 참조하여 회로 장치(40D)를 설명한다. 여기서는 하층의 제2 배선층(42)에 상방으로 돌출되는 볼록부(38)를 형성하고 제2 도전 패턴(42B)을 형성하고 있다. 따라서, 제1 배선층(41)과 제2 도전 패턴(42B)이 근접함으로써 회로 소자(14)로부터의 발생하는 열의 방열성이 향상된다. 또한, 제1 도전 패턴(42A)의 이면과 제2 도전 패턴(42B)의 이면은 동일 평면 위에 있다. 따라서, 제2 도전 패턴(42B)의 하부에 외부 전극을 형성할 수 있고, 회로 장치가 탑재되는 기판으로 방열시키는 것도 가능해진다. 또한, 이 제2 도전 패턴(41B)을 더미 패턴으로서 형성함으로써 회로 장치 전체의 방열성의 향상이 가능해진다.
도 14의 (b)를 참조하여 회로 장치(40E)를 설명한다. 여기서는 하층의 제2 배선층(42)에 하방으로 돌출되는 볼록부(38)를 형성함으로써, 두꺼운 제2 도전 패턴(42B)을 형성하고 있다. 따라서, 제2 도전 패턴(42B)은 외부와 근접하게 되어 방열성을 향상시킬 수 있다. 또한, 제2 도전 패턴(42B)에 외부 전극을 형성함으로써, 회로 소자(14)로부터 발생하는 열을 실장 기판에 방열시키는 일도 가능하다.
도 14의 (c)를 참조하여 회로 장치(40F)를 설명한다. 여기서는 하층의 제2 배선층(42)에 상방 및 하방의 양쪽으로 돌출되도록 볼록부(38)를 형성함으로써 제2 도전 패턴(42B)을 형성하고 있다. 따라서, 제2 도전 패턴(42B)의 단면적을 더욱 크게 할 수 있어 방열성을 보다 향상시키는 것이 가능해진다.
다음에, 도 15 내지 도 19를 참조하여 본 형태의 회로 장치의 제조 방법을 설명한다.
도 15 및 도 16을 참조하면 제1 도전박(50) 및 제2 도전박(51)을 준비하고, 제1 도전박(50) 및 제2 도전박(51)에 레지스트를 도포한 후에 에칭을 행함으로써, 상기 도전박에 볼록부를 형성하는 공정을 설명한다.
도 15의 (a)를 참조하면 제1 도전박(50)을 준비하고, 그 표면에 레지스트(37)를 패터닝한다. 여기서, 레지스트(37)는 두껍게 형성될 예정인 개소를 피복하고 있다. 또한, 제1 도전박(50)의 재료로서는 바람직하게는 Cu를 주 재료로 하는 것, 또는 공지의 리드 프레임의 재료를 채용할 수 있다. 제1 도전박(50)의 두께는 형성되는 배선층의 두께에 따라 다르다. 두께가 다른 도전 패턴을 갖는 배선층에서는 두껍게 형성되는 도전 패턴의 두께가 수백㎛ 정도이면, 그 두께 또는 그 이상의 막 두께의 제1 도전박(50)이 채용된다.
도 15의 (b)를 참조하면, 레지스트(37)를 에칭 마스크로 하여 웨트 에칭을 행하여 레지스트(37)가 형성되지 않는 주면의 에칭을 행한다. 이 에칭에 의해 레지스트(37)에 의해 피복되어 있지 않은 영역의 제1 도전박(50)의 표면 및 이면은 에칭되어 오목부(36)가 형성된다. 에칭에 의해 제1 도전박(50)에 볼록부(38B)를 형성한 후, 레지스트(37)는 박리된다.
도 16의 (a)를 참조하면 제2 도전박(51)을 준비하고, 그 표면에 레지스트 (37)를 패터닝한다. 여기서, 레지스트(37)는 두껍게 형성될 예정인 개소를 피복하고 있다.
도 16의 (b)를 참조하면, 전술한 에칭 방법에 의해 제2 도전박(51)의 표면에 볼록부(38A)를 형성한다.
도 17 및 도 18을 참조하여, 상기 제1 도전박(50)과 상기 제2 도전박(51)을 절연층(52)에 압착시킴으로써 회로 기판(53)을 형성하는 공정을 설명한다.
우선, 도 17의 (a) 및 도 17의 (b)를 참조하면 제2 도전박(51)에 절연층(52)을 밀착시킨다. 이 때, 볼록부(38A)는 절연층(52)에 매립된다. 이 밀착은 진공 프레스로 행하면, 제2 도전박(51)과 절연층(52) 사이의 공기에 의해 발생하는 보이드를 방지할 수 있다. 또한, 등방 에칭에 의해 형성되는 볼록부(38A)의 측면은 원활한 곡면으로 되어 있다. 따라서, 제1 도전박(51)을 절연층(52)에 압착할 때에, 이 곡면을 따라 수지가 침입하여 미충전부가 없어진다. 이 때문에 이러한 볼록부(38A)의 측면 형상에 의해서도 보이드의 발생을 억제할 수 있다. 또한, 볼록부(38)가 절연층(52)에 매립됨으로써, 제2 도전박(51)과 절연층(52)의 밀착 강도를 향상시킬 수 있다.
다음에, 도 17의 (c) 및 도 17의 (d)를 참조하면 제1 도전박(50)을 절연층(52)에 밀착시킨다. 이 때, 볼록부(38B)는 절연층(52)에 매립된다. 또한, 전술한 진공 프레스에 의해 행함으로써, 제1 도전박(50)과 절연층(52) 사이의 공기에 의해 발생하는 보이드를 방지할 수 있다.
다음에, 도 18의 (a)를 참조하면 제1 도전박(50) 위에 레지스트(37)를 도포 한다. 레지스트(37)는 제1 도전박(50)의 볼록부(38A)가 형성될 예정인 개소, 및 제2 도전박(51)의 볼록부(38B)가 형성될 예정인 개소를 피복하고 있다. 도 18의 (b)를 참조하면, 레지스트(37)를 에칭 마스크로 하여 웨트 에칭을 행하여 레지스트(37)가 형성되지 않는 주면의 에칭을 행한다. 이 에칭에 의해 레지스트(37)에 의해 피복되어 있지 않은 영역의 제1 도전박(50)의 표면 및 제2 도전박(51)의 이면은 에칭되어 오목부(36)가 형성된다. 도 18의 (c)를 참조하면, 에칭에 의해 제1 도전박(50) 및 제2 도전박(51)에 볼록부(38)를 형성한 후, 레지스트(37)를 박리하여 회로 기판(53)을 형성한다.
도 19를 참조하여, 상기 제1 도전박(50)과 상기 제2 도전박(51)을 접속부(20)를 통하여 전기적으로 접속하는 공정을 설명한다.
우선, 도 19의 (a)를 참조하면, 제1 도전박(50)의 관통 홀을 형성하는 부분만이 노출되도록 레지스트(37)로 전면을 피복한다. 이어서, 레지스트(37)를 통하여 제1 도전박(50)을 에칭한다. 제1 도전박(50)은 Cu를 주 재료로 하는 것이기 때문에, 에칭액은 염화 제2 철 또는 염화 제2 구리를 이용하여 케미컬 에칭을 행한다. 또한, 이 에칭시에 제2 도전박(51)은 접착성의 시트 등으로 커버하여 에칭액으로부터 보호한다. 그러나 제2 도전박(51) 자체가 충분히 두꺼워 에칭 후에도 평탄성을 유지할 수 있는 막 두께이면 약간 에칭되더라도 상관없다.
도 19의 (b)를 참조하면, 레지스트(37)를 제거한 후, 제1 도전박(50)을 마스크로 하여 레이저에 의해 관통 홀(34)의 바로 아래의 절연층(52)을 제거하여, 관통 홀(34)의 바닥에 제2 도전박(51)의 이면을 노출시킨다. 레이저로서는 탄산 가스 레이저가 바람직하다. 또한 레이저로 절연 수지를 증발시킨 후, 개구부의 바닥부에 잔사가 있는 경우에는, 과망간산소다 또는 과황산암모늄 등으로 웨트 에칭하여 이 잔사를 제거한다.
도 19의 (c)를 참조하면, 관통 홀(34)을 포함하는 제1 도전박(50) 전면에 제2 도전박(51)과 제1 도전박(50)의 전기적 접속을 행하는 접속부(20)인 도금막을 형성한다. 이 도금막은 무전해 도금 또는 전해 도금, 및 무전해 도금과 전해 도금의 조합에 의해 형성된다.
다음에, 도 20을 참조하여, 제1 도전박(50) 및 제2 도전박(51)을 패터닝함으로써 제1 배선층(41) 및 제2 배선층(42)을 형성하는 공정을 설명한다.
도 20의 (a)를 참조하면, 새롭게 레지스트(37)를 제1 도전박(50) 및 제2 도전박(51)에 도포한다. 다음에, 제1 도전박(50) 위에 제1 배선층(41)이 형성되도록 레지스트(37)를 패터닝한다. 구체적으로는 형성 예정인 제1 및 제2 도전 패턴(41A, 41B)의 형상에 의거하여 레지스트(37)를 패터닝한다. 여기서도, 연부(18)가 형성되도록 볼록부(38A)를 피복하는 레지스트(37)는 볼록부(38A)보다도 T4만큼 넓게 피복된다. 즉 볼록부(38)의 측면으로부터 얇은 부분으로 연장되도록 T4 부분에도 레지스트(37)가 도포되어 있다. 마찬가지로, 새로운 레지스트(37)를 제2 도전박(51) 위에 도포하여 제2 배선층(42)이 형성되도록 패터닝한다. 여기서도 제2 도전 패턴(42B)에 대응하는 영역의 제2 도전박(51)을 피복하는 레지스트(37)는 볼록부(38)보다도 넓게 형성된다. 이것은 한번의 에칭에 의해 패터닝하기 위해서는 두께가 얇은 부분에서 에칭하면 되기 때문이다. 또한 마스크 어긋남을 고려하면, 약 간 모서리가 형성되도록 패터닝한 쪽이 완전하게 분리될 수 있기 때문이다. 이것은 기본적으로 등방성으로 진행되는 웨트 에칭에 의해, 형성되는 도전 패턴의 측면은 테이퍼 형상으로 되기 때문이다. 또한, 제2 도전박(51)에 대해서도 마찬가지로 레지스트(37)를 패터닝한다.
도 20의 (b)를 참조하면, 상기한 바와 같이 형성된 레지스트(37)를 통하여 제1 도전박(50) 및 제2 도전박(51)을 에칭함으로써, 제1 배선층(41) 및 제2 배선층(42)이 형성된다. 에칭이 수료된 후에 레지스트(37)는 박리된다.
도 21을 참조하여 제1 배선층(41)의 소정 개소에 회로 소자(14)를 배치하는 공정을 설명한다.
우선, 도 21의 (a)를 참조하면, 땜납이나 도전 페이스트 등을 통하여 회로 소자(14)를 도전 패턴(아일랜드)에 고착시킨다. 여기서, 작은 전류의 처리를 하는 회로 소자(14A)는 제1 도전 패턴(41A)에 고착된다. 그리고, 큰 전류가 흐르는, 또는 열이 대량으로 발생하는 회로 소자(14B)는 제2 도전 패턴(41B)에 고착된다. 이어서, 금속 세선(15)을 통하여 회로 소자(14)와 도전 패턴의 전기적 접속을 행한다. 제1 도전 패턴(41A)은 미세한 패턴을 구성할 수 있으므로, LSI 소자 등의 단자 수가 많은 소자를 회로 소자(14A)로서 채용할 수 있다. 제2 도전 패턴(41B)은 충분히 두껍게 형성되어 있기 때문에, 대전류의 처리를 하는 파워 트랜지스터, LSI 등을 회로 소자(14B)로서 채용할 수 있다.
이어서, 도 21의 (b)를 참조하면 회로 소자(14)가 탑재된 회로 기판(53)의 수지 밀봉을 행한다. 수지 밀봉 방법으로서는 트랜스퍼 몰드, 인젝션 몰드, 또는 디핑을 채용할 수 있다. 수지 재료로서는 에폭시 수지 등의 열 경화성 수지가 트랜스퍼 몰드로 실현될 수 있고, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지는 인젝션 몰드로 실현될 수 있다. 수지 밀봉을 행한 후에, 회로 기판(53)의 이면의 소정의 위치에 절연성 수지(54)를 형성하고, 외부 전극(46)을 형성함으로써 회로 장치로서 완성시킨다.
이상의 제조 방법의 설명에서는 제1 배선층(41) 및 제2 배선층(42)의 양쪽에 얇은 제1 도전 패턴과 두꺼운 제2 도전 패턴을 형성했지만, 각 층 중 어느 하나에만 두꺼운 제2 도전 패턴을 형성하는 것도 가능하다. 그 경우는, 전술한 제조 공정 몇개를 생략함으로써 다른 형태의 회로 장치를 형성하는 것이 가능해진다. 구체적으로 설명하면, 제1 배선층(41)의 볼록부(38B), 및 제2 배선층(42)의 볼록부(38A)와 볼록부(38B)를 형성하는 공정을 생략하면 회로 장치(40A)를 형성할 수 있다.
또한, 제1 배선층(41)의 볼록부(38A), 및 제2 배선층(42)의 볼록부(38A)와 볼록부(38B)를 형성하는 공정을 생략하면 회로 장치(40B)를 형성할 수 있다. 또한, 제2 배선층(42)의 볼록부(38A)와 볼록부(38B)를 형성하는 공정을 생략하면 회로 장치(40C)를 형성할 수 있다.
또한, 제2 배선층(42)의 볼록부(38A)와 볼록부(38B)를 형성하는 공정을 생략하면 회로 장치(40D)를 형성할 수 있다. 또한, 제1 배선층(41)의 볼록부(38A)와 볼록부(38B), 및 제2 배선층(42)의 볼록부(38B)를 형성하는 공정을 생략하면 회로 장치(40E)를 형성할 수 있다.
또한, 제1 배선층(41)의 볼록부(38A)와 볼록부(38B), 및 제2 배선층(42)의 볼록부(38A)를 형성하는 공정을 생략하면 회로 장치(40F)를 형성할 수 있다. 또한, 제1 배선층(41)의 볼록부(38A)와 볼록부(38B)를 형성하는 공정을 생략하면 회로 장치(40E)를 형성할 수 있다.
본 발명의 회로 장치에 따르면, 제1 도전 패턴과 제2 도전 패턴의 이면은 실질적으로 동일 레벨로 배치되고, 제1 도전 패턴의 표면보다도 제2 도전 패턴의 표면이 상방에 위치하도록 볼록부가 형성되어 있기 때문에, 1개의 회로 기판에 두께가 상이한 도전 패턴을 형성할 수 있다. 또한, 요구되는 전류 용량에 따라서 패턴 룰이 상이한 도전 패턴을 1개의 회로 기판 위에 동시에 형성할 수 있으므로 회로 장치의 소형화가 가능해진다.
또한, 본 발명의 회로 장치에 따르면, 제1 도전 패턴과 제2 도전 패턴의 표면은 실질적으로 동일 레벨로 배치되고, 제1 도전 패턴의 이면보다도 제2 도전 패턴의 이면이 하방에 위치하도록 볼록부가 형성되므로, 볼록부가 형성되는 제2 도전 패턴에 큰 전류를 취급하는 회로 소자를 고착시킴으로써, 회로 소자로부터 발생하는 열을 적극적으로 외부로 방출시키는 것이 가능해진다. 또한, 도전 패턴의 상면이 평탄하게 유지되기 때문에 회로 소자의 탑재 및 금속 세선에 의한 전기적 접속이 용이해진다. 또한, 1개의 회로 기판에 두께가 상이한 도전 패턴을 형성할 수 있다. 또한, 요구되는 전류 용량에 따라서 패턴 룰이 상이한 도전 패턴을 1개의 회로 기판 위에 동시에 형성할 수 있으므로 회로 장치의 소형화가 가능해진다.
또한, 본 발명의 회로 장치에 따르면, 제1 도전 패턴의 표면보다도 제2 도전 패턴의 표면이 상방에 위치하도록 볼록부가 형성되고, 제1 도전 패턴의 이면보다도 제2 도전 패턴의 이면이 하방에 위치하도록 볼록부가 형성되므로, 볼록부가 보다 두껍게 형성되는 제2 도전 패턴에 대전류계의 회로 소자를 고착시킬 수 있고, 전기 용량의 확보와, 회로 소자로부터 발생한 열을 적극적으로 방열하는 것이 가능해진다. 또한, 하나의 회로 기판에 두께가 상이한 도전 패턴을 형성할 수 있다. 또한, 요구되는 전류 용량에 따라서 패턴 룰이 상이한 도전 패턴을 1개의 회로 기판 위에 동시에 형성할 수 있기 때문에 회로 장치의 소형화가 가능해진다.
본 발명의 회로 장치의 제조 방법에 따르면, 제2 도전 패턴이 형성될 예정인 영역을 제외하고 도전박을 한결같이 에칭하여 볼록부를 형성한 후에 도전박의 패터닝을 행함으로써, 제2 도전 패턴을 제1 도전 패턴보다도 두껍게 형성한다. 따라서, 두껍게 형성되는 제2 도전 패턴을 정확하게 형성하는 것이 가능해진다. 또한, 얇은 제1 도전 패턴과 두꺼운 제2 도전 패턴을 동시에 패터닝하기 때문에 신뢰성이 높은 도전 패턴을 형성하는 것이 가능해진다.

Claims (13)

  1. 복수의 배선층을 구비하고,
    상기 배선층 중 어느 하나는 제1 도전 패턴과, 상기 제1 도전 패턴보다도 두껍게 형성된 제2 도전 패턴으로 이루어지고,
    상기 제1 도전 패턴과 상기 제2 도전 패턴의 이면은 실질적으로 동일 레벨로 배치되고 상기 제1 도전 패턴의 표면보다도 상기 제2 도전 패턴의 표면이 상방에 위치하도록 볼록부가 형성되는 것을 특징으로 하는 회로 장치.
  2. 복수의 배선층을 구비하고,
    상기 배선층 중 어느 하나는 제1 도전 패턴과, 상기 제1 도전 패턴보다도 두껍게 형성된 제2 도전 패턴으로 이루어지고,
    상기 제1 도전 패턴과 상기 제2 도전 패턴의 표면은 실질적으로 동일 레벨로 배치되고 상기 제1 도전 패턴의 이면보다도 상기 제2 도전 패턴의 이면이 하방에 위치하도록 볼록부가 형성되는 것을 특징으로 하는 회로 장치.
  3. 복수의 배선층을 구비하고,
    상기 배선층 중 어느 하나는 제1 도전 패턴과, 상기 제1 도전 패턴보다도 두껍게 형성된 제2 도전 패턴으로 이루어지고,
    상기 제1 도전 패턴의 표면보다도 제2 도전 패턴의 표면이 상방에 위치하도 록 볼록부가 형성되고 상기 제1 도전 패턴의 이면보다도 상기 제2 도전 패턴의 이면이 하방에 위치하도록 볼록부가 형성되는 것을 특징으로 하는 회로 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 도전 패턴은 그 주위에 상기 제1 도전 패턴과 실질적으로 동일한 막 두께의 연부가 형성되는 것을 특징으로 하는 회로 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 도전 패턴의 하방에 형성되는 상기 볼록부는 그 하면에 형성되는 절연 재료에 매립되는 것을 특징으로 하는 회로 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 도전 패턴에 회로 소자를 고착하는 것을 특징으로 하는 회로 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 배선층끼리는 상기 배선층 사이에 형성된 절연층을 관통하는 접속부를 통하여 도통되는 것을 특징으로 하는 회로 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 배선층은 표면에 절연층이 형성된 회로 기판 위에 형성되는 것을 특징 으로 하는 회로 장치.
  9. 제8항에 있어서,
    상기 회로 기판은 금속 기판, 세라믹 기판, 프린트 기판 또는 플렉시블 시트인 것을 특징으로 하는 회로 장치.
  10. 복수층의 배선층을 형성하는 회로 장치의 제조 방법에 있어서,
    상기 배선층 중 어느 하나는 제1 도전 패턴과, 상기 제1 도전 패턴보다도 두껍게 형성된 제2 도전 패턴으로 이루어지고,
    상기 제2 도전 패턴이 형성될 예정인 영역을 제외하고 도전박을 한결같이 에칭하여 볼록부를 형성한 후에, 상기 도전박의 패터닝을 행함으로써, 상기 제2 도전 패턴을 상기 제1 도전 패턴보다도 두껍게 형성하는 것을 특징으로 하는 회로 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제2 도전 패턴의 주위에 상기 제1 도전 패턴과 실질적으로 동일한 막 두께의 연부가 남도록 상기 패터닝을 행하는 것을 특징으로 하는 회로 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 패터닝을 할 때는 상기 볼록부의 주변부도 포함한 상기 도전박의 표면을 레지스트로 피복하는 것을 특징으로 하는 회로 장치의 제조 방법.
  13. 제10항에 있어서,
    제2 도전 패턴의 적어도 일부는 그 하면에 형성되는 상기 절연층에 매립되는 것을 특징으로 하는 회로 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4359110B2 (ja) * 2003-09-24 2009-11-04 三洋電機株式会社 回路装置
JP2006019361A (ja) * 2004-06-30 2006-01-19 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP4545022B2 (ja) * 2005-03-10 2010-09-15 三洋電機株式会社 回路装置およびその製造方法
TWI449137B (zh) * 2006-03-23 2014-08-11 Ceramtec Ag 構件或電路用的攜帶體
JP5165207B2 (ja) * 2006-03-29 2013-03-21 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
JP2008016630A (ja) * 2006-07-06 2008-01-24 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
JP4967701B2 (ja) * 2007-02-19 2012-07-04 三菱電機株式会社 電力半導体装置
JP4842177B2 (ja) * 2007-03-07 2011-12-21 三菱電機株式会社 回路基板及びパワーモジュール
JP5116426B2 (ja) * 2007-10-11 2013-01-09 矢崎総業株式会社 電気接続箱
JP2009117598A (ja) * 2007-11-06 2009-05-28 Denki Kagaku Kogyo Kk 回路基板とそれを用いた半導体装置
DE102009022110A1 (de) * 2008-05-26 2010-02-04 Continental Teves Ag & Co. Ohg Leiterplattenanordnung für thermisch belastete elektronische Bauelemente, insbesondere in Kraftfahrzeugsteuergeräten
FR2932644B1 (fr) * 2008-06-16 2015-11-13 Valeo Equip Electr Moteur Dispositif electronique, notamment pour alternateur pour vehicule automobile
TWI501371B (zh) * 2009-01-13 2015-09-21 Dainippon Printing Co Ltd A wiring member for a semiconductor device, a composite wiring member for a semiconductor device, and a resin-sealed type semiconductor device
JP5512562B2 (ja) * 2010-03-29 2014-06-04 日本特殊陶業株式会社 多層配線基板
JP5351830B2 (ja) * 2010-05-21 2013-11-27 日東電工株式会社 配線回路基板およびその製造方法
JP2012009608A (ja) * 2010-06-24 2012-01-12 Jtekt Corp 素子実装回路、および回路基板への半導体素子の実装方法
US9219029B2 (en) * 2011-12-15 2015-12-22 Stats Chippac Ltd. Integrated circuit packaging system with terminals and method of manufacture thereof
US8623711B2 (en) 2011-12-15 2014-01-07 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
US8629567B2 (en) 2011-12-15 2014-01-14 Stats Chippac Ltd. Integrated circuit packaging system with contacts and method of manufacture thereof
JP2013153068A (ja) * 2012-01-25 2013-08-08 Shinko Electric Ind Co Ltd 配線基板、発光装置及び配線基板の製造方法
US8604610B1 (en) * 2012-06-13 2013-12-10 Fairchild Semiconductor Corporation Flexible power module semiconductor packages
ITMI20130872A1 (it) 2013-05-29 2013-08-28 Mavel Srl Dispositivo elettronico comprendente un circuito stampato
CN103547065B (zh) * 2013-10-31 2017-03-29 无锡市矽成微电子有限公司 一种凸铜结构pcb板及其制造工艺
CN104717849A (zh) * 2013-12-12 2015-06-17 深南电路有限公司 一种局部厚铜电路板的制作方法和局部厚铜电路板
US11437304B2 (en) 2014-11-06 2022-09-06 Semiconductor Components Industries, Llc Substrate structures and methods of manufacture
US9408301B2 (en) 2014-11-06 2016-08-02 Semiconductor Components Industries, Llc Substrate structures and methods of manufacture
CN109156080B (zh) 2016-05-16 2021-10-08 株式会社村田制作所 陶瓷电子部件
WO2018181076A1 (ja) * 2017-03-27 2018-10-04 株式会社村田製作所 配線基板および電子モジュール
US11769719B2 (en) * 2018-06-25 2023-09-26 Intel Corporation Dual trace thickness for single layer routing
KR20200023920A (ko) * 2018-08-27 2020-03-06 삼성전자주식회사 복수의 배선층들 사이에 배치된 절연층의 정전 용량을 측정하기 위한 복수의 단자들을 포함하는 인쇄 회로 기판, 이를 포함하는 안테나 모듈 및 전자 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3781596A (en) * 1972-07-07 1973-12-25 R Galli Semiconductor chip carriers and strips thereof
JP2698278B2 (ja) 1992-01-31 1998-01-19 三洋電機株式会社 混成集積回路装置
JP3491414B2 (ja) * 1995-11-08 2004-01-26 三菱電機株式会社 回路基板
US6374733B1 (en) * 1998-12-07 2002-04-23 Matsushita Electric Industrial Co., Ltd. Method of manufacturing ceramic substrate
JP4459406B2 (ja) * 2000-07-27 2010-04-28 ソニーケミカル＆インフォメーションデバイス株式会社 フレキシブル配線板製造方法
CN2531525Y (zh) * 2001-09-05 2003-01-15 全懋精密科技股份有限公司 直接散热型bga基板
CN1210789C (zh) * 2002-09-19 2005-07-13 威盛电子股份有限公司 具有散热结构的半导体封装元件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170077146A (ko) * 2014-11-06 2017-07-05 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 기판 구조들 및 제조 방법들

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