KR20060044699A - 광전변환장치 및 그 제조방법 - Google Patents

광전변환장치 및 그 제조방법 Download PDF

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Abstract

p형 반도체층, i형 반도체층 및 n형 반도체층으로 구성되는 pin형 광전변환층을 구비하고, 상기 p형 반도체층은 실리콘 원자 및 질소 원자를 함유하며, 광전변환효율을 향상시킬 수 있는, 광전변환장치.

Description

광전변환장치 및 그 제조방법{PHOTOELECTRIC CONVERSION DEVICE AND MANUFACTURING METHOD THEREOF}
도1은, 본 발명의 제1 실시예에 있어서의 수퍼스트레이트형 광전변환장치를 개략적으로 나타내는 단면도이다.
도2는, 본 발명의 제2 실시예에 있어서의 수퍼스트레이트 적층형 광전변환장치를 개략적으로 나타내는 단면도이다.
도3은, 실시예1 내지 14 및 비교예 1의 p형 반도체층에 있어서, 개방 전압의 질소 원자 농도에 대한 의존성을 나타내는 그래프이다.
도4는, 실시예1 내지 14 및 비교예 1의 p형 반도체층에 있어서, 단락 전류밀도의 질소 원자 농도에 대한 의존성을 나타내는 그래프이다.
도5는, 실시예18 내지 35 및 비교예 3 내지 13에 있어서, 적정 붕소 농도의 질소 원자 농도에 대한 의존성을 나타내는 그래프이다.
도6은, 실시예36 내지 47 및 비교예 14의 n형 반도체층에 있어서, 개방 전압의 질소 원자 농도에 대한 의존성을 나타내는 그래프이다.
도7은, 실시예36 내지 47 및 비교예 14의 n형 반도체층에 있어서, 단락 전류밀도의 질소 원자 농도에 대한 의존성을 나타내는 그래프이다.
도8은, 실시예36 내지 47 및 비교예 14의 n형 반도체층에 있어서, 광전변환 효율의 질소 원자 농도에 대한 의존성을 나타내는 그래프이다.
본 발명은, 광전변환장치 및 그 제조 방법에 관한 것이다. 더 구체적으로, 본 발명은 향상된 광전변환효율 및 그 제조 방법을 갖는 광전변환장치에 관한 것이다.
잔존 자원량의 감소에 따른 문제로 인해, 전력 에너지원으로 이용되는 석유와 같은 화석 연료에 대해, 장래의 공급 부족에 대한 걱정이 있어 왔다. 지구 온난화를 일으키는 이산화탄소의 방출도 이슈가 되어 왔다. 상기 환경 하에서, 화석 연료에 대한 대체 에너지로서 태양 전지가 주목받고 있다.
전형적인 태양 전지에 있어서는, 빛 에너지를 전기 에너지로 변환하기 위해, 광전 변환층에 반도체의 p-n 접합을 사용하며, 광전 변환층을 위한 원재료로서는 실리콘이 가장 널리 사용된다. 실리콘을 사용하는 태양 전지 중, 가장 널리 이용되는 것들은 단결정 실리콘과 다결정 실리콘과 같은 벌크 결정 실리콘을 사용하는 태양 전지들이다. 최근, 벌크-결정형 태양 전지의 대폭적인 생산량 증대로 인해 태양 전지 모듈의 가격이 낮아지고 있어, 태양 에너지 생성 시스템은 급속히 확산되고 있다.
그러나, 수백 마이크로미터의 두께를 갖는 실리콘 기판을 사용하여 벌크-결정형 태양 전지가 형성되기 때문에, 원재료 가격이 태양 전지에 대한 가격의 대부 분을 형성하여, 상기 전지의 대폭적인 저코스트화가 더 여려워진다. 또한, 상기 벌크-결정형 태양 전지에 사용되는, 단결정 실리콘 기판 및 다결정 실리콘 기판의 생산에 있어서, 용융을 위해 1500℃ 이상의 고온에서 상기 실리콘을 가열될 것이 요구된다. 이로 인해, 상기 기판들을 생산할 시, 다량의 이산화탄소 방출의 문제가 발생하고 있다.
한편, 사용되는 실리콘의 양을 대폭적으로 감소시키기 위해 기판상에 실리콘 박막을 성막시키는 차세대 기술로서, 박막 실리콘 태양 전지에 대한 기술이 개발 중에 있어, 다량의 이산화탄소 방출 뿐만 아니라 코스트 또한 대폭적으로 감소시킬 수 있다.
상기 박막 실리콘 태양 전지에 있어서의 광전 변환층은, 일반적으로, 수소화 아몰퍼스 실리콘 또는 수소화 미세결정 실리콘 등의 반도체 박막에 의해 형성된다. 광 열화가 발생하지 않는다는 점에서, 수소화 미세결정 실리콘으로 형성된 상기 태양 전지는 수소화 아몰퍼스 실리콘으로 형성된 태양 전지보다 우수하다. 따라서, 효율이 더 증가될 수 있는 박막 실리콘 태양 전지로서, 수소화 미세결정 실리콘으로 형성된 태양 전지가 현재 주목받고 있다.
본 명세서에서 사용된 "아몰퍼스(amorphous)"라는 용어는 당해 기술 분야에서 통상적으로 사용되는 "아몰퍼스((amorphous)"와 동의어이다. 또한, 본 명세서에서 사용된 "미세결정(microscopic crystal)"이라는 용어는 실질적으로 결정질 상 하나만으로 형성된 상태 뿐만 아니라, 비징질 상과 결정질 상이 혼합된 상태도 의미한다. 예를 들면, 라만 산란 스펙트럼에 있어서, 결정질 실리콘에서의 실리콘-실 리콘 결합에 해당되는, 520cm-1 부근의 날카로운 피크(sharp peak)가 미량이라도 검출된다면, 사용중인 실리콘은 "미세결정 실리콘"으로 간주된다. 본 명세서에서 "미세결정 실리콘"이라는 용어는 동일한 의미로 사용된다.
전형적인 박막 실리콘 태양전지는 두가지 형:수퍼스트레이트(superstrate)형 및 서브스트레이트(substrate)형으로 분류된다. 상기 수퍼스트레이트형은 투광 기판상에 투광 도전막, 광전 변환층 및 전극이 순차적으로 적층되고, 상기 기판측상에 광이 입사되는 박막 실리콘 태양 전지 타입이다. 상기 서브스트레이트형은 기판상에 전극, 광전 변환층, 투광 도전막 및 그리드 전극이 순차적으로 적층되고, 상기 그리드 전극측상에 광이 입사되는 박막 실리콘 태양 전지 타입이다. 많은 경우에 있어서, 수퍼스트레이트 및 서브스트레이트의 양 타입에 있어서의 광전 변환층은 p-형 반도체층(p-형 도전층), 진성 반도체층(i-형 도전층) 및 n-형 반도체층(n-형 도전층)을 포함하는 pin 접합 구조를 갖는다.
그러나, 벌크-결정형 태양 전지에 비해, 상기 박막 실리콘 태양 전지는 단위 면적당 광전변환효율이 낮기 때문에, 박막 실리콘 태양 전지의 시장은, 현실적으로, 벌크-결정형 태양 전지의 시장처럼 확장되지 않고 있다.
따라서, 완전한 보급을 위해 효율을 높이는 것은 박막 실리콘 태양 전지에 있어서의 중요한 과제이다. 효율을 높이는 수단의 하나로서, 태양 전지의 광입사면 측상에 반도체층(이하, 윈도우 층이라 한다)의 밴드 갭을 확장하는 것이 가능하다. 상기 박막 실리콘 태양 전지에 있어서, 윈도우 층의 밴드 갭을 확장함에 따라, 윈 도우 층에 있어서의 광흡수 손실의 감소로 인해 단락 전류밀도가 증가하고, 확산 전위의 증가로 인해 개방 전압이 증가하여, 광전변환효율을 증대시킬 수 있다.
상기한 바와 같은 윈도우 층의 밴드 갭의 확장과 관련된 종래 기술의 예로서는, JP-A 2002-016271에 기술된 박막 광전변환장치에 대한 기술을 포함한다. 상기 박막 광전변환장치에 따르면, p형 반도체층 및 n형 반도체층의 광흡수가 감소되고, 계면의 밴드 갭이 확장되어, 계면 재결합을 감소시키기 때문에, 높은 광전변환효율을 얻을 수 있다. 종래 기술의 예로는, JP-A 2002-016271의 기술과 유사한 기술로서, 일본 특허 No.3377814에 기술된 다결정질 실리콘 박막에 대한 기술도 포함한다. 상기 다결정질 실리콘 박막은, 미세결정 실리콘의 핵이 형성되는 기판상에 실리콘 막을 형성함으로써 얻어진다. 상기 미세결정 실리콘의 핵은, 상기 기판상에 형성된 a-SiN:H 또는 a-SiN:H의 박막으로 이루어진다.
상기 JP-A 2002-016271의 기술은 효율을 증대시키기 위해 p형 반도체층의 밴드 갭을 확장시키는 것이다. 한편, n형 반도체층의 밴드 갭을 확장시킴으로써, 상기 기술과 유사한 효과를 기대할 수 있는데, 이는, JP-A 2002-009313에 기술되어 있다. 복수의 반도체층을 적층시킴으로써 형성된 pin 접합형 박막 태양 전지에 있어서, 상기 태양 전지는, 주로 아몰퍼스 실리콘으로 구성되고, n형 반도체층은 i형 반도체층보다 넓은 밴드 갭을 갖는 pin 구조를 갖는 것을 특징으로 하고 있으며, i형 반도체층 내에 소량의 n형 불순물을 함유한다.
JP-A 2002-016271의 기술에 있어서, 밴드 갭을 확장시키기 위한 첨가 원소로서 탄소가 사용될 경우, 실리콘 막에 있어서, 적어도 10 원자%의 다량의 탄소를 함 유할 것이 요구된다. 그러나, 이는, 동시에, 막에 있어서의 비결합 실리콘의 증가를 포함한다. 즉, 10 원자% 이상의 고농도로 불순물을 첨가하면, 저농도 불순물의 경우에 비해, 막에 형성된 비결합 실리콘의 밀도를 증가시킨다. 상기 반도체층의 결함 밀도의 증가에 따라 전도도가 감소되기 때문에, 태양 전지의 형상 인자는 감소된다. 또한, p형 반도체층이나 n형 반도체층에 도핑되는 도전형 결정 원소가 도펀트로서 막에 활성화될 때, 상기 원소의 활성화 효율은, 막에 불순물 원소로서 탄소의 농도가 증가함에 따라 감소한다. 따라서, 첨가되는 불순물의 농도가 증가할수록, 캐리어 농도는 감소한다. 또한, 막에 불순물 원소의 농도가 감소할수록 결정성이 더 증가되고, 상기 고농도 조건 하에서, p형 반도체층이나 n형 반도체층에 있어서의 비절질 상의 비율이 증가될 수 있다.
일본 특허 No.3377814의 기술에 있어서, 우선, 기판상에 미세결정 실리콘을 포함하는 a-SiC:H 또는 a-SiN:H의 박막을 형성한 후, 미세결정 실리콘을 단독으로 남겨둔 채 에칭함으로써 상기 박막을 제거하는데, 상기 미세결정 실리콘의 핵은 상기 기판의 표면에 노출되도록 형성하고, 그 위에 실리콘 박막을 다시 성막하여, 큰 입자 사이즈를 갖는 결정질 실리콘 박막을 형성한다. 상기 미세결정 실리콘의 핵을 남긴 채, 처음에 형성된 a-SiN:H 또는 a-SiN:H의 막이 제거되기 때문에, 탄소 원자와 질소 원자로 밴드 갭을 확장시킴으로써 다소의 효과를 얻을 수 있다. 그러나, 상기 효과는, 최종적으로 얻어진 다결정 실리콘 박막 전체에 걸쳐 영향이 미치는 것은 아니다. 즉, 밴드 갭을 확장시킴으로써 생성되는, 광 흡수 손실의 감소 및 개방 전압의 개선의 상기 효과들은 기대할 수 없다.
JP-A 2002-009313의 기술에 있어서, i형 반도체층이, 특히, n형 불순물을 포함하지 않아, i/n 계면에 내부 전기장이 약화되지 않을 경우, 밴드 갭을 확장하기 위한 재료가 n층으로 사용된다. 그러나, n형 반도체층의 밴드 갭을 확장시키는 것은, p형 반도체층의 밴드 갭을 확장시킴으로써 얻어지는 광전변환효율 향상 효과와 동등하지 않다.
본 발명자는, 상기 pin형 광전 변환층에 있어서, p형 또는 n형 반도체층 내에 질소 원자를 포함시킴으로써, 상기 어느 층에도 질소 원자를 포함시키지 않은 경우에 비해, 높은 광전변환효율을 얻을 수 있음을 알아냈다. 상기 발견에 의해, 본 발명자는 본 발명을 완성하였다.
본 발명에 따르면, p형 반도체층, i형 반도체층 및 n형 반도체층으로 구성되는 pin형 광전 변환층을 포함하며, 상기 p형 반도체층은 실리콘 원자들과 질소 원자들을 포함하는 광전변환장치가 제공된다. 또한, p형 반도체층, i형 반도체층 및 n형 반도체층으로 구성되는 pin형 광전 변환층을 포함하며, 상기 n형 반도체층은 실리콘 원자들과 질소 원자들을 포함하는 광전변환장치가 제공된다.
본 발명의 타 관점에 따르면, 기판상에 도전막을 형성하는 단계, 상기 도전막상에 p형 반도체층, i형 반도체층 및 n형 반도체층으로 구성되는 광전 변환층을 형성하는 단계를 포함하며, 상기 p형 반도체층이 0.001 내지 10 원자% 농도의 질소 원자를 포함하도록, 상기 p형 반도체층은 실리콘 원자들, p형 도전성 원소 및 질소 원자들을 포함하는 원재료 가스를 사용하여 형성하는 광전변환장치의 제조 방법이 제공된다. 또한, 기판상에 도전막을 형성하는 단계 및 p형 반도체층, i형 반도체층 및 n형 반도체층으로 구성되는 광전 변환층을 형성하는 단계를 포함하며, 상기 n형 반도체층이 0.001 내지 10 원자% 농도의 질소 원자를 포함하도록, 상기 n형 반도체층은 실리콘 원자들, p형 도전성 원소 및 질소 원자들을 포함하는 원재료 가스를 사용하여 형성하는 광전변환장치의 제조 방법이 제공된다.
본 발명의 광전변환장치에 따르면, p형 또는 n형 반도체층 내의 고농도 불순물 원소를 포함하지 않으면서, 광입사 측상에 윈도우 층의 p형 반도체층 또는 n형 반도체층에 있어서, 특히 0.001 내지 10 원자%의 질소 원자를 포함시킴으로써, 개방 전압 및 단락 전류가 증가시켜, 광전변환효율을 향상시키고, 또한, 박막 실리콘 태양 전지의 효율을 증대시킬 수 있다.
또한, 광전변환장치의 제조 방법에 따르면, 벌크-결정형 태양 전지를 제조하는 방법에 비해, 입력 에너지를 대폭 감소시키면서, 높은 광전변환효율을 갖는 광전변환장치를 제조할 수 있기 때문에, 제조하는 동안 이산화탄소 방출의 양을 대폭 억제할 수 있다.
본 발명의 상기 또는 타 목적은 이하 기술하는 상세한 설명으로부터 더욱 명백해진다. 그러나, 본 발명의 정신 및 영역 내의 여러가지 변경 및 개조는 본 상세한 설명으로부터 당업자에게 명백하기 때문에, 상세한 설명 및 구체적인 예는, 본 발명의 바람직한 실시예를 나타내면서, 실례에 의해서만 주어진다.
본 발명의 광전변환장치는 종래 알려진 수퍼스트레이트형 구조 및 서브스트 레이트형 구조를 채용할 수 있으며, 또한, 복수의 광전 변환층들이 적층됨으로써 구성되는, 종래의 수퍼스트레이트 적층형 구조 및 서브스트레이트 적층형 구조를 채용할 수 있다. 투광 기판, 투광 도전막, 광전 변환층, 도전막 및 전극을 순차적으로 적층시킴으로써, 상기 수퍼스트레이트형 구조를 구성할 수 있다. 또한, 기판, 도전막, 광전 변환층, 투광 도전막 및 투광이 되도록 패터닝된 전극을 순차적으로 적층시킴으로써, 상기 서브스트레이트형 구조를 구성할 수 있다.
이하, 본 발명의 특징인 광전 변환층을 설명한다.
본 발명의 광전변환장치에 있어서, 광전 변환층들은 이하 기본 구조들 (A),(B),(C),(D)을 갖는다.
(A) 실리콘 원자들을 포함하는 p형 반도체층, i형 반도체층 및 n형 반도체층을 적층함으로써 구성되는 적어도 하나의 pin형 광전 변환층을 포함하며, 상기 p형 반도체층은 질소 원자들을 포함하는 광전변환장치;
(B) 실리콘 원자들을 포함하는 제1 및 제2 p형 반도체층들, i형 반도체층 및 n형 반도체층을 적층함으로써 구성되는 적어도 하나의 pin형 광전 변환층을 포함하며, 상기 제1 p형 반도체층은 질소 원자들을 포함하고, i형 반도체층에 인접한 제2 p형 반도체층은 결정질 실리콘상을 갖는, 광전변환장치;
(C) p형 반도체층, i형 반도체층 및 실리콘을 포함하는 n형 반도체층을 적층함으로써 구성되는 적어도 하나의 pin형 광전 변환층을 포함하며, 상기 n형 반도체층은 질소 원자들을 포함하는, 광전변환장치;
(D) p형 반도체층, i형 반도체층, 및 실리콘 원자들을 포함하는 제1 및 제2 n형 반도체층들을 적츰함으로써 구성되는 적어도 하나의 pin형 광전 변환층을 포함하며, i형 반도체층에 인접한 상기 제1 n형 반도체층은 결정질 실리콘상을 갖고, 제2 n형 반도체층은 질소 원자들을 포함하는, 광전변환장치.
이하, 상기 구조 A~D를 갖는 광전변환장치를 설명한다.
(구조 A를 갖는 광전변환장치)
(A1)개방 전압을 증가시키기 위해, p형 반도체층 내의 질소 원자 농도는 0.001 내지 10 원자% 인 것이 바람직하다. 상기 p형 반도체층 내의 질소 원자 농도는 0.01 내지 10 원자% 이면 더 바람직하다. 상기 구성에 있어서, 개방 전압은 증가되고, 또한, p형 반도체층의 광투과율는 개선되어, 광전변환장치에 있어서의 단락 전류를 증가시키기 때문에, 광전변환효율을 더 개선할 수 있따.
(A2)상기 p형 반도체층은, 질소 원자들과 함께, p형 도핑 원소로서 붕소 원자를 포함하는 것이 더 바람직하며, 질소 원자 농도 A(원자%)와 붕소 원자 농도 B(원자%)의 관계는, 식: 0.11-0.009A + 0.042A2≤B≤0.2+0.2A+0.05A2(관계식 1)으로 표현된다. 상기 구성에 있어서, 고농도의 질소 원자가 첨가될지라도, 캐리어 농도 및 결정질 상의 비율은 충분히 높게 유지될 수 있어, 개방 전압 및 단락 전류의 증가시켜, 광전변환효율을 향상시킬 수 있고, 이에 따라, 전지의 효율을 증대시킨다. 이 경우에 있어서, 질소 원자 및 붕소 원자를 포함하는 p형 반도체층에 있어서의 질소 원자 농도는, 0.01 내지 15 원자%인 것이 바람직하며, 4 내지 15 원자% 이면 더 바람직하다. p형 반도체층은, 붕소 대신 p형 도핑 원소로서 알루미늄, 갈륨 또 는 인듐을 포함할 수도 있다.
또한, 이 경우, 측정된 포논 스펙트럼에 있어서, 질소 원자 및 붕소 원자를 포함하는 p형 반도체층은 1800 내지 1950cm-1 파장 범위에서 흡수 피크를 갖지 않는 것이 바람직하다. 상기 구성에 있어서, 광전변환효율은 향상되고, 상기 캐리어 농도는 높아진다.
(A3)질소 원자를 포함하는 p형 반도체층은 결정질 실리콘상으로서 실리콘 원자를 포함하는 것이 더 바람직하다. 즉, 상기 p형 반도체층은 질소 원자를 포함하는 미세결정 실리콘층일 수 있다. p형 반도체층으로서 미세결정 실리콘층을 사용함으로써, p형 반도체층으로서 아몰퍼스 실리콘층에 비해, p형 반도체층의 도전성이 더 향상되어, 직렬 저항이 감소됨으로써, 광전변환장치의 형상 인자를 증가시키고, 이에 따라, 높은 광전변환효율을 얻을 수 있다.
이 경우, 질소 원자를 포함하는 p형 반도체층에 대해, 라만 산란 분광학의 측정된 스펙트럼에 있어서, 결정 체적 분율인 아몰퍼스 실리콘상의 피크 높이 Ia에 대한 결정 실리콘상의 피크 높이 Ic의 강도비는 3 이상인 것이 바람직하다.
(A4) n형 반도체층은 특히 제한되는 것은 아니고, 예컨대, n형 도핑 원소를 포함하는 실리콘 또는 타 반도체층이면 된다. 그러나, n형 반도체층은 질소 원자를 더 포함하여, 개방 전압 및 단락 전류를 더 증가시킴으로써, 광전변환효율을 증대시키는 것이 바람직하다.
(A5) i형 반도체층은 특히 제한되는 것은 아니지만, 결정질 실리콘상으로서 실리콘 원자를 포함하는 것이 더 바람직할 수 있다. 즉, i형 반도체층은 미세결정 실리콘층일 수 있다. 상기 구성에 있어서, 광 열화가 없는 i형 반도체층을 얻을 수 있다. 또한, p형 반도체층 및 i형 반도체층 모두 미세결정 실리콘으로 이루어질 경우, 상기 층들 사이에 동종 접합이 형성되는데, 이는 p/i 층 계면에서의 재결합을 억제하는 효과를 증대시키고, 그 결과, 광전변환장치의 형상 인자가 증가되어, 한층 더 높은 광전변환효율을 얻을 수 있다.
(A6)상기 광전변환장치는, 상기 기판측에서 광이 입사되는 수퍼스트레이트 구조, 또는 상기 기판의 반대측, 즉, 광이 투과하도록 패터닝된 그리드 전극 측에서 광이 입사되는 서브스트레이트형 구조를 가질 수 있다. 또한, 상기 광전변환장치는, 적어도 두 개의 pin형의 광전 변환층들을 포함하는 서브스트레이트 적층형의 광전변환장치 및 수퍼스트레이트 적층형의 광전변환장치일 수 있다. 또한, 적층형 광전변환장치는, 3개 이상의 광전 변환층을 포함할 수 있다.
(구조 B를 갖는 광전변환장치)
(B1) 제1 p형 반도체층은 0.5 내지 10 원자%의 질소 원자 농도를 갖는 것이 바람직하며, 결정질 실리콘상을 포함하는 것이 더 바람직하다. 즉, 상기 p형 반도체층은 질소 원자를 포함하는 미세결정 실리콘층일 수 있다. 제1 p형 반도체층으로서 미세결정 실리콘층을 사용함으로써, p형 반도체층으로서 아몰퍼스 실리콘층에 비해, p형 반도체층의 도전성을 더 향상시켜, 직렬 저항을 감소시키고, 그 결과, 광전변환장치의 형상 인자를 증가시킴으로써, 높은 광전변환효율을 얻을 수 있다.
(B2)제2 p형 반도체층은 미세결정 실리콘일 수 있다. 제2 p형 반도체층의 존 재함으로써, 제1 p형 반도체층의 밴드 갭의 확장과 관련하여 발생하는 p/i층 계면의 밴드 갭의 불연속으로 인해 형성되는, 광생성 캐리어의 재결합을 감소시킬 수 있어, 광전변환효율의 향상을 가능하게 한다.
(B3) (A2)에 있어서와 같이, 질소 원자를 포함하는 제1 p형 반도체층은, p형 도핑 원소로서 붕소 원자를 포함하고, 질소 원자 농도 A(원자%) 및 붕소 원자 농도 B(원자%)가 식: 0.11-0.009A + 0.042A2≤B≤0.2+0.2A+0.05A2(관계식 1)에 의해 표현되도록, 구성될 수 있다. 이 경우, 질소 원자 농도는 0.01 내지 15 원자% 인 것이 바람직하며, 4 내지 15 원자% 이면 더 바람직하다.
(B4) 상기 (A4) 내지 (A6)과 같은 구성이 될 수 있다.
(구조 C를 갖는 광전변환장치)
(C1) 개방 전압을 증가시키기 위해, n형 반도체층의 질소 원자 농도는 0.001 내지 10 원자% 인 것이 바람직하다. n형 반도체층의 질소 원자 농도는 0.01 내지 10 원자% 이면 더 바람직하다. 상기 구성에 있어서, 개방 전압은 증가되고, 또한, n형 반도체층의 광투과율는 개선되어 광전변환장치에 있어서의 단락 전류를 증가시키는 효과를 생성함으로써, 광전변환효율을 더 향상시킨다.
(C2) 질소 원자를 포함하는 n형 반도체층은 결정질 실리콘상을 포함하는 것이 더 바람직하다. 즉, 상기 n형 반도체층은 질소 원자를 포함하는 미세 결정질 실리콘층일 수 있다. n형 반도체층으로서 미세결정 실리콘층을 사용함으로써, n형 반도체층으로서의 아몰퍼스 실리콘층에 비해, 상기 n형 반도체층의 도전성이 더 향상 되어, 직렬 저항을 감소시키고, 그 결과, 광전변환장치의 형상 인자를 증가시킴으로써, 높은 광전변환효율을 얻을 수 있다.
이 경우, n형 반도체층에 대해, 라만 산란 분광법의 측정된 스펙트럼에 있어서, 결정 체적 분율인 아몰퍼스 실리콘상의 피크 높이 Ia에 대한 결정질 실리콘상의 피크 높이 Ic의 강도비(Ic/Ia)를 3이상으로 설정하여, i형 반도체층을 갖는 양호한 접합을 형성함으로써, 높은 광전변환효율을 얻을 수 있다.
(C3) 상기 p형 반도체층은 특히 한정되지 않고, 예컨대, p형 도핑 원소를 포함하는 실리콘 또는 타 종류의 반도체 층일 수 있다. 그러나, 상기 p형 반도체층은 탄소 원자 및/또는 질소 원자를 더 포함하는 것이 바람직하다. 상기 원자들이 p형 반도체층에 포함됨으로써, 개방 전압 및 단락 전류의 증가 효과를 얻을 수 있다.
(C4) 상기 (A5) 내지 (A6)과 동일한 구성이 이루어질 수 있다.
(구조 D를 갖는 광전변환장치)
(D1)질소 원자를 포함하는 상기 제1 n형 반도체층은 미세결정 실리콘층일 수 있다. 상기 제1 n형 반도체층이 존재함으로써, 제2 n형 반도체층의 밴드 갭의 확장과 관련하여 발생하는 i/n층 계면의 밴드 갭의 불연속으로 인해 형성되는, 광생성 캐리어의 재결합을 감소시킬 수 있어, 광전변환효율의 향상을 가능하게 한다.
(D2) 상기 제2 n형 반도체층은 4 내지 10 원자%의 질소 원자 농도를 갖는 것이 바람직하다. 이 경우, 상기 제2 n형 반도체층은 결정질 실리콘상으로서 실리콘 원자를 포함하는 것이 더 바람직하다. 즉, 상기 제2 n형 반도체층은 질소 원자를 포함하는 미세결정 실리콘층일 수 있다. 제2 n형 반도체층으로서 미세결정 실리콘 층을 사용함으로써, n형 반도체층으로서의 아몰퍼스 실리콘층에 비해, n형 반도체층의 도전성이 향상되어, 직렬 저항을 감소시키고, 그 결과, 광전변환장치의 형상 인자를 증가시킴으로써, 높은 광전변환효율을 얻을 수 있다.
또한, 이 경우, 제2 n형 반도체층에 대해, 라만 산란 분광법의 측정된 스펙트럼에 있어서, 결정 체적 분율의 강도비를 3이상으로 설정하여, 제1 n형 반도체층과 양호한 접합을 형성하는 것이 바람직하며, 이에 따라, 높은 광전변환효율을 얻을 수 있다.
(D3) 상기 (C3),(A5) 및 (A6)과 동일한 구성이 이루어질 수 있다.
이하, 도면에 기초하여, 본 발명에 따른 광전변환장치의 실시예에 대해 상세히 기술한다. 그러나, 본 발명은 상기 실시예에 한정되지는 않는다. 예를 들면, 본 발명의 p형 반도체층을 벌크 결정으로 구성되는 n형 반도체층상에 위치시킴으로써, 광전변환장치를 얻을 수 있다. 또한, 벌크 결정으로 구성되는 n형 반도체층, i형 반도체층 및 본 발명의 p형 반도체층을 순차저으로 적층시킴으로써, 광전변환장치를 얻을 수 있다. n형 반도체층용으로 벌크 결정이 사용될 경우, n형 반도체층용으로 박막을 사용하는 경우에 비해, 입력 에너지의 감소 효과 및 이산화탄소 방출 억제 효과는 감소된다. 그러나, 고온 및 장시간 동안 행해지는 열 확산법에 의해 접합이 형성되는 벌크 결정형의 태양 전지를 생성하는 종래의 기술에 비해, 저온 및 단시간으로 행해지는 처리에 의해 접합이 형성될 수 있는, 본 발명의 p형 반도체층이 벌크 결정형의 태양 전지에 적용되는 기술에 의해, 입력 에너지를 감소시키고, 이산화탄소 방출을 억제할 수 있다.상기 의도와 함께 광전변환효율을 향상시킬 수 있다.
동일한 이유로, 벌크 결정으로 구성되는 p형 반도체층상에 본 발명의 n형 반도체층을 위치시킴으로써, 광전변환장치를 얻을 수 있다. 또한, 벌크 결정으로 구성되는 p형 반도체층, i형 반도체층, 및 본 발명의 n형 반도체층을 순차적으로 적층시킴으로써, 광전변환장치를 얻을 수 있다.
[실시예 1]
도1에 나타낸 바와 같이, 실시예 1의 광전변환장치(100)는 수퍼스트레이트형 구조를 가지며, 기판(11)상에, 광전 변환층(10), 투명 도전층(15), 및 전극(16)을 순차적으로 적층시킴으로써 구성된다.
<서브스트레이트의 설명>
예컨대, 투광 기판(11a)상에 투명 도전층(11b)을 적층시킴으로써 상기 기판(11)을 생성한다. 투광 기판(11a)로서, 폴리이미드 또는 폴리비닐 등의 수지의 열저항의 반투명 플레이트, 유리 플레이트, 또는 이들의 적층물을 사용하는 것이 바람직하다. 그러나, 반투명성이 높고, 전체 광전변환장치를 구조적으로 지지할 수 있는 한, 투광 기판(11a)은 특히 한정되는 것은 아니다. 또한, 상기 플레이트들을 투광 금속막, 투명 도전막, 절연막 등으로 피복함으로써, 투광 기판(11a)을 생성할 수 있다. 그러나, 상기 광전변환장치를 상기 서브스트레이트형의 구조에 적용할 경우, 투광 기판(11a)은 스테인레스스틸 등의 불투명성 서브스트레이트로 대체될 수 있다.
상기 투명 도전층(11b)은 투명 도전 재료로 이루어진다. 예를 들면, ITO, 틴 옥사이드, 산화아연 등으로 이루어지는 단일의, 또는 복수 층의투명 도전막을 사용할 수 있다. 상기 투명 도전층(11b)은 전극으로서 기능하기 때문에, 높은 전기 전도도를 갖는 것이 바람직하며, 소량의 불순물을 첨가함으로써 전기 전도도가 향상되는 재료를 사용할 수도 있다. 상기 투명 도전층(11b)을 형성하는 방법으로서, 스퍼터링, 화학 기상 증착(CVD), 전자 빔 증착, 솔-겔 프로세싱, 스프레잉, 및 전기결정화 등의 방법이 알려져 있다. 또한, 상기 투명 도전층(11b)의 표면상에 요철이 형성되는 것이 바람직하다. 상기 요철들에 의해, 투광 서브스트레이트(11a) 측으로부터 입사되는 입사광은, 산란되고, 굴절되어 그 광학 거리를 연장할 수 있는데, 이는, 단락 전류의 증대가 기대될 수 있도록, 광전 변환층(10)에 있어서의 광을 포획하는 효과를 증대시킨다. 상기 투명 도전층(11b)의 표면상에 요철들을 형성시키는 방법의 예들에는: 투광 기판(11a)상에 투명 도전층(11b)을 적층하고, 샌드블래스팅 등의 기계 가공 또는 에칭에 의해 상기 적층된 투명 도전층(11b)상에 요철들을 형성하는 것을 포함하는 방법; 형성 과정 동안 막 재료의 결정 성장에 의해 형성되는 투명 도전층(11b)의 표면상에 요철들을 사용하는 방법; 및 결정 성장면이 배향되기 때문에 규칙적으로 형성되는 상기 투명 도전층(11b)의 표면상에 요철들을 사용하는 방법이 포함된다. 본 실시예에 있어서, 서브스트레이트(11)로서, CVD에 의해 백색 유리 플레이트상에 틴옥사이드 층을 성막시킴으로써 형성되는 기판(아사히 글래스 주식회사에 의해 제조된 생성물 명 "Asahi-U")이 사용되었는데, 이는, 층 재료가 결정 성잘할 때 형성된 요철들을 사용하는 방법에 의해 얻어진 기판이다. 또한, 광전 변한층이 후에 형성될 경우, 틴옥사이드가 플라즈마에 의해 손상되 지 않도록, 스퍼터링에 의해 서브스트레이트(11)상에 산화아연를 성막하는 것이 바람직하다.
<광전 변환층의 설명>
상기 광전 변환층(10)은, 실리콘을 주 성분으로 하고, 특히, 아몰퍼스 실리콘, 미세결정 실리콘 등을 사용하는 것이 바람직하다. 상기한 바와 같이, 본 발명에 있어서, "아몰퍼스 실리콘" 및 "미세결정 실리콘" 이라는 용어는, 각각 당해 기술 분야에서 일반적으로 사용되는, "수소화 아몰퍼스 실리콘" 및 "수소화 미세결정 실리콘"을 포함한다. 본 실시예의 광전 변환층(10)은, 서브스트레이트(11)측으로부터, p형 반도체층(12), i형 반도체층(13) 및 n형 반도체층(14)를 순차적으로 적층시킴으로써 형성되어, pin 접합 구조를 갖는다. 각 층들의 두께는 특히 한정되지는 않는다. 한편, 상기 p형 반도체층(12)의 두께는 5 내지 50nm의 범위일 수 있고, 10 내지 30nm인 것이 바람직하다. i형 반도체층(13)의 두께는 100 내지 5000nm 범위일 수 있고, 10 내지 30nm인 것이 바람직하다.
(p형 반도체층)
p형 도핑 원소로서, 바람직하게는, 붕소가 도핑된, 미세결정 실리콘층에 질소 원자를 첨가시킴으로써, p형 반도체층(12)을 형성한다. 여기서, 상기 미세결정 실리콘층은, 플라즈마 CVD와 같은 비평형 프로세스를 사용하여 저온에서 형성된 미세결정 상 및 아몰퍼스 상의 혼합 상으로 이루어진 반도체층을 의미한다. 상기 p형 도핑 원소로서, 붕소, 알루미늄, 갈륨 또는 인듐 등의 불순물 원자를 사용할 수 있다. 상기 실리콘층이 대개 이용되는 플라즈마 CVD에 의해 생성될 경우, 실리콘 내 에 붕소의 고용도가 크기 때문에 고농도의 도핑이 가능하고, 핸들링이 용이하다는 관점에서, 상기 불순물 중, 붕소를 사용하는 것이 가장 바람직하다.
상기 p형 반도체층(12)에 포함된 질소 원자에 의해, 개방 전압이 증가된다. 이하, 이에 대한 원인으로 여겨지는 것들이다: (1)상기 p형 반도체층의 밴드 갭은 확장되고, 이에 따라, 확산 전위가 증가된다; (2)질소 원자를 포함함으로써 p/i층 계면의 패시베이션 뿐만 아니라, 결정입계면의 패시베이션의 효과가 생성되어, 계면 재결합을 감소시킨다. 상기 효과(2)는, 결정질 실리콘 태양 전지에 일반적으로 사용되는, 질화 실리콘막에 의한 표면 패시베이션 효과, 즉, 실리콘 서브스트레이트 표면에 광생성 캐리어의 표면 재결합을 억제하는 효과와 유사하다고 여겨진다.
상기 미세결정 실리콘 대신, p형 반도체층(12)의 모층으로서 아몰퍼스 실리콘층을 사용할 수 있을지라도, 광전 변환층의 직렬 저항을 감소시키기 위해 높은 도전성을 얻는 점에서, 결정질 실리콘상을 포함하는 것이 바람직하다. 즉, 형상 인자를 증가시키기 위해, 질소 원자가 첨가된 미세결정 실리콘층을 사용하는 것이 바람직하며, 이로써, 높은 광전변환효율을 얻을 수 있다. 또한, p형 반도체층(12)에 대해, 라만 산란 분광법의 측정된 스펙트럼에 있어서, 결정 체적 분율의 강도비는 3이상인 것이 바람직하다. 여기서, 상기 강도비는, 단일 p형 반도체층에 대해, 라만 산란 스펙트럼에 있어서, 480cm-1의 아몰퍼스 실리콘의 피크 높이(Ia)에 대한, 실리콘-실리콘 결합에 해당되는 520cm-1의 피크 높이(Ic)의 비(Ic/Ia)를 말한다. 결정 체적 분율의 절대값은 나타낼 수 없지만, 상기 비율은 결정 체적 분율를 잘 반 영하기 때문에, 상기 비율(Ic/Ia)은, 막 내의 결정질 원소의 비율을 나타내는 표지로서 당해 기술 분야에서 일반적으로 사용된다. p형 반도체층(12)에 대해, 라만 산란 분광법의 측정된 스펙트럼에 있어서, 결정 체적 분율의 강도비가 3이상이기 때문에, 상기 p형 반도체층(12)은 후술할 i형 반도체층(13)의 베이스층으로서 충분히 높은 강도비를 갖는다. 따라서, i형 반도체층을 적층하는 초기 단계에 있어서의 베이스층의 영향 하에 결정 원소들은 성장하는 경향을 지니고 , 그 결과, 높은 강도비를 갖는 고품위 i형 반도체층(13)을 생성하고, 이에 따라, 단락 전류밀도를 증가 시킬 수 있어, 높은 광전변환효율을 얻는다. 반면, 낮은 강도비로 인해, p형 반도체층(12)의 강도비가 3 이상이기 때문에, 높은 강도비를 갖는 고품위 i형 반도체층(13)을 얻기 어렵고, 이에 따라, 단락 전류밀도는 감소하는 경향을 지녀, 광전변환효율을 감소시킨다. 또한, 수소 라디칼에의해 에칭 효과를 향상시키기 위해, 용이하게 에칭되는 아몰퍼스 상을 선택적으로 제거하도록, 생성 온도를 저온(200℃ 이하)으로 설정하는 것이 바람직하고, 그 결과, 많은 결정 상들을 포함하는 반도체층이 형성됨으로써, 광전변환효율을 향상시킬 수 있다.
상기한 바와 같이, 라만 산란 분광법의 측정된 스펙트럼에 있어서, 상기 p형 반도체층(12)가 결정 체적 분율의 높은 강도비를 갖는 상태를 실현하기 위해, p형 반도체층(12)의 저온 형성 또는 높은 수소 희석비의 설정은 효과적이다. 그러나, 상기 상태의 실현은 수소에 의해 p형 도핑 원소(B,Ga,Al등)의 비활성화를 수반시킴으로써, p형 도핑 원소의 활성화 효과를 감소시킨다. 이에 대한 이유는, 실리콘과 p형 도핑 원소의 하나의 결합에 수소가 주입될 경우, 결정 실리콘에 있어서 실리콘 과 4배위로 결합됨으로써, p형 도핑 원소가 억셉터로서 작용하지만, 상기 p형 도핑 원소는 3배위로 결합되어 전기적으로 비활성화된다. 따라서, 상기 p형 반도체층(12)의 강도비를 높이는데 사용된 생성조건하에, 비활성화된 p형 도핑원소의 재활성화에 의해 광전변환특성을 향상시킬 수 있다. 이하에, 그러한 방법이 구체적으로 설명된다.
p형 도핑원소가 수소에 의해 비활성화되었을 때, 측정된 포논 스펙트럼(라만 스캐터링 분광법 또는 적외선 흡수분광법에 의해)의 1,800 ~ 1,950 cm-1의 파장범위에서의 결정실리콘과 p형 도핑원소의 상술한 결합으로 인해 급격한 피크가 발생하였다. 특히, p형 도핑원소가 붕소인 경우에, 피크는 약 1,875 cm-1의 부근에서 관찰된다. 그러한 경우에, p형 반도체층은 형성 후에 180 ~ 350℃로 가열되어 비활성화된 p형 도핑원소를 갖는 수소를 방출하고, 그에 의해, 결정실리콘과 p형 도핑원소의 결합으로 인해 발생된 피크를 제거하고, 또한 대략 크기의 순서로 캐리어농도를 증가시키는 것을 알게 되었다. 따라서, 캐리어농도를 증가시켜 광전변환효율을 증가시키기 위해, 측정된 포논 스펙트럼에서 1,800 ~ 1,950 cm-1의 파장범위에 p형 반도체층(12)이 피크를 갖지 않는 것이 바람직하고(즉, p형 도핑원소는 수소에 의해 비활성화되지 않음), p형 반도체층을 형성후에 180 ~ 350℃로 가열하는 것이 효과적이다. 상기 온도범위는 180℃ 이상의 온도로 가열시에 수소가 충분히 방출되고, 접합 경계면상의 불순물 원소의 확산은 350℃ 이하의 온도로 가열시에 억제되어, 상기 광전변환장치의 특성의 열화를 방지하기 때문에 바람직하다.
p형 반도체층(12)은 0.001 ~ 10원자%의 농도로 질소원자를 포함하는 것이 바람직하다. 상기 배열에서, 질소원자를 포함하지 않는 p형 반도체층에 비해, 개방회로전압이 증가되고, 그에 의해 높은 광전변환효율이 얻어질 수 있다. 여기서, 질소원자농도는 고감광성 2차이온질량 분광법(SIMS) 또는 오제전자 분광법에 의해 획득된 값이다.
상기 p형 반도체층(12)은 0.01 ~ 10원자%의 농도로 질소원자를 포함하는 것이 더욱 바람직하다. 상기 배열에서, 개방회로전압의 향상에 더하여, 광투과성이 향상되어 단락전류밀도가 증가하고, 그에 의해 광전변환효율이 더 향상된다. 게다가, 상술한 바와 같이, 불순물원소로서 질소원자가 p형 반도체층(12)에 부가될 때, 종래기술(JP-A 2002-016271)에서와 같이 탄소원자를 부가하는 경우에 비해, 10원자% 이하의 저농도로 포함된 불순물로, 개방회로전압을 향상시키는 효과를 얻을 수 있다. 따라서, 상기의 효과 (1) 및 (2)에다가, 저농도 불순물의 장점을 갖는 다음의 효과가 얻어질 수 있다: (3) 불순물의 부가에 의해 야기되는, 결함밀도의 증가 및 상기 p형 반도체층의 아몰퍼스상의 비의 증가가 억제될 수 있다; (4) 불순물의 부가에 의해 야기되는, p형 도핑원소의 활성화 효율의 감소가 억제될 수 있다; (5) 탄소원자를 사용하지 않아, 생성동안 이산화탄소 방출이 증가되지 않는다.
질소원자농도가 상술한 농도범위를 초과하는 경우, 상기의 효과 (3) 및 (4)는 감소되고, 그에 의해, 광전변환효율도 낮아질 수 있다.
본 발명에서, 질소원자농도 A 및 붕소원자농도 B가 관련식 1: 0.11 - 0.009A + 0.042A2 ≤ B ≤ 0.2 + 0.2A + 0.05A2에 의해 표현되는 상관관계를 갖게 하여, p형 도핑원소의 활성화 효율이 낮은 경우에도 충분한 캐리어농도를 실현하게 하고, 그에 의해 광전변환장치의 특성이 향상될 수 있도록, p형 반도체층(12)이 형성된다. 상기 관련식 1이 만족되면, 질소원자농도는 바람직하게는 0.01 ~ 15원자%이고, 더욱 바람직하게는 4 ~ 15원자%이다. 이 경우에, 120 ~ 900 범위내에 원재료가스의 가스유량비 ([H2]/[SiH4])를 증가시키고, 및/또는 생성온도를 저온(200℃ 또는 더 낮음)으로 설정함으로써 적합한 결정체적분율이 달성될 수 있고, 그에 의해, 광전변환장치의 특성이 향상될 수 있다. 이에 대한 이유는 다음과 같다. 원자수소(수소라디칼)는 저온으로 결정상을 형성하는데 중요한 역할을 수행하고, 반도체층의 성장면상의 수소라디칼량은 가스유량비 ([H2]/[SiH4])를 증가시킴으로써 증가될 수 있다. 여기서, 가스유량비 ([H2]/[SiH4])는 120 이하가 되면, 충분히 높은 결정체적분율이 달성될 수 없다. 가스유량비 ([H2]/[SiH4])가 900 이상이면, 안정성을 위해 사용되는 희석가스(N2, Ar)량(수소량의 대략 100배)은 원재료가스량의 증가에 따라 증가하고, 그에 의해 비용이 증가하게 되어 바람직하지 않다.
아몰퍼스 실리콘이나 미세결정 실리콘으로 이루어지고 질소원자가 부가된 제1 p형 반도체층 및, 미세결정 실리콘과 활성화되지 않은 질소원자가 부가된 제2 p형 반도체층을 갖는 것이 더욱 바람직하다. 이 경우에, 제1 p형 반도체층의 질소원자농도는 0.5 ~ 10원자%일 수 있고, 바람직하게는 0.5 ~ 8원자%이다. 반면에, 제2 p형 반도체층의 형성동안 질소원자를 포함하는 원재료가스가 사용되지 않기 때문에, 제2 p형 반도체층은 거의 질소원자를 포함하지 않는다. 그러나, 형성동안, 수소원자는, 탈기체 또는 진공실에 남아있는 가스의 존재 및 제1 p형 반도체층 표면의 에칭으로 인해 상기 층에 자연스럽게 유입되어 미량이 포함될 수 있다. 설명한 바와 같이, 제1 및 제2 p형 반도체층으로 p형 반도체층(12)을 구성함으로써, 형상인자가 크게 향상되고, 개방회로전압 및 단락전류밀도가 증가하여, 광전변환효율을 더욱 향상시킬 수 있다. 그러한 효과가 달성될 수 있는 이유는 이하에 구체적으로 설명된다.
상기 제1 p형 반도체층은, 층 중의 질소 원자 농도가 0.5원자% 보다 적은 경우와 비교하여 밴드 갭이 넓게 되어 있기 때문에, 제1 p형 반도체층의 와이드 밴드갭과 i형 반도체층의 밴드갭간의 차로부터 비롯되는, 전도대에 큰 불연속성이 발생된다. 여기에서, 상기 제2 p형 반도체층의 페르미 준위가 i형 반도체층의 페르미 준위보다 발렌스 밴드쪽으로 보다 충분히 시프트되도록 도전율 결정 원소가 제2 p형 반도체층내로 도프되는 것이 바람직하다. 상기와 같이 제2 p형 반도체층이 제1 p형 반도체층과 i형 반도체층 사이에 제공되는 것에 의해, 제2 p형 반도체층의 전도대가, p형 반도체층과 i형 반도체층 사이의 페르미 준위에 위치하기 때문에, 상기 제1 p형 반도체층으로부터 i형 반도체층으로의 전도대의 불연속성을 완화시킬 수 있다. 이는, 상기 전도대의 불연속성에 기인하는, p/i층 계면에서의 재결합의 저감 결과로 생각된다. 이 효과에 의해 형상 인자가 크게 향상됨과 동시에, 개방 전압 및 단락 전류밀도가 향상한다. 제2 p형 반도체층의 두께로서는 5 내지 40nm 정도를 들 수 있지만, 보다 바람직한 것은 5 내지 20nm이다. 또한, 제1 p형 반도체층의 두께로서는 5 내지 40nm 정도를 들 수 있지만, 보다 바람직한것은 5 내지 20nm이다.
상기 제1 p형 반도체층은, 질소원자가 첨가된 미세결정 실리콘층으로 되는 것이 바람직하며, 이에 의해, p형 반도체층의 도전율을 증가시키고 직렬 저항을 감소시킬 수 있어, 광전변환장치의 형상 인자를 증가시키고 높은 광전변환효율을 얻을 수 있다.
상기 p형 반도체층(12)은 불순물로서 탄소 원자를 함유할 수도 있다. 그러나, 이 경우, p형 반도체층(12)은 실질적으로 실리콘 탄화물의 결정상을 함유하지 않는다.
(i형 반도체층)
i형 반도체층(13)은, 불순물을 첨가하고 있지 않은 미세결정 실리콘층이다. 그러나, 실질적으로 진성 반도체로 이루어지는 한 소량의 불순물 원소를 포함할 수도 있다. 이 경우, 비록 i형 반도체층(13)으로서 미세결정 실리콘 대신 아몰퍼스 실리콘를 사용해도 되지만, 미세결정 실리콘을 사용하는 것이 광열화로부터 자유롭기 때문에 높은 광전변환효율을 얻을 수 있다는 점에서 보다 바람직하다. 또한, 특히, 상기와 같은 미세결정 실리콘으로 이루어지는 제2 p형 반도체층을 갖는 광전변환장치에 있어서는, 제2 p형 반도체층과 i형 반도체층(13)의 계면의 밴드갭의 불연속성의 완화 측면에서, i형 반도체층(13)이 미세결정 실리콘으로 이루어지는 것이 바람직하다. 보다 상세히 설명하면, 미세결정 실리콘으로 이루어지는 제2 p형 반도 체층과 아몰퍼스 실리콘으로 이루어지는 i형 반도체층(13)이 헤테로 접합을 형성하는 반면, 미세결정 실리콘으로 이루어지는 제2 p형 반도체층과 미세결정 실리콘으로 이루어지는 i형 반도체층은 호모 접합을 형성하기 때문에, 후자의 경우에 있어서의, 제2 p형 반도체층이 전자의 경우보다 p/i층 계면 재결합의 억제 효과를 향상시킬 수 있다. 따라서, i형 반도체층(13)은 미세결정 실리콘으로 이루어지는 것이 바람직하며, 이에 의해, 특히 계면 재결합을 감소시키고 형상 인자를 증가시켜, 높은 광전변환 효율을 얻을 수 있다.
(n형 반도체층)
n형 반도체층(14)은, n형 도핑 원소가 도프된 아몰퍼스 실리콘층 또는 미세결정 실리콘층이다. n형 도핑 원소로서는, 인, 질소, 산소 등의 불순물 원자를 사용할 수 있다.
또한, n형 반도체층(14)은 0.001∼10원자%의 농도로 질소 원자를 함유하고 있어, 질소 원자를 함유하지 않는 n형 반도체층에 비해, 개방 전압이 증가하여 높은 광전변환 효율이 얻어질 수 있다. 질소 원자를 함유함으로써 개방 전압이 증가하는 이유로서는, (1) n형 반도체층의 밴드갭이 넓어져 확산 전위가 증가하는 것, (2) 질소 원자 함유에 의한 결정립계 계면의 패시베이션 및 i/n층 계면의 패시베이션 효과에 의해 계면 재결합이 저감하는 것 등이 고려된다.
또, n형 반전체층(14)은, 질소 원자를 0.01∼10원자%의 농도로 함유한다. 이에 의해, 개방 전압의 향상에 더하여, 광투과율이 향상하기 때문에, 단락 전류 밀도가 증가하여, 광전변환 효율이 더욱 향상된다. 또한, 상술한 바와 같이, n형 반 도체층(14)에 불순물 원소로서 질소 원자를 첨가하는 경우, 종래 기술에 있어서와 같은 탄소 원자의 첨가와 비교하여, 10원자% 이하의 저농도로 불순물이 함유되어, 개방 전압의 향상 효과를 얻을 수 있다. 따라서, 상기 효과 (1) 및 (2)에 더하여,저농도 불순물의 이점을 취하는 다음 효과, 즉, (3) 불순물의 첨가에 의해 야기되는, 결함밀도의 증가 및 n형 반도체층(14)에 있어서의 아몰퍼스 상의 비율의 증가를 억제할 수 있고, (4) 불순물의 첨가에 의해 야기되는, n형 도핑 원소의 활성화 효율의 저하를 억제할 수 있고, (5) 탄소 원자를 사용하지 않기 때문에 제조시의 이산화탄소 배출량이 증가하지 않는 효과 등도 기대될 수 있다.
n형 반도체층(14)으로서는, 아몰퍼스 실리콘에 질소원자를 첨가하여 형성된 층일 수도 있지만, 높은 도전성을 얻어 광전변환층의 직렬 저항을 감소시키도록 결정 실리콘을 포함하는 것이 바람직하다. 즉, 미세결정 실리콘에 질소 원자가 첨가된 층을 사용하는 것이, 형상 인자가 증가하여 높은 광전변환 효율이 얻어지기 때문에 바람직하다. i형 반도체층(13)과의 양호한 접합을 형성하기 위해, n형 반도체층(14)의 라만 분산 분광학의 측정 스펙트럼에 있어서의 결정 체적 분율의 강도 비율이 3 이상인 것이 더욱 바람직하다. 이와 같은 양호한 접합 상태에 있어서, i형 반도체층(13)과 n형 반도체층(14) 간에 상기 i/n 층 계면 재결합의 억제 효과를 용이하게 얻을 수 있어, 높은 광전변환효율이 얻어진다.
또한, n형 반도체층(14)은, 질소 원자를 적극적으로 첨가하고 있지 않고 미세결정 실리콘으로 이루어지는 제1 n형 반도체층과, 질소 원자가 첨가된 아몰퍼스실리콘 또는 미세결정 실리콘으로 이루어지는 제2 n형 반도체층을 갖는 것이 보다 바람직하다. 이 경우, 제2 n형반도체층과 i형 반전체층(13) 사이에 제1 n형 반도체층을 형성하고, 제2 n형 반도체층의 질소 원자 농도가 4 내지 10원자%인 것이 바람직하다. 한편, 제1 n형 단도체층은, 제1 n형 반도체층의 형성시 질소 원자를 포함하는 원료 가스를 사용하지 않기 때문에 질소 원자는 거의 함유하고 있지 않다. 그러나, 상기 형성시, 진공 챔버내의 탈가스 또는 잔존 가스의 존재로 인해 자연적으로 층내로 취입되도록 미량의 질소 원자를 함유할 수도 있다. 이와 같이 제1 및 제2 n형 반도체층의 n형 반도체층(14)을 구성함으로써, 형상 인자가 크게 향상되고, 개방 전압 및 단락 전류 밀도도 증가하기 때문에, 광전변환 효율이 더욱 향상한다. 이하, 이와 같은 효과가 얻어지는 이유를 상세히 설명 한다.
상기 제2 n형 반도체층은, 층 중의 질소 원자 농도가 4원자% 보다 적은 경우와 비교하여 밴드 갭이 넓게 되어 있기 때문에, 제2 n형 반도체층의 와이드 밴드갭과 i형 반도체층의 밴드갭간의 차로부터 비롯되는, 발렌스 밴드상에 큰 불연속성이 발생된다. 여기에서, 상기 제1 n형 반도체층의 페르미 준위가 i형 반도체층의 페르미 준위보다 전도대쪽으로 보다 충분히 시프트되도록 n형 도핑 원소가 제1 n형 반도체층내로 도프되는 것이 바람직하다. 상기와 같이 제1 n형 반도체층이 제2 n형 반도체층과 i형 반도체층 사이에 제공되는 것에 의해, 제1 n형 반도체층의 발렌스 밴드가, n형 반도체층과 i형 반도체층의 발렌스 밴드 사이의 페르미 준위에 위치하기 때문에, 상기 제2 n형 반도체층으로부터 i형 반도체층으로의 발렌스 밴도의 불연속성을 완화시킬 수 있다. 이는, 상기 발렌스 밴드의 불연속성에 기인하는, i/n층 계면에서의 재결합의 저감의 결과로 생각된다. 이 효과에 의해 형상 인자가 크게 향상됨과 동시에, 개방 전압 및 단락 전류밀도가 향상한다. 제1 n형 반도체층의 두께로서는 5 내지 40nm 정도를 들 수 있지만, 보다 바람직한 것은 5 내지 20nm이다. 또한, 제2 n형 반도체층의 두께로서는 5 내지 40nm 정도를 들 수 있지만, 보다 바람직한 것은 5 내지 20nm이다.
상술한 바와 같이, n형 반도체층의 도전성을 증가시켜 직렬저항을 감소시키고, 그에 의해 광전변환장치의 형상인자가 증가하여, 고효율의 광전변환이 얻어질 수 있도록, 제2 n형 반도체층은 질소원자를 포함하는 미세결정 실리콘층인 것이 더욱 바람직하다. 제2 n형 반도체층이 질소원자를 포함하는 미세결정 실리콘층인 경우, 미세결정 실리콘으로 이루어진 n형 반도체층과의 양호한 접합을 형성하여 고효율의 광전변환이 얻어질 수 있도록, 그의 강도비는 3이상인 것이 바람직하다.
또한, n형 반도체층(14)이 질소원자를 포함하는 경우, p형 반도체층(12)은 탄소원자를 포함할 수 있다. 그러한 상태는, 예를 들어, 실리콘 카바이드 결정을 구성하는 실리콘-탄소결합에 기인하는 피크를 검출하지 않고, 탄소원자를 포함하는 미세결정 실리콘의 라만(Raman) 스캐터링 스펙트럼을 관찰하여 확인될 수 있다. 상술한 상태는 또한, 실질적으로 실리콘 카바이드 결정구조에 의해 피크를 검출하지 않고, X-레이 회절을 행하여 확인될 수 있다.
게다가, p형 반도체층(12)은 탄소원자 및 질소원자 양쪽의 불순물을 포함할 수 있다.
<광전변환층을 생성하기 위한 방법의 설명>
광전변환층(10)을 형성하기 위한 방법으로서, 종래의 방법인 CVD가 인용된 다. CVD의 예시는, 표준압 CVD, 저압 CVD, 플라즈마 CVD, 열 CVD, 핫와이어 CVD 및 MOCVD를 포함할 수 있지만, 본 실시예에서는, 플라즈마 CVD가 사용되었다. 플라즈마 CVD에 의해 광전변환층(10)의 형성에 사용되는 실리콘-함유 가스는 SiH4 또는 Si2H6와 같이 실리콘 원자를 포함하는 한 특별히 제한되지 않지만, 일반적으로, SiH4를 함유하는 가스가 사용될 수 있다. 실리콘-함유가스와 동시에 사용되는 희석가스의 예시는 H2, Ar 및 He를 포함할 수 있지만, 아몰퍼스 실리콘 및 미세결정 실리콘의 형성에는 H2가 특히 바람직하게 사용된다. 또한, p형 반도체층 및 n형 반도체층의 형성시에, 각각의 층에 대한 도핑가스는 실리콘-함유가스 및 희석가스가 동시에 사용된다. 각각의 도핑가스는 목표 유형의 도전성 결정원소를 포함하는 한 특별히 제한되지 않는다. 그러나, 일반적으로, B2H6는 p형 도핑원소가 붕소일 때 사용될 수 있고, PH3은 n형 도핑원소가 인일 때 사용될 수 있다. 플라즈마 CVD에 의해 광전변환층(10)을 형성할 때, 기판온도, 압력, 가스유량 및 플라즈마에 대한 입전력과 같은 막형성 파라미터를 적절하게 제어함으로써, 아몰퍼스상 및 결정상의 존재비를 제어할 수 있다.
본 발명에서, p형 반도체층(12)이나 n형 반도체층(14)의 형성에 사용하는 질소원자 함유가스는 N2나 NH3와 같이 질소원자를 포함하는 한 특별히 제한되지 않지만, 본 실시예에서, N2를 함유하는 가스가 사용되었다. N2는 특히 바람직한데, 왜냐 하면 저온처리형 가스분리방법과 같은 방법을 사용하여 대기 중에서 분리함으로써 저비용으로 생성되고, 위험물-제거 처리가 필요하지 않은 안정한 물질인 장점을 갖기 때문이다.
(p형 반도체층의 형성)
도전막을 통해 기판상에 p형 반도체층, i형 반도체층 및 n형 반도체층 중 하나 이상을 포함하는 적어도 하나의 광전변환층을 형성하는 단계에서, p형 반도체층은 0.0005 ~ 13 원자%, 더욱 바람직하게는 0.001 ~ 10 원자% 및 더욱더 바람직하게는 0.5 ~ 8 원자%의 농도로 질소원자를 포함하도록, 실리콘원자, p형 도전성원소 및 질소원자를 포함하는 원재료가스를 사용하여 형성된다. 이 경우에, p형 반도체층을 형성하기 위한 공정은: 실리콘원자, p형 도전성원소 및 질소원자를 포함하는 원재료가스를 사용하여 0.5 ~ 10 원자%의 농도로 질소원자를 포함하는 제1 p형 반도체층을 형성하는 공정; 및 실리콘 원자 및 p형 도전성원소를 사용하여 제2 p형 반도체층을 형성하는 공정을 포함할 수 있다. 또한, 상기, p형 반도체층은 미세결정 실리콘층이 되도록 형성될 수 있다.
질소원자를 포함하는 p형 반도체층(12)의 형성시에, N2 및 SiH4를 포함하는 상술한 가스가 사용될 때, 가스유량비([N2]/[SiH4])는 바람직하게는 0.0001 ~ 2.6, 더욱 바람직하게는 0.0002 ~ 2 및 특히 바람직하게는 0.1 ~ 1.6의 범위로 제어될 수 있다.
또한, 질소원자를 포함하는 p형 반도체층(12)을 형성하는 원재료가스가 B2H6 를 더 포함하는 경우, 가스유량비 ([B2H6]/[SiH4])는 바람직하게는 0.003 ~ 0.01의 범위로 제어될 수 있다.
게다가, 질소원자를 포함하는 p형 반도체층(12)을 형성하는 원재료가스가 B2H6를 더 포함하는 경우, p형 반도체층(12)은 상기 층에서 질소원자농도 A(원자%) 및 붕소원자농도 B(원자%)가 상기의 관계식 1:0.11 - 0.009A + 0.042A2 ≤ B ≤ 0.2 + 0.2A + 0.05A2을 만족하도록 형성되고, 상기 관계식 1이 용이하게 제어될 수 있다는 관점에서, 가스유량비 ([N2]/[SiH4])를 0.002 ~ 3.0의 범위로 설정하고 가스유량비 ([B2H6] /[SiH4])를 바람직하게는 0.033 ~ 4.2로 설정하는 것이 바람직하다.
질소원자와 붕소원자를 포함하는 p형 반도체층의 형성시에, 실리콘원자는 상술한 결정실리콘상과 같이 포함될 수 있다. 이 경우에, 광전변환장치의 특성을 개선하기 위해, 적절한 결정화분율(또는 결정체적분율)의 달성을 허용하는 관점에서, 원재료가스는 H2를 더 포함하고, 가스유량비 ([H2]/[SiH4])가 120 ~ 900의 범위로 제어되는 것이 바람직하다.
또한, 다음의 공정 둘다 또는 그 중 하나가 행해질 수 있다: i형 반도체층의 형성 전에 질소원자 및 붕소원자를 포함하는 p형 반도체층을 180 ~ 350℃로 가열하는 공정; 및/또는 광전변환층의 형성 후에 질소원자 및 붕소원자를 포함하는 p형 반도체층을 180 ~ 350℃로 가열하는 공정. 상기 열처리에 의해, 수소에 의해 비활성화된 p형 도핑원소가 재활성화될 수 있고, p형 반도체층(12)의 캐리어농도를 높 이고, 그에 의해 광전변환효율이 향상될 수 있다.
게다가, p형 반도체층(12)의 형성 후에 180 ~ 350℃로 가열함으로써, 수소에 의해 비활성화된 p형 도핑원소가 재활성화될 수 있고, p형 반도체층(12)의 캐리어농도를 높여, 그에 의해 광전변환효율이 향상될 수 있기 때문에, 상술한 열처리를 행하는 것이 바람직하다. 상기 열처리 시에, 그의 효과는 형성 후에 p형 반도체층(12)을 가열함으로써 얻어질 수 있다. 그러나, i형 반도체층 및 n형 반도체층을 형성하기 위해 후속의 공정에서 p형 반도체층(12)이 다시 수소라디칼에 노출될 수 있는 경우에, 상술한 열공정은 광전변환층을 형성하기 위한 공정 후에 행해질 수 있거나, 또는 p형 반도체층의 형성 후 및 n형 반도체층의 형성 후에 두 번 행해질 수 있다.
(n형 반도체층의 형성)
도전막을 통해 상기 기판상에 p형 반도체층, i형 반도체층 및 n형 반도체층을 포함하는 하나 이상의 광전변환층을 형성하는 단계에서, n형 반도체층은 0.0005 ~ 10 원자% 및 더욱 바람직하게는 0.001 ~ 10원자%의 농도로 질소원자를 포함하도록, 실리콘원자, n형 도전성원소 및 질소원자를 포함하는 원재료가스를 사용하여 형성된다. 이 경우에, n형 반도체층을 형성하기 위한 공정은: 실리콘원자 및 n형 도전성원소를 포함하는 원재료가스를 사용하여 제1 n형 반도체층을 형성하기 위한 공정; 및 실리콘원자, n형 도전성원소 및 질소원자를 포함하는 원재료가스를 사용하여, 4 ~ 10원자%의 농도로 질소원자를 포함하는 제2 n형 반도체층을 형성하기 위한 공정을 포함할 수 있다. 또한, n형 반도체층은 미세결정 실리콘층이 되도록 형 성될 수 있다.
질소원자를 포함하는 n형 반도체층을 형성하기 위한 원재료가스가 N2 및 SiH4를 포함하는 경우, 가스유량비 ([N2]/[SiH4])는 0.0001 ~ 2 및 바람직하게는 0.0002 ~ 2의 범위로 제어될 수 있다.
질소원자를 포함하는 n형 반도체층을 형성하기 위한 원재료가스는 PH3을 더 포함하는 경우, 가스유량비 ([PH3]/[SiH4])는 바람직하게는 0.0125 ~ 0.025의 범위로 제어된다.
<전극 및 투명도전층의 설명>
전극(16)은 적어도 하나의 도전층을 가질 수 있고, 그의 광반사율 및 도전율이 높아질수록, 더욱 바람직하다. 상기 조건의 예를 만족하는 물질의 예시는 은, 알루미늄, 티타늄, 팔라듐 및 그의 합금과 같이 고가시광 반사율을 갖는 금속물질을 포함할 수 있다. 전극(16)은 CVD, 스퍼터링, 진공증착, 전자빔 증착, 스프레잉, 스크린인쇄 등에 의해 광전변환층(10)상에 형성된다. 전극(16)은 광전변환층(10)에 흡수되지 않은 광을 반사시켜 상기 광전변환층(10)에 되돌리기 때문에, 광전변환효율의 향상에 기여한다. 또한, 투명도전층(15)은 광전변환층(10)과 전극(16) 사이에 형성되고, 광반사율을 억제하는 효과 및 입사광의 포획을 증대시키는 효과에 더하여, 광전변환층(10)을 향하는 전극(16)에 포함된 원소의 확산을 억제하는 효과가 얻어질 수 있다. 상기 투명도전층(15)은 투명도전층(11b)의 형성시와 동일한 물질을 사용하여 동일한 방법으로 형성될 수 있다. 그러나, 본 발명은 바람직하게는, 기판형 구조에 적용되는 경우, 빗모양과 같이, 표면을 불균일하게 커버하는 격자모양으로 형성된다.
상술한 구성에 의해, 큰 개방회로전압, 단락전류밀도, 형상인자 및 높은 광전변환효율을 갖는 수퍼스트레이트(superstrate)형(또는 기판형) 광전변환장치(100)를 얻을 수 있다.
[실시예 2]
다음에, 도2를 통해, 2개의 광전변환층을 갖는 수퍼스트레이트 적층형 광전변환장치(200)가 상기와 다른 실시예인 실시예 2에서 설명된다. 도2에서 알 수 있는 바와 같이, 도1에 도시된 실시예 1과 동일한 구성원소는 도1에서와 동일한 참조숫자를 갖는다.
상기 수퍼스트레이트 적층형 광전변환장치(200)는 기판(11)상에, 제1 광전변환층(10), 제2 광전변환층(20), 투명도전층(15) 및 전극(16)의 순서로 적층함으로써 구성된다. 이들 구성요소 중, 기판(11), 투명도전층(15) 및 전극(16)은, 전술한 수퍼스트레이트형 광전변환장치(100)에 사용된 것과 동일한 것이 사용될 수 있고, 각 층의 기능은 또한, 수퍼스트레이트형 광전변환장치(100)의 것과 동일하다. 따라서, 상기 구성요소의 설명은 생략된다.
제1 광전변환층(10)은 광입사측에 위치하기 때문에, 상기 제1 광전변환층(10)을 통해 전송된 광만이 상기 제2 광전변환층(20)에 입사된다. 따라서, 광전변환장치에의 적층구조의 응용은 분할된 입사광 스펙트럼 영역으로의 수신에 의해 광을 효율적으로 사용할 수 있고, 높은 개방회로전압을 얻을 수 있다는 장점을 제공 한다. 상기 효과를 강화하기 위해, 2개의 층이 적층될 때 상기 광입사측에 제1 광전변환층(10)의 밴드갭이 상기 제2 광전변환층(20)의 밴드갭보다 크게 형성되어, 입사광 중 단파광이 제1 광전변환층(10)에 흡수되는 반면, 입사광 중 장파광은 제2 광전변환층(20)에 흡수되고, 그에 의해 각각의 파장밴드는 효율적으로 사용될 수 있다.
제1 및 제2 광전변환층(10 및 20)은 각각의 pin 접합이 동일한 방향으로 형성되고 p형 반도체층이 광 입사측에 위치하도록 적층될 수 있다. 3개 이상의 광전변환층을 적층하는 경우에도 동일하게 말할 수 있다. 도2에서 알 수 있는 바와 같이, 참조숫자 22는 p형 반도체층을 나타내고, 참조숫자 23은 i형 반도체층을 나타내고, 참조숫자 24는 n형 반도체층을 나타낸다. 제1 및 제2 광전변환층(10 및 20)의 각각의 두께는 특별히 제한되지 않는다. 그러나, 제1 광전변환층(10)에서, p형 반도체층(12)의 두께는 5 ~ 50 nm일 수 있고, 바람직하게는 10 ~ 30 nm이고, i형 반도체층(13)의 두께는 100 ~ 500 nm일 수 있고, 바람직하게는 200 ~ 400 nm이고, 상기 n형 반도체층(14)의 두께는 5 ~ 50 nm일 수 있으며 바람직하게는 10 ~ 30 nm이다. 제2 광전변환층(20)에서, p형 반도체층(22)의 두께는 5 ~ 50 nm일 수 있고, 바람직하게는 10 ~ 30 nm이고, i형 반도체층(23)의 두께는 1,000 ~ 5,000 nm일 수 있고, 바람직하게는 2,000 ~ 4,000 nm이고, n형 반도체층(24)의 두께는 5 ~ 100 nm일 수 있고, 바람직하게는 10 ~ 30 nm이다.
중간층은 제1 및 제2 광전변환층(10 및 20) 사이에(또는 3개 이상의 층을 적층하는 경우에 각각의 광전변환층 사이에) 형성될 수 있다. 이 경우에, 중간층은 바람직하게는 투명도전막이다. 제공된 상기 중간층을 이용하여, 제1 광전변환층(10)으로부터 상기 중간층에 입사된 광은 부분적으로 상기 중간층에 의해 반사되고, 나머지 광은 상기 중간층을 통해 제2 광전변환층(20)에 입사되도록 전송되고, 그에 의해, 상기 광전변환층의 각각에 입사된 광량을 제어할 수 있다. 상기 제어에 의해, 상기 광전변환층(10 및 20)의 각각의 광전류치는 동일하게 형성되어, 광전변환층(10 및 20)의 각각에 생성된 광생성캐리어가 거의 낭비없이 적층형 광전변환장치의 단락전류에 기여하게 된다. 따라서, 이것은 적층된 광전변환장치의 단락전류의 증가를 발생시키고, 그에 의해 광전변환효율이 향상될 수 있다.
상기 광전변환장치(200)에서, 실시예 1에서와 같이 질소원자를 포함하는 동일한 p형 반도체층은, 제1 및 제2 광전변환층(10 및 20) 중 적어도 하나(또는 3개 이상의 층을 적층하는 경우에 모든 광전변환층 중 하나)의 p형 반도체층에 사용된다. 상기 배치에서, 전술한 수퍼스트레이트형 광전변환장치(100)에서 얻어진 것과 동일한 효과를 얻을 수 있고, 따라서, 적층형 광전변환장치(200)의 광전변환효율은 질소원자를 포함하지 않는 p형 반도체층을 갖는 적층형 광전변환장치에 비해 개선된다.
제2 p형 반도체층에 인접한 i형 반도체층은, i형 반도체층의 광 열화를 방지할 뿐 아니라 p/i층 인터페이스 재결합을 억제하는 제2 p형 반도체층의 효과를 더 강화하여 형상인자를 증가시키고, 그에 의해 높은 광전변환효율을 얻을 수 있도록 미세결정 실리콘층인 것이 더욱 바람직하다.
상술한 실시예 2를 기판형 구조에 적용하는 경우에, 상술한 수퍼스트레이트 적층형 광전변환장치(200)의 경우와 달리, 전극(16)이 광입사측에 위치하는 것이 주목된다. 따라서, 본 출원에서, 다음에 유의할 필요가 있다: 전술한 설명의 제1 광전변환층(10) 및 제2 광전변환층(20)은 위치를 변경하고; 상기 광전변환층(10 및 20)의 각각은 전극(16)측으로부터(광입사측) pin 접합의 순서로 형성되고; 전극(16)은 표면을 불균일하게 커버하는 격자모양이다. 비록 상기와 같은 주의를 요하지만, 본 출원에서 얻어지는 모든 효과는 수퍼스트레이트형 기판에서 얻어지는 효과와 동일한 것이다.
따라서, 설명된 바와 같이, 본 발명에 따른 광전변환장치 및 적층형 광전변환장치에서, 장치의 생성동안 이산화탄소의 증가를 발생시키는 물질을 사용하지 않고, 광전변환효율이 향상될 수 있도록 개방회로전압, 단락전류밀도 및 형상인자를 증가시킬 수 있다.
다음에, 본 발명의 실시예 및 비교예가 설명된다.
실시예
[실시예 1 ~ 17 및 비교예 1 및 2]
(실시예 1 ~ 9)
실시예 1 ~ 9에서, 도1에 도시된 수퍼스트레이트형 광전변환장치(100)는 다음과 같이 제조되었다.
기판(11)으로서, 127 mm(길이) x 127 mm(폭) x 1.8 mm(두께)의 치수를 갖는 백색유리보드(ASAHI GLASS CO., LTD.에 의해 제조된 제품명 "Asahi-U")가 사용되었고, 광투과성 기판(11a)상에 투명도전막(11b)을 형성함으로써 구성되었다. 상기 기 판(11)상에, 50 nm의 두께를 갖는 산화아연층이 마그네트론 스퍼터링에 의해 형성되었다. 그 후에, 이하의 조건하에서, 광전변환층(10)은 p형 반도체층(12), i형 반도체층(13) 및 n형 반도체층(14)의 순서로 플라즈마 CVD에 의해 증착되었다. 광전변환층(10)의 형성에 사용된 플라즈마 CVD 시스템은 매우 소량의 불순물 원소가 혼합된 고품질 광전변환층을 형성할 수 있는 초고진공 시스템이었다. 후속하여, 광전변환층(10)상에, 투명도전층(15)으로서 50 nm의 두께를 갖는 산화아연층 및 전극(16)으로서 500 nm의 두께를 갖는 은층이, 수퍼스트레이트형 광전변환장치(100)를 얻기 위해 마그네트론 스퍼터링에 의해 순차적으로 증착되었다.
광전변환층(10)을 구성하는 각 층은 다음의 조건하에 형성되었다.
p형 반도체층(12)의 형성시에, SiH4, H2, B2H6 및 N2는 원재료가스로서 사용되었다. 가스유량비 ([H2]/[SiH4])는 150이고, 가스유량비 ([B2H6]/[SiH4])는 표1에 나타낸 바와 같이 변경되었고, 가스유량비 ([N2]/[SiH4])는 표1에 나타낸 바와 같이 변경되었다. 상기 변경된 가스유량비의 상기 층의 질소원자농도는 상기 비에 따라 표1에 기재되어 있다. 상기 층의 질소원자농도는 p형 반도체층(12)상에 감광성 2차이온질량 분광법을 행한 결과로서 얻어진 값(원자%)임을 주목해야 한다. 광활성층으로서의 i형 반도체층상의 입사광량을 증가시키기 위해, p형 반도체층(12)은 바람직하게는, p형 층으로서의 기능을 손상시키지 않는 범위내에서 가능한한 작은 두께를 갖고, 본 실시예에서, p형 반도체층(12)의 두께는 20 nm였다.
i형 반도체층(13)의 형성시에, SiH4 및 H2는 원재료가스로서 사용되었다. 가 스유량비 ([H2]/[SiH4])는 80이었고, 상기 층은 2,500 nm의 두께를 갖도록 형성되었다.
n형 반도체층(14)의 형성시에, SiH4, H2, 및 PH3는 원재료가스로서 사용되었다. 가스유량비 ([H2]/[SiH4])는 20이었고, 가스유량비([PH3]/[SiH4])는 상기 층에서의 인원자농도가 0.01원자%였고, n형 반도체층(14)은 20 nm의 두께를 갖도록 형성되었다.
플라즈마 CVD에 의해 p형 반도체층(12), i형 반도체층(13) 및 n형 반도체층(14)의 형성시의 기판온도는 각각 170℃, 180℃ 및 160℃였다.
획득된 바와 같이, 실시예 1 ~ 9의 광전변환장치 각각의 1 cm2 셀면적당 전류-전압특성은 AM 1.5(100 mW/cm2)의 조사조건하에 측정되었고, 상기 측정결과는 표1에 요약되었다. 특히, 질소원자농도에 대한 개방회로전압의 의존도는 도3에 나타내었고, 질소원자농도에 대한 단락전류밀도의 의존도는 표4에 나타내었다. 그러나, 실시예 9의 특성치는 도3 및 도4에 나타나지 않았는데, 왜냐하면, 질소원자농도가 13원자%인 실시예 9에서, 개방회로전압 및 단락전류 양쪽이 지극히 낮았기 때문이다.
(실시예 10 ~ 14)
실시예 10 ~ 14에서, 수퍼스트레이트형 광전변환장치(100)는 p형 반도체층(12)을 형성하기 위한 조건을 제외하고 실시예 1 ~ 9에서와 동일한 조건하에 다음 의 방법으로 제조되었다.
p형 반도체층(12)은 실시예 5 ~ 8의 각각에서와 동일한 농도범위의 질소원자를 포함하는 제1 p형 반도체층을 기판(11)상에 형성하고, 질소를 포함하지 않는 제2 p형 반도체층을 제1 p형 반도체층에 증착함으로써 형성되었다. 제1 p형 반도체층의 형성시에, 가스유량비 ([H2]/[SiH4])는 150이었고, 다른 층형성조건은 표1에 나타내었다. 제2 p형 반도체층의 형성시에, SiH4, H2 및 B2H6가 원재료가스로서 사용되었다. 가스유량비 ([H2]/[SiH4])는 150이었고, 가스유량비 ([B2H6]/[SiH4])는 표1에 나타내었다. 제1 및 제2 p형 반도체층의 두께는 각각 15 nm 및 10 nm였다.
획득된 바와 같이, 실시예 10 ~ 14의 광전변환장치의 1 cm2 셀면적당 전류-전압특성은 AM 1.5(100 mW/cm2)의 조사조건하에 측정되었고, 상기 측정결과는 실시예 1 ~ 8과 같이, 표1, 도3 및 도4에 나타내었다.
(실시예 15)
실시예 15에서, 수퍼스트레이트형 광전변환장치(100)는 p형 반도체층(12)을 형성하는 조건을 제외하고 실시예 6에서와 동일한 조건하에 다음의 방법으로 제조되었다.
p형 반도체층(12)의 형성시에, 가스유량비 ([H2]/[SiH4])는 5였고, 가스유량비 ([B2H6]/[SiH4])는 상기 층의 붕소농도가 0.1원자%가 되도록 조정되었고, 가스유 량비 ([N2]/[SiH4])는 상기 층의 질소원자농도가 2원자%가 되도록 조정되었다.
획득된 광전변환장치의 1 cm2 셀면적당 전류-전압특성은 AM 1.5(100mW/cm2)의 조사조건하에 측정되었고, 상기 측정결과는 개방회로전압 0.567V, 단락전류밀도 24.2 mA/cm2, 형상인자 0.705 및 광전변환효율 9.67%였다. 실시예 15의 결과는 표 및 도면에서 생략됨을 유의해야 한다.
(비교예 1)
수퍼스트레이트형 광전변환장치(100)는 p형 반도체층(12)을 형성하는 조건을 제외하고 실시예 1 ~ 9에서와 동일한 조건하에 제조되었다. p형 반도체층(12)은 N2가스가 상기 층의 형성동안 흐르지 못하게 되는 것을 제외하고 실시예 1에서와 동일한 조건하에 형성되었다. p형 반도체층(12)은 질소원자농도가 0.0002원자%인 결과로, 상기 실시예에서와 동일한 2차이온질량 분석법이 행해졌다. 상기 실시예에서와 같이, 획득된 광전변환장치의 1 cm2 셀면적당 전류-전압특성은 AM 1.5(100 mW/cm2)의 조사조건하에 측정되었고, 상기 측정결과는 표1, 도3 및 도4에 도시되었다.
표1
Figure 112005015595497-PAT00001
(실시예 1 ~ 15 및 비교예 1의 고려)
다음에서, 표1 및 도3에 기초하여, 실시예 1 ~ 15와 비교예 1의 비교결과가 고려되었다.
비교예 1의 p형 반도체층은 N2 가스를 사용하지 않고 형성되었고, 0.0002 원자%의 농도로 질소를 포함하였다. 이것은, 실시예 1 ~ 15에 사용된 플라즈마 CVD 시스템의 진공실에 남아있는 가스나 탈기체로 인해 존재하는 질소 불순물이 상기 층의 형성동안 p형 반도체층에 미량 혼합됨을 나타낸다. 그러나, 플라즈마 CVD 시스템은 초고진공 시스템이기 때문에, 상기의 비교예 1은 p형 반도체층의 최소량의 불순물 질소를 갖는 것으로 고려되고, 그러한 점에 기초하여 다른 실시예 및 비교예와 비교된다.
질소원자농도가 0.001원자%보다 낮은 실시예 1에서, 개방회로전압은 비교예 1과 차이가 없다. 이것은 아마도, 0.001원자% 미만인 질소원자농도는, 실시예 1에서 질소의 부가에 의해 생성된 효과 및 밴드갭을 증가시키는 효과도, 결정입자 경계 및 p/i층 경계면의 패시베이션 효과도 얻어질 수 없는 값이기 때문일 것이다. 질소원자농도가 0.001원자% 이상이 되도록 p형 반도체층이 형성된 실시예 2 ~ 8에서, 획득된 각각의 개방회로전압 중 임의의 전압은 비교예 1의 개방회로전압인 0.501V를 초과하였다. 특히, 실시예 6에서, 개방회로전압을 향상시키는 최대의 효과가 발휘되어 0.57V의 개방회로전압을 획득하였다. 즉, p형 반도체층의 질소원자농도는 개방회로전압을 향상시키기 위해 0.001원자% 이상인 것이 바람직함을 알 수 있다.
질소원자농도가 13원자%인 실시예 9에서, 개방회로전압은 비교예 1의 개방회로전압은 비교예 1의 개방회로전압에서 크게 감소한 0.33V였다. 게다가, 단락전류밀도 및 형상인자 또한 크게 감소되었고, 광전변환효율은 거의 0에 가깝게 감소되었다. 그에 의해, p형 반도체층에의 질소의 과도한 부가로 인해 절연체로서의 질화규소상의 비가 증가하여 전기도전성이 감소하고, 그에 의해 광생성캐리어 수집효율이 극도로 감소하는 것으로 간주된다.
또한, 실시예 1 ~ 9 및 비교예 1의 각각에서, 가스유량비 ([B2H6]/[SiH4])는 p형 반도체층이 1 ~ 2S/cm의 도전성을 갖도록 제어되었다. 상기 실시예 중에, 실시예 9의 p형 반도체층은 0.01S/cm의 최저 도전성을 가졌다. 게다가, 동일한 도전성을 유지하는데 요구되는 가스유량비 (B2H6]/[SiH4])는 실시예 4 ~ 8에서 증가되었기 때문에, 도펀트로서 붕소의 활성화 효율은 질소원자농도의 증가에 따라 감소되었고, 특히, 질소원자농도가 10원자%보다 높은 실시예 9에서, 붕소의 활성화 효율은 극도로 감소되었음이 밝혀진다. 비교를 위해, 질소원자농도가 실시예 9의 질소원자농도보다 훨씬 높은 15원자%이고, 가스유량비 ([B2H6]/[SiH4])가 실시예 9에서보다 10배인 조건하에 단일 p형 반도체층이 형성되었다. 획득된 p형 반도체층은 1 x 10-7 S/cm이하의 도전성을 가졌고, 이것은 상기 p형 반도체층이 거의 절연체임을 나타낸다. 상기로부터, p형 반도체층의 질소원자농도가 10원자% 이상인 영역에 도펀트로서의 붕소의 활성화는 설명한 바와 같이 질화규소의 증가로 인해 극도로 힘들고, 그에 의해 그 자체로서 기능하기 위해 p형 반도체층의 필요한 전기도전성을 획득할 수 없어, 변환효율이 크게 감소함을 알게 되었다. 즉, p형 반도체층이 적합한 도전성을 갖고, 질소의 부가에 의해 생성되는 개방회로전압을 향상하는 효과가 얻어질 수 있도록, p형 반도체층의 질소원자농도는 10원자% 이하인 것이 바람직하다.
상기로부터, 본 발명에서, 특히 p형 반도체층의 질소원자농도가 0.001 ~ 10 원자%의 범위에 있는 경우에, p형 반도체층의 밴드갭을 확장하는 효과와 결정입자경계 및 p/i층 경계면의 패시베이션 효과 등에 기인하여 개방회로전압이 증가하고, 그로 인해 높은 광전변환효율을 갖는 광전변환장치가 얻어질 수 있음을 알게 된다.
또한, 실시예 7 및 8에서, 최대 개방회로전압이 관찰된 실시예 6과 비교하여, 개방회로전압 및 형상인자가 질소원자농도의 증가에 따라 순차적으로 감소되었다. 이것은 아마도, 다음과 같이 발생하는 p/i층 경계면에서의 재결합의 증가에 의해 야기된다. p형 반도체층의 질소원자농도가 저농도측에서 10원자%의 고농도 영역에 가깝게 이동됨에 따라, p형 반도체층의 밴드갭은 증가하고, p/i 층 경계면의 밴드갭의 차이에 의해 야기된 도전성 대역의 불연속성이 상당해지고, 그에 의해 p/i층 경계면 재결합을 증가시킨다. 이러한 관점은, 도3 및 도4에서, 그 p/i층 경계면에 질소가 부가되지 않은 제2 p형 반도체층이 제공되는 실시예 10 ~ 14에서의 각각의 개방회로전압 및 단락전류밀도는, 대응하는 질소원자농도에서의 실시예 5 ~ 8의 개방회로전압 및 단락전류밀도보다 높다는 사실에 의해 지지될 수 있다. 즉, 제1 p형 반도체층의 질소원자농도가 0.5원자% 이상인 영역에서, p/i 층 경계면상에 발생한 도전성밴드의 불연속성은 미세결정 실리콘으로 형성된 제2 p형 반도체층을 p/i층 경계면에 삽입함으로써 완화될 수 있고, 개방회로전압, 단락전류밀도 및 형상인자의 증가 뿐 아니라 상기 경계면 재결합의 감소를 유발하고, 그에 의해 광전변환효율이 향상될 수 있다. 게다가, 실시예 9에 대응하는 13원자%의 농도로 질소가 부가된 제1 p형 반도체층상에 질소가 부가되지 않은 제2 p형 반도체층을 형성함으로써 광전변환장치가 제조되었다. 실시예 9에서와 같이, 상기 광전변환장치에서, 제1 p형 반도체층은 극도로 작은 전기도전성을 갖게 되어, 개방회로전압, 단락전류밀도 및 형상인자가 크게 감소되며, 광전변환효율은 거의 0으로 감소되었다. 이것으로부 터, 10원자% 이하의 질소원자농도 범위에서, 제1 p형 반도체층이 충분히 높은 전기전도성을 갖는 경우, 개방회로전압, 단락전류밀도 및 형상인자는 제2 p형 반도체층을 갖춤으로써 증가하는 것을 알게 되었다.
상기의 고려사항에 따라, 제1 p형 반도체층의 질소원자농도가 0.5 ~ 10원자%의 범위에 있는 경우, 질소가 부가되지 않은 제2 p형 반도체층의 형성에 의해, p/i층 경계면에서의 재결합을 감소시키고, 형상인자를 향상시키고, 개방회로전압 및 단락전류밀도를 증가시키며, 그에 의해, 광전변환효율이 더욱 향상될 수 있다.
다음에, 실시예 1 ~ 9 및 비교예 1에서의 단락전류밀도가 고려되었다. 도4로부터, 비교예 1, 실시예 1 및 실시예 2 사이의 단락전류밀도는 거의 차이가 없음을 알 수 있다. 질소원자농도가 0.01 원자% 이상이 되도록 p형 반도체층이 형성된 실시예 3 ~ 8의 각각에서, 단락전류밀도는 비교예 1의 단락전류밀도 22.8 mA/cm2을 초과하였고, 질소원자농도가 10 원자%까지 증가함에 따라 계속 증가하였다. 따라서, 0.01 원자% 이상의 영역에 p형 반도체층의 질소원자농도의 증가에 따라, 윈도우층으로서 p형 반도체층의 광투과율이 향상되어 광생성 캐리어의 수가 증가하고, 그에 의해 단락전류밀도가 증가하는 것으로 간주된다. 또한, 실시예 1 ~ 9의 각각의 단일 p형 반도체층의 광투과율이 비교를 위해 측정된 경우, 광투과율은 질소원자농도가 증가함에 따라 향상되었다. 이것은 아마도, p형 반도체층에서 높은 광투과율을 갖는 질화규소상의 비가 상기 p형 반도체층에서의 질소원자농도의 증가에 따라 증가하기 때문일 것이다. 실시예 9에서, p형 반도체층에서 질화규소상의 증가로부터 발생된 광투과율의 향상을 수반하는 전기도전성의 감소로 인해 단락전류밀도가 감소하는 반면, 실시예 1 ~ 8에서, 10원자% 이하의 영역의 질소원자농도로 높은 단락전류밀도가 획득될 수 있다는 것이 명백해졌다.
상기로부터, p형 반도체층의 질소원자농도가 0.01 ~ 10원자%의 범위에 있는 경우에, 상기 개방회로전압의 전술한 향상에 더하여, p형 반도체층의 광투과율이 향상되어 단락전류밀도를 증가시키고, 그에 의해, 더 높은 광전변환효율을 갖는 광전변환장치가 획득될 수 있음을 알 수 있다.
다음에, 실시예 6 및 15의 비교결과를 고려하였다. 실시예 15에서, p형 반도체층의 형성동안 희석을 위해 소량의 수소가 사용되었기 때문에, 질소가 부가된 아몰퍼스 p형 반도체층이 형성되었다. 실시예 6은, 희석을 위해 다량의 수소를 사용하여 질소가 부가된 미세결정 p형 반도체층이 형성되었다는 점에서 실시예 15와 다르다. 이것은 실시예 6 및 15의 단일 p형 반도체층의 측정된 라만 스캐터링 스펙트럼을 관찰함으로써 확인되었다. 결정성 실리콘상의 존재를 나타내는 520 cm-1 부근의 피크는 실시예 6의 p형 반도체층에서 관찰된 반면, 상기과 같은 피크는 실시예 15의 p형 반도체층에서 관찰되지 않았다. 상술한 바와 같이, 형상인자는 실시예 15에서 0.705였던 반면, 형상인자는 실시예 6에서는 0.723으로 특히 형상인자가 크게 향상되었음을 나타낸다. 따라서, 미세결정으로 형성된 p형 반도체층에서, 전기도전성이 향상되어 광전변환장치의 직렬저항손실을 감소시키고, 그에 의해 개방회로전압, 단락전류밀도 및 형상인자가 증가되어, 높은 광전변환효율을 갖는 광전변환장 치가 획득될 수 있는 것으로 간주된다.
(실시예 16)
본 실시예에서, 도2에 도시된 수퍼스트레이트 적층형 광전변환장치는 다음의 방법으로 제조되었다.
기판(11)으로서, 상기 실시예 1 ~ 15에 사용된 것과 동일한 표면상에 투명도전막을 형성함으로써 구성된 백색유리가 사용되었다. 상기 기판(11)상에, 50 nm의 두께를 갖는 산화아연층이 마그네트론 스퍼터링에 의해 형성되었다. 그 후에, 이하의 조건하에, p형 반도체층(12), i형 반도체층(13) 및 n형 반도체층(14)의 순서로 제1 광전변환층(10)이 플라즈마 CVD에 의해 증착되었다. 상기 제1 광전변환층(10)상에, 이하의 조건하에, p형 반도체층(22), i형 반도체층(23) 및 n형 반도체층(24)의 순서로, 제2 광전변환층(20)이 플라즈마 CVD에 의해 더 증착되었다. 그 후에, 상기 제2 광전변환층(20)상에, 투명도전층(15)으로서 50 nm의 두께를 갖는 산화아연층 및 전극(16)으로서 500 nm의 두께를 갖는 은층이 마그네트론 스퍼터링에 의해 순차적으로 증착되어, 수퍼스트레이트 적층형 광전변환장치(200)를 획득하였다.
N2 가스는 제1 광전변환층(10)의 p형 반도체층의 형성시에 사용되지 않았다. 반면에, N2가스는 제2 광전변환층(20)의 p형 반도체층(22)의 형성시에 사용되었다. p형 반도체층(12)의 형성시에, SiH4, H2 및 B2H6는 원재료가스로서 사용되었다. 가스유량비 ([H2]/[SiH4])는 5였고, 가스유량비 ([B2H6]/[SiH4])는 상기 층의 붕소농도가 0.1원자%이도록 조정되었다.
p형 반도체층(12)의 두께는 15 nm였다.
i형 반도체층(13)의 형성시에, SiH4 및 H2는 원재료가스로서 사용되었다. 가스유량비 ([H2]/[SiH4])는 20이었고, 상기 층은 300 nm의 두께를 갖도록 형성되었다.
n형 반도체층(14)의 형성시에, SiH4, H2 및 PH3은 원재료 가스로서 사용되었다. 가스유량비 ([H2]/[SiH4])는 20이었고, 가스유량비 ([PH3]/[SiH4])는 상기 층의 인원자농도가 0.01원자%가 되도록 조정되었다. 상기 n형 반도체층(14)의 두께는 20 nm였다.
기판온도는 플라즈마 CVD에 의해 p형 반도체층(12), i형 반도체층(13) 및 n형 반도체층(14)이 형성되는 동안 200℃였다.
제2 광전변환층(20)의 p형 반도체층(22), i형 반도체층(23) 및 n형 반도체층(24)은, 실시예 6의 p형 반도체층(12), i형 반도체층(13) 및 n형 반도체층(14)의 형성시와 동일한 두께를 갖도록 동일한 조건하에 형성되었다. 따라서, p형 반도체층(22)의 질소원자농도는 2원자%였다.
획득된 광전변환장치의 1 cm2 셀면적당 전류-전압특성은 AM 1.5(100mW/cm2)의 조사조건하에 측정되었고, 상기 측정결과는 표2에 나타내었다.
(실시예 17)
수퍼스트레이트 적층형 광전변환장치(200)는 p형 반도체층(12)을 형성하기 위한 조건을 제외하고 실시예 16에서와 동일한 조건하에 제조되었다. 본 실시예에서, N2가스는 제1 및 제2 광전변환장치(10 및 20)의 p형 반도체층(12 및 22)의 형성시에 사용되었다. 상기 p형 반도체층(12)의 형성시에, 가스유량비 ([H2]/[SiH4])는 5였고, 가스유량비 ([B2H6]/[SiH4])는 상기 층의 붕소농도가 0.01원자%가 되도록 조정되었고, 가스유량비 ([N2]/[SiH4])는 상기 층의 질소원자농도가 2원자%가 되도록 조정되었다. 상기 실시예에서와 같이, 획득된 광전변환장치의 1 cm2 셀면적당 전류-전압특성은 AM 1.5(100 mW/cm2)의 조사조건하에 측정되었고, 상기 측정결과는 표2에 나타내었다.
(비교예 2)
수퍼스트레이트 적층형 광전변환장치(200)는 p형 반도체층(22)을 형성하기 위한 조건을 제외하고 실시예 16과 동일한 조건하에 제조되었다. 본 비교예에서, N2 가스는 제1 및 제2 광전변환층(10 및 20)의 p형 반도체층(12 및 22)의 형성시에 사용되지 않았다. p형 반도체층(22), 가스유량비 ([H2]/[SiH4])는 150이었고, 가스유량비 ([B2H6]/[SiH4])는 상기 층의 붕소농도가 0.01원자%가 되도록 조정되었다. 상기 실시예에서와 같이, 획득된 광전변환장치의 1 cm2 셀면적당 전류-전압특성은 AM 1.5(100 mW/cm2)의 조사조건하에 측정되었고, 상기 측정결과는 표2에 나타내었다.
표2
Figure 112005015595497-PAT00002
(실시예 16, 17 및 비교예 2의 고찰)
다음에서, 표2에 기초하여 실시예 16과 17, 및 비교예 2의 비교결과에 대해 고찰하였다.
제2 광전변환층의 p형 반도체층이 2원자%의 질소원자를 포함하는 실시예 16에서, 제1 및 제2 광전변환층의 p형 반도체층이 질소원자를 거의 포함하지 않는 비교예 2와 비교하여, 개방회로전압 및 단락전류밀도가 크고 높은 광전변환효율이 얻어졌다. 이것은 아마도, 제2 광전변환층(20)이 실시예 2 ~ 8에서와 동일한 개방회로전압 및 단락전류밀도를 향상시키는 효과를 갖기 때문일 것이다.
또한, 제1 및 제2 광전변환층의 p형 반도체층이 둘다 2원자%의 질소원자를 포함하는 실시예 17에서, 제1 광전변환층 뿐 아니라 제2 광전변환층도, 실시예 16과 비교하여 개방회로전압 및 단락전류밀도를 향상시키는 효과 및 높은 광전변환효율을 가졌다.
상기 고찰에 따라, 적층형 광전변환장치의 적어도 하나의 p형 반도체층에 대 한 본 발명의 응용에 의해, 상술한 단층형 광전변환장치의 경우와 같이 개방회로전압 및 단락전류밀도가 증가하고, 그에 의해 광전변환효율이 향상될 수 있다.
[실시예 18 ~ 35 및 비교예 3 ~ 13]
실시예 18 ~ 35 및 비교예 3 ~ 13에서, 도1에 도시된 수퍼스트레이트형 광전변환장치(100)는 다음과 같이 제조되었다.
기판(11)으로서, 127 mm(길이) x 127 mm(폭) x 1.8 mm(두께)의 두께를 갖는, (ASAHI GLASS CO., LTD.에 의해 제조된 제품명 "Asahi-U") 백색유리보드가 사용되었고, 상기 백색유리보드는 광투과성 기판(11a)의 표면상에 투명도전막(11b)을 형성함으로써 구성되었다. 상기 기판(11)상에, 50 nm의 두께를 갖는 산화아연층은 마그네트론 스퍼터링에 의해 형성되었다. 그 후에, 이하에 언급되는 조건하에, 플라즈마 CVD에 의해, 광전변환층(10)은 p형 반도체층(12), i형 반도체층(13) 및 n형 반도체층(14)의 순서로 증착되었다. 광전변환층(10)의 형성에 사용된 플라즈마 CVD 시스템은 매우 극소량의 불순물 원소가 혼합된 고품질 광전변환층을 형성할 수 있는 초고진공 시스템이었다.
광전변환층(10)을 구성하는 각각의 층은 다음의 조건하에 형성되었다.
실시예 18 ~ 35 및 비교예 3 ~ 13에서, SiH4, H2, B2H6 및 N2는 p형 반도체층(12)의 형성시에 원재료 가스로서 사용되었다. 가스유량비 ([H2]/[SiH4]), 가스유량비 ([B2H6]/[SiH4]) 및 가스유량비 ([N2]/[SiH4])는 표3에 나타낸대로 변경되었고, 상기 변경된 가스유량비의 상기 층에서의 질소원자농도 및 붕소원자농도는 상기 비 에 따라 표3에 정리되었다. 형성된 p형 반도체층(12)에서, 실리콘원자에 비해 질소원자농도 및 붕소원자농도가 감광성 2차이온질량 분광법 및 오제전자 분광법의 결과로서 얻어진 값(원자%)이다. 광활성층으로서 i형 반도체층에 입사되는 광량을 증가시키기 위해, p형 반도체층(12)은 바람직하게는, 그 기능을 손상시키지 않는 범위내에서 가능한한 작은 두께를 갖는다. 본 실시예 및 비교예에서, p형 반도체층(12)의 두께는 20 nm였고, 가스유량비 ([H2]/[SiH4])는 강도비가 3 이상이 되도록(Ic/Ia ≥ 3) 조정되었다. 본 실시예 및 비교예 각각에서, 기판온도는 CVD에 의한 p형 반도체층의 형성동안 170℃였다.
i형 반도체층(13)의 형성시에, SiH4 및 H2 가스는 원재료가스로서 사용되었다. 가스유량비 ([H2]/[SiH4])는 80이었고, 막형성시간은 2,500 nm의 두께를 갖는 미세결정 실리콘으로서 형성되도록 조정되었다. 본 실시예 및 비교예 각각에서, 기판온도는 CVD에 의한 i형 반도체층의 형성동안 180℃였다.
n형 반도체층(14)의 형성시에, SiH4, H2 및 PH3 가스는 원재료가스로서 사용되었다. 가스유량비 ([H2]/[SiH4])는 20이었고, 가스유량비 ([PH3]/[SiH4])는 상기 층의 인원자농도가 0.01원자%이고 20 nm의 두께를 갖는 막이 형성되도록 조정되었다. 본 실시예 및 비교예의 각각에서, CVD에 의한 n형 반도체층의 형성동안 기판온도가 160℃였다.
다음에, 형성후에 광전변환층(10)은 1시간동안 질소 분위기에서 200℃로 가 열되었다.
후속하여, 광전변환층(10)상에, 투명도전층(15)으로서 50 nm의 두께를 갖는 산화아연층 및 전극(16)으로서 500 nm의 두께를 갖는 은층은 수퍼스트레이트형 광전변환장치(100)를 획득하도록 마그네트론 스퍼터링에 의해 순차적으로 증착되었다.
실시예 18 ~ 35 및 비교예 3 ~ 13에서 획득된 광전변환장치의 각각의 1 cm2 셀면적당 전류-전압특성은 AM 1.5(100 mW/cm2)의 조사조건하에 측정되었고, 측정결과로서 획득된 변환효율은 표3에 요약되었다. 특히, 질소원자농도의 적절한 붕소농도의 의존도는 도5에 나타내었다. 붕소원자농도는 2개의 유효자릿수로 표시되고, 관련식 1:0.11 - 0.009A + 0.042A2 ≤ B ≤ 0.2 + 0.2A + 0.05A2에 의해 계산된 붕소원자농도는 2개의 유효자릿수로 표시된다.
표3
Figure 112005015595497-PAT00003
(실시예 18 ~ 35 및 비교예 3 ~ 13의 고찰)
다음에, 표3 및 도5에 기초하여, 실시예 18 ~ 35 및 비교예 3 ~ 13의 결과에 대한 고찰이 이루어졌다. 도5에서, 실시예 18 ~ 35의 결과는 마크 "●"로 표시되는 반면, 비교예 3 ~ 13의 결과는 마크 "△"로 표시된다.
실시예 18 ~ 35 각각에서, 면저항이 50 nm의 층두께를 갖는 300 kΩ/□ 이하이도록 p형 반도체층의 질소원자농도와 붕소원자농도가 점진적으로 증가된 경우, 붕소원자를 제어함으로써 p형 반도체층이 생성되었다. 그러나, 면저항은 1시간동안 200℃의 질소 분위기에서 가열후에 획득된 값이다. 도5는 상기 p형 반도체층의 질소원자농도와 붕소원자농도 사이의 상관관계를 나타낸다.
본 발명자는 도5(2개의 유효자릿수)에 맞추어 실험을 행하였고, 그 결과로서 질소원자농도 A(원자%) 및 붕소원자농도 B(원자%)가 식: B ≥ 0.11 - 0.009A + 0.042A2(관련식 2)에 의해 표현된 상관관계를 가질 때, 300 kΩ/□ 이하의 면저항이 달성될 수 있음을 알게 되었다. 그러한 상관관계를 갖는 p형 도전층을 상기 광전변환장치에 적용한 결과, 질소원자농도가 점진적으로 증가함에 따라, 질소원자농도가 4 원자%가 될 때까지 광전변환효율이 향상되고, 그 후에 질소원자농도가 15원자%가 될 때까지 광전변환효율은 비교적 높게 남아있음이 명백해졌다. 이에 대한 이유는 이하와 같이 생각된다.
질소원자를 포함하는 p형 반도체층을 이용하면, (a) p형 반도체층의 밴드갭이 확장되고 따라서, 확산전위가 증가하고; (b) 질소원자의 부가에 의해, p/i층 경 계면의 패시베이션 뿐 아니라 결정격자 경계면의 패시베이션도 생성되어, 경계면 재결합을 감소시키는 것을 포함하는 효과로 인해 개방회로전압이 향상된다. 여기서, 질소원자농도의 증가에 따라, 붕소의 활성화 효율의 감소를 보상하도록 붕소원자농도가 증가되어, 질소원자농도가 높아져도 상기 p형 반도체층의 캐리어농도가 감소하지 않게 한다. 따라서, 개방회로전압 및 광전변환효율은 질소원자농도가 높은 경우에도 향상되는 것으로 고려된다. 다음에, 상기 관련식 1을 만족시키는 값 아래에 있는 비교예를 고려하면, 면저항은 300 kΩ/□를 초과하고 그에 따라 캐리어농도가 불충분하게 되어, 확산전위의 감소를 야기하고, 그로 인해 변환효율이 감소된다. 따라서, 높은 변환효율을 획득하기 위한 조건 중 하나는 붕소원자농도 B(원자%)가 관련식 2를 만족시키는 것이라 말할 수 있다.
한편, 도5(2개의 유효자릿수)에 맞추어 실험을 행한 결과, 질소원자농도 A(원자%) 및 붕소원자농도 B(원자%)는 식: B ≤ 0.2 + 0.2A + 0.05A2(관련식 3)에 의해 표현된 상관관계를 갖는 경우에 높은 광전효율이 획득될 수 있음이 명백해졌다.
즉, 붕소원자가 관련식 3을 만족하는 값을 초과하는 경우, 충분히 낮은 면저항에도 불구하고 변환효율이 감소되었다. 이것은 아마도, p형 반도체층 또는 p/i 경계면의 결함이 붕소원자농도의 증가에 따라 증대되기 때문일 것이다. 성장면의 수소피복비가 높아질수록, 형성층이 갖는 결함도 줄어드는 것은 공지되어 있다. 그러나, 붕소는 성장면으로부터 수소를 제거하는 결함을 화학적으로 증가시킨다. 본 실시예 및 비교예에서, 가스유량비 ([H2]/[SiH4])는 결정상의 비를 유지하기 위해 붕소원자농도의 증가와 함께 증가된다. 그러나, 붕소농도의 증가로 인한 결함의 증대를 억제하는데 요구되는 가스유량비 ([H2]/[SiH4])는 결정상의 비를 유지하는데 요구되는 가스유량비 ([H2]/[SiH4])보다 크다. 따라서, 결함의 증가를 억제하면서 동시에 결정실리콘의 비를 유지하는 것이 곤란한 것으로 고려된다.
상기 p형 반도체층의 질소원자농도 A(원자%) 및 붕소원자농도 B(원자%)는 전술한 관련식 1 : 0.11 - 0.009A + 0.042A2 ≤ B ≤ 0.2 + 0.2A + 0.05A2에 의해 표현된 상관관계를 갖을 때, 상기 관련식 2 및 3으로부터 높은 광전효율이 획득될 수 있음이 명백해졌다.
또한, 상기 관련식 1이 만족되는 실시예 18 ~ 35에서, 질소원자농도는 실리콘원자에 비해 0.01 ~ 15원자%이고, 광전효율은 8.6 ~ 10.1%인 반면, 상기 관련식 1이 만족되지 않는 비교예 3 ~ 13에서, 질소원자농도는 실리콘원자에 비해 0.0002 ~ 15원자%이고, 변환효율은 7.9 ~ 8.5%이다. 따라서, 상기 관련식 1이 만족된 후에, 실리콘원자에 비해 질소원자농도는, 바람직하게는 0.01 ~ 15원자%이고, 더욱 바람직하게는 최적값으로서 4 ~ 15원자%라고 말할 수 있다.
[실시예 36∼52 및 비교예 14∼16]
(실시예 36∼43)
실시예 36∼43에 있어서는, 도1에 나타낸 수퍼스트레이트형 광전변환장치(100)를 이하와 같이 제작했다.
기판(11)으로서는, 투광성기판(11a)의 표면에 투명 도전막(11b)을 형성하여 구성된 127mm(길이) x 127mm(폭) x 1.8mm(두께)의 치수를 갖는 백판 글래스(ASAHI GLASS CO., LTD 제조)(상품명 "Asahi-U")를 사용했다. 이 기판(11) 위에, 두께 50nm의 산화 아연층을 마그네트론 스퍼터링법에 의해 형성한 후, 플라즈마 CVD에 의해 하기 조건으로 광전변환층(10)을 p형 반도체 층(12), i형 반도체층(13), n형 반도체층(14)의 순서로 퇴적했다. 광전변환층(10)의 형성을 위해 사용된 플라즈마 CVD 시스템은, 불순물 원소의 혼입량이 극히 적은 고품질의 광전변환층을 형성할 수 있는 초고 진공 장치이다. 이어서, 광전변환층(10) 상에, 투명도전층으로서 50nm의 두께를 갖는 산화아연층, 및 전극으로서의 500nm의 두께를 갖는 은 층을 마그네트론 스퍼터링에 의해 순차적으로 퇴적하여, 수퍼스트레이트형 광전변환장치(100)를 얻었다.
광전변환층(10)을 구성하는 각 층은 다음 조건에 의해 각각 형성했다.
p형 반도체층(12)의 형성에는, 원료 가스로서 SiH4, H2 및 B2H6 가스를 사용했다. 가스유량비([H2]/[SiH4])는 150이고, 가스 유량비([B2H6]/[SiH4])는 0.003이었다. p형 반도체층(12)은, 광활성층인 i형 반도체층상에 입사하는 광량을 증가시키기 위해, p형층으로서의 기능을 손상시키지 않는 범위에서 가능한 한 얇은 두께가 바람직하고, 본 실시예에서 p형 반도체층(12)의 두께는 20nm이다.
i형 반도체층(13)의 형성에 있어서는, 원료 가스로서 SiH4 및 H2 가스를 사용했다. 가스유량비([H2]/[SiH4])는 80이고, 막 두께가 2,500nm로 되도록 층을 형성했다.
n형 반도체층(14)의 형성에 있어서는, 원료 가스로서 SiH4, H2, PH3 및 N2 가스를 사용했다. 가스유량비([H2]/[SiH4])는 100이고, 가스유량비([PH3]/[SiH4])는 표1에 나타낸 바와 같이 변경되었고, 가스유량비([N2]/[SiH4])도 표1의 기재와 같이 변경되었다. 이들 변경된 가스유량비에서 층에 있어서의 질소 원자 농도는 그 비와 함께 표1에 병기했다. 상기 층에 있어서의 질소 원자 농도는, n형 반도체층(14)에 대해 고감도의 2차 이온 질소량 분석을 행한 결과로서 얻어진 값(원자%)이다. 본 실시예에 있어서의 n형 반도체층(14) 단층의 라마 산란 스펙트럼에 있어서, 실리콘-실리콘결합에 기여하는, 520cm-1 부근의 결정 실리콘의 피크가 관측된 것으로부터, 본 실시예의 n형 반도체층은 결정 실리콘상을 갖는 것을 확인했다. 또, 480cm-1 부근의 아몰퍼스 실리콘의 피크 높이(Ia)에 대해, 결정 실리콘의 피크 높이(Ic)의 비 Ic/Ia는 3 이상이었다. n형 반도체층(14)은, 이면 전극(16)으로부터 광활성층인 i형 반도체 층(13)으로 재입사 하는 광량을 증가시키기 위해, n형층으로서의 그의 기능을 손상시키지 않는 범위내에서 가능한 한 얇은 두께를 갖는 것이 바람직하고, 본 실시예에서는 n형 반도체층(14)의 두께는 20nm였다.
n형 반도체층(12), i형 반도체층(13), 및 n형 반도체층(14)의 플라즈마 CVD에 의한 형성시에, 기판 온도는 각각 170℃, 180℃, 160℃로 했다.
이와 같이 얻어진 실시예 36∼43의 광전변환장치에 대해, AMl.5(100mW/cm2)조 사 조건 하에서의 셀 면적 1cm2의 전류-전압 특성을 측정하여, 그 측정결과를 표4에 정리했다. 특히, 개방 전압의 질소 원자 농도의 의존성을 도6에, 질소 원자 농도에 대한 단락 전류 밀도의 의존성을 도7에, 질소 원자 농도에 대한 광전변환효율의 의존성을 도8에 나타냈다.
(실시예 44∼46)
실시예 44∼46에 있어서는, n형 반도체층(14)을 형성하기 위한 조건 외는 실시예 41∼43과 동일한 조건 하에, 이하와 같이 수퍼스트레이트형 광전변환장치(100)를 제작했다.
n형 반도체층(14)은, 질소를 첨가하지 않은 제1 n형 반도체층을 형성하고, 그 위에 실시예 41∼43과 같은 농도로 질소 원자를 함유하는 제2 n형 반도체층을 퇴적시켜 형성했다. 제1 n형 반도체층의 형성에 있어서는, 원료 가스로서, SiH4, H2 및 PH3을 사용했다. 가스유량비([H2]/[SiH4])는 70이었고, 가스유량비(PH3/SiH4)는 0.001이었다. 본 실시예의 단일 제1 n형 반도체층의 라마 산란 스펙트럼에 있어서, 520cm-1 부근의 결정 실리콘의 피크가 관측된 것으로부터, 실시예 44∼46의 제1 n형 반도체층은 결정 실리콘상을 갖는 것이 확인되었다. 제2 n형 반도체층은, 표4에 나타낸 바와 같이 실시예 41∼43과 동일한 조건 하에 형성했다. 제1, 제2의 n형 반도체층의 두께는 각각 10nm와 15nm였다.
이와 같이 얻어진 실시예 44∼46의 광전변환장치에 대해, AMl.5(100mW/cm2) 조사 조건하에 셀면적 1cm2의 전류-전압 특성을 측정하고, 그 측정결과를 실시예 36∼43과 같이, 표4 및 도6∼8에 나타냈다.
(실시예 47)
실시예 47에서는, n형 반도체층(14)의 형성시 유량비([H2]/[SiH4]를 20으로 한 것 이외는 모두 실시예 41과 동일한 조건으로, 이하와 같이 수퍼스트레이트형 광전변환장치(100)를 제작했다. 즉, 표4와 같이, 실시예 47의 n형 반도체층의 질소 원자 농도는 2원자%이다. 본 실시예의 n형 반도체층 단층의 라마 산란 스펙트럼에 있어서 520cm-1 부근의 결정 실리콘의 피크가 관측되지 않은 것으로 것부터, 본 실시예의 n형 반도체층(14)은 아몰퍼스 실리콘으로 이루어지는 것으로 확인되었다.
이와 같이 얻어진 실시예 47의 광전변환장치에 대해, AMl.5(100mW/cm2) 조사 조건 하에 셀 면적 1cm2의 전류-전압 특성을 측정하고, 그 측정결과를 실시예 36∼43에 있어서와 같이, 표4 및 도6∼8에 나타냈다.
(비교예 14)
비교예 14에서는, n형 단도체층(14)을 형성하기 위한 조건 외에는 실시예 36∼43과 동일한 조건으로, 이하와 같이 수퍼스트레이트형 광전변환장치(100)를 제작했다.
n형 반도체층(14)은, 원료 가스로서, SiH4, H2 및 PH3을 사용하고, 가스유량 비([H2]/[SiH4])가 20이고, 가스유량비([PH3]/[SiH4])는 상기 층에 있어서의 인 원자 농도가 0.01원자%로 되도록 조정한 것 이외는 실시예 36∼43과 동일한 조건 하에 제작했다. 비교예 14의 n형 반도체층 단층의 라만 산란 스펙트럼에 있어서 520cm-1부근의 결정 실리콘의 피크가 관측되지 않은 것으로부터, 비교예 14의 n형 반도체층(14)은 아몰퍼스 실리콘으로 이루어지는 것이 확인되었다.
이와 같이 얻어진 비교예 14의 광전변환장치에 대해, AMl.5(100mW/cm2) 조사 조건 하에 셀 면적 1cm2의 전류-전압 특성을 측정하고, 그 측정결과를, 실시예 36∼43과 같이, 표4 및 도6∼8에 나타냈다.
(비교예 15)
비교예 15에서는, n형 반도체층(14)을 형성하기 위한 조건 외에는 실시예 36∼43과 동일한 조건으로, 이하와 같이 수퍼스트레이트형 광전변환장치(100)를 제작했다.
n형 반도체층(14)은, 가스유량비([PH3]/[SiH4]) 및 가스유량비([N2]/[SiH4])를 표4에 나타낸 것 이외는 실시예 36∼43과 동일 조건으로 제작했다.
이와 같이 얻어진 비교예 15의 광전변환장치에 대해, AMl.5(100mW/cm2) 조사 조건 하에 셀면적 1cm2의 전류-전압 특성을 측정하고, 그 측정 결과를 표4에 나타냈다. 비교예 15의 개방전압, 단락 전류 밀도 및 광전변환 효율은 극도로 낮았기 때 문에, 표4에는 나타내었지만 도6∼8에는 도시하고 있지 않다.
(표4)
Figure 112005015595497-PAT00004
4-1: 가스유량비([N2]/[SiH4])
4-2: 가스유량비([PH3]/[SiH4])
4-3: n형 반도체층의 질소 원자 농도(원자%)
4-4: 개방전압[V]
4-5: 단락 전류 밀도[mA/cm2]
4-6: 형상 인자
4-7: 광전변환효율[%]
(실시예 36∼46, 및 비교예 14, 15의 고찰)
이하, 실시예 36∼46, 비교예 14 및 15의 비교 결과를 표4 및 도6에 기초하여 고찰한다.
비교예 14의 n형 반도체층은, 0.0002원자%의 농도의 질소를 함유한, N2 가스를 사용하지 않고 형성했다. 이는, 실시예 36∼43에서 사용한 플라즈마 CVD 시스템의 진공 챔버내의 탈가스 또는 잔존 가스로서 존재하는 질소 불순물이, 상기 층의 형성시 극히 소량으로 n형 반도체층으로 혼입하는 것을 나타내고 있다. 그러나, 플라즈마 CVD장치는 초고 진공 시스템이기 때문에, 상기 비교예 14가, n형 반도체층 중의 불순물 질소의 양이 가장 적은 것으로 간주하고, 이와 같은 관점에 기초하여 다른 실시예 또는 비교예와 비교하는 것으로 한다.
질소 원자 농도가 0.001원자% 보다 낮은 실시예 36에 있어서, 개방 전압은 비교예 14와 많이 다르지 않다. 이는, 실시예 36의 질소 원자 농도가, 질소 첨가에 의해 생성되는 효과는 물론, 밴드갭 증가의 효과, 결정립계와 p/i층 계면의 패시베이션 효과의 어느 것도 얻어질소 수 없는 값으로 추정되기 때문이다. 질소 원자 농도가 0.001원자% 이상으로 되도록 n형 반도체층을 형성한 실시예 37∼43에서는, 얻어진 각각의 개방 전압의 어느 것도 비교예 14의 개방전압 0.5V를 초과했다. 특히, 실시예 41에 있어서의 개방 전압의 향상 효과는 최대가 되어, 0.543V의 개방 전압이 얻어졌다. 즉, 개방 전압을 크게 향상시키기 위해서는, n형 반도체층 중의 질소 원자 농도가 0.001원자% 이상인 것이 바람직하다.
질소 원자 농도가 13원자%인 비교예 15에서는 개방 전압이 0.464V이고, 비교 예 14의 개방전압보다 크게 감소했다. 이에 더하여, 단락 전류 밀도 및 형상 인자도 크게 감소하고, 광전변환 효율이 제로에 가깝게 저하하였다. 이에 의해, n형 반도체층에 과잉으로 질소를 첨가한 것에 의해, 절연체인 질화 실리콘상의 비율이 증가하여 도전성을 감소시켜, 광생성 캐리어의 수집 효율이 극도로 저하되는 것으로 생각된다.
또, 실시예 36∼43 및 비교예 14에 있어서는, n형 반도체층의 도전율이 1∼2×10-3 S/cm로 되도록 가스유량비([PH3]/[SiH4])를 제어했으나, 비교예2의 n형 반도체층의 도전율은 1×10-6 S/cm이고, 이는 상기 실시예보다 낮다. 또, 실시예 39∼43에서는, 동일 도전율을 유지하기위해 필요한 가스유량비([PH3]/[SiH4]가 증가하기 때문에, 질소 원자 농도의 증가와 함께 인의 도펀트로서의 활성화 효율이 저하하는 것으로 나타났고, 특히 10원자% 보다 높은 영역의 비교예 2에서는 극단적으로 저하하는 것으로 나타났다. 비교를 위해, 비교예 15보다 질소 원자 농도가 높은 20원자%의 높은 질소 원자 농도 조건 하에 단일 n형 반도체층을 형성하고, 가스 유량비([PH3]/[SiH4])를 비교예 15의 10배로 했다. 상기 얻어진 n형 반도체층의 도전율은 1×10-7 S/cm 이하로,이 n형 반도체층은 거의 절연체이었다. 이상으로부터, n형 반도체층의 질소 원자 농도가 10원자% 보다 높은 영역에서는, 상술한 바와 같은 질화 실리콘상에서의 증대로 인해 인의 도펀트로서의 활성화가 매우 곤란한 것으로 생각되고, 그 자체로 기능하기 위해 n형 반도체층에 필요한 도전성이 얻어지지 않아, 광전변환 효율이 크게 감소한다. 즉, n형 반도체층이, 적절한 도전율을 갖고 질소 첨가에 의한 개방 전압의 향상 효과를 얻기 위해서는, n형 반도체층 중의 질소 원자 농도가 10원자% 이하가 되도록 하는 것이 바람직하다.
이상의 고찰로부터, 본 발명은, 특히, n형 반도체층 중의 질소 원자 농도가 0.001∼10원자%의 범위에 있을 때, n형 반도체층의 와이드한 밴드 갭의 효과, 결정립계나 i/n층 계면의 패시베이션 효과 등에 의해 개방 전압이 증가하여, 광전변환 효율이 높은 광전변환장치를 얻을 수 있는 것으로 생각된다.
또한, 실시예 42 및 43에 있어서, 개방전압이 최대가 되는 실시예 41과 비교하여 질소 원자 농도의 증가와 함께 개방 전압 및 형상 인자가 순차적으로 저하하고 있는 원인에 대해서 이하 고찰한다. 그 이유는 다음과 같이 생각된다. n형 반도체층의 질소 원자 농도가 저농도측에서 10원자%의 고농도 영역으로 접근함에 따라, n형 반도체층의 밴드갭이 증가하고, i/n층 계면의 밴드갭의 차에 기인하는 발렌스(valence) 밴드의 불연속성이 상당한 것으로 생각된다. 여기에서, i/n층 계면의 결함을 통한 계면 재결합이 무시할 수 있을 정도로 적을 때, 상기 발렌스 밴드의 불연속성, 즉 i층에서 n층으로의 정공의 확산을 차단하기 위한 배리어가 있으면, i/n층 계면 근방에서의 정공이 존재할 가능성을 감소시키며, 그에 따라 재결합 저감 효과가 얻어질 수 있다. 그러나, 일반적으로 알려진 바와 같이, 실제의 미세결정 태양전지 또는 아몰퍼스 태양전지에 있어서는, p/i층 또는 i/n층 계면에는 결함이 존재하고 있고, 실시예 42 및 43에서는, 발렌스 밴드의 불연속성의 증가와 함께 증가하는 i/n 계면결함을 통한 재결합에 의해 개방전압 및 형상 인자가 감소하는 것 으로 생각된다. 따라서, 계면결함을 통한 재결합을 감소시키도록, 포토캐리어가 계면 근방에 있어서의 결함으로 트랩하는 것이 어렵도록 상기 내부 전계가 존재하는 것이 중요한 것으로 생각된다. 이것을 실현하는 수단으로서, i층에서 n층에 이르는 발렌스 밴드의 불연속성을 완화하기 위한 밴드 갭을 갖는 층을 i/n층 계면에 삽입하는 것에 의해, 삽입된 계면층 전체에 내부 전계를 인가시켜, 포토캐리어의 수집을 향상시킬 수 있다고 생각된다. 이는, 도6 및 7에서, i/n층 계면에 질소 원자를 첨가하지 않는 제1 n형 반도체층이 제공되는 실시예 44∼46의 개방 전압 및 단락 전류 밀도가, 대응하는 질소 원자 농도에서 실시예 41 내지 43보다 높은 사실로부터 지지될 수 있다. 즉, 제2 n형 반도체층 중의 질소 원자 농도가 4원자% 이상의 영역에서는, i/n층 계면에 미세결정 실리콘으로 이루어지는 제1 n형 반도체층을 삽입함으로써 i/n층 계면에 생기는 발렌스 밴드의 불연속성이 완화될 수 있기 때문에, 상기 계면에서의 재결합이 감소되는 동시에, 개방 전압, 단락 전류 밀도 및 형상 인자가 증가하여 광전변환효율이 향상될 수 있는 것으로 생각된다. 또, 질소 원자를 첨가하지 않는 제1 n형반도체층상에 비교예 15에 대응하는 13원자%의 농도로 질소 원자가 첨가된 제2 n형 반도체층을 형성함으로써 광전변환장치를 제작하였다. 비교예 15와 같이, 이 광전변환장치에 있어서는, 제2 n형 반도체층의 도전성이 극도로 적기 때문에, 개방 전압, 단락전류 밀도 및 형상 인자가 크게 감소하고, 광전변환 효율이 제로에 가깝도록 저하했다. 이로부터, 제2 n형 반도체층의 도전성이 적절한 10원자% 이하의 질소 원자 농도의 범위에서는, 상기 제1 n형 반도체층을 제공하는 것에 의해, 개방전압, 단락전류 밀도 및 형상 인자가 증가하는 것이 명백하 게 되었다.
이상의 고찰에 의하면, 제2 n형 반도체층 중의 질소 원자 농도가 4∼10원자%의 범위에 있을 때, 형상 인자를 향상시키고 개방 전압 및 단락 전류 밀도를 증가시키기 위해, 질소를 첨가하지 않는 제1 n형 반도체층을 형성하는 것은 i/n층 계면에서의 재결합을 감소시킬 수 있어, 광전변환효율을 더욱 향상시킬 수 있는 것으로 생각된다.
다음, 실시예 36∼43, 비교예 14 및 15의 단락 전류 밀도에 대해, 도7에 기초하여 고찰한다. 도7로부터, 비교예 14, 실시예 36 및 실시예 37에서는, 단락 전류 밀도에 있어서 차이가 거의 없는 것으로 확인되었다. 질소원자 농도가 0.001원자% 이상으로 되도록 형성된 실시예 38∼43의 각각에 있어서는, 비교예 14에 있어서 단락 전류 밀도가 21.8mA/cm2의 단락 전류 밀도를 초과했고, 0.01원자% 까지 질소 원자 농도의 증가와 함께 계속 증가했다. 따라서, 0.01원자% 이상의 상기 영역에서의 n형 반도체층의 질소 원자 농도의 증가에 따라, n형 반도체층의 광 투과율이 향상되어, 이면에 제공된 전극(16)에 의한 반사 및 i형 반도체층(13)상의 재입사된 광량을 증가시킴으로써 광생성 캐리어의 수를 증가시켜 단락 전류 밀도를 증대시키게 되는 것으로 고찰되었다. 또, 실시예 36∼43 및 비교예 14, 15의 각각에 있어서의 단일 n형 반도체층의 광투과율을 비교를 위해 측정했을 때, 질소 원자 농도의 증가와 함께, 600∼1150nm의 파장을 갖는 광의 투과율이 향상했다. 이는, n형 반도체층의 질소 원자 농도가 증가함에 따라서, 광투과율이 높은 질화 실리콘상의 비율이 증가하기 때문인 것으로 생각된다. 비교예 15에서는, n형 반도체층에 있어서, 광투과율이 높은 질화 실리콘상의 증가에 수반한, 도전성의 저하로 인한 단락 전류 밀도가 저하하는 반면, 실시예 38∼43과 같이 질소 원자 농도가 10원자% 이하의 영역에서는 높은 단락 전류 밀도가 얻어지는 것이 명백하게 되었다.
이상의 고찰로부터, n형 반도체층 중 질소 원자 농도가 0.01∼10원자%의 범위에 있을 때, 상술한 개방 전압의 향상에 더하여, n형 반도체층의 광투과율의 향상에 의해 단락 전류 밀도가 증가하기 때문에, 보다 광전변환 효율이 높은 광전변환장치를 얻을 수 있는 것으로 생각된다.
(실시예 41과 실시예 47의 비교)
다음, 실시예 41 및 47의 비교결과에 대해 고찰한다. 실시예 47에 있어서는, 형성시 수소의 희석량이 적기 때문에, 질소가 첨가된 아몰퍼스 실리콘 n형 반도체층이 형성된다. 실시예 41에 있어서는, 다량의 희석용 수소를 사용하여, 질소가 첨가된 미세결정 실리콘 n형 반도체층을 형성한 점에서 실시예 47과 다르다. 이는, 실시예 41 및 47의 단일 n형 반도체층의 측정된 라만 산란 스펙트럼의 관측에 의해 확인되었다. 실시예 41에 있어서의 n형 반도체층 중에는 결정 실리콘상의 존재를 나타내는 520cm-1 부근의 피크가 관측되었지만, 실시예 47에서는 n형 반도체층에 이러한 피크가 관측되지 않았다.
실시예 47에 있어서는 표4에 나타낸 바와 같이 형상 인자가 0.681인 것에 비해, 실시예 41에서는 형상인자가 0.72로, 특히 형상 인자가 크게 향상된 것을 나타 냈다. 따라서, n형 반도체층을 미세결정 실리콘을 포함하는 층으로 함에 따라, 도전성이 향상하고, 광전변환장치의 직렬저항 손실을 저감시키고, 개방 전압, 단락 전류 밀도 및 형상 인자가 증가하게 되어, 높은 광전변환효율을 얻을 수 있었다고 생각된다.
(실시예 48∼50)
실시예 48∼50에서는, p형 반도체층(12)을 형성하기 위한 조건 외에는 실시예 41과 동일 조건으로, 이하와 같이 수퍼스트레이트형 광전변환장치(100)를 제작했다.
p형 반도체층(12)의 형성에 있어서는, 원료 가스로서, SiH4. H2, B2H6, N2 및 CH4가스를 사용했다. 가스유량비([H2]/[SiH4])는 150이고, 가스유량비([B2H6]/[SiH4]) , 가스유량비([CH4]/[SiH4]) 및 가스유량비([N2]/[SiH4])는 표5에 나타낸 바와 같다. 그 외의 조건은, 실시예 41과 동일하다. 이에 따라 실시예 48∼50의 n형 반도체층(14)의 질소 원자 농도는 2원자%이다. 이 때의 p형 반도체층(12)의 탄소 원자 농도 및 질소 원자 농도는 표5에 나타냈다.
이와 같이 얻어진 실시예 48∼50의 광전변환장치에 대해, AMl.5(100mW/cm2) 조사 조건하에 셀 면적 1cm2의 전류-전압 특성을 측정하고, 그 측정결과를 표5에 정리했다.
(표5)
Figure 112005015595497-PAT00005
5-1: 가스 유량비 ([CH4/SiH4])
5-2: 가스유량비 ([N2/SiH4])
5-3: 가스 유량비 ([B2H6]/[SiH4])
5-4: p형 반도체층의 탄소 원자 농도[원자%]
5-5: p형 반도체층의 질소 원자 농도[원자%]
5-6: 개방전압[V]
5-7: 단락전류[mA/cm2]
5-8: 형상 인자
5-9: 광전변환효율[%]
(실시예 41 및 실시예 48∼50의 고찰)
실시예 41 및 실시예 48∼50의 비교 결과에 대해 고찰한다. 실시예 48∼50에 있어서는, 실시예 41에 비해 높은 개방 전압, 단락 전류 밀도가 얻어지고 있고, 이에 의해, 보다 높은 광전변환효율이 얻어질 수 있었다. 실시예 48 및 49와 같이, 이는, p형 반도체층(12)이 탄소 원자 또는 질소 원자를 함유하는 것에 의해, 밴드 갭이 증가하고, 그에 의해 광전변환효율이 증가하기 때문으로 추정된다.
상기한 바와 같이, 광전변환장치(100)의 광전변환효율을 더욱 향상시키기 위해서는, p형 반도체층(12)에 대해 탄소함유 p형 반도체층 또는 질소함유 p형 반도체층을 사용하는 것이 바람직하다.
또한, 실시예 50과 같이, p형 반도체층에, 불순물로 탄소원자 및 질소 원자를 공히 함유할 때, 탄소 원자 또는 질소 원자의 어느 일방만 포함하는 경우에 비해, 개방 전압, 단락 전류 밀도가 향상하고 이에 따라 광전변환 효율이 향상했다.
(실시예 51)
실시예 51에서는, 도2에 나타낸 수퍼스트레이트형 적층형 광전변환장치를 이하와 같이 제작했다.
기판(11)으로서는, 상기 실시예 36∼50에 사용한 것과 동일하게, 표면에 투명 도전막이 형성된 백판 글래스를 사용했다. 이 기판(11) 위에, 50nm의 두께를 갖는 산화 아연층을 마그네트론 스퍼터링에 의해 형성한 다음, 플라즈마 CVD에 의해 후술하는 조건 하에, 광전변환층(10)을, p형 반도체층(12), i형 반도체층(13), n형 반도체층(14)의 순서로 퇴적했다. 이 제1 광전변환층(10) 상에, 후술하는 조건 하에, 제2 광전변환층(20)을 플라즈마 CVD에 의해, p형 반도체층(22), i형 반도체층(23) 및 n형 반도체층(24)의 순서로 퇴적한 다음, 상기 제2 광전변환층(20)상에 , 마그네트론 스퍼터링에 의해, 투명 도전층(15)으로서 두께 50nm의 산화 아연층을, 전극(16)으로서 500nm의 두께를 갖는 은 층을 퇴적시키고, 수퍼스트레이트 적층형 광전변환장치(200)를 얻었다.
상기 제1 광전변환층(10)의 n형 반도체층(14)의 형성시에는 N2 가스를 사용하지 않은 반면, 제2 광전변환층(20)의 n형 단도체 층(24)의 형성시에는 N2 가스를 사용했다. p형 반도체 층(14)의 형성시에는, 원료 가스로서 SiH4, H2 및 B2H6를 사용했다. 가스유량비([H2]/[SiH4])는 5이고, 가스유량비([B2H6/SiH4])는 층의 붕소 농도가 0.1원자%가 되도록 조절했다. p형 반도체층(12)의 두께는 15nm로 했다.
i형 반도체층(13)의 형성시에는, 원료 가스로서 SiH4 및 H2 가스를 사용했다. 가스유량비([H2]/[SiH4])는 5이고, 가스유량비([PH3]/[SiH4])는 층의 인 원자의 농도가 0.01원자%가 되도록 조절했다. n형 단도체 층(14)의 두께는 20nm로 했다.
p형 반도체층(12), i형 반도체층(13), n형 반도체층(14)의 플라즈마 CVD에 의한 형성시에는 기판 온도를 200℃로 했다.
상기 제2 광전변환층(20)의 p형 반도체층(22), i형 반도체층(23) 및 n형 반도체층(24)은, 각각 실시예 41의 p형 반도체층(12), i형 반도체층(13) 및 n형 반도체층(14)의 형성시에 있어서와 동일한 도께를 갖도록 동일한 조건 하에 형성했다. 따라서, n형 반도체층(24)의 질소 원자 농도는 2원자%이다.
이와 같이 얻어진 실시예 51의 광전변환장치에 대해, 상기 실시예와 같이, AMl.5(100mW/cm2) 조사 조건하에 셀 면적 1cm2의 전류-전압 특성을 측정하고, 그 측정 결과를 표6에 나타냈다.
(실시예 52)
n형 반도체층(14)을 형성하기 위한 조건 외에는 실시예 51과 동일 조건하에, 수퍼스트레이트형 적층형 광전변환장치(200)를 제작했다. 본 실시예에 있어서는, 제1, 제2 광전변환장치(10,20)의 각각의 n형 반도체층(14,24)의 형성시에 N2가스를 사용했다. n형 반도체층(14)의 형성시에는, 가스 유량비(H2]/[SiH4])는 5이고, 가스 유량비([PH3]/[SiH4])는 층의 붕소 원자 농도가 0.01원자%가 되도록 조절했고, 가스유량비([N2]/[SiH4])는 층의 질소 원자 농도가 2원자%가 되도록 조절했다.
이와 같이 얻어진 실시예 52의 광전변환장치에 대해, 상기 실시예와 같이, AMl.5(100mW/cm2) 조사 조건하에 셀 면적 1cm2의 전류-전압 특성을 측정하고, 그 측정 결과를 표6에 나타냈다.
(비교예 16)
n형 반도체층(24)을 형성하기 위한 조건 외에는 실시예 51과 동일 조건 하에, 수퍼스트레이트 적층형 광전변환장치(200)를 제작했다. 본 비교예 16에 있어서는, 제1,제2 광전변환층(10,22)의 각 n형 반도체층(14,24)의 형성시에는 N2 가스를 사용하지 않았다. n형 반도체층(24)의 형성시의 가스유량비([H2/SiH4])는 20이고, 가스 유량비([PH3]/[SiH4])는 층의 붕소 원자 농도가 0.01원자%가 되도록 조절했다.
상기 실시예와 같이, AMl.5(100mW/cm2) 조사 조건하에 셀 면적 1cm2의 전류-전압 특성을 측정하고, 그 측정 결과를 표6에 나타냈다.
(표 6)
Figure 112005015595497-PAT00006
6-1: 개방 전압[Ⅴ]
6-2: 단락 전류 밀도[mA/cm2〕
6-3: 형상 인자
6-4: 광전변환 효율[%]
(실시예 51,52와, 비교예 16의 고찰)
이하, 실시예 51,52 및 비교예 16의 비교 결과에 관하여, 표3에 기초하여 고찰한다.
제2 광전변환층의 n형 반도체층이 2원자%의 질소 원자를 함유하는 실시예 51에 있어서는, 제1 및 제2 광전변환층의 n형 반도체층이 거의 질소 원자를 함유하지 않는 비교예 16과 비교하여, 개방전압 및 단락 전류 밀도가 크고, 높은 변환 효율이 얻어졌다. 이는, 제2 광전변환층(20)에 있어서, 실시예 37∼43과 동일한 개방전압향상 효과 및, 실시예 38∼43과 같은 단락 전류 밀도 향상 효과가 얻어졌기 때문으로 생각된다.
또한, 제1,제2 광전변환층의 n형 단도체층이 공히 2원자%의 질소 원자를 함 유하는 실시예 52에 있어서는, 제2 광전변환층에 더하여 제1 광전변환층도 개방 전압 및 단락전압향상 효과가 얻어지기 때문에, 실시예 51에 비해 높은 변환 효율이 얻어졌다.
이상의 고찰에 의하면, 적층형 광전변환장치에 있어서 적어도 하나의 n형 반도체층에 본 발명을 적용하면, 상기 단층형 광전변환장치와 같이 개방 전압 및 단락 전류 밀도가 증가되어, 광전변환 효율이 향상될 수 있다..
본 발명은 상기 실시예에 한정되는 것은 아니고, 광전변환장치에서의 각종 파라미터들은 적절히 변경될 수 있다. 이들 파라미터는, 예를 들면, p형 반도체층(또는 제1,제2 반도체층), i형 반도체층, n형 반도체층(또는 제1,제2 반도체층), 투명 도전층 및 전극의 두께, p형 및 n형 반도체층의 질소 원자 농도 및/또는 불순물 농도 등을 포함할 수 있다.
파라미터들은, 예를 들면, 유량비([N2]/[SiH4]), 유량비([B2H6]/[SiH4]) , 유량비([H2]/[SiH4]), 각 층을 형성하기 위한 방법, 온도를 포함할 수 있다.
본 발명의 광전변환장치에 따르면, p형 또는 n형 반도체층 내의 고농도 불순물 원소를 포함하지 않으면서, 광입사 측상에 윈도우 층의 p형 반도체층 또는 n형 반도체층에 있어서, 특히 0.001 내지 10 원자%의 질소 원자를 포함시킴으로써, 개방 전압 및 단락 전류가 증가시켜, 광전변환효율을 향상시키고, 또한, 박막 실리콘 태양 전지의 효율을 증대시킬 수 있다.
또한, 광전변환장치의 제조 방법에 따르면, 벌크-결정형 태양 전지를 제조하는 방법에 비해, 입력 에너지를 대폭 감소시키면서, 높은 광전변환효율을 갖는 광전변환장치를 제조할 수 있어, 제조하는 동안 이산화탄소 방출의 양을 대폭 억제할 수 있다.

Claims (31)

  1. p형 반도체층, i형 반도체층 및 n형 반도체층으로 구성되는 pin형 광전변환층을 구비하고,
    상기 p형 반도체층은 실리콘 원자 및 질소 원자를 함유하는, 광전변환장치.
  2. 제1항에 있어서, 상기 p형 반도체층은 질소 원자를 0.001 내지 10원자%의 농도로 함유하는, 광전변환장치.
  3. 제1항에 있어서, 상기 p형 반도체층은, 질소 원자를 0.5 내지 10원자%의 농도로 함유하는 제1 p형 반도체층 및 결정 실리콘상으로서의 실리콘 원자를 함유하는 제2 p형 반도체층을 갖는, 광전변환장치.
  4. 제1항에 있어서, p형 반도체층은 붕소 원자를 더 함유하고, p형 반도체층의 질소 원자 농도 A(원자%)와 붕소 원자 농도 B(원자%)의 관계가, 식:
    0.11-0.009A + 0.042A2 ≤ B ≤ 0.2 + 0.2A + 0.05A2
    으로 표시되는 광전변환장치
  5. 제4항에 있어서, 상기 p형 반도체층이 0.01 내지 15원자%의 농도로 질소 원 자를 함유하는 광전변환장치.
  6. 제1항에 있어서, 상기 p형 반도체층이 결정 실리콘상으로서 실리콘원자를 함유하는 광전변환장치.
  7. 제6항에 있어서, 상기 p형 반도체층의 결정 실리콘상은, 라만 산란 분광학의 측정 스펙트럼에 있어서의 결정 체적 분율인 아몰퍼스 실리콘상의 피크 높이 Ia에 대한 결정 실리콘상의 피크 높이 Ic의 강도 비(Ic/Ia)가 3 이상인 광전변환장치.
  8. 제4항에 있어서, 상기 p형 반도체층은, 측정된 포논 스펙트럼에 있어서 1,800 내지 1,950cm-1의 파장 범위에서 흡수 피크를 갖지 않는 광전변환장치.
  9. p형 반도체층, i형 반도체층 및 n형 반도체층으로 구성되는 pin형 광전변환층을 구비하고,
    상기 n형 반도체층은 실리콘 원자 및 질소 원자를 함유하는, 광전변환장치.
  10. 제9항에 있어서, 상기 n형 반도체층은 질소 원자를 0.001 내지 10원자%의 농도로 함유하는, 광전변환장치.
  11. 제9항에 있어서, 상기 n형 반도체층은, 결정 실리콘상으로서의 실리콘 원자를 함유하는 제1 n형 반도체층 및 질소원자를 4 내지 10원자%의 농도로 함유하는 제2 n형 반도체층을 갖는, 광전변환장치.
  12. 제9항에 있어서, 상기 n형 반도체층은, 결정 실리콘상으로서의 실리콘 원자를 함유하는, 광전변환장치.
  13. 제12항에 있어서, 상기 n형 반도체층의 결정 실리콘상은, 라만 산란 분광학의 측정 스펙트럼에 있어서의 결정 체적 분율인 아몰퍼스 실리콘상의 피크 높이 Ia에 대한 결정 실리콘상의 피크 높이 Ic의 강도 비(Ic/Ia)가 3 이상인 광전변환장치.
  14. 제1항 또는 제9항에 있어서, 상기 i형 반도체층은, 결정 실리콘상으로서의 실리콘 원자를 함유하는, 광전변환장치.
  15. 제9항에 있어서, 상기 p형 반도체층은, 탄소 원자 및/또는 질소 원자를 함유하는, 광전변환장치.
  16. 제1항 또는 제9항에 있어서, 상기 pin형 광전변환층은, 2개의 pin형 광전변환층 이상을 구비하고, 상기 p형 반도체층 중의 적어도 하나는 질소 원자를 함유하 는, 광전변환장치.
  17. 기판상에 도전막을 형성하고 그 도전막상에 광전변환층을 형성하는 공정을 포함하고, 상기 광전변환층은 p형 반도체층, i형 반도체층 및 n형 반도체층으로 구성되며,
    상기 p형 반도체층은, 이 p형 반도체층이 0.001 내지 10원자%의 농도로 질소 원자를 포함하도록, 실리콘 원자, p형 도전성 원소 및 질소 원자를 함유하는 원료 가스를 사용하여 형성되는, 광전변환장치의 제조 방법.
  18. 제17항에 있어서, 상기 원료 가스는 N2 가스 및 SiH4 가스를 포함하고, 상기 SiH4 가스의 유량에 대한 N2 가스의 유량의 비는 0.0002 내지 2의 범위로 되도록 조절되는, 제조방법.
  19. 제17항에 있어서, 상기 원료 가스는 B2H6 가스 및 SiH4 가스를 포함하고, 상기 SiH4 가스의 유량에 대한 B2H6 가스의 유량의 비는 0.003 내지 0.01의 범위로 되도록 조절되는, 제조방법.
  20. 제17항에 있어서, 상기 p형 반도체층은, 미세결정 실리콘층으로서 형성되는, 광전변환장치의 제조 방법.
  21. 제17항에 있어서, 상기 광전변환층의 형성 단계는,
    제1 p형 반도체층이 0.5 내지 10원자%의 농도로 질소 원자를 포함하도록, 실리콘 원자, p형 도전성 원소 및 질소 원자를 함유하는 원료 가스를 사용하여 제1 p형 반도체층을 형성하고,
    실리콘 원자 및 p형 도전성 원소를 함유하는 원료 가스를 사용하여 제2 p형 반도체층을 형성하는 것을 포함하는 광전변환장치의 제조 방법.
  22. 제17항에 있어서, 상기 p형 반도체층은, p형 반도체층의 질소 원자 농도 A(원자%)와 붕소 원자 농도 B(원자%)의 관계가, 식:
    0.11-0.009A + 0.042A2 ≤ B ≤ 0.2 + 0.2A + 0.05A2
    으로 표시되도록, 실리콘 원자, p형 도전성 원소 및 질소 원자를 함유하는 원료 가스를 사용하여 형성되는 광전변환장치의 제조방법.
  23. 제22항에 있어서, 상기 원료 가스는 SiH4 가스, N2 가스 및 B2H6 가스를 포함하고, 상기 SiH4 가스의 유량에 대한 B2H6 가스의 유량의 비는 0.033 내지 4.2로 조절되고, 상기 SiH4 가스의 유량에 대한 N2 가스의 유량의 비는 0.002 내지 3.0으로 조절되는, 광전변환장치의 제조 방법.
  24. 제22항에 있어서, 상기 원료 가스는 H2 가스 및 SiH4 가스를 포함하고, 상기 SiH4 가스의 유량에 대한 H2 가스의 유량의 비는 120 내지 900 의 범위로 조절되는, 광전변환장치의 제조 방법.
  25. 제17항에 있어서, 상기 p형 반도체층을 형성하고, 180℃ 내지 350℃로 가열한 다음, i형 반도체층을 형성하는, 광전변환장치의 제조 방법.
  26. 제17항에 있어서, 상기 p형 반도체층은, 광전변환층의 형성 후 180℃ 내지 350℃로 가열하는, 광전변환장치의 제조 방법.
  27. 기판상에 도전막을 형성하고 그 도전막상에 광전변환층을 형성하는 공정을 포함하고, 상기 광전변환층은 p형 반도체층, i형 반도체층 및 n형 반도체층으로 구성되며,
    상기 n형 반도체층은, 이 n형 반도체층이 0.001 내지 10원자%의 농도로 질소 원자를 포함하도록, 실리콘 원자, n형 도전성 원소 및 질소 원자를 함유하는 원료 가스를 사용하여 형성되는, 광전변환장치의 제조 방법.
  28. 제27항에 있어서, 상기 원료 가스는 N2 가스 및 SiH4 가스를 포함하고, 상기 SiH4 가스의 유량에 대한 N2 가스의 유량의 비는 0.0002 내지 2의 범위로 되도록 조 절되는, 제조방법.
  29. 제27항에 있어서, 상기 원료 가스는 PH3 가스 및 SiH4 가스를 포함하고, 상기 SiH4 가스의 유량에 대한 PH3 가스의 유량의 비는 0.0125 내지 0.025의 범위로 되도록 조절되는, 제조방법.
  30. 제27항에 있어서, 상기 n형 반도체층은, 미세결정 실리콘층으로서 형성되는, 광전변환장치의 제조 방법.
  31. 제27항에 있어서, 상기 광전변환층의 형성 단계는,
    실리콘 원자, p형 도전성 원소를 함유하는 원료 가스를 사용하여 제1 n형 반도체층을 형성하고,
    제2 n형 반도체층이 4 내지 10원자%의 농도로 질소 원자를 포함하도록, 실리콘 원자, p형 도전성 원소 및 질소 원자를 함유하는 원료 가스를 사용하여 제2 n형 반도체층을 형성하는 것을 포함하는 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101022821B1 (ko) * 2008-12-31 2011-03-17 한국철강 주식회사 광기전력 장치의 제조 방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080128022A1 (en) * 2006-11-15 2008-06-05 First Solar, Inc. Photovoltaic device including a tin oxide protective layer
JP2008181965A (ja) * 2007-01-23 2008-08-07 Sharp Corp 積層型光電変換装置及びその製造方法
JP2009158667A (ja) * 2007-12-26 2009-07-16 Mitsubishi Heavy Ind Ltd 光電変換装置及びその製造方法
JP5226562B2 (ja) 2008-03-27 2013-07-03 デクセリアルズ株式会社 異方性導電フィルム、並びに、接合体及びその製造方法
US20090255574A1 (en) * 2008-04-14 2009-10-15 Sierra Solar Power, Inc. Solar cell fabricated by silicon liquid-phase deposition
JP5436017B2 (ja) * 2008-04-25 2014-03-05 株式会社半導体エネルギー研究所 半導体装置
KR100876613B1 (ko) 2008-05-27 2008-12-31 한국철강 주식회사 탄뎀 박막 실리콘 태양전지 및 그 제조방법
KR101602252B1 (ko) * 2008-06-27 2016-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터, 반도체장치 및 전자기기
WO2010035846A1 (en) * 2008-09-26 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and method for manufacturing the same
EP2287920A1 (en) * 2008-10-30 2011-02-23 Mitsubishi Heavy Industries, Ltd. Photoelectric conversion apparatus and process for producing photoelectric conversion apparatus
JP2010129785A (ja) * 2008-11-27 2010-06-10 Mitsubishi Heavy Ind Ltd 光電変換装置の製造方法
KR101509765B1 (ko) * 2008-12-23 2015-04-06 엘지이노텍 주식회사 태양전지
KR20100096747A (ko) * 2009-02-25 2010-09-02 엘지전자 주식회사 태양전지 및 그의 제조방법
US20100221867A1 (en) * 2009-05-06 2010-09-02 International Business Machines Corporation Low cost soi substrates for monolithic solar cells
WO2011142443A1 (en) * 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Microcrystalline silicon film, manufacturing method thereof, semiconductor device, and manufacturing method thereof
US10128396B2 (en) 2012-10-26 2018-11-13 Stmicroelectronics S.R.L. Photovoltaic cell
KR102195003B1 (ko) 2014-06-18 2020-12-24 삼성전자주식회사 반도체 다이오드, 가변 저항 메모리 장치 및 가변 저항 메모리 장치의 제조 방법
IT201600096823A1 (it) * 2016-09-27 2018-03-27 Enel Green Power Spa Dispositivo a cella solare e metodo di produzione dello stesso
JP6896672B2 (ja) * 2018-03-21 2021-06-30 株式会社東芝 半導体装置及びその製造方法
EP4080588A1 (en) * 2021-04-23 2022-10-26 Pixquanta Limited Short-wave infra-red radiation detection device

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57136377A (en) 1981-02-17 1982-08-23 Kanegafuchi Chem Ind Co Ltd Amorphous silicon nitride/amorphous silicon heterojunction photoelectric element
US4385199A (en) * 1980-12-03 1983-05-24 Yoshihiro Hamakawa Photovoltaic cell having a hetero junction of amorphous silicon carbide and amorphous silicon
US4469715A (en) * 1981-02-13 1984-09-04 Energy Conversion Devices, Inc. P-type semiconductor material having a wide band gap
JPS57160123A (en) * 1981-03-30 1982-10-02 Hitachi Ltd Semiconductor device
US4438723A (en) * 1981-09-28 1984-03-27 Energy Conversion Devices, Inc. Multiple chamber deposition and isolation system and method
US4419533A (en) * 1982-03-03 1983-12-06 Energy Conversion Devices, Inc. Photovoltaic device having incident radiation directing means for total internal reflection
US4453173A (en) * 1982-04-27 1984-06-05 Rca Corporation Photocell utilizing a wide-bandgap semiconductor material
GB2137810B (en) * 1983-03-08 1986-10-22 Agency Ind Science Techn A solar cell of amorphous silicon
JPS6150378A (ja) * 1984-08-20 1986-03-12 Mitsui Toatsu Chem Inc 非晶質太陽電池の製法
JPS6190476A (ja) 1984-10-09 1986-05-08 Sanyo Electric Co Ltd 光起電力装置
JPS6191974A (ja) * 1984-10-11 1986-05-10 Kanegafuchi Chem Ind Co Ltd 耐熱性マルチジヤンクシヨン型半導体素子
US4801468A (en) * 1985-02-25 1989-01-31 Canon Kabushiki Kaisha Process for forming deposited film
US5140397A (en) * 1985-03-14 1992-08-18 Ricoh Company, Ltd. Amorphous silicon photoelectric device
JPH07101751B2 (ja) * 1985-03-28 1995-11-01 キヤノン株式会社 光起電力素子の製造方法
US4776894A (en) * 1986-08-18 1988-10-11 Sanyo Electric Co., Ltd. Photovoltaic device
JPS6347987A (ja) 1986-08-18 1988-02-29 Sanyo Electric Co Ltd 光起電力装置
JPH07105513B2 (ja) 1986-09-26 1995-11-13 三洋電機株式会社 光起電力装置
US4775425A (en) * 1987-07-27 1988-10-04 Energy Conversion Devices, Inc. P and n-type microcrystalline semiconductor alloy material including band gap widening elements, devices utilizing same
US4891330A (en) * 1987-07-27 1990-01-02 Energy Conversion Devices, Inc. Method of fabricating n-type and p-type microcrystalline semiconductor alloy material including band gap widening elements
JPH0329373A (ja) 1989-06-26 1991-02-07 Tonen Corp 非晶質太陽電池
JP2719230B2 (ja) * 1990-11-22 1998-02-25 キヤノン株式会社 光起電力素子
US5246506A (en) * 1991-07-16 1993-09-21 Solarex Corporation Multijunction photovoltaic device and fabrication method
JPH0548129A (ja) 1991-08-21 1993-02-26 Sanyo Electric Co Ltd 光起電力装置
JP3245962B2 (ja) 1992-06-17 2002-01-15 富士電機株式会社 薄膜太陽電池の製造方法
US5382809A (en) * 1992-09-14 1995-01-17 Sumitomo Electric Industries, Ltd. Semiconductor device including semiconductor diamond
JP3377814B2 (ja) 1992-10-28 2003-02-17 鐘淵化学工業株式会社 多結晶シリコン薄膜およびその形成法
JP2695585B2 (ja) * 1992-12-28 1997-12-24 キヤノン株式会社 光起電力素子及びその製造方法、並びにそれを用いた発電装置
US5866471A (en) * 1995-12-26 1999-02-02 Kabushiki Kaisha Toshiba Method of forming semiconductor thin film and method of fabricating solar cell
JPH09246578A (ja) 1996-03-11 1997-09-19 Sanyo Electric Co Ltd 光起電力素子
US6184456B1 (en) * 1996-12-06 2001-02-06 Canon Kabushiki Kaisha Photovoltaic device
EP1041646B1 (en) * 1997-11-10 2012-12-12 Kaneka Corporation Method of producing silicon thin-film photoelectric transducer
JP3581546B2 (ja) * 1997-11-27 2004-10-27 キヤノン株式会社 微結晶シリコン膜形成方法および光起電力素子の製造方法
JPH11233801A (ja) * 1998-02-17 1999-08-27 Canon Inc 微結晶シリコン膜の形成方法、および光起電力素子
JP4208281B2 (ja) * 1998-02-26 2009-01-14 キヤノン株式会社 積層型光起電力素子
JP2000004036A (ja) 1998-06-16 2000-01-07 Canon Inc 微結晶半導体層の形成方法、および光起電力素子
US6252923B1 (en) * 1999-08-10 2001-06-26 Westinghouse Electric Company Llc In-situ self-powered monitoring of stored spent nuclear fuel
JP2001345272A (ja) * 2000-05-31 2001-12-14 Canon Inc シリコン系薄膜の形成方法、シリコン系薄膜及び光起電力素子
JP4110713B2 (ja) 2000-06-20 2008-07-02 富士電機ホールディングス株式会社 薄膜太陽電池
JP2002016271A (ja) 2000-06-29 2002-01-18 Fuji Electric Co Ltd 薄膜光電変換素子
US6787692B2 (en) * 2000-10-31 2004-09-07 National Institute Of Advanced Industrial Science & Technology Solar cell substrate, thin-film solar cell, and multi-junction thin-film solar cell
JP3897582B2 (ja) * 2000-12-12 2007-03-28 キヤノン株式会社 真空処理方法、真空処理装置、半導体装置の製造方法および半導体装置
US6706336B2 (en) * 2001-02-02 2004-03-16 Canon Kabushiki Kaisha Silicon-based film, formation method therefor and photovoltaic element

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101022821B1 (ko) * 2008-12-31 2011-03-17 한국철강 주식회사 광기전력 장치의 제조 방법

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Publication number Publication date
US7915520B2 (en) 2011-03-29
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