KR20060043561A - 배선 기판의 제조 방법 및 반도체 장치 - Google Patents

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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명은 기판 표면에 패턴 형성되어 있는 플립 칩 접속용 및 배선 본딩 접속용으로 사용되는 패드에 관한 것이다. 플립 칩 접속용으로 사용될 패드는 차폐된다. 배선 본딩 접속용으로 사용될 각각의 패드에는 도금이 실시된다. 배선 본딩 접속용 패드는 마스크 테이프에 의해 차폐된다. 접착층은 플립 칩 접속용으로 사용될 각 패드의 표면에 도포된다. 땜납 분말은 플립 칩 접속용으로 사용될 각 패드의 표면이 접착층과 접착되도록 구비된다. 마스크용 테이프는 배선 본딩 접속용 본딩 패드로부터 박리된다. 땜납이 플립 칩 접속용으로 사용될 패드를 피복 하도록 땜납 분말은 리플로우잉(reflowing)에 의해 용융된다.
접속 패드, 본딩 패드, 배선 기판, 도금, 테이프, 리플로우잉

Description

배선 기판의 제조 방법 및 반도체 장치{METHOD FOR MANUFACTURING WIRING BOARD AND SEMICONDUCTOR DEVICE}
도 1의 (a) 내지 (e)는 본 발명에 따른 배선 기판의 제조 방법을 나타내는 설명도.
도 2의 (a) 내지 (e)는 본 발명에 따른 배선 기판의 제조 방법을 나타내는 설명도.
도 3의 (a)는 스트립(strip) 형상으로 형성된 배선 기판(workpiece)의 평면도이고, 도 3의 (b)는 도 3의 (a)에서 워크피스(40)의 A부분을 나타내는 평면도.
도 4는 스트립 형상으로 형성된 배선 기판(workpiece)에 접착되는 마스크용 테이프를 나타내는 평면도.
도 5는 스트립 형상으로 형성된 배선 기판(workpiece)에 마스크용 테이프를 접착한 상태를 나타내는 평면도.
도 6은 반도체 소자가 적재되어 탑재된 반도체 장치의 구성을 나타내는 단면도.
도 7은 플립 칩 접속용의 접속 패드와 배선 본딩 접속용의 본딩 패드가 형성된 기판의 예를 나타내는 설명도.
*도면의 주요 부분에 대한 부호의 설명*
10, 30 :수지 기판
32 : 동박
34 : 레지스트 패턴
16 : 플립 칩 접속용의 접속 패드
18 : 배선 본딩용의 본딩 패드
38 : 땜납 레지스트
16a, 18a : 패드
40 : 워크피스
본 발명은 반도체 장치의 제조 방법에 관한 것이며, 더욱 상세하게는, 플립 칩 접속용의 접속 패드와 배선 본딩 접속용의 본딩 패드를 갖는 배선 기판의 제조 방법 및 이 제조 방법에 의해 얻어진 배선 기판을 이용하는 반도체 장치에 관한 것이다.
종래 기술에서는, 하나의 기판(14) 위에 플립 칩 접속 및 배선 본딩 접속에 의해 반도체 소자(12)를 탑재하는 방법이 개시되어 있다(US6,781,221 참조). 도 6은 2개의 반도체 소자(10, 12)를 기판(14) 위에 적재하여 탑재하고 이 반도체 소자(10, 12)를 수지(19)로 봉지하는 방법을 채용하여 제조된 반도체 장치의 예를 나타낸다. 반도체 소자(10, 12)를 적재하여 탑재하기 위해서, 이 반도체 장치에는, 하 단의 반도체 소자(10)는 플립 칩 접속에 의해 기판(14) 위에 탑재되고, 반면에 상단의 반도체 소자(12)는 배선 본딩에 의해 그 위에 탑재된다. 참조번호 20은 반도체 소자(10)의 전극에 형성된 접속용 범프를 나타낸다. 참조번호 16은 플립 칩 접속용의 접속 패드를 나타낸다. 참조번호 18은 배선 본딩 접속용의 본딩 패드를 나타낸다. 참조번호 22는 본딩 배선을 나타낸다.
플립 칩 접속과 배선 본딩 접속을 이용하여 반도체 소자를 기판(14) 위에 탑재하는 방법은 반도체 장치를 소형화하는 점에서 효과적이다. 그러나, 상이한 접속 형태 즉, 플립 칩 접속과 배선 본딩 접속에 의해 반도체 소자가 탑재된다. 그러므로, 기판(14) 위에는 플립 칩 접속용의 접속 패드(16), 및 배선 본딩 접속용의 본딩 패드(18)가 형성되어야 한다.
도 7은 기판(14) 위에 플립 칩 접속용의 접속 패드(16)와 배선 본딩 접속용의 본딩 패드(18)가 형성되어 있는 상태를 나타낸다. 반도체 소자(10, 12)의 탑재 형태에 따라, 플립 칩 접속용의 접속 패드(16)는 배선 본딩 접속용의 본딩 패드(18)의 내측을 따라 위치하게 된다.
반면에, 반도체 소자(10)에 형성된 범프(20)(금 범프)는 플립 칩 접속용의 접속 패드(16)에 각각 접합된다. 본딩 패드에는 각각 본딩 배선(금 배선)이 접속되어 있다. 그러므로, 패드(16, 18)에는 상이한 표면 처리가 행하여진다.
즉, 패드(16)를 피복하도록 접속 패드(16)의 표면에 땜납이 도포되고, 반면에 본딩 패드(18)에는 본딩용의 도금(예를 들면, 니켈 도금 및 금 도금)이 실시된 다. 그러므로, 종래 방법은 배선 패턴과 접속 패드(16) 및 본딩 패드(18)로 사용될 패드를 형성한 후, 먼저 본딩 패드(18)로 사용될 패드에 도금을 실시하고, 그 다음에, 접속 패드(16)로 사용될 패드에 이 패드(16)가 피복되도록 땜납을 도포하도록 하고 있다.
본딩 패드(18)로 사용될 패드에 도금이 실시될 때에는, 접속 패드(16)로 사용될 부위는 도금 장치에 의해 마스크되어, 본딩 패드(18)에만 도금이 실시된다. 접속 패드(16)로 사용될 패드에 땜납이 도포될 때에는, 본딩 패드(18)에 땜납이 도포되지 않도록 본딩 패드(18)를 차폐하여 땜납을 도포한다.
플립 칩 접속용의 접속 패드(16)가 매우 미세한 간격으로 형성될 경우에, 다음과 같은 방법이 채용된다. 즉, 땜납이 패드를 피복하도록 도포될 때에, 접착층이 각 패드 위에 형성한 후, 땜납 분말이 패드에 접착층으로 접착된다. 그 다음에, 땜납 분말은 패드를 피복하도록 각 패드의 표면 위에 땜납을 도포함으로써 용융된다. 이러한 방법을 행하여 각 패드를 피복하는 방식으로 땜납을 패드에 도포할 경우에, 땜납 분말이 본딩 패드(18) 등의 불필요한 부위에 도포되는 것을 방지하는 것이 필요하다. 실제 대량 생산 라인에서는 본딩 패드(18)의 표면을 확실하게 피복 및 접속 패드(16)에만 땜납이 확실하게 접착할 수 있는 양호한 작업성을 갖는 제조 방법이 요구된다.
본 발명은 이러한 문제점들을 해결하기 위한 것이다. 본 발명의 목적은 플립 칩 접속용의 접속 패드 및 배선 본딩 접속용의 본딩 패드를 갖는 배선 기판을 제조하는 방법, 및 이러한 배선 기판을 이용한 반도체 장치를 제공하는 것이다.
본 발명의 상기 목적을 달성하기 위해서, 본 발명에 따른 각 방법 및 장치는 다음의 구성을 갖는다. 즉, 본 발명에 따른 방법은 패드의 표면을 피복하도록 땜납이 도포된 플립 칩 접속용의 접속 패드와, 패드의 표면에 도금이 수행된 배선 본딩 접속용의 본딩 패드가 구비된 배선 기판을 제조하는 방법이다. 이 방법에서는, 복수 소자용 기판이 워크피스로서 사용되고, 플립 칩 접속용의 접속 패드 및 배선 본딩용 본딩 패드로서 사용될 패드가 기판의 표면에 형성되고, 그 다음, 플립 칩 접속용의 접속 패드로서 사용될 패드를 차폐하고, 배선 본딩 접속용의 본딩 패드로서 사용될 각 패드의 표면에 도금을 실시하고, 이어서, 배선 본딩 접속용의 본딩 패드가 형성되는 영역에 마스크용 테이프를 도포함으로써, 이 본딩 패드를 차폐하며, 그 후에, 플립 칩 접속용의 접속 패드로서 사용될 각 패드의 표면에 접착층을 형성하고, 이어서, 플립 칩 접속용의 접속 패드로서 사용될 각 패드의 표면에 땜납 분말을 공급하고, 그 다음, 이로부터 마스크용 테이프를 박리한 후, 땜납 분말은 리플로우잉에 의해 용융됨으로써, 플립 칩 접속용의 접속 패드로서 사용될 패드를 피복하는 방식으로 플립 칩 접속용의 접속 패드로서 사용될 패드에 땜납을 피복한다.
또한, 본 발명의 방법에서, 워크피스는 개개의 반도체 장치로서 형성될 영역이 종횡으로 정렬된 스트립 형상으로 형성된 기판일 수 있고, 마스크용 테이프는 각각의 반도체 장치로서 형성될 영역에 각각 위치되어 그리드(grid) 형상으로 정렬되어 배치된 개구를 구비한 테이프로 될 수 있다. 배선 본딩 접속용의 본딩 패드 는 개개의 반도체 장치로 형성될 영역에 각각 위치되어 형성된 개구를 구비한 마스크 테이프를 이용하여 확실하게 차폐될 수 있다. 그러므로, 본 발명의 방법은 반도체 장치의 대량 생산용으로 바람직하게 이용될 수 있다.
또한, 본 발명의 방법에서는, 개개의 반도체 장치로서 형성될 각각의 영역에서, 배선 본딩 접속용의 본딩 패드는 개개의 반도체 장치로 형성될 각각의 영역 외주 측을 따라 배치되고, 반면에 플립 칩 접속용의 접속 패드는 배선 본딩 접속용의 본딩 패드가 배치된 영역 내측을 따라 배치될 수 있고, 마스크용 테이프는 상기 각 영역에서 배선 본딩 접속용의 본딩 패드가 배치되는 영역을 차폐하고, 플립 칩 접속용의 접속 패드로서 사용될 패드가 노출되는 개구를 구비된 테이프로 될 수 있다.
또한, 본 발명의 방법에서는, 플립 칩 접속용의 접속 패드로 사용될 패드에 땜납 분말이 부착된 후에, 워크피스가 가열로(heating furnace)에 수용됨으로써 플립 칩 접속용의 접속 패드로 사용될 패드에 땜납 분말을 임시적으로 피착한다.
또한, 본 발명의 방법에서는, 배선 본딩 접속용의 본딩 패드로 사용될 패드에 니켈 도금 및 금 도금이, 이 순서로 실시되고, Sn-Ag 재료로 구성된 땜납 분말은 본딩 패드로 이용될 패드에 부착되고, Sn-Ag 땜납은 플립 칩 접속용의 접속 패드로 이용될 각 패드의 표면에 피복될 수 있다.
또한, 본 발명의 장치는 본 발명의 따른 상기 배선 기판의 제조 방법에 의해 제조된 배선 기판 상에 2개의 반도체 소자가 적재되어 탑재된 반도체 장치이다. 이 장치에서, 배선 기판에 대향한 1단째의 반도체 소자는 플립 칩 접속에 의해 배 선 본딩에 접속되고, 1단째 소자에 대향한 2단째의 반도체 소자는 배선 본딩 접속에 의해 배선 기판에 접속된다.
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 1의 (a) 내지 (e) 및 도 2의 (a) 내지 (e)는 본 발명에 따른 배선 기판을 제조 공정을 나타내는 설명도이다. 도 1의 (a)는 수지 기판(30)의 한쪽 면이 피복되도록 동박(32)을 도포하여 얻어진 단면 동피복 기판에 레지스트 필름을 도포하고, 이 레지스트 필름을 노광 및 현상하여, 동박(32)의 표면에 레지스트 패턴(34)을 형성한 상태를 나타낸다. 레지스트 패턴(34)은 소정의 배선 패턴과, 플립 칩 접속용의 접속 패드(16), 및 배선 본딩용의 본딩 패드(18)의 패턴 부분을 피복하도록 형성된다.
도 1의 (b)는 레지스트 패턴(34)을 마스크로 사용하여 동박(32)을 에칭함으로써, 배선 패턴, 접속 패드(16)로 사용될 패드와 본딩 패드(18)로 사용될 패드가 동시에 형성된 상태를 나타낸다. 참조번호 16a는 플립 칩 접속용 접속 패드(16)으로 사용될 패드를 나타낸다. 참조번호 18a는 배선 본딩용 본딩 패드(18)로 사용될 패드를 나타낸다.
도 1의 (c)는 패드(18a)의 표면에 도금(36)을 실시하여 본딩 패드(18)가 형성된 상태를 나타낸다. 본 실시예에서는 도금(36)으로써, 니켈 도금과 금 도금을 이 순서로 실시한다. 도금의 구조는 본 실시예에 채용된 구조로 제한되지 않는다. 예를 들면, Ni(니켈) 도금 및 Pd(팔라듐) 도금은 이 순서로 실시될 수 있고, 또는 Ni 도금, Pd 도금 및 Au(금) 도금이 이 순서로 실시될 수 있다. 또한, 패드(18a) 에 도금을 실시할 때에, 플립 칩 접속용의 패드(16a)에 도금 액이 부착되지 않도록 마스크(26)로 차폐된다. 예를 들면, 도금 레지스트는 이 마스크로서 이용될 수 있다.
도 1의 (d)는 수지 기판(30)의 표면을 보호층으로 한 땜납 레지스트(38)로 피복함으로써 수지 기판(30)의 표면에서 플립 칩 접속용 패드(16a) 및 배선 봉딩용 본딩 패드(18a)만이 노출되는 상태를 나타낸다. 또한, 수지 기판(30)의 표면은 패드(18a)의 표면에 도금을 실시하기 전에 수지 기판(30)의 표면이 땜납 레지스트(38)로 피복되어도 좋다.
도 3의 (a) 내지 (b)는 수지 기판(30)의 표면에 땜납 레지스트(38)가 패드(16a, 18a)를 제외한 표면을 피복하도록 도포된 상태의 워크피스(40)를 나타낸다. 본 실시예에 따른 배선 기판의 제조 방법에 사용된 워크피스(40)는, 도 3의 (a)에 도시한 바와 같이, 수지 기판(30)을 스트립 형상으로 형성하여 얻어진 것이다. 워크피스(40)는 단일 수지 기판에서 복수의 반도체 장치를 얻도록 제공된다. 도 3의 (a)에 나타낸 바와 같이, A 부분은 한개의 반도체 장치로 형성될 구획 부분이다. 각각의 반도체 장치로 형성될 영역은 워크피스(40)에 종횡으로 정렬되도록 설치되어 있다. 도 3의 (b)는 도 3의 (a)에서 워크피스(40)의 A 부분의 확대도를 나타낸다. 각 구획 영역에는, 본딩 패드(18)가 그 영역의 외주 측을 따라 배치되고, 반면에 플립 칩 접속용 접속 패드(16)는 각 본딩 패드(18)의 내측을 따라 배치되어 있다. 도 3의 (b)에서, 대각선으로 표시된 영역은 땜납 레지스트(38)로 도포된 영역을 나타낸다. 이것은 도 7에 나타낸 바와 같이, 반도체 소자를 적재하여 탑재한 형식의 반도체 장치의 구성 예이다.
도 1의 (e)는 수지 기판(30)의 표면을 땜납 레지스트(38)에 의해 피복한 후, 수지 기판(30) 상에 각각의 본딩 패드(18)가 형성된 영역을 테이프(42)에 의해 마스크한 상태를 나타낸다. 테이프(42)는 패드(16a)를 피복하는 방식 등으로 하여 패드(16a)의 표면에 땜납이 도포될 때에 본딩 패드(18)의 표면에 땜납 분말 등이 부착되는 것을 방지하는 목적으로 사용된다. 도 1의 (e)에 도시한 바와 같이, 땜납 레지스트(38)의 표면은 본딩 패드(18)의 표면보다 약간 높게 위치된다. 그러므로, 테이프(42)가 본딩 패드(18)에 설치될 때에, 테이프(42)가 본딩 패드(18)의 표면에서 약간 이간되어 대향하는 땜납 레지스트(38) 사이에 건너지르도록 접착된다.
본 실시예에 사용된 테이프(42)는 기재가 클로로에텐(chloroethene) 계의 수지로 되고, 접착층이 아크릴 수지로 된다. 비록 본딩 패드(18)에 접착제가 잔존하여도 접착층은 배선 본딩에 문제가 되지 않는 재료로 형성된다. 본 실시예에서는, 테이프(42)는 본딩 패드(18)로부터 이간되어 땝납 레지스트(38)에 접착됨으로써, 본딩 패드(18)의 표면에 접착제가 부착되어 경화되어 질 수 있다.
도 4는 실제의 워크피스(40)에 사용하는 마스크용 테이프(42)를 나타낸다. 상술한 바와 같이, 워크피스(40)는 스트립 형상으로 형성된다. 워크피스(40)에는, 반도체 장치로서 형성될 영역이 정렬된 구획으로 형성된다. 그러므로, 마스크용 테이프(42)로는 구획에 각각 형성된 개구(44)를 구비한 그리드 형상의 것을 사용한다.
도 5는 개구(44)를 구비한 마스크용 테이프(42)를 수지 기판(30)에 부착한 상태를 나타낸다. 개구(44) 각각은 해당 본딩 패드(18)가 배치된 위치보다도 더 작은 직사각형 홀로 형성되어 있다. 테이프(42)는 수지 기판(30)으로 배열되어 부착되어진다. 그러므로, 워크피스(40)의 구획에서, 본딩 패드(18)는 차폐되고, 반면에 플립 칩 접속용의 패드(16a)는 노출된다.
또한, 마스크용 테이프(42)는 실제로는 수지 필름으로 구성된 세퍼레이터(separator)로 분리되어 워크피스(40)에 접착되어 사용한다. 테이프(42)를 땜납 레지스트(38)의 표면에 부착시킴으로써 본딩 패드(18)는 외부로부터 봉지된다.
도 2의 (a) 내지 (e)는 플립 칩 접속용의 접속 패드(16)로 사용될 패드(16a)를 피복하도록 땜납을 도포하는 공정을 나타내는 설명도이다. 도 2의 (a)는 패드(16a)의 표면에 땜납 분말이 부착되도록, 패드(16a)의 표면에 접착층(50)이 형성된 상태를 나타낸다. 접착층(50)은 접착액 용기 내에 워크피스(40)를 침지하도록 패드(16a)의 표면에 부착한다. 비록 접착액은 동으로 되는 패드(16a)의 표면에 선택적으로 부착하지만, 본딩 패드(18)는 테이프(42)로 피복되기 때문에, 접착액 용기에 워크피스(40)가 침지되어도 본딩 패드(18)에 접착액은 부착되지 않는다.
다음으로, 워크피스(40)의 위쪽으로부터, 땜납 분말(52)을 떨어뜨려 패드(16a)의 표면에 땜납 분말(52)을 부착시킨다(도 2의 (b) 참조). 패드(16a) 이외의 기판 표면에 떨어진 땜납 분말은 세정 공정에 의해 제거된다. 그러나, 이 세정 공정에서도 본딩 패드(18)는 테이프(42)로 피복되어 있기 때문에, 배선 본딩에는 아무런 문제가 없다. 또한, 본 실시예에서 사용된 땜납 분말(52)은 Sn-Ag 재료로 구성되는 땜납 분말이다.
패드(16a)의 표면에 부착된 땜납 분말(52)은 리플로우잉 공정에서 용융된다. 그러므로, 땜납 분말(52)은 패드(16a)를 피복하도록 패드(16a)의 표면에 도포된다. 본 실시예에서는, 리플로우잉 공정의 예비 공정으로써, 땜납 분말(52)이 패드(16a)에 임시 부착된다. 이 임시 부착은 땜납 분말(52)을 약간 용융하고 패드(16a)에 부착시키는 조작이다. 실제로는, 170℃ 정도의 가열로에 1시간 정도 기판을 가열함으로써 땜납 분말(52)은 임시적으로 부착될 수 있다. 마스크용 테이프(42)는 임시적으로 땜납 분말을 부착하는 공정이 수행되기 전에 분리된다. 실시예에서 사용된 테이프(42)는 충분한 내열성을 갖고 있지 않기 때문이다. 임시적으로 땜납 분말을 부착하는 공정 후에, 마스크용 테이프(42)로 본딩 패드(18)가 피복되지 않아도 본딩 패드(18)의 표면에 이물이 부착되지 않는다.
도 2의 (c)는 리플로우잉 공정의 예비 공정으로써, 패드(16a)의 표면이 플럭스(flux)(54)로 코팅된 상태를 나타낸다. 플럭스(54)는 땜납의 유동성, 땜납과 패드(16a) 사이에 접합성을 향상시키기 위해 사용된다.
도 2의 (d)는 리플로우잉 공정에서 땜납 분말(52)이 용융되고, 패드(16a)의 표면에 용융된 땜납(52a)을 그 표면을 피복하도록 도포한 상태를 나타낸다.
도 2의 (e)는 리플로우잉 후에 플럭스(54)를 세정하고, 최종적으로 배선 기판으로 얻어진 상태를 나타낸다. 이 배선 기판은 플립 칩 접속용의 접속 패드(16)에 대해서는 패드(16a)의 표면에 땜납(52a)이 도포되고, 배선 본딩 접속용의 본딩 패드(18)에 대해서는 패드(18a)의 표면에 소정의 도금(36)이 실시된 것이다. 결과적으로, 플립 칩 접속과 배선 본딩 접속을 사용하여 반도체 소자가 탑재될 수 있는 배선 기판으로 제공된다.
또한, 접착층(50)을 이용하여 땜납 분말을 패드(16a)의 표면에 부착시키고, 리플로우잉에 의해 패드(16a)의 표면에 땜납(52a)을 그 표면을 피복하도록 도포시키는 방법으로써, 예를 들면, 특허공개 JP-A-7-7244호 공보에 기재되어 있는 방법을 이용할 수 있다.
본 발명에 따른 배선 기판의 제조 방법에서는, 상술한 바와 같이, 플립 칩 접속용의 접속 패드(16)와 배선 본딩 접속용의 본딩 패드(18)를 하나의 기판에 형성할 경우에, 본딩 패드(18)가 형성된 부위에 마스크용 테이프(42)가 구비된 상태에서, 플립 칩 접속용의 접속 패드(16)를 형성하는 공정을 행함으로써, 본딩 패드(18)가 외부로 노출되는 것을 방지한다. 또한, 마스크용 테이프(42)에 의한 본딩 패드(18)를 피복하는 것에 의해, 본딩 패드(18)에 피복하도록 땜납이 도포되지 않도록 확실하게 보호할 수 있고, 또한, 테이프(42)를 설치하는 조작을 수행하기 때문에, 테이프(42)를 수지 기판(30)에 부착하거나, 수지 기판(30)으로 분리하는 조작을 용이하게 할 수 있다.
특히, 테이프(42)를 이용하는 경우에는, 테이프(42)와 수지 기판(30)에 위치 결정용의 마크나 위치 결정용의 홀을 설치함으로써 고정밀도로 위치 맞춤 조작이 용이하게 행해질 수 있다. 그러므로, 작업성이 향상되는 동시에 소정의 정밀도가 만족된다. 결과적으로, 본 발명에 의한 방법은 반도체 장치의 양산에 바람직하게 이용될 수 있다.
배선 기판의 제조 방법에서, 본딩 패드(16)에 이 패드(16)가 피복되도록 땜 납을 도포하기 위해 본딩 패드(18)을 피복하는 방법으로써 본딩 패드(18)에 액상 레지스트를 도포하여 이 본딩 패드(18)를 레지스트 층으로 피복되도록 레지스트 층을 형성하는 방법도 사용될 수 있다. 그러나, 레지스트를 도포하여 레지스트 층을 형성하는 방법은 노광 및 현상에 의해 패드(16a)를 노출하는 패턴에 레지스트 층의 형성은 공정을 복잡하게 하고 생산성이 떨어지는 문제가 있다. 또한, 이 방법은 땜납 분말을 부착한 후에 레지스트 층이 제거되기 때문에, 이 레지스트 층이 제거될 때에 땜납 분말도 제거되는 문제가 있다.
상술한 테이프를 사용하는 방법은 이들 문제가 없다는 점에서 우월하다. 또한, 이 방법은 실제 양산 방법으로서 바람직하게 이용할 수 있는 방법으로 효과적이다.
또한, 본 발명에 따른 배선 기판을 이용하여 반도체 장치를 제조하는 경우에서는, 먼저, 플립 칩 접속용의 접속 패드(16)와 배선 본딩 접속용의 본딩 패드(18)가 형성된 워크피스(40)에, 1단째(또는 하단)의 반도체 소자를 접속 패드(16)와 플립 칩 접속하고, 언더필링(underfilling) 공정을 수행한다. 이어서, 2단째(또는 상단)의 반도체 소자를 1단째의 반도체 소자의 위에 적재한다. 그런 후, 2단째의 반도체 소자는 본딩 패드(18)와 배선 본딩으로 접속된다. 1단째의 반도체 소자를 본딩 패드(16)에 플립 칩 접속으로 접속하는 방법으로서, 배선 본더(bonder)를 이용하여 금 범프를 형성함으로써 1단째의 반도체 소자와 본딩 패드(16) 사이를 접속하는 방법, 및 반도체 소자의 전극에 땜납 범프를 형성함으로써 1단째의 반도체 소자와 본딩 패드(16) 사이를 접속 방법이 이용될 수 있다. 또한, 2단째의 반도체 소자와 본딩 패드(18)와의 사이에 배선 본딩으로 금 배선을 이용한 배선 본딩이 이용될 수 있다.
다음으로는, 반도체 소자가 탑재된 워크피스를 수지 봉지용의 금형에 셋팅한다. 반도체 소자가 탑재된 단면 전체는 수지 봉지된다. 수지 봉지 후에, 워크피스(40)를 수지와 함께 각각의 구획으로 절단된다. 그러므로, 개편의 반도체 장치를 얻을 수 있다. 이러한 방식으로 얻어진 반도체 장치는, 도 6에 나타낸 바와 같이, 기판(14) 위에 반도체 소자(10, 12)가 적재되어 탑재되고, 1단째의 반도체 소자(10)가 기판(14)과 플립 칩 접속되고, 2단째의 반도체 소자(12)가 기판(14)과 배선 본딩으로 접속되어 구성된다. 또한, 외부 접속 단자(15)는 기판(14)에 형성된 관통홀을 통하여 접속 패드(16) 및 본딩 패드(18)와 전기적으로 접속된다.
본 발명에 따른 배선 기판의 제조 방법에서는 배선 본딩용 본딩 패드로서 사용될 패드의 표면에 도금을 실시한 후, 이 배선 본딩용 본딩 패드를 마스크용 테이프에 의해 차폐하여 플립 칩 접속용 패드에 땜납이 피복되도록 도포시키는 방법을 채용함으로써, 배선 본딩 접속용의 본딩 패드와 플립 칩 접속용의 접속 패드를 구비한 배선 기판을 용이하게 제조하는 것이 가능하다.

Claims (6)

  1. 플립 칩 접속용의 접속 패드 및 배선 본딩용의 본딩 패드를 갖는 배선 기판의 제조 방법에 있어서,
    플립 칩 접속용의 접속 패드로 사용될 패드 및 배선 본딩용의 본딩 패드로 사용될 패드를 워크피스(workpiece)로서 기판의 표면에 형성하는 단계와,
    상기 플립 칩 접속용의 접속 패드로 사용될 패드를 차폐하고, 상기 배선 본딩용의 본딩 패드로 사용될 각 패드의 표면에 도금을 실시하는 단계와,
    상기 배선 본딩용의 본딩 패드를 차폐하도록, 상기 배선 본딩용의 본딩 패드가 형성된 영역에 마스크용의 테이프를 도포하는 단계와,
    상기 플립 칩 접속용의 접속 패드로 사용될 각 패드의 표면에 접착층을 형성한 후, 상기 접착층과 부착되도록 상기 플립 칩 접속용의 접속 패드로 사용될 각 패드의 표면에 땜납 분말을 공급하는 단계, 및
    상기 배선 본딩용의 본딩 패드가 형성된 영역에서 상기 마스크용의 테이프를 분리한 후, 상기 플립 칩 접속용의 접속 패드로 사용될 패드를 피복하도록 상기 플립 칩 접속용의 접속 패드로 사용될 패드에 땜납을 도포하기 위하여 리플로우잉(reflowing) 공정으로 상기 땜납 분말을 용융하는 단계를 구비하는 것을 특징으로 하는 배선 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 워크피스는 각각의 반도체 장치로 형성될 영역이 종횡으로 정렬되어 형성되는 스트립(strip) 형상으로 형성된 기판이고,
    상기 마스크용의 테이프는, 상기 각각의 반도체 장치로 형성될 영역에 각각 위치 결정되어 그리드(grid) 형상 배열로 배치되도록 형성된 개구가 설치된 테이프인 것을 특징으로 하는 배선 기판의 제조 방법.
  3. 제 2 항에 있어서,
    각각의 반도체 장치로 형성될 각 영역 내에서, 상기 배선 본딩 접속용의 본딩 패드는 각각의 반도체 장치로 형성될 각 영역의 외주 측을 따라 배치되고, 반면에 상기 플립 칩 접속용의 접속 패드는 상기 배선 본딩용의 본딩 패드가 배치된 영역의 내측을 따라 배치되며,
    상기 마스크용의 테이프는, 상기 플립 칩 접속용의 접속 패드로 사용될 패드가 노출되는 개구가 설치된 각 영역에서 상기 배선 본딩용의 본딩 패드가 배치된 영역을 차폐하는 테이프인 것을 특징으로 하는 배선 기판의 제조 방법.
  4. 제 1 항에 있어서,
    상기 플립 칩 접속용의 접속 패드로 사용될 패드에 상기 땜납 분말이 설치된 후, 상기 워크피스를 가열로(heating furnace)에 수용하여 상기 땜납 분말을 상기 플립 칩 접속용의 접속 패드로 사용될 패드에 임시로 부착하는 것을 특징으로 하는 배선 기판의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 도금은 상기 배선 본딩용의 본딩 패드로 사용될 패드에 니켈 도금과 금 도금을 이 순서로 실시하는 단계를 포함하고,
    상기 땜납 분말은 Sn-Ag 재료로 구성되며, 상기 땜납 분말은 상기 플립 칩 접속용의 접속 패드로 사용될 패드에 부착됨으로써, 상기 플립 칩 접속용의 접속 패드로 사용될 패드를 피복하도록 상기 플립 칩 접속용의 접속 패드로 사용될 패드에 Sn-Ag 땜납을 도포하는 것을 특징으로 하는 배선 기판의 제조 방법.
  6. 제 1 항에 따른 배선 기판의 제조 방법에 의해 제조된 배선 기판 위에 2개의 반도체 소자가 적재되어 탑재된 반도체 장치에 있어서,
    상기 배선 기판에 대향하고 플립 칩 접속에 의해 상기 배선 기판에 접속되는 1단째(first level)의 반도체 소자와,
    상기 1단째의 반도체 소자에 대향하고 배선 본딩에 의해 상기 배선 기판에 접속되는 2단째(second level)의 반도체 소자를 포함하는 것을 특징으로 하는 반도체 장치.
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JP4839138B2 (ja) 2006-06-20 2011-12-21 新光電気工業株式会社 配線基板の製造方法
US7600667B2 (en) * 2006-09-29 2009-10-13 Intel Corporation Method of assembling carbon nanotube reinforced solder caps
JP5020123B2 (ja) 2008-03-03 2012-09-05 新光電気工業株式会社 配線基板の製造方法
JP2013004738A (ja) * 2011-06-16 2013-01-07 Shinko Electric Ind Co Ltd 配線基板の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4561191A (en) * 1985-05-28 1985-12-31 Parkinson Martin C Method and apparatus for continuous freeze drying
JP2592757B2 (ja) 1992-10-30 1997-03-19 昭和電工株式会社 はんだ回路基板及びその形成方法
JPH0794853A (ja) * 1993-09-25 1995-04-07 Tanaka Kikinzoku Kogyo Kk プリント配線板の金属端子上への半田コーティング方法
US5539153A (en) * 1994-08-08 1996-07-23 Hewlett-Packard Company Method of bumping substrates by contained paste deposition
US6461953B1 (en) * 1998-08-10 2002-10-08 Fujitsu Limited Solder bump forming method, electronic component mounting method, and electronic component mounting structure
JP3910363B2 (ja) * 2000-12-28 2007-04-25 富士通株式会社 外部接続端子
JP2003007902A (ja) * 2001-06-21 2003-01-10 Shinko Electric Ind Co Ltd 電子部品の実装基板及び実装構造

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