KR20060039655A - 온칩 셀프 테스트 회로 및 신호 왜곡 셀프 테스트 방법 - Google Patents

온칩 셀프 테스트 회로 및 신호 왜곡 셀프 테스트 방법 Download PDF

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Abstract

본 발명은 외부 측정장비없이 칩 내에서 자체적으로 출력 신호의 유효성을 측정할 수 있는 테스트 회로를 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 온칩 테스트 회로는, 테스트 대상 신호를 입력받기 위한 테스트 부하 블록; 및 상기 테스트 부하 블록을 경유한 테스트 대상 신호를 입력받아 허용오차 이내인가 여부를 판단하는 셀프 테스트 블록을 포함하는 것을 특징으로 한다.
출력 신호가 왜곡되는 정도가 허용오차 이내인가를 판단하기 위한 온칩 셀프 테스트 회로를 내장한 반도체 소자를 실시함에 의해 별도의 고가의 외부 측정장비의 보조없이 소자에서 출력되는 신호의 유효성을 측정할 수 있는 효과가 있는데, 특히, 이 효과는 패키징 이전에 테스트가 실시되어야 하는 경우에 간단하게 테스트를 수행할 수 있어, 종래기술과 비교할 때 상당한 테스트 비용 절감효과를 가져온다.
온칩 테스트, 셀프 테스트, 신호 왜곡, 신호 지연, 테스트 로드

Description

온칩 셀프 테스트 회로 및 신호 왜곡 셀프 테스트 방법{ON-CHIP SELF TEST CIRCUIT AND SELF TEST METHOD OF SIGNAL DISTORTION}
도 1은 본 발명의 일실시예에 따른 온칩 셀프 테스트 회로의 블록 구성도,
도 2는 도 1에서의 테스트 로드 블록에 대한 구체 회로도,
도 3은 도 1에서의 셀프 테스트 블록에 대한 구체 블록도,
도 4a는 도 3에서의 스트로브 분석부에 대한 구체 블록도,
도 4b는 도 4a에서의 비교기에 대한 세부 회로도,
도 5a는 도 3에서의 샘플링 펄스 발진부에 대한 세부 블록도,
도 5b는 도 5a에서의 발진소자에 대한 세부 회로도,
도 5c는 도 5a에서의 샘플링 펄스 드라이버의 세부 구조를 도시한 회로도,
도 6은 도 3에서의 샘플링 주파수 제어부에 대한 세부 블록도,
도 7a는 도 3에서의 미스매치 판단부에 대한 세부 회로도,
도 7b는 도 7a에서의 테스트 결과 출력단에 대한 세부 회로도,
도 7c는 도 7a에서의 유효 신호 검출기에 대한 세부 회로도,
도 8a는 캘리브레이션 전의 견본 신호와 샘플링 펄스와의 관계를 나타낸 타이밍도,
도 8b는 캘리브레이션 후의 견본 신호와 샘플링 펄스와의 관계를 나타낸 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 셀프 테스트 블록 20 : 테스트 로드 블록
100 : 미스매치 판단부 200 : 샘플링 주파수 제어부
300 : 샘플링 펄스 발진부 400 : 스트로브 분석부
110 : 유효 신호 검출기 120 : XOR 게이트 어레이
140 : 래치 어레이 160 : 테스트 결과 출력단
162 : 합산부 164 : 직렬 출력부
220 : 카운터 240 : DA 컨버터
320 : 발진소자 340 : 샘플링 펄스 출력단
440 : 스트로브 비교기
본 발명은 칩상에 구현한 테스트 회로에 관한 것으로, 특히 외부 측정장치와의 연결없이 신호의 윈도우를 측정할 수 있는 온-칩 테스트 회로에 관한 것이다.
메모리 소자가 정확하게 동작하고 있는 것을 보장하기 위한 방법의 하나로서 출력 신호들의 윈도우를 측정한다. 출력 신호의 윈도우는 연결되는 외부 소자와 데이터 입/출력 동기를 위해 특히 중요한 팩터(facter)이다.
종래에 반도체 소자의 출력 신호의 윈도우 측정은 단순히 출력 패드를 외부의 테스트 장비에 연결하여 이루어졌기 때문에, 출력 신호 윈도우 측정에는 많은 시간과 인적/물적 비용이 소요되었다. 특히, 패키지되지 않은 상태로 칩이 판매되는 경우에는 상기 윈도우 측정은 웨이퍼 상태에서 이루어지는데, 웨이퍼 상태에서 고주파 출력을 모니터링하기 위해서는 자체 부하(load)가 적은 고가의 장비가 필요하게 된다.
본 발명은 상기 문제점들을 해결하기 위하여 안출된 것으로서 외부 측정장비없이 칩 내에서 자체적으로 출력 신호의 유효성을 측정할 수 있는 온칩 셀프 테스트 회로 및 신호 왜곡 셀프 테스트 방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 온칩 셀프 테스트 회로는, 테스트 대상 신호를 입력받기 위한 테스트 부하 블록; 및 상기 테스트 부하 블록을 경유한 테스트 대상 신호를 입력받아 허용오차 이내인가 여부를 판단하는 셀프 테스트 블록을 포함하는 것을 특징으로 한다.
상기 셀프 테스트 블록을 구성하는 미스매치 테스트 회로는 제1 입력 신호 및 제2 입력 신호의 불일치 여부를 측정하기 위한 것으로서, 일정한 주기로 인에이블되는 샘플링 펄스를 생성하기 위한 샘플링 펄스 발진부; 및 상기 샘플링 펄스가 인에이블되는 시점에, 상기 제1 입력 신호 및 제2 입력 신호의 논리값의 근사여부를 판단하기 위한 근사도 평가부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
(실시예 1)
본 실시예는 대상 칩상에 셀프 테스트 블록 및 테스트 로드를 모두 구비하는 경우의 온칩 셀프 테스트 회로를 구현한 것이다. 따라서 본 실시예는 특정신호의 인에이블 윈도우의 유효성 측정 또는 동기 유효성 측정에 적용할 수 있도록, 본 발명의 사상을 데이터 출력 신호의 윈도우를 측정하는데 적용한 온칩 셀프 테스트 회 로이다.
도 1은 본 실시예의 온칩 셀프 테스트 회로의 개략적인 구조 및 입/출력되는 신호들을 나타낸 것이다. 도시한 셀프 테스트 블록(10)은 테스트 대상 신호의 윈도우 유효성을 측정하기 위한 회로블록이며, 테스트 로드 블록(20)은 외부의 다른 칩과 연결되었을 때와 유사한 회로 성분을 가지도록 칩 내에 구현된 블록이다.
본 실시예의 온칩 셀프 테스트 회로는 반도체 칩의 구동시 출력되는 여러 신호들 중 테스트 대상 신호를 선택하기 위한 수단을 더 구비할 수 있는데, 도시한 바와 같이 테스트 로드 블록(20)으로 입력되는 테스트 대상 신호를 입력받기 위한 테스트 신호 입력 패드(30)로 구현할 수 있다. 도시한 바와 같이 테스트 대상 신호가 출력되는 출력 패드(70)를 상기 테스트 신호 입력 패드(30)와 본딩-연결함으로써 테스트 대상 신호를 선택할 수 있다.
도시한 온칩 셀프 테스트 회로는 외부에서 테스트 명령(outen)을 입력받기 위한 테스트 명령 패드(60)를 더 포함할 수 있으며, 테스트 결과(S4)를 외부로 출력하기 위한 테스트 결과 출력 패드(50)를 더 포함할 수 있으며, 도시하지는 않았지만 구현에 따라서는 외부에서 견본 신호(S5)를 입력받기 위한 견본 신호 입력 패드를 더 포함할 수 있다.
도시한 온칩 셀프 테스트 회로는 테스트 대상 신호의 종류에 따라 테스트 대상 신호의 활성화 판단을 위한 신호를 메인 칩 구성요소로부터 입력받을 수 있고, 동작수행에 필요한 기준 전압을 메인 칩 구성요소로부터 입력받을 수 있고, 테스팅 수행의 동작 클럭(clk)을 메인 칩 구성요소로부터 입력받을 수 있다.
도 2는 상기 테스트 로드 블록(20)의 일실시예를 도시한 것으로, SSTL 레벨의 테스트 로드를 구현하였다.
도 3은 본 실시예의 셀프 테스트 블록(10)의 구조 및 입/출력 신호들을 도시한 것이다. 도시한 셀프 테스트 블록(10)은, 제어 신호에 따라 주파수가 변화하는 샘플링 펄스(S0-2)를 생성하기 위한 샘플링 펄스 발진부(300); 상기 샘플링 펄스 발진부(300)의 발진 주파수를 조정하기 위한 샘플링 주파수 제어부(200); 샘플링 펄스 발생시의 테스트 대상 신호의 논리상태를 판단하기 위한 스트로브 분석부(400); 및 상기 스트로브 분석부(400)의 결과값으로 데이타 윈도우의 유효성을 판단하기 위한 미스매치 판단부(100)를 포함한다.
도 4a는 본 실시예의 스트로브 분석부(400)를 구현하는 일실시예의 세부 구조를 나타낸 것이다. 스트로브 분석부(400)는 도시한 바와 같이 샘플링 펄스(S0-2)의 개수 만큼의 비교기(440)를 포함하여 병렬 처리하도록 구현할 수 있고, 하나의 비교기로 샘플링 펄스(S0-2)의 입력시마다 비교동작을 수행하는 직렬 처리 구조로 구현할 수도 있다.
도시한 스트로브 분석부(400)를 구성하는 각 비교기(440)는, 샘플링 펄스(S0-2), 테스트 대상 신호(S3)(또는 견본 신호(S5)) 및 기준전압(Reference Voltage)을 입력받는, 도 4b에 도시한 구조를 가질 수 있다. 도시한 비교기(440)는 샘플링 펄스(S0-2)가 '하이' 상태일 때 테스트 대상 신호(S3)와 기준전압의 전위를 비교하여 그 결과를 출력한다. 상기 각 비교기(440)들의 결과값들의 집합은 스트로브 분석 신호(S0-3)로서 병렬 라인을 통해 1비트씩 순차적으로 출력된다.
도 5a는 본 실시예의 샘플링 펄스 발진부(300)를 구현하는 일실시예의 세부 구조를 나타낸 것이다. 도시한 샘플링 펄스 발진부(300)는, 상기 주파수 제어 신호에 따라 트랜지션 지연 시간이 조절되며, 이전 단계의 발진 소자의 트랜지션을 입력받아 출력을 트랜지션하는, 케스케이드(cascade) 연결된 N개의 발진 소자(320); 및 상기 발진 소자의 출력을 드라이빙하여 각 샘플링 펄스 비트(S0-2-1 ~ S0-2-N)를 출력하기 위한 N개의 드라이버(340)로 구성된다.
한편, 샘플링 펄스 발진부(300)는, 도시한 바와 같이 샘플링 펄스(S0-2)의 개수 만큼의 발진소자(320)를 포함하여 각 샘플링 펄스(S0-2)가 병렬적으로 생성되도록 구현할 수도 있고, 하나의 발진소자(320)가 각 샘플링 펄스 비트들(S0-2-1 ~ S0-2-N)을 직렬적으로 생성하도록 구현할 수도 있다. 샘플링 펄스 발진부(300)는 샘플링 펄스 생성 시점부터 소정의 지연시간 후 제1 발진소자(320)에서 인에이블된 제1 샘플링 펄스 비트(S0-2-1)가 생성되며, 제1 샘플링 펄스 비트(S0-2-1)의 인에이블 후 동일한 소정 지연시간 후 제2 발진소자(320)에서 인에이블된 제2 샘플링 펄스 비트(S0-2-2)가 생성된다. 동일 과정이 마지막 발진소자(320)까지 수행되어, 샘플링 펄스 발진부(300)에 의해 N개의 라인으로 구성된 버스를 통해 샘플링 펄스(S0-2)가 출력된다.
도시한 샘플링 펄스 발진부(300)를 구성하는 각 발진 소자(320)는, 2개의 입력단 및 2개의 출력단을 가지며, 주파수 제어 전압(S0-1)을 입력받는, 도 5b에 도시한 구조를 가질 수 있다. 도시한 발진 소자(320)는 입력단 신호쌍의 우열관계가 반전된 우열관계의 출력단 신호쌍을 생성하는데, 입력단 신호를 받는 시점부터 출 력단 신호가 생성되기까지의 지연시간은 바이오스 트랜지스터에 입력되는 주파수 제어 전압(S0-1)에 의해 결정된다.
도시한 샘플링 펄스 발진부(300)를 구성하는 각 드라이버(340)는, 2개의 입력단과 1개의 출력단을 가지는 차동증폭기 구조의, 도 5c에 도시한 구조를 가질 수 있다. 드라이버 없이 발진소자(320)의 출력을 바로 샘플링 펄스(S0-2)으로서 출력할 수도 있으나, 발진소자(320)의 로드 변화로 인한 발진 클럭의 불안정을 방지하기 위해 도시한 드라이버를 구비하는 것이 바람직하다.
도 6은 본 실시예의 샘플링 주파수 제어부(200)를 구현하는 일실시예의 구조를 나타낸 것이다. 샘플링 주파수 제어부(200)는 미스매치 판단부(100)의 결과에 따라 주파수 제어 전압의 전위를 조정한다. 하기 미스매치 판단부(100)는 직렬 논리값들로 판단결과를 출력하므로, 샘플링 주파수 제어부(200)는 미스매치 판단부(100)의 판단결과를 카운트하기 위한 카운터(220) 및 카운팅한 값 만큼의 전위를 가진 출력신호를 생성하기 위한 DA 컨버터(240)를 포함할 수 있다. 샘플링 주파수 제어부(200)는 견본 신호의 입력시에 동작하며, 테스트 대상 신호의 입력시에는 정지한다.
도 7a는 본 실시예의 미스매치 판단부(100)를 구현한 일실시예의 구조를 나타낸 것이다. 도시한 미스매치 판단부(100)는, 상기 스트로브 신호 비트와 제2 입력 신호에 대하여 XOR 연산을 수행하는 N개의 XOR 게이트로 구성된 XOR 게이트 어레이(120); 상기 XOR 게이트 어레이의 결과를 래치하기 위한 래치 어레이(140); 및 상기 래치 어레이에 래치된 값을 이진 데이터 시퀀스 형태로 출력하기 위한 테 스트 결과 출력단(160)을 포함한다. 미스매치 판단부(100)는 S3로 입력된 테스트 대상 신호를 현재의 샘플링 주파수로 샘플링한 결과인 스트로브 신호(S0-3)를 입력받아, 데이터 출력 드라이버(70) 이전의 신호와 비교하여, 서로 어긋난 정도를 표시하는 테스트 결과 데이터(S4)를 출력한다.
입력되는 스트로브 신호(S0-3)는 오차 허용여부 판단을 위한 XOR(익스클루시브 오아) 게이트 어레이(120)로 입력되며, 데이터 출력 드라이버(70) 이전의 신호인 S2는 유효 신호 검출기(110)를 경유하도록 구성된다. 도 7b에 도시한 유효 신호 검출기(110)는 데이터 스트로브 신호(DQS, S7)의 제어에 따라 구동되는 차동증폭기 구조를 가지고 있어, 입력되는 S2신호의 논리값을 판정하는 역할과 더불어, 데이터 스트로브 신호(DGS, S7)가 하이일 때, 즉 데이트 스트로브 신호(DQS)의 활성화 기간동안, 입력되는 S2신호를 내부로 전달하는 역할을 수행한다. 유효 신호 검출기(110)는 별도의 스트로브 신호가 있는 데이터 신호에 대한 유효성을 보장하기 위해 구비되는 것으로, 본 발명을 별도의 스트로브 신호가 없는 신호에 대한 신호 왜곡 테스트에 적용하는 경우 유효 신호 검출기(110)가 생략될 수 있음은 당연하다.
타이밍을 맞추기 위해 스트로브 신호(S0-3)는 소정의 지연기를 경유하여 XOR 게이트 어레이(120)로 입력될 수도 있다. 후술할 캘리브레이션 과정을 마친 경우 상기 스트로브 신호(S0-3)는 일정한 주파수로 발생되는 n개의 논리 신호인 스트로브 신호 첫째 비트(S0-3-1) 및 스트로브 신호 마지막 비트(S0-3-N)가 로우값을 가지고, 나머지 신호들(S0-3-2 ~ S0-3-[N-1])은 하이값을 가지게 된다. 출력 드라이버 및 테스트 로드에 의한 오차가 전혀 없는 이상적인 경우, S2신호는 스트로브 신 호 첫째 비트(S0-3-1)의 입력 시각 및 스트로브 신호 둘째 비트(S0-3-2)의 입력 시각 사이에 하이 트랜지션이 발생하며, 스트로브 신호 N-1째 비트(S0-3-[N-1])의 입력 시각 및 스트로브 신호 마지막 비트(S0-3-N)의 입력 시각 사이에 로우 트랜지션이 발생한다. 따라서, 이상적인 경우 상기 XOR 게이트 어레이(120)의 출력 신호는 모두 로우가 된다. 반면, 테스트 로드를 경유한 신호(S3)와 테스트 로드 이전의 신호(S2)의 어긋남이 심할수록 XOR 게이트 어레이(120) 중 하이를 출력하는 XOR 게이트가 증가하게 된다.
스트로브 신호 비트들(S0-3-1 ~ S0-3-N)은 짧은 시간 동안 활성화되고 나머지 기간은 플로팅되므로 XOR 게이트 어레이(120)의 출력신호를 래치하기 위한 래치 어레이(140)를 구비하는 것이 바람직하다. 도시한 바와 같이 래치 어레이(140)를 구성하는 각 래치는 인버터 형태로 연결된 피모스트랜지스터 및 엔모스트랜지스터; 및 상기 인버터 출력단에 연결된 2-인버터 래치를 포함하는 래치 유닛 N개로 이루어진다. 상기 피모스트랜지스터의 게이트로는 리셋 신호가 입력되며, 상기 엔모스트랜지스터의 게이트로는 상기 XOR 게이트 출력이 연결된다.
테스트 결과 출력단(160)은 미스매치 결과 신호(S4-2)를 입력받아 테스트 결과 데이터(S4)를 작성하여 소자 외부로 출력한다. 본 실시예의 테스트 회로가 소자 내에 구현되어 출력핀의 개수가 제한되므로, 직렬 데이터로 출력하는 것이 바람직하다. 테스트 결과 출력단(160)은 도 7c에 도시한 바와 같이 하이값을 가진 미스매치 결과 신호 비트(S4-2-1 ~ S4-2-N)의 총 개수를 나타내는 이진수를 나타내는 비트 데이터 시퀀스를 출력하도록 구현할 수도 있고, 단순히 미스매치 결과신호(S4- 2)들의 스트링 형태로 비트 데이터 시퀀스를 출력하도록 구현할 수도 있다. 전자의 경우에는 테스트 결과를 빠른 시간내 외부로 전송할 수 있는 장점이 있으며, 후자의 경우에는 신호 왜곡의 정도 뿐만 아니라 왜곡 패턴에 대한 정보를 표현할 수 있다는 장점이 있다.
도 7c에 도시한 테스트 결과 출력단(160)은 상기 미스매치 결과 신호(S4-2)들을 합산하여 이진값으로 생성하기 위한 합산부(162), 및 상기 합산된 이진값을 직렬 비트 데이터로서 출력하기 위한 직렬 출력부(164)를 포함한다. 상기 합산부(162)는 비트 데이터 3개를 입력받는 CSA(carry save adder) 합산기 n/2개로 구현할 수 있다. 상기 직렬 출력부(164)는 출력 동작 클럭에 맞추어 하나씩 순환적으로 활성화되는 플립플롭 n/2개로 구현하여, 활성화되는 각 플립플롭의 출력에 따라, 상기 합산된 이진값의 각 자리수를 나타내는 상기 CSA 합산기의 합산값(SUM)이 하나씩 출력된다.
이하, 본 실시예의 테스트 회로에 의해 신호 왜곡 테스트를 수행하는 과정을 설명하기로 한다.
상기 스트로브 분석부(400)에서 수행되는 샘플링 시간은 테스트 대상 신호가 활성화된 구간을 포함하는 것이 바람직한데, 이를 위해서 우선 도 8a 및 도 8b에 도시한 바와 같이, 샘플링 펄스 발진부(300)에 의해 생성되는 샘플링 펄스의 주파수를 조정해야 한다. 이 샘플링 펄스 주파수 조정 과정이 캘리브레이션으로서, 발진 주파수를 최대값으로 하여 샘플링 펄스를 생성하는 단계(S110); 견본 신호를 입력받는 단계(S120); 상기 견본 신호를 상기 샘플링 펄스에 맞추어 샘플링하여 스트로브 신호를 생성하는 단계(S140); 상기 스트로브 신호의 마지막 비트의 논리값을 판정하는 단계(S160); 및 상기 S160 단계의 판정에 따라, 발진 주파수를 낮추거나 높여서 샘플링 펄스를 생성하고 상기 S120 단계로 복귀하는 단계(S180)로 이루어진다. 상기 S120 단계 내지 S180 단계로 이루어진 반복 루프를 충분한 시간 수행하여 캘리브레이션이 완료된다.
도 1의 구조에서 캘리브레이션은 테스트 대상 신호의 출력 패드(40)와 테스트 신호 입력 패드(30)를 연결하지 않은 상태에서, 테스트 입력 패드에 견본 신호(S5)가 인가되는 상태로 수행된다. 최초에는 최대 발진 주파수로 샘플링 펄스가 생성되며(S110), 견본 신호(S5)는 테스트 로드(20)를 경유하여 S3신호의 경로로 셀프 테스트 블록(10)에 입력된다(S120).
도 3의 구조에서 살펴보면, 샘플링 주파주 제어부(200)에서 첫째로 출력되는 S0-1신호에 따른 주파수로 샘플링 펄스 발진부(300)에서 출력되는 샘플링 펄스(S0-2)가 스트로브 분석부(400)으로 입력되고, 스트로브 분석부(400)은 샘플링 펄스(S0-2)에 맞추어 견본 신호(S5)를 샘플링한다(S140).
도시한 샘플링 펄스 발진부(300)를 구성하는 첫째 발진소자의 (+)(-)입력단에 마지막 발진소자의 출력을 인가하도록 구현할 수도 있고, 첫째 발진소자의 입력단에 발신개시 신호를 인가하기 위한 발진 개시부(미도시)를 더 포함하도록 구현할 수도 있다. 후자의 경우에는 발진 개시부에 의해 첫째 발진소자의 (+)(-)입력단에 발진개시 신호를 인가 시점을 조절함으로써 샘플링 시점을 조절할 수 있다.
데이터 스트로브 신호(DQS)를 이용하거나, 스트로브 분석부(400)로 입력되는 견본 신호(S5)를 지연시키는(그러나, 별도의 지연기가 없어도 테스트 로드 블록 때문에 S5 신호는 소정시간 지연된다) 등의 방법으로, 첫째 샘플링은 견본 신호(S5)가 하이 트랜지션 되기 직전에 일어나도록 조절한다. 따라서 첫째 스트로브 신호 비트(S0-3-1)는 로우값을 가지게 된다. 반면, 기동시 샘플링 펄스의 주파수가 충분히 높으므로 마지막 스트로브 신호 비트(S0-3-N)는, 견본 신호(S5)가 하이 트랜지션 상태일 때 샘플링 결과로서 하이값을 가지게 된다.
한편, 캘리브레이션을 수행할 때에는 S2값으로서 하이값이 인가된다. 도 7의 구조에서 살펴보면, 하이값의 S2를 입력받는 유효 신호 검출기(110)는 데이타 스트로브 신호(S7)의 파형 그대로 출력한다. 별도의 스트로브 신호가 존재하지 않는 신호에 대한 테스트이거나, 캘리브레이션시 샘플링 타이밍을 견본 신호에 의존토록 구현하는 경우에는 유효 신호 검출기(110)의 스트로브 신호 입력단에도 하이값을 인가할 수 있다.
S160 단계에서 캘리브레이션시 래치 어레이의 마지막 어레이의 출력(S4-2-N)은, 하이값의 (S0-3-N) 신호 및 하이값의 유효 신호 검출기 출력에 따라, 로우값을 가지게 된다. 로우값의 (S0-3-N) 신호는 샘플링 주파수 제어부(200)의 카운터(220)로 입력되어 카운팅값을 낮추게 하고, 낮춰진 카운팅값에 의해 DA 컨버터(240)가 출력하는 샘플링 제어 신호(S0-1)의 전압도 낮아진다. 샘플링 펄스 발진부(300)로 인가되는 샘플링 제어 신호(S0-1)의 전압이 낮아지면 도 5b에 도시한 구조의 발진소자의 구동전류량이 줄어든다. 이는 발진소자의 동작은 보다 느리게 하는 효과를 가져와, 결과적으로 샘플링 펄스(S0-2)의 주파수를 작게 만든다(S180).
상기와 같이 샘플링 펄스(S0-2)의 주파수를 점점 작게 만드는 과정은 마지막 스트로브 신호(S0-3-N)가 로우값이 될 때까지 순환적으로 계속 수행된다. 충분한 시간이 경과하여 만족할 만한 캘리브레이션이 수행된 경우, 테스트를 수행하기 위해, 견본 신호(S5)의 인가를 중단하고, 테스트 신호 입력 패드(30)를 테스트할 신호가 출력되는 패드(40)를 연결시키며, 테스트 명령 패드(60)로 인가되는 테스트 명령 신호(outen)를 인에이블시킨다. 인에이블된 테스트 명령 신호(outen)는 도 7c에 도시한 바와 같이 테스트 결과 출력단(160)을 활성화시키며, 샘플링 주파수 제어부의 카운터(220)로 입력되는 샘플링 제어 신호(S0-1)를 차단시켜 카운터(220)의 카운팅값을 고정시킨다.
이제, 캘리브레이션이 완료된 상태에서 신호 지연 허용오차 테스트를 수행한다. 이 경우 도 1에 도시한 바와 같이 본딩연결이 수행되고 셀플 테스트 블록(10)에는 출력 드라이버(40)에 입력되기 이전의 테스트 대상 신호(S2), 관련 데이터 스트로브 신호(S7) 및 테스트 로드 블록(20)을 경유한 테스트 대상 신호(S3)가 입력된다. 이 상태에서 수행되는 신호 왜곡 셀프 테스트 방법은, 샘플링 펄스를 발생시키는 단계(S200); 테스트 로드를 경유하지 않은 테스트 대상 신호를 상기 샘플링 펄스에 맞추어 샘플링하여 스트로브 신호를 생성하는 단계(S400); 상기 스트로브 신호의 생성 시점에 입력되는 테스트 로드를 경유한 테스트 대상 신호와 상기 스트로브 신호의 동일여부를 판단하여 미스매치 결과 신호를 생성하는 단계(S600); 및 상기 미스매치 결과 신호를 비트 데이터 시퀀스로 변환하여 외부로 출력하는 단계(S800)를 포함한다.
샘플링 펄스 발진부(300)는 캘리브레이션 결과 고정된 주파수로 샘플링 펄스(S0-2)를 생성하며(S200), 스트로브 분석부(400)는 샘플링 펄스(S0-2)에 맞추어 테스트 대상 신호(S3)를 샘플링하여, 스트로브 신호(S0-3)로서 출력한다(S400).
미스매치 판단부(100)의 유효 신호 검출기(110)는 데이터 출력 드라이버(70) 이전의 테스트 대상 신호(S2)로서 데이터 스트로브 신호(DQS)의 인에이블 기간에 발생한 유효 신호를 검출한다. 상기 유효 신호는 테스트 대상 신호(S3)를 판정하는데 있어 기준 신호가 된다. 스트로브 분석부(400)에서 스트로브 신호 비트(S0-3-1 내지 S0-3-N)가 하나씩 입력될 때마다, 입력시점의 유효 신호와 XOR 비교 연산을 수행하여, 래치 어레이(140)를 이루는 래치에 하나씩 래치하고, 테스트 결과 출력단(160)으로 출력한다(S600).
테스트 결과 출력단(160)은 래치 어레이(140)에 래치된 XOR 비교 연산 결과 신호(S4-2)를 입력받아, 하이값을 가진 비트(즉, 테스트 대상 신호(S3)와 출력 드라이버 이전 신호(S2)가 서로 다른 논리값을 가지는 샘플링 시점)의 개수를 테스트 결과 신호(S4)로서 출력한다(S800). 앞서 설명한대로 도 7c의 구조가 아닌 XOR 비교 연산 결과 신호(S4-2)를 그대로 출력하는 구조로 구현할 수도 있다.
테스트 결과 신호(S4)는 테스트 출력 패드(50)를 통해 외부로 전달되어 테스트 수행자가 모니터링 할 수 있게 된다. 테스트 수행자는 테스트 대상 신호(S3)와 출력 드라이버 이전 신호(S2)가 서로 다른 논리값을 가지는 샘플링 시점의 개수의 다소로써 출력 드라이버 및 테스트 로드 블록에 의한 테스트 대상 신호의 왜곡이 허용오차 이내인지를 판단하게 된다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명에 따른 신호 왜곡 셀프 테스트 회로를 내장한 반도체 소자를 실시함에 의해 별도의 고가의 외부 측정장비의 보조없이 소자에서 출력되는 신호의 유효성을 측정할 수 있는 효과가 있다.
특히, 상기 효과는 패키징 이전에 테스트가 실시되어야 하는 경우에 간단하게 테스트를 수행할 수 있어, 종래기술과 비교할 때 상당한 테스트 비용 절감효과를 가져온다.

Claims (24)

  1. 제1 입력 신호 및 제2 입력 신호의 불일치 여부를 측정하기 위한 미스매치 테스트 회로에 있어서,
    일정한 주기로 인에이블되는 샘플링 펄스를 생성하기 위한 샘플링 펄스 발진부; 및
    상기 샘플링 펄스가 인에이블되는 시점에, 상기 제1 입력 신호 및 제2 입력 신호의 근사 여부를 판단하기 위한 근사도 평가부를 포함하는 미스매치 테스트 회로.
  2. 제1항에 있어서, 상기 근사도 평가부는,
    상기 샘플링 펄스의 인에이블 시점에 상기 제1 입력 신호를 샘플링한 논리값들로 이루어진 스트로브 신호를 생성하기 위한 스트로브 분석부; 및
    스트로브 신호가 생성되는 시점의 제2 입력 신호의 논리값과 당해 스트로브 신호의 논리값의 동일여부를 판단하기 위한 미스매치 판단부를 포함하는 미스매치 테스트 회로.
  3. 제2항에 있어서,
    상기 샘플링 펄스의 발진 주파수를 제어하는 주파수 제어 신호를 출력하기 위한 샘플링 주파수 제어부를 더 포함하는 미스매치 테스트 회로.
  4. 제3항에 있어서, 상기 샘플링 펄스는,
    제1 입력 신호 또는 제2 입력 신호의 입력에 따라 소정 간격으로 인에이블되는 N(=소정 개수)개의 샘플링 펄스 비트들로 이루어지며,
    상기 샘플링 펄스 발진부는,
    상기 주파수 제어 신호에 따라 트랜지션 지연 시간이 조절되며, 이전 단계의 발진 소자의 트랜지션을 입력받아 출력을 트랜지션하는, 케스케이드 연결된 N개의 발진 소자; 및
    상기 발진 소자의 출력을 드라이빙하여 상기 각 샘플링 펄스 비트로서 출력하기 위한 N개의 드라이버
    를 포함하는 미스매치 테스트 회로.
  5. 제4항에 있어서, 상기 발진 소자는,
    2개의 입력단 전위차를 증폭하여 2개의 출력단으로 출력하며,
    상기 주파수 제어 신호의 전위에 따라 구동전류의 흐름량이 조절되는 2포트 차동증폭기인 미스매치 테스트 회로.
  6. 제4항에 있어서,
    상기 스트로브 신호는,
    N개의 스트로브 신호 비트로 이루어지며,
    상기 스트로브 분석부는,
    상기 샘플링 펄스 비트를 하나씩 입력받으며, 입력받은 샘플링 펄스 비트의 인에이블 시점에 판정한 제1 입력 신호의 논리값으로서 스트로브 신호 비트를 출력하기 위한 비교기들을 포함하는 미스매치 테스트 회로.
  7. 제6항에 있어서, 상기 비교기는,
    상기 제1 입력 신호 및 기준전압의 전위차를 증폭하여 상기 스트로브 신호 비트로서 출력하며,
    상기 샘플링 펄스 비트에 따라 구동전류의 흐름 경로가 스위칭되는 차동증폭기인 미스매치 테스트 회로.
  8. 제3항에 있어서, 미스매치 판단부는,
    상기 스트로브 신호 비트와 제2 입력 신호에 대하여 XOR 연산을 수행하는 N개의 XOR 게이트로 구성된 XOR 게이트 어레이;
    상기 XOR 게이트 어레이의 결과를 래치하기 위한 래치 어레이; 및
    상기 래치 어레이에 래치된 값을 이진 데이터 시퀀스 형태로 출력하기 위한 테스트 결과 출력단
    를 포함하는 미스매치 테스트 회로.
  9. 제7항에 있어서, 상기 미스매치 판단부는,
    데이터 스트로브 신호 및 상기 제2 입력 신호를 입력받아, 데이터 스트로브 신호의 인에이블 기간에 상기 제2 입력 신호의 논리상태를 따르는 유효 신호를 생성하여 상기 XOR 게이트로 출력하기 위한 유효 신호 검출기를 더 포함하는 미스매치 테스트 회로.
  10. 제9항에 있어서, 상기 유효 신호 검출기는
    기준 전압 및 상기 제2 입력 신호의 전위차를 증폭한 논리값을 유효 신호로서 출력하며,
    상기 데이터 스트로브 신호에 따라 구동 전류의 흐름 경로가 스위칭되는 차동증폭기인 미스매치 테스트 회로.
  11. 제7항에 있어서, 상기 래치 어레이는,
    인버터 형태로 연결된 피모스트랜지스터 및 엔모스트랜지스터; - 피모스트랜지스터의 게이트로는 리셋 신호가 입력되며, 엔모스트랜지스터의 게이트로는 상기 XOR 게이트 출력이 연결됨 - 및
    상기 인버터 출력단에 연결된 2-인버터 래치를 포함하는 래치 유닛 N개로 이루어진 미스매치 테스트 회로.
  12. 제7항에 있어서, 상기 테스트 결과 출력단은,
    상기 래치 어레이에 래치된 이진값들의 스트링을 비트 데이터 시퀀스로 출력하는 미스매치 테스트 회로.
  13. 제7항에 있어서, 상기 테스트 결과 출력단은,
    상기 래치 어레이에 래치된 이진값들을 합산하여 생성되는 이진수를 비트 데이터 시퀀스로 출력하는 미스매치 테스트 회로.
  14. 제13항에 있어서, 상기 테스트 결과 출력단은,
    상기 래치 어레이에 래치된 값들을 합산하여 이진값으로 생성하기 위한 합산 부; 및
    상기 합산된 이진값을 비트 데이터 시퀀스로서 출력하기 위한 직렬 출력부
    를 포함하는 미스매치 테스트 회로.
  15. 테스트를 수행하려는 반도체 소자와 동일 칩상에 구현되며,
    테스트 대상 신호를 입력받기 위한 테스트 부하 블록; 및
    상기 테스트 부하 블록을 경유한 테스트 대상 신호와 출력 드라이버로 입력되는 테스트 대상 신호를 함께 입력받아, 테스트 대상 신호의 변화가 허용범위 이내인가를 판단하는 셀프 테스트 블록
    을 포함하는 온칩 셀프 테스트 회로.
  16. 제15항에 있어서, 상기 셀프 테스트 블록은,
    상기 테스트 부하 블록을 경유한 테스트 대상 신호를 제1 입력 신호로서, 출력 드라이버로 입력되는 테스트 대상 신호를 제2 입력 신호로서 입력받는 제1항 내지 제14항 중 어느 한 항의 미스매치 테스트 회로인 온칩 셀프 테스트 회로.
  17. 제16항에 있어서, 상기 셀프 테스트 블록은,
    데이터 스트로브 드라이버로 입력되는 데이터 스트로브 신호를 입력받는 온칩 셀프 테스트 회로.
  18. 제15항에 있어서,
    외부 본딩을 통해 출력 드라이버를 경유한 테스트 대상 신호를 입력받아 상기 테스트 로드 블록으로 전달하기 위한 테스트 신호 입력 패드를 더 포함하는 온칩 셀프 테스트 회로.
  19. 제15항에 있어서,
    소자 외부로부터 셀프 테스트 명령을 입력받기 위한 테스트 명령 입력 패드를 더 포함하는 셀프 테스트 회로.
  20. 제15항에 있어서,
    소자 외부로 셀프 테스트 결과를 비트 데이터 시퀀스 형태로 출력하기 위한 테스트 결과 출력 패드를 더 포함하는 셀프 테스트 회로.
  21. 반도체 소자 내 구성요소들로 수행되는 신호 왜곡 테스트 방법에 있어서,
    샘플링 펄스를 발생시키는 단계(S200);
    테스트 로드를 경유하지 않은 테스트 대상 신호를 상기 샘플링 펄스에 맞추어 샘플링하여 스트로브 신호를 생성하는 단계(S400);
    상기 스트로브 신호의 생성 시점에 입력되는 테스트 로드를 경유한 테스트 대상 신호와 상기 스트로브 신호의 동일여부를 판단하여 미스매치 결과 신호를 생성하는 단계(S600); 및
    상기 미스매치 결과 신호를 비트 데이터 시퀀스로 변환하여 외부로 출력하는 단계(S800)
    를 포함하는 신호 왜곡 셀프 테스트 방법.
  22. 제21항에 있어서, 상기 S800 단계는,
    상기 미스매치 결과 신호를 구성하는 각 비트를 합산한 이진값을 비트 데이터 시퀀스로 변환하여 외부로 출력하는 신호 왜곡 셀프 테스트 방법.
  23. 제21항에 있어서, 상기 S200 단계 이전에,
    테스트 대상 신호에 적합하도록 상기 샘플링 펄스의 발진 주파수를 세팅하는 단계(S100)를 더 포함하는 신호 왜곡 셀프 테스트 방법.
  24. 제23항에 있어서, 상기 S100 단계는,
    발진 주파수를 최대값으로 하여 샘플링 펄스를 생성하는 단계(S110);
    견본 신호를 입력받는 단계(S120);
    상기 견본 신호를 상기 샘플링 펄스에 맞추어 샘플링하여 스트로브 신호를 생성하는 단계(S140);
    상기 스트로브 신호의 마지막 비트의 논리값을 판정하는 단계(S160);
    상기 S160 단계의 판정에 따라, 발진 주파수를 낮추거나 높여서 샘플링 펄스를 생성하고 상기 S120 단계로 복귀하는 단계(S180)
    를 소정 시간 반복 수행하는 신호 왜곡 셀프 테스트 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100727975B1 (ko) * 2005-09-10 2007-06-14 삼성전자주식회사 시스템 온 칩의 고장 진단 장치 및 방법과 고장 진단이가능한 시스템 온 칩
US9535128B2 (en) 2014-10-20 2017-01-03 SK Hynix Inc. Test path compensating circuit and test path compensating system

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080270848A1 (en) * 2007-04-26 2008-10-30 Carli Connally Method and Apparatus for Displaying Pin Result Data
KR100931023B1 (ko) 2007-11-02 2009-12-10 주식회사 하이닉스반도체 반도체 메모리 장치
US7872481B1 (en) * 2008-05-01 2011-01-18 Keithley Instruments, Inc. Low glitch multiple form C summing node switcher
US8531197B2 (en) * 2008-07-17 2013-09-10 Freescale Semiconductor, Inc. Integrated circuit die, an integrated circuit package and a method for connecting an integrated circuit die to an external device
US8089296B2 (en) * 2009-06-23 2012-01-03 International Business Machines Corporation On-chip measurement of signals
US7986591B2 (en) 2009-08-14 2011-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra high resolution timing measurement
KR101036924B1 (ko) * 2009-12-28 2011-05-25 주식회사 하이닉스반도체 반도체 집적회로
KR101603287B1 (ko) 2010-05-17 2016-03-14 삼성전자주식회사 시스템 온 칩 및 그것의 동작 방법
JP2013074563A (ja) * 2011-09-29 2013-04-22 Elpida Memory Inc 半導体装置
US9006740B1 (en) * 2013-07-11 2015-04-14 Inphi Corporation Built-in self test for silicon photonics device
US10049026B2 (en) 2013-12-18 2018-08-14 Qorvo Us, Inc. Group write technique for a bus interface system
US10579580B2 (en) 2013-12-18 2020-03-03 Qorvo Us, Inc. Start of sequence detection for one wire bus
US10185683B2 (en) * 2013-12-18 2019-01-22 Qorvo Us, Inc. Bus interface system
US10540226B2 (en) 2013-12-18 2020-01-21 Qorvo Us, Inc. Write technique for a bus interface system
US10282269B2 (en) 2013-12-18 2019-05-07 Qorvo Us, Inc. Read technique for a bus interface system
US10528502B2 (en) 2013-12-18 2020-01-07 Qorvo Us, Inc. Power management system for a bus interface system
US10311966B2 (en) 2016-02-22 2019-06-04 International Business Machines Corporation On-chip diagnostic circuitry monitoring multiple cycles of signal samples
US10198384B2 (en) 2016-03-01 2019-02-05 Qorvo Us, Inc. One wire bus to RFFE translation system
US10579128B2 (en) 2016-03-01 2020-03-03 Qorvo Us, Inc. Switching power supply for subus slaves
US10437772B2 (en) 2016-03-24 2019-10-08 Qorvo Us, Inc. Addressing of slave devices on a single wire communications bus through register map address selection
US10176130B2 (en) 2016-03-30 2019-01-08 Qorvo Us, Inc. Slave device identification on a single wire communications bus
US10558607B2 (en) 2017-02-01 2020-02-11 Qorvo Us, Inc. Bus interface system for power extraction
US10599601B1 (en) 2019-01-16 2020-03-24 Qorvo Us, Inc. Single-wire bus (SuBUS) slave circuit and related apparatus
US11119958B2 (en) 2019-04-18 2021-09-14 Qorvo Us, Inc. Hybrid bus apparatus
US11226924B2 (en) 2019-04-24 2022-01-18 Qorvo Us, Inc. Single-wire bus apparatus supporting slave-initiated operation in a master circuit
US10983942B1 (en) 2019-12-11 2021-04-20 Qorvo Us, Inc. Multi-master hybrid bus apparatus
CN112947354B (zh) * 2020-07-22 2022-10-18 青岛胶州海尔智控电子有限公司 一种通用测试系统及测试方法
US11409677B2 (en) 2020-11-11 2022-08-09 Qorvo Us, Inc. Bus slave circuit and related single-wire bus apparatus
US11489695B2 (en) 2020-11-24 2022-11-01 Qorvo Us, Inc. Full-duplex communications over a single-wire bus
US11404334B1 (en) * 2021-06-08 2022-08-02 Windbond Electronics Corp. Testing circuit with shared testing pads located on the scribe line and testing method thereof
US11706048B1 (en) 2021-12-16 2023-07-18 Qorvo Us, Inc. Multi-protocol bus circuit

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4001818A (en) * 1975-10-22 1977-01-04 Storage Technology Corporation Digital circuit failure detector
JPH0770573B2 (ja) * 1989-07-11 1995-07-31 富士通株式会社 半導体集積回路装置
US5099196A (en) * 1990-11-09 1992-03-24 Dell Usa Corporation On-chip integrated circuit speed selection
US5146161A (en) * 1991-04-05 1992-09-08 Vlsi Technology, Inc. Integrated circuit test system
JP2884847B2 (ja) * 1991-10-03 1999-04-19 三菱電機株式会社 故障検出機能を備えた半導体集積回路装置の製造方法
US5457400A (en) * 1992-04-10 1995-10-10 Micron Technology, Inc. Semiconductor array having built-in test circuit for wafer level testing
JP3181736B2 (ja) * 1992-12-25 2001-07-03 三菱電機株式会社 Ｉｃ機能試験装置及び試験方法
JP3301874B2 (ja) * 1994-12-19 2002-07-15 松下電器産業株式会社 半導体装置及びその検査方法
JP3207745B2 (ja) * 1995-03-31 2001-09-10 東芝マイクロエレクトロニクス株式会社 コンパレータ回路
US5578935A (en) * 1995-05-25 1996-11-26 Texas Instruments Incorporated Undersampling digitizer with a sampling circuit positioned on an integrated circuit
US6353563B1 (en) * 1996-04-30 2002-03-05 Texas Instruments Incorporated Built-in self-test arrangement for integrated circuit memory devices
JP3408408B2 (ja) * 1997-10-24 2003-05-19 エヌイーシーマイクロシステム株式会社 Ｃｒ発振回路
JP3632443B2 (ja) 1998-05-28 2005-03-23 松下電器産業株式会社 半導体装置
JP2000030483A (ja) * 1998-07-15 2000-01-28 Mitsubishi Electric Corp 大規模メモリ用ｂｉｓｔ回路
KR20000044680A (ko) * 1998-12-30 2000-07-15 김영환 셀프테스트회로를 내장한 반도체 메모리장치
GB9911890D0 (en) * 1999-05-22 1999-07-21 Lucas Ind Plc Method and apparatus for detecting a fault condition in a computer processor
US6262580B1 (en) * 1999-10-14 2001-07-17 United Microelectronics Corp Method and testing system for measuring contact resistance for pin of integrated circuit
US6456223B1 (en) * 1999-12-28 2002-09-24 Texas Instruments Incorporated Pipelined analog to digital converter using digital mismatch noise cancellation
DE10052211A1 (de) * 2000-10-20 2002-05-08 Infineon Technologies Ag Integrierte Schaltung mit Testbetriebsart und Verfahren zum Testen einer Vielzahl solcher integrierter Schaltungen
US6664799B2 (en) * 2000-12-14 2003-12-16 Micron Technology, Inc. Method and apparatus for enabling a digital memory tester to read the frequency of a free running oscillator
GB2376081B (en) * 2001-03-14 2004-12-08 Micron Technology Inc Measurement of the integrity of a power supply
JP2002359289A (ja) * 2001-03-29 2002-12-13 Mitsubishi Electric Corp プロセスモニタ回路を備えた半導体装置、その試験方法、並びにその製造方法
JP5030336B2 (ja) * 2001-06-07 2012-09-19 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR100728943B1 (ko) * 2001-06-20 2007-06-15 주식회사 하이닉스반도체 셀프 테스트 모드를 갖는 반도체 메모리 장치
DE10145021C1 (de) * 2001-09-13 2003-04-30 Infineon Technologies Ag Integrierte Schaltung mit einer Strommesseinheit und ein Verfahren zum Messen eines Stromes
US7124341B2 (en) * 2002-01-18 2006-10-17 Texas Instruments Incorporated Integrated circuit having electrically isolatable test circuitry
US6986085B2 (en) * 2002-03-08 2006-01-10 Agilent Technologies, Inc. Systems and methods for facilitating testing of pad drivers of integrated circuits
JP4137474B2 (ja) * 2002-03-18 2008-08-20 富士通株式会社 自己テスト回路及び半導体記憶装置
US6996032B2 (en) * 2003-07-28 2006-02-07 Credence Systems Corporation BIST circuit for measuring path delay in an IC

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100727975B1 (ko) * 2005-09-10 2007-06-14 삼성전자주식회사 시스템 온 칩의 고장 진단 장치 및 방법과 고장 진단이가능한 시스템 온 칩
US9535128B2 (en) 2014-10-20 2017-01-03 SK Hynix Inc. Test path compensating circuit and test path compensating system

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