KR20060011478A - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 title claims description 39
- 230000000903 blocking effect Effects 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims description 31
- 239000004065 semiconductor Substances 0.000 claims description 30
- 239000010936 titanium Substances 0.000 claims description 29
- 229910052735 hafnium Inorganic materials 0.000 claims description 25
- 230000006870 function Effects 0.000 claims description 19
- -1 tungsten nitride Chemical class 0.000 claims description 18
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 17
- 229910044991 metal oxide Inorganic materials 0.000 claims description 17
- 150000004706 metal oxides Chemical group 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 claims description 13
- 229910052747 lanthanoid Inorganic materials 0.000 claims description 12
- 150000002602 lanthanoids Chemical group 0.000 claims description 12
- 239000007769 metal material Substances 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 12
- 229910052719 titanium Inorganic materials 0.000 claims description 11
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 10
- 229910021480 group 4 element Inorganic materials 0.000 claims description 10
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims description 7
- 239000011651 chromium Substances 0.000 claims description 7
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 7
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 7
- 239000010955 niobium Substances 0.000 claims description 7
- 230000000737 periodic effect Effects 0.000 claims description 7
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical group [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- AIRCTMFFNKZQPN-UHFFFAOYSA-N AlO Inorganic materials [Al]=O AIRCTMFFNKZQPN-UHFFFAOYSA-N 0.000 claims description 6
- 229910017109 AlON Inorganic materials 0.000 claims description 6
- 229910003855 HfAlO Inorganic materials 0.000 claims description 6
- 229910004140 HfO Inorganic materials 0.000 claims description 6
- 229910004143 HfON Inorganic materials 0.000 claims description 6
- 229910004129 HfSiO Inorganic materials 0.000 claims description 6
- 229910021193 La 2 O 3 Inorganic materials 0.000 claims description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 229910052741 iridium Inorganic materials 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 229910052758 niobium Inorganic materials 0.000 claims description 4
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- 229910000951 Aluminide Inorganic materials 0.000 claims description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- OQPDWFJSZHWILH-UHFFFAOYSA-N [Al].[Al].[Al].[Ti] Chemical compound [Al].[Al].[Al].[Ti] OQPDWFJSZHWILH-UHFFFAOYSA-N 0.000 claims description 3
- ROZSPJBPUVWBHW-UHFFFAOYSA-N [Ru]=O Chemical compound [Ru]=O ROZSPJBPUVWBHW-UHFFFAOYSA-N 0.000 claims description 3
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 claims description 3
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 3
- 229910021324 titanium aluminide Inorganic materials 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 claims 2
- 238000005036 potential barrier Methods 0.000 abstract description 8
- 239000003989 dielectric material Substances 0.000 abstract description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 25
- 229910004298 SiO 2 Inorganic materials 0.000 description 21
- 150000004645 aluminates Chemical class 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000004088 simulation Methods 0.000 description 8
- 230000005641 tunneling Effects 0.000 description 8
- 238000007667 floating Methods 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 238000003949 trap density measurement Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000008358 core component Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- Semiconductor Memories (AREA)
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Abstract
본 발명은 비휘발성 메모리 장치의 구조 및 그 제조방법에 관한 것이다. 본 발명에서는 터널 산화막, 트래핑 레이어, 블로킹 레이어 및 제어게이트 전극의 적층구조로 이루어진 비휘발성 메모리 장치의 게이트 영역을 형성함에 있어서, 상기 트래핑 레이어를 터널 산화막에 비해 높은 유전상수를 가지는 high-k 유전막으로 형성함을 특징으로 한다. 이처럼 트래핑 레이어를 high-k 유전막으로 형성할 경우, 동일 두께 대비 EOT를 감소시킬 수 있으며, 터널 산화막에 대한 높은 전위 장벽으로 인하여 제어게이트 전극의 전자가 터널 산화막으로 여기되는 것을 방지하여 프로그램 및 소거 전압을 보다 낮출 수 있게 된다. 이처럼, 프로그램 및 소거 전압을 낮춤으로써, 종래의 높은 프로그램 및 소거 전압으로 인해 터널 산화막이 손상되었던 문제점이 해소되고, 트랜지스터의 프로그램 및 소거 속도는 더욱 향상될 수 있다.
비휘발성 메모리 소자, 소노스(SONOS) 구조, 트래핑 레이어, 블로킹 레이어, 하이-k 유전막(high-k dielectric)
Description
도 1은 종래 기술에 따른 통상적인 소노스 메모리 소자의 단면구조도이다.
도 2는 도 1의 소노스 메모리 소자의 A-A`방향으로의 단면구조에 대한 열평형 상태에서의 에너지 밴드 다이어그램을 나타낸다.
도 3은 도 2에 도시되어 있는 열평형 상태의 소노스 메모리 소자에 대한 소거모드시의 에너지 밴드 다이어그램을 나타낸다.
도 4는 또 다른 종래 기술에 따른 소노스 메모리 소자의 단면구조도이다.
도 5는 도 4에 도시된 소노스 메모리 소자의 B-B`방향으로의 단면구조에 대한 열평형 상태에서의 에너지 밴드 다이어그램을 나타낸다.
도 6는 도 4에 소노스 메모리 소자에 대한 소거모드시의 에너지 밴드 다이어그램을 나타낸다.
도 7a 내지 도 7c는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면구조도이다.
도 8은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 C-V 히스테리시스 특성을 나타내는 그래프이다.
도 9는 블로킹 레이어를 SiO2로 형성한 경우의 비휘발성 메모리 소자의 C-V 히스테리시스 특성을 나타내는 그래프이다.
도 10은 본 발명의 실시예에 따른 비휘발성 메모리 소자에 대해 +10V의 프로그램 전압을 인가한 경우의 C-V 곡선의 쉬프트 특성을 나타내는 그래프이다.
도 11은 본 발명의 실시예에 따른 비휘발성 메모리 소자에 대해 +12V의 프로그램 전압을 인가한 경우의 C-V 곡선의 쉬프트 특성을 나타내는 그래프이다.
도 12는 본 발명의 실시예에 따른 트랜지스터에 대해 -10V의 소거 전압을 인가한 경우의 C-V 곡선의 쉬프트 특성을 나타내는 그래프이다.
도 13은 본 발명의 실시예에 따른 트랜지스터에 대해 -12V의 소거 전압을 인가한 경우의 C-V 곡선의 쉬프트 특성을 나타내는 그래프이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 반도체 기판 102a: 터널 산화막
104a: 트래핑 레이어 106a: 블로킹 레이어
108a: 제어게이트 전극 110: 게이트 영역
112: 소오스 영역 113: 드레인 영역
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 프로그램 및 소거 속도를 보다 향상시킬 수 있는 개선된 게이트 구조를 가지는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
데이터를 저장하기 위해 사용되는 반도체 메모리 소자들은 일반적으로 휘발성 메모리 소자와 비휘발성 메모리 소자로 구분할 수 있다. 휘발성 메모리 소자는 전원 공급이 중단됨에 따라 저장된 데이터를 소실하지만, 비휘발성 메모리 소자는 전원 공급이 중단되더라도 저장된 데이터가 그대로 유지되는 특성이 있다. 따라서, 이러한 비휘발성 메모리 소자는 음악 또는 영상 데이터를 저장하기 위한 메모리 카드나 이동전화 시스템과 같이 전원을 항상 공급할 수 없거나 전원 공급이 간헐적으로 중단되는 상황에서 폭넓게 사용될 수 있다. 그러나, 휘발성 메모리 소자에 비하여 동작속도가 느리기 때문에 동작속도를 높이기 위한 다양한 구조 및 구동방법이 활발히 연구되고 있다.
일반적으로, 상기 비휘발성 메모리 소자의 셀 트랜지스터에는 적층게이트 구조가 널리 채택되고 있다. 상기 적층게이트는 셀 트랜지스터의 채널 영역 상부에 터널 산화막, 플로팅 게이트, 게이트층간 유전체막 및 제어게이트 전극이 차례로 적층된 구조를 가지고 있다. 따라서, 이러한 적층게이트 구조를 가지는 비휘발성 메모리 소자는 셀 어레이 영역과 주변회로 영역간에 높은 단차를 유발시켜 후속공정의 어려움을 초래하게 된다. 또한, 상기 플로팅 게이트를 패터닝하기 위한 공정이 복잡할 뿐 아니라 플로팅 게이트의 표면적을 증가시키기 어려워 셀 트랜지스터의 프로그램 특성 및 소거 특성을 좌우하는 셀 트랜지스터의 커플링 비율을 충분히 확보할 수 없는 단점이 있다. 비휘발성 메모리 소자에 있어서는 프로그램 특성 및 소거 특성이 소자의 품질을 결정짓는 매우 중요한 요소이므로 플로팅 게이트의 표면적을 증가시키는 것이 주요 관심사이나 비휘발성 메모리 소자의 집적도가 점차 증가됨으로 인하여 이러한 플로팅 게이트의 표면적을 증가시킴에 있어서는 큰 어려움이 따른다.
따라서, 본 분야에서는 플로팅 게이트의 표면적 증가 한계에 따라 프로그램 특성 및 소거 특성이 저하되는 문제점을 해소하기 위하여 트랩밀도가 높은 유전막을 트래핑 레이어로 사용하는 소노스 구조의 게이트를 제안하고 있다.
도 1은 종래 기술에 따른 통상적인 소노스 메모리 소자의 단면구조를 나타낸다.
도 1을 참조하면, 반도체 기판(10)에 소오스 및 드레인 영역으로서 기능하는 확산영역(12)이 형성되어 있고, 상기 확산영역(12)으로 인해 정의되는 채널영역 상부에 터널 산화막(14), 트래핑 레이어(16), 블로킹 레이어(18) 및 제어게이트 전극(20)이 차례로 적층된 구조의 게이트가 형성되어 있다.
상기 반도체 기판(10)으로서는 피(P)형의 실리콘 기판을 사용하고, 상기 제어게이트 전극(20)은 엔(N)형의 폴리실리콘으로 형성된다. 그리고, 상기 터널 산화막(14) 및 블로킹 레이어(18)는 실리콘 산화막으로 형성되며, 상기 트래핑 레이어(16)로서는 트랩밀도가 높고, 상기 터널 산화막(14) 및 블로킹 레이어(18)에 비하여 전자친화력이 높은(즉, 밴드 갭 에너지가 낮은) 절연막인 실리콘 질화막(SiN)으로 형성함으로써, 소노스 구조의 게이트를 완성하게 된다.
도 2는 상기 도 1의 소노스 메모리 소자의 A-A`방향으로의 단면구조에 대한 열평형 상태에서의 에너지 밴드 다이어그램을 나타낸다.
도 2를 참조하면, 전체 시스템에서 페르미 준위는 일정하기 때문에 일함수 차이에 의해 피형으로 도핑된 반도체 기판(10)과 엔형으로 도핑된 제어게이트 전극(20)의 에너지 밴드는 도시된 바와 같이 열평형 상태에서 휘어지게 된다. 이때, 상기 제어게이트 전극(20)은 엔형 불순물의 도핑 농도에 따라 다소 차이는 있지만 약 3eV 정도의 일함수(φsi)를 가진다.
도 3은 상기 도 2에 도시되어 있는 열평형 상태의 소노스 메모리 소자에 대한 소거모드시의 에너지 밴드 다이어그램을 나타낸다.
도 3을 참조하면, 소거모드에서 소노스 메모리 소자의 제어게이트 전극에 비해 반도체 기판(10)에 높은 전압이 인가된다. 예컨대, 제어게이트 전극(20)은 접지시키고 반도체 기판(10)에 +15V의 전압을 인가하거나, 반도체 기판(10)은 접시키기고 제어게이트 전극(20)에 -15V의 전압을 인가할 수 있다. 그 결과, 도 3에 도시된 바와 같이, 외부 인가전압에 의해 시스템의 열평형 상태는 깨지게 되어 제어게이트 전극(20)의 페르미 준위(Efn)가 반도체 기판의 페르미 준위(Efp)보다 높게 상승하고, 터널 산화막(14), 트래핑 레이어(16) 및 블로킹 레이어(18)의 전도대의 형태가 변형된다.
이러한 소거모드시, 상기 트래핑 레이어(16) 내부에 저장된 전자들이 터널 산화막(14)을 터널링(Jt)하여 반도체 기판(10)으로 배출되는 한편, 반도체 기판(10)으로부터 정공들이 터널 산화막(14)을 터널링하여 트래핑 레이어(16)로 주입된 다.
이러한 비휘발성 메모리 소자의 소거모드시 문턱전압은 음(-)의 값을 가지는 것이 바람직하다. 그러나, 폴리실리콘은 일함수가 낮기 때문에 제어게이트 전극(20)으로부터 블로킹 레이어(18)를 터널링(Jb)하여 전자가 트래핑 레이어(16)로 주입됨으로써, 트랜지스터의 문턱전압은 일정한 수준으로 수렴된다. 따라서, 이러한 트랜지스터의 문턱전압을 낮추는데 오랜 시간이 소요되어 전체적으로 데이터 소거 시간이 길어지게 된다.
상기에서 언급한 바와 같이, 비휘발성 메모리 소자는 전원공급이 없어도 데이터를 저장할 수 있는 장점을 가지고 있는 반면, 상기 트래핑 레이어 내부로 전자 또는 정공을 주입하고, 주입된 상기 전자 또는 정공을 트래핑 레이어로부터 방출함으로써 변화되는 트랜지스터의 문턱전압을 이용하여 데이터의 프로그램 및 소거가 이루어지므로 동작속도가 느리다는 단점이 있다. 따라서, 트래핑 레이어로부터 전자를 제거하는 소거모드시 일정한 수준이하로 트랜지스터의 문턱전압을 낮추기 위한 여러 가지 개선된 구조의 소노스 메모리 소자가 제안되고 있다.
도 4는 또 다른 종래 기술에 따른 소노스 메모리 소자의 단면구조를 나타낸다.
도 4를 참조하면, 반도체 기판(10)에 소오스 및 드레인 영역으로서 기능하는 확산영역(12)이 형성되어 있고, 상기 확산영역(12)으로 인해 정의되는 채널영역 상부에 터널 산화막(14), 트래핑 레이어(16), 블로킹 레이어(22) 및 제어게이트 전극(24)이 차례로 적층된 구조의 게이트가 형성되어 있다.
상기 반도체 기판(10)으로서는 피(P)형의 실리콘 기판을 사용하고, 상기 터널 산화막(14)은 실리콘 산화막으로 형성하고, 상기 트래핑 레이어(16)로서는 트랩밀도가 높은 SiN으로 형성한다.
그리고, 상기 도 1에 도시되어 있는 소노스 메모리 소자의 특성을 개선시키기 위하여, 상기 제어게이트 전극(24)은 폴리실리콘보다 높은 일함수(φm)를 가지는 금속으로 형성한다. 이러한 제어게이트 전극(24)은 4eV 이상의 일함수를 가지는 금속으로, 예컨대 티타늄(Ti), 티타늄질화막(TiN), 탄탈럼(Ta), 탄탈럼질화막(TaN), 텅스텐(W), 텅스텐질화막(WN), 하프늄(Hf), 니오븀(Nb), 몰리브덴(Mo), 이산화루테늄(RuO2), 몰리브덴질화막(Mo2N), 이리듐(Ir), 백금(Pt), 코발트(Co), 크롬(Cr), 일산화루테늄(RuO), 티타늄알루미나이드(Ti3Al), 질화티타늄알루미나이드(Ti2AlN), 팔라듐(Pd), 텅스텐질화막(WNx), 텅스텐실리사이드(WSi) 및 니켈실리사이드(NiSi)로 구성된 그룹중 선택된 어느 하나 또는 둘 이상의 조합으로 이루어진 금속으로 형성할 수 있다. 그리고, 상기 블로킹 레이어(22)는 터널 산화막(14)에 비해 보다 높은 유전상수를 가지는 물질로 형성한다. 이러한 블로킹 레이어(22)를 형성하기 위한 유전물질로서는, 멘델레예프 주기율표상의 3족 또는 5B족의 원소의 산화물, 3족 또는 5B족 원소의 산화물에 4족 원소(예컨대, 지르코늄(Zr), 실리콘(Si), 티타늄(Ti), 하프늄(Hf)등)이 도우핑된 산화물, 하프늄산화막(HfO2), 하프늄알루미네이트(Hf1-xAlxOy) 또는 하프늄실리케이트(HfxSi1-
xO2)등의 high-k 유전막이 이 용될 수 있다.
이와 같이, 상기 제어게이트 전극(24)을 일함수가 높은 금속으로 형성할 경우 누설 전류가 억제되는데, 그 첫 번째 이유로서는 소거 모드시 전자의 장벽이 상승하여 블로킹 레이어(22)를 터널링하는 전자의 수가 줄어들기 때문이다. 두 번째 이유로서는, 제어게이트 전극(24)을 폴리실리콘으로 형성할 경우 블로킹 레이어를 형성하고 있는 금속 산화막과의 계면에 후속의 열공정에 의한 계면층이 형성되어 누설전류의 원인이 되는데, 제어게이트 전극(24)을 금속으로 형성할 경우에는 그 열적 안정성으로 인해 계면에서의 누설특성이 향상되는 것이다. 따라서, 제어게이트 전극을 금속으로 형성할 경우 블로킹 레이어(18)를 터널링하여 트래핑 레이어(16)로 주입되는 전자의 수를 줄일 수 있으므로 트랜지스터의 문턱전압을 낮추는데 오랜 시간이 소요되었던 문제점을 완화시킬 수 있게 된다.
한편, 상기 블로킹 레이어(22)를 유전률이 높은 high-k 유전막으로 형성할 경우, 제어게이트 전극(24)과 반도체 기판(10) 사이의 전위차가 블로킹 레이어(22)에 비해 터널 산화막(14)에 더 높게 커플링된다. 따라서, 프로그램 및 소거모드시, 상기 터널 산화막(14)을 터널링하는 전하량을 상기 블로킹 레이어(22)를 터널링하는 전하량에 비하여 현저히 높일 수 있기 때문에 트랜지스터의 프로그램 및 소거 시간을 단축시킬 수 있게 되는 것이다.
이와 같이, 제어게이트 전극(24)은 금속으로 형성하고, 블로킹 레이어(22)는 high-k 유전막으로 형성한 경우의 할 경우의 소노스 메모리 소자의 열평형 상태에서의 에너지 밴드 다이어그램이 도 5에 도시되어 있다.
도 5는 상기 도 4에 도시되어 있는 소노스 메모리 소자의 B-B`방향으로의 단면구조에 대한 열평형 상태에서의 에너지 밴드 다이어그램으로서, 제어게이트 전극(24)을 금속으로 형성할 경우 상기 제어게이트 전극으로부터 블로킹 절연층의 전도대역으로 전자를 주입하는데 보다 높은 전위가 요구됨을 알 수 있다. 따라서, 도 1에 도시된 소노스 메모리 소자의 문제점, 즉 제어게이트 전극(24)의 전자가 블로킹 레이어를 쉽게 터널링하여 트래핑 레이어(16)로 주입됨으로써 트랜지스터의 문턱전압을 낮추는데 오랜 시간이 소요되었던 문제점을 다소 완화시킬 수 있게 된다. 또한, 상기 블로킹 레이어(22)를 유전률이 높은 high-k 유전막으로 형성함으로써, 제어게이트 전극(24)과 반도체 기판(10) 사이의 전위차가 블로킹 레이어에 비해 터널 산화막에 더 높게 커플링될 수 있게 된다. 그 결과, 데이터 프로그램 및 소거시 상기 터널 산화막을 터널링하는 전하량을 상기 블로킹 레이어를 터널링하는 전하량에 비하여 높일 수 있게 되어 데이터 프로그램 및 소거에 소요되는 시간을 다소 단축시킬 수 있게 된다.
도 6은 상기 도 4에 도시되어 있는 소노스 메모리 소자에 대한 소거모드시의 에너지 밴드 다이어그램을 나타낸다.
도 6을 참조하면, 반도체 기판에 높은 양의 전압을 인가하거나 제어게이트 전극에 높은 음의 전압을 인가하면 시스템의 열적 평형이 깨어진다. 이에 따라 트래핑 레이어에 존재하는 전자는 터널 산화막을 터널링하여 반도체 기판으로 방출된다. 종래에는 소거모드시 제어게이트 전극으로부터 블로킹 레이어를 터널링하여 트래핑 레이어로 주입되는 전자(누설전류)들로 인해 트랜지스터의 소거시간이 길었던 문제점이 있었으나, 제어게이트 전극(24)을 금속으로 형성하고 블로킹 레이어(22)를 고유전막으로 형성함으로써, 제어게이트 전극(24)과 블로킹 레이어(22) 사이의 높은 전위 장벽으로 인하여 전자가 블로킹 레이어(22)로 터널링하는 확률이 낮아진다. 그 결과, 소거모드시 문턱전압을 보다 낮출 수 있게 되어 트랜지스터의 전체 데이터 소거시간을 단축시킬 수 있게 되는 것이다.
그러나, 상기 도 4에 도시되어 있는 소노스 구조를 통해 제어게이트 전극과 블로킹 레이어 사이의 높은 전위 장벽을 형성하여 전자가 블로킹 절연층으로 터널링하는 확률은 낮출 수 있으나, 터널 산화막의 누설 전류등으로 인해 트랜지스터의 프로그램 및 소거 속도측면에서는 여전히 만족할 만한 개선이 이루어지지 못하고 있는 실정이다. 한편, 프로그램 및 소거 속도를 향상시키기 위해서는 프로그램 및 소거 전압을 증가시켜야 하는데, 이처럼 프로그램 및 소거 전압을 증가시킬 경우, 터널 산화막의 열화(degradation), endurance 및 데이터 유지(retention) 기능에 문제가 발생하게 된다.
따라서, 본 분야에서는 터널 산화막을 열화시킬 정도의 높은 프로그램 및 소거 전압을 인가하지 않으면서도, 트랜지스터의 프로그램 및 소거 속도는 높일 수 있는, 즉 프로그램 및 소거 시간이 짧은 개선된 구조의 소노스 게이트 개발이 중요한 사안으로 떠오르고 있다.
상기와 같은 종래의 문제점들을 해결하기 위한 본 발명의 목적은, 프로그램 및 소거 전압은 낮추면서도 프로그램 및 소거 속도는 향상시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은, 터널 산화막의 열화를 방지하면서도 프로그램 및 소거 속도를 향상시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은, 터널 산화막의 누설 전류를 감소시켜 프로그램 및 소거 속도를 향상시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는 반도체 기판의 채널 영역 상부에 형성되어 있는 터널 산화막; 상기 터널 산화막 상부에 형성되며 상기 터널 산화막에 비해 큰 유전상수를 가지는 고유전막으로 이루어진 트래핑 레이어; 상기 트래핑 레이어 상부에 형성되며, 상기 터널 산화막에 비해 큰 유전상수를 가지는 고유전막으로 이루어진 블로킹 레이어; 및 상기 블로킹 레이어 상부에 형성되어 있는 제어게이트 전극을 포함함을 특징으로 한다.
바람직하게는, 상기 트래핑 레이어 및 블로킹 레이어는 유전상수가 큰 high-k 유전막으로 형성한다.
또한, 상기한 목적들을 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자의 제조방법은 반도체 기판 상부에 절연막을 형성하는 단계; 상기 절연막 상부에 제1고유전막을 형성하는 단계; 상기 제1고유전막 상부에 제2고유전막을 형성하는 단계; 상기 제2고유전막 상부에 도전막을 형성하는 단계; 상기 절연막, 제1고유전 막, 제2고유전막 및 도전막을 식각하여 반도체 기판의 채널 영역 상부에 터널 산화막, 트래핑 레이어, 블로킹 레이어 및 제어게이트 전극으로 이루어지는 게이트 영역을 구현하는 단계를 포함함을 특징으로 한다.
바람직하게는, 상기 트래핑 레이어 및 블로킹 레이어는 유전상수가 큰 high-k 유전막으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 본 발명의 카테고리를 벗어나지 않는 범위내에서 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 7a 내지 도 7c는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면구조도이다.
먼저, 도 7a를 참조하면, 피형의 반도체 기판(100)에 전자가 터널링되는 터널 산화막으로 기능할 절연막(102)을 형성한다. 상기 절연막(102)은 SiO 또는 SiON으로서, CVD(Chemical Vapor Deposition) 방법으로 증착할 수 있다.
이어서, 상기 절연막(102) 상부에 전하저장층으로서 기능하는 트래핑 레이어를 형성하기 위한 제1 high-k 유전막(104)을 증착한다. 이때, 상기 high-k 유전막(104)을 이용하여 트래핑 레이어를 형성하는 것은 본 발명의 핵심구성중의 하나로 서, ALD(Atomic Layer Deposition) 또는 CVD 방법을 이용하여 high-k 유전막을 형성하는 것이 바람직하다. 상기 제1 high-k 유전막(104)은 금속 산화막으로서, HfO, HfON, HfAlO, HfAlON, AlO, AlON, HfSiO 또는 HfSiON 중의 어느 하나로 형성하거나, 원소주기율표의 3족 또는 5B족 원소의 산화물에 4족 원소 예컨대, 지르코늄(Zr), 실리콘(Si), 티타늄(Ti) 또는 하프늄(Hf)이 도핑된 산화물로 형성할 수 있다. 또한, 상기 high-k 유전막(104)은 상기한 금속 산화막의 적층구조나 조합으로 이루어진 하프늄산화막(HfO2), 하프늄알루미네이트(Hf1-xAlxOy) 또는 하프늄실리케이트(HfSi1-xO2)로 형성할 수 있다. 여기서, 상기 제1 high-k 유전막(104)을 형성하기 위한 상기 3족 원소로서는 란타나이드(lanthanide) 계열의 원소들이 사용될 수 있는데, 예컨대 이러한 란타나이드 계열의 원소로서는 La2O3나 Dy2O3
이 사용될 수 있다.
도 7b를 참조하면, 상기 절연막(102) 및 제1 high-k 유전막(104)이 형성되어 있는 반도체 기판(100) 상부에 블로킹 레이어를 형성하기 위한 제2 high-k 유전막(106)을 증착한다. 상기 제2 high-k 유전막(106)은 ALD 방법으로 증착하는 것이 바람직하며, 상기 제1 high-k 유전막(104)과 마찬가지로 금속 산화막인 HfO, HfON, HfAlO, HfAlON, AlO, AlON, HfSiO 또는 HfSiON 중의 어느 하나로 형성하거나, 원소주기율표의 3족 또는 5B족 원소의 산화물에 4족 원소 예컨대, 지르코늄(Zr), 실리콘(Si), 티타늄(Ti) 또는 하프늄(Hf)이 도핑된 산화물로 형성할 수 있다. 또한, 상기 제2 high-k 유전막(106)은 금속산화막의 적층구조나 조합으로 이루어진 하프늄 산화막(HfO2), 하프늄알루미네이트(Hf1-
xAlxOy) 또는 하프늄실리케이트(HfSi1-
xO2)로 형성할 수 있다. 여기서, 상기 제2 high-k 유전막(106)을 형성하기 위한 상기 3족 원소로서는 란타나이드(lanthanide) 계열의 원소로서, 예컨대 이러한 란타나이드 계열의 원소로서는 La2O3나 Dy2O3이 사용될 수 있다.
계속해서, 상기 제2 high-k 유전막(106)을 증착한 뒤, 유전막의 밀도를 높이기 위해서 PDA(Post Deposition Annealing)을 실시한다. 상기 PDA는 650～1050℃의 온도하에서, N2,NO, N2O, O2, NH3 중의 어느 하나 또는 그 조합의 분위기하에서 실시하는 것이 바람직하다.
한편, 상기 제2 high-k 유전막(106)을 형성하기 전에, 상기 제1 high-k 유전막(104)을 사진식각 또는 건식 식각 공정으로 패터닝할 경우, 후속의 공정을 통해 형성되어질 제어게이트 전극의 일부에 트래핑 레이어가 중첩되는 게이트 구조를 얻을 수 있게 된다.
도 7c를 참조하면, 상기 제2 high-k 유전막(106)이 증착되어 있는 반도체 기판(100) 상부에 제어게이트 전극을 형성하기 위한 도전막(108)을 형성한다. 이때, 상기 도전막(108)으로서는, 폴리실리콘이나 일함수가 4eV 이상인 금속물질 또는 폴리실리콘과 일함수 4eV 이상인 금속물질의 적층구조로 형성한다. 여기서, 일함수가 4eV 이상인 금속물질로 상기 제어게이트 전극을 형성할 경우 상기 금속물질로서는 Ti, TiN, TaN, Ta, W, WN, Hf, Nb, Mo, RuO2, Mo2N, Ir, Pt, Co, Cr, RuO, Ti3Al, Ti2AlN, Pd, WNx, WSi, NiSi 중의 어느 하나로 형성하거나, 이들 중 적어도 두 개 이상의 조합으로 이루어진 적층구조로 형성할 수 있다.
계속해서, 상기 제어게이트 전극을 형성하기 위한 전극 물질막이 형성되어 있는 반도체 기판에 통상의 CMOS 공정에 따라 트랜지스터를 형성하게 된다. 먼저, 상기 도전막(108)이 형성되어 있는 반도체 기판(100) 상부에 감광막(도시되지 않음)을 도포한 뒤, 마스크 패턴(도시되지 않음)에 따라 상기 도전막(108), 제2 high-k 유전막(106), 제1 high-k 유전막(104) 및 절연막(102)을 차례로 식각한다. 그 결과, 상기 반도체 기판(100)의 채널 영역 상부에는 터널 산화막(102a), 트래핑 레이어(104a), 블로킹 레이어(106a) 및 제어게이트 전극(108a)의 적층구조로 이루어진 게이트 영역(110)이 형성된다. 이어서, 상기 게이트 영역(110)을 셀프 얼라인(self-align)된 마스크 패턴으로 사용하여, 상기 피형의 반도체 기판(100)에 엔형의 불순물을 주입하여 소오스 영역(112) 및 드레인 영역(113)을 형성한다.
상기 게이트 영역(110)의 트래핑 레이어를 high-k 유전막으로 형성하는 것은 본 발명의 핵심 기술로서, 이처럼 high-k 유전막을 이용하여 게이트 영역(110)의 트래핑 레이어를 형성할 경우 비휘발성 메모리 소자의 프로그램 및 소거 특성이 개선되는 이유를 보다 상세히 살펴보기로 하자.
종래에는 게이트 영역의 트래핑 레이어를 SiN으로 형성하였는데, 이러한 SiN는 터널 산화막에 대해 1.03eV의 전위 장벽을 가지고 있다. 따라서, 이러한 SiN으로 게이트 영역의 트래핑 레이어를 형성할 경우, 터널 산화막으로 전자가 쉽게 여 기하여 터널 산화막에 누설 전류(leakage current)가 발생하는 문제점이 있었다. 그리하여 본 발명에서는 이러한 종래의 문제점을 해소하고자, 게이트 영역(110)의 트래핑 레이어로서, SiN에 비하여 보다 높은 1.65eV의 전위 장벽을 가지는 high-k 유전막을 적용하였다. 터널 산화막에 대한 상기 SiN의 전위 장벽이 1.03eV인 것에 비해 이러한 high-k 유전막의 전위 장벽은 1.65eV로서 보다 높으므로, 터널 산화막으로 여기되는 전자가 수가 월등히 줄어드는 특성이 있다. 이처럼 터널 산화막으로 여기되는 전자의 수가 줄어듦으로 인해 터널 산화막의 누설 전류 발생이 감소되는 효과를 얻을 수 있게 된다.
또한, SiN은 유전상수가 낮으므로, 이러한 SiN으로 트래핑 레이어를 형성할 경우, 그 두께를 감소시키는데는 한계가 있었다. 따라서, 이러한 SiN보다 두꺼우나 소자의 성능을 개선시킬 수 있는 유전막이 요구되었는데, 이러한 유전막의 성능은 등가산화막 두께(EOT:Equivalent Oxide Thickness)로 평가될 수 있다. 본 발명에서는 이러한 SiN을 대체할 수 있는 성능 좋은 유전막으로서 high-k 유전막을 형성하여 동일 두께 대비 EOT를 감소시킬 수 있으므로, 트랜지스터의 프로그램 및 소거모드시 인가되는 전압은 보다 낮추면서도 프로그램 및 소거 속도는 보다 향상시킬 수 있는 효과를 얻게 된다.
이와 같이, 비휘발성 메모리 소자의 게이트 영역의 트래핑 레이어를 high-k 유전막으로 형성할 경우의 트랜지스터 특성의 개선 효과를 하기의 시뮬레이션 결과를 통해서 확인해 보기로 하자.
먼저, 시뮬레이션을 위한 공정조건으로서, 상기 터널 산화막(102a)으로서는 SiON을 28Å 두께로 증착하여 형성한다. 상기 트래핑 레이어(104a)로서는 100Å의 하프늄산화막(HfO2), 20Å의 HfO2와 10Å의 Al2O3을 교대로 증착하여 적층한 100Å의 HfO2-Al2O3 라미네이트 또는 HfO2와 Al2O3를 얼로이 형태로 만든 100Å의 HfO2-Al2O3 알루미네이트 중의 어느 하나로 형성한다. 그리고 상기, 블로킹 레이어(106a)로서는 Al2O3를 100Å두께로 증착하여 형성한다. 상기 트래핑 레이어(104a) 및 블로킹 레어어(106a)로서 기능하는 상기 high-k 유전막은 ALD 방식으로 증착하였으며, 제어게이트 전극(108a)으로서는 폴리실리콘을 적용하였고, 엑티베이션 어닐링은 1000℃ 하에서 10초간 실시한다.
상기와 같은 공정 조건을 통해 형성된 비휘발성 메모리 소자의 C-V 히스테리시스 곡선이 하기의 도 8에 도시되어 있다.
도 8을 참조하면, X축은 제어게이트 전극에 인가되는 전압 범위(-10～+10)를 나타내며, Y축은 표준화된 캐패시턴스(normalized capacitance)를 나타낸다. L1, L2는 터널 산화막 및 블로킹 레이어는 각각 SiO2(28Å)및 Al2O3(100Å)으로 형성하고, 트래핑 레이어는 HfO2(100Å)로 형성한 경우의 C-V 히스테리시스 곡선을 나타낸다. 그리고, L3 및 L4는 종래의 통상적인 소노스 구조로서, 터널 산화막 및 블로킹 레이어는 각각 SiO2(28Å)및 Al2O3(100Å)으로 형성하고, 트래핑 레이어는 SiN(50Å)로 형성한 경우의 C-V 히스테리시스 곡선을 나타낸다. 보다 상세히 설명하면, 상기 L1 및 L3은 +10V에서 -10V에 이르는 전압을 인가하였을 경우이고, L2 및 L4는 -10V에서 +10에 이르는 전압을 인가하였을 경우의 Vfb(flatband voltage)의 변화량을 나타낸다.
상기 시뮬레이션 결과를 살펴보면, 트래핑 레이어를 SiN으로 형성하였을 경우의 Vfb의 변화량을 나타내는 L3 및 L4의 간격이, 트래핑 레이어를 HfO2와 같은 high-k 유전막으로 형성할 경우의 Vfb의 변화량을 나타내는 L1 및 L2의 간격에 비해 보다 적음을 알 수 있다. 결국 이러한 ΔVfb 이득값을 통해서 블로킹 레이어를 Al2O3와 같은 high-k 유전막으로 형성하는 것이 트랜지스터의 프로그램 및 소거 전압은 보다 낮추고 동작 속도는 보다 향상시킬 수 있는 주요 원인이 됨을 알 수 있다.
한편, 도 9는 상기 도 8의 시뮬레이션 결과와 비교하기 위해 나타낸 그래프로서, 상기 트래핑 레이어를 도 8에서와 같은 Al2O3가 아닌 SiO2(100Å)를 적용한 경우의 C-V 히스테리시스 곡선을 나타낸다.
도 9를 참조하면, X축은 제어게이트 전극에 인가되는 전압 범위(-20～+20)를 나타내고, Y축은 표준화된 캐패시턴스를 나타낸다. L5, L6는 터널 산화막 및 블로킹 레이어는 각각 SiO2(28Å) 및 SiO2(100Å)으로 형성하고, 트래핑 레이어는 HfO2(100Å)로 형성한 경우의 C-V 히스테리시스 곡선을 나타낸다. 그리고, L7, L8은 터널 산화막 및 블로킹 레이어는 각각 SiO2(28Å)및 SiO2(100Å)으로 형성하고, 트래핑 레이어는 SiN(50Å)로 형성한 경우의 C-V 히스테리시스 곡선을 나타낸다. 상 기 L1 및 L3은 +20V에서 -20V에 이르는 전압을 인가하였을 경우이고, L2 및 L4는 -20V에서 +20에 이르는 전압을 인가하였을 경우의 Vfb(flatband voltage)의 변화량을 나타낸다.
상기 시뮬레이션 결과를 살펴보면, 트래핑 레이어를 SiN으로 형성하였을 경우의 Vfb의 변화량을 나타내는 L7 및 L8의 간격이, 트래핑 레이어를 HfO2와 같은 high-k 유전막으로 형성할 경우의 Vfb의 변화량을 나타내는 L5 및 L6의 간격에 비해 보다 큼을 알 수 있다. 이러한 결과는, 블로킹 레이어를 SiO2로 형성할 경우에는 트래핑 레이어를 HfO2와 같은 high-k 유전막으로 형성하더라도 ΔVfb에 이득이 없는 것으로 판단할 수 있다. 그 원인으로서는, 통상적으로 SiO2는 800℃ 이상의 고온에서 O2분위기하에서 증착하게 되는데, 이러한 산소 분위기하의 고온 열처리 조건에서 high-k 유전막내의 트랩 사이트(trap site)가 큐어링(curing)되기 때문인 것으로 분석되고 있다. 따라서, 본 발명의 핵심 공정인 high-k 유전막으로 트래핑 레이어를 형성하기 위해서는, 블로킹 레이어는 저온 공정인 ALD 방식을 통해 증착되는 물질막으로 형성하는 것이 바람직하다 할 것이다.
도 10 및 도 11은 본 발명의 실시예에 따른 비휘발성 메모리 소자와 종래 방법에 따른 소노스 메모리 소자의 프로그램 시간 대비 ΔVfb를 도시한 C-V 곡선의 쉬프트를 나타낸 그래프로서, X축은 프로그램 시간을 나타내고, Y축은 Vfb을 나타낸다.
먼저, 도 10은 +10V의 프로그램 전압을 인가하였을 경우의 프로그램 시간에 따른 C-V 곡선의 쉬프트를 나타내며, 도 11은 +12V의 프로그램 전압을 인가하였을 경우의 프로그램 시간에 따른 C-V 곡선의 쉬프트를 나타낸다.
먼저, 도 10을 참조하면, L9, L10, L11, L12는 터널 산화막 및 블로킹 레이어로서는 각각 SiO2(28Å)및 Al2O3(100Å) 적용하고, 트래핑 레이어로서는 각각 HfO2(100Å), HfO2-Al2O3 라미네이트(100Å), HfO2-Al
2O3 알루미네이트(100Å), SiN(50Å)으로 형성한 경우의 C-V 곡선의 쉬프트를 나타내며, L13는 종래의 통상적인 소노스 구조(SiO2(18Å)/SiN(50Å)/SiO2(100Å))에 따른 C-V 곡선의 쉬프트를 나타낸다.
한편, 도 11의 L14, L15, L16, L17 또한 터널 산화막 및 블로킹 레이어로서는 각각 SiO2(28Å) 및 Al2O3(100Å)를 적용하고, 트래핑 레이어로서는 각각 HfO2(100Å), HfO2-Al2O3 라미네이트(100Å), HfO2-Al
2O3 알루미네이트(100Å), SiN(50Å)으로 형성한 경우의 C-V 곡선의 쉬프트를 나타낸다. 그리고, 그리고 L18은 종래의 소노스 구조(SiO2(18Å)/SiN(50Å)/SiO2(100Å))에 따른 C-V 곡선의 쉬프트를 나타낸다.
상기 도 10 및 도 11에 도시되어 있는 시뮬레이션 결과를 통해 알 수 있는 바와 같이, 트래핑 레이어로서 HfO2, HfO2-Al2O3 라미네이트(HA 라미네이트) 또는 HfO2-Al2O3 알루미네이트로 형성할 경우, SiN으로 트래핑 레이어를 형성하는 경우에 비해 동일한 프로그램 시간동안 ΔVfb가 보다 높게 나타난다. 이러한 결과를 통해, 본 발명에서와 같이 블로킹 레이어를 high-k 유전막으로 형성할 경우, 동일한 프로그램 시간조건하에서 프로그램 전압을 보다 낮출 수 있음을 알 수 있다. 이는 또한, 동일한 프로그램 전압을 인가할 경우에는 프로그램 시간을 보다 단축시킬 수 있게 됨을 의미하기도 한다.
도 12 및 도 13는 본 발명의 실시예에 따른 상기 비휘발성 메모리 소자와 종래 트랜지스터의 소거 시간 대비 ΔVfb를 도시한 C-V 곡선의 쉬프트를 나타낸 그래프로서, X축은 소거 시간을 나타내고, Y축은 Vfb을 나타낸다.
도 12는 -10V의 소거 전압을 인가하였을 경우의 소거 시간에 따른 C-V 곡선의 쉬프트를 나타내며, 도 13은 -12V의 소거 전압을 인가하였을 경우의 소거 시간에 따른 C-V 곡선의 쉬프트를 나타낸다.
먼저, 도 12를 참조하면, L19, L20, L21, L22는 터널 산화막 및 블로킹 레이어로서는 각각 SiO2(28Å) 및 Al2O3(100Å)를 적용하고, 트래핑 레이어로서는 각각 HfO2(100Å), HfO2-Al2O3 라미네이트(100Å), HfO2-Al
2O3 알루미네이트(100Å), SiN(50Å)으로 형성한 경우의 C-V 곡선의 쉬프트를 나타내며, L23는 종래의 소노스 구조(SiO2(18Å)/SiN(50Å)/SiO2(100Å))에 따른 C-V 곡선의 쉬프트를 나타낸다.
한편, 도 13의 L24, L25, L26, L27 또한 터널 산화막 및 블로킹 레이어로서는 각각 SiO2(28Å) 및 Al2O3(100Å)를 적용하고, 트래핑 레이어로서는 각각 HfO2(100Å), HfO2-Al2O3 라미네이트(100Å), HfO2-Al
2O3 알루미네이트(100Å), SiN(50Å)으로 형성한 경우의 C-V 곡선의 쉬프트를 나타낸다. 그리고 L28은 종래의 소노스 구조(SiO2(18Å)/SiN(50Å)/SiO2(100Å))에 따른 C-V 곡선의 쉬프트를 나타낸다.
상기 도 12 및 도 13에 도시되어 있는 시뮬레이션 결과를 통해 알 수 있는 바와 같이, 트래핑 레이어로서 HfO2, HfO2-Al2O3 라미네이트(HA 라미네이트) 또는 HfO2-Al2O3 알루미네이트로 형성할 경우, SiN으로 트래핑 레이어를 형성하는 경우에 비해 동일한 소거 시간동안 ΔVfb가 보다 높게 나타난다. 이러한 결과를 통해, 본 발명에서와 같이 블로킹 레이어를 high-k 유전막으로 형성할 경우, 동일한 소거 시간조건하에서 소거 전압을 보다 낮출 수 있음을 알 수 있다. 이는 또한, 동일한 소거 전압을 인가할 경우 소거 시간을 보다 단축시킬 수 있게 됨을 의미하기도 한다.
상기한 바와 같이, 비휘발성 메모리 소자의 게이트 영역의 트래핑 레이어를 종래에서와 같은 SiN이 아닌 고유전율을 가지는 high-k 유전막으로 형성함으로써, 터널 산화막의 누설 전류를 감소시켜 트랜지스터의 프로그램 및 소거 특성을 개선시킬 수 있게 된다. 또한, 종래에는 터널 산화막의 누설 전류로 인해 프로그램 및 소거 모드시 높은 전압이 요구되어 터널 산화막이 열화되는 문제점이 있었으나, 터널 산화막의 누설 전류가 감소됨으로 인해 이러한 터널 산화막의 열화 문제 역시 해소할 수 있게 된다.
한편, 상기 도 8 내지 도 13에서는 제어게이트 전극(108a)으로서는 폴리실리 콘을 적용한 경우의 시뮬레이션 결과를 나타내고 있으나, 이러한 폴리실리콘 이외에 일함수가 4eV 이상인 금속물질 또는 폴리실리콘과 일함수가 4eV 이상인 금속물질의 적층구조로 형성할 경우에도 상기 도 8 내지 도 13에서와 같은 트랜지스터 특성을 얻을 수 있다. 또한, 본 발명은 트래핑 레이어가 제어게이트 전극과 일부만이 중첩되는 구조의 비휘발성 메모리 소자에도 적용할 수 있음은 물론이다.
상기한 바와 같이 본 발명에서는, 터널 산화막, 트래핑 레이어, 블로킹 레이어 및 제어게이트 전극의 적층구조로 이루어진 비휘발성 메모리 장치의 게이트 영역을 형성함에 있어서, 상기 트래핑 레이어를 터널 산화막에 비해 높은 유전상수를 가지는 high-k 유전막으로 형성한다. 그 결과, 동일 두께 대비 EOT를 감소시킬 수 있으며, 터널 산화막에 대한 높은 전위 장벽이 형성되어 제어게이트 전극의 전자가 터널 산화막으로 여기됨으로 인해 발생되는 누설 전류 문제가 해소되어 트랜지스터의 프로그램 및 소거 전압을 보다 낮출 수 있게 된다. 이처럼, 프로그램 및 소거 전압을 낮춤으로 인해, 종래의 높은 프로그램 및 소거 전압으로 인해 터널 산화막이 손상되었던 문제점이 해소되고, 트랜지스터의 프로그램 및 소거 속도는 더욱 향상되는 효과를 기대할 수 있다.
Claims (39)
- 비휘발성 메모리 소자에 있어서:반도체 기판의 채널 영역 상부에 형성되어 있는 터널 산화막;상기 터널 산화막 상부에 형성되며, 상기 터널 산화막에 비해 큰 유전상수를 가지는 고유전막으로 이루어진 트래핑 레이어;상기 트래핑 레이어 상부에 형성되며, 상기 터널 산화막에 비해 큰 유전상수를 가지는 고유전막으로 이루어진 블로킹 레이어; 및상기 블로킹 레이어 상부에 형성되어 있는 제어게이트 전극을 포함함을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서, 상기 터널 산화막은 SiN 또는 SiON임을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서, 상기 제어게이트 전극은 폴리실리콘, 일함수가 4eV 이상인 금속물질, 또는 폴리실리콘과 일함수가 4eV 이상인 금속물질의 적층구조로 이루어진 물질막중의 어느 하나임을 특징으로 하는 비휘발성 메모리 소자.
- 제 3항에 있어서, 상기 금속물질은 티타늄(Ti), 티타늄질화막(TiN), 탄탈럼질화막(TaN), 탄탈럼(Ta), 텅스텐(W), 텅스텐질화막(WN), 하프늄(Hf), 니오븀(Nb), 몰리브덴(Mo), 이산화루테늄(RuO2), 몰리브덴질화막(Mo2N), 이리듐(Ir), 백금(Pt), 코발트(Co), 크롬(Cr), 일산화루테늄(RuO), 티타늄알루미나이드(Ti3Al), 질화티타늄알루미나이드(Ti2AlN), 팔라듐(Pd), 텅스텐질화막(WNx), 텅스텐실리사이드(WSi), 니켈실리사이드(NiSi) 중의 어느 하나이거나, 이들 중 적어도 두 개 이상의 조합으로 이루어진 적층구조임을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서, 상기 트래핑 레이어는 high-k 유전막임을 특징으로 하는 비휘발성 메모리 소자.
- 제 5항에 있어서, 상기 high-k 유전막은 금속 산화막임을 특징으로 하는 비휘발성 메모리 소자.
- 제 6항에 있어서, 상기 금속 산화막은 HfO, HfON, HfAlO, HfAlON, AlO, AlON, HfSiO 또는 HfSiON 중의 어느 하나이거나, 멘델레예프 원소주기율표의 3족 또는 5B족 원소의 산화물에 4족 원소가 도핑된 산화물이거나, 상기 금속 산화막의 적층구조나 조합으로 이루어진 하프늄산화막(HfO2), 하프늄알루미네이트(Hf1- x AlxOy) 또는 하프늄실리케이트(HfSi1- xO2)임을 특징으로 하는 비휘발성 메모리 소자.
- 제 7항에 있어서, 상기 3족 원소는 란타나이드(lanthanide) 계열의 원소임을 특징으로 하는 비휘발성 메모리 소자.
- 제 8항에 있어서, 상기 란타나이드(lanthanide) 계열의 원소는 La2O3 또는 Dy2O3임을 특징으로 하는 비휘발성 메모리 소자.
- 제 7항에 있어서, 상기 4족 원소는 지르코늄(Zr), 실리콘(Si), 티타늄(Ti) 또는 하프늄(Hf)임을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서, 상기 트래핑 레이어는 ALD 방법 또는 CVD 방법으로 증착함 을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서, 상기 블로킹 레이어는 high-k 유전막임을 특징으로 하는 비휘발성 메모리 소자.
- 제 12항에 있어서, 상기 high-k 유전막은 금속 산화막임을 특징으로 하는 비휘발성 메모리 소자.
- 제 13항에 있어서, 상기 금속 산화막은 HfO, HfON, HfAlO, HfAlON, AlO, AlON, HfSiO 또는 HfSiON 중의 어느 하나이거나, 멘델레예프 원소주기율표의 3족 또는 5B족 원소의 산화물에 4족 원소가 도핑된 산화물이거나, 상기 금속 산화막의 적층구조나 조합으로 이루어진 하프늄산화막(HfO2), 하프늄알루미네이트(Hf1- x AlxOy) 또는 하프늄실리케이트(HfSi1- xO2)임을 특징으로 하는 비휘발성 메모리 소자.
- 제 14항에 있어서, 상기 3족 원소는 란타나이드(lanthanide) 계열의 원소임 을 특징으로 하는 비휘발성 메모리 소자.
- 제 15항에 있어서, 상기 란타나이드(lanthanide) 계열의 원소는 La2O3 또는 Dy2O3임을 특징으로 하는 비휘발성 메모리 소자.
- 제 14항에 있어서, 상기 4족 원소는 지르코늄(Zr), 실리콘(Si), 티타늄(Ti) 또는 하프늄(Hf)임을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서, 상기 블로킹 레이어는 ALD 방법으로 증착함을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서, 상기 비휘발성 메모리 소자의 게이트 구조는 상기 블로킹 레이어를 형성하기 전에 상기 트래핑 레이어를 식각함으로써, 상기 제어게이트 전극의 일부와 상기 트래핑 레이어가 중첩되어 있는 구조임을 특징으로 하는 비휘발성 메모리 소자.
- 비휘발성 메모리 소자의 제조방법에 있어서:반도체 기판 상부에 절연막을 형성하는 단계와;상기 절연막 상부에 제1고유전막을 형성하는 단계와;상기 제1고유전막 상부에 제2고유전막을 형성하는 단계와;상기 제2고유전막 상부에 도전막을 형성하는 단계와;상기 절연막, 제1고유전막, 제2고유전막 및 도전막을 식각하여 반도체 기판의 채널 영역 상부에 터널 산화막, 트래핑 레이어, 블로킹 레이어 및 제어게이트 전극으로 이루어지는 게이트 영역을 구현하는 단계를 포함함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 20항에 있어서, 상기 터널 산화막은 SiN 또는 SiON으로 형성됨을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 20항에 있어서, 상기 제어게이트 전극은 폴리실리콘, 일함수가 4eV 이상인 금속물질, 또는 폴리실리콘과 일함수가 4eV 이상인 금속물질의 적층구조로 이루어진 물질막중의 어느 하나로 형성됨을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 22항에 있어서, 상기 금속물질은 티타늄(Ti), 티타늄질화막(TiN), 탄탈럼질화막(TaN), 탄탈럼(Ta), 텅스텐(W), 텅스텐질화막(WN), 하프늄(Hf), 니오븀(Nb), 몰리브덴(Mo), 이산화루테늄(RuO2), 몰리브덴질화막(Mo2N), 이리듐(Ir), 백금(Pt), 코발트(Co), 크롬(Cr), 일산화루테늄(RuO), 티타늄알루미나이드(Ti3Al), 질화티타늄알루미나이드(Ti2AlN), 팔라듐(Pd), 텅스텐질화막(WNx), 텅스텐실리사이드(WSi), 니켈실리사이드(NiSi) 중의 어느 하나이거나, 이들 중 적어도 두 개 이상의 조합으로 이루어진 적층구조임을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 20항에 있어서, 상기 트래핑 레이어는 high-k 유전막으로 형성됨을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 24항에 있어서, 상기 high-k 유전막은 금속 산화막임을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 25항에 있어서, 상기 금속 산화막은 HfO, HfON, HfAlO, HfAlON, AlO, AlON, HfSiO 또는 HfSiON 중의 어느 하나이거나, 멘델레예프 원소주기율표의 3족 또는 5B족 원소의 산화물에 4족 원소가 도핑된 산화물이거나, 상기 금속 산화막의 적층구조나 조합으로 이루어진 하프늄산화막(HfO2), 하프늄알루미네이트(Hf1- x AlxOy) 또는 하프늄실리케이트(HfSi1- xO2)임을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 26항에 있어서, 상기 3족 원소는 란타나이드(lanthanide) 계열의 원소임을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 27항에 있어서, 상기 란타나이드(lanthanide) 계열의 원소는 La2O3 또는 Dy2O3임을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 26항에 있어서, 상기 4족 원소는 지르코늄(Zr), 실리콘(Si), 티타늄(Ti) 또는 하프늄(Hf)임을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 20항에 있어서, 상기 트래핑 레이어는 ALD 방법 또는 CVD 방법으로 증착함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 20항에 있어서, 상기 블로킹 레이어는 high-k 유전막으로 형성됨을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 31항에 있어서, 상기 high-k 유전막은 금속 산화막으로 형성됨을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 32항에 있어서, 상기 금속 산화막은 HfO, HfON, HfAlO, HfAlON, AlO, AlON, HfSiO 또는 HfSiON 중의 어느 하나이거나, 멘델레예프 원소주기율표의 3족 또는 5B족 원소의 산화물에 4족 원소가 도핑된 산화물이거나, 상기 금속 산화막의 적층구조나 조합으로 이루어진 하프늄산화막(HfO2), 하프늄알루미네이트(Hf1- x AlxOy) 또는 하프늄실리케이트(HfSi1- xO2)임을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 33항에 있어서, 상기 3족 원소는 란타나이드(lanthanide) 계열의 원소임을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 34항에 있어서, 상기 란타나이드(lanthanide) 계열의 원소는 La2O3 또는 Dy2O3임을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 33항에 있어서, 상기 4족 원소는 지르코늄(Zr), 실리콘(Si), 티타늄(Ti) 또는 하프늄(Hf)임을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 31항에 있어서, 상기 블로킹 레이어는 ALD 방법으로 증착함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 20항에 있어서, 상기 블로킹 레이어를 형성한 뒤, 650～1050℃의 온도하에서, N2,NO, N2O, O2, NH3 중의 어느 하나 또는 그 조합의 분위기하에서 PDA를 실시 하는 단계를 더 포함함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서, 상기 제2 high-k 유전막을 형성하기 전, 상기 제1 high-k 유전막에 식각공정을 실시하여 일부 후속의 공정을 통해 형성되어질 제어게이트 전극의 일부에 트래핑 레이어가 중첩되도록 하는 단계를 더 포함함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040060338A KR100597642B1 (ko) | 2004-07-30 | 2004-07-30 | 비휘발성 메모리 소자 및 그 제조방법 |
| US11/193,231 US20060022252A1 (en) | 2004-07-30 | 2005-07-29 | Nonvolatile memory device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040060338A KR100597642B1 (ko) | 2004-07-30 | 2004-07-30 | 비휘발성 메모리 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060011478A true KR20060011478A (ko) | 2006-02-03 |
| KR100597642B1 KR100597642B1 (ko) | 2006-07-05 |
Family
ID=35731143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040060338A KR100597642B1 (ko) | 2004-07-30 | 2004-07-30 | 비휘발성 메모리 소자 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20060022252A1 (ko) |
| KR (1) | KR100597642B1 (ko) |
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|---|---|
| KR100597642B1 (ko) | 2006-07-05 |
| US20060022252A1 (en) | 2006-02-02 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090615 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |