KR20060003801A - 본딩 패드 및 칩 구조체 - Google Patents
본딩 패드 및 칩 구조체 Download PDFInfo
- Publication number
- KR20060003801A KR20060003801A KR1020040080692A KR20040080692A KR20060003801A KR 20060003801 A KR20060003801 A KR 20060003801A KR 1020040080692 A KR1020040080692 A KR 1020040080692A KR 20040080692 A KR20040080692 A KR 20040080692A KR 20060003801 A KR20060003801 A KR 20060003801A
- Authority
- KR
- South Korea
- Prior art keywords
- chip
- bonding pad
- disposed
- bonding
- protrusion
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05124—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05166—Titanium [Ti] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05184—Tungsten [W] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
- H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12044—OLED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Abstract
칩 구조체 및 본딩 패드가 제공된다. 칩 구조체는 칩 및 적어도 하나의 본딩 패드를 포함한다. 이 칩은 활성 표면을 갖는다. 본딩 패드는 이 칩의 활성 표면 상에 배치된다. 이 본딩 패드는 다각형 본체 및 복수개의 제1 돌출부들을 포함한다. 다각형 본체는 제1 평면 및 대응하는 제2 평면을 갖는다. 다각형 본체의 제2 평면은 칩과 접촉한다. 제1 돌출부들은 다각형 본체의 모서리 영역들에서 제1 평면 상에 배치된다. 본딩 패드의 기하적 모양을 변형시킴으로써, 이 본딩 패드를 통해 칩 구조체와 다른 장치를 함께 본딩하는 수율이 증가된다.
칩(chip), 본딩 패드(bonding pad), 돌출부(protruding portion), 활성 표면(active surface)
Description
도 1은 종래 칩 구조체의 개략적인 단면도이다.
도 2는 도 1 내 본딩 패드의 사시도이다.
도 3은 본 발명의 일 실시예에 따른 칩 구조체의 개략적인 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 본딩 패드의 평면도이다.
도 4b는 도 4a에 도시된 본딩 패드의 정면도이다.
도 4c는 본 발명에 따른 본딩 패드에서 제2 돌출부의 가능한 몇몇 모양들을 보여주는 평면도이다.
도 5는 본 발명에 따른 본딩 패드와 보호층 사이의 콘택 영역을 보여주는 부분 확대도이다.
도 6은 본 발명에 따른 본딩 패드를 제조하는 방법을 보여주는 도면이다.
본 발명은 본딩 패드 및 칩 구조체에 관한 것이다. 더욱 상세하게는, 본 발명은 다양한 기하적인 모양들을 갖는 본딩 패드 및 칩 구조체에 관한 것이다.
최근 10년간, 전자 기술은 특히 집적회로 제조 기술에 있어서 엄청난 속도로 발전해 왔다. 다기능을 갖는 전자 장치들은 생산 비용이 항상 감소된다.
일반적으로, 반도체 제조는 대체로 전단계 및 후단계로 나누어질 수 있다. 전단계 공정은 마스크 제조, 산화, 포토리소그라피(photolithography), 식각, 증착 및 도우핑(doping)을 포함한다. 칩과 외부 장치 사이의 입출력 소통 채널들을 만들기 위해, 범프들(bumps)이 칩의 입출력 패드들 상에 종종 형성된다.
도 1은 종래 칩 구조체의 개략적인 단면도이다. 도 1에 도시된 바와 같이, 칩 구조체(100)는 칩(120), 본딩 패드(140), 범프(180) 및 보호층(160)을 포함한다. 본딩 패드(140)는 신호를 입출력하기 위해 칩(120)의 활성 표면(122) 상에 배치된다. 보호층(160)은 상기 활성 표면(122) 상에 배치되나, 본딩 패드(140)를 노출시키는 개구부를 갖는다. 상기 범프(180)는 상기 본딩 패드(140) 상에 배치되며 그것에 전기적으로 연결된다.
도 2는 도 1 내 상기 본딩 패드의 사시도이다. 도 1 및 도 2에 도시된 바와 같이, 본딩 패드(140)는 평평한 직사각형 모양을 갖는다. 액정 디스플레이의 구동칩을 예로 들면, 상기 구동칩은 열압착에 의해 액정 디스플레이의 유리기판(도시하지 않음)에 통상적으로 본딩된다. 상기 칩(120)을 열압착을 통해 상기 유리기판에 본딩하는 공정에 있어서, 열팽창 계수(coefficient of thermal expansion; CTE) 차이에 기인하여 범프들(180), 본딩 패드들(140) 및 보호층(160) 사이에 열 응력(thermal stress)이 자주 생성된다. 본딩 패드들(140)의 모서리 영역들은 특히 응 력 집중 효과에 취약하다.
그러므로, 본딩 패드(140)의 평평한 상면이 보호층(160) 및 범프(180)를 접 촉택하도록 만들어질 때, 범프(180)와 본딩 패드(140) 사이의 전기적 연결이 본딩 패드들(140)의 모서리 영역 주위에서 쉽게 손상받는다. 본딩 패드들(140)이 상기 칩(120) 안팎으로 신호를 전송하기 위해 사용되기 때문에, 범프(180)와 본딩 패드(140) 사이의 전기적 연결에 있어서 어떠한 손상도 전체 전자 제품의 신뢰성을 떨어뜨릴 것이다. 이에 더하여, 열 응력 효과에 의해 보호층(122)에 크랙이 발생하면, 수분이 상기 칩(120) 내로 쉽게 들어갈 수 있어 손상들을 유발할 수 있다. 따라서, 열 응력에 기인한 칩 패키지(100) 손상을 경감시키는 것이 중요하다.
따라서, 본 발명의 하나의 목적은 본딩 패드와 다른 전도체들 사이에서 전기적 연결의 신뢰성을 강화할 수 있는 본딩 패드를 제공하는 것이다.
본 발명의 제2 목적은 칩 구조체와 다른 전기 장치들 사이에서 전기적 연결의 신뢰성을 강화할 수 있는 칩 구조체를 제공하는 것이다.
이들 및 다른 장점들을 얻기 위해 그리고 본 발명의 목적에 따라, 여기서 구체화되고 폭넓게 설명되는 바와 같이, 본 발명은 칩의 활성 표면 상에 배치하기 위한 본딩 패드를 제공한다. 상기 본딩 패드는 다각형 본체와 복수개의 제1 돌출부들을 주로 포함한다. 상기 다각형 본체는 제1 평면 및 대응하는 제2 평면을 갖는다. 더욱이, 상기 다각형 본체는 상기 칩 상에 배치되고, 상기 다각형 본체의 제2 평면이 상기 칩과 접촉한다. 상기 제1 돌출부들은 상기 제1 평면 상에 배치되고, 상기 다각형 본체의 모서리 영역들에 위치된다.
본 실시예에 있어서, 상기 본딩 패드는 상기 제1 평면 상에 배치되고 상기 다각형 본체의 모서리 영역에 위치된 제2 돌출부를 더 포함할 수 있다. 예를 들어, 상기 제2 돌출부는 상기 제1 돌출부들에 연결된다. 상기 제2 돌출부의 모양은, 상기 제1 평면에 대하여 상부에서 볼 때, 십자(cross-line) 형, 원형, 환형(circular ring shape), 타원형, 타원고리형(ellipse ring shape), 다각형, 다각고리형(polygonal ring shape) 또는 기타 선형 또는 기하적 모양, 또는 이들이 조합된 모양과 같은 유용한 모양일 수 있다. 상기 다각형 본체, 상기 제1 돌출부들 및 상기 제2 돌출부는, 예컨대 집적 유닛으로서 함께 형성된다.
본 실시예에서, 상기 본딩 패드는, 예컨대 알루미늄을 사용하여 제조된다. 더욱이, 상기 다각형 본체는 예컨대 정사각형이다.
본 발명은 또한 칩 구조체를 제공한다. 상기 칩 구조체는 칩 및 적어도 하나의 본딩 패드를 주로 포함한다. 상기 칩은 활성 표면을 갖는다. 상기 본딩 패드는 상기 활성 표면 상에 배치된다. 상기 본딩 패드는 다각형 본체 및 복수개의 제1 돌출부들을 주로 포함한다. 상기 다각형 본체는 제1 평면 및 대응하는 제2 평면을 갖는다. 상기 다각형 본체는 상기 칩 상에 배치되고, 상기 다각형 본체의 제2 평면이 상기 칩과 접촉한다. 상기 제1 돌출부들은 상기 다각형 본체의 모서리 영역들에서 상기 제1 평면 상에 배치된다.
본 실시예에서, 상기 본딩 패드는 상기 제1 평면 상에 배치되고 상기 다각형 본체의 모서리 영역에 위치된 제2 돌출부를 더 포함할 수 있다. 예를 들어, 상기 제2 돌출부는 상기 제1 돌출부들에 연결된다. 상기 제2 돌출부의 모양은, 상기 제1 평면에 대하여 상부에서 볼 때, 십자(cross-line) 형, 원형, 환형(circular ring shape), 타원형, 타원고리형(ellipse ring shape), 다각형, 다각고리형(polygonal ring shape) 또는 기타 선형 또는 기하적 모양, 또는 이들이 조합된 모양과 같은 유용한 모양일 수 있다. 상기 다각형 본체, 상기 제1 돌출부들 및 상기 제2 돌출부는, 예컨대 집적 유닛으로서 함께 형성된다.
본 실시예에서, 예컨대, 상기 본딩 패드는 알루미늄을 사용하여 제조되고, 상기 다각형 본체는 정사각형이다. 상기 칩 구조체는 상기 본딩 패드의 가장자리를 덮되 상기 본딩 패드의 중앙영역은 노출되도록 하면서 상기 칩의 활성 표면 상에 배치된 보호층을 더 포함한다. 이에 더하여, 상기 칩 구조체는 상기 본딩 패드 상에 배치되어 그것에 전기적으로 연결된 적어도 하나의 범프를 더 포함한다. 상기 범프는 금(gold)과 같은 물질을 사용하여 제조된다. 더욱이, 예를 들어, 상기 칩 구조체의 본딩 패드는 스퍼터링(sputtering) 공정으로 형성되고, 상기 칩 구조체의 제1 돌출부들은 마스크를 사용하는 스퍼터링 공정으로 형성된다.
본 발명은 또한 칩 상에 배치하기 위한 패드를 제공한다. 상기 패드는 본체 및 적어도 하나의 제1 돌출부를 주로 포함한다. 상기 제1 돌출부는 상기 본체의 모서리 영역들 상에 배치된다.
본 발명은 또한 상기 언급된 패드를 포함하는 디스플레이 장치를 제공한다.
본 발명은 또한 상기 언급된 패드를 포함하는 장치를 제공한다.
간략히 말해, 본 발명의 본딩 패드는 모서리 영역에 배치된 복수개의 제1 돌출부들과 함께 다각형 본체를 갖는다. 따라서, 상기 본딩 패드의 모서리 영역들이 강화되어, 상기 칩이 다른 장치들에 본딩될 때, 열 응력에 따른 상기 본딩 패드의 가능한 손상을 방지한다. 궁극적으로, 상기 칩의 신뢰성 및 생산 수율이 개선된다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두는 전형적이며, 청구된 바와 같은 본 발명을 한층 더 설명하기 위한 것으로 이해되어야 한다.
이하, 본 발명의 바람직한 실시예들이 상세히 언급되며, 그 예들이 수반된 도면들에 도시된다. 가능한 한, 동일한 참조 번호들이 동일 또는 유사한 부분들을 언급하기 위해 도면들 및 설명에서 사용된다.
도 3은 본 발명의 바람직한 실시예에 따른 칩 구조체의 개략적인 단면도이다. 도 3에서 칩 구조체(300)는 칩(320) 및 적어도 하나의 본딩 패드(340)를 주로 포함한다. 칩(320)은 활성 표면(322)을 가지고, 본딩 패드(340)는 상기 칩(320)의 활성 표면(322) 상에 배치된다.
도 3에 도시된 실시예에 있어서, 칩 구조체(300)는 칩(320)의 활성 표면(322) 상에 배치된 보호층(360)을 더 포함할 수 있다. 상기 보호층(360)은 주위 오염물질들이 상기 칩(320)에 들어가는 것을 방지하기 위해 본딩 패드(340)의 주변 영역을 덮으나, 본딩 패드(340)의 중앙영역을 노출되도록 남겨 놓는다. 이에 더하여, 칩 구조체(300)는 상기 본딩 패드(340) 상에 배치되어 그것에 전기적으로 연결된 적어도 하나의 범프(380)를 더 포함할 수 있다. 범프(380)는 금과 같은 물질로 제조될 수 있다. 금으로 제조된 범프(380)는 작은 부피를 차지하므로, 상기 칩(320) 상의 본딩 패드들(340)의 조밀도가 증가되거나 각 칩(320)의 크기가 감소될 수 있다. 본 발명에 따른 칩 구조체(300)의 주요한 양태는 상기 본딩 패드(340)의 기하적 모양이다. 본딩 패드(340)의 미세 구조체는 아래에서 더 설명된다.
도 4a는 본 발명의 바람직한 실시예에 따른 본딩 패드의 평면도이다. 도 4b는 도 4a에 도시된 상기 본딩 패드의 정면도이다. 도 4a 및 도 4b에 도시된 바와 같이, 본딩 패드(340)는 다각형 본체(342) 및 복수개의 제1 돌출부들(344)을 포함한다. 본딩 패드(340)는 도 3에 도시된 상기 칩 구조체(300)에 적용될 수 있다. 다각형 본체(342)는 제1 평면(342a) 및 대응하는 제2 평면(342b)을 갖는다. 상기 다각형 본체(342)의 제2 평면(342b)은 상기 칩(도 3의 320) 상에 배치된다. 제1 돌출부들(344)은 상기 다각형 본체(342)의 모서리 영역들에서 상기 제1 평면(342a) 상에 배치된다.
본딩 패드(340)는 상기 다각형 본체(342)의 중앙영역에서 제1 평면(342a) 상에 배치된 제2 돌출부(346)를 더 포함할 수 있다. 상기 제2 돌출부(346)는 바람직하게 상기 제1 돌출부들(344)에 연결된다. 명백하게, 상기 본딩 패드(340)가 단지 다각형 본체(342) 및 제1 돌출부들(344)만을 포함하도록 상기 제2 돌출부(346)는 생략될 수 있다. 본딩 패드(340)는, 예컨대 알루미늄을 사용하여 제조된다. 이에 더하여, 다각형 본체(342)의 모양은, 예컨대 네 측면의 도형이다. 상기 제2 돌출부의 모양은, 상기 제1 평면에 대해 위에서 볼 때, 십자(cross-line) 형, 원형, 환형(circular ring shape), 타원형, 타원고리형(ellipse ring shape), 다각형(예컨대, 삼각형, 정사각형, 직사각형, 평행사변형, 오각형, 육각형, 칠각형, 또는 팔각형 등), 다각고리형(polygonal ring shape) 또는 기타 선형 또는 기하적 모양, 또는 이들이 조합된 모양과 같은 유용한 모양일 수 있다.
도 4c는 본 발명에 따른 상기 본딩 패드에서 상기 제2 돌출부들의 몇몇 가능한 모양들을 보여주는 평면도이다. 도 4c에 도시된 바와 같이, 제2 돌출부들(346)의 모양은 원형(346a), 환형(346b), 다각형(346c), 다각고리형(346d) 또는 십자형(346e)일 수 있다.
도 5는 본 발명에 따른 상기 본딩 패드와 상기 보호층 사이의 접촉 영역을 보여주는 부분 확대도이다. 도 3 및 도 5에 도시된 바와 같이, 제1 돌출부들(344)은 상기 보호층(360)과 본딩 패드(340) 사이의 접촉 영역을 효과적으로 증가시킨다. 따라서, 다른 장치들과 본딩되는 공정에서 상기 칩 구조체(300)가 열 응력을 받을 때, 보호층(360)과 본딩 패드(340) 사이의 접합이 잘 깨지지 않는다. 달리 말해, 보호층(360) 및 본딩 패드(340)는 더 신뢰할 수 있게 연결될 수 있으며, 보호층(360)의 크랙에 기인한 칩 불량을 방지할 수 있다.
도 3에 도시된 상기 범프(380)는 상기 본딩 패드(340)와 직접 접촉하는 것에 한정되지 않는다. 접착층(350)이 본딩 패드(340) 상에 코팅되어 범프(380)와 본딩 패드(340) 사이의 접착력을 증가시킬 수 있다. 상기 접착층(350)은 예컨대 텅스텐티탄(TiW) 물질을 사용하여 제조될 수 있다. 더욱이, 상기 범프(380)를 구성하는 물질은 금에 한정되지 않는다. 주석(tin)과 같은 다른 물질들이 또한 활용될 수 있다. 이에 더하여, 도 4a에 도시된 바와 같은 상기 본딩 패드(340)의 다각형 본체(342) 모양은 네 측면의 도형에 한정되지 않는다. 상기 본딩 패드(340)의 다각형 본체(342)의 다른 모양들도 또한 허용된다. 제2 돌출부들(346)의 모양은 도 4c에 도시된 것들에 한정되지 않는다. 상기 제2 돌출부들(346)의 다른 적당한 기하적인 모양들이 또한 사용될 수 있다.
알루미늄 스퍼터링(sputtering) 공정이 본 발명에 있어서 도 4a에 도시된 바와 같은 제1 돌출부들(344) 및 제2 돌출부(346)를 형성하기 위해 이용된다. 이하, 상기 본딩 패드를 제조하는 방법이 더 상세하게 설명된다.
도 6은 본 발명에 따른 상기 본딩 패드를 제조하는 방법을 보여주는 도면이다. 도 6에 도시된 바와 같이, 스퍼터링 장비 내부의 마스크(620)를 통과한 스퍼터링 물질이 상기 본딩 패드(340)를 형성한다. 마스크(620)는 적어도 하나의 중공부(hollow portion, 622)를 갖는다. 중공부(622)는 상기 제1 돌출부들(344) 및 제2 돌출부(346)와 동일한 모양을 갖는다. 본 발명에 따른 본딩 패드(340)를 형성하는 방법에 있어서, 우선 본딩 패드(340)의 다각형 본체(342)를 형성하기 위해 스퍼터링 동작이 수행된다. 그 후, 상기 마스크(620)가 타겟(target) 물질판(640)과 다각형 본체(342) 사이에 배치되고, 상기 스퍼터링 동작이 다시 시작된다. 타겟 물질판(640)에서 스퍼터링된 물질의 일부는 상기 마스크(620)의 중공부(622)를 통과하여 상기 다각형 본체(342)의 제1 평면(342a) 상에 증착된다.
본딩 패드를 제조하는 위의 방법은 별도의 포토마스크(photomask)를 필요로 하지 않기 때문에, 별도의 포토마스크를 위한 추가적인 시간 및 비용이 요구되지 않는다. 도 6은 단일의 본딩 패드(340)를 형성하기 위해 상기 마스크(620) 내에 단일의 중공부(622) 만을 나타낸다. 실제로, 상기 마스크(620)는 복수개의 중공부들(622)을 포함할 수 있으며, 그 결과 제1 돌출부들(344)의 대응하는 세트(set)를 각각 갖는 복수개의 본딩 패드들(340)이 단일의 스퍼터링 공정으로 형성된다.
요약하자면, 본 발명의 상기 본딩 패드 및 칩 구조체는 상기 본딩 패드의 모서리 영역에 배치된 복수개의 돌출부들을 가지며, 그 결과 상기 본딩 패드와 차례로 형성된 보호층 사이의 접촉 면적이 증가된다. 큰 접촉 면적을 구비하므로, 상기 칩을 다른 장치에 본딩하는 공정에서, 상기 본딩 패드와 상기 보호층 사이의 열 응력에 기인한 상기 본딩 패드의 모서리 영역들에서의 손상이 쉽게 유발되지 않는다. 더욱이, 상기 제1 돌출부들과 연결된 제2 돌출부의 배치는 상기 본딩 패드 구조체를 추가적으로 강화시킨다. 이에 더하여, 상기 본딩 패드들의 제조에 있어서 별도의 포토마스크를 사용할 필요가 없다. 따라서, 상기 본딩 패드들을 형성하기 위해 추가적인 비용이 발생하지 않는다.
게다가, 상기 본딩 패드를 포함하는 칩은 디스플레이 장치, 예컨대 액정 디스플레이(LCD), 유기발광 다이오드(OLED) 디스플레이, 또는 플라즈마 디스플레이 등을 위한 구동 IC 일 수 있다.
다양한 변형 및 변화들이 본 발명의 범위 또는 사상을 벗어나지 않으면서 본 발명의 구조체에 만들어질 수 있음이 당업자에게 분명하다. 앞의 관점에서, 변형 및 변화들이 다음의 청구항들 및 그 균등물들의 범위 내에 있다면, 본 발명은 본 발명의 변형 및 변화들을 포괄한다.
본 발명의 실시예들에 따르면, 본딩 패드와 다른 전도체들 사이에서 전기적 연결의 신뢰성을 강화할 수 있는 본딩 패드를 제공할 수 있다. 또한, 칩 구조체와 다른 전기 장치들 사이에서 전기적 연결의 신뢰성을 강화할 수 있는 칩 구조체를 제공할 수 있다.
Claims (10)
- 칩 상에 배치된 본딩 패드에 있어서,제1 면 및 대응하는 제2 면을 갖되, 상기 칩 상에 배치되고, 상기 제2 면이 상기 칩과 접촉하는 본체; 및상기 본체의 모서리 영역들에서 상기 제1 면 상에 배치된 적어도 하나의 제1 돌출부를 포함하는 본딩 패드.
- 청구항 1에 있어서,상기 본체의 중앙영역에서 상기 제1 면 상에 배치된 제2 돌출부를 더 포함하는 본딩 패드.
- 청구항 2에 있어서,상기 제2 돌출부는 상기 제1 돌출부에 연결된 본딩 패드.
- 청구항 2에 있어서,상기 제2 돌출부의 모양은, 상기 제1 면에 대해 위에서 볼 때, 십자형, 원형, 환형, 타원형, 타원고리형, 다각형, 다각고리형, 선형, 기하적 모양 및 이들의 조합들로 이루어진 군으로부터 선택되는 본딩 패드.
- 활성 표면을 갖는 칩;상기 칩의 활성 표면 상에 배치된 적어도 하나의 본딩 패드를 포함하되, 상기 본딩 패드는제1 면 및 대응하는 제2 면을 갖되, 상기 칩 상에 배치되고, 상기 제2 면이 상기 칩과 접촉하는 본체; 및상기 본체의 모서리 영역들에서 상기 제1 면 상에 배치된 적어도 하나의 제1 돌출부를 포함하는 칩 구조체.
- 청구항 5에 있어서,상기 본딩 패드는 상기 본체의 중앙영역에서 상기 제1 면 상에 배치된 제2 돌출부를 더 포함하는 칩 구조체.
- 청구항 6에 있어서,상기 제2 돌출부는 상기 제1 돌출부에 연결된 칩 구조체.
- 청구항 6에 있어서,상기 제2 돌출부의 모양은, 상기 제1 면에 대해 위에서 볼 때, 십자형, 원형, 환형, 타원형, 타원고리형, 다각형, 다각고리형, 선형, 기하적 모양 및 이들의 조합들로 이루어진 군으로부터 선택되는 칩 구조체.
- 청구항 5에 있어서,상기 칩의 활성 표면 상에 배치되고, 상기 본딩 패드의 주변 영역을 덮되, 상기 본딩 패드의 중앙영역을 노출되도록 하는 보호층을 더 포함하는 칩 구조체.
- 청구항 5에 있어서,상기 본딩 패드 상에 배치되고, 상기 본딩 패드와 전기적으로 연결된 적어도 하나의 범프를 더 포함하는 칩 구조체.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW093120184A TWI237886B (en) | 2004-07-06 | 2004-07-06 | Bonding pad and chip structure |
TW93120184 | 2004-07-06 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20060003801A true KR20060003801A (ko) | 2006-01-11 |
Family
ID=35540449
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040080692A KR20060003801A (ko) | 2004-07-06 | 2004-10-09 | 본딩 패드 및 칩 구조체 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7064449B2 (ko) |
JP (1) | JP2006024877A (ko) |
KR (1) | KR20060003801A (ko) |
TW (1) | TWI237886B (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20100118845A (ko) * | 2009-04-29 | 2010-11-08 | 주식회사 동부하이텍 | 반도체 소자의 본딩 패드 구조 및 패드 형성 방법 |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1784807B (zh) | 2003-03-04 | 2013-03-20 | 诺福特罗尼有限公司 | 同轴波导微结构及其形成方法 |
DE10333465B4 (de) * | 2003-07-22 | 2008-07-24 | Infineon Technologies Ag | Elektronisches Bauteil mit Halbleiterchip, Verfahren zur Herstellung desselben sowie Verfahren zur Herstellung eines Halbleiterwafers mit Kontaktflecken |
EP1939137B1 (en) | 2006-12-30 | 2016-08-24 | Nuvotronics, LLC | Three-dimensional microstructures and methods of formation thereof |
EP1973189B1 (en) | 2007-03-20 | 2012-12-05 | Nuvotronics, LLC | Coaxial transmission line microstructures and methods of formation thereof |
EP3104450A3 (en) | 2007-03-20 | 2016-12-28 | Nuvotronics, LLC | Integrated electronic components and methods of formation thereof |
CN101336042B (zh) * | 2007-06-29 | 2012-05-16 | 鸿富锦精密工业(深圳)有限公司 | 焊盘、具有该焊盘的电路板和电子装置 |
US20110123783A1 (en) | 2009-11-23 | 2011-05-26 | David Sherrer | Multilayer build processses and devices thereof |
JP5639194B2 (ja) * | 2010-01-22 | 2014-12-10 | ヌボトロニクス,エルエルシー | 熱制御 |
US8917150B2 (en) * | 2010-01-22 | 2014-12-23 | Nuvotronics, Llc | Waveguide balun having waveguide structures disposed over a ground plane and having probes located in channels |
US8866300B1 (en) * | 2011-06-05 | 2014-10-21 | Nuvotronics, Llc | Devices and methods for solder flow control in three-dimensional microstructures |
US8814601B1 (en) | 2011-06-06 | 2014-08-26 | Nuvotronics, Llc | Batch fabricated microconnectors |
JP6335782B2 (ja) | 2011-07-13 | 2018-05-30 | ヌボトロニクス、インク. | 電子的および機械的な構造を製作する方法 |
US9825194B2 (en) * | 2012-05-29 | 2017-11-21 | Essence Solar Solutions Ltd. | Self aligning soldering |
US9325044B2 (en) | 2013-01-26 | 2016-04-26 | Nuvotronics, Inc. | Multi-layer digital elliptic filter and method |
US9306254B1 (en) | 2013-03-15 | 2016-04-05 | Nuvotronics, Inc. | Substrate-free mechanical interconnection of electronic sub-systems using a spring configuration |
US9306255B1 (en) | 2013-03-15 | 2016-04-05 | Nuvotronics, Inc. | Microstructure including microstructural waveguide elements and/or IC chips that are mechanically interconnected to each other |
US9349710B2 (en) * | 2013-10-07 | 2016-05-24 | Xintec Inc. | Chip package and method for forming the same |
US10310009B2 (en) | 2014-01-17 | 2019-06-04 | Nuvotronics, Inc | Wafer scale test interface unit and contactors |
US10847469B2 (en) | 2016-04-26 | 2020-11-24 | Cubic Corporation | CTE compensation for wafer-level and chip-scale packages and assemblies |
EP3224899A4 (en) | 2014-12-03 | 2018-08-22 | Nuvotronics, Inc. | Systems and methods for manufacturing stacked circuits and transmission lines |
US10319654B1 (en) | 2017-12-01 | 2019-06-11 | Cubic Corporation | Integrated chip scale packages |
KR102446203B1 (ko) * | 2017-12-12 | 2022-09-23 | 삼성디스플레이 주식회사 | 구동칩 및 이를 포함하는 표시 장치 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5348671A (en) * | 1976-10-15 | 1978-05-02 | Toshiba Corp | Electrode structure of semiconductor element |
JPS61172362A (ja) * | 1985-01-28 | 1986-08-04 | Seiko Epson Corp | ボンデイング電極構造 |
JPH01165133A (ja) * | 1987-12-21 | 1989-06-29 | Seiko Instr & Electron Ltd | 半導体装置 |
US5053850A (en) * | 1988-03-14 | 1991-10-01 | Motorola, Inc. | Bonding pad for semiconductor devices |
US5929521A (en) * | 1997-03-26 | 1999-07-27 | Micron Technology, Inc. | Projected contact structure for bumped semiconductor device and resulting articles and assemblies |
US6246587B1 (en) * | 1998-12-03 | 2001-06-12 | Intermedics Inc. | Surface mounted device with grooves on a termination lead and methods of assembly |
JP2000307373A (ja) * | 1999-02-18 | 2000-11-02 | Murata Mfg Co Ltd | 表面波装置及びその製造方法 |
US6297562B1 (en) * | 1999-09-20 | 2001-10-02 | Telefonaktieboalget Lm Ericsson (Publ) | Semiconductive chip having a bond pad located on an active device |
JP2001168125A (ja) * | 1999-12-03 | 2001-06-22 | Nec Corp | 半導体装置 |
JP2003209134A (ja) * | 2002-01-11 | 2003-07-25 | Hitachi Ltd | 半導体装置及びその製造方法 |
US7008867B2 (en) * | 2003-02-21 | 2006-03-07 | Aptos Corporation | Method for forming copper bump antioxidation surface |
-
2004
- 2004-07-06 TW TW093120184A patent/TWI237886B/zh not_active IP Right Cessation
- 2004-09-30 US US10/711,674 patent/US7064449B2/en not_active Expired - Fee Related
- 2004-10-07 JP JP2004295273A patent/JP2006024877A/ja active Pending
- 2004-10-09 KR KR1020040080692A patent/KR20060003801A/ko not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20100118845A (ko) * | 2009-04-29 | 2010-11-08 | 주식회사 동부하이텍 | 반도체 소자의 본딩 패드 구조 및 패드 형성 방법 |
Also Published As
Publication number | Publication date |
---|---|
TWI237886B (en) | 2005-08-11 |
US7064449B2 (en) | 2006-06-20 |
US20060006531A1 (en) | 2006-01-12 |
JP2006024877A (ja) | 2006-01-26 |
TW200603364A (en) | 2006-01-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR20060003801A (ko) | 본딩 패드 및 칩 구조체 | |
US6630736B1 (en) | Light barrier for light sensitive semiconductor devices | |
US6380048B1 (en) | Die paddle enhancement for exposed pad in semiconductor packaging | |
US20060068572A1 (en) | Semiconductor device manufacturing method | |
JPH01214141A (ja) | フリップチップ型半導体装置 | |
JP2003078106A (ja) | チップ積層型パッケージ素子及びその製造方法 | |
US6249044B1 (en) | Opaque metallization to cover flip chip die surface for light sensitive semiconductor devices | |
KR20020078931A (ko) | 반도체패키지용 캐리어프레임 및 이를 이용한반도체패키지와 그 제조 방법 | |
JP2008159949A (ja) | 半導体装置 | |
US8446008B2 (en) | Semiconductor device bonding with stress relief connection pads | |
US20060160273A1 (en) | Method for wafer level packaging | |
JP2008532307A (ja) | 半導体パッケージ及び作成パッケージを製造する方法 | |
JP2008159948A (ja) | 半導体装置 | |
US7582967B2 (en) | Semiconductor device, electronic module, and method of manufacturing electronic module | |
US20090108471A1 (en) | Wiring board of semiconductor device, semiconductor device, electronic apparatus, mother board, method of manufacturing wiring board of semiconductor device, method of manufacturing mother board and method of manufacturing electronic apparatus | |
JP2002231749A (ja) | 半導体装置およびその接合構造 | |
US20060231932A1 (en) | Electrical package structure including chip with polymer thereon | |
KR100805503B1 (ko) | 반도체 장치 및 그 제조 방법, 회로 기판, 및 전자기기 | |
JP2001168139A (ja) | 半導体装置およびそれを用いた接合構造 | |
US20230402474A1 (en) | Electronic device and method of manufacturing thereof | |
US11502029B2 (en) | Thin semiconductor chip using a dummy sidewall layer | |
KR100681264B1 (ko) | 전자소자 패키지 및 그의 제조 방법 | |
US20230361144A1 (en) | Chip package and manufacturing method thereof | |
US6982496B2 (en) | Semiconductor device having bump electrode and support area | |
TWI237332B (en) | Wafer structure |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E601 | Decision to refuse application |