KR20100118845A - 반도체 소자의 본딩 패드 구조 및 패드 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 본딩 패드 구조 및 패드 형성 방법에 관한 것으로, 더욱 상세하게는 와이어 본딩 공정 또는 프로브 테스트 공정에서 크랙을 방지할 수 있는 반도체 소자의 본딩 패드 구조 및 패드 형성 방법에 관한 것이다.
본 발명의 반도체 소자의 본딩 패드 구조는 다수의 동심원 형상으로 이루어지고, 상기 동심원의 중심을 관통하는 다수의 방사형 홈을 갖는 본딩 패드; 그리고 상기 본딩 패드의 가장자리 부분을 둘러싸면서 패터닝되는 보호막;을 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 본딩 패드 구조 및 패드 형성 방법에 의하면 본딩 패드의 모양을 변경함으로써 와이어 본딩 공정 또는 프로브 테스트 공정에서 크랙을 방지할 수 있는 효과가 있다.
본딩 패드, 크랙(crack), 프로브 테스트, 와이어 본딩

Description

반도체 소자의 본딩 패드 구조 및 패드 형성 방법{Structure of bonding pad and manufacturing method thereof for semiconductor device}
본 발명은 반도체 소자의 본딩 패드 구조 및 패드 형성 방법에 관한 것으로, 더욱 상세하게는 와이어 본딩 공정 또는 프로브 테스트 공정에서 크랙을 방지할 수 있는 반도체 소자의 본딩 패드 구조 및 패드 형성 방법에 관한 것이다.
일반적으로 반도체 제품은 웨이퍼 가공 공정을 마친 후에, 프로브 테스트(probe test)를 수행한 후 소정의 패키지(package) 형태로 조립되어 완성된다. 여기서, 패키지의 이너 리드(inner lead)와 반도체 소자의 본딩 패드(bonding pad)를 전기적으로 연결시키기 위하여, 상기 반도체 소자의 본딩 패드로부터 패키지 리드 프레임(lead frame)의 이너 리드로 연장된 와이어 본드(wire bond)가 형성된다.
도 1은 일반적인 반도체 소자의 본딩 패드의 모양을 보여주는 평면도이고, 도 2는 도 1의 A-A'선을 따라서 잘라서 본 단면도이다.
첨부된 도 1 내지 도 2를 함께 참조하면, 반도체 기판상에 하부 금속층(10) 및 층간절연막(20)이 순차적으로 형성되어 있다. 상기 하부 금속층(10)은 상기 층간절연막(20)을 관통하는 다수의 비아 콘택 플러그(30)에 의하여 상기 층간절연 막(20)상의 상부 금속층(40)과 전기적으로 연결된다.
상기 비아 콘택 플러그(30)를 형성하기 위해서는, 상기 층간절연막(20)을 관통하는 다수의 비아 콘택홀을 패터닝한 다음, 도전성 물질을 증착하여 상기 비아 콘택홀을 매립하고, 평탄화 공정, 예컨대 화학적 기계적 연마(Chemical Mechanical Polishing) 또는 에치백(etch back) 공정을 수행한다.
상기 상부 금속층(40) 중 일부는 패시베이션층(passivation layer) 또는 보호막(50)에 의하여 상면 일부가 노출되어 본딩 패드를 구성한다.
그러나 종래의 본딩 패드는 와이어 본딩 공정 및 프로브 테스트(probe test) 공정에서, 와이어를 상기 본딩 패드에 연결시킬 때 가해지는 기계적인 충격(impact)과 압력에 의해 발생하는 스트레스에 의해서, 상기 상부 금속층(40) 내에 크랙(cracks)을 발생시키는 문제점이 있다.
특히 종래의 본딩 패드는 상부 금속층을 통판 형태로 제작되어, 첨부된 도 3에 도시한 바와 같이 프로브 테스트 또는 리드 연결시 물리적인 압력에 의해 크랙이 유발될 경우 본딩 패드 전체에 손상이 발생되는 문제가 있다.
따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 와이어 본딩 공정 또는 프로브 테스트 공정에서 크랙을 방지할 수 있는 반도체 소자의 본딩 패드 구조 및 패드 형성 방법을 제공함에 그 목적이 있다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 본딩 패드 구조는 다수의 동심원 형상으로 이루어지고, 상기 동심원의 중심을 관통하는 다수의 방사형 홈을 갖는 본딩 패드; 그리고 상기 본딩 패드의 가장자리 부분을 둘러싸면서 패터닝되는 보호막;을 포함하여 이루어진 것을 특징으로 한다.
또한, 상기 본딩 패드에 형성되는 방사형 홈의 폭은 0.5 ~ 1.0㎛의 크기로 형성하는 것을 특징으로 한다.
또한, 상기 동심원 형상은 도넛 모양으로 이루어지고, 상기 동심원의 중심을 서로 수직으로 관통하는 두 개의 홈을 갖는 것을 특징으로 한다.
본 발명의 반도체 소자의 본딩 패드 형성 방법은 하부에 반도체 소자가 형성된 반도체 기판의 절연층의 상부에 금속층을 증착하는 제1 단계; 사진·식각 공정을 진행하여 다수의 동심원 형상으로 이루어지고 상기 동심원의 중심을 관통하는 다수의 방사형 홈을 갖는 본딩 패드를 형성하는 제2 단계; 실리콘산화막 및 실리콘질화막을 순차로 증착하여 패시베이션막을 형성하는 제3 단계; 그리고 사진·식각 공정을 진행하여 본딩 패드의 상부에 존재하는 패시베이션막을 식각하는 제4 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 본딩 패드 구조 및 패드 형성 방법에 의하면 본딩 패드의 모양을 변경함으로써 와이어 본딩 공정 또는 프로브 테스트 공정에서 크랙을 방지할 수 있는 효과가 있다.
이는 패드 크랙 발생시 크랙의 심각성을 줄일 수 있는 방안으로 단순한 금속 패턴의 변경으로 큰 효과를 얻을 수 있는 장점이 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 쉽게 실시할 수 있도록 상세히 설명하면 다음과 같다.
도 4는 본 발명의 일실시예에 따른 반도체 소자의 본딩 패드의 모양을 보여주는 평면도이고, 도 5는 도 4의 A-A'선을 따라서 잘라서 본 단면도이다.
본 발명의 일실시예에 따른 반도체 소자의 본딩 패드 구조는 본딩 패드(400) 및 보호막(50)을 포함하여 이루어져 있다.
상기 본딩 패드(400)는 다수의 동심원 형상으로 이루어지고, 상기 동심원의 중심을 관통하는 다수의 방사형 홈을 갖는 구조로 이루어진 금속층이다.
이때 상기 본딩 패드(400)에 형성되는 방사형 홈의 폭은 0.5 ~ 1.0㎛의 크기로 형성하는 것이 바람직하다.
상기 보호막(50)은 상기 본딩 패드의 가장자리 부분을 둘러싸면서 패터닝되는 절연층이다.
본 발명의 다른 일실시예에 따른 반도체 소자의 본딩 패드 구조에 의하면, 상기 동심원 형상은 도넛 모양으로 이루어지고, 상기 동심원의 중심을 서로 수직으로 관통하는 두 개의 홈을 갖는 것이 바람직하다.
종래의 패드 형성 방법은 최상부 금속층을 통판의 형태로 제작하여 프로브 테스트 또는 리드 연결시 물리적인 압력에 의해 크랙이 유발될 경우 최상부 금속층전체에 손상이 발생될 수 있었다.
본 발명의 일실시예에 따른 반도체 소자의 본딩 패드 구조에 의하면, 프로브 테스트 또는 리드 연결시 물리적인 압력에 의해 크랙이 유발될 경우에도 금속층 전체에 영향을 주지 않도록 최상부 금속층의 형태를 변경한 것이다.
즉 본 발명의 일실시예에 따른 반도체 소자의 본딩 패드 구조는 크랙이 발생되어도 최상부 금속층이 서로 떨어져 있어 크랙이 최상부 금속층 전체로 번지지 않고 최소한으로 줄일 수 있어 크랙이 더 이상 커지지 않게 된다.
또한 최상부 금속층의 형태를 방사형으로 하여 스트레스를 완화할 수 있고, 금속층 사이의 간격을 1um 이하로 하여 프로브 테스트 및 패키지 시 컨택 저항의 헌팅(Hunting)을 방지하는 효과도 있다.
본 발명의 일실시예에 따른 반도체 소자의 본딩 패드 형성 방법은 제1 단계 내지 제4 단계를 포함하여 이루어져 있다.
상기 제1 단계는 하부에 반도체 소자가 형성된 반도체 기판의 절연층의 상부에 금속층을 증착하는 단계이다. 상기 금속층으로 6000 ~ 7000Å의 알루미늄 합금막 및 100 ~ 250Å의 Ti/TiN막으로 이루어진 복합막을 형성하는 것이 바람직하다. 즉 상기 알루미늄 합금막으로 Al-Cu 합금막을 형성하는 것이 바람직하다.
상기 제2 단계는 사진·식각 공정을 진행하여 다수의 동심원 형상으로 이루어지고 상기 동심원의 중심을 관통하는 다수의 방사형 홈을 갖는 본딩 패드를 형성하는 단계이다. 즉 상술한 본 발명의 반도체 소자의 본딩 패드 구조와 같은 형상으로 상기 금속층을 패터닝하는 것이다.
상기 제3 단계는 실리콘산화막 및 실리콘질화막을 순차로 증착하여 패시베이션막을 형성하는 단계이다. 여기서 상기 패시베이션층으로 실리콘질화막 및 TEOS막으로 이루어진 복합막을 사용하는 것이 바람직하다. 예를 들어 3000Å두께의 실리콘질화막을 증착하고나서 100Å두께의 TEOS막을 증착하는 것이 바람직하다.
마지막으로 상기 제4 단계는 사진·식각 공정을 진행하여 본딩 패드의 상부에 존재하는 패시베이션막을 식각함으로써 본 발명의 일실시예에 따른 반도체 소자의 본딩 패드 형성 방법을 완성한다.
본 발명은 전술한 실시 예에 한정되지 아니하고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명 이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 자명한 것이다.
도 1은 일반적인 반도체 소자의 본딩 패드의 모양을 보여주는 평면도,
도 2는 도 1의 A-A'선을 따라서 잘라서 본 단면도,
도 3은 프로브 테스트에서 발생한 크랙을 보여주는 평면도,
도 4는 본 발명의 일실시예에 따른 반도체 소자의 본딩 패드의 모양을 보여주는 평면도,
도 5는 도 4의 A-A'선을 따라서 잘라서 본 단면도.
*도면의 주요부분에 대한 부호의 설명*
10 : 하부 금속층 20 : 층간절연막
30 : 비아 콘택 플러그 40 : 상부 금속층
50 : 보호막 60 : 프로브 팁
400 : 본딩 패드

Claims (4)

  1. 다수의 동심원 형상으로 이루어지고, 상기 동심원의 중심을 관통하는 다수의 방사형 홈을 갖는 본딩 패드; 그리고 상기 본딩 패드의 가장자리 부분을 둘러싸면서 패터닝되는 보호막;을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 본딩 패드 구조.
  2. 제1항에 있어서, 상기 본딩 패드에 형성되는 방사형 홈의 폭은 0.5 ~ 1.0㎛의 크기로 형성하는 것을 특징으로 하는 반도체 소자의 본딩 패드 구조.
  3. 제1항에 있어서, 상기 동심원 형상은 도넛 모양으로 이루어지고, 상기 동심원의 중심을 서로 수직으로 관통하는 두 개의 홈을 갖는 것을 특징으로 하는 반도체 소자의 본딩 패드 구조.
  4. 하부에 반도체 소자가 형성된 반도체 기판의 절연층의 상부에 금속층을 증착하는 제1 단계; 사진·식각 공정을 진행하여 다수의 동심원 형상으로 이루어지고 상기 동심원의 중심을 관통하는 다수의 방사형 홈을 갖는 본딩 패드를 형성하는 제 2 단계; 실리콘산화막 및 실리콘질화막을 순차로 증착하여 패시베이션막을 형성하는 제3 단계; 그리고 사진·식각 공정을 진행하여 본딩 패드의 상부에 존재하는 패시베이션막을 식각하는 제4 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 본딩 패드 형성 방법.
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* Cited by examiner, † Cited by third party
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JPH0329333A (ja) * 1989-06-27 1991-02-07 Nec Corp 半導体集積回路装置
KR20020063015A (ko) * 2001-01-26 2002-08-01 삼성전자 주식회사 반도체 소자의 본딩 패드 구조 및 그 제조방법
KR20060003801A (ko) * 2004-07-06 2006-01-11 하이맥스 테크놀러지스, 아이엔씨. 본딩 패드 및 칩 구조체
KR20060067757A (ko) * 2004-12-15 2006-06-20 삼성전자주식회사 복수개의 서브패드들로 구성된 금속패드 및 범프를 갖는반도체소자 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0329333A (ja) * 1989-06-27 1991-02-07 Nec Corp 半導体集積回路装置
KR20020063015A (ko) * 2001-01-26 2002-08-01 삼성전자 주식회사 반도체 소자의 본딩 패드 구조 및 그 제조방법
KR20060003801A (ko) * 2004-07-06 2006-01-11 하이맥스 테크놀러지스, 아이엔씨. 본딩 패드 및 칩 구조체
KR20060067757A (ko) * 2004-12-15 2006-06-20 삼성전자주식회사 복수개의 서브패드들로 구성된 금속패드 및 범프를 갖는반도체소자 및 그 제조방법

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