KR20060001807A - 임계값 변조형 이미지 센서 - Google Patents

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KR20060001807A
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 화소의 미세화를 가능하게 하여 감도를 높인 임계값 변조형 이미지 센서를 제공하는 것을 과제로 한다.
광전 변환 소자와, 상기 광전 변환 소자에서 발생한 전하에 따라 임계값이 변동하는 검출 트랜지스터를 갖는 화소를 복수개 갖는 이미지 센서로서, 이미지 센서는, 제 1 도전형의 기판에 형성되고 광전 변환 소자를 구성하는 제 2 도전형의 실드 영역 및 그 아래의 제 1 도전형의 광전 변환 영역(PD)과, 제 1 도전형의 기판에 형성되고 광전 변환 영역에 연결되는 제 1 도전형의 웰 영역(FPW)과, 상기 웰 영역 위에 형성된 링 형상 게이트 전극(GT)과, 웰 영역 내로서 링 형상 게이트 전극의 내측에 형성된 제 2 도전형의 소스 영역(SC)과, 웰 영역에 인접하고 링 형상 게이트 전극 및 광전 변환 영역의 외측에 형성된 제 2 도전형의 드레인 영역(DR)을 갖는다. 그리고, 웰 영역 내로서 링 형상 게이트 전극 아래에 전하를 축적하는 퍼텐셜 포켓 영역(HPK)을 갖고, 게이트 전극의 폭이 광전 변환 영역에 근접하는 부분(dl)이 그 이외의 부분(d2)보다도 짧게 형성되어 있다. 이것에 의해, 포켓 영역의 퍼텐셜 깊이를 대략 균일하게 할 수 있다.
웰 영역, 포켓 영역, 퍼텐셜 깊이, 임계값 변조형 이미지 센서

Description

임계값 변조형 이미지 센서{THRESHOLD VOLTAGE MODULATION IMAGE SENSOR}
도 1은 임계값 변조형 이미지 센서의 평면도.
도 2는 임계값 변조형 이미지 센서의 단면도.
도 3은 임계값 변조형 이미지 센서의 평면도와 그 단면도.
도 4는 도 3의 이미지 센서의 문제점을 나타내는 도면.
도 5는 제 1 실시예에서의 이미지 센서의 단면도와 홀 퍼텐셜 도면(hole potential diagram).
도 6은 제 2 실시예에서의 이미지 센서의 단면도와 홀 퍼텐셜 도면이다.
도 7은 제 3 실시예에서의 이미지 센서의 단면도와 홀 퍼텐셜 도면이다.
도 8은 본 실시예에 따른 이미지 센서의 전체 구성과 화소의 회로를 나타내는 도면.
도 9는 본 실시예의 이미지 센서의 제조 프로세스를 나타내는 도면.
도 10은 본 실시예의 이미지 센서의 제조 프로세스를 나타내는 도면.
도 11은 본 실시예의 이미지 센서의 제조 프로세스를 나타내는 도면.
도 12는 본 실시예의 이미지 센서의 제조 프로세스를 나타내는 도면.
도 13은 본 실시예의 이미지 센서의 제조 프로세스를 나타내는 도면.
도 14는 본 실시예의 이미지 센서의 제조 프로세스를 나타내는 도면.
도 15는 본 실시예의 이미지 센서의 제조 프로세스를 나타내는 도면.
도 16은 본 실시예의 이미지 센서의 제조 프로세스를 나타내는 도면.
도 17은 본 실시예의 이미지 센서의 제조 프로세스를 나타내는 도면.
도 18은 본 실시예의 이미지 센서의 제조 프로세스를 나타내는 도면.
도 19는 본 실시예의 이미지 센서의 제조 프로세스를 나타내는 도면.
도 20은 제 1 실시예에서의 이온 주입 영역과 화소부 구조의 관계를 나타내는 도면.
도 21은 이미지 센서의 퍼텐셜 포켓 영역의 퍼텐셜을 나타내는 도면.
도 22는 본 실시예의 이미지 센서의 제조 프로세스를 나타내는 도면.
도 23은 본 실시예의 이미지 센서의 제조 프로세스를 나타내는 도면.
도 24는 본 실시예의 이미지 센서의 제조 프로세스를 나타내는 도면.
도 25는 본 실시예의 이미지 센서의 제조 프로세스를 나타내는 도면.
도 26은 본 실시예의 임계값 변조 이미지 센서(VMIS)의 구동 방법을 나타내는 도면.
도 27은 리셋 동작을 나타내는 도면.
도 28은 축적 동작을 나타내는 도면.
도 29는 판독 동작을 나타내는 도면.
도 30은 비(非)선택 동작을 나타내는 도면.
도 31은 비선택 동작을 나타내는 도면.
도 32는 본 실시예에서의 구동 방법을 나타내는 파형도.
*도면의 주요 부분에 대한 부호의 설명*
Sub : 기판
FPW : 웰 영역(well region)
PD : 광전 변환 영역
SHD : 실드 영역(shield region)
DR : 드레인 영역
SC : 소스 영역
GT : 게이트 전극
HPK : 퍼텐셜 포켓 영역(potential pocket region)
N-ISO : 분리 영역(isolation region)
본 발명은 임계값 변조형 이미지 센서에 관한 것이며, 특히 화소의 미세화를 가능하게 한 임계값 변조형 이미지 센서에 관한 것이다.
CCD를 이용한 이미지 센서가 널리 이용되고 있다. 그러나, CCD 이미지 센서는 화소의 구조가 복잡하고, 통상의 CMOS 프로세스와는 다른 프로세스를 필요로 하기 때문에, 주변의 신호 처리 회로와 동일한 칩 내에 일체로 구성하는 것이 용이하지 않다. 한편, CMOS 프로세스에 의해 제조 가능한 이미지 센서로서, CMOS 이미지 센서가 제안되어 있다. 일반적인 CMOS 이미지 센서는 일 화소 내에 포토다이오드 등의 광전 변환 소자와 복수개의 트랜지스터를 갖는 것이기 때문에, 화소 사이즈의 미세화가 곤란하다.
이러한 화소의 미세화를 가능하게 하는 것으로서, 수광량(受光量)에 따른 MOS 트랜지스터의 임계값 변조를 이용한 임계값 변조형 이미지 센서가 제안되어 있다. 예를 들면, 특허문헌 1, 2, 3에 개시되는 바와 같다. 이 임계값 변조형 CMOS 센서는, 검출 트랜지스터와 공통의 웰 영역 내에 형성된 포토다이오드가 전하(홀 또는 전자 등의 캐리어)를 생성하고, 그 전하를 웰 영역 내에 축적하여, 그 전하의 축적에 따른 검출용 MOS 트랜지스터의 임계값 변화를 이미지 신호로서 출력한다. 화소가 1개의 포토다이오드와 1개의 트랜지스터에 의해 구성되기 때문에, 화소 사이즈의 미세화에 적합하다.
또한, 검출 트랜지스터를 링 형상 게이트 전극과, 링 내의 소스 영역과, 링 외의 드레인 영역으로 구성함으로써, 절연 재료에 의한 화소 분리 영역을 없애서, 화소 분리 영역에 기인하는 누설 전류를 억제하는 것도 제안되어 있다. 예를 들면, 특허문헌 3의 도 16에 기재되어 있다. 이 이미지 센서에서는, 웰 영역 내에 전하를 축적하는 퍼텐셜의 포켓을 형성하고, 그 퍼텐셜 포켓 내에 광전 변환된 전하를 효율적으로 축적하여, 축적 전하에 의한 검출 트랜지스터의 임계값 전압 변화를 크게 하여, 감도(感度)를 높이고 있다.
[특허문헌 1] 일본국 특개평11-195778호 공보
[특허문헌 2] 일본국 특개2002-353433호 공보
[특허문헌 3] 일본국 특개2002-329856호 공보
그런데, 상기 임계값 변조형 이미지 센서에서는, 감도 향상을 위한 퍼텐셜 포켓이 링 내의 소스 영역에 근접하고 드레인 영역으로부터 이간(離間)하여 설치된다. 퍼텐셜 포켓 영역을 드레인 영역으로부터 이간시킴으로써, 드레인 영역과의 접합 용량을 저감시키고, 적은 전하에서도 퍼텐셜 포켓 영역에 의한 임계값의 변화를 크게 하여, 감도를 높이고 있다.
그 때문에, 게이트 전극 아래의 채널 영역에서 퍼텐셜 포켓 영역이 소스 영역 측에 편재(偏在)하고, 그것에 의해 게이트 전극의 폭이 커져, 화소의 미세화를 방해하는 요인이 된다
그래서, 본 발명의 목적은 화소의 미세화를 가능하게 한 임계값 변조형 이미지 센서를 제공함에 있다.
또한, 본 발명의 목적은 화소를 미세화할 수 있는 신규 구조를 갖는 임계값 변조형 이미지 센서를 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명의 제 1 측면은, 광전 변환 소자와, 상기 광전 변환 소자에서 발생한 전하에 따라 임계값이 변동하는 검출 트랜지스터를 갖는 화소를 복수개 갖는 이미지 센서이다. 이 이미지 센서는 제 1 도전형의 기판에 형성되고 광전 변환 소자를 구성하는 제 2 도전형의 실드 영역 및 그 아래의 제 1 도전형의 광전 변환 영역과, 상기 제 1 도전형의 기판에 형성되고 상기 광전 변환 영역에 연결되는 제 1 도전형의 웰 영역과, 상기 웰 영역 위에 형성된 링 형상 게이트 전극과, 상기 웰 영역 내로서 상기 링 형상 게이트 전극의 내측에 형성된 제 2 도전형의 소스 영역과, 상기 웰 영역에 인접하고 상기 링 형상 게이트 전극 및 상기 광전 변환 영역의 외측에 형성된 제 2 도전형의 드레인 영역을 갖는다. 그리고, 상기 웰 영역 내로서 상기 링 형상 게이트 전극 아래에 상기 전하를 축적하는 퍼텐셜 포켓 영역을 갖고, 상기 게이트 전극의 폭이 상기 광전 변환 영역에 근접하는 부분이 그 이외의 부분보다도 짧게 형성되어 있다.
상기 목적을 달성하기 위해, 본 발명의 제 2 측면은, 광전 변환 소자와, 상기 광전 변환 소자에서 발생한 전하에 따라 임계값이 변동하는 검출 트랜지스터를 갖는 화소를 복수개 갖는 이미지 센서이다. 이 이미지 센서는 제 1 도전형의 기판에 형성되고 광전 변환 소자를 구성하는 제 2 도전형의 실드 영역 및 그 아래의 제 1 도전형의 광전 변환 영역과, 상기 제 1 도전형의 기판에 형성되고 상기 광전 변환 영역에 연결되는 제 1 도전형의 웰 영역과, 상기 웰 영역 위에 형성된 링 형상 게이트 전극과, 상기 웰 영역 내로서 상기 링 형상 게이트 전극의 내측에 형성된 제 2 도전형의 소스 영역과, 상기 웰 영역에 인접하고 상기 링 형상 게이트 전극 및 상기 광전 변환 영역의 외측에 형성된 제 2 도전형의 드레인 영역을 갖는다. 그리고, 상기 웰 영역 내로서 상기 링 형상 게이트 전극 아래에 상기 전하를 축적하는 퍼텐셜 포켓 영역을 갖고, 상기 퍼텐셜 포켓 영역의 채널 방향의 폭이 상기 광전 변환 영역에 근접하는 부분이 그 이외의 부분보다도 짧게 형성되어 있다.
상기 목적을 달성하기 위해, 본 발명의 제 3 측면은, 광전 변환 소자와, 상기 광전 변환 소자에서 발생한 전하에 따라 임계값이 변동하는 검출 트랜지스터를 갖는 화소를 복수개 갖는 이미지 센서이다. 이 이미지 센서는 제 1 도전형의 기판에 형성되고 광전 변환 소자를 구성하는 제 2 도전형의 실드 영역 및 그 아래의 제 1 도전형의 광전 변환 영역과, 상기 제 1 도전형의 기판에 형성되고 상기 광전 변환 영역에 연결되는 제 1 도전형의 웰 영역과, 상기 웰 영역 위에 형성된 링 형상 게이트 전극과, 상기 웰 영역 내로서 상기 링 형상 게이트 전극의 내측에 형성된 제 2 도전형의 소스 영역과, 상기 웰 영역에 인접하고 상기 링 형상 게이트 전극 및 상기 광전 변환 영역의 외측에 형성된 제 2 도전형의 드레인 영역을 갖는다. 그리고, 상기 웰 영역 내로서 상기 링 형상 게이트 전극 아래에, 상기 소스 영역 측에 편재하지 않고 상기 전하를 축적하는 퍼텐셜 포켓 영역을 가지며, 상기 퍼텐셜 포켓 영역의 상기 전하에 대한 퍼텐셜의 높이가 상기 광전 변환 영역에 근접하는 부분과 그 이외의 부분에서 기껏해야 1OO㎷ 이내인 것을 특징으로 한다.
상기 목적을 달성하기 위해, 본 발명의 제 4 측면은, 광전 변환 소자와, 상기 광전 변환 소자에서 발생한 전하에 따라 임계값이 변동하는 검출 트랜지스터를 갖는 화소를 복수개 갖는 이미지 센서로서, 이 이미지 센서는 제 1 도전형의 기판에 형성되고 광전 변환 소자를 구성하는 제 2 도전형의 실드 영역 및 그 아래의 제 1 도전형의 광전 변환 영역과, 상기 제 1 도전형의 기판에 형성되고 상기 광전 변환 영역에 연결되는 제 1 도전형의 웰 영역과, 상기 웰 영역 위에 형성된 링 형상 게이트 전극과, 상기 웰 영역 내로서 상기 링 형상 게이트 전극의 내측에 형성된 제 2 도전형의 소스 영역과, 상기 웰 영역에 인접하고 상기 링 형상 게이트 전극 및 상기 광전 변환 영역의 외측에 형성된 제 2 도전형의 드레인 영역을 갖는다. 그리고, 상기 웰 영역 내로서 상기 링 형상 게이트 전극 아래에 상기 전하를 축적하는 제 1 도전형의 퍼텐셜 포켓 영역을 갖고, 상기 퍼텐셜 포켓 영역의 불순물 농도가 상기 광전 변환 영역에 근접하는 부분에서 그 이외의 부분보다도 낮게 형성되어 있다.
상기 목적을 달성하기 위해, 본 발명의 제 5 측면은, 광전 변환 소자와, 상기 광전 변환 소자에서 발생한 전하에 따라 임계값이 변동하는 검출 트랜지스터를 갖는 화소를 복수개 갖는 이미지 센서로서, 이 이미지 센서는 제 1 도전형의 기판에 형성되고 광전 변환 소자를 구성하는 제 2 도전형의 실드 영역 및 그 아래의 제 1 도전형의 광전 변환 영역과, 상기 제 1 도전형의 기판에 형성되고 상기 광전 변환 영역에 연결되는 제 1 도전형의 웰 영역과, 상기 웰 영역 위에 형성된 링 형상 게이트 전극과, 상기 웰 영역 내로서 상기 링 형상 게이트 전극의 내측에 형성된 제 2 도전형의 소스 영역과, 상기 웰 영역에 인접하고 상기 링 형상 게이트 전극 및 상기 광전 변환 영역의 외측에 형성된 제 2 도전형의 드레인 영역을 갖는다. 그리고, 상기 웰 영역 내로서 상기 링 형상 게이트 전극 아래에 상기 전하를 축적하는 제 1 도전형의 퍼텐셜 포켓 영역을 갖고, 상기 링 형상 게이트 전극에 근접하는 상기 드레인 영역이, 상기 기판의 표면으로서 상기 퍼텐셜 포켓 영역에 근접하는 표면 영역과, 상기 기판의 표면보다 깊은 영역으로서 상기 퍼텐셜 포켓 영역으로부터 이간된 깊이 영역을 갖는다.
상기 목적을 달성하기 위해, 본 발명의 제 6 측면은, 상기 제 1 내지 제 5 측면의 이미지 센서에 있어서, 또한, 상기 웰 영역과 기판 사이에 매립되고, 상기 드레인 영역에 연결되는 제 2 도전형의 매설(埋設) 분리 영역을 가지며, 상기 게이트 전극의 게이트 전압보다 상기 드레인 영역의 드레인 전압이 낮은 제 1 상태로부터 상기 게이트 전극의 게이트 전압보다 상기 드레인 영역의 드레인 전압이 높은 제 2 상태로 천이(遷移)할 때, 상기 드레인 전압을 먼저 상승시킨 후에 상기 게이트 전압을 강하(降下)시키는 것을 특징으로 한다.
상기 목적을 달성하기 위해, 본 발명의 제 7 측면은, 상기 제 1 내지 제 5 측면의 이미지 센서에 있어서, 또한, 상기 웰 영역과 기판 사이에 매립되고, 상기 드레인 영역에 연결되는 제 2 도전형의 매설 분리 영역을 가지며, 상기 게이트 전극의 게이트 전압보다 상기 드레인 영역의 드레인 전압이 낮은 제 1 상태로부터 상기 게이트 전극의 게이트 전압보다 상기 드레인 영역의 드레인 전압이 높은 제 2 상태로 천이할 때, 상기 게이트 전압을 상기 제 1 상태와 제 2 상태에서의 전압의 중간 전압으로 한 후에, 상기 드레인 전압을 상승시키고, 그 후에 상기 게이트 전압을 제 2 상태로 강하시키는 것을 특징으로 한다.
이하, 도면에 따라 본 발명의 실시예에 대해서 설명한다. 다만, 본 발명의 기술적 범위는 이들 실시예에 한정되지 않으며, 특허청구범위에 기재된 사항과 그 균등물까지 미치는 것이다.
도 1 및 도 2는 임계값 변조형 이미지 센서(Vth Modulation Image Sensor: VMIS)의 평면도와 그 단면도이다. 도 1의 평면도에 도시되는 바와 같이, 광전 변환 소자인 포토다이오드(PD)와, 그것에 연결되어 설치되는 검출 트랜지스터(게이트(GT)와 소스(SC)와 드레인(DR)으로 이루어짐)로 이루어지는 화소가 매트릭스 형상 으로 배치되어 있다. 각 검출 트랜지스터는 링 형상의 게이트(GT)를 가지며, 링 형상 게이트 내에 소스 영역(SC)이 설치되고, 링 형상 게이트 외에 드레인 영역(DR)이 설치된다. 그리고, 드레인 영역(DR)은 링 형상 게이트와 포토다이오드(PD)를 둘러싸고, 모든 화소에 공통으로 설치되며, 화소 사이를 분리하는 절연막 분리 영역은 설치되어 있지 않다.
또한, 도 2의 단면도에 도시되는 바와 같이, P형 기판(Sub)에 형성되고 광전 변환 소자(포토다이오드)를 구성하는 N형 실드 영역(SHD) 및 그 아래의 P형 광전 변환 영역(PD)과, 기판(Sub)에 형성되고 P형 광전 변환 영역(PD)에 연결되는 P형 웰 영역(FPW)과, 상기 웰 영역 위에 형성된 링 형상 게이트 전극(GT)과, 웰 영역(FPW) 내로서 링 형상 게이트 전극(GT)의 내측에 형성된 N형 소스 영역(SC)과, 웰 영역(FPW)에 인접하고 링 형상 게이트 전극(GT) 및 광전 변환 영역(PD)의 외측에 형성된 N형 드레인 영역(DR)을 갖는다. 그리고, 웰 영역(FPW) 내로서 링 형상 게이트 전극(GT) 아래에, 광전 변환 영역(PD)에서 발생한 전하를 축적하는 고농도 P형 퍼텐셜 포켓 영역(HPK)을 갖는다. 퍼텐셜 포켓 영역(HPK)은 웰 영역(FPW)보다도 고농도이며, 홀에 대하여 퍼텐셜의 홈을 형성한다.
P형 웰 영역(FPW)과 광전 변환 영역(PD)은 기판 표면으로부터 기판의 깊이 영역에 매설된 N형 분리 영역(N-ISO)에 의해 둘러싸이고, 그라운드 접속된 기판(Sub)으로부터 전기적으로 격리되어 부유(floating) 상태이다. 그리고, 포토다이오드 영역에 입사된 광에 의해, 광전 변환 영역(PD)에서 홀과 전자의 쌍이 발생하며, 전자는 실드 영역(SHD) 측으로 이동하고, 홀은 웰 영역(FPW) 내의 퍼텐셜 포켓 영역(HPK)에 축적된다. 퍼텐셜 포켓 영역(HPK)에 홀이 축적되면, 그 축적된 홀에 의해, 검출 트랜지스터의 임계값 전압이 저하된다. 그래서, 검출 트랜지스터를, 그 드레인을 소정의 고전위에 접속하고, 게이트에 소정의 전위를 인가하는 소스 폴로어(source follower)로 하여 두면, 임계값 전압의 저하에 의해 소스 전압이 상승하고, 소스선을 통하여 광량(光量)을 검출할 수 있다.
또한, 이 예에서는 검출 트랜지스터가 N채널 트랜지스터이기 때문에, 퍼텐셜 포켓 영역(HPK)은 전하 중 홀에 대하여 퍼텐셜이 주위보다 낮아지고 있는 홀의 포켓 영역이며, P웰 영역 내의 고농도 P형 영역에 의해 형성된다. 따라서, 검출 트랜지스터가 P채널 트랜지스터이고 웰 영역이 N형인 경우에는, 전자에 대하여 퍼텐셜이 낮아지는 고농도 N형 포켓 영역으로 된다.
도 1 및 도 2로부터 명확히 알 수 있듯이, 이 이미지 센서는 화소 사이를 분리하는 절연 재료의 분리 영역이 없고, 공통의 드레인 영역(DR)이 화소 사이를 분리하는 분리 영역으로서의 기능을 갖는다. 실리콘 산화막 등을 이용한 분리 영역을 없앰으로써, 분리 산화막의 결함에 의한 누설을 없애서, 입사광에 대한 감도를 높일 수 있다. 또한, 분리 영역을 없앰으로써, 개구율을 높이는 것도 기대할 수 있다.
도 1의 평면도 및 도 2의 단면도에 도시되는 바와 같이, 퍼텐셜 포켓 영역(HPK)은 게이트 전극(GT) 아래의 영역에서 소스 영역(SC)에 근접하고, 드레인 영역(DR)으로부터 이간된 위치에 편재하고 있다. 이러한 구성으로 함으로써, 퍼텐셜 포켓 영역(HPK)을 좁게 하여 축적 전하를 집중시키고, 동일한 신호 전하량에 대한 소스 전압의 변화를 크게 할 수 있다. 또한, 높은 정전압(正電壓)이 인가되는 드레인 영역(DR)으로부터 이간하여 퍼텐셜 포켓 영역(HPK)을 설치함으로써, 퍼텐셜 포켓 영역(HPK)과 드레인 영역 사이의 접합 용량을 저감시키고, 동일한 신호 전하량에 대한 소스 전압의 변화 감도를 높일 수 있다.
그러나, 상기와 같은 퍼텐셜 포켓 영역(HPK)을 소스 영역(SC) 측으로 치우쳐 설치함으로써, 게이트 전극(GT)의 게이트 폭을 좁게 하는 것이 곤란해져, 화소 영역의 미세화를 곤란하게 한다. 그래서, 상기 퍼텐셜 포켓 영역(HPK)의 편재를 없애서, 링 형상 게이트 전극 아래의 영역 전체에 퍼텐셜 포켓 영역(HPK)을 설치하는 것을 생각할 수 있다.
도 3은 다른 임계값 변조형 이미지 센서의 평면도와 그 단면도이다. 도 1 및 도 2와 동일한 인용번호가 부여되어 있다. 도 3의 (a)의 평면도 및 도 3의 (b)의 단면도에 도시되는 바와 같이, 퍼텐셜 포켓 영역(HPK)은 게이트 전극(GT) 아래의 영역 전역(全域)에 걸쳐 편재하지 않고 설치되어 있다. 도 1 및 도 2와 같이 퍼텐셜 포켓 영역(HPK)을 드레인 영역으로부터 이간하여 편재시키는 것을 없앰으로써, 게이트 전극의 폭을 좁게 할 수 있어, 화소 면적을 작게 할 수 있다.
도 4는 도 3의 이미지 센서의 문제점을 나타내는 도면이다. 도 4의 (a)는 도 3의 (b)와 동일한 단면도이고, 도 4의 (b)는 단면도 내의 파선(破線) 화살표로 나타낸 위치에서의 홀의 퍼텐셜 도면이다. 즉, 파선 화살표를 따라 광전 변환 영역(PD) 위의 드레인 영역(DR(1))과, 광전 변환 영역(PD) 측의 포켓 영역(HPK(PD))과, 소스 영역(SC)과, 광전 변환 영역(PD) 이외의 포켓 영역(HPK(Non-PD))과, 드레 인 영역(DR(2))이 존재한다. 그리고, PD 측의 포켓 영역(HPK(PD)) 근방에는 실드 영역(SHD)으로서의 얕은 N형 드레인 영역(DR(1))만이 설치되는 것에 반하여, 광전 변환 영역(PD)과 반대측 또는 그 이외의 포켓 영역(HPK(Non-PD)) 근방에는 얕은 드레인 영역(DR(2))과 기판 내에 설치되는 분리 영역(N-ISO(2))이 설치되어 있다. 따라서, PD 측의 포켓 영역(HPK(PD))보다도 PD 이외의 영역 측의 포켓 영역(HPK(Non-PD))이 분리 영역(N-ISO(2))의 고전위 영향을 더 받아, 그 퍼텐셜 포켓이 얕아지는 경향이 있다. 즉, 도 4의 (b)에 도시되는 바와 같다.
이와 같이, 단순히 게이트 전극 아래의 전체 영역에 퍼텐셜 포켓 영역(HPK)을 형성하면, 광전 변환 영역(PD)에 가까운 포켓 영역과, 기판 내에 설치된 분리 영역(N-ISO(2))에 근접하는 반대측의 포켓 영역에서 그 퍼텐셜의 높이가 불균일해진다는 문제를 초래한다. 이러한 퍼텐셜의 불균일성은 적은 광량에 대한 감도의 저하를 초래하게 된다. 즉, 퍼텐셜 포켓 영역(HPK)의 퍼텐셜 불균일에 의해, 적은 광량에 의해 발생한 홀은 퍼텐셜이 낮은 영역(HPK(PD))에 먼저 축적되고, 그 상태에서는, 도 4의 (b)에 도시되는 바와 같이, 양 퍼텐셜 포켓 영역(HPK)의 퍼텐셜 차는 해소되지 않는다. 그 때문에, 링 형상의 검출 트랜지스터에 있어서, PD 측의 임계값 전압이 보다 높은 상태로 되고, 그 임계값 전압은 불균일한 상태로 되어, 임계값이 저하되는 영역과 저하되지 않는 영역이 병존(竝存)하게 된다. 그리고, 소스 폴로어 접속된 검출 트랜지스터의 경우, 소스 전압은 낮은 임계값 전압에 의해 제한되기 때문에, 적은 홀에 의해 PD 영역 근방의 높은 임계값 전압이 다소 저하되었다고 하여도, PD 영역 이외의 영역에서는 낮은 임계값 전압이고, 검출 트랜 지스터의 소스 전압에 변동은 생기지 않는다. 그 결과, PD 측의 퍼텐셜 포켓 영역(HPK)에 충분히 홀이 축적되어 전체의 퍼텐셜 높이가 균일해진 후가 아니면, 소스 전압이 변동하지 않아, 적은 광량에 대한 감도가 나빠진다.
도 5는 제 1 실시예에서의 이미지 센서의 단면도와 홀 퍼텐셜 도면이다. 본 실시예의 이미지 센서의 평면 형상은 도 3의 (a)와 동일하며, 게이트 전극(GT)의 폭이 광전 변환 영역(PD) 측에서 좁아지고 있는 점에서 다르다. 즉, 도 5의 (a)의 단면도에 도시되는 바와 같이, 게이트 전극(GT)의 게이트 폭을 광전 변환 영역(PD)에 면하고 있는 부분(d1)에서 그 이외의 부분(d2)보다도 좁게 하고 있다. 그리고, 게이트 전극(GT) 아래의 부유 P형 웰 영역(FPW)에는, 전면에 걸쳐 고농도 P형 퍼텐셜 포켓 영역(HPK)이 형성되어 있다. 그 때문에, PD 측의 퍼텐셜 포켓 영역(HPK(PD))의 폭(d1)이 기판 내의 N형 분리 영역(N-ISO(2)) 측의 퍼텐셜 포켓 영역(HPK(Non-PD))의 폭(d2)보다도 좁아지고 있다. 다만, 퍼텐셜 포켓 영역(HPK)이 소스 영역 측에 편재하고 있지 않기 때문에, 쓸데없이 게이트 전극의 게이트 폭을 넓게 할 필요는 없다.
포켓 영역의 퍼텐셜 깊이는 근접하는 N형 영역(DR(1))과 소스 영역(SC)으로부터 멀어짐에 따라 깊어진다. 즉, 포켓 영역의 퍼텐셜 형상은 푸아송(Poisson) 방정식에 따라 결정되고, 포켓 영역과 그 주위의 영역의 경계에서의 퍼텐셜 변화는 그 거리에 대하여 대략 2차함수적으로 저하된다. 그래서, PD 측의 게이트 폭을 좁게 함으로써, 그곳의 포켓 영역(HPK(PD)) 폭이 좁아지고, 이것에 의해 그곳의 퍼텐셜 깊이를 얕게 할 수 있다. 즉, 도 5의 (b)의 홀 퍼텐셜 도면에 도시되는 바와 같이, 퍼텐셜 포켓 영역(HPK)의 퍼텐셜 깊이 차는 없어지고 있다. 그 결과, 링 형상 게이트 전극(GT) 아래의 포켓 영역(HPK)의 퍼텐셜 깊이의 불균일성을 해소할 수 있다. 바람직하게는, 이 퍼텐셜 깊이의 차는 링 전역에서, 예를 들어, 1OO㎷ 정도의 범위 내로 되도록 하는 것이 바람직하다.
도 6은 제 2 실시예에서의 이미지 센서의 단면도와 홀 퍼텐셜 도면이다. 이 예에서는, 링 형상 게이트 전극(GT)의 폭(d1, d2)은 대략 일정하고, 퍼텐셜 포켓 영역(HPK)의 폭도 대략 일정하지만, PD 측의 퍼텐셜 포켓 영역(HPK)의 P형 불순물 농도를 PD 영역 이외의 기판 내의 N형 분리 영역(N-ISO(2))에 인접하는 퍼텐셜 포켓 영역(HPK)의 P형 불순물 농도보다도 낮게 하고 있다. 평면도와 단면도에 도시되는 바와 같이, 포켓 영역(HPK)은 PD 측의 영역을 P+(고농도 P형 영역)로 하고, 그 이외의 영역을 P++(보다 고농도 P형 영역)로 하고 있다. 이와 같이, 농도차를 설정함으로써, PD 측의 포켓 영역의 퍼텐셜 깊이를 얕게 할 수 있고, 기판 내의 분리 영역(N-ISO(2))에 근접하는 포켓 영역과의 퍼텐셜 불균일성을 없앨 수 있다.
이러한 구조로 하기 위한 구체적인 프로세스는, 후술하는 포켓 영역 형성의 이온 주입에 있어서, 링 형상 포켓 영역 전역에 B 이온을 35keV, 4.3E12(atm/㎠) 정도로 이온 주입하고, PD 영역에 근접하는 영역 이외의 영역에 다시 B 이온을 35keV, 0.5E12 정도로 이온 주입한다. 즉, PD 영역에 근접하는 포켓 영역에는 4.3E12, 그 이외의 영역에는 4.8E12의 이온 주입이 실행되어, 불순물 농도차가 생성된다.
도 7은 제 3 실시예에서의 이미지 센서의 단면도와 홀 퍼텐셜 도면이다. 이 예에서도 링 형상 게이트 전극(GT)의 폭(d1, d2)은 대략 일정하고, 퍼텐셜 포켓 영역(HPK)의 폭도 대략 일정하며, 불순물 농도도 대략 일정하다. 다만, 기판 내에 설치되는 N형 분리 영역(N-ISO)을 게이트 전극(GT)의 근방에서 게이트 전극으로부터 이간시키는 오프셋(OFFSET) 구조를 설치하고 있다. 즉, 도 7의 (a)의 평면도에는, 기판 내에 형성되는 N형 분리 영역(N-ISO)과, 게이트 전극(GT) 및 광전 변환 영역(PD)의 관계가 도시되어 있지만, 게이트 전극(GT)의 포토다이오드(PD) 측에 근접하지 않는 영역에서 N형 분리 영역(N-ISO)은 오프셋(OFFSET)을 구비하여 형성된다. 즉, 도 7의 (b)의 단면도의 화살표(10)로 나타낸 바와 같이, N형 분리 영역(N-ISO(2))은 포켓 영역(HPK)으로부터 이간하여 설치된다.
이러한 구성으로 함으로써, 기판 내의 N형 분리 영역(N-ISO)에 의한 포켓 영역(HPK)으로의 영향은 링 형상 포켓 영역(HPK)에서 대략 균일해지고, 포켓 영역(HPK)이 동일한 농도, 동일한 폭일지라도, 그 퍼텐셜 깊이는 대략 균일해진다. 그 결과, 상술한 적은 광량에 대한 감도 저하를 억제할 수 있다.
이하, 제 1 실시예에 의한 이미지 센서에 의거하여, 이미지 센서의 전체 구성, 프로세스 공정, 동작 원리에 대해서 차례로 설명한다.
[전체 구성과 화소 회로]
도 8은 본 실시예에 따른 이미지 센서의 전체 구성과 화소의 회로를 나타내는 도면이다. 도 8의 (a)의 전체 구성도에 도시되는 바와 같이, 화소 어레이(20) 내에는 행방향으로 연장되는 게이트선(Gate)과, 열방향으로 연장되는 드레인선(Drain) 및 소스선(Source)이 설치되고, 그들의 교차 위치에 화소(PX)가 설치된다. 게이트선은 행선택 회로(22)에 의해 소정의 전압으로 구동되고, 드레인선은 드레인 구동 회로(24)에 의해 소정의 전압으로 구동되며, 소스선은 판독 회로(26)에 접속된다. 판독 회로(26)는 화소 내에 입사한 광량에 따라 변화하는 소스 전압을 판독 신호로서 검출한다.
도 8의 (b)의 화소 회로도에 도시되는 바와 같이, 검출 트랜지스터(D-Tr)의 게이트, 드레인, 소스는 각각 게이트선, 드레인선, 소스선에 접속되고, 또한 검출 트랜지스터(D-Tr)의 드레인 일부의 N형 영역(DR(1))과, P형 웰 영역(FPW)과 연결되는 P형 광전 변환 영역(PD)에 의해 포토다이오드(PD)가 형성된다. 그 구성은 도 5, 도 6, 도 7의 단면도에 나타낸 바와 같다. 그리고, 입사광에 응답하여 포토다이오드의 광전 변환 영역(PD)에서 발생한 홀이 검출 트랜지스터(D-Tr)의 임계값 전압을 저하시킨다. 판독 상태에서는 드레인선과 게이트선에, 예를 들어, 3V가 인가되고, 소스선의 전위가 게이트 전압으로부터 임계값 전압만큼 저하된 전위로 되기 때문에, 상기 홀 발생에 의한 임계값 전압의 저하는 소스선 전압의 상승을 초래하고, 그 변화가 판독 회로(26)에 의해 검출된다. 판독 회로(26)의 구성은, 예를 들어, 노이즈 소거(noise canceling)를 위한 이중상관 샘플링 회로와, 소스 전압의 증폭 회로와, 샘플링한 전압의 디지털 신호로의 변환을 행하는 아날로그 디지털 변환 회로(ADC)에 의한다.
[제조 프로세스]
도 9 내지 도 25에 의해, 본 실시예의 이미지 센서의 제조 프로세스를 설명한다. 도 8에서 설명한 바와 같이, 이미지 센서는 화소 어레이와 주변 구동 회로 및 판독 회로로 구성되기 때문에, 이들이 동일한 칩 내에 형성되면, 비용을 저감시킬 수 있다. 그래서, 이하의 설명에서는 화소부와 그 주변 회로인 논리 회로부를 대비하여, 또는 개별적으로 설명한다.
도 9는 좌측에 화소부, 우측에 논리 회로부의 단면도를 나타낸다. 공정 (A)에서는, 논리 회로 측에 P형 실리콘 기판(Si-Sub) 표면에 소자 분리용의 STI(shallow trench isolation)을 형성한다. 이 때, 화소부에는 STI를 형성하지 않는다. 화소부에 형성되는 복수의 화소는 기판내 전면에 형성한 N형 분리 영역(N-ISO)에 의해 소자 분리된다. STI는 실리콘 기판을 에칭하여 좁은 홈을 형성하고, 그 홈을 산화막을 매립하여 형성하기 때문에, 결정 결함을 발생시키기 쉽다. 따라서, 주변 논리 회로의 소자 분리를 STI 프로세스에 의해 행할 경우에는, 화소부에서는 STI에 의한 소자 분리를 채용하지 않는 것이 누설 전류를 저감시키고, 감도 향상에 기여한다.
다음으로, 도 9의 공정 (A)에서는, 논리 회로부의 N채널 트랜지스터 형성 영역에 붕소(B)를 2회 이온 주입(B+, 30Ok, 3E13, B+, 30k, O.5∼1.5E13)하여 소정 깊이의 P웰 영역(P-Well)을 형성한다. 또한, 논리 회로부의 P채널 트랜지스터 형성 영역에 인(P)(P+, 60Ok, 3E13)과 비소(As+)(As+, 160k, 1∼3E13)를 이온 주입하여 소정 깊이의 N웰 영역(N-Well)을 형성한다.
이어서, 도 9의 공정 (B)에서 기판 전면에 실리콘 질화막(SiN)(5∼20㎚)을 퇴적하여, 화소부만 이것을 에칭에 의해 제거하고, 화소부에는 열산화에 의해 실리 콘 기판 표면에 실리콘 산화막(SiO2)을 형성한다. 이 때, 주변 논리 회로부는 질화막(SiN)에 의해 덮여 있기 때문에, 산화되지 않는다. 또한, 화소부의 실리콘 산화막(SiO2)은 검출 트랜지스터의 게이트 산화막(GOX)으로 된다.
이하, 3.0㎛ 피치 사이즈의 화소의 웰 형성 공정을 설명한다.
도 10의 공정 (C)에서, 화소부의 광전 변환 영역(PD)에 대응하는 위치를 개구하는 레지스트(RGT)를 형성하고, 붕소(B)의 2회 이온 주입(B+, 400k, 0.5∼1.5E12, B+, 250k, 0.5∼1.5E12)을 행하여, 주입 피크 깊이 ∼0.88㎛와 ∼0.62㎛의 P형 주입 영역(PD)을 형성한다. 이 영역(PD)이 도 5 내지 도 7의 P형 광전 변환 영역으로 된다. 도 10의 평면도에 있어서, 1.1㎛×1.4㎛의 사각형이 레지스트의 개구부이다.
다음으로, 도 11의 공정 (D)에서, 화소부 전체를 노출시켜, 기판 내에 매설되는 N형 분리 영역(N-ISO)과, P형 부유 웰 영역(FPW)과, P형 퍼텐셜 포켓 영역(HPK)과, 검출 트랜지스터의 임계값 전압 조정용의 N형 불순물 영역(CH)이 이하의 불순물 인(P), 붕소(B), 비소(As)의 이온 주입에 의해 형성된다.
(1) 매설 N형 분리 영역(N-ISO)
P+, 120Ok, 0.5∼1.5E12, 주입 피크 깊이 ∼1.20㎛
P+, 90Ok, 0.5∼1.5E12, 주입 피크 깊이 ∼O.98㎛
P+, 550k, 1∼2E12, 주입 피크 깊이 ∼0.63㎛
(2) P형 부유 웰 영역(FPW)과 P형 퍼텐셜 포켓 영역(HPK)
B+, 130k, 0.5∼1.5E12, 주입 피크 깊이 ∼0.37㎛
B+, 35k, 3∼5E12, 주입 피크 깊이 ∼0.10㎛
(3) 임계값 전압 조정용의 N형 불순물 영역(CH)
As+, 90k, 1∼3E12, 주입 피크 깊이 ∼0.03㎛
도 12의 공정 (E)에서, 포토다이오드 영역과 검출 트랜지스터 영역을 제외한 영역에 개구를 갖는 레지스트(RGT)를 형성하고, 인(P)과 비소(As)의 이온 주입을 이하와 같이 행하여, 기판 표면으로부터 기판 내의 깊이 영역까지 연장되는 N형 분리 영역(N-ISO)을 형성한다. 이것에 의해, 기판 표면으로부터 연장되는 N형 분리 영역(N-ISO)은 기판 내에 매설된 N형 분리 영역(N-ISO)과 결합하여, P형 웰 영역(FPW)과 광전 변환 영역(PD)을 기판 및 다른 화소로부터 분리한다.
P+, 470k, 2∼5E12, 주입 피크 깊이 ∼O.55㎛
P+, 27Ok, 2∼5E12, 주입 피크 깊이 ∼0.33㎛
P+, 10Ok, 1∼5E13, 주입 피크 깊이 ∼0.13㎛
As+, 8Ok, 5E13∼2E14, 주입 피크 깊이 ∼0.03㎛
상기 이온 주입에 의해, 도 11의 공정 (D)에서의 붕소(B)의 이온 주입 영역(FPW, HPK)은 소거되어 N형 영역으로 된다.
다음으로, 도 13의 공정 (F)에서, 이번에는 검출 트랜지스터의 게이트 영역보다 약간 넓게 개구하는 레지스트(RGT)를 형성하여, 기판 깊게 P형 불순물 영역(VPW)을 형성한다. 이 형성은 이하의 붕소(B) 이온 주입에 의한다.
B+, 60Ok, 2∼4E12, 주입 피크 깊이 ∼1.15㎛
B+, 50Ok, 2∼4E12, 주입 피크 깊이 ∼1.0㎛
이 이온 주입에 의해, 게이트 전극 바로 아래의 매립 N형 분리 영역(N-ISO)의 두께를 얇게 한다. 즉, 퍼텐셜 포켓 영역(HPK)이 형성되는 부유 웰 영역(FPW)과 기판(Sub) 사이에 폭이 좁고 가파른 불순물 농도 프로파일(profile)을 갖는 N형 매설 분리 영역이 형성된다. 이 공정 (F)에 의해, 화소부의 이온 주입에 의한 웰 영역 형성 공정은 종료된다.
또한, 이 이온 주입에서는, 도 13의 단면도에 도시되는 바와 같이, 이온 주입 장치의 틸트각을 약간 비스듬하게(예를 들어, 80°) 경사시킴으로써, 붕소(B) 이온이 P형 웰 영역(FPW)과 광전 변환 영역(PD)을 연결하는 영역에 주입되지 않도록 한다. 즉, 레지스트(RGT)의 개구부에 경사가 존재할 경우, 이온 주입에 의해 레지스트 경사 부분에 대응하여 기판의 얕은 영역에 불순물이 주입되는, 소위 피킹(peaking)이 일어나는 것이 알려져 있다. 이러한 피킹의 발생에 의해, P형 웰 영역 내의 포켓 영역(HPK)과 광전 변환 영역(PD) 사이의 홀 전파 경로 내에 P형 불순물인 붕소(B)가 주입되면, 홀 전파 경로 내에 다른 얕은 퍼텐셜 포켓 영역이 형성된다. 이러한 포켓 영역의 존재는 전파 중의 홀을 축적하고, 광량 검출에 필요한 퍼텐셜 포켓 영역(HPK)으로의 홀의 축적량을 감소시켜 감도 저하를 초래한다. 따라서, 공정 (F)에서는, 이온 주입각을 경사시켜, 피킹에 의한 얕은 P형 영역이 광전 변환 영역(PD) 측에 형성되지 않도록 하고 있다.
도 14는 공정 (F)의 피킹 현상에 대해서 설명하는 도면이다. 평면도의 파선 화살표로 나타낸 방향으로 붕소 이온이 주입되어, P형 불순물 영역(VPW)이 형성된 다. 그 때의 A 단면 방향과 B 단면 방향의 피킹 현상이 도시되어 있다. A 단면에서는 8°의 틸트각에 의해 광전 변환 영역(PD)부와 게이트부 사이에는 피킹에 의한 불순물 영역이 형성되지 않지만, 그것과는 반대측에는 피킹에 의한 불순물 영역이 기판 표면으로부터 깊이 영역에 걸쳐 형성된다. 한편, B 단면에서는 주입 방향이 지면(紙面)에 대하여 경사 방향으로 되기 때문에, 레지스트 개구부의 양측에서 피킹에 의한 불순물 영역이 기판 표면으로부터 깊이 영역에 걸쳐 형성된다.
도 15는 공정 (F)에 의해 형성되는 레지스트의 개구 영역(<VPW>)을 나타내는 평면도이다. 피킹의 발생에 의해 불순물 영역(VPW)은 광전 변환 영역(PD)에 연결되는 영역을 제외하여 기판의 얕은 영역에도 형성된다. 따라서, 게이트(GT) 바로 아래에 형성되어야 할 퍼텐셜 포켓 영역(HPK)이 이 얕은 불순물 영역(VPW)에 의해 소거되지 않도록 할 필요가 있다. 그를 위해, 레지스트 개구 영역(<VPW>)의 형상을 광전 변환 영역(PD)에 연결되는 영역을 제외하여 게이트(GT)의 영역보다 넓게 할 필요가 있다. 게이트(GT) 아래의 퍼텐셜 포켓 영역(HPK)과 광전 변환 영역(PD)의 연결 영역에 얕은 불순물 영역(VPW)의 형성을 피하기 위해, 틸트각으로 붕소의 이온 주입을 행하고 있지만, 상기 연결 영역 이외에서는 피킹에 의한 얕은 불순물 영역이 형성된다. 그래서, 상기 레지스트 개구 영역의 형상으로 함으로써, 이온 주입에 따라 생기는 피킹에 의한 얕은 불순물 영역이 게이트(GT) 바로 아래에 형성되지 않도록 하고 있다. 즉, 레지스트 개구 영역(<VPW>)이 PD와 연결되는 영역을 제외하여 게이트(GT)를 포함하는 넓은 형상으로 되어 있다.
도 16의 공정 (G)에서는, 논리 회로부를 피복하고 있던 실리콘 질화막을 제 거하고, 열산화에 의해 논리 회로부에는 ∼8㎚ 정도의 얇은 게이트 산화막(GOX2)을 형성한다. 한편, 화소부에는, 이미 형성되어 있던 열산화막(∼30㎚)에 더하여, 공정 (G)의 열산화막이 부가된 게이트 산화막(GOX1)이 형성된다. 또한, 논리 회로부에 있어서, 일부 영역의 게이트 산화막(GOX2)을 제거하고, 다시 열산화하여 보다 얇은 게이트 산화막(∼3㎚)을 형성할 수도 있다.
도 17의 공정 (H)에서는, 화소부와 논리 회로부의 양쪽에 게이트 전극이 형성된다. 게이트 전극의 재료로 되는 폴리실리콘층(∼180㎚)을 퇴적하여, 화소부와 주변 논리 회로부의 N채널 트랜지스터부에만 인 이온(P+)을 20k, 4E15∼6E15로 이온 주입하고, 800℃에서 60분 정도의 어닐링을 행한다. 이것에 의해, 화소부와 논리 회로부의 N채널 트랜지스터부에 N형으로 도핑된 폴리실리콘 게이트를 형성한다. 논리 회로부의 P채널 트랜지스터부는, 이 시점에서는 도핑되지 않은 폴리실리콘 게이트가 그대로 남는다.
이어서, 실리콘 질화막(SiN)을 반사막으로서 ∼30㎚ 정도 퇴적하고, 게이트 전극의 패턴을 갖는 레지스트를 형성하여, 염소계의 에칭 가스에 의해 폴리실리콘층과 실리콘 질화막층의 적층막을 에칭하여, 게이트 전극 형상으로 한다. 이 게이트 전극의 패터닝 공정은 화소부와 주변 논리 회로부에서 동시에 실행된다. 이 때, 게이트 전극의 패턴은 화소부에서, 도 5에서 설명한 바와 같이, 포토다이오드(PD) 측에서 좁은 게이트 폭(d1), 그 이외에서 넓은 게이트 폭(d2)으로 형성된다.
그리고, 도시하지 않지만, 논리부에 있어서, 게이트 전극을 마스크로 하여 N채널 측의 N형 소스, 드레인 저농도 영역(LDD)과, P채널 측의 P형 소스, 드레인 저 농도 영역(LDD)이 각각 형성된다.
도 18은 공정 (H)에서의 게이트 전극의 패터닝 공정을 나타내는 도면이다. 좌측의 평면도에 게이트 전극 형상이 도시되며, 우측의 단면도는 도 17의 화소부와 동일하다. 이 평면도에 도시되는 바와 같이, 게이트 전극(GT)은 포토다이오드(PD) 측에서의 게이트 폭(GT1)이 그 이외의 영역의 게이트 폭(GT2)보다도 좁게 되어 있다. 이것에 의해, 게이트 전극 아래에 형성되는 퍼텐셜 포켓 영역(HPK)의 퍼텐셜 레벨을 대략 균일하게 할 수 있다. 구체적으로는, 게이트(GT1)가 0.39㎛ 정도, 그 이외의 게이트(GT2)가 0.57㎛ 정도로 형성되어, 비대칭의 게이트 전극이 형성된다.
도 19의 공정 (I)에서, 화소부 전면을 개구하는 레지스트를 형성하여, 게이트 전극(GT1, GT2)을 마스크로 하는 비소 이온 As+를 50k, 2E13∼1E14, 주입 깊이 ∼0.01㎛로 주입하여, 게이트 전극 이외의 기판 표면에 N형 실드 영역, 드레인 영역(DR), 소스 영역(SC)을 형성한다. 이 비소 이온의 주입에 의해 기판 표면의 P형 영역이 소거되어, 게이트 전극의 자기정합(self-alignment)에 의해 기판 표면의 게이트 전극 바로 아래에 퍼텐셜 포켓 영역(HPK)이 형성된다. 이 때, 게이트 전극의 폴리실리콘층은 비교적 얇지만, 질화실리콘의 반사막이 적층되어 있기 때문에, 비소 이온이 게이트 전극을 관통하여 채널 영역에 영향을 주지 않는다.
이와 같이, 비대칭의 게이트 전극(GT1, GT2)에 의해 퍼텐셜 포켓 영역(HPK)의 형상이 획정(劃定)되기 때문에, 퍼텐셜 포켓 영역(HPK)의 형상도 포토다이오드(PD) 측에서 좁고, 그 이외의 영역에서 넓은 형상으로 가공된다. 그것에 의해, 링 형상 퍼텐셜 포켓 영역(HPK)의 퍼텐셜 레벨을 대략 균일하게 할 수 있다.
도 20은 상기 이온 주입 영역과 화소부 구조의 관계를 나타내는 도면이다. 좌측이 이온 주입 영역과 주입 이온을 나타내는 단면도이고, 우측이 도 5의 단면도와 동일하며 각 영역의 P, N형을 나타내는 단면도이다. 좌측 이온 주입 영역의 굵은 파선으로 둘러싼 영역이 N형 분리 영역(N-ISO)에 대응하는 것을 이해할 수 있다. 즉, N형 분리 영역은, P형 웰 영역(FPW)과 광전 변환 영역(PD)으로 이루어지는 화소 영역을 둘러싸며, 검출 트랜지스터가 형성되는 퍼텐셜 포켓 영역(HPK) 아래에서는 얕고 좁게 형성되고, 포토다이오드가 형성되는 광전 변환 영역(PD)에서는 깊고 두껍게 형성된다. 또한, 게이트 전극(GT1, GT2) 아래의 영역에 전면에 걸쳐 퍼텐셜 포켓 영역(HPK)이 형성되어, 그 링 형상은 비대칭으로 형성되어 있다.
도 21은 상기 프로세스에 의해 형성된 이미지 센서의 퍼텐셜 포켓 영역의 퍼텐셜을 나타내는 도면이다. 횡축(橫軸)이 도 5의 파선 화살표 방향의 물리 공간이고, 종축(縱軸)이 홀에 대한 퍼텐셜의 높이이며, 상기 프로세스와 이하에 나타낸 게이트 폭에 대응하여 구한 시뮬레이션 결과이다. 퍼텐셜 곡선 PT1이 게이트 폭을 균일하게 한 경우이고, 퍼텐셜 곡선 PT2가 상술한 바와 같이 게이트 폭을 불균일하게 한 경우이다. 퍼텐셜 곡선 PT2의 경우는, 포토다이오드 측의 게이트 폭을 0.39㎛, 그 이외의 영역의 게이트 폭을 0.57㎛로 하고 있다. 그 결과, 2개소의 퍼텐셜 포켓 영역(HPK)의 퍼텐셜 깊이는 대략 균일하게 되어 있다. 한편, 퍼텐셜 곡선 PT1의 경우는, 포토다이오드 측의 게이트 폭을 0.57㎛, 그 이외의 영역의 게이트 폭도 0.57㎛로 하고 있다. 그 결과, 2개소의 퍼텐셜 포켓 영역(HPK)의 퍼텐셜 깊이는 포토다이오드 측이 약 0.7V 정도 낮아지고 있다. 도 22의 공정 (J)에서, 기 판 전면에 CVD법에 의한 실리콘 산화막(30)을 ∼100㎚ 퇴적하고, 화소부를 전면 레지스터에 의해 피복한 후, 논리 회로부의 실리콘 산화막을 이방성 에칭에 의해 게이트 전극의 측벽에 사이드월(SWALL)을 형성한다. 다음으로, 주변 논리 회로부에서 N채널 트랜지스터부에는 인 이온 P+, 15k, ∼2E15의 주입을 행하고, P채널 트랜지스터부에는 붕소 이온 B+, 7k, 2E15의 주입을 행하며, 활성화 어닐링 RTA(1000℃, 1Os)를 행하여 각각의 소스/드레인 영역(NSD, PSD)을 형성한다. 이 때, P채널 트랜지스터의 게이트는 소스/드레인 영역(PSD)으로의 이온 주입과 활성화 어닐링에 의해 소스/드레인 영역의 형성과 동시에 P+형으로 도핑된다.
다음으로, 코발트(Co) 또는 티타늄(Ti)의 스퍼터링과 어닐링에 의해, 논리 회로부의 실리콘 기판 표면과 게이트 전극 위에 CoSi 또는 TiSi의 금속 실리사이드(MSSD)를 형성한다. 화소부는 실리콘 산화막(30)으로 표면이 덮여 있기 때문에, 상기 스퍼터링에 의한 실리사이드는 형성되지 않는다.
도 23의 공정 (K)에서, 상기 금속 실리사이드를 형성한 후, 플라즈마 CVD법에 의해 실리콘 산화막(32) ∼20㎚ 정도(하층)와 실리콘 질화막(34) ∼70㎚ 정도(상층)의 적층막을 퇴적한다. 이어서, 플라즈마 CVD법에 의해 실리콘 산화막(36)을 ∼100㎚ 정도 퇴적하여, CMP(Chemical Mechanical Polishing)에 의해 실리콘 산화막(36)을 연마하여 평탄화한다. 그리고, 화소부의 소스, 드레인, 게이트 위에만 개구하는 레지스트 패턴을 형성하여, Si02막/SiN막/Si02막의 적층막(30, 32, 34, 36)을 에칭하여 실리콘 기판 표면에 도달하는 컨택트 홀(M1C1)을 개구한다. 또한, 레지스트를 박리한 후, 인 이온 P+를 50k, 3E14 정도로 컨택트 보상(補償) 이온 주입하고, 활성화 어닐링으로서 RTA(Rapid Thermal Annealing)(800℃, 30s 정도)를 행한다. 이어서, 논리부의 컨택트부를 개구하는 레지스트를 형성하고, Si02막/SiN막/Si02막의 적층막(32, 34, 36)을 에칭하여, 금속 실리사이드층(CoSi) 위에 도달하는 컨택트 홀(M1C2)을 개구한다.
도 24는 화소부에서의 공정 (K) 종료 시에서의 평면도이다. 도면 중의 파선에 따른 단면도가 도 23의 화소부의 단면도에 대응한다. 그 단면도와 함께 보면 이해할 수 있듯이, 게이트 폭(d1, d2)은 포토다이오드(PD)에 연결되는 영역의 게이트 폭(d1)이 다른 영역의 게이트 폭(d2)보다도 좁게 형성되어 있다. 그리고, 게이트와, 소스와, 드레인에 대한 컨택트 홀(M1C1)이 도시되는 바와 같은 위치에 형성된다. 게이트(GT)에 대한 컨택트 홀(M1C1)은 넓은 게이트 폭(d2)의 부분에 형성된다.
도 25는 공정 (L)의 평면도이다. 도 24의 공정 (K)에서, 컨택트 홀(M1C1)이 형성된 후, 이하의 배선 형성 공정이 실행된다. 우선, 컨택트 홀(M1C1) 내의 배선 형성이 실행되고, 그 위에 제 1 메탈 배선(M1L)이 형성된다. 이 제 1 메탈 배선(M1L)은 행방향으로 연장되는 게이트선과, 소스/드레인 영역의 컨택트 홀(M1C1)에 접속되는 컨택트 패턴으로 패터닝된다. 또한, 소스/드레인 영역의 비어 컨택트(via contact)(M2C)가 형성되고, 그 위에 제 2 메탈 배선(M2L)이 형성되어, 열방향으로 연장되는 드레인선과 소스선으로 패터닝된다. 즉, 제 1 메탈 배선(M1L)에 의 해 형성되는 게이트선은 컨택트 홀(M1C1)을 통하여 게이트 전극에 접속된다. 또한, 제 2 메탈 배선(M2L)에 의해 형성되는 소스선과 드레인선은 비어 컨택트(M2C)와, 제 1 메탈 배선(M1L)과, 컨택트 홀(M1C1)을 통하여 소스 영역 및 드레인 영역과 접속된다.
이상이 제 1 실시예의 주변 논리 회로를 포함하는 이미지 센서의 제조 공정이다. 제 2 실시예의 경우는, 게이트 폭이 균일해지고, 포토다이오드에 연결되는 영역의 퍼텐셜 포켓 영역(HPK)의 농도가 그 이외의 영역보다도 낮아지도록 형성하는 것이 좋다. 또한, 제 3 실시예의 경우는, 게이트 폭이 균일하고, 퍼텐셜 포켓 영역(HPK)의 농도도 균일하며, 포토 다이오드에 연결되는 영역 이외의 영역에서 기판 표면으로부터 깊이 방향으로 연장되는 N형 분리 영역(N-ISO)을 게이트 전극으로부터 이간하여 형성하는 것이 좋다.
[동작 원리]
도 26은 본 실시예의 임계값 변조 이미지 센서(VMIS)의 구동 방법을 나타내는 도면이다. 도면 중에는 3개의 게이트선의 전압(VG1∼VG3)이 도시되어 있다. 또한, 도 27은 리셋 동작, 도 28은 축적 동작, 도 29는 판독 동작, 도 30 및 도 31은 비선택 동작을 각각 나타내는 도면이다. 우선, 개략적인 동작을 설명하면, 처음으로, 도 27에 나타낸 리셋 동작에 의해, P형 퍼텐셜 포켓 영역(HPK)과 P형 부유 웰 영역(FPW)을 완전 공핍화(空乏化)하여, 축적되어 있는 전하(홀)를 기판 측으로 방출된다. 방출된 전하는 기판에 접속되어 있는 그라운드 전원에 흡수된다. 이 때, 게이트에 8∼9V, 소스에 6∼7V, 드레인에 6∼7V로 각각 높은 정전압을 인가하 여, P웰 영역 내를 완전히 공핍화한다. 이 완전 공핍화에 의해 열잡음(thermal noise)을 제거할 수 있다.
다음으로, 도 28에 도시되는 축적 동작에 의해, 수광에 응답하여 광전 변환 영역(PD)에 발생한 홀을 퍼텐셜 포켓 영역(HPK) 내에 축적한다. 이 때, 게이트에는 ∼3V, 드레인에는 1∼1.5V를 인가한다. 이 홀의 축적에 의해, 검출 트랜지스터의 임계값 전압이 변화(저하)한다. 그것에 의해, 게이트 전압으로부터 검출 트랜지스터의 임계값 전압만큼 저하된 전압이 소스에 생성된다. 또한, 검출 트랜지스터를 온 상태로 유지하여, 기판 표면에 N형 채널 영역을 형성하고, 실리콘 기판과 실리콘 산화막의 계면 순위(順位)에 의한 홀에 대한 영향을 억제하고 있다. 그리고, 소정 시간의 축적 동작 후에, 도 29에 도시되는 판독 동작에 의해, 소스 전압이 검출 신호 전압으로서 출력된다. 이 때, 게이트에는 ∼3V가, 드레인에는 ∼3V가 인가된다.
도 30은 비선택 시이며, 공통의 드레인선, 소스선으로서 다른 게이트선의 화소에서 판독이 실행되고 있을 때의 전압 관계를 나타낸다. 다른 화소의 판독에 따라 드레인 전압이 ∼3V로 되어 있어, 소스에 검출 전압이 출력되지 않도록 게이트 전압이 ∼0V로 되고, 검출 트랜지스터가 오프 상태로 된다. 또한, 도 31은 비선택 시이며, 공통의 드레인선, 소스선으로서 다른 게이트선의 화소에서 리셋이 실행되고 있을 때의 전압 관계를 나타낸다. 다른 화소의 리셋에 따라, 드레인 전압이 6∼7V, 소스 전압이 6∼7V로 높은 정전압이 인가되고 있기 때문에, P웰 영역이 공핍화되지 않도록 하기 위해, 게이트 전압은 ∼0V가 인가되고 있다.
도 26으로 되돌아가, 게이트(VG1)에 대해서 설명하면, 리드/리셋/리드 동작에 의해, 이제까지 축적하여 온 전하에 의한 소스 전압의 리드가 실행되고, 리셋 동작 후에, 다시 리드 동작이 실행된다. 이것에 의해, 리셋 전후의 소스 전압 차를 이용하는 상관 샘플링법에 의해, 검출 트랜지스터 등의 임계값 전압의 편차에 따른 노이즈를 제거할 수 있다. 그 후, 다음 리드 동작까지 축적 동작이 실행된다. 다만, 축적 동작 중에 다른 게이트(VG2, VG3)에 의해 리드/리셋/리드 동작이 실행될 때는, 도 30 및 도 31에 나타낸 비선택 시의 동작이 실행되어, 축적 동작이 중단되고, 다른 리드나 다른 리셋에 의한 영향을 받지 않게 된다.
도 26에 도시되는 바와 같이, 화소는 축적 상태에서 다른 게이트선의 화소의 판독에 따라 비선택 상태(다른 화소의 판독)로 이행(移行)할 필요가 있다. 축적 상태에서는 게이트 전압 ∼3V, 드레인 전압 1∼1.5V이지만, 비선택 상태(다른 화소의 판독)에서는 게이트 전압 ∼0V, 드레인 전압 ∼3V이다. 본 실시예에서는 게이트 전극 아래의 전체 영역에 퍼텐셜 포켓 영역(HPK)을 설치함으로써, P형 웰 영역의 면적을 작게 하여 화소를 소형화하고 있지만, 이것에 따라, 드레인 전압이 1∼1.5V로 낮은 축적 상태에서 게이트 전압을 3V에서 0V로 급격하게 낮추면, 용량 커플링에 의해 N형 매립 분리 영역(N-ISO)의 퍼텐셜이 낮아지고, 홀을 축적하는 퍼텐셜 포켓 영역(HPK)과 P형 기판(Sub) 사이의 분리 영역(N-ISO)의 퍼텐셜 장벽이 낮아져, 축적된 홀이 기판 측에 누설될 위험이 있다. 특히, P형 웰 영역(FPW)을 작게 함으로써, 이 위험성이 높아지고 있다.
그래서, 본 실시예에서는, 축적 상태로부터 비선택(다른 화소의 판독) 상태 로 이행할 때는, (1) 드레인 전압을 먼저 ∼3V로 상승시켜 그것이 인가되어 있는 N형 매립 분리 영역(N-ISO)의 퍼텐셜 높이를 높게 한 후, 게이트 전압을 0V로 낮추도록 구동한다. 또는, (2) 게이트 전압의 저하를 계단 형상이나 경사 형상으로 행하여, AC적인 용량 커플링에 의해 매립 분리 영역(N-ISO)의 퍼텐셜 장벽이 저하되지 않도록 하고 있다.
도 32는 본 실시예에서의 구동 방법을 나타내는 파형도이다. 도 32의 (a)는 상기 (1)의 구동 방법을 나타내는 파형도이다. 축적 상태로부터 비선택(다른 화소의 판독) 상태로 이행할 때, 파선과 같이 드레인 전압이 1∼1.5V로 낮은 상태에서 게이트 전압을 3V로부터 0V로 단시간에 낮추는 것이 아니라, 실선과 같이 드레인 전압을 3V로 상승시킨 후에, 게이트 전압을 3V로부터 0V로 저하시킨다. 이렇게 함으로써, 드레인 전압이 인가되어 있는 매립 분리 영역(N-ISO)의 퍼텐셜 장벽을 높게 한 상태에서, 게이트 전압을 강하시키기 때문에, 퍼텐셜 포켓 영역(HPK)에 축적된 홀이 기판 측에 누설되는 것이 방지된다.
도 32의 (b)는 상기 (2)의 구동 방법을 나타내는 파형도이다. 이 방법에서는, 드레인 전압이 1∼1.5V로 낮은 상태에서 게이트 전압을 3V로부터 1.5V로 저하시키고, 드레인 전압을 3V로 상승시킨 후에, 게이트 전압을 1.5V로부터 0V로 저하시킨다. 즉, 게이트 전압을 계단 형상으로 저하시켜, AC적인 용량 커플링에 의해 매립 분리 영역(N-ISO)의 퍼텐셜 장벽이 크게 저하되는 것을 회피한다. 또는, 파선으로 나타낸 바와 같이, 게이트 전압을 경사 형상으로 저하시킬 수도 있다. 이렇게 구동함으로써, AC적인 용량 커플링의 영향을 적게 할 수 있다. 또한, 게이트 전압을 계단 형상 또는 경사 형상으로 강하시킬 경우는, 드레인 전압의 상승은 게이트 전압이 0V로 된 후에 행할 수도 있다.
상술한 바와 같이, 본 실시예의 이미지 센서에 의하면, 화소 사이즈를 작게 할 수 있는 동시에, 퍼텐셜 포켓 영역(HPK)의 퍼텐셜 깊이를 대략 균일하게 하여, 적은 광량에 대한 검출 감도를 높일 수 있다. 또한, 상기 구동 방법을 채용함으로써, 축적된 캐리어가 기판 측에 누설되는 것이 방지된다. 또한, 본 실시예의 이미지 센서에서는, 화소 분리가 드레인 영역에 의해 실행되고, 실리콘 산화물을 이용한 분리 구조를 갖지 않기 때문에, 이러한 분리 구조에 의한 누설 전류가 없고, 화소 영역을 작게 하여도, 검출 감도가 저하되는 것은 회피된다.
이상의 실시예를 정리하면, 이하의 부기와 같다.
(부기 1) 광전 변환 소자와, 상기 광전 변환 소자에서 발생한 전하에 따라 임계값이 변동하는 검출 트랜지스터를 갖는 화소를 복수개 갖는 이미지 센서에 있어서,
제 1 도전형의 기판에 형성되고, 상기 광전 변환 소자를 구성하는 제 2 도전형의 실드 영역 및 그 아래의 제 1 도전형의 광전 변환 영역과,
상기 제 1 도전형의 기판에 형성되고, 상기 광전 변환 영역에 연결되는 제 1 도전형의 웰 영역과,
상기 웰 영역 위에 형성된 링 형상 게이트 전극과,
상기 웰 영역 내로서 상기 링 형상 게이트 전극의 내측에 형성된 제 2 도전형의 소스 영역과,
상기 웰 영역을 둘러싸도록 인접하고, 상기 링 형상 게이트 전극 및 상기 광전 변환 영역의 외측에 형성된 제 2 도전형의 드레인 영역과,
상기 웰 영역 내로서 상기 링 형상 게이트 전극 아래에 상기 전하를 축적하는 퍼텐셜 포켓 영역을 가지며,
상기 게이트 전극의 폭이 상기 광전 변환 영역에 근접하는 부분이 그 이외의 부분보다도 짧게 형성되어 있는 것을 특징으로 하는 이미지 센서.
(부기 2) 광전 변환 소자와, 상기 광전 변환 소자에서 발생한 전하에 따라 임계값이 변동하는 검출 트랜지스터를 갖는 화소를 복수개 갖는 이미지 센서에 있어서,
제 1 도전형의 기판에 형성되고, 상기 광전 변환 소자를 구성하는 제 2 도전형의 실드 영역 및 그 아래의 제 1 도전형의 광전 변환 영역과,
상기 제 1 도전형의 기판에 형성되고 상기 광전 변환 영역에 연결되는 제 1 도전형의 웰 영역과,
상기 웰 영역 위에 형성된 링 형상 게이트 전극과,
상기 웰 영역 내로서 상기 링 형상 게이트 전극의 내측에 형성된 제 2 도전형의 소스 영역과,
상기 웰 영역을 둘러싸도록 인접하고, 상기 링 형상 게이트 전극 및 상기 광전 변환 영역의 외측에 형성된 제 2 도전형의 드레인 영역과,
상기 웰 영역 내로서 상기 링 형상 게이트 전극 아래에 상기 전하를 축적하는 퍼텐셜 포켓 영역을 가지며,
상기 퍼텐셜 포켓 영역의 채널 방향의 폭이 상기 광전 변환 영역에 근접하는 부분이 그 이외의 부분보다도 짧게 형성되어 있는 것을 특징으로 하는 이미지 센서.
(부기 3) 광전 변환 소자와, 상기 광전 변환 소자에서 발생한 전하에 따라 임계값이 변동하는 검출 트랜지스터를 갖는 화소를 복수개 갖는 이미지 센서에 있어서,
제 1 도전형의 기판에 형성되고, 광전 변환 소자를 구성하는 제 2 도전형의 실드 영역 및 그 아래의 제 1 도전형의 광전 변환 영역과,
상기 제 1 도전형의 기판에 형성되고 상기 광전 변환 영역에 연결되는 제 1 도전형의 웰 영역과,
상기 웰 영역 위에 형성된 링 형상 게이트 전극과,
상기 웰 영역 내로서 상기 링 형상 게이트 전극의 내측에 형성된 제 2 도전형의 소스 영역과,
상기 웰 영역을 둘러싸도록 인접하고, 상기 링 형상 게이트 전극 및 상기 광전 변환 영역의 외측에 형성된 제 2 도전형의 드레인 영역과,
상기 웰 영역 내로서 상기 링 형상 게이트 전극 아래의 영역에, 상기 소스 영역 측에 편재하지 않고 상기 전하를 축적하는 퍼텐셜 포켓 영역을 가지며,
상기 퍼텐셜 포켓 영역의 상기 전하에 대한 퍼텐셜의 높이가 상기 광전 변환 영역에 근접하는 부분과 그 이외의 부분에서 기껏해야 1OO㎷ 이내인 것을 특징으로 하는 이미지 센서.
(부기 4) 광전 변환 소자와, 상기 광전 변환 소자에서 발생한 전하에 따라 임계값이 변동하는 검출 트랜지스터를 갖는 화소를 복수개 갖는 이미지 센서에 있어서,
제 1 도전형의 기판에 형성되고, 상기 광전 변환 소자를 구성하는 제 2 도전형의 실드 영역 및 그 아래의 제 1 도전형의 광전 변환 영역과,
상기 제 1 도전형의 기판에 형성되고 상기 광전 변환 영역에 연결되는 제 1 도전형의 웰 영역과,
상기 웰 영역 위에 형성된 링 형상 게이트 전극과,
상기 웰 영역 내로서 상기 링 형상 게이트 전극의 내측에 형성된 제 2 도전형의 소스 영역과,
상기 웰 영역에 인접하고 상기 링 형상 게이트 전극 및 상기 광전 변환 영역의 외측에 형성된 제 2 도전형의 드레인 영역과,
상기 웰 영역 내로서 상기 링 형상 게이트 전극 아래에 상기 전하를 축적하는 제 1 도전형의 퍼텐셜 포켓 영역을 가지며,
상기 퍼텐셜 포켓 영역의 불순물 농도가 상기 광전 변환 영역에 근접하는 부분에서 그 이외의 부분보다도 낮은 것을 특징으로 하는 이미지 센서.
(부기 5) 광전 변환 소자와, 상기 광전 변환 소자에서 발생한 전하에 따라 임계값이 변동하는 검출 트랜지스터를 갖는 화소를 복수개 갖는 이미지 센서에 있어서,
제 1 도전형의 기판에 형성되고, 상기 광전 변환 소자를 구성하는 제 2 도전 형의 실드 영역 및 그 아래의 제 1 도전형의 광전 변환 영역과,
상기 제 1 도전형의 기판에 형성되고 상기 광전 변환 영역에 연결되는 제 1 도전형의 웰 영역과,
상기 웰 영역 위에 형성된 링 형상 게이트 전극과,
상기 웰 영역 내로서 상기 링 형상 게이트 전극의 내측에 형성된 제 2 도전형의 소스 영역과,
상기 웰 영역을 둘러싸도록 인접하고 상기 링 형상 게이트 전극 및 상기 광전 변환 영역의 외측에 형성된 제 2 도전형의 드레인 영역과,
상기 웰 영역 내로서 상기 링 형상 게이트 전극 아래에 상기 전하를 축적하는 제 1 도전형의 퍼텐셜 포켓 영역을 가지며,
상기 링 형상 게이트 전극에 근접하는 상기 드레인 영역이, 상기 기판의 표면으로서 상기 퍼텐셜 포켓 영역에 근접하는 표면 영역과, 상기 기판의 표면보다 깊은 영역으로서 상기 퍼텐셜 포켓 영역으로부터 이간된 깊이 영역을 갖는 것을 특징으로 하는 이미지 센서.
(부기 6) 부기 1 내지 5 중 어느 하나에 있어서,
또한, 상기 기판 내에 매립되고, 상기 웰 영역과 광전 변환 영역을 둘러싸며, 상기 웰 영역 및 광전 변환 영역을 기판으로부터 분리하는 제 2 도전형의 분리 영역을 갖고, 상기 분리 영역은 상기 드레인 영역에 결합되어 있는 것을 특징으로 하는 이미지 센서.
(부기 7) 부기 1, 2, 5 중 어느 하나에 있어서,
상기 퍼텐셜 포켓 영역은 상기 링 형상 게이트 전극과 동등한 링 형상을 이루고, 대략 동일한 불순물 농도를 갖는 것을 특징으로 하는 이미지 센서.
(부기 8) 부기 1, 2, 4, 5 중 어느 하나에 있어서,
상기 퍼텐셜 포켓 영역은 상기 링 형상 게이트 전극과 동등한 링 형상을 이루고, 대략 동일한 퍼텐셜 깊이를 갖는 것을 특징으로 하는 이미지 센서.
(부기9) 부기 3, 4, 5 중 어느 하나에 있어서,
상기 링 형상 게이트 전극은 전체 원주(圓周)에서 대략 동일한 게이트 폭을 갖고,
상기 퍼텐셜 포켓 영역은 상기 링 형상 게이트 전극과 동등한 링 형상을 갖는 것을 특징으로 하는 이미지 센서.
(부기 10) 부기 1 내지 5 중 어느 하나에 있어서,
상기 퍼텐셜 포켓 영역은 상기 웰 영역보다도 높은 불순물 농도를 갖는 것을 특징으로 하는 이미지 센서.
(부기 11) 부기 1 내지 5 중 어느 하나에 있어서,
또한, 상기 웰 영역과 기판 사이에 매립되고, 상기 드레인 영역에 연결되는 제 2 도전형의 매설 분리 영역을 가지며,
상기 매설 분리 영역은 평면적으로 보아 상기 게이트 전극을 포함하는 형상으로 형성되어 있는 것을 특징으로 하는 이미지 센서.
(부기 12) 부기 1 내지 5 중 어느 하나에 있어서,
또한, 상기 웰 영역과 기판 사이에 매립되고, 상기 드레인 영역에 연결되는 제 2 도전형의 매설 분리 영역을 가지며,
상기 게이트 전극의 게이트 전압보다 상기 드레인 영역의 드레인 전압이 낮은 제 1 상태로부터 상기 게이트 전극의 게이트 전압보다 상기 드레인 영역의 드레인 전압이 높은 제 2 상태로 천이할 때, 상기 드레인 전압을 먼저 상승시킨 후에 상기 게이트 전압을 강하시키는 것을 특징으로 하는 이미지 센서.
(부기 13) 부기 1 내지 5 중 어느 하나에 있어서,
또한, 상기 웰 영역과 기판 사이에 매립되고, 상기 드레인 영역에 연결되는 제 2 도전형의 매설 분리 영역을 가지며,
상기 게이트 전극의 게이트 전압보다 상기 드레인 영역의 드레인 전압이 낮은 제 1 상태로부터 상기 게이트 전극의 게이트 전압보다 상기 드레인 영역의 드레인 전압이 높은 제 2 상태로 천이할 때, 상기 게이트 전압을 상기 제 1 상태와 제 2 상태에서의 전압의 중간 전압으로 한 후에, 상기 드레인 전압을 상승시키고, 그 후에 상기 게이트 전압을 제 2 상태로 강하시키는 것을 특징으로 하는 이미지 센서.
(부기 14) 광전 변환 소자와, 상기 광전 변환 소자에서 발생한 전하에 따라 임계값이 변동하는 검출 트랜지스터를 갖는 화소를 복수개 갖는 이미지 센서에 있어서,
제 1 도전형의 기판에 형성되고, 상기 광전 변환 소자를 구성하는 제 1 도전형의 광전 변환 영역과,
상기 제 1 도전형의 기판에 형성되고, 상기 광전 변환 영역에 연결되는 제 1 도전형의 웰 영역과,
상기 웰 영역 위에 형성된 링 형상 게이트 전극과,
상기 웰 영역 내로서 상기 링 형상 게이트 전극의 내측에 형성된 제 2 도전형의 소스 영역과,
상기 웰 영역을 둘러싸도록 인접하고, 상기 링 형상 게이트 전극 및 상기 광전 변환 영역의 외측에 형성된 제 2 도전형의 드레인 영역과,
상기 웰 영역과 기판 사이에 매립되고, 상기 드레인 영역에 연결되는 제 2 도전형의 매설 분리 영역을 가지며,
상기 게이트 전극의 게이트 전압보다 상기 드레인 영역의 드레인 전압이 낮은 제 1 상태로부터 상기 게이트 전극의 게이트 전압보다 상기 드레인 영역의 드레인 전압이 높은 제 2 상태로 천이할 때, 상기 드레인 전압을 먼저 상승시킨 후에 상기 게이트 전압을 강하시키는 것을 특징으로 하는 이미지 센서.
(부기 15) 광전 변환 소자와, 상기 광전 변환 소자에서 발생한 전하에 따라 임계값이 변동하는 검출 트랜지스터를 갖는 화소를 복수개 갖는 이미지 센서에 있어서,
제 1 도전형의 기판에 형성되고, 상기 광전 변환 소자를 구성하는 제 1 도전형의 광전 변환 영역과,
상기 제 1 도전형의 기판에 형성되고, 상기 광전 변환 영역에 연결되는 제 1 도전형의 웰 영역과,
상기 웰 영역 위에 형성된 링 형상 게이트 전극과,
상기 웰 영역 내로서 상기 링 형상 게이트 전극의 내측에 형성된 제 2 도전형의 소스 영역과,
상기 웰 영역을 둘러싸도록 인접하고, 상기 링 형상 게이트 전극 및 상기 광전 변환 영역의 외측에 형성된 제 2 도전형의 드레인 영역과,
상기 웰 영역과 기판 사이에 매립되고, 상기 드레인 영역에 연결되는 제 2 도전형의 매설 분리 영역을 가지며,
상기 게이트 전극의 게이트 전압보다 상기 드레인 영역의 드레인 전압이 낮은 제 1 상태로부터 상기 게이트 전극의 게이트 전압보다 상기 드레인 영역의 드레인 전압이 높은 제 2 상태로 천이할 때, 상기 게이트 전압을 상기 제 1 상태와 제 2 상태에서의 전압의 중간 전압으로 한 후에, 상기 드레인 전압을 상승시키고, 그 후에 상기 게이트 전압을 제 2 상태로 강하시키는 것을 특징으로 하는 이미지 센서.
상기 본 발명의 제 1 내지 제 5 측면에 의하면, 게이트 전극 아래에 퍼텐셜 포켓 영역을 소스 영역 측에 편재시키지 않고 설치할 수 있으며, 게이트 전극 폭을 좁게 하여 화소 영역을 미세화할 수 있다. 또한, 퍼텐셜 포켓 영역의 퍼텐셜 깊이를 대략 균일하게 하여, 광 감도를 높게 할 수 있다.
또한, 상기 본 발명의 제 6 및 제 7 측면에 의하면, 미세화된 화소 영역을 가짐으로써, 게이트 전압의 변동에 의해 웰 영역 내에 축적된 전하가 기판 측으로 방출되기 쉬워지는 구조의 결점을 회피할 수 있다.

Claims (10)

  1. 광전 변환 소자와, 상기 광전 변환 소자에서 발생한 전하에 따라 임계값이 변동하는 검출 트랜지스터를 갖는 화소를 복수개 갖는 이미지 센서에 있어서,
    제 1 도전형의 기판에 형성되고, 상기 광전 변환 소자를 구성하는 제 2 도전형의 실드(shield) 영역 및 그 아래의 제 1 도전형의 광전 변환 영역과,
    상기 제 1 도전형의 기판에 형성되고, 상기 광전 변환 영역에 연결되는 제 1 도전형의 웰(well) 영역과,
    상기 웰 영역 위에 형성된 링(ring) 형상 게이트 전극과,
    상기 웰 영역 내로서 상기 링 형상 게이트 전극의 내측에 형성된 제 2 도전형의 소스 영역과,
    상기 웰 영역을 둘러싸도록 인접하고, 상기 링 형상 게이트 전극 및 상기 광전 변환 영역의 외측에 형성된 제 2 도전형의 드레인 영역과,
    상기 웰 영역 내로서 상기 링 형상 게이트 전극 아래에 상기 전하를 축적하는 퍼텐셜 포켓 영역을 가지며,
    상기 게이트 전극의 폭이 상기 광전 변환 영역에 근접하는 부분이 그 이외의 부분보다도 짧게 형성되어 있는 것을 특징으로 하는 이미지 센서.
  2. 광전 변환 소자와, 상기 광전 변환 소자에서 발생한 전하에 따라 임계값이 변동하는 검출 트랜지스터를 갖는 화소를 복수개 갖는 이미지 센서에 있어서,
    제 1 도전형의 기판에 형성되고, 상기 광전 변환 소자를 구성하는 제 2 도전형의 실드 영역 및 그 아래의 제 1 도전형의 광전 변환 영역과,
    상기 제 1 도전형의 기판에 형성되고 상기 광전 변환 영역에 연결되는 제 1 도전형의 웰 영역과,
    상기 웰 영역 위에 형성된 링 형상 게이트 전극과,
    상기 웰 영역 내로서 상기 링 형상 게이트 전극의 내측에 형성된 제 2 도전형의 소스 영역과,
    상기 웰 영역을 둘러싸도록 인접하고, 상기 링 형상 게이트 전극 및 상기 광전 변환 영역의 외측에 형성된 제 2 도전형의 드레인 영역과,
    상기 웰 영역 내로서 상기 링 형상 게이트 전극 아래에 상기 전하를 축적하는 퍼텐셜 포켓 영역을 가지며,
    상기 퍼텐셜 포켓 영역의 채널 방향의 폭이 상기 광전 변환 영역에 근접하는 부분이 그 이외의 부분보다도 짧게 형성되어 있는 것을 특징으로 하는 이미지 센서.
  3. 광전 변환 소자와, 상기 광전 변환 소자에서 발생한 전하에 따라 임계값이 변동하는 검출 트랜지스터를 갖는 화소를 복수개 갖는 이미지 센서에 있어서,
    제 1 도전형의 기판에 형성되고, 광전 변환 소자를 구성하는 제 2 도전형의 실드 영역 및 그 아래의 제 1 도전형의 광전 변환 영역과,
    상기 제 1 도전형의 기판에 형성되고 상기 광전 변환 영역에 연결되는 제 1 도전형의 웰 영역과,
    상기 웰 영역 위에 형성된 링 형상 게이트 전극과,
    상기 웰 영역 내로서 상기 링 형상 게이트 전극의 내측에 형성된 제 2 도전형의 소스 영역과,
    상기 웰 영역을 둘러싸도록 인접하고, 상기 링 형상 게이트 전극 및 상기 광전 변환 영역의 외측에 형성된 제 2 도전형의 드레인 영역과,
    상기 웰 영역 내로서 상기 링 형상 게이트 전극 아래의 영역에, 상기 소스 영역 측에 편재(偏在)하지 않고 상기 전하를 축적하는 퍼텐셜 포켓 영역을 가지며,
    상기 퍼텐셜 포켓 영역의 상기 전하에 대한 퍼텐셜의 높이가 상기 광전 변환 영역에 근접하는 부분과 그 이외의 부분에서 기껏해야 1OO㎷ 이내인 것을 특징으로 하는 이미지 센서.
  4. 광전 변환 소자와, 상기 광전 변환 소자에서 발생한 전하에 따라 임계값이 변동하는 검출 트랜지스터를 갖는 화소를 복수개 갖는 이미지 센서에 있어서,
    제 1 도전형의 기판에 형성되고, 상기 광전 변환 소자를 구성하는 제 2 도전형의 실드 영역 및 그 아래의 제 1 도전형의 광전 변환 영역과,
    상기 제 1 도전형의 기판에 형성되고 상기 광전 변환 영역에 연결되는 제 1 도전형의 웰 영역과,
    상기 웰 영역 위에 형성된 링 형상 게이트 전극과,
    상기 웰 영역 내로서 상기 링 형상 게이트 전극의 내측에 형성된 제 2 도전 형의 소스 영역과,
    상기 웰 영역에 인접하고 상기 링 형상 게이트 전극 및 상기 광전 변환 영역의 외측에 형성된 제 2 도전형의 드레인 영역과,
    상기 웰 영역 내로서 상기 링 형상 게이트 전극 아래에 상기 전하를 축적하는 제 1 도전형의 퍼텐셜 포켓 영역을 가지며,
    상기 퍼텐셜 포켓 영역의 불순물 농도가 상기 광전 변환 영역에 근접하는 부분에서 그 이외의 부분보다도 낮은 것을 특징으로 하는 이미지 센서.
  5. 광전 변환 소자와, 상기 광전 변환 소자에서 발생한 전하에 따라 임계값이 변동하는 검출 트랜지스터를 갖는 화소를 복수개 갖는 이미지 센서에 있어서,
    제 1 도전형의 기판에 형성되고, 상기 광전 변환 소자를 구성하는 제 2 도전형의 실드 영역 및 그 아래의 제 1 도전형의 광전 변환 영역과,
    상기 제 1 도전형의 기판에 형성되고 상기 광전 변환 영역에 연결되는 제 1 도전형의 웰 영역과,
    상기 웰 영역 위에 형성된 링 형상 게이트 전극과,
    상기 웰 영역 내로서 상기 링 형상 게이트 전극의 내측에 형성된 제 2 도전형의 소스 영역과,
    상기 웰 영역을 둘러싸도록 인접하고 상기 링 형상 게이트 전극 및 상기 광전 변환 영역의 외측에 형성된 제 2 도전형의 드레인 영역과,
    상기 웰 영역 내로서 상기 링 형상 게이트 전극 아래에 상기 전하를 축적하 는 제 1 도전형의 퍼텐셜 포켓 영역을 가지며,
    상기 링 형상 게이트 전극에 근접하는 상기 드레인 영역이, 상기 기판의 표면으로서 상기 퍼텐셜 포켓 영역에 근접하는 표면 영역과, 상기 기판의 표면보다 깊은 영역으로서 상기 퍼텐셜 포켓 영역으로부터 이간(離間)된 깊이 영역을 갖는 것을 특징으로 하는 이미지 센서.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 기판 내에 매립되고, 상기 웰 영역과 광전 변환 영역을 둘러싸며, 상기 웰 영역 및 광전 변환 영역을 기판으로부터 분리하는 제 2 도전형의 분리 영역을 더 갖고, 상기 분리 영역은 상기 드레인 영역에 결합되어 있는 것을 특징으로 하는 이미지 센서.
  7. 제 1 항, 제 2 항, 제 4 항, 제 5 항 중 어느 한 항에 있어서,
    상기 퍼텐셜 포켓 영역은 상기 링 형상 게이트 전극과 동등한 링 형상을 이루고, 대략 동일한 퍼텐셜 깊이를 갖는 것을 특징으로 하는 이미지 센서.
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 웰 영역과 기판 사이에 매립되고, 상기 드레인 영역에 연결되는 제 2 도전형의 매설(埋設) 분리 영역을 더 가지며,
    상기 매설 분리 영역은 평면적으로 보아 상기 게이트 전극을 포함하는 형상 으로 형성되어 있는 것을 특징으로 하는 이미지 센서.
  9. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 웰 영역과 기판 사이에 매립되고, 상기 드레인 영역에 연결되는 제 2 도전형의 매설 분리 영역을 더 가지며,
    상기 게이트 전극의 게이트 전압보다 상기 드레인 영역의 드레인 전압이 낮은 제 1 상태로부터 상기 게이트 전극의 게이트 전압보다 상기 드레인 영역의 드레인 전압이 높은 제 2 상태로 천이(遷移)할 때, 상기 드레인 전압을 먼저 상승시킨 후에 상기 게이트 전압을 강하(降下)시키는 것을 특징으로 하는 이미지 센서.
  10. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 웰 영역과 기판 사이에 매립되고, 상기 드레인 영역에 연결되는 제 2 도전형의 매설 분리 영역을 더 가지며,
    상기 게이트 전극의 게이트 전압보다 상기 드레인 영역의 드레인 전압이 낮은 제 1 상태로부터 상기 게이트 전극의 게이트 전압보다 상기 드레인 영역의 드레인 전압이 높은 제 2 상태로 천이할 때, 상기 게이트 전압을 상기 제 1 상태와 제 2 상태에서의 전압의 중간 전압으로 한 후에, 상기 드레인 전압을 상승시키고, 그 후에 상기 게이트 전압을 제 2 상태로 강하시키는 것을 특징으로 하는 이미지 센서.
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