JPH08125155A - 増幅型固体撮像素子及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 微細画素の増幅型固体撮像素子の実現化を図
る。 【構成】 画素ＭＯＳトランジスタを有してなる増幅型
固体撮像素子において、画素ＭＯＳトランジスタのゲー
ト電極３６と、垂直選択線４２に接続される配線部４３
とが同一電極材で一体形成され、配線部４３下も含んで
同一工程で形成されたソース領域３７及びドレイン領域
３８がゲート電極３６下のチャネル部を挟んで配置され
た構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ソースまたはドレイン
の一方がゲート電極によって囲まれた電界効型トランジ
スタ（いわゆるＭＯＳ型トランジスタ）を画素として用
いてなる増幅型固体撮像素子及びその製造方法に関す
る。

【０００２】

【従来の技術】近年、固体撮像素子の高解像度化の要求
に従って、画素毎に光信号電荷を増幅する増幅型固体撮
像素子が開発されている。この増幅型固体撮像素子は、
画素毎にＭＯＳ型トランジスタを備え、画素に光電変換
された電荷を蓄積し、この電荷をトランジスタの電流変
調として取り出す一種の信号変換を行うものを指してい
る。

【０００３】増幅型固体撮像素子、特にその画素構造と
要求される特性について説明する。図１４は、代表的な
増幅型固体撮像素子の１画素分の一部断面とする斜視図
であり、配線を省略して示している。この増幅型固体撮
像素子８においては、第１導電型例えばｐ型のシリコン
半導体基板１上に第２導電型即ちｎ型の半導体層（すな
わちオーバーフローバリア層）２及びｐ型のウエル領域
３が形成され、このｐ型ウエル領域３上にＳｉＯ₂ 等に
よるゲート絶縁膜４を介して光Ｌを透過しうるリング状
のゲート電極５が形成され、ｐ型ウエル領域３内のリン
グ状のゲート電極５で囲まれた内部領域にｎ型のソース
領域６が形成され、ゲート電極５の外周領域に他の画素
と共通のｎ型のドレイン領域７が形成され、ここに１画
素となるＭＯＳトランジスタ（以下、画素ＭＯＳトラン
ジスタと称する）８が構成される。リング状のゲート電
極５は、光Ｌをできるだけ吸収しないように薄いか、透
明の材料が選ばれ、本例では薄膜の多結晶シリコンが用
いられる。

【０００４】ゲート電極５を通過して入射した光Ｌは、
シリコン基板内で光電変換し、オーバーフローバリア層
２より浅い位置で発生した正孔ｈがゲート電極５下のｐ
型ウエル領域３、即ち電荷蓄積領域３ａに蓄積される。
蓄積後、信号の読み出しは、ゲート電極５をオンにして
チャネル部１０を流れる電子電流Ｉｄをソースから外部
に読み出す。このときの電子電流Ｉｄは電荷蓄積領域３
ａに蓄積された電荷（正孔）ｈに応じて変調される。こ
のような画素ＭＯＳトランジスタ８を多数２次元配列
し、画素毎に蓄積された電荷量に応じて変化する出力電
流を得ることで、２次元の画像信号が得られる。

【０００５】このとき、電子電流Ｉｄが流れるチャネル
部１０が画素内部で、実質的に等方的、均一的に形成さ
れていないと、電子電流Ｉｄが局所的に異なってしま
う。例えばチャネル長が局所的に短いと、その局所的な
場所で電流Ｉｄが多く流れる。同時に、その下部に形成
される電荷蓄積領域３ａの電位の井戸の形状も変調され
て、画素特性が局所的な場所で特徴ずけられてしまうた
め、多くの画素では個々の画素特性のばらつきが大きく
なる。これが結果的に画像の固定パターンノイズの原因
となり、増幅型固体撮像素子の特性における最大の問題
の一つになっている。

【０００６】このように、画素ＭＯＳトランジスタのチ
ャネル部１０と、ゲート電極５、電荷蓄積領域３ａを均
一にすることは、固定パターンノイズを減らす上でなく
てはならない性能であり、これを実現するための方法が
模索されている。

【０００７】

【発明が解決しようとする課題】図１１は、先に提案し
た増幅型固体撮像素子を示す。この増幅型固体撮像素子
１１は、図１４で示すと同じ構造の画素ＭＯＳトランジ
スタ８が複数個マトリックス状に配列され、各列に対応
する画素ＭＯＳトランジスタ８のソース領域６が垂直方
向に沿って形成された例えば第１層Ａｌによる共通の信
号線１２にコンタクト部１８を介して接続され、この信
号線１２と直交するように画素ＭＯＳトランジスタ８の
各行間に対応する位置に例えば第２層Ａｌによる垂直選
択線１３が水平方向に沿って形成される。

【０００８】そして、水平方向に隣り合う２つの画素Ｍ
ＯＳトランジスタ８のリング状のゲート電極５に夫々ま
たがり、且つ対応する垂直選択線１３に延長するように
Ｕ字状の配線層１４が形成され、この配線層１４を介し
て夫々２つの画素ＭＯＳトランジスタ８，８及び垂直選
択線１３とが接続される。

【０００９】配線層１４は、リング状のゲート電極５を
構成する多結晶シリコンと反応しない導電材料（例えば
同じ多結晶シリコン、或いはバリアメタル、その他
等）、本例では多結晶シリコンで形成され、層間絶縁膜
を介してゲート電極５と垂直選択線１３との層間に形成
される。そして、コンタクト部１６を介して配線層１４
の第１端部１４ａ及び第２端部１４ｂと夫々の画素ＭＯ
Ｓトランジスタ８，８のゲート電極５とが接続され、コ
ンタクト部１７を介して配線層１４の中間部１４ｃと垂
直選択線１３とが接続される。ソース領域６とドレイン
領域７は、リング形状をしたゲート電極５をマスクにセ
ルフアラインにイオン注入して形成されている。

【００１０】このため、図１２Ａ（図１１の２画素分を
取り出した平面図）で示す画素ＭＯＳトランジスタ８に
おいて、電子電流Ｉｄが流れるチャネル部１０は、均一
に形成され、図１２Ｂに示すように、ソース領域６から
共通のドレイン領域７へ一様に電子電流Ｉｄが流れる。
この構成によって、画素ＭＯＳトランジスタ特性は均一
に得られ、増幅型固体撮像素子として問題となる固定パ
ターンノイズを低減することができる。

【００１１】ところで、図１１に示した増幅型固体撮像
素子１１は、高品位テレビ（ＨＤＴＶ）用に高画素数が
要求され、かつ小型化されてくると、特性の良い微細な
画素構造を実現するうえで、加工精度上の問題があり、
小型で高画素数の増幅型固体撮像素子を実現するのが困
難であった。

【００１２】即ち、図１２Ａにおいて、ゲート電極５へ
のコンタクト形成は、リング状のゲート電極５をマスク
にしてセルフアラインにイオン注入してソース領域６及
びドレイン領域７を形成した後に、層間絶縁膜を被着形
成し、コンタクトホールを開口し、続いてコンタクトホ
ールを通じて下層のゲート電極５に接続するように配線
層となるＡｌ膜を形成し配線層形状にパターニングして
行われる。

【００１３】例えば１／２インチ、２００万画素のＨＤ
ＴＶ規格の増幅型固体撮像素子の場合、ゲート長が１．
０μｍ程度であり、コンタクト部１６の幅を０．５μｍ
としても、ゲート端との余裕は０．２５μｍしかない。
従って、ゲート電極５へのコンタクト部１６の合わせ余
裕、加工精度余裕が少ない。

【００１４】現状の０．５μｍルールの製造プロセスの
加工精度の実力値は、標準偏差σとして、ゲート線幅ば
らつき３σ＝０．１５μｍ、コンタクト線幅ばらつき３
σ＝０．１５μｍ、ゲート電極合わせ精度ばらつき３σ
＝０．２μｍ、コンタクト線幅ばらつき３σ＝０．１５
μｍである。よって、ゲート電極にコンタクトする際の
加工精度は、

【００１５】

【数１】

【００１６】となり、余裕０．２５μｍしかない。この
場合、歩留りよく安定に画素ＭＯＳトランジスタのゲー
ト電極５に配線層１４をコンタクトすることが出来ず、
ソース領域６又はドレイン領域７とショートしてしま
う。

【００１７】しかしながら、コンタクトしたい部分のゲ
ート電極５を安易に広げると、ゲート電極５をマスクに
してセルフアラインにイオン注入でソース領域６及びド
レイン領域７を形成するため、下のチャネル部１０もそ
の部分は広くなり不均一なチャネル形状となる。また電
荷蓄積領域３ａも不均一となってしまう。

【００１８】画素サイズが大きく、合わせずれが無視で
きる場合は、画素特性のばらつきは小さく問題とされな
かったが、微細画素の場合、先に述べた理由により、画
素特性がばらつき、固定パターンノイズが著しく悪化す
ることになる。

【００１９】図１３は第２の比較例を示す。この例の増
幅型固体撮像素子２１は、図１３Ａに示すように、隣り
合う２つの画素ＭＯＳトランジスタ８，８のゲート電極
５の一部を夫々延長し互いにつないだ形にして配線層２
２とし、前述のゲート電極へのコンタクトを省略し、ゲ
ート電極に対するコンタクト部１６の加工精度の問題を
回避している。

【００２０】しかしながら、この増幅型固体撮像素子２
１では、配線層２２下にもドレイン領域７を形成しなけ
ればならず、これが為に、ゲート電極５及び配線層２２
の形成前に、開口２３ａを有する別マスク２３を用いて
予め配線層２２下の対応する部分にドレイン領域となる
不純物導入を行い、ゲート電極５及び配線層２２の形成
後に、前述したセルフアラインにイオン注入によってソ
ース領域６及びドレイン領域７を形成する必要がある。
しかし、ゲート電極５直下のチャネル部１０は、図１３
Ｂに示すように、別マスク２３のマスクずれなどで変形
し（符号１０ａ参照）、電流パスは一様でなくなる。

【００２１】画素が大きく、合わせずれや、加工精度が
無視できる場合には、固定パターンノイズも小さくて済
むが、１／２インチ、２００万画素等、３μｍサイズの
画素の場合は、図１３Ｂに示すように電流Ｉｄが不均一
となり、結果として固定パターンノイズが大きくなり問
題となる。

【００２２】以上、説明したように、均一なチャネル部
を形成しつつ、ゲート電極へのコンタクトをとること
は、微細画素を実現するうえで、製造上の加工精度、合
わせ精度が不足し実現が困難になっている。特に１／２
インチ、２００万画素等、３μｍレベル以下の画素を固
定パターンノイズ無く、安定に得ることは不可能であっ
た。

【００２３】本発明は、上述の点に鑑み、コンタクトの
加工精度の問題を回避し、かつ均一なチャネル形状を実
現し、固定パターンノイズを低減しつつ、画素サイズの
微細化を可能にした増幅型固体撮像素子及びその製造方
法を提供するものである。

【００２４】

【課題を解決するための手段】第１の本発明は、画素Ｍ
ＯＳトランジスタを有してなる増幅型固体撮像素子にお
いて、画素ＭＯＳトランジスタのゲート電極３６と、垂
直選択線４２に接続される配線部４３とが同一電極材で
一体に形成され、配線部４３下も含んで同一工程で形成
されたソース領域３７及びドレイン領域３８がゲート電
極３６下のチャネル部６０を挟んで配置された構成とす
る。

【００２５】第２の本発明は、第１の発明の増幅型固体
撮像素子において、隣り合う画素ＭＯＳトランジスタ３
９同士の配線部４３が互いに連結した状態で一体形成さ
れた構成とする。

【００２６】第３の本発明は、第１の発明の増幅型固体
撮像素子において、隣り合う画素ＭＯＳトランジスタ３
９の配線部４３が、他の配線層６２を介して垂直選択線
４２に接続された構成とする。

【００２７】第４の本発明に係る増幅型固体撮像素子の
製造方法は、半導体領域３４上にゲート絶縁膜３５を介
してゲート電極材３６Ａを形成する工程と、ゲート電極
材３６Ａ上のゲート電極形状のマスク層を介してイオン
注入し、ソース領域３７及びドレイン領域３８を形成す
る工程と、ゲート電極材３６Ａ上のパターニングされた
ゲート電極形状の耐エッチング膜５６と該耐エッチング
膜５６に連なる配線部形状の他のマスク層５８とを介し
てゲート電極材３６Ａを選択エッチングし、ゲート電極
３６及び之と一体の配線部４３を形成する工程を有す
る。

【００２８】第５の本発明は、第４の発明の増幅型固体
撮像素子の製造方法において、ゲート電極形状のマスク
層としてパターニングされた耐エッチング膜５６を用い
る。

【００２９】第６の本発明は、第４の発明の増幅型固体
撮像素子の製造方法において、ゲート電極形状のマスク
層として耐エッチング膜５６をパターニングするための
レジストマスク層５７を用いる。

【００３０】

【作用】本発明に係る増幅型固体撮像素子においては、
画素ＭＯＳトランジスタ３９のゲート電極３６と、垂直
選択線４２に接続される配線部４３とが同一電極材３６
Ａで一体に形成されるので、ゲート電極３６へのコンタ
クトが余裕をもって広く形成できる。このため、画素サ
イズが小さくなっても加工精度の問題なく微細画素の増
幅型固体撮像素子が実現できる。

【００３１】また、配線部４３下も含んで同一工程で形
成されたソース領域３７及びドレイン領域３８がゲート
電極３６下のチャネル部６０を挟んで配置されるので、
電流の流れるチャネル部６０は放射状に一様であり、画
素特性のばらつきがなく、固定パターンノイズのない増
幅型固体撮像素子が実現できる。

【００３２】そして、隣り合う画素ＭＯＳトランジスタ
３９，３９同士の配線部４３を互いに連結した状態で一
体形成するときは、ゲート電極３６と配線部４３間のコ
ンタクトが省略でき、工程削減が図れる。

【００３３】また、隣り合う画素ＭＯＳトランジスタ３
９，３９の配線部４３を、他の配線層を介して垂直選択
線に接続するときは、配線部によってゲートコンタクト
領域が広がり余裕をもってコンタクトできる。また両配
線部は短く形成され他の配線層６２を介して互いに接続
されるので、配線部４３とドレイン領域３８間の寄生容
量が低減する。

【００３４】本発明の増幅型固体撮像素子の製造方法に
おいては、先ず、半導体領域３４上にゲート絶縁膜３５
を介してゲート電極材３６Ａを形成し、このゲート電極
材３６Ａ上のゲート電極形状のマスク層を介してイオン
注入し、ソース領域３７及びドレイン領域３８を形成す
るので、放射状に一様のチャネル部６０が形成される。

【００３５】次いで、ゲート電極材３６Ａ上のパターニ
ングされたゲート電極形状の耐エッチング膜５６と之に
連なる配線部形状の他のマスク層５８とを介してゲート
電極材３６Ａを選択エッチングすることにより、ゲート
電極３６と配線部４３が同一電極材３６Ａで一体に形成
される。このように、ゲート電極３６自身を延長して配
線部４３を一体に形成することによって、コンタクト開
口を余裕をもって広く形成でき、ゲート電極３６へのコ
ンタクト部が余裕をもって形成できる。従って、固定パ
ターンノイズのない、且つ画素サイズの小さい増幅型固
体撮像素子が高精度に製造できる。

【００３６】パターニングされた耐エッチング膜５６の
膜厚がイオン注入を阻止するに十分な膜厚であれば、こ
の耐エッチング膜５６をイオン注入時のマスク層として
兼用できる。

【００３７】耐エッチング膜５６の膜厚が薄い場合に
は、耐エッチング膜５６のパターニング用レジストマス
ク層５７を用いることにより、セルフアラインにイオン
注入を行い、ソース領域３７及びドレイン領域３８を形
成することができる。

【００３８】

【実施例】以下、図面を参照して本発明の実施例を説明
する。

【００３９】図１及び図２は、本発明に係る増幅型固体
撮像素子の一例を示す。この増幅型固体撮像素子３１
は、第１導電型例えばｐ型のシリコン基板３２上に第２
導電型即ちｎ型の半導体層（すなわちオーバーフローバ
リア層）３３及びｐ型のウエル領域３４が順次形成さ
れ、このｐ型ウエル領域３４上に例えばＳｉＯ₂ 等によ
るゲート絶縁膜３５を介して光を透過しうるリング状の
ゲート電極３６が形成され、そのリング状のゲート電極
３６で囲まれた内部領域及び外周領域に対応するウエル
領域３４に夫々ゲート電極３６をマスクとするセルフア
ラインにて夫々ｎ型のソース領域３７及び他の画素と共
通のドレイン領域３８が形成され、ここに１画素となる
画素ＭＯＳトランジスタ３９が構成される。

【００４０】そして、水平方向に隣り合う２つの画素Ｍ
ＯＳトランジスタ３９の夫々リング状のゲート電極３６
より延長して両延長端が互いに連結するようなＶ字状の
配線部４３が形成される。この配線部４３は、ゲート電
極３６と同一電極材（即ち導電材）により、之と一体に
形成され、その連結端４３Ｃが後述の垂直選択線４３と
コンタクトできるように画素ＭＯＳトランジスタ３９の
各行間に対応する位置に延長形成される。

【００４１】リング状のゲート電極３６は、光をできる
だけ吸収しないように薄いか、透明の材料が選ばれ、例
えば多結晶シリコン、タングステンポリサイド、タング
ステンシリサイド等を用いうる。本例では透光性のよい
薄膜の多結晶シリコンが用いられる。

【００４２】この画素ＭＯＳトランジスタ３９が、図１
及び図２に示すように、複数個マトリックス状に配列さ
れ、各列に対応する画素ＭＯＳトランジスタ３９のソー
ス領域３７が層間絶縁層４５のコンタクトホール４７を
通じて垂直方向に沿って形成された例えば第１層Ａｌに
よる共通の信号線４１に接続され、この信号線４１と直
交するように画素ＭＯＳトランジスタ３９の各行間に対
応する位置に例えば第２層Ａｌによる垂直選択線４２が
水平方向に沿って形成され、この垂直選択線４２とゲー
ト電極３６に一体形成のＶ字状の配線部４３の連結端４
３Ｃとが接続される。

【００４３】配線部４３の連結端４３Ｃは、その上の層
間絶縁層４５，４６に形成したコンタクトホール４８を
通じて垂直選択線４２に接続される。４９は絶縁層、５
１はソース領域３７と信号線４１とのソースコンタクト
部、５２は配線部４３と垂直選択線４２とのコンタクト
部である。更に、配線部４３が形成されない画素ＭＯＳ
トランジスタ３９間に、ドレイン領域３８に接続した例
えば第１層Ａｌによるドレイン電源線５３が形成され
る。５４はドレイン電源線５３とドレイン領域３８との
ドレインコンタクト部である。

【００４４】図５〜図８は、上述の増幅型固体撮像素子
３１、特にその画素ＭＯＳトランジスタ３９及びそのゲ
ート電極３６より之と一体に延長する配線部４３の製造
方法の一例を工程順に示す。

【００４５】図５Ａに示すように、ｐ型シリコン半導体
基板３２上にｎ型の半導体層（即ちオーバーフローバリ
ア層）３３、ｐ型ウエル領域３４を形成した後、ゲート
絶縁膜３５を介して画素ＭＯＳトランジスタの電極材と
しての例えば燐ドープされた多結晶シリコン膜３６Ａを
形成し、さらに、後工程でこの多結晶シリコンをエッチ
ングする際のマスクとなる膜、即ち耐エッチング膜とな
る絶縁膜５６Ａを形成する。この絶縁膜５６Ａは、例え
ばＣＶＤ法で膜厚５ｎｍ〜１０００ｎｍの酸化膜（Ｓｉ
Ｏ₂ ）で形成される。そして、更にこの絶縁膜５６Ａ上
に爾後形成すべきリング状のゲート電極と同じリング形
状にパターニングされたレジストマスク層５７を形成す
る。

【００４６】なお、シリコン基体５８には、図示せざる
も、ソース及びドレインを除いて画素ＭＯＳトランジス
タに必要な不純物の注入の殆どは終わっている。

【００４７】図５Ｂは、水平方向に隣り合う２つの画素
に対応して夫々図５Ａのリング形状にパターニングされ
たレジストマスク層５７の平面を示す。

【００４８】次に、図６Ａに示すように、レジストマス
ク層５７を介して絶縁膜５６Ａを例えばＲＩＥ（反応性
イオンエッチング）により選択エッチングし、ゲート電
極と同じリング形状の耐エッチング膜５６を形成する。
このときの選択エッチングは下層の多結晶シリコン膜３
６Ａで止まる。次いで、レジストマスク層５７を除去
し、図示せざるも画素部以外の周辺回路領域をレジスト
で保護し、絶縁膜によるリング形状の耐エッチング膜５
６をイオン注入用マスクとして、ｎ型不純物５９をイオ
ン注入し、セルフアラインにソース領域３７及びドレイ
ン領域３８を形成する。ここで、注入エネルギーと、マ
スクとなる耐エッチング膜５６の膜厚は、イオンを通過
させねばならない多結晶シリコン膜３６Ａとその下のゲ
ート絶縁膜３５の膜厚を考慮して決定する。

【００４９】図６Ｂは、水平方向に隣り合う２つの画素
に対応して夫々図６Ａのリング形状にパターニングされ
た耐エッチング膜５６の平面図を示す。

【００５０】次に、図７Ａに示すように、水平方向に隣
り合う２画素に対応する耐エッチング膜５６をつなぐた
めの配線部と同じ形状即ちＶ字形状にパターニングした
レジストマスク層５８を夫々リング形状の耐エッチング
膜５６に一部跨がるように形成する。

【００５１】図７Ｂは、Ｖ字形状のレジストマスク層５
８が２画素に対応するリング形状の耐エッチング膜５６
及びこの上に一部跨がって形成された状態の平面図であ
る。

【００５２】次に、図８Ａに示すように、このリング形
状の耐エッチング膜５６とＶ字形状のレジストマスク層
５８を介して下層の多結晶シリコン膜３６Ａを選択エッ
チングし、図８Ｂに示すリング状のゲート電極３６と、
２画素のゲート電極３６に一体に連なるＶ字状の配線部
４３とを形成する。このようにして、画素ＭＯＳトラン
ジスタ３９が形成されると共に、２画素のリング状のゲ
ート電極３６と、之をつなぐ配線部４３とが同一の多結
晶シリコン膜３６Ａにて一体に形成される。

【００５３】図９及び図１０は、他の製法例を示す。本
例は、図９Ａに示すように、図５Ａで説明したと同様
に、ｐ型シリコン半導体基板３２上にｎ型の半導体層
（即ちオーバーフローバリア層）３３、ｐ型ウエル領域
３４を形成し、さらにゲート絶縁膜３５、多結晶シリコ
ン膜３６Ａ、耐エッチング膜となる絶縁膜５６Ａを形成
し、この絶縁膜５６Ａ上にゲート電極形状と同じリング
状のレジストマスク層５７を形成し、このレジストマス
ク層５７を残したまま、ｎ型不純物５９をイオン注入
し、ソース領域３７及びドレイン領域３８を形成する。

【００５４】このように、レジストマスク層５７を残し
たまま、ソース、ドレインのイオン注入を行えば、絶縁
膜５６Ａの膜厚は薄くてもよく、注入エネルギーは多結
晶シリコン膜３６Ａとゲート絶縁膜３５のみを考慮して
決定すればよい。このときの絶縁膜５６Ａは、後に多結
晶シリコン膜３６Ａをエッチングする際のストッパーと
しての厚さがあれば良い。ただし、画素部以外の不安な
ところは、事前か、事後かで、別マスクによって絶縁膜
５６Ａ、多結晶シリコン膜３６Ａ、ゲート絶縁膜３５を
エッチング除去する必要がある。

【００５５】次に、図９Ｂに示すように、レジストマス
ク層５７を介して下層の絶縁膜５６Ａを選択エッチング
し、絶縁膜５６Ａによるリング形状の耐エッチング膜５
６を形成する。

【００５６】次に、図１０Ｃに示すように、水平方向に
隣り合う２画素に対応する耐エッチング膜３６上に夫々
跨がるようにして配線部形状と同じＶ字状にパターニン
グしたレジストマスク層５８を形成する。

【００５７】しかる後、この耐エッチング膜３６及びレ
ジストマスク層５８を介して下層の多結晶シリコン膜３
６Ａを選択エッチングして、図１０Ｄに示すように、前
述の図８Ｂと同様の２画素のゲート電極３６と配線部４
３とが一体形成された画素ＭＯＳトランジスタ３９が得
られる。

【００５８】上述の実施例に係る増幅型固体撮像素子３
１によれば、画素ＭＯＳトランジスタ３９のゲート電極
３６と配線部４３とが互いに連結した状態で同一の多結
晶シリコン膜で形成されるので、ゲート電極３６へのコ
ンタクト部５２の位置はＶ字状の配線部４３の連結端４
３Ｃになり、即ち、実質的なゲート電極３６から離れた
位置になり、コンタクト部５２の合わせ精度、加工精度
に著しい余裕を付与できる。これによって、コンタクト
のパッド部は大きくとれ、より微細な画素のゲート電極
３６の配線を可能にする。

【００５９】さらに利点として、配線部４３はゲート電
極３６と同じ多結晶シリコン膜３６Ａでできているが、
ゲート電極３６のリング形状は、多結晶シリコン膜３６
Ａのパターニングに先立って形成したリング形状のレジ
ストマスク層５７で決定されるため、放射状に一様であ
り、前述の図１３Ｂに示した比較例のようにゆがむこと
がない。

【００６０】従って、図３Ａ（図１の２画素分を取り出
した平面図）で示す画素ＭＯＳトランジスタ３９におい
て、ゲート電極３６下の電流を流すチャネル部６０の形
状は、実質的にゲート電極３６によってセルフアライン
で形成されており（図３Ｂ参照）、またそのことでチャ
ネル部下に形成される電荷蓄積層３４ａも一様にでき
る。よって、増幅型固体撮像素子として、画素ＭＯＳト
ランジスタの特性が安定する。

【００６１】そして、本実施例の製法によれば、微細画
素のゲート電極への配線を可能にし、且つ画素ＭＯＳト
ランジスタの特性が安定した構造の増幅型固体撮像素子
が容易に製造できる。図３Ａの構成においては、隣り合
う２画素同士の配線工程を短縮できるという利益もあ
る。

【００６２】図４は本発明に係る増幅型固体撮像素子の
他の実施例を示す。図４は前述の図３と同様に水平方向
に隣り合う２画素分の構成を示す。本例では、前述した
例えば図７Ａ又は図１０Ｃの耐エッチング膜５６及びレ
ジストマスク層５８を介して多結晶シリコン膜３６Ａの
パターニングに際し、図４Ａに示すように、夫々のゲー
ト電極３６から一体に延長する配線部４３，４３を形成
するも、両配線部４３，４３が互いに連結されないよう
なレジストマスク層５８を形成してパターニングする。
次いで、層間絶縁膜例えばＣＶＤによるＳｉＯ₂ 膜を１
００ｎｍ程度形成し、図４Ｂに示すように、配線部４
３，４３によって合わせ精度余裕が広がった部分にコン
タクトホール（図示せず）を形成し、Ｖ字状にパターニ
ングした他の配線層６２の夫々の端部をコンタクト部６
３を介して接続する。この配線層６２をコンタクト部６
４を介して垂直選択線４２に接続する。

【００６３】この図４の実施例においては、ゲート電極
３６から延長する配線部４３を一体に設けると共に、こ
の配線部４３を隣り合う２つの画素間で連結せず、広い
コンタクト領域形成用とし、他の配線層６２に接続する
ことにより、ゲート電極３６に対するコンタクト部６３
の加工精度、合わせ精度に余裕をもたせることができる
と同時に、前述の図３Ａの実施例に比べてゲート電極３
６と対ドレイン領域７間の寄生容量を低減することがで
きる。

【００６４】上述した実施例によれば、ゲート電極自身
を広げた部分にコンタクト部を形成することで、加工精
度と合わせ精度余裕をもたせることができる。またソー
ス領域及びドレイン領域をゲート電極にセルフアライン
で作成できる。

【００６５】従って、画素サイズが微細化されても、ゲ
ート電極３６へのコンタクトが歩留り良く、安定に形成
できる。また、ゲート電極にセルフアラインでソース領
域及びドレイン領域が形成できるので、画素毎の特性ば
らつきが少なく、固定パターンノイズを減らすことがで
きる。図３Ａでは画素同士をつなぐコンタクトと配線が
省略されるため、工程削減が図れ、製造コストを低減で
きる。１／２インチ、２００万画素レベルの増幅型固体
撮像素子が歩留り良く実現できる。

【００６６】

【発明の効果】本発明に係る増幅型固体撮像素子によれ
ば、画素サイズが微細化されても、ゲート電極へのコン
タクトが歩留り良く安定に形成でき、且つ画素毎の特性
のばらつきが少なく、固定パターンノイズを低減するこ
とができる。隣り合う２つの画素ＭＯＳトランジスタ同
士の配線部を互いに連結した状態で一体形成するとき
は、ゲート電極と配線部間のコンタクト工程を省略する
ことができ、製造を容易にする。隣り合う２つの画素Ｍ
ＯＳトランジスタの配線を他の配線層を介して垂直選択
線に接続するときには、余裕をもってゲート電極へのコ
ンタクトを可能にすると同時に、配線部とドレイン領域
間の寄生容量を低減することができる。

【００６７】本発明に係る増幅型固体撮像素子の製法に
よれば、ゲート電極へのコンタクトの加工精度、合わせ
精度に余裕をもたせることができ、且つ均一なチャネル
形状を形成することができる。従って、固定パターンノ
イズが低減し、微細な画素サイズの増幅型固体撮像素子
を高精度に且つ安定して製造することができる。例えば
１／２インチ、２００万画素レベルの増幅型固体撮像素
子を歩留り良く製造することが可能となる。

【図面の簡単な説明】

【図１】本発明に係る増幅型固体撮像素子の一例を示す
構成図である。

【図２】図１のＡ−Ａ線上の断面図である。

【図３】Ａ 図１の２画素分を取り出した平面図であ
る。 Ｂ チャネル部の電流経路の説明図である。

【図４】Ａ 本発明に係る増幅型固体撮像素子の他の例
を示す要部の製造途中の平面図である。 Ｂ 本発明に係る増幅型固体撮像素子の他の例を示す要
部の構成図である。

【図５】Ａ 本発明に係る増幅型固体撮像素子の製造方
法の一例を示す工程図（断面図）である。 Ｂ レジストマスク層のパターンを示す平面図である。

【図６】Ａ 本発明に係る増幅型固体撮像素子の製造方
法の一例を示す工程図（断面図）である。 Ｂ 耐エッチング膜のパターンを示す平面図である。

【図７】Ａ 本発明に係る増幅型固体撮像素子の製造方
法の一例を示す工程図（断面図）である。 Ｂ 耐エッチング膜及びレジストマスク層のパターンを
示す平面図である。

【図８】Ａ 本発明に係る増幅型固体撮像素子の製造方
法の一例を示す工程図（断面図）である。 Ｂ ゲート電極及び之と一体の配線部のパターンを示す
平面図である。

【図９】Ａ 本発明に係る増幅型固体撮像素子の製造方
法の他の例を示す工程図（断面図）である。 Ｂ 本発明に係る増幅型固体撮像素子の製造方法の他の
例を示す工程図（断面図）である。

【図１０】Ａ 本発明に係る増幅型固体撮像素子の製造
方法の他の例を示す工程図（断面図）である。 Ｂ 本発明に係る増幅型固体撮像素子の製造方法の他の
例を示す工程図（断面図）である。

【図１１】比較例に係る増幅型固体撮像素子の構成図で
ある。

【図１２】Ａ 図１１の２画素分を取り出した平面図で
ある。 Ｂ チャネル部の電流経路の説明図である。

【図１３】Ａ 他の比較例に係る増幅型固体撮像素子の
２画素分の平面図である。 Ｂ チャネル部の電流経路の説明図である。

【図１４】増幅型固体撮像素子の説明に供する画素ＭＯ
Ｓトランジスタの一部断面とする斜視図である。

【符号の説明】

３１ 増幅型固体撮像素子 １，３２ ｐ型半導体基板 ２，３３ ｎ型半導体層 ３，３４ ｐ型ウエル領域 ３ａ，３４ａ 電荷蓄積領域 ４，３５ ゲート絶縁膜 ５，３６ ゲート電極 ６、３７ ソース領域 ７，３８ ドレイン領域 ８，３９ 画素ＭＯＳトランジスタ １０，６０ チャネル部 １２，４１ 信号線 １３，４２ 垂直選択線 ５１，５２，５４ コンタクト部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 画素ＭＯＳトランジスタを有してなる増
   幅型固体撮像素子において、前記画素ＭＯＳトランジス
   タのゲート電極と、垂直選択線に接続される配線部とが
   同一電極材で一体形成され、 前記配線部下も含んで同一工程で形成されたソース領域
   及びドレイン領域が前記ゲート電極下のチャンネル部を
   挟んで配置されて成ることを特徴とする増幅型固体撮像
   素子。
2. 【請求項２】 隣り合う画素ＭＯＳトランジスタ同士の
   前記配線部が互いに連結した状態で一体形成されて成る
   ことを特徴とする請求項１に記載の増幅型固体撮像素
   子。
3. 【請求項３】 隣り合う画素ＭＯＳトランジスタの前記
   配線部が、他の配線層を介して前記垂直選択線に接続さ
   れて成ることを特徴とする請求項１に記載の増幅型固体
   撮像素子。
4. 【請求項４】 半導体領域上にゲート絶縁膜を介してゲ
   ート電極材を形成する工程と、 前記ゲート電極材上のゲート電極形状のマスク層を介し
   てイオン注入し、ソース領域及びドレイン領域を形成す
   る工程と、 前記ゲート電極材上のパターニングされたゲート電極形
   状の耐エッチング膜と、該耐エッチング膜に連なる配線
   部形状の他のマスク層とを介して前記ゲート電極材を選
   択エッチングし、ゲート電極及び之と一体の配線部を形
   成する工程とを有することを特徴とする増幅型固体撮像
   素子の製造方法。
5. 【請求項５】 前記ゲート電極形状のマスク層として前
   記パターニングされた耐エッチング膜を用いることを特
   徴とする請求項４に記載の増幅型固体撮像素子の製造方
   法。
6. 【請求項６】 前記ゲート電極形状のマスク層として前
   記耐エッチング膜をパターニングするためのレジストマ
   スク層を用いることを特徴とする請求項４に記載の増幅
   型固体撮像素子の製造方法。