KR20050118435A - 트랜지스터의 제조 방법 - Google Patents
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Abstract
반도체 장치의 모오스 트랜지스터의 제조 방법이 개시된다. 상기 방법은 실리콘-온-인슐레이터 기판 상에 게이트를 형성하는 단계와, 상기 게이트와 기판의 표면 상에 산화막을 연속적으로 형성하는 단계와, 상기 산화막 상에 버퍼 질화막을 형성하는 단계와, 이온 주입을 실시하여 상기 결과물을 갖는 기판에 깊은 접합 영역의 소스/드레인을 형성하는 단계와, 상기 버퍼 질화막을 제거하는 단계와, 열처리를 실시하여 상기 이온 주입으로 형성된 비정질의 실리콘 기판을 재결정화시키는 단계 및 상기 기판에 얕은 접합 영역의 소스/드레인을 형성하는 단계를 포함한다.
Description
본 발명은 트랜지스터의 제조 방법에 관한 것으로서, 보다 상세하세는 반도체 장치의 모오스 트랜지스터의 제조 방법에 관한 것이다.
미세 소자의 구현에 있어 가장 중요한 요소의 예로서는 쇼트 채널 효과를 억제하는 것과 졍선 리키지 전류를 억제하는 것 등을 들 수 있다.
도 1 내지 도 6은 종래의 반도체 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 1을 참조하면, 기판(10) 상에 게이트 산화막과 게이트 폴리 실리콘막으로 이루어지는 게이트(12)를 형성한다. 그리고, 게이트 리-옥시데이션을 실시하여 상기 기판(10)과 게이트(12) 표면 상에 얇은 두께를 갖는 산화막(14)을 형성한다. 도 2를 참조하면, 상기 게이트(12)를 이온 마스크로 사용한 이온 주입을 실시한다. 이에 따라, 기판(12)에는 얕은 접합 영역을 갖는 소스/드레인(16)이 형성된다. 이는, 엘디디(LDD) 구조를 갖는 소스/드레인을 형성하기 위함이다. 도 3 및 도 4를 참조하면, 상기 게이트(12)의 측벽에 스페이서(18)를 형성한 후, 다시 이온 주입을 실시한다. 이에 따라, 기판(10)에는 깊은 접합 영역을 갖는 소스/드레인(20)이 형성된다. 도 5 및 도 6을 참조하면, 상기 이온 주입을 실시한 후, 상기 기판(10)에 주입된 불순물을 활성화시키기 위하여 열처리를 실시한다. 그리고, 상기 기판(10) 표면에 잔류하는 산화막(14)을 제거한다. 이에 따라, 게이트와 엘디디 구조의 소스/드레인을 갖는 트랜지스트가 기판에 구현된다.
그러나, 종래에는 기판에 주입된 불순물을 활성화시킬 때 디펙이 충분하게 큐어링되지 못하고 기판에 그 일부가 남게된다. 아울러, 충분한 시간 동안 상기 큐어링을 실시할 경우엔느 게이트 의 폭이 짧아져서 펀치-쓰로우 및 쇼트 채널 효과가 발생한다. 또한, 스페이서로 형성한 질화막과 기판 사이의 열팽창 계수가 달라서 스트레스로 인한 디스로케이션이 빈번하게 발생한다.
이와 같이, 종래의 방법을 통하여 형성하는 트랜지스터의 경우에는 전술한 불량이 빈번하게 발생함으로서 트랜지스터의 전기적 신뢰도가 저하되는 문제점이 있다.
본 발명의 목적은 펀치-쓰로우 및 쇼트 채널 효과가 충분하게 줄어든 트랜지스터을 제조하기 위한 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 트랜지스터의 제조 방법은,
실리콘-온-인슐레이터 기판 상에 게이트를 형성하는 단계;
상기 게이트와 기판의 표면 상에 산화막을 연속적으로 형성하는 단계;
상기 산화막 상에 버퍼 질화막을 형성하는 단계;
이온 주입을 실시하여 상기 결과물을 갖는 기판에 깊은 접합 영역의 소스/드레인을 형성하는 단계;
상기 버퍼 질화막을 제거하는 단계;
열처리를 실시하여 상기 이온 주입으로 형성된 비정질의 실리콘 기판을 재결정화시키는 단계; 및
상기 기판에 얕은 접합 영역의 소스/드레인을 형성하는 단계를 포함한다.
그리고, 상기 산화막을 에치백하여 상기 게이트 측벽에 스페이서를 형성하는 단계; 및 상기 기판과 게이트 상부 표면에 실리사이드막을 형성하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 산화막은 30 내지 200Å의 두께를 갖도록 형성하고, 상기 버퍼 질화막은 50 내지 300Å의 두께를 갖도록 형성하는 것이 바람직하고, 상기 열처리는 500 내지 600℃의 온도에서 6시간 내지 9시간 동안 실시하는 것이 바람직하다.
이와 같이, 본 발명은 실리콘-온-인슐레이터 기판을 이용하여 소스/드레인의 졍선 리키지 전류의 발생을 원천적으로 해소한다. 그리고, 채널 영역의 리키지 전류는 깊은 접합 영역의 소스/드레인을 형성한 후, 얕은 접합 영역의 소스/드레인을 형성함으로서 해소한다. 이는, 깊은 접합 영역의 소스/드레인의 형성을 위한 이온 주입 후 충분히 긴 시간과 높은 온도로서 열처리를 실시함으로서 달성할 수 있다. 또한, 스페이서를 질화막이 아닌 산화막으로 형성함으로서 기판과의 스트레스를 충분하게 줄여 안정적인 소자 특성을 확보할 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 7 내지 도 12는 본 발명의 일 실시예에 따른 반도체 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 7을 참조하면, 실리콘의 두께가 약 300 내지 4,000Å인 실리콘-온-인슐레이터 기판(30) 상에 게이트 산화막과 게이트 폴리 실리콘막을 포함하는 게이트(32)를 형성한다. 이때, 상기 게이트(32)의 폭은 90nm 이하를 갖는다. 이와 같이, 상기 실리콘-온-인슐레이터 기판(30)을 사용하는 것은 추후 형성될 깊은 접합 영역를 갖는 소스/드레인과 기판(30) 사이에서의 졍선 리키지 전류 측면에서 매우 유리하기 때문이다. 이어서, 리-옥시데이션을 실시하여 상기 기판(30)과 게이트(32)의 표면 상에 약 50 내지 300Å의 두께를 갖는 얇은 산화막(34)을 형성한다.
도 8을 참조하면, 상기 산화막(34)의 표면 상에 약 30 내지 200Å의 두께를 갖는 버퍼 질화막(36)을 형성한다. 그리고, 상기 산화막(34)과 버퍼 질화막(36)을 갖는 기판(30)에 이온 주입을 실시한다. 이때, 상기 이온 주입은 대략 1E15 내지 8E15 atoms/cm2의 도즈량을 갖는 고농도로 실시된다. 아울러, N-모오스를 형성할 경우에는 상기 이온 주입에서 불순물을 인(P) 등을 선택하고, P-모오스를 형성할 경우에는 상기 이온 주입에서 보론(N) 등을 선택한다. 이와 같이, 상기 이온 주입을 실시함으로서 기판(30)에는 깊은 접합 영역을 갖는 소스/드레인(38)이 형성된다.
도 9 및 도 12을 참조하면, 상기 버퍼 질화막(36)을 제거한다. 상기 버퍼 질화막(36)의 제거는 인산 용액을 사용한 습식각에 의해 달성된다. 이와 같이, 상기 버퍼 질화막(36)을 제거하는 것을 기판(30)과의 스트레스를 충분하게 줄여서 디스로케이션을 개선하기 위함이다. 그리고, 열처리를 실시한다. 이때, 상기 열처리는 약 500 내지 600℃의 온도에서 약 6시간 내지 9시간 동안 실시한다. 이와 같이, 열처리를 실시함으로서 상기 이온 주입으로 인하여 손상받은 기판(30)을 큐어링하기 위함이다. 아울러, 저온에서 장시간 열처리를 실시하는 것은 상기 이온 주입으로 인하여 기판(30)에 형성된 비정질층을 무결점의 결정화를 갖도록 하기 위함이다. 아울러, 상기 열처리에서는 산화 분위기를 완전히 배제한다. 또한, 선택적으로 질소 분위기에서 900 내지 1,000℃의 온도로 5 내지 10초동안 열처리를 추가적으로 더 실시할 수도 있다.
그리고, 게르마늄 또는 아르곤 이온 등으로 피에이아이(PAI : pre armophous implantation)를 실시하여 기판(30)의 얕은 표면 부위를 비정질화시킨다. 이는, 얕은 접합 영역을 갖는 소스/드레인(40)을 형성하기 위함이다. 상기 피에이아이는 5E14 내지 2E15 atoms/cm2의 도즈량 또는 1E13 내지 1E15 atoms/cm2의 도즈량을 갖도록 실시한다. 그리고, 스파이크 열처리를 실시하여 상기 주입된 이온들을 활성화시킨다. 상기 스파이크 열처리는 100 내지 300℃/초의 상승률로 900 내지 1,500℃의 온도를 조성하여 약 0.1 내지 1초 동안 머물다가 다시 100℃/초의 하락율을 갖도록 실시한다. 이와 같이, 상기 얕은 접합 영역을 갖는 소스/드레인(40)을 형성한 후, 상기 산화막(34)을 에치백하여 상기 게이트(32) 측벽에 스페이서(34a)를 형성한다. 이때, 상기 스페이서(34a)는 산화막(34)을 선택하기 때문에 기판과의 스트레스를 충분하게 줄일 수 있다. 이어서, 상기 기판(30)의 표면과 게이트(32)의 상부 표면 상에 실리사이드막(42)을 형성한다.
따라서, 상기 기판에 게이트와 엘디디 구조의 소스/드레인을 갖는 트렌지스터가 구현된다.
이와 같이, 본 발명에 의하면 게이트 산화막 하부의 채널로서 주입된 불순물의 거동을 충분하게 제어함으로서 안정적인 소자 특성을 확보할 수 있다. 아울러, 기판과 스페이서 사이의 스트레스도 충분하게 줄일 수 있다. 따라서, 본 발명은 쇼트 채널 효과와 펀치-쓰로우를 충분하게 개선함으로서 전기적 특성이 우수한 트랜지스터를 용이하게 형성할 수 있는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 6은 종래의 반도체 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 7 내지 도 12는 본 발명의 일 실시예에 따른 반도체 트랜지스터의 제조 방법을 나타내는 단면도들이다.
Claims (4)
- 실리콘-온-인슐레이터 기판 상에 게이트를 형성하는 단계;상기 게이트와 기판의 표면 상에 산화막을 연속적으로 형성하는 단계;상기 산화막 상에 버퍼 질화막을 형성하는 단계;이온 주입을 실시하여 상기 결과물을 갖는 기판에 깊은 접합 영역의 소스/드레인을 형성하는 단계;상기 버퍼 질화막을 제거하는 단계;열처리를 실시하여 상기 이온 주입으로 형성된 비정질의 실리콘 기판을 재결정화시키는 단계; 및상기 기판에 얕은 접합 영역의 소스/드레인을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
- 제1항에 있어서, 상기 산화막을 에치백하여 상기 게이트 측벽에 스페이서를 형성하는 단계; 및상기 기판과 게이트 상부 표면에 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제1항에 있어서, 상기 산화막은 30 내지 200Å의 두께를 갖도록 형성하고, 상기 버퍼 질화막은 50 내지 300Å의 두께를 갖도록 형성하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제1항에 있어서, 상기 열처리는 500 내지 600℃의 온도에서 6시간 내지 9시간 동안 실시하는 것을 특징으로 하는 트랜지스터의 제조 방법.
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