KR20050114696A

KR20050114696A - 고속 실리콘-기반 전기-광학 변조기

Info

Publication number: KR20050114696A
Application number: KR1020057017915A
Authority: KR
Inventors: 로버트 케이스 몽고메리; 마가렛 기론; 프라카시 고토스카; 비펄쿠마 파텔; 칼펜두 샤스트리; 소함 파탁; 캐서린 에이. 야누쉬프스키
Original assignee: 시옵티컬 인코포레이티드
Priority date: 2003-03-25
Filing date: 2004-03-23
Publication date: 2005-12-06
Also published as: KR100808305B1; JP2006515082A; CN1764863A; WO2004088394A2; WO2004088394A3; CA2519672A1; US20040208454A1; JP4820649B2; EP1613991A4; CA2519672C; CN100359367C; EP1613991A2; EP1613991B1; US6845198B2

Abstract

실리콘-기반 전기-광학 변조기는 부분적으로 위에 놓이는 제2 도전형의 바디 영역에 제1 도전율의 게이트 영역을 형성하는 것을 기반으로 하는데, 상대적으로 얇은 유전체 층이 게이트 및 바디 영역들의 인접 부분들 사이에 삽입된다. 이 변조기는 SOI 플랫폼 상에 형성될 수 있는데, 이 바디 영역은 SOI 구조의 상대적으로 얇은 실리콘 표면층에 형성되고, 게이트 영역은 SOI 구조 위에 놓이는 상대적으로 얇은 실리콘 층으로 형성된다. 게이트 및 바디 영역들의 도핑은 유전체 위 및 아래에 얇게 도핑된 영역들을 형성하도록 조절됨으로써, 장치의 활성 영역을 규정한다. 광 전계는 이 활성 장치 영역에서 자유 캐리어 농도 에어리어와 근본적으로 일치하는 것이 바람직하다. 따라서, 변조 신호의 인가는 동시에 유전체의 양측서 자유 캐리어들의 동시 축적, 공핍 또는 반전(inversion)시켜, 고속으로 동작하게 된다.

Description

고속 실리콘-기반 전기-광학 변조기{High-speed silicon-based electro-optic modulator}

관련 출원의 교차 참조

본 출원은 2003년 3월 25일에 출원된 가출원 제60/457,242호의 권익을 주장한 것이다.

본 발명은 실리콘-기반 전기-광학 변조기에 관한 것이며, 보다 구체적으로는, 효율적이며 고속 동작을 제공하기 위하여 SOI 기술에 기초하고 실리콘-절연체-실리콘 커패시터(SISCAP) 가이드 기하형태를 사용하는 전기-광학 변조기에 관한 것이다.

FTTH(Fiber-To-The-Home) 및 근거리 통신망(LANs)과 같은 각종 시스템을 위한 1330 및 1500nm 광섬유 통신 파장들에서 동작하는 실리콘-기반 포토닉 요소들은 잘 알려져 있는 CMOS 기술들을 사용하여 실리콘 기판상에 광학 소자들 및 진보된 전자장치들을 통합시킴에 따라서 집중 연구 과제가 되었다.

도파관들, 커플러들 및 필터들과 같은 수동 실리콘 구조들은 상당히 연구되어 왔다. 이와 같은 통신 시스템들을 위한 광 빔들을 조정하는 수단으로서 가령 변조기들 및 스위치들의 중요성에도 불구하고, 이들 변조기들 및 스위치들과 같은 능동 실리콘 장치들(즉, 동조가능한 장치들)에 대한 연구는 상대적으로 덜 이루어졌다. 일부 실리콘-기반 열-광학 능동 장치들이 설계되어 왔는데, 여기서 실리콘의 굴절율은 실리콘 온도를 변화시킴으로써 변조됨으로써, 장치의 출력에서 강도 변조(intensity modulation)를 발생시키는데 사용되는 위상 변조 및 흡수를 발생시킨다. 그럼에도 불구하고, 열-광학 효과는 다소 느려, 속도가 최대 1Mb/s 변조 주파수까지인 장치에만 사용될 수 있다. 그러므로, 더 높은 변조 주파수들(이는 통신 시스템들을 포함한, 대부분의 시스템들에서 더 많은 관심을 받고 있다)에 대해서, 전기-광학 능동 장치들이 필요로 된다.

대부분의 제안된 전기-광학 장치들은 자유 캐리어 확산 효과를 사용하여 굴절율의 실수 및 허수부들 둘 다를 변화시킨다. 언스트레인드(unstrained) 순수 결정질 실리콘이 선형 전기-광학(Pockels) 효과를 나타내지 않고 Faranz-Keldysh 효과 및 Kerr 효과로 인한 굴절율 변화들이 매우 약하기 때문에 이 방식이 사용된다. 후술되는 바와 같은 자유 캐리어 흡수 변조기들에서, 이 구조들의 광 흡수 변화들은 출력 강도 변조로 직접 변환된다. 마하-젠더 변조기들, 총-내부-반사(TIR)-기반 구조들, 크로스 스위치들, Y-스위치들, 링 공진기들 및 Fabry-Perot 공진기들과 같은 광학 장치의 특정 영역에서 위상 변조는 또한 출력 강도를 변조시키는데 사용된다.

전기-광학 장치들에서 자유 캐리어 농도는 캐리어들의 주입, 축적, 공핍 또는 반전에 의해 변화될 수 있다. 대부분의 이와 같은 장치들의 공통적인 특징들이 현재까지 조사되었다. 이들은 상당한 변조 깊이를 얻기 위하여 긴 상호작용 길이들(예를 들어, 5-10mm) 및 1kA/cm³ 보다 높은 주입 전류 밀도들을 필요로 한다. 긴 상호작용 길이들은 저비용으로 콤팩트한 장치 배열들을 제조하기 위하여 고레벨의 집적도 및 소형화를 성취하는데 바람직하지 않을 수 있다. 고 전류 밀도들은 이 구조를 가열로 인한 원치 않는 열-광학 영향을 미칠 수 있고, 실제로, 자유 캐리어 운동과 관련된 변화에 대해서 실제 굴절율 변화에 상반된 영향을 미쳐, 효율성을 저하시킨다.

도1은 SOI 구조상에 융기된 리브(rib) 도파관을 사용하여 형성된 전형적인 종래 기술의 실리콘-기반 전기-광학 위상 변조기(1)를 도시한 것이다. 전기-광학 위상 변조기(1)는 변조기(1)의 광 도파관을 형성하도록 (삽입물에 도시된 바와 같이) 횡으로 신장되는 리브 구조(3)를 포함하도록 처리되는 진성(단결정) 실리콘(2) 층을 포함하는데, 여기서 광 신호 전파 방향은 또한 삽입물에 도시되어 있다. 진성 실리콘 층(2)은 매립된 산화물(BOX) 층(4) 및 실리콘 기판(5)을 더 포함하는 종래의 실리콘-온-절연체(SOI) 웨이퍼 구조의 최상부 층으로서 도시되어 있다. 도시된 바와 같은 구조는 PN 다이오드 변조기를 형성하고, 상술된 바와 같이 자유 캐리어 확산 효과를 사용함으로써 실리콘 리브 도파관(3)에서 굴절율을 변화시키도록 배열된다. 이 특정 예에서, 실리콘 층(2)은 제1 전기 접촉부(7)와 접촉하는 중-도핑된(heavily-doped) p-형 영역(6)을 포함하도록 형성된다. 층(2)은 도시된 바와 같이 중-도핑된 n-형 영역(8) 및 이와 연관된 제2 전기 접촉부(9)을 더 포함한다. 일 예에서, 영역들(6 및 8)은 cm³ 당 10²⁰ 캐리어들 정도의 도펀트 농도를 나타내도록 도핑될 수 있다. 이 PIN 구조에서, p-형 영역(6) 및 n-형 영역(8)은 리브(3)의 대향 측들 상에서 이격되어, 진성 실리콘이 리브(3) 및 실리콘 층(2)에서 두개의 중-도핑된 영역들 간에 놓이도록 한다.

동작시, 제1 및 제2 전기 접촉부들은 전압원에 접속되어 다이오드를 순방향 바이어스시킴으로써 자유 캐리어들을 도파관(3) 내로 주입시킨다. 자유 캐리어들의 증가는 (이하의 Drude 모델을 사용하여 설명되는 바와 같이) 실리콘의 굴절율을 변화시켜, 도파관을 통해서 전송된 위상 광 변조를 성취하도록 사용될 수 있다. 그러나, 광 변조기로서 작용하도록, 전기-광학 변조기(1)의 동작 속도는 리브(3)에서 자유 캐리어들의 수명뿐만 아니라 순방향 바이어스가 제거될 때 캐리어 확산 속도에 의해 제한된다. 이와 같은 종래 기술의 PIN 다이오드 위상 변조기들은 전형적으로 순방향 바이어스된 동작을 위하여 10-50Mb/s의 범위의 동작 속도를 갖는다. 캐리어 수명 "킬러들(killers)"로서 작용하는 불순물들을 실리콘으로 도입함으로써, 스위칭 속도는 증가될 수 있지만, 도입된 불순물들은 광학 전송에 나쁜 영향을 미친다. 그러나, 속도에 대한 주 영향은 RC 시정수 프로덕트로 인한 것인데, 여기서 순방향 바이어스에서 커패시턴스(C)는 순방향 바이어스에서 PN 접합의 공핍 층 폭의 감소로 인해 매우 크게 된다. 이론적으로, PN 접합의 고속 동작은 역 바이어스에서 성취될 수 있지만, 이는 CMOS 공정과 호환될 수 없는 큰 구동 전압들 및 긴 장치 길이들을 필요로 한다.

그러므로, 저 비용, 저 전류 밀도, 저전력 소모, 고 변조 깊이, 저 전압 요건들 및 고속 변조를 제공하면서, 서브-마이크론 영역에서 구현될 수 있는 전기-광학 효과에 기초한 광학 변조기 구조가 여전히 요구된다.

도1은 전형적인 종래 기술의 실리콘-기반 전기-광학 위상 변조기를 도시한 도면.

도2 내지 도5는 본 발명을 따른 전기-광학 변조기를 형성하기 위하여 사용될 수 있는 기본적인 형태의 각종 중첩 기하형태들을 도시한 도면.

도6은 도2에 도시된 기하형태를 사용하여 형성된 본 발명의 전기-광학 변조기의 개요도로서, 도6은 특히 이 구조 내에서 광 전계의 위치를 도시한 도면.

도7(a) 내지 (d)는 도2 내지 5의 기하형태들 각각을 위한 광학 모드/자유 캐리어 중첩 에어리어들을 도시한 도면.

도8은 도2에 본 발명에 따라서 형성된 전기-광학 변조기의 제1 실시예를 도시한 것으로서, 도8의 실시예는 도시된 SISCAP 기하형태를 사용하는 도면.

도9(a) 내지 (e)는 본 발명의 전기-광학 변조기의 "게이트" 및 "바디" 부분들에서 사용될 수 있는 다수의 각종 도핑 변화들을 도시한 도면.

도10은 도8의 전기-광학 변조기를 위한 게이트 유전체 위치에서의 수직 광 전계 및 자유 캐리어 농도 간의 중첩을 도시한 정규화된 그래프로서, 도10(a) 내지 (c)는 축적, 공핍 및 반전 각각에서 중첩을 도시한 도면.

도11은 도8의 전기-광학 변조기를 위한 게이트 영역에서 수평 광 전계 및 자유 캐리어 농도 간의 중첩을 도시한 정규화된 그래프로서, 도11(a) 내지 (c)는 축적, 공핍 및 반전 각각에서 중첩을 도시한 도면.

도12는 도8의 전기-광학 변조기를 위한 바디 영역에서 수평 광 전계 및 자유 캐리어 농도 간의 중첩을 도시한 정규화된 그래프로서, 도12(a) 내지 (c)는 축적, 공핍 및 반전 각각에서 중첩을 도시한 도면.

도13은 본 발명을 따라서 형성된 전기-광학 변조기의 제2 실시예를 도시한 것으로서, 도13의 실시예는 도3에 도시된 SISCAP 기하형태를 사용하는 도면.

도14는 도13의 제2 실시예의 변형을 도시한 것으로서, 도14에 도시된 변형은 상대적으로 얇은 p-형 및 n-형 캐리어 구속 에어리어들을 형성하기 위하여 임플란트 도핑 조절로 단일 폴리실리콘 게이트 층을 사용하는, 도면.

도15는 도13의 제2 실시예의 또 다른 변형을 도시한 것으로서, 도15에 도시된 변형은 도14에 도시된 바와 같이 상대적으로 얇은 p-형 구속 에어리어들뿐만 아니라 게이트 영역을 위한 2층 폴리실리콘 구조를 사용하는데, 여기서 제1 층은 또 다른 얇은 구속 에어리어를 형성하기 위하여 상대적으로 얇은 n-도핑된 층인, 도면.

도16은 본 발명을 따라서 형성된 전기-광학 변조기의 제3 실시예를 도시한 것인데, 도16의 실시예는 도4에 도시된 SISCAP 기하형태를 사용하는, 도면.

도17 및 도18은 본 발명을 따라서 형성된 전기-광학 변조기의 제4 실시예의 또 다른 배열을 도시한 것으로서, 도17 및 도18의 실시예는 도5에 도시된 SISCAP 기하형태를 사용하는, 도면.

도19 및 도20은 본 발명의 변조기 구조의 스위칭 성능을 도시한 그래프로서, 도19는 축적 경우와 연관되고, 도20은 공핍 경우와 연관되는 도면.

도21은 본 발명에 따라서 형성된 실리콘-기반 전기-광학 변조기들의 쌍을 사용하여 형성될 수 있는 마하-젠더 간섭계의 예시적인 상면도.

도22(a) 및 (b)는 도21의 간섭계의 축적 및 공핍 암들 각각과 연관된 광학 "0" 및 "1" 그래프들을 도시한 도면.

도23은 전자 및 정공 농도들의 차를 도시한 본 발명의 전기-광학 모듈러의 10Gb/s 수행성능을 도시한 그래프.

도24는 10Gb/s의 데이터 레이트로 동작하는 본 발명의 전기-광학 변조기의 수행성능에 대한 캐리어 모빌러티의 효과들을 도시한 그래프.

도25는 1Gb/s의 데이터 레이트로 동작하는 본 발명의 전기-광학 변조기의 수행성능에 대한 입력 임피던스의 영향들을 도시한 도면.

도26은 1Gb/s의 데이터 레이트로 동작하는 본 발명의 전기-광학 변조기의 수행성능에 대한 게이트 유전체 두께의 영향들을 도시한 그래프.

도27은 본 발명에 따라서 형성된 SISCAP 전기-광학 변조기를 위한 전형적인 레이아웃 배열의 상면도.

도28은 도27의 라인 28-28을 따라서 절취한 도27의 레이아웃과 연관된 최종 장치 구조의 절단 측면도.

도29는 개선된 광학 결합 효율을 위한 테이퍼링된 폴리실리콘 층을 사용하는 대안적인 레이아웃 설계의 예시적인 상면도.

도30은 본 발명의 SISCAP 전기-광학 변조기에서 유용한 또한 다른 테이퍼링된 폴리실리콘 배열의 예시적인 상면도.

도31 및 도32 각각은 탭 기하형태를 사용하는 본 발명의 SISCAP 변조기를 위한 대안적인 레이아웃의 상면도 및 측면도.

도33 및 도34 각각은 광 신호의 수평 구속이 관련되지 않는 유용한 "넓은 게이트" 기하형태를 사용하는 본 발명의 SISCAP 변조기를 위한 또한 다른 레이아웃을 상면도 및 측면도.

도35는 본 발명에 따라서 형성된 전기-광학 변조기의 전형적인 병렬 어레이를 도시한 도면.

도36은 본 발명에 따라서 형성된 전기-광학 변조기들의 전형적인 직렬 어레이를 도시한 도면.

종래 기술의 요구사항은 실리콘-기반 전기-광학 변조기와 관계되고, 특히 저 광 손실, 고속 동작을 제공하기 위하여 광학 가이드 구속 기하형태를 지닌 새로운 SISCAP 설계들을 사용하여 SOI 웨이퍼 상에 전기-광학 변조기를 형성하는 본 발명에 의해 해결된다.

본 발명을 따르면, 상보적인-도핑된 실리콘 영역들(이하부터, "바디" 영역 및 "게이트" 영역으로 정의됨)은 자신들 간에 배치된 상대적으로 얇은 "게이트" 유전체 층을 지닌 채(이로 인해 SISCAP 구조를 형성한다) 서로 부분적으로 위에 놓이도록 형성되는데, 여기서 도핑된 게이트 영역/유전체/도핑된 바디 영역의 계층화된 배열과 연관된 에어리어는 변조 동안 각 도핑된 영역 내로 그리고 이 밖으로 자유 캐리어 이동 위치를 규정한다. 바디 및/또는 게이트 영역들을 설명시에 사용될 때, 용어 "상대적으로 얇은"은 1/2 마이크론 보다 적은 두께를 규정하고자 하는 것이다. 제1 도핑된 영역은 SOI 구조의 얇은(즉, 서브-마이크론) 표면 실리콘 층에 형성되고, 종래의 CMOS 공정은 위에 놓이는 유전체 및 상보적인 도핑된 실리콘 층을 형성하도록 사용되는데, CMOS 공정은 각 영역 내에서 소망 도핑 농도 프로필을 제공할 수 있다. 밑에 놓이는 바디(또는 표면) 실리콘 층은 부분적으로 공핍되거나 완전히 공핍된 CMOS 소자, 스트레인드 실리콘(strained silicon), Si_xGe₁ _-x, 단결정 실리콘 또는 이들의 임의의 조합을 포함할 수 있다. 장치가 바이어스되어 바디 및 게이트 영역들 간의 캐리어 운반에 대한 장벽으로서 기능할 때, 이 유전체 층은 캐리어들을 바디 및 게이트 영역 내로 그리고 밖으로 효율적으로 운반하도록 하는 재료(또는, 하나 이상의 재료의 매우 얇은 층)로 형성된다. 예를 들어, 하프늄 산화물, 옥시나이트리드, 비스무쓰 산화물, 실리콘 질화물, 실리콘 이산화물, 또는 이들 재료들의 어떤 다층 조합이 사용될 수 있다. 위에 놓이는 실리콘 게이트 층은 예를 들어, 폴리실리콘; 비정질 실리콘; 입자-크기-확장된, 입자-경계-표면안정화된 또는 입자-정렬된 실리콘; 스트레인드 실리콘; Si_xGe₁ _-x, 실질적으로 단결정 또는 단결정 실리콘 또는 이들 형태의 실리콘의 조합들을 포함할 수 있다(이들 형태들 중 각종 형태의 실리콘은 후술되는 바와 같이 캐리어 모빌러티를 향상시키며 및/또는 광 손실을 감소시킨다). 그 후, 실리사이드 영역들과의 접촉 형태의 전기 접속부들이 각 도핑된 게이트 및 바디 영역들에 대해 만들어진다. 변조될 광 신호는 상대적으로 얇은(도핑된) 표면 광 도파관 층에 결합되고, 전기 변조 신호는 전기 접속부들에 인가되어, 도파간 층에서 방출될 때 광 신호를 위상 변조시킨다.

본 발명은 실리콘 층들의 도핑이 조절되어 활성 자유 캐리어 이동 영역에 얇게 도핑된 영역들을 제공하고 접촉 에어리어에 중-도핑된 영역들을 제공한다. 따라서, 직렬 저항은 광 손실을 더욱 낮추면서 최소화된다. 직렬 저항은 게이트 및 바디 영역들을 위한 제2 접촉부를 부가함으로써 더욱 감소될 수 있다. 게다가, 본 발명의 SISCAP 설계는 피크(또는 근사 피크) 광 전계, 축적, 공핍 또는 반전 캐리어들을 게이트 유전체의 양측상에 실질적으로 중첩시키도록 자유 캐리어를 분포시킨다. 측방 및 수직 도핑 프로필들 둘 다는 CMOS 공정에 의해 조절되어 이들 및 그외 다른 장치 속성들을 제공한다. 예를 들어, 바디 및 게이트 영역들에서 측방 도핑 변화들은 다수의 마스크 해상력(definitions) 및 임플란트를 사용함으로써 수행될 수 있다. 게이트 및 바디 영역들에서 수직 도핑 프로필은 단일의 동적으로 조절되는 임플란트 공정, 상이한 도펀트 농도들의 다수의 임플란트들 및/또는 임플란트 에너지들, 및/또는 상이한 도펀트 농도를 각각 갖는 다층 실리콘 증착을 통해서 (등급화된 한 가지 형태로) 조절될 수 있다.

본 발명을 따르면, 종래의 CMOS 공정 및 장치 소자들은 서브-마이크론 치수들을 지닌 전기-광학 변조기를 형성하도록 사용된다. 이 변조기가 용량성 구조에 기초하기 때문에, 이 변조기는 정적 모드로 전력을 도출하지 않음으로(즉, 전력이 논리 상태를 유지하는데 필요로 되지 않는다), 종래 기술의 장치 배열들과 비교할 때 전력 소모를 크게 감소시킨다는 것을 나타낸다.

본 발명의 서브-마이크론 전기-광학 변조기를 제공하는데 사용될 수 있는 각종 SISCAP 구성들뿐만 아니라 도핑 배열들, 폴리실리콘 입자 크기 확장들 및 입자 경계 표면안정화 기술들이 존재한다. 본 발명은 최신 CMOS 공정 분야에서 형성된 기술을 이용할 것으로 예측된다. 예를 들어, 본 발명의 지침은 나노미터-크기의 CMOS 장치들에 사용되는 재료들과 같은 대안적인 유전체 게이트 재료들과 호환될 수 있다.

지금부터, 동일한 부품에 동일한 참조 번호가 병기된 도면을 참조하여 본 발명이 설명될 것이다.

본 발명의 실리콘-기반 전기-광학 장치의 특정한 전형적인 구조들을 설명하기 전, 본 발명의 동작이 기초가 되는 실리콘에서 변조 메커니즘이 예시적으로 후술될 것이다. 예시된 실시예들 중 각종 실시예들이 변조기 구조와 연관되지만, 본 발명의 SISCAP-기반 기하형태는 후술되는 바와 같은 전기-광학 효과(캐리어 이동)를 사용하는 임의의 실리콘-기반 장치로 사용될 수 있다는 것을 이해하여야 한다.

상술된 바와 같이, 순수 전기-광학 효과들이 실리콘에서 제공되지 않거나 매우 약하기 때문에, 단지 자유 캐리어 확산 및 열-광학 효과는 변조를 위한 가능한 메커니즘들을 제공한다. 현재 관심을 두고 있는 속도들(Gb/s 및 그 이상)을 위하여, 단지 자유 캐리어 확산만이 유효함으로, 본 발명의 배열은 통상적인 Drude 모델과 연관된 이하의 관계들에 의해 제1차 근사화로 설명되는 자유 캐리어 확산을 토대로 한다:

여기서 Δn 및 Δk 가 실수 굴절율 변화 및 허수 굴절율 변화를 각각 규정하는데, e는 전자 전하이며, λ는 광학 파장이며, ε₀는 자유 공간의 유전율이며, n은 진성 실리콘의 굴절율이며, m은 유효 질량이며, μ는 자유 캐리어 모빌러티이며, ΔN은 자유 캐리어 농도 변화이다. 첨자들 e 및 h는 전자들 및 정공들 각각에 의한 기여도들에 관한 것이다. 실리콘에서 전기-광학 효과의 실험 평가들이 실행되는데, 여기서 대부분의 광 통신 시스템들에서 관심을 둔 파장들(1330 및 1550nm)에 대한 자유 전자 및 정공 농도들의 함수가 Drude 모델과 양호하게 일치함에 따라서 굴절율이 변화된다는 것이 밝혀졌다. 전기-광학 변조기와 같은 장치들의 동작을 이해하기 위하여, 이들 굴절율들의 변화 값들은 자유 캐리어-유도된 위상 시프트(Δφ) 및 흡수율(Δα)의 변화와 관련하여 분석되는데, 이는 다음과 같다:

여기서 L은 전기-광학 변조기의 광학 전파 방향을 따른 활성 길이이다. 이를 설명하기 위하여, 위상 시프트의 영향은 더욱 크게 되며, 후술되는 바와 같은 전기-광학 변조기는 근본적으로 위상 변조기를 특징으로 한다.

첨부 도면들과 관련하여 후술되는 바와 같이, 실리콘-온-절연(SOI) 재료들 및 기술은 본 발명의 실리콘-절연체-실리콘 커패시터(SISCAP) 구조에 따라서 사용되어 자유 캐리어-기반 전기-광학 위상 변조 장치를 실현한다. 실제로, 본 발명의 장치는 현재 사용중인 각종 SOI CMOS 공정들의 층 두께와 호환될 수 있는 SISCAP 설계를 사용하여 생성된다. 도1의 종래 기술 PIN 구조와 같은 종래 기술에서 실현되는 상대적으로 큰 장치와 대조적으로, 본 발명의 변조 장치의 크기는 특정 SISCAP 구조를 사용함으로써 감소되는데, 이는 광학 가이드 내에서 광 전계 및 변조된 캐리어 농도들 간의 중첩을 증가시킨다. 실제로, 본 발명의 SISCAP 가이드 설계를 사용함으로써, 이 장치의 광학 삽입 손실은 가이드 코어 및 클래딩 간의 고유한 유효 인덱스 컨트래스트를 사용함으로써 감소됨으로써, 장치 전극들과 연관된 손실을 감소시킨다. 게다가, 후술되는 바와 같은 SISCAP 배열은 소형 장치 기하형태들을 사용함으로써 실리콘에서 매우 고속 변조를 실행하여, RC 시정수들을 필요로 되는 데이터 레이트(예를 들어, 1Gb/s 및 그 이상, 즉 적어도 10Gb/s에 근접)와 일치시킨다.

지금부터 도면들을 참조하면, 도2-5는 본 발명을 따른 전기-광학 변조기를 형성하기 위하여 사용될 수 있는 기본적인 형태의 전형적인 SISCAP 기하형태들의 세트를 도시한 것이다. 이들 각종 기하형태들은 전형적인 본 발명의 각종 특징들을 도시한 것으로 이해되어야 한다. 가장 일반적인 형태로서, 각 영역 내로 그리고 밖으로 자유 캐리어들(전자들 및 정공들)의 동시 이동시키기 위하여 상대적으로 얇은 유전체의 양측 상에 배치된 상보적인 도핑된 실리콘 영역들을 포함한 SISCAP 형태의 어떠한 장치 구조도 본 발명의 범위 내에 있는 것으로 간주된다. 게다가, 각 기하형태에 기초하는 특정 전기-광학 장치의 상세 사항들이 후술될 것인데, 여기서 이들 예시들은 단지 독자가 본 발명의 목적에 친숙하도록 하는데 사용된다. 또한, 예시된 영역들 중 코너들의 각종 코너들은 "라운드"되는데, 여기서 이 라운딩은 2003년 3월 28일에 출원된 공동-계류중인 가출원 60/458,501호에 서술된 바와 같은 CMOS 코너 라운딩 기술들을 사용하여 성취될 수 있다.

도2는 본 발명의 제1의 전형적인 구조를 도시한 것으로서, 이는 단결정 영역(10)을 포함하고, 후술되는 바와 같이, SOI 구조의 상대적으로 얇은(서브-마이크론) 광학 파장 실리콘 표면으로부터 형성된다. 적절한 도핑(이 경우에, p-형)은 층(10)에 변조 장치의 제1(바디) 영역을 형성하는데 사용된다. 바디 영역(10)은 예를 들어 부분적으로-공핍되거나 완전-공핍된 구조, 스트레인드 실리콘, Si_xGe₁ _-x, 실질적으로 단결정 실리콘, 단결정 실리콘, 또는 이들 실리콘 형태들 중 하나 이상의 실리콘의 임의의 다층 조합을 포함할 수 있다. 본 발명을 따르면, 대향-도핑된(이 경우에, n-형) 상대적으로 얇은(예를 들어, 서브-마이크론) 실리콘 영역(12)은 단결정 영역(10)의 일부 위에 놓이도록 배치되는데, 이 에어리어는 "능동" 장치 영역으로서 간주되고 도2 내지 5에서 참조번호(16)로 규정된다. 실리콘 영역(12)은 폴리실리콘, 비정질 실리콘, 스트레인드-층 실리콘, 입자-크기-확장된 실리콘, 입자-경계-표면안정화된 실리콘, 입자-정렬된 실리콘, Si_xGe₁ _-x, 실질적으로 단결정 실리콘, 단결정 실리콘, 또는 이들의 임의의 조합과 같은 임의의 적절한 실리콘 형태를 포함할 수 있다. 어떤 경우들에서, 폴리실리콘은 장치 수행성능 관점에서 바람직한데, 그 이유는 비정질 실리콘보다 높은 전자/정공 모빌러티 및 낮은 광 손실을 나타내기 때문이다. 다른 한편으로, 비정질 실리콘은 처리 관점에서 바람직한데, 그 이유는 폴리실리콘 증착보다 균일하고 평활한 표면을 산출하기 때문이다. 어닐링에 앞서 비정질 실리콘으로의 실리콘 주입은 비정질 필름의 입자 크기를 향상시킬 것이다. 입자 크기에 대한 부가적인 개선은 시드 촉매(seed catalyst)를 사용하여 성취될 수 있는데, 이는 입자 크기를 단결정 형태에 근접하게 한다. 실제로, 에피택셜 측방 과성장(ELO) 및 금속-유도된-측방-결정화(MILC)를 포함한 여러 시드 기술들이 존재한다. 실제로, ELO는 각 단결정 층 간의 게이트 산화물로 다수의 단결정 실리콘 층들을 형성하는 성능으로 단결정 구조를 성취한다. ELO 기술은 약 970℃의 온도에서 수행되는데, 이는 어떤 애플리케이션들에 대해선 너무 높을 수 있다. MILC 기술은 길이 및 폭 둘 다에서 수십 마이크론들 정도의 폴리실리콘 입자들을 형성하는데 사용될 수 있다. MILC 기술은 비정질 실리콘 상의 유전체 커버링을 통해서 형성되는 개구를 사용하여 이 공정을 시작 또는 "시딩(seed)"한다. 그 후, 니켈과 같은 금속은 시드 윈도우에 걸쳐서 증착되고 측방 결정화는 다음에, 질소 분위기에서 20시간 동안 약 560℃의 온도에서 어닐링함으로써 수행된다. MILC 처리를 위한 결정화 레이트는 약 4.3㎛/hour이다. 부가적인 어닐은 니켈 시드 에어리어의 제거 후 수행되어 원하는 경우, 입자 크기를 더욱 향상시킨다. 결국, 폴리실리콘 대 비정질 실리콘 대 상술된 어떤 다른 형태들의 실리콘을 사용하는 것은 설계 선택에 좌우되고, 본 발명의 목적을 위에 부합하면 어떠한 것도 선택될 수 있다. 간편성 문제로서, 다음의 논의는 때때로 "폴리실리콘 게이트"로서 게이트 영역이라 칭하는데, 이는 단지 전형적이고 본 발명의 범위를 제한하는 것으로서 간주되지 않는다는 것을 이해하여야 한다.

도2를 다시 참조하면, 유전체 에어리어(14)는 실리콘 영역들(10 및 12) 간의 활성 장치 영역(16)에 형성된 "게이트" 유전체(18)를 지닌 영역들(10 및 12)을 둘러싸도록 배치된다. 후술되는 바와 같은 주변 유전체 에어리어(14)는 도파관 클래딩 영역으로서 작용하여, 활성 영역보다 낮은 유효 굴절율을 나타내며, 주변 유전체 영역(14)은 유효 굴절율이 실질적인 수직 및 수평 광 신호 구속을 제공하도록 활성 영역으로부터 벗어나서 감소되도록 배치된다. 상대적으로 얇은 게이트 유전체(18)는 본 발명의 용량성 구조의 바디 및 게이트 "플레이트들" 간에 배치되는 유전체 재료를 포함한다. 그러므로, 유전체(18)는 고속 수행성능을 위한 구조의 상대적으로 고속 충전/방전을 허용하는 재료를 포함하여야 한다. 하프늄 산화물, 옥시나이트리드, 비스무쓰 산화물, 실리콘 질화물, 실리콘 산화물, 및 이들 재료들의 배합들과 같은 재료들이 사용될 수 있다. 간결하게 하기 위하여, 단지 게이트 유전체(18)는 도2(및 다음의 도3-5)에 음영으로 도시되어 있다.

후술되는 바와 같이, 갭 부분(18)은 본 발명의 SISCAP 구조의 변조 특성들에 따라서 p-도핑된 바디(10) 및 n-도핑된 게이트(12) 내로 그리고 밖으로 활성 영역(16)에서 자유 캐리어들의 이동을 용이하게 하는데 사용되는 "게이트 유전체" 영역으로서 간주될 수 있다. CMOS 기술 공정의 잘 알려져 있는 소자들은 활성 영역(16)의 폭(W_active으로 규정됨) 및 게이트 유전체 영역(18)의 두께(t_px로 규정됨) 둘 다를 양호하게 조절하여 본 발명의 변조기와 연관된 고속 스위치 기능(1Gb/s를 초과한 스위칭 속도들)을 제공하는 것이 중요하다. 이하의 다양한 논의 중에, 영역(18)은 "게이트 유전체" 또는 "게이트 산화물"이라 칭하는데, 여기서 "산화물"은 본 발명의 변조 장치에 사용될 수 있는 전형적인 유전체 형태이며, 여기서 대안적인 게이트 유전체 재료들은 종래 기술에 알려져 있고 예를 들어 나노미터-크기의 CMOS 공정에 사용된다.

본 발명에 따라서 사용될 수 있는 제2 SISCAP 기하형태는 도3에 도시된다. 이 경우에, n-도핑된 실리콘 영역(20)(상술된 실리콘 형태들 중 임의의 하나 이상의 형태를 포함하는 실리콘 영역(20))은 층(10)의 단부를 커버하도록 배치된 영역(20)의 스텝 확장 에어리어를 가진채 p-도핑된 단결정 실리콘 층(10)과 공통 평면이되도록 형성되어, 상술된 바와 같이 활성 영역(16)을 형성한다. 그러므로, 바람직한 제조 공정에서, SOI 웨이퍼의 상부 실리콘 층은 순차적으로 마스크되고 도핑되어 두 영역들(10 및 20)을 형성한다. 도3의 SISCAP 기하형태는 또한 층(10) 및 영역(20)의 인접부들 간에 배치되는 "게이트 산화물"(18)을 포함한다. 도4는 본 발명에 따라서 사용될 수 있는 또 다른 SISCAP 기하형태를 도시하는데, 여기서 부가적인 유전체 계층화는 가이드 수행성능을 절충함이 없이 부가적인 게이트 및 바디 접촉들을 부가하도록 사용될 수 있다. 이 경우에, n-도핑된 실리콘 영역(22)은 단결정 층(10) 위에 형성되고 활성 영역(16)을 형성하도록 사용되는 하방으로 신장되는 단부 영역을 포함한다. 또다시, 게이트 산화물(18)은 층(10) 및 영역(22)의 인접 부분들 간의 활성 영역(16) 내에 포함되는 것으로서 도시된다. 도5의 배열은 도4의 SISCAP 구조의 변형으로 간주되는데, 여기서 도5 실시예의 게이트 영역(24)은 (도시된 바와 같은) 장치의 게이트 및/또는 바디 영역들에 대한 부가적인 접촉 에어리어들을 사용하도록 하는 성능을 지닌 대칭 기하형태를 나타내도록 형성된다. 도2-5의 각 실시예에서, 층(10)은 변조 장치의 "바디" 영역으로서 간주될 수 있고, 영역들(12, 20, 22 또는 24)은 변조 장치의 "게이트" 영역으로서 간주될 수 있다.

상술된 바와 같이, 본 발명의 SISCAP 기하형태의 중요한 양상뿐만 아니라 종래 기술에 비해 주요한 진보 사항은, 장치와 연관된 광학 필드와 자유 캐리어 이동 에어리어를 최적으로 중첩시킬 수 있다는 것이다. 도6은 장치내의 조명 또는 광학 가이드동안 제공된 바와 같이, 광 전계 크기 윤곽들을 도시한 도2의 기하형태를 사용하여 형성된 간단화된 변조기 배열을 포함하는데, 이들 윤곽들은 "OE"로 표시되어 있다. 도6의 점선 에어리어로 도시된 이 광 전계 및 자유 캐리어 이동 에어리어 간의 중첩은 도1의 PIN 구조와 같은 종래 기술의 배열들에 비해서 훨씬 개선되었다는 것이 명백하다. 실제로, 광 전계 및 자유 캐리어 이동 에어리어의 중첩은 이하의 도면들 중 각종 도면들에 도시된 바와 같이 본 발명의 각 실시예에서 중요하게 된다.

도7(a) 내지 (d)의 그래프-형 다이어그램들은 전형적인 상술된 SISCAP 기하형태들을 위한 광학 모드/자유 캐리어 중첩 에어리어들을 도시한 것인데, 여기서 도7(a)의 다이어그램은 도2의 구조와 연관되며, 도7(b)는 도3의 구조와 연관되며, 도7(c)는 도4의 구조와 연관되며, 도7(d)는 도5의 구조와 연관된다. 도시된 바와 같이, 각 구조는 특정 SISCAP 변조기 설계의 기하형태와 관계없이 동일한 구속 에어리어를 나타낸다. 실제로, 각 장치에 대해서, n_H2>n_H1, n_H2>n_H3, n_V2>n_V1, 및 n_V2>n_V3으로 되어, 수평 및 수직 광 구속을 제공한다. 따라서, 본 발명의 SISCAP 기하형태는 구속 경계들을 일정하게 유지시킨다. 상술되고 후술된 바와 같은 본 발명의 SISCAP 구조의 또 다른 이점은 SISCAP 구조가 어떠한 DC 전력(즉, 이 장치는 논리 "O" 또는 논리 "1"DMF 유지할 것이고 전이 동안에만 전력을 도출할 것이다)도 소모하지 않는다는 것이다. 종래 기술(가령 도1)의 PIN 접합 배열은 광학 통신 시스템에서 저 전력 소모를 유지하도록 시도시에 문제가 되는 정지 상태에서 계속해서 전력을 도출한다. 연속 전력 도출은 또한 장치 온도를 증가시켜, 소망 자유 캐리어 효과를 감소시킨다.

본 발명의 각종 양상들의 이 기본적인 이해로 인해, 도8은 본 발명에 따라서 형성된 전기-광학 변조 장치(30)의 제1 실시예를 도시한 것이다. 도시된 바와 같은 장치를 형성하는데 사용될 수 있는 각종 처리 기술들이 존재한다는 것을 이해하여야 한다. 본 발명은 고유한 유효 인덱스 가이딩을 나타내는 SISCAP 구조로 인해 광 전계 및 자유 캐리어 에어리어들의 특정 중첩의 사용에 관한 것이다. 따라서, 본 발명의 구조는 각종 장치 소자들, 소자 위치들 및 수용가능한 동작을 위하여 필요로 되는 연관된 도핑 레벨들을 산출하는 임의의 수용가능한 처리 순서를 사용하여 형성될 수 있다. 각 경우에, 본 발명의 기초는 캐리어 및 광 구속을 유지하기 위하여 SOI 구조의 매립된 산화물(또는 유전체)을 유용하게 사용하면서, 상대적으로 얇은 서브-마이크론 표면 실리콘 층 내에 그리고 위에 변조기 소자들을 포함한 SOI 웨이퍼를 사용하는 것이다. 도8을 참조하면, 변조기(30)의 기본 SOI 구조는 실리콘 기판(32), 매립된 산화물(BOX) 층(34), 상대적으로 얇은 서브-마이크론 표면 실리콘 층(10), 게이트 유전체 층(18), 상대적으로 얇은 폴리실리콘 게이트 층(12) 및 위에 놓이는 유전체(14)를 포함하는데, 이는 BOX 층(34) 및 유전체(14)의 존재로 인해 x 및 y 방향들 둘 다에서 광 구속을 지닌 실리콘 광 도파관을 형성하도록 결합된다. 도8에 도시된 바와 같이, 층(36)은 BOX 층(34)의 단지 표면 부분(38)을 따라서 배치되도록 처리된다. 본 발명을 위하여, BOX 층(34)이 0.2㎛ 보다 큰 두께를 포함하여 전파 신호 경로를 따라서 광 손실을 감소시키도록 한다.

도8의 변조기(30)의 구성은 도2와 관련하여 상술된 특정 SISCAP 기하형태를 반영하여 도시되어 있다. 따라서, 참조 번호들(10, 12, 14, 16 및 18)은 상술된 바와 동일한 장치 영역들과 관련된 바와 같이 도8에 도시되어 있다. 특히 도8에는 바디 영역(10) 및 게이트 영역(12)와 연관된 도핑 레벨들이 도시되어 있다. SOI 구조의 상대적으로 얇은 서브-마이크론 실리콘 표면층(10)은 전기-광학 변조기(30)의 바디 영역을 형성하기 위한 동작 요건들에 부합하도록 적절한 영역들에서 적절하게 도핑된다. 특히, 바디 영역(10)의 단부(40)는 다소 중-도핑되고(예를 들어, 대략 10¹⁹cm^-3이고 도8에서 p+로서 도시된다) 후에 제1 변조기 및/바디 접촉(42)을 포함하도록 처리된다. 접촉부(42)은 탄탈, 코발트, 니켈, 몰리브덴, 텅스텐 또는 티타늄과 같은 금속을 p+ 영역(40)에 반응시킴으로써 형성되는 실리사이드 영역을 포함하는 것이 바람직하다. 광학 모드가 지원되고 캐리어 변조가 발생되는 활성 영역과 연관된 바디 영역(10)의 일부는 10¹⁷cm^-3정도로 더욱 얇게 도핑된다. 상술된 바와 같이, p+ 부분(40) 및 p-형 부분(44)을 형성하도록 종래의 CMOS 처리 기술들을 사용하기 위한 성능은 저 저항 접촉 영역(즉, 실리사이드 접촉부(42)을 포함하고 접촉 저항을 포함하는 활성 영역(16)으로부터의 직렬 저항) 및 (얇게 도핑된 부분에 따라서)상대적으로 낮은 주입 전류를 위한 효율적인 캐리어 이동 에어리어를 제공하도록 작용한다. 광학 모드가 지원되는 활성 에어리어와 연관된 바디 영역(10)의 나머지 부분(36)은 광 손실을 감소시키기 위하여 p-형 부분(44)보다 훨씬 더 얇게 도핑된다.

유사한 방식으로, 상대적으로 얇은 실리콘 게이트 영역(12)은 상대적으로 중-도피된 외부(48)(n+ 접촉부(48))를 포함하도록 도핑된다. 바디 접촉부(42)과 마찬가지로, 게이트 접촉부(50)의 바람직한 형태는 n+ 접촉부(48)의 적절한 에어리어에 형성된 실리사이드 영역이다. 그 후, 실리콘 게이트 영역(12)의 내부는 n-형 게이트 부(52)를 형성하도록 얇게 도핑되는데, 본 발명을 따르면, n-형 게이트 부(52)는 게이트 유전체(18)에 의해 분리되는 바와 같이 바디 영역(10)의 얇게 도핑된 p-형 바디 부(44) 위에 놓이도록 위치된다(이에 따라서, SISCAP 구조를 형성한다). 광학 모드가 지원되는 활성 에어리어와 연관된 게이트 영역(12)의 나머지 부분(53)은 광 손실을 감소시키기 위하여 n-형 부분(52)보다 훨씬 더 얇게 도핑된다. 영역들(10 및 12) 보다 더 낮은 굴절율을 나타내는 매립된 산화물 층(34) 및 주변 유전체(14)는 가이딩 구조 내에서 광 구속을 제공하도록 기능한다. 그 후, 이 각종 층들의 위치지정은 변조기(30)의 활성 영역(16)으로서 도8에서 점선으로 도시된 바와 같이 캐리어 통합 윈도우(carrier integration window)를 규정한다. 본 발명의 변조기의 동작의 중요한 양상 및 1 Gb/s 및 상대적으로 작은 장치 길이들을 지닌 상기 동작을 제공하기 위한 이의 성능은 상술된 바와 같은 캐리어 통합 윈도우와 광학 모드 뿐만 아니라 활성 영역(16) 내에서 영역(A)으로 도시된 캐리어 변조 에어리어의 중첩이다.

본 발명의 또 다른 중요한 양상은 게이트 구조를 형성하도록 사용되는 폴리실리콘의 입자 크기가 특히 10Gb/s에 근접하는 고속으로 최적의 수행성능에 필요로 되는 도펀트 농도 프로필 및 소망 캐리어 모빌러티를 제공하도록 조절될 필요가 있다는 것을 이해하여야 한다. 예를 들어, 최종 실리콘 층 내에서 입자 크기뿐만 아니라 도펀트 분포를 향상시키기 위하여 도펀트의 주입 후 비정질 실리콘을 재결정화하는 것이 바람직할 수 있다. 이 확장은 유용하다고 간주되는 모빌러티 및 도펀트 농도들 둘 다를 성취하는데 필요로 될 수 있다. 입자 크기를 향상시키고 장치 수행성능을 개선시키기 위하여 사용되는 특정 공정은 초기 비정질 실리콘 두께, 확장 임플란트 종들 "Si", 어닐 상태들 등을 포함한 다수의 상이한 변수들을 겪는다는 것을 이해하여야 한다. 게다가, 실리콘 게이트 층들은 단결정 구조들에 근접하도록 결정 시드 촉매 기술들을 사용하여 형성될 수 있다. 이들 모든 파라미터들은 당업자에게 널리 이해되고 본 발명에 따라서 소망의 고속 수행성능을 성취하도록 수정될 수 있다.

상술된 도핑 제안들은 단지 전형적인 것이고 본 발명의 SISCAP 전기-광학 변조기 구조에 사용될 수 있는 많은 변형들이 존재한다는 것을 또한 이해하여야 한다. 실제로, 도9는 다수의 이와 같은 변형들을 도시한 것이다. 특히, 후술되는 바와 같은 도9(a) 및 (b)는 게이트 및 바디 영역들(예를 들어, 도9(a)에서 얇게 p-도핑된 바디 영역 및 도9(b)에서 얇게 n-도핑된 바디 영역)을 위한 대향-도핑된 구조들을 도시한다. 도9(c)에 도시된 바와 같은 대안적인 실시예는 또한, 이 예에서 n-도핑된 실리콘 표면 층/바디 영역 및 p-도핑된 게이트 영역을 본 발명을 따른 변조 기능에 제공한다. 도9(d) 및 (e)에 도시된 바와 같이, n- 및 p- 형 도펀트들의 조합은 도펀트 농도의 차가 도시된 바와 같이 유지되는 한, 바디 영역(10) 및 게이트 영역(12) 둘 다에 주입될 수 있다. 이들 실시예들에서, 반전 층은 채널이 반전되는데 시간이 덜 걸리며, 반전 모드 시스템 애플리케이션들에 사용되는 장치들에 유용한, 도9(a)-(c)의 실시예들에 필요로 되는 것보다 낮은 전압으로 생성될 수 있다. 그러나, 이 보상된 도핑은 완전히 공핍된 모드에서 동작될 공핍 모드 장치들에 유용하지 않는데, 그 이유는 반전 채널이 공핍 폭에서 감소되거나 제한되기 때문이다. 어떤 경우에, 도9(a)-(e)의 각 실시예는 단일 폴리실리콘 층 또는 다층 폴리실리콘 구성중 어느 하나를 사용하여 구현될 수 있다.

도10, 11 및 12는 정규화된 파라미터들과 관련하여 도8에 도시된 본 발명의 특정 실시예의 필요로 되는 변조 특성들의 최종 중첩을 도시한다. 피크 자유 캐리어 농도들과 피크(또는 근사 피크) 광 전계와의 중첩은 상기 장치 내에서 전체 π(180°)를 성취하는데 필요로 되는 (광학 전파 방향을 따른)활성 길이를 감소시키는데, 여기서 본 발명의 일부 실시예들에서, 이 감소는 2mm 보다 적은 활성 길이를 산출한다. 이 중첩을 제공하는 성능은 실리콘 전기-광학 변조기들을 위한 최신 기술의 상당한 진보를 나타낸다. 특히, 도10은 도10(a)-(c)에서 OE로 도시된 수직 광 전계 및 3개의 동작 모드들의 자유 캐리어 농도 간의 중첩들 도시한다. 도10(a)는 동작의 "축적" 모드(n-형에 대해 p-형에 인가되는 정전압)와 연관되며, 여기서 자유 정공 농도(H로 표시)는 게이트 유전체 경계의 위치에서 최대로서 도시되고 p-형 부분(44)(그래프의 최상부에서 화살표로 표시)의 범위를 따라서 강하된다. 마찬가지로, 축적 모드에서, 자유 전자 농도(E로 표시됨)는 게이트 유전체(18) 경계의 위치에서 최대로 되고 n-형 부분(52)의 범위를 따라서 강하된다. 도10(b)는 도시된 바와 같이 자유 캐리어들의 농도의 최종 변화와 더불어 동작(n-형에 대해서 p-형에 인가되는 부의 전압) "공핍" 모드와 연관된다. 반전 경우(공핍 동작 모드에서 보다 n-형에 대한 p-형에 인가되는 더 큰 부의 전압)가 도10(c)에 도시되고, 유전체(18)를 지닌 경계에 근접할 때까지 n-형 부분을 통해서 존재하지 않는 것으로서 자유 정공 캐리어 농도를 도시하는데, 여기서 정공 반전 층은 n-형 부분(52)에서 전자들의 부가적인 공핍을 방지하도록 형성한다. 유사한 작용이 p-형 부분(44)에서 자유 전자 농도로 관찰된다.

도11(a), (b) 및 (c)는 n-형 부분(52)에서 도시된 바와 같이 "수평" 광 전계(OE) 및 자유 정공 농도(H)와 자유 전자 농도(E) 간의 중첩을 도시한다. 상기와 같이, 플롯(a)은 축적 모드를 위한 것이며, 플롯(b)는 공핍 모드를 위한 것이며, 플롯(c)는 반전 모드 동작을 위한 것이다. 각 플롯의 중심은 수평 방향에서 W_active 영역(영역 16)의 중간점으로서 규정된다. 영역(16)에서 캐리어 농도 차는 중요한데, 여기서 축적 및 반전 간의 캐리어 유형에서 시프트가 명백하게 도시된다. 도12(a), (b) 및 (c)는 p-형 부분(44)의 세그먼트를 따라서 "수평으로" 측정된 바와 같은 유사한 중첩 그래프들의 세트를 포함한다.

축적, 공핍 또는 반전 모드에서 도핑 농도 및 수행성능 면에서 모든 상술된 차들은 당업자에게 명백한 바와 같이 본 발명에 따라서 전기-광학 장치를 형성하도록 사용될 수 있는 임의의 특정 SISCAP 기하형태에 마찬가지로 적용될 수 있다는 것을 이해하여야 한다.

도13은 본 발명에 따라서 형성된 전기-광학 변조기의 제2 실시예를 도시한 것이다. 도13에 도시된 바와 같은 전기-광학 변조기(60)는 도3과 관련하여 상술된 바와 같은 게이트 영역 기하형태를 사용한다. 특히, 변조기(60)는 상대적으로 얇은 n-형 게이트 영역(20) 및 상대적으로 얇은 p-형 바디 영역(10)을 포함하는데, 여기서 p-형 영역(10)은 붕소와 같은 도펀트를 주입함으로써 형성되어 영역들(36, 40 및 44)를 형성한다. 영역(42)은 탄탈, 코발트, 니켈, 몰리브덴, 텅스텐 또는 티타늄 실리사이드와 같은 실리사이드가 바람직하다. 영역(10)을 적절하게 에칭한 후, 게이트 유전체(18)가 형성되고 영역(20)은 인, 비소 또는 안티몬과 같은 도펀트의 주입을 사용하여 하나 또는 다수의 층들에서 증착되어 부분들(48, 52, 53)을 형성한다. 접촉부(42)와 마찬가지로, 접촉부(50)는 또한 실리사이드로부터 바람직하게 형성된다. 도8의 변조기(30)와 유사하게, 도13의 변조기(60)는 대응하는 p-형 부분(44) 및 n-형 부분(52) 각각 보다 더 얇게 도핑되는(또는 균일하게 도핑되지 않은) 부분들(36 및 53)을 포함하는데, 여기서 이들 레이저 도핑된 영역들의 사용은 광 손실을 감소시키는 것으로 밝혀졌다. BOX 층(34) 및 유전체(14)는 전과 같이, SISCAP를 지닌 가이딩을 구속하기 위하여 필요로되는 광학 경계들을 제공한다. 이 구조 뿐만 아니라 활성 에어리어 영역 캐리어 변조 에어리어을 위한 광학 모드는 또한 도13에 도시된다.

도14 및 도15는 도13의 변조기(60)의 특정 SISCAP 기하형태의 변형들을 도시하는데, 여기서 이 변형들은 도펀트 특성과 연관된 광 손실을 최소화함에 따라서 개선된 수행성능을 얻기 위하여 도펀트 농도 프로필들의 수직 구속 및 배치를 제어하도록 사용된다. 도14의 실시예에서, SOI 구조의 단결정 실리콘 표면층(36)의 도핑은 상대적으로 얇은 p-도핑된 캐리어 구속부(44')(상기 부분(44)과 비교하라)를 형성하도록 조절된다. 도펀트 주입 에너지, 도우즈, 캡 층 두께, 온도 등과 관련한 잘 알려져 있는 처리 기술들은 p-형 구속부(44')를 위한 얇은 층을 형성하도록 사용된다. 전과 같이 P+ 부분(40)은 실리사이드(42)에 저 저항 접촉을 제공하도록 중-도핑된다. 도14의 실시예에서, 게이트 영역(20)은 중-도핑된 접촉부(48) 및 얇게 도핑된 n-형 부분(52)를 갖는 단일 폴리실리콘 층을 포함한다. 도15는 2-스텝 폴리실리콘 공정이 n-형 게이트 부분(52)을 형성하도록 사용되는 도14의 실시예의 변형을 도시한 것이다. 도시된 바와 같이, 제1의 상대적으로 얇은 폴리실리콘(52-1)이 증착되고 도핑된다. 그 후, 덜 도핑된(또는 경사 도핑된) 제2의 일반적으로 보다 두꺼운 폴리실리콘 층(52-2)은 n-도핑된 폴리실리콘 층(52-1)을 커버하도록 형성된다. 2-스텝 폴리실리콘 공정은 폴리실리콘 내에서 더욱 양호한 도펀트 구속을 실행하며, 게이트 유전체 인터페이스 근처에서 도펀트 농도를 증가시키고 게이트 유전체를 관통시키는 n-형 도펀트의 량을 감소시킴으로써 바디 영역을 도핑한다. 2 스텝 공정은 피크 광 전계 근처에 더 높은 도펀트 농도를 배치하고 캐리어 변조 영역의 외부에서 도펀트 량을 감소시킨다. 이는 변조 크기를 증가시키고 광 손실을 감소시킨다. 이 증가된 변조 크기는 구동 전압, 또는 장치 광학 경로 길이 또는 이 둘 다를 감소시키도록 사용된다. 게이트 유전체를 관통하는 도펀트를 감소시키면 기생 PN 접합 형성을 제거하고 공핍 모드 장치들에서 반전 층들을 형성하도록 전자들의 이용가능한 소스를 감소시킨다.

도16은 게이트 영역(22)을 포함하는 도4의 SISCAP 구조를 사용하여 형성된 본 발명의 전형적인 전기-광학 변조기(70)을 도시한다. 이 특정 실시예와 연관된 광학 모드는 도시된 바와 같은데, 여기서 캐리어 변조 에어리어가 또한 도시된다. 이 배열의 변형은 도17에 도시되고, 이는 도5의 SISCAP 구조를 사용하는데, 특히, 대칭 게이트 영역(24)을 사용한다. 게이트 구조(24)는 도13의 실시예에서 도시된 바와 유사하게 광학 모드가 대칭이되도록 수정되어 도시된다. 도17을 참조하면, 대칭 게이트 영역(24)의 사용하면, 한쌍의 게이트 전기 접촉부들(50-1 및 50-2)이 게이트 영역 양측 상에 사용되고 배치되도록 한다. 유사한 방식으로, 한쌍의 바디 전기 접촉부들(42-1 및 42-2)이 형성될 수 있다. 도9에 상술되고 예시적으로 도시된 바와 같이, 본 발명의 SISCAP 구조는 게이트 및 바디를 위한 상보적인 실리콘 영역들을 필요로 한다. 도17에 도시된 바와 같은 특정 실시예에서, n-형 바디 영역(44-N) 및 p-형 게이트(52-P)가 사용된다. 도18은 도17의 구조의 변형을 도시하는데, 여기서 게이트 접촉부들(50-1 및 50-2)은 p+ 중-도핑된 부분(48-P)에 인접한 접촉부를 제외하면 유전체(14)에 의해 둘러싸여진다. 모든 사전 서술된 실시예들 처럼, 캐리어 변조가 광학 모드에 중첩하는 에어리어에서 활성 장치 영역(16), p-형 부분(52-P) 및 n-형 바디 부분(44-N)은 더욱 얇게 도핑된다. 요약하면, 이들 실시예들 각각으로 알 수 있는 바와 같이, 광학 모드와 캐리어 변조 에어리어의 중첩은 중요하고, 본 발명의 SISCAP 가이드 배열을 사용하는 성능을 실현시킨다.

도19 및 도20은 본 발명의 전형적인 SISCAP 전기-광학 변조기 구조의 전이 단자 특성들을 도시한 것인데, 여기서 도19는 축적 경우와 연관되고 도20은 공핍 경우와 연관된다. 도19를 참조하면, 바디 영역(예를 들어, 실리사이드 접촉부(42)를 통해서)에 인가되는 전압은 대략 1.7V로 일정하게 유지된다. 이 특정 예에서, 0.3V 및 0.7V 간의 게이트 전압은 1Gb/s의 주파수에서 변조되어 SISCAP 장치를 충전 및 방전시키기 위한 자유 캐리어 이동에 따라서 도시된 바와 같은 게이트 전류(I)를 제공한다. 게이트 전류에서 펄스 전이 전류들은 -10mA 및 +10mA 간에서(게이트 전압 전이들로 인해) 교호 된다. 등가의 바디 전이 전류가 또한 존재하지만 간렬성을 위하여 이들 그래프들에 포함되지 않는다는 것을 이해하여야 한다. 게다가, 필요로되거나 바람직한 경우 게이트 전압들은 전체 이용가능한 전원 양단에서 스팬될 수 있고 특정 CMOS 기술 제약들과 일치되는 것으로 간주된다. 실제로, 다른 인가된 전압들 및 대응하는 전류들은 특정한 전형적인 구조의 설계들을 토대로 인가될 수 있고 성취될 수 있는데, 여기서 상기 제공된 값들은 논의를 위하여 단지 예들로서 고련된다. 상술된 바와 같이, 본 발명의 SISCAP 배열은 실질적으로 제로 DC 전력을과 저 구동 전압을 필요로 하고 주어진 광학 상태(각 펄스 전류 전이 후 감쇠로 판명된 바와 같이)를 유지하는데 실질적으로 전력을 필요로 하지 않는다. 도20의 공핍 경우는 유사하지만, 게이트 접촉부 상에서 보다 큰 전압 스윙(0.7V 내지 1.3V)을 필요로 하는데, 펄스 전류 전이들은 +25mA 및 -25mA 간에서 교호된다. 실제로, 공핍에서 설정 시간(settling time)은 상당히 작은데, 공핍 모드에서 훨씬 더 높은 속도로 동작하는 것을 나타낸다. 이는 게이트 유전체 용량과 직렬인 SISCAP 공핍 용량이 되어, 전체 설계 용량을 감소시킨다. 게다가, 도19 및 도20에 도시된 바와 같이, 바디 전압은 고정된 전압이다. 그러나, 이는 또한 시변 인가 전압일 수 있다는 것을 이해하여야 한다.

본 발명의 SISCAP 구조의 상당한 이점은 SOI-기반 설계에서 효율적인 전기-광학 변조기를 제공하여, 많은 상이한 시스템에 응용된다. 예를 들어, 도21에 간단한 형태로 도시된 마하-젠더 간섭계는 잘 알려져 있는 공정 기술들을 사용하여 형성됨으로써, SOI 구조의 표면 실리콘 층 내에 입력 광 신호 스플리터(81) 및 출력 광 신호 스플리터(83)를 포함하는 소망의 도파관 구조(80)를 형성한다. 대안적으로, MZI 구조는 게이트 영역, 게이트 유전체 및 바디 영역의 조합을 사용하여 형성될 수 있는데, 광 도파는 단결정(또는 실질적으로 단결정) 실리콘 게이트 재료가 사용되는 경우 이 조합에서 지지된다. 도21을 참조하면, 본 발명에 따라서 형성된 전형적인 MZI는 간섭계의 제1 암(84)("공핍 암"으로 표시)을 따라서 배치된 제1 변조기 및 변조기의 제2 암(88)("축적 암"으로 표시)을 따라서 배치된 제2 변조기(86)를 사용한다. 변조기들(82 및 86)의 쌍의 효율적인 설계 레이아웃은 각 도파관 아파암들의 외부 측들 상의 게이트 및 바디 접촉부들(12-A 및 10-D)와 함께 각 도파관 암들의 "내부" 측 상에 바디 및 게이트 접촉부들(10-A)(축적을 위하여) 및 (12-D)(공핍을 위하여)을 형성한다. 이 방식으로, 제1 변조기(82)는 (도20과 관련하여 상술된 자유 캐리어 이동 단자 특성들에 따라서)공핍 모드에서 기능할 것이고 제2 변조기(86)는 축적 모드(유사하게 도19와 관련하여 상술된 자유 캐리어 이동 단자 특성에 따라서)에서 기능할 것이다. 따라서, 이 장치들의 쌍의 형성은 고속 동작할 수 있는 마하-젠더 간섭계를 형성할 수 있다.

단일의 마하-젠더 간섭계만이 도21에 도시된 것이지만, 본 발명의 CMOS-기반 SISCAP 전기-광학 변조기 구성의 상당한 이점은 다수의 이와 같은 간섭계들이 웨이퍼 내의 단일 다이 상에 동시에 형성될 수 있는데, 이와 같은 간섭계들의 어레이들은 직렬, 병렬, 또는 임의의 다른 소망 구성으로 접속될 수 있다. 게다가, 본 발명의 MZI는 축적, 공핍 및 반전 모드 장치들의 임의의 종합일 수 있고 대칭 장치(동일 길이의 암들) 또는 비대칭 장치(동일하지 않은 길이의 암들)로서 형성될 수 있다. 실제로, 각 암의 변조기들 내의 상이한 도펀트 농도들 또는 입력 광 신호를 위한 동일하지 않은 분할비들은 대칭 동작 및 증가된 소광비(extinction ratio)(즉, 변조 깊이)를 위한 비대칭 구성을 제공하는데 사용될 수 있다. 게다가, MZI의 각 암은 하나 이상의 분리 변조기(비대칭 장치는 예를 들어 하나의 암에서 변조기들의 쌍 및 다른 암에서 단일 변조기를 사용할 수 있다)를 포함할 수 있는데, 이 변조기들은 직렬로 접속된다. 다수의 변조기 배열의 이와 같은 일 실시예에서, 상이한 전기 구동 신호들은 장치들 중 분리된 한 장치에 인가될 수 있다. 비대칭 구성은 또한 입력 광 신호의 동일하지 않은 분할비 또는 각 암에서 동일하지 않은 도펀트 농도들을 사용함으로써 제공될 수 있다. 임의의 이들 구성들은 분리되어 또는 조합하여 사용될 수 있고, 이 모든 것은 본 발명의 원리 및 범위 내에 있는 것으로 간주된다.

도22는 도21의 마하-젠더 간섭계를 위한 전형적인 광학 스위칭 특성들의 세트를 도시하는데, 여기서 도22(a)의 특성들은 축적 암(88)을 위한 "광학 0" 및 "광학 1" 특성을 도시하고, 도22(b)는 공핍 암(84)을 위한 "광학 0" 및 "광학 1" 특성들을 도시한다. 도시되지 않았지만 후술된 바와 같이, 이들 스위칭 특성들을 얻기 위한 양 암 상의 전기 접촉부들에 인가되는 AC 및 DC 전압들은 반드시 동일할 필요가 없다. 각 경우에서, 도너(d), 어셉터(a), 전자(e) 및 정공(h) 농도들은 실리콘 바디(10), 게이트 유전체(18) 및 게이트 영역(12)을 통해서 측정된 바와 같이 도시된다.

도23은 도21의 구조에 인가되는 10Gb/s 전기 구동 신호에 대한 MZI 차동 전자 및 정공 자유 캐리어 농도들의 변조 그래프이다. MZI 차동 캐리어 농도들은 도면에서 A-D로 표시된 축적 암("A" 농도)로부터 공핍 암("D" 농도)을 감산함으로써 계산된다. 도23을 참조하면, 레전드 "E"는 전자들을 표시하고 "H"는 정공들을 표시한다. 도시된 퍼센티지는 단결정 벌크 값에 대한 게이트에서 전자 모빌러티를 표시한다. 연구 중에 있는 특정 MZI 장치는 n-형 게이트 및 p-형 바디를 갖는다. 물론, 다른 구성들이 사용될 수 있는데, 여기서 폴리실리콘에서 정공 모빌러티는 주요 관심사이다. 도시된 바와 같이, 피크 정공-자유 캐리어 농도는 피크 전자-자유 캐리어 농도보다 작다. 따라서, 정공 농도는 실리콘 바디/게이트 유전체 인터페이스(p-형 바디에 대해서) 근처의 p-형 도핑 농도를 증가시킴으로써 증가될 수 있다. n-형 도핑이 일정하게 유지되면, 정공 농도는 p-형 도펀트에서 이 증가를 갖는 전자 농도에 대해서 상승될 수 있다. 이 방식으로 p-형 도핑을 변화시키면, 정공 농도는 전자-자유 캐리어 농도와 같거나 크게되도록 만들어질 수 있다. 유사하게, p-형 도펀트 농도는 폴리실리콘 게이트/게이트 유전체 인터페이스 근처에서 n-형 도핑을 감소시키면서 일정하게 유지될 수 있다. 이는 피크 정공 농도에 대해서 펄스의 피크 자유 전자 농도를 감소시킨다. 도핑 농도들의 조정은 주입 에너지, 또는 도우즈, 또는 이들 둘 다를 변화시킴으로써 성취될 수 있다. 상대적인 전자-정공 자유 캐리어 농도들을 조정하는 성능은 각 캐리어 유형을 위한 광학 위상 시프트 또는 감쇠가 상이하기 때문에 중요하다. 그러므로, 광학 펄스 수행성능은 상대적인 전자 및 정공 농도들을 적절하게 조정함으로써 최적화될 수 있다.

게다가, 상술된 바와 같이, 게이트 실리콘 층의 물리적인 특성들은 10Gb/s 근접한 속도에 필요로 되는 자유 캐리어 모빌러티를 위하여 제공하도록 처리될 필요가 있을 수 있다. 도24는 10Gb/s에서 장치 수행성능에 대한 게이트 영역에서 캐리어 모빌러티의 효과들을 도시한 그래프를 포함한다. 이 곡선들은 19% 내지 100% 범위의 모빌러티 퍼센티지들(상기 규정된 바와 같음)에 대해서 계산된다. 장치 수행성능은 게이트 실리콘 모빌러티의 증가에 따라서 증가한다는 것이 명백하다. 그러므로, 게이트 폴리실리콘 층의 재결정화와 같은 기술들은 캐리어들의 모빌리터를 개선시키고 폴리실리콘의 입자 크기를 향상시키도록 사용될 수 있다. 게다가, 실리콘 게이트 영역은 결정 시드 촉매 공정 기술을 사용하여 형성되어 근-단결정 값들로 캐리어 모빌러티를 증가시킨다. 상술된 바와 같이, 어닐링에 앞서 비정질 실리콘 필름에서 Si 주입은 또한 입자 형성을 향상시키는데 사용됨으로써, 자유 캐리어 모빌러티를 개선시킨다. 수소 어닐링과 같은 입자 경계들을 표면안정화시키는 공정은 나머지 입자 경계들로 인한 광 손실을 개선시키는데 사용될 수 있다. 일반적으로, 고속 동작을 제공하는 성능은 상술된 도펀트 구속 기술들과 관련하여 게이트 실리콘의 주의깊은 제어를 필요로 할 것이라는 것을 인지할 것이다.

본 발명의 SISCAP 전기-광학 변조기의 고속 수행성능에 관련된 또 다른 관심은 변조기에 의해 "알 수 있는" 구동 출력 임피던스이다. 도25는 1Gb/s 동작(각 곡선은 62$의 동일한 캐리어 모빌러티 값으로 발생된다)에 대한 입력 임피던스의 영향을 도시한 그래프이다. 3개의 곡선들은 0.1, 25, 및 50Ω의 입력 임피던스 값들과 관계되는데, 여기서 제1 임피던스 값은 입력 신호 구동기가 변조기와 동일한 플랫폼 상에서 집적될 때 변조기로 볼 수 있는 "온-칩" 값과 연관된다. 후자의 2개의 값들은 변조기에 입력 전기 구동 신호를 제공하도록 사용되는 "오프-칩" 신호 소스의 사용과 연관된다. 피크 값의 강하되고 50Ω 소스 출력에 대한 상승/하강 시간들이 증가되면, 상술된 바와 같은 SISCAP 변조기의 각종 다른 특성(직렬 저항, 도펀트 농도, 모빌러티, 접촉 레이아웃, W_active 폭 등)은 이 강하를 극복하도록 고려될 필요가 있다는 것이 명백하다. 실제로, 본 발명의 배열의 장점은 CMOS 회로 기술들은 고속 동작에 대한 이들 각종 제한들을 극복하도록 사용될 수 있다. 예를 들어, 매우 낮은 출력 임피던스를 갖는 온-칩 구동기들은 25Ω 또는 50Ω 출력 임피던스에서 동작할 필요성을 제거하도록 사용될 수 있는데, 그 이유는 마이크로파 전송 라인들이 변조기 및 구동기 간에서 제거되기 때문이다. 따라서, 온-칩 구동기는 25Ω 또는 50Ω으로부터 이보다 훨씬 낮은 값들, 예를 들어 10Ω으로 구동 임피던스를 변환시키는데 사용될 수 있다.

도26은 본 발명에 따라서 형성된 전기-광학 변조기의 수행성능에 대한 게이트 유전체(도면들 중 각종 도면들에서 "t_ox"라 칭함)의 두께의 효과를 도시한 그래프를 포함한다. 또 다시, 측정된 특성은 전형적인 MZI의 "축적" 및 "공핍" 암들 간의 캐리어 농도 차이며, 이들 측정들은 100%의 모빌러티 팩터 및 25Ω의 입력 임피던스를 추정한다. 도26에 도시된 플롯들은 3개의 상이한 게이트 유전체 두께, 30Å, 80Å, 및 200Å에 대해서 계산된다. 본 발명의 목적을 위하여, 이들 값들 각각은 문맥 전체에 걸쳐서 사용되는 "상대적으로 얇은"으로서 규정된다. 도시된 바와 같이, 게이트 유전체 두께 결과들의 증가는 캐리어 농도를 크게 감소시키지만, 동시에 광학 "1" 및 "0" 간의 전이 시간을 감소시킨다. 상술된 각종 다른 수정들과 관련하여, 주어진 상황에서 사용되는 게이트 유전체의 두께(뿐만 아니라 후술되는 바와 같이 유전체를 형성하도록 사용되는 재료)는 특정 시스템 요건들 및 CMOS 처리 기술 호환성에 맞도록 수정될 수 있다.

본 발명의 SISCAP 전자-광학 변조기를 형성하는데 필요로 되는 장치 영역들의 각종 레이아웃들이 사용될 수 있는데, 여기서 효율적이라고 간주되고 소망의 고속 동작을 발생시키는 전형적인 레이아웃들의 세트가 도시된다. 도27은 전형적인 구조이 영역들의 각종 마스크 레이아웃 층 상관관계들을 도시한 상면도인데, 여기서 도27의 선 28-28를 따라서 본 최종 구조의 측면도가 도28에 도시되어 있다. 일련의 금속 접촉부들(90)(이는 하나 이상의 분리된 금속 접촉부들을 포함할 수 있다)은 p-형 바디 실리사이드 접촉부(42) 및 제1 금속층(92)(도28에 도시된 바와 같은) 간을 접속시키는데 사용된다. 그 후, 다수의 비어들(94)은 이 제1 금속층(92) 및 위에 놓이는 금속 층(96) 간을 접촉시키는데 사용될 수 있다. 유사한 접촉부들(100)의 세트는 n-형 게이트 실리사이드 접촉부(50) 및 제1 금속층(92) 간을 접속시키는데 사용될 수 있는데, 비아들(104)의 세트는 제1 금속층(92) 및 제2 금속층(96) 간을 접속시킨다. 도시된 바와 같이, 광 신호(λ_IN)는 도27의 도면의 "바닥"으로 입력되는데, 이 신호는 활성 영역(16)에 결합된다(도28 참조). 제2 금속층(96) 및 제1 금속층(92)을 통한 전기 변조 신호의 인가는 상술된 바와 같이 활성 영역(16)에서 자유 캐리어들을 이동시켜, 위상 변조되고 이보다 적은 범위로 진폭 변조되는 λ_OUT을 발생시킨다. 잘 알려져 있는 CMOS 처리 기술들은 도27 및 도28에 도시된 바와 같은 특정 레이아웃을 형성하도록 사용되어, S 및 W와 같은 각종 치수들을 허용한다. 실제로, 활성 영역 (16)(W)의 폭이 선택되어, 상대적으로 작은 W가 SISCAP 구조의 RC 시정수에서 용량값을 감소시킨다는 것을 인지하는 반면에, 상대적으로 더 큰 W가 광 손실(즉, 보다 큰 모드 크기)을 감소시키는 것이 바람직하다. 유사한 상황이 파라미터(S)에 대해서 존재하는데, 그 이유는 보다 작은 값들이 직렬 장치 저항을 감소시키지만 광 손실을 증가시키기 때문이다. 각 세트에서, 광학 및 전기 제약들 둘 다는 동시에 부합될 수 없고, 이들 수행성능 파라미터들 간의 균형은 특정 실시예의 판단에 따른다.

본 발명의 SISCAP 전기-광학 변조기를 형성하기 위해 종래의 CMOS 공정을 사용하는 부가적인 이점은, 장치 성능을 향상시키기 위해 각종 층들의 토폴로지 및 형상을 맞출 수 있다는 것이라는 점이 밝혀졌다. 예를 들어 그리고 도29 및 도30에 도시된 바와 같이, 게이트 폴리실리콘 층 및 실리콘 바디 층의 토폴로지 및 형상은 변조기 자체 내로 그리고 밖으로의 광학 결합을 개선시키도록 수정될 수 있다. 상술된 도27을 다시 참조하면, 게이트 폴리실리콘(20)의 측(20-L)은 바디 영역을 따라서 전파되는 입력 광 신호가 우선 변조기 구조에 조우되는 위치에서 급격한 스텝을 갖는 것으로서 도시된다. 기하형태의 이와 같은 급격한 변화는 광 신호의 상당 부분을 반사시킴으로, 변조기 구조에 결합되지 않는다. 이 문제는 도29에 도시된 폴리실리콘 층(21)과 같은 테이퍼링된 게이트 폴리실리콘 층을 사용함으로써 극복될 수 있는데, 여기서 게이트 폴리실리콘의 토폴로지 및 형상은 입력 테이퍼(23) 및 출력 테이퍼(25)(이들 테이퍼들은 1 차원 또는 2차원일 수 있다)를 포함하도록 수정된다.

광 도파관위에 폴리실리콘 층을 점진적으로 도입함으로써, 광 전이 영역(OTR로 도시됨) 내의 인덱스 변화는 또한, 폴리실리콘 층의 크기가 활성 영역(16)의 폭에 정합될 때까지 점진적으로 증가된다. 인입하는 광 신호에 의해 알 수 있는 유효 인덱스의 변화의 주의깊은 제어는 변조기의 입력에서 반사되는 광 신호의 부분을 크게 감소시킬 것이다. 장치를 빠져나갈 때, 유사한 감소하는 출력 테이퍼는 광학 출력 신호에 의해 알 수 있는 굴절율 변화를 점진적으로 감소시킴으로써 활성 장치 영역으로 다시 반사되는 광 신호의 량을 감소시킬 것이다. 밑에 놓이는 테이퍼링된 실리콘 층(27)은 인입하는 광 신호 및 활성 영역 내의 단면 도파관 에어리어 간에서 정합하는 광학 모드에 제공하도록 사용된다. 도시된 바와 같이, 테이퍼링된 실리콘 층(27)은 안쪽으로 테이퍼링된 입력부(29)를 포함하여, 인입하는 광 신호가 모드 크기가 변조기의 활성 영역(즉, 영역(16))에 일치할 때까지 변조기에 근접함에 따라서 모드 크기를 점진적으로 감소시키도록 한다. 유사한 방식으로, 출력 실리콘 테이퍼(31)는 변조기의 출력에서 모드 크기를 증가시키도록 기능하여, 출력 도파관(도시되지 않음)으로 개선된 출력 결합 효율을 제공한다. OTR은 근본적으로 도핑되지 않음으로, 장치 속도에 상당한 영향을 미치지 않게 된다.

입력 테이퍼 및 출력 테이퍼 둘 다를 포함한 것으로서 도29에 도시되었지만, 게이트 및 실리콘 구조들 둘 다가 단지 하나의 이와 같은 테이퍼를 포함할 수 있고 실제로 단지 (예를 들어) 하나의 입력 테이퍼가 필요로 되는 애플리케이션들이 존재할 수 있다는 것을 이해하여야 한다. 게다가, 단지 게이트 영역만이 테이퍼링되거나 단지 실리콘 영역만이 테이퍼링되는 애플리케이션들이 존재할 수 있다.

도30은 이 테이퍼링된 배열의 변형을 도시한 것인데, 여기서 전형적인 게이트 폴리실리콘 층(33)은 광 신호의 도입을 조절하도록 형성되어, 이들 코너들이 시스템 내로 반사들을 도입하도록 폴리실리콘 층의 레이아웃에서 임의의 "코너들"을 제거한다. 밑에 놓이는 실리콘 층(35)은 코너들의 존재를 최소화하도록 유사하게 형성되는데, 여기서 도30에 도시된 바와 같은 배열에서, 실리콘 층(35)은 위에 놓이는 폴리실리콘 층(33)에 대향되는 방향의 각도로 패턴닝된다. 그러므로, 부가적인 이점으로서, 이 특정 레이아웃 배열은 층들(35 및 33), SOI 및 폴리실리콘 각각으로 이루어진 활성 영역(16)(W_active로 규정)의 각 층 최소 선폭 규칙들에 대한 제약들을 감소시킨다. 이 경우에 활성 영역은 실리콘 층(35)의 최내부 에지(37) 및 폴리실리콘 층(33)의 최외부 에지(39) 간의 거리로서 규정된다. 실제로, 도30의 설계를 사용하면, 0.35㎛의 폭(W_active)을 갖는 활성 영역은 1.0㎛ 정도의 설계 규칙들을 사용하여 형성될 수 있다. 게다가, 광학 모드 정합은 심지어 밑에 놓인 실리콘 층(35)을 테이퍼링함이 없이도 여전히 도30의 특정 레이아웃에서 발생된다. 실제로, 광학 모드는 도시된 바와 같이 코너들(41 및 43)에서 재크기화되도록 시작될 것이며, 광 신호 모드의 한 측은 실리콘 층(35)(코너 41)의 "상부" 측에 의해 한정되고 다른 한 측은 폴리실리콘 층(33)(코너 43)의 "하부" 측에 의해 한정된다.

도31 및 도32는 대안적인(저속) 레이아웃 배열의 상면도 및 절단면도 각각을 도시한 것이다. 이 경우에, 게이트 폴리실리콘 층은 게이트(12)의 실리사이드(50) 및 전기 변조 입력 신호 간을 전기 접속시키기 위하여 사용되는 한쌍의 폴리실리콘 탭 접촉부들(120 및 122)을 포함한 도시된 바와 같은 "크로스바" 구조를 나타내도록 패턴닝된다. 도32(a)의 섹션 C-C는 게이트 실리사이드(50) 및 폴리실리콘 탭 접촉부(120) 간의 접촉을 도시한 이 "게이트" 접촉을 도시한 것이다. 바디 실리사이드(42)에 대한 접촉은 상면도(도31) 및 섹션 B-B (도32(b))에 도시된 바와 같은 다수의 분리된 금속 접촉부들(124)에 의해 제공된다. 대안적인 "넓은 게이트" 레이아웃은 도33 및 도34에 도시되는데, 이 레이아웃은 빔 직경이 활성 영역(16)의 폭(W) 보다 작은 배열들에서 사용될 수 있고, 가이딩은 수평 방향에서 필요로되지 않는다. 이 경우에, 게이트 폴리실리콘 층은 도시된 바와 같이 패턴닝되어, 게이트 실리사이드(50)에 다수의 접촉부들(126) 뿐만아니라 바디 실리사이드(42)에 다수의 분리된 접촉부들(128)을 제공한다.

실제로, 본 발명의 부가적인 구현방식으로서, 본 발명의 SISCAP 전기-광학 장치 구조를 형성하기 위한 상대적으로 간단한 CMOS 처리 기술들 및 레이아웃들을 사용하면 이와 같은 장치들의 각종 조합들을 웨이퍼 상의 단일 다이 상에 동시에 제조되도록 하여, 각 장치가 증착들, 도펀트 확산 특성들 등과 관련한 동일한 처리 상태들을 겪기 때문에 수행성능면에서 거의 또는 전혀 차이가 없이 어레이들 및 이외 다른 구성들이 형성되도록 한다는 것을 이해하여야 한다. 도35는 이 경우에 도31의 탭 레이아웃을 사용하는 본 발명의 다수의 SISCAP 전기-광학 변조기들을 사용하여 형성될 수 있는 전형적인 병렬 변조기 어레이 구성(140)을 도시한다. 병렬 어레이(140)는 분리된 변조기들(142-1, 142-2, ..., 142-N)의 세트를 포함하는데, 각 변조기는 도35에서 상이한 파장(λ_IN1,λ_IN2,..., λ_INn)에서 동작하는 분리된 광 신호를 수신할 수 있다. 대안적으로, 각 변조기는 상이한 전기 변조 신호 입력을 사용하여 동일한 파장으로 동작될 수 있고, 두 배열들의 변화에 따라서, (n 보다 적은)파장들의 선택된 세트가 또한 사용될 수 있는데, 상이한 전기 신호들이 각 세트에 사용된다. 게다가, 동일한 전기 신호가 모든 변조기들에 공급될 수 있는데, 각 변조기는 상이한 파장에서 동작한다. 대안적인 직렬 어레이 구성(150)은 도36에 도시되는데, 변조기(152-1)로부터 광학 출력은 변조기(152-2) 등에 입력으로서 인가되는데, 변조기(152-(N-1))로부터의 출력은 입력으로서 변조기(152-N)에 입력된다. 이와 같은 어레이들에 대한 제조 상태들을 타이트하게 조절하는 성능은 본 발발명의 SISCAP 전기-광학 장치의 중요한 이점으로 간주된다.

Claims

실리콘-기반 전기-광학 장치에 있어서,

제1 도전형을 나타내기 위하여 도핑된 상대적으로 얇은 실리콘 바디 영역;

제2 도전형을 나타내기 위하여 도핑된 상대적으로 얇은 실리콘 게이트 영역으로서, 상기 실리콘 바디 및 게이트 영역들 사이의 인접 에어리어를 규정하기 위하여 적어도 부분적으로 상기 실리콘 바디 영역 위에 배치되는 상기 실리콘 게이트 영역;

상기 실리콘 바디 및 게이트 영역들 사이의 상기 인접 에어리어에 배치된 상대적으로 얇은 유전체 층으로서, 상기 상대적으로 얇은 유전체 층을 기재한 상기 실리콘 바디와 게이트 영역들의 조합은 상기 전기-광학 장치의 활성 영역을 규정하는, 상기 유전체 층;

상기 실리콘 게이트 영역에 결합된 제1 전기 접촉부; 및

상기 실리콘 바디 영역에 결합된 제2 전기 접촉부로서, 전기 신호를 상기 제1 및 제2 전기 접촉부들에 인가할 때, 자유 캐리어들은 동시에 상기 상대적으로 얇은 유전체 층의 양측들 상에 실리콘 바디 및 게이트 영역들 내에서 축적, 공핍 또는 반전되어, 광 신호의 광 전계가 상기 전기-광학 장치의 활성 영역 내의 자유 캐리어 농도 변조 에어리어와 실질적으로 중첩하는, 상기 제2 접촉부를 포함하는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 전기 신호를 상기 제1 및 제2 전기 접촉부들에 인가할 때, 상기 유전체 층 근처의 자유 캐리어 농도 변조 피크의 위치가 상기 광 전계의 피크의 위치와 실질적으로 일치하도록, 상기 실리콘 바디 영역에 대한 실리콘 게이트 영역의 상대적인 배치는, 상기 실리콘 게이트 및 바디 영역들의 도핑 농도들 및 두께와 상기 유전체 층의 두께와 조합하여, 조절되는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 광 전계의 피크는 상대적으로 얇은 유전체 층으로부터 규정된 바와 같은 상기 실리콘 게이트 영역의 총 두께의 1/4 내에 있고 상기 상대적으로 얇은 유전체 층으로부터 규정된 바와 같은 실리콘 바디 영역의 총 두께의 1/4 내에 있는, 실리콘-기반 전기-광학 장치.
제3항에 있어서, 상기 광 전계의 피크는 상기 상대적으로 얇은 유전체 층으로부터 규정된 바와 같은 상기 실리콘 게이트 영역의 총 두께의 1/8 내에 있고 상기 상대적으로 얇은 유전체 층으로부터 규정된 바와 같은 상기 실리콘 바디 영역의 총 두께의 1/8 내에 있는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 실리콘 게이트 영역 내의 상기 광 전계의 퍼센티지는 상기 실리콘 바디 영역 내의 상기 광 전계의 퍼센티지와 실질적으로 동일한, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 상대적으로 얇은 실리콘 게이트 영역은 상기 활성 영역과 연관된 제1 부분 및 제1 전기 접촉 영역의 위치와 연관된 제2 부분을 포함하는 것으로서 규정되는, 실리콘-기반 전기-광학 장치.
제6항에 있어서, 상기 실리콘 게이트 영역의 제2 부분은 상기 제1 부분의 어느 한측에 배치된 제1 및 제2 분리된 에어리어들을 포함하며, 상기 제1 전기 접촉 영역은 상기 제1 분리된 에어리어에 배치되고 제3 전기 접촉 영역은 상기 제2 분리된 에어리어에 배치되는, 실리콘-기반 전기-광학 장치.
제6항에 있어서, 상기 실리콘 게이트 영역의 제1 부분은 상기 제1 부분에서 광 손실을 감소시키기 위하여 상기 실리콘 게이트 영역의 상기 제2 부분 보다 더 얇게 도핑되고, 상기 제2 부분은 상기 활성 영역 및 상기 제1 전기 접촉 영역 간의 상대적으로 낮은 직렬 저항을 제공하도록 더 많이 중-도핑되는, 실리콘-기반 전기-광학 장치.
제8항에 있어서, 상기 상대적으로 낮은 직렬 저항은 상대적으로 낮은 출력 구동 임피던스를 갖는 전기 신호원에 의해 구동될 때 고속 동작을 허용하는, 실리콘-기반 전기-광학 장치.
제8항에 있어서, 상기 실리콘 게이트 영역은 상기 제1 부분으로부터 상기 제2 부분으로 증가하는 등급화된 도펀트 농도를 나타내는, 실리콘-기반 전기-광학 장치.
제6항에 있어서, 상기 실리콘 게이트 영역은 상기 제1 부분 위에 배치되는 제3 부분을 나타내며, 상기 제3 부분은 상기 활성 부분 내에서 광 손실을 감소시키기 위하여 상기 제1 부분 보다 더 얇게 도핑되는, 실리콘-기반 전기-광학 장치.
제11항에 있어서, 상기 실리콘 게이트 영역은 상기 제1 부분으로부터 상기 제3 부분으로 감소되는 등급화된 도펀트 농도를 나타내는, 실리콘-기반 전기-광학 장치.
제6항에 있어서, 상기 실리콘 게이트 영역의 제1 부분은 10¹⁷cm^-3 정도의 도펀트 농도를 나타내며, 상기 실리콘 게이트 영역의 제2 부분은 10¹⁹cm^- ³정도의 도펀트 농도를 나타내는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 상대적으로 얇은 실리콘 게이트 영역의 두께는 실질적으로 상기 상대적으로 얇은 유전체 층의 위치에서 상기 광 전계의 피크를 유지시키도록 조절되는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 상대적으로 얇은 실리콘 게이트 영역은 1/2 마이크론보다 적은 두께를 포함하는, 실리콘-기반 전기-광학 장치.
제15항에 있어서, 상기 상대적으로 얇은 실리콘 게이트 영역은 0.2㎛ 보다 적은 두께를 포함하는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 상대적으로 얇은 실리콘 게이트 영역은 폴리실리콘, 비정질 실리콘, 입자-크기-확장된 폴리실리콘, 입자-경계-표면안정화된 폴리실리콘, 입자-정렬된 폴리실리콘, 스트레인드된 실리콘, 실질적으로 단결정 실리콘, Si_xGe_1-x및 단결정 실리콘으로 구성되는 그룹으로부터 선택된 하나 이상의 실리콘 형태들을 포함하는, 실리콘-기반 전기-광학 장치.
제17항에 있어서, 상기 상대적으로 얇은 실리콘 게이트 영역은 식별된 그룹으로부터 선택된 한가지 형태의 실리콘의 단일 층을 포함하는, 실리콘-기반 전기-광학 장치.
제17항에 있어서, 상기 상대적으로 얇은 실리콘 게이트 영역은 식별된 그룹에서 한 가지 이상의 형태들의 실리콘으로부터 선택되는 실리콘의 다층들을 포함하는, 실리콘-기반 전기-광학 장치.
제17항에 있어서, 상기 상대적으로 얇은 실리콘 게이트 영역을 폴리실리콘을 포함하는, 실리콘-기반 전기-광학 장치.
제20항에 있어서, 상기 폴리실리콘은 입자-크기-확장된 폴리실리콘을 포함하는, 실리콘-기반 전기-광학 장치.
제21항에 있어서, 상기 입자-크기-확장된 폴리실리콘은 시드 촉매 기술을 사용하여 형성되는, 실리콘-기반 전기-광학 장치.
제21항에 있어서, 상기 입자-크기-확장된 폴리실리콘은 실리콘 주입 및 어닐 공정을 사용하여 형성되는, 실리콘-기반 전기-광학 장치.
제20항에 있어서, 상기 폴리실리콘은 입자-경계-표면안정화된 폴리실리콘을 포함하는, 실리콘-기반 전기-광학 장치.
제24항에 있어서, 상기 입자-경계-표면안정화된 폴리실리콘은 수소 어닐 공정을 사용하여 형성되는, 실리콘-기반 전기-광학 장치.
제20항에 있어서, 상기 폴리실리콘은 입자-정렬된 폴리실리콘을 포함하는, 실리콘-기반 전기-광학 장치.
제17항에 있어서, 상기 상대적으로 얇은 실리콘 게이트 영역은 비정질 실리콘을 포함하는, 실리콘-기반 전기-광학 장치.
제17항에 있어서, 상기 상대적으로 얇은 실리콘 게이트 영역은 스트레인드 실리콘을 포함하는, 실리콘-기반 전기-광학 장치.
제17항에 있어서, 상기 상대적으로 얇은 실리콘 게이트 영역은 실질적으로 단결정 실리콘을 포함하는, 실리콘-기반 전기-광학 장치.
제17항에 있어서, 상기 상대적으로 얇은 실리콘 게이트 영역은 Si_xGe₁ _-x를 포함하는, 실리콘-기반 전기-광학 장치.
제17항에 있어서, 상기 상대적으로 얇은 실리콘 게이트 영역은 단결정 실리콘을 포함하는, 실리콘-기반 전기-광학 장치.
제6항에 있어서, 상기 제1 전기 접촉 영역은 상기 실리콘 게이트 영역의 제2 부분 내에 형성되는 실리사이드를 포함하는, 실리콘-기반 전기-광학 장치.
제32항에 있어서, 상기 실리사이드는 탄탈, 실리사이드, 코발트 실리사이드, 티타늄 실리사이드, 몰리브덴 실리사이드, 텅스텐 실리사이드, 및 니켈 실리사이드로 구성되는 그룹으로부터 선택되는, 실리콘-기반 전기-광학 장치.
제6항에 있어서, 상기 제1 전기 접촉 영역은 저 직렬 저항을 제공하면서 광 신호 손실을 감소시키기 위하여 상기 실리콘 게이트 영역의 제2 부분을 따라 상이한 위치들에 배치되는 다수의 분리된 접촉 에어리어들을 포함하는, 실리콘-기반 전기-광학 장치.
제7항에 있어서, 상기 제1 및 제3 전기 접촉 영역들 각각은 상기 실리콘 게이트 영역의 제2 부분의 상기 제1 및 제2 에어리어들 내에 형성되는 실리사이드를 포함하는, 실리콘-기반 전기-광학 장치.
제35항에 있어서, 상기 실리사이드는 탄탈 실리사이드, 코발트 실리사이드, 티타늄 실리사이드, 몰리브덴 실리사이드, 텅스텐 실리사이드 및 니켈 실리사이드로 구성되는 그룹으로부터 선택되는, 실리콘-기반 전기-광학 장치.
제36항에 있어서, 상기 실리사이드는 티타늄 실리사이드인, 실리콘-기반 전기-광학 장치.
제7항에 있어서, 상기 제1 및 제3 전기 접촉 영역들 각각은 저 직렬 저항을 제공하면서 광 손실을 감소시키기 위하여 상기 실리콘 게이트 영역의 제2 부분의 제1 및 제2 에어리어들 각각을 따라 상이한 위치들에 배치되는 다수의 분리된 접촉 에어리어들을 포함하는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 실리콘 게이트 영역은 광 신호 손실을 감소시키기 위하여 상기 활성 장치 영역 내의 하나 이상의 라운드된 코너 에지들을 나타내는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 상대적으로 얇은 실리콘 바디 영역은 상기 활성 영역과 연관된 제1 부분 및 제2 전기 접촉 영역의 위치와 연관된 제2 부분을 포함하는 것으로서 규정되는, 실리콘-기반 전기-광학 장치.
제40항에 있어서, 상기 실리콘 바디 영역의 제2 부분은 상기 제1 부분의 어느 한측에 배치된 제1 및 제2 분리된 에어리어들을 포함하며, 상기 제2 전기 접촉 영역은 상기 제1 분리된 에어리어에 배치되고 제4 전기 접촉 영역은 상기 제2 분리된 에어리어에 배치되는, 실리콘-기반 전기-광학 장치.
제40항에 있어서, 상기 실리콘 바디 영역의 제1 부분은 상기 제1 부분에서 광 신호 손실을 감소시키기 위하여 상기 실리콘 바디 영역의 제2 부분 보다 더 얇게 도핑되며, 상기 제2 부분은 상기 활성 영역 및 상기 제2 전기 접촉 영역 간의 상대적으로 낮은 직렬 저항을 제공하도록 더 많이 중-도핑되는, 실리콘-기반 전기-광학 장치.
제42항에 있어서, 상기 상대적으로 낮은 직렬 저항은 상대적으로 낮은 출력 구동 임피던스를 갖는 전기 신호원에 의해 구동될 때 더 높은 속도로 동작하는, 실리콘-기반 전기-광학 장치.
제42항에 있어서, 상기 실리콘 바디 영역은 상기 제1 부분으로부터 상기 제2 부분으로 증가하는 등급화된 도펀트 농도를 나타내는, 실리콘-기반 전기-광학 장치.
제40항에 있어서, 상기 실리콘 바디 영역은 상기 제1 부분 아래에 배치되는 제3 부분을 나타내며, 상기 제3 부분은 상기 제1 부분 보다 더 얇게 도핑되어 상기 활성 영역 내에서 광 손실을 감소시키는, 실리콘-기반 전기-광학 장치.
제45항에 있어서, 상기 실리콘 바디 영역은 상기 제1 부분으로부터 상기 제3 부분으로 감소되는 등급화된 도펀트 농도를 나타내는, 실리콘-기반 전기-광학 장치.
제40항에 있어서, 상기 실리콘 바디 영역의 제1 부분은 10¹⁷cm^-3 정도의 도펀트 농도를 나타내고 상기 실리콘 바디 영역의 제2 부분은 10¹⁹cm^-3 정도의 도펀트 농도를 나타내는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 상대적으로 얇은 실리콘 바디 영역의 두께는 실질적으로 상기 상대적으로 얇은 유전체 층의 위치에서 광 전계의 피크를 유지시키도록 조절되는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 상대적으로 얇은 실리콘 바디 영역은 1/2 마이크론 보다 적은 두께를 포함하는, 실리콘-기반 전기-광학 장치.
제49항에 있어서, 상기 상대적으로 얇은 실리콘 바디 영역은 0.2㎛ 보다 적은 두께를 포함하는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 상대적으로 얇은 실리콘 바디 영역은 부분적으로 공핍된 실리콘, 완전-공핍된 실리콘, 스트레인드 실리콘, 실질적으로 단결정 실리콘, Si_xGe_1-x 및 단결정 실리콘으로 구성되는 그룹으로부터 선택된 한 가지 이상의 형태의 실리콘을 포함하는, 실리콘-기반 전기-광학 장치.
제51항에 있어서, 상기 상대적으로 얇은 실리콘 바디 영역은 식별된 그룹으로부터 선택된 한 가지 형태의 실리콘의 단일 층을 포함하는, 실리콘-기반 전기-광학 장치.
제51항에 있어서, 상기 상대적으로 얇은 실리콘 바디 영역은 식별된 그룹에서 한 가지 이상의 형태들의 실리콘으로부터 선택된 실리콘의 다층들을 포함하는, 실리콘-기반 전기-광학 장치.
제51항에 있어서, 상기 상대적으로 얇은 실리콘 바디 영역은 부분적으로-공핍된 실리콘을 포함하는, 실리콘-기반 전기-광학 장치.
제51항에 있어서, 상기 상대적으로 얇은 실리콘 바디 영역은 전체-공핍된 실리콘을 포함하는, 실리콘-기반 전기-광학 장치.
제51항에 있어서, 상기 상대적으로 얇은 실리콘 바디 영역은 스트레인드 실리콘을 포함하는, 실리콘-기반 전기-광학 장치.
제51항에 있어서, 상기 상대적으로 얇은 실리콘 바디 영역은 실질적으로 단결정 실리콘을 포함하는, 실리콘-기반 전기-광학 장치.
제51항에 있어서, 상기 상대적으로 얇은 실리콘 바디 영역은 Si_xGe₁ _-x를 포함하는, 실리콘-기반 전기-광학 장치.
제51항에 있어서, 상기 상대적으로 얇은 실리콘 바디 영역은 단결정 실리콘을 포함하는, 실리콘-기반 전기-광학 장치.
제40항에 있어서, 상기 제2 전기 접촉 영역은 상기 실리콘 바디 영역의 제2 부분 내에서 형성되는 실리사이드를 포함하는, 실리콘-기반 전기-광학 장치.
제60항에 있어서, 상기 실리사이드는 탄탈 실리사이드, 코발트 실리사이드, 티타늄 실리사이드, 몰리브덴 실리사이드, 텅스텐 실리사이드 및 니켈 실리사이드로 구성되는 그룹으로부터 선택되는, 실리콘-기반 전기-광학 장치.
제40항에 있어서, 상기 제2 전기 접촉 영역은 저 직렬 저항을 제공하면서 광 신호 손실을 감소시키기 위하여 상기 실리콘 바디 영역의 상기 제2 부분을 따라 상이한 위치들에 배치되는 다수의 분리된 접촉 에어리어들을 포함하는, 실리콘-기반 전기-광학 장치.
제41항에 있어서, 상기 제2 및 제4 전기 접촉 영역들은 상기 실리콘 바디 영역의 제2 부분의 상기 제1 및 제2 에어리어들 내에 형성되는 실리사이드를 포함하는, 실리콘-기반 전기-광학 장치.
제63항에 있어서, 상기 실리사이드는 탄탈 실리사이드, 코발트 실리사이드, 티타늄 실리사이드, 몰리브덴 실리사이드, 텅스텐 실리사이드, 및 니켈 실리사이드로 구성되는 그룹으로부터 선택되는, 실리콘-기반 전기-광학 장치.
제41항에 있어서, 상기 제2 및 제4 전기 접촉 영역들 각각은 저 직렬 저항을 제공하면서 광 손실을 감소시키기 위하여 상기 실리콘 바디 영역의 제2 부분의 상기 제1 및 제2 에어리어들 각각을 따라 상이한 위치들에 배치된 다수의 분리된 접촉 에어리어들을 포함하는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 실리콘 바디 영역은 광 신호 손실을 감소시키기 위하여 상기 활성 장치 영역에서 하나 이상의 라운드된 코너 에지들을 나타내는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 실리콘 바디 영역은 p-형 도전율을 나타내고 상기 실리콘 게이트 영역은 n-형 도전율을 나타내는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 실리콘 바디 영역은 n-형 도전율을 나타내고 상기 실리콘 게이트 영역은 p-형 도전율을 나타내는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 실리콘 바디 영역은 n-형 및 p-형 도전율 둘 다를 나타내며, 상기 전자들의 농도는 상기 정공들의 농도 보다 크고, 상기 실리콘 게이트 영역은 n-형 및 p-형 도전율 둘 다를 나타내며, 상기 정공들의 농도는 상기 전자들의 농도보다 크며, 상기 농도 차는 전기 신호를 인가할 때 자유 캐리어 이동을 위하여 제공하는데 충분하게 되는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 실리콘 바디 영역은 n-형 및 p-형 도전율 둘 다를 나타내며, 상기 정공들의 농도는 상기 전자들의 농도 보다 크고, 상기 실리콘 게이트 영역은 n-형 및 p-형 도전율 둘 다를 나타내며, 상기 전자들의 농도는 상기 정공들의 농도보다 크며, 상기 농도 차는 전기 신호를 인가할 때 자유 캐리어 이동을 위하여 제공하는데 충분하게 되는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 상대적으로 얇은 유전체 층은 상기 상대적으로 얇은 유전체 층의 양측들 상에 상기 실리콘 게이트 및 바디 영역들 내에서 자유 캐리어들의 고속 충전 및 방전을 나타내는 재료를 포함하는, 실리콘-기반 전기-광학 장치.
제71항에 있어서, 상기 상대적으로 얇은 유전체 층은 한 가지 재료로 형성된 단일 층을 포함하는, 실리콘-기반 전기-광학 장치.
제71항에 있어서, 상기 상대적으로 얇은 유전체 층은 적어도 하나의 재료를 포함하는 다수의 서브층들을 포함하는, 실리콘-기반 전기-광학 장치.
제71항에 있어서, 상기 유전체는 실리콘 이산화물, 실리콘 질화물, 옥시나이트리드, 비스무쓰 산화물, 하프늄 산화물, 및 이들의 임의의 배합으로 구성되는 그룹으로부터 선택되는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 상대적으로 얇은 유전체 층은 단지 1000Å의 두께를 포함하는, 실리콘-기반 전기-광학 장치.
제75항에 있어서, 상기 상대적으로 얇은 유전체 층은 단지 200Å의 두께를 포함하는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 장치는 상기 활성 영역보다 낮은 유효 굴절율을 나타내는 주변 영역을 포함하며, 상기 주변 영역은 상기 전기-광학 장치 내에 실질적인 수직 및 수평 광 신호 구속을 제공하기 위해 상기 유효 굴절율이 상기 활성 영역으로부터 벗어나서 감소되도록 배치되는, 실리콘-기반 전기-광학 장치.
제77항에 있어서, 상기 주변 영역은 실리콘 이산화물, 실리콘 질화물 또는 실리콘으로 구성되는 그룹으로부터 선택된 하나 이상의 재료들을 포함하는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 장치는 전기-광학 위상 변조기를 포함하며, 전기 변조 신호는 상기 제1 및 제2 전기 접촉부들에 인가되며, 상기 변조기는 동작 동안 실질적으로 제로 DC 전력을 도출하는, 실리콘-기반 전기-광학 장치.
제79항에 있어서, 상기 장치는 동작 동안 실질적으로 제로 DC 전력을 도출하고, 근본적으로 광학 "1" 및 광학 "0" 위상 상태들 간의 전이들 동안에만 AC 전력을 도출하는 저 전력 장치인, 실리콘-기반 전기-광학 장치.
제79항에 있어서, 상기 장치는 통합 CMOS 트랜지스터 기술에 부합하는 공급 전압보다 작거나 같은 값의 전기 변조 신호 입력 전압으로 동작하는 저 전압 장치로서 규정되는, 실리콘-기반 전기-광학 장치.
제79항에 있어서, 상기 장치는 2V보다 작은 값의 전기 변조 신호 입력 전압으로 동작하는 저 전압 장치로서 규정되는, 실리콘-기반 전기-광학 장치.
제79항에 있어서, 상기 장치는 단지 2밀리미터의 광 전파 방향을 따른 활성 길이를 포함하는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 장치는 다수의 전기-광학 위상 변조기들을 포함하며, 적어도 하나의 전기 변조 신호는 입력으로서 상기 제1 및 제2 전기 접촉부들 중 적어도 한 접촉부에 인가되는, 실리콘-기반 전기-광학 장치.
제84항에 있어서, 상기 다수의 전기-광학 위상 변조기들은 전기-광학 위상 변조기들의 병렬 어레이를 포함하는, 실리콘-기반 전기-광학 장치.
제84항에 있어서, 상기 다수의 전기-광학 위상 변조기들은 전기-광학 위상 변조기들의 직렬 접속을 포함하는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 전기-광학 장치는 실리콘 기판, 매립된 유전체 층 및 상대적으로 얇은 표면 실리콘 층을 포함한 실리콘-온-절연체(SOI) 배열의 부분으로서 형성되며, 상기 전기-광학 장치의 실리콘 바디 영역은 상기 상대적으로 얇은 표면 실리콘 층 내에 형성되는, 실리콘-기반 전기-광학 장치.
제87항에 있어서, 상기 매립된 유전체 층은 실리콘보다 낮은 굴절율을 지닌 재료를 포함하고 상기 SOI 표면 실리콘 층에 형성된 상대적으로 얇은 실리콘 바디 영역 내에서 광 구속을 위하여 제공되는, 실리콘-기반 전기-광학 장치.
제87항에 있어서, 상기 매립된 유전체 층은 실질적으로 낮은 광 손실을 성취하는 것과 연관된 두께를 포함하는, 실리콘-기반 전기-광학 장치.
제89항에 있어서, 상기 매립된 유전체 층은 적어도 0.2 마이크론의 두께를 포함하는, 실리콘-기반 전기-광학 장치.
제87항에 있어서, 상기 상대적으로 얇은 표면 실리콘 층은 1/2 마이크론 보다 크지 않은 두께를 포함하는, 실리콘-기반 전기-광학 장치.
제91항에 있어서, 상기 상대적으로 얇은 실리콘 층은 0.2㎛ 보다 크지 않은 두께를 포함하는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 실리콘 게이트 영역은 광 신호가 상기 활성 영역에 결합되는 장치의 일부를 따라 입력 증가하는 테이퍼를 포함하는 형상을 포함하며, 상기 입력 테이퍼는 상기 전기-광학 장치의 입력에서 광학 신호 반사들을 최소화하는, 실리콘-기반 전기-광학 장치.
제93항에 있어서, 상기 입력 증가하는 테이퍼는 근본적으로 도핑되지 않은, 실리콘-기반 전기-광학 장치.
제93항에 있어서, 상기 입력 테이퍼는 상기 광학 신호 전파 방향과 동일한 방향에서 1차원 테이퍼인, 실리콘-기반 전기-광학 장치.
제93항에 있어서, 상기 입력 테이퍼는 상기 광학 신호 전파와 동일한 방향에서 제1 차원의 테이퍼 및 상기 광학 신호 전파 방향에 수직한 방향에서 제2 차원의 테이퍼를 포함하는 2차원의 테이퍼인, 실리콘-기반 전기-광학 장치.
제93항에 있어서, 상기 장치는 각을 이룬 실리콘 바디 영역을 더 포함하며, 상기 각을 이룬 실리콘 바디 영역은 상기 각을 이룬 실리콘 바디 영역 및 상기 테이퍼링된 실리콘 게이트 영역 간의 중첩이 코너 반사들을 감소시키고 상기 전기-광학 장치의 입력에서 정합하는 광학 모드를 제공하도록 하는 형상을 갖는, 실리콘-기반 전기-광학 장치.
제97항에 있어서, 상기 각을 이룬 실리콘 바디 영역은 상기 실리콘 게이트 영역의 입력 및 출력 테이퍼들에 대향하는 각도로 패턴닝되어, 상기 바디 및 게이트 영역들의 대향하는 방향들이 상기 활성 장치 영역의 폭을 조절 및 규정하도록 사용되는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 실리콘 게이트 영역은 광 신호가 상기 활성 영역 밖에 결합되는 장치의 일부를 따라 출력 감소하는 테이퍼를 포함하는 형상을 포함하며, 상기 출력 테이퍼는 상기 전기-광학 장치의 출력에서 광학 신호 반사들을 최소화하도록 하는, 실리콘-기반 전기-광학 장치.
제99항에 있어서, 상기 출력 감소하는 테이퍼는 근본적으로 도핑되지 않은, 실리콘-기반 전기-광학 장치.
제99항에 있어서, 상기 출력 테이퍼는 상기 광 신호 전파 방향과 동일한 방향에서 1차원 테이퍼인, 실리콘-기반 전기-광학 장치.
제99항에 있어서, 상기 출력 테이퍼는 상기 광학 신호 전파와 동일한 방향에서 제1 차원의 테이퍼 및 상기 광학 신호 전파 방향에 수직한 방향에서 제2 차원의 테이퍼를 포함하는 2차원의 테이퍼인, 실리콘-기반 전기-광학 장치.
제99항에 있어서, 상기 장치는 각을 이룬 실리콘 바디 영역을 더 포함하며, 상기 각을 이룬 실리콘 바디 영역은 상기 각을 이룬 실리콘 바디 영역 및 상기 테이퍼링된 실리콘 게이트 영역 간의 중첩이 코너 반사들을 감소시키고 상기 전기-광학 장치의 입력에서 정합하는 광학 모드를 제공하도록 하는 형상을 갖는, 실리콘-기반 전기-광학 장치.
제103항에 있어서, 상기 각을 이룬 실리콘 바디 영역은 상기 실리콘 게이트 영역의 입력 및 출력 테이퍼들에 대향하는 각도로 패턴닝되어, 상기 바디 및 게이트 영역들의 대향하는 방향들이 상기 활성 장치 영역의 폭을 조절 및 규정하도록 사용되는, 실리콘-기반 전기-광학 장치.
제104항에 있어서, 상기 중첩은 상기 전기-광학 장치를 형성하도록 사용되는 개별적인 층 최소 설계 폭 보다 작은 폭을 포함하도록 규정될 수 있는, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 실리콘 바디 영역은 광학 신호가 상기 전기-광학 장치에 정합하는 광학 모드를 제공하도록 상기 활성 영역에 결합되는 장치의 일부를 따른 입력 감소하는 테이퍼를 포함하는 형상을 포함하는, 실리콘-기반 전기-광학 장치.
제106항에 있어서, 상기 입력 감소하는 테이퍼는 근본적으로 도핑되지 않은, 실리콘-기반 전기-광학 장치.
제106항에 있어서, 상기 입력 테이퍼는 상기 광학 신호 전파 방향과 동일한 방향에서 1차원 테이퍼인, 실리콘-기반 전기-광학 장치.
제1항에 있어서, 상기 실리콘 바디 영역은 광학 신호가 상기 전기-광학 장치 밖에서 정합하는 광학 모드를 제공하도록 상기 활성 영역 밖에서 결합되는 장치의 일부를 따른 출력 증가하는 테이퍼를 포함하는 형상을 포함하는, 실리콘-기반 전기-광학 장치.
제109항에 있어서, 상기 출력 증가하는 테이퍼는 근본적으로 도핑되지 않은, 실리콘-기반 전기-광학 장치.
제109항에 있어서, 상기 실리콘 바디 영역의 출력 테이퍼는 상기 광학 신호 전파 방향과 동일한 방향에서 1차원 테이퍼인, 실리콘-기반 전기-광학 장치.
제7항에 있어서, 상기 실리콘 게이트 영역은 상기 활성 장치 영역을 근본적으로 커버하도록 배치된 중심 종방향 익스텐트를 포함하도록 패턴닝되고, 적어도 2개의 접촉 암들(arms)은 상기 중심 종방향 익스텐트에 직교하여 배치되며, 각 접촉 암은 상기 제2 게이트 부분의 제1 및 제2 에어리어들에서 제1 및 제3 전기 접촉 영역들에 전기 접촉을 제공하는, 실리콘-기반 전기-광학 장치.
제7항에 있어서, 상기 실리콘 게이트 영역은 상기 활성 장치 영역을 넘어서 신장되는 장치의 신장된 중심 부분을 커버하도록 배치되는 상대적으로 넓은 종방향 익스텐트를 포함하도록 패턴닝되며, 상기 실리콘 게이트 영역은 상기 제2 게이트 부분의 상기 제1 및 제2 에어리어들에서 상기 제1 및 제3 전기 접촉 영역들과의 다수의 접촉들 및 상기 제2 바디 부분의 상기 제1 및 제2 에어리어들의 상기 제2 및 제4 전기 접촉 영역들에 다수의 접촉부들을 노출시키도록 다수의 개구들을 형성하도록 부가적으로 패턴닝되는, 실리콘-기반 전기-광학 장치.
마하-젠더 간섭계에 있어서,

제1 암 및 제2 암 둘 다에 광학적으로 결합되는 입력 도파관 섹션을 포함하는 것으로서 규정된 입력 광 도파관 스플리터로서, 상기 제1 및 제2 암들은 병렬로 배치되는, 입력 광 도파관 스플리터; 및

상기 입력 광 도파관 스플리터 제1 암 및 제2 암들 둘 다에 광학적으로 결합되는 출력 도파관 섹션을 포함하는 것으로서 규정된 출력 광 도파관 결합기로서, 상기 제1 암은 제1 전기-광학 위상 변조기를 포함하는, 상기 출력 광 도파관 결합기를 포함하고,

상기 제1 전기-광학 위상 변조기는:

제1 도전형을 나타내기 위하여 도핑된 상대적으로 얇은 실리콘 바디 영역;

제2 도전형을 나타내기 위하여 도핑된 상대적으로 얇은 실리콘 게이트 영역으로서, 상기 실리콘 게이트 영역은 상기 실리콘 바디 및 게이트 영역들 사이의 인접 에어리어를 규정하기 위하여 적어도 부분적으로 상기 실리콘 바디 영역 위에 배치되는 상기 실리콘 게이트 영역;

상기 실리콘 바디 및 게이트 영역들 사이의 상기 인접 에어리어에 배치된 상대적으로 얇은 유전체 층으로서, 상기 상대적으로 얇은 유전체 층을 기재한 상기 실리콘 바디와 게이트 영역들의 조합은 상기 전기-광학 장치의 활성 영역을 규정하는, 상기 유전체 층;

상기 실리콘 게이트 영역에 결합된 제1 전기 접촉부; 및

상기 실리콘 바디 영역에 결합된 제2 전기 접촉부로서, 전기 신호를 상기 제1 및 제2 전기 접촉부들에 인가할 때, 자유 캐리어들은 동시에 상기 상대적으로 얇은 유전체 층의 양측들 상의 실리콘 바디 및 게이트 영역들 내에서 축적, 공핍 또는 반전되어, 광 신호의 광 전계가 상기 제1 전기-광학 장치의 활성 영역 내의 자유 캐리어 농도 변조 에어리어와 실질적으로 중첩하는, 상기 제2 전기 접촉부를 포함하는, 마하-젠더 간섭계.
제114항에 있어서, 상기 간섭계는 상기 제2 암을 따라 배치된 제2 전기-광학 변조기를 더 포함하고,

상기 제2 전기-광학 변조기는:

제1 도전형을 나타내기 위하여 도핑된 상대적으로 얇은 실리콘 바디 영역;

제2 도전형을 나타내기 위하여 도핑된 상대적으로 얇은 실리콘 게이트 영역으로서, 상기 실리콘 게이트 영역은 상기 실리콘 바디 및 게이트 영역들 사이의 인접 에어리어를 규정하기 위하여 적어도 부분적으로 상기 실리콘 바디 영역 위에 배치되는 상기 실리콘 게이트 영역;

상기 실리콘 바디 및 게이트 영역들 사이의 상기 인접 에어리어에 배치된 상대적으로 얇은 유전체 층으로서, 상기 상대적으로 얇은 유전체 층을 기재한 상기 실리콘 바디와 게이트 영역들의 조합은 상기 전기-광학 장치의 활성 영역을 규정하는, 상기 유전체 층;

상기 실리콘 게이트 영역에 결합된 제1 전기 접촉부; 및

상기 실리콘 바디 영역에 결합된 제2 전기 접촉부로서, 전기 신호를 상기 제1 및 제2 전기 접촉부들에 인가할 때, 자유 캐리어들은 동시에 상기 상대적으로 얇은 유전체 층의 양측들 상의 실리콘 바디 및 게이트 영역들 내에서 축적, 공핍 또는 반전되어, 광 신호의 광 전계가 상기 제2 전기-광학 장치의 활성 영역 내의 자유 캐리어 농도 변조 에어리어와 실질적으로 중첩하는, 상기 제2 전기 접촉부를 포함하는, 마하-젠더 간섭계.
제114항에 있어서, 상기 입력 및 출력 광 도파관들은 상기 바디 영역을 형성하기 위하여 사용되는 상대적으로 얇은 실리콘 층에 형성되는, 마하-젠더 간섭계.
제114항에 있어서, 상기 상대적으로 얇은 실리콘 게이트 영역은 광 전송을 지원할 수 있는 실리콘 형태를 포함하고 상기 입력 및 출력 도파관들은 적어도 부분적으로 상기 상대적으로 얇은 실리콘 게이트 영역에 형성되는, 마하-젠더 간섭계.
제114항에 있어서, 상기 입력 및 출력 광 도파관들은 실리콘 게이트 영역, 상기 상대적으로 얇은 게이트 유전체 층 및 상기 실리콘 바디 영역의 조합에 의해 형성되며, 상기 조합은 상기 활성 장치 영역으로 규정되는, 마하-젠더 간섭계.
제115항에 있어서, 상기 제1 암은 공핍 모드로 동작하고 상기 제2 암은 축적 모드로 동작하는, 마하-젠더 간섭계.
제115항에 있어서, 상기 제1 암은 축적 모드로 동작하고 상기 제2 암은 공핍 모드로 동작하는, 마하-젠더 간섭계.
제115항에 있어서, 상기 제1 및 제2 암들은 공핍 모드로 동작하는, 마하-젠더 간섭계.
제115항에 있어서, 상기 제1 및 제2 암들은 축적 모드로 동작하는, 마하-젠더 간섭계.
제115항에 있어서, 상기 제1 및 제2 암들은 반전 모드로 동작하는, 마하-젠더 간섭계.
제115항에 있어서, 상기 마하-젠더 간섭계는 상기 제1 암의 광 전파 방향을 따른 활성 길이가 상기 제2 암의 광 전파 방향을 따른 활성 길이와 근본적으로 동일하게 되도록 균형 및 대칭되는, 마하-젠더 간섭계.
제115항에 있어서, 상기 마하-젠더 간섭계는 상기 제1 및 제2 암들 간의 비대칭 구성을 포함하는, 마하-젠더 간섭계.
제125항에 있어서, 상기 제1 암의 광 전파 방향을 따른 상기 활성 길이는 상기 제2 암의 광 전파 방향을 따른 상기 활성 길이와 동일하지 않은, 마하-젠더 간섭계.
제125항에 있어서, 상기 제1 암은 다수의 N개의 분리된 전기-광학 변조기들을 포함하고 상기 제2 암은 다수의 M개의 분리된 전기-광학 변조기들을 포함하고, 여기서 M≠N인, 마하-젠더 간섭계.
제125항에 있어서, 상기 제1 암은 다수의 N개의 분리된 전기-광학 변조기들을 포함하고 제2 암은 다수의 M개의 분리된 전기-광학 변조기들을 포함하고, 여기서 N=M인, 마하-젠더 간섭계.
제125항에 있어서, 제1 암에서 상기 도펀트 농도는 상기 제2 암에서의 도펀트 농도와 상이한, 마하-젠더 간섭계.
제125항에 있어서, 상기 입력 광 도파관 스플리터는 50:50 이외의 입력 광 신호 전력의 비를 제1 및 제2 암들에 제공하는, 마하-젠더 간섭계.
제114항에 있어서, 상기 마하-젠더 간섭계는 미리 결정된 조합으로 배치되는 다수의 분리된 간섭계들을 포함하는, 마하-젠더 간섭계.
제131항에 있어서, 상기 다수의 마하-젠더 간섭계는 병렬 구성으로 배치되는, 마하-젠더 간섭계.
제131항에 있어서, 상기 다수의 마하-젠더 간섭계들은 직렬 구성으로 배열되는, 마하-젠더 간섭계.
제115항에 있어서, 제1 암을 따라 배치된 상기 제1 전기-광학 변조기는, 상기 실리콘 게이트 영역이 상기 제1 암 광 도파관의 외부에 위치되고 상기 실리콘 바디 영역이 상기 제1 암 광 도파관의 내부상에 위치되도록 형성되며,

상기 제2 암을 따라 배치되는 상기 제2 전기-광학 변조기는, 상기 실리콘 바디 영역이 상기 제1 암 광 도파관의 외부상에 위치되고 상기 실리콘 게이트 영역이 상기 제2 암 광 도파관의 내부상에 위치되도록 형성되는, 마하-젠더 간섭계.