KR100958718B1 - 광신호의 위상을 변환시키는 광전 소자를 포함하는 반도체집적회로 - Google Patents
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Abstract
광신호의 위상을 변환시키는 광전 소자를 포함하는 반도체 집적회로를 제공한다. 본 발명에 따른 반도체 집적회로는 기판 상에 배치된 반도체 패턴을 포함한다. 반도체 패턴은 광도파로부 및 광도파로부 양측에 배치된 리세스부들을 포함한다. 광신호가 투과하는 광도파로부의 단면적을 감소시켜 고속으로 동작하고 고집적화 및/또는 저소비전력화에 최적화된 광전 소자를 포함하는 반도체 집적회로를 구현할 수 있다.
Description
본 발명은 반도체 집적회로에 관한 것으로, 특히, 광의 위상을 변환시키는 광전 소자를 포함하는 반도체 집적회로에 관한 것이다.
본 발명은 정보통신부 및 정보통신연구진흥원의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-004-02, 과제명: 실리콘 기반 초고속 광인터커넥션 IC].
반도체 산업이 발전함에 따라, 논리 소자(예컨대, 중앙처리 장치 또는 그래픽처리장치등) 및 기억 소자등의 반도체 집적회로들은 점점 고속화되고 있다. 하지만, 이러한 반도체 집적회로들간의 통신 속도는 정체되어 있다. 통상적으로, 반도체 집적회로들은 데이터를 전기적으로 송수신하는 전기적 통신에 의하여 데이터를 주고 받고 있다. 예컨대, 반도체 집적회로들은 인쇄회로기판에 장착되고 인쇄회로기판에 내재된 배선들을 통하여 서로 전기적 통신을 수행할 수 있다. 이러한 경우에, 반도체 집적회로들 사이의 전기적 저항(예컨대, 반도체 집적회로의 패드와 패 키지의 외부단자간 저항, 패키지와 인쇄회로기판간의 접촉저항 및/또는 인쇄회로기판의 배선 저항등)을 감소시키는 것이 한계가 있다. 또한, 전기적 통신은 외부의 전자파등에 의한 영향을 받을 수 있다. 이러한 요인들로 인하여, 반도체 집적회로들간의 통신 속도를 증가시키는 것이 어렵다.
최근에, 반도체 집적회로들간의 통신 속도를 향상시키기 위한 일 방안으로 광통신(optical communication)이 제안된 바 있다. 광통신은 정보를 저장한 광신호를 송신 및/또는 수신하는 통신이라 할 수 있다. 광통신은 전기적 통신에 비하여 외부의 전자파에 의한 간섭을 줄일 수 있으며, 많은 양의 데이터를 동시에 처리할 수 있다.
반도체 집적회로들 중에서, 광전 소자는 광통신 및/또는 광신호들을 연결하는 광연결에 사용되고 있다. 광전 소자들 중에서 일부는 광신호의 위상을 변환시키는 소자들이 있다. 광신호의 위상은 광신호에 저장된 데이터를 결정하는 중요한 요소일 수 있다. 이로써, 광신호의 위상을 변환시키는 광전 소자는 광신호를 전달하거나, 광신호를 전기 신호로 변환시키는 것에 중요한 기능을 수행할 수 있다.
최근에, 산업이 고도로 발전함에 따라, 반도체 집적회로들을 포함하는 전자 제품의 고속화, 저소비전력화 및/또는 소형화에 대한 요구가 점점 증가되고 있다. 이에 따라, 광전 소자의 특성을 향상시키기 위한 연구들이 활발히 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화 및/또는 저소비전력화에 최적화된 반도체 집적회로를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 광전 소자의 길이를 감소시킬 수 있는 반도체 집적회로를 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 광전 소자를 포함하는 반도체 집적회로를 제공한다. 본 발명의 일 실시예에 따른 반도체 집적회로는 기판 상에 배치되되, 0.05 ㎛ 내지 0.5 ㎛의 두께를 갖는 광도파로부(waveguide portion) 및 상기 광도파로부 양측에 각각 배치되고 상기 광도파로부에 비하여 얇은 두께를 갖는 한쌍의 리세스부들(recessed portions)을 포함하는 반도체 패턴; 상기 한쌍의 리세스부들내에 각각 형성되되, 제1 도전형의 도펀트로 도핑된 제1 도핑된 영역 및 제2 도전형의 도펀트로 도핑된 제2 도핑된 영역; 및 적어도 상기 광도파로부 내에 형성되어 상기 제1 및 제2 도핑된 영역들과 접하는 진성 영역을 포함할 수 있다.
일 실시예에 따르면, 상기 각 리세스부는 제1 두께를 갖는 제1 부분 및 제2 두께를 갖는 제2 부분을 포함할 수 있다. 상기 제1 부분은 상기 광도파로부 및 상기 제2 부분 사이에 배치되고, 상기 제1 두께는 상기 제2 두께에 비하여 작은 것이 바람직하다. 이 경우에, 상기 제1 도핑된 영역 및 제2 도핑된 영역은 상기 리세스부들의 제2 부분들 내에 각각 형성될 수 있다. 이때, 상기 진성 영역은 상기 광전 도파로부 및 상기 제1 도핑된 영역 사이 및 상기 광전도파로부 및 상기 제2 도핑된 영역 사이의 상기 리세스부들내로 연장된다.
일 실시예에 따르면, 상기 광도파로부를 투과하는 광신호는 단일모드인 것이 바람직하다.
일 실시예에 따르면, 상기 반도체 패턴 및 상기 기판 상에 개재된 피복층(cladding layer)을 더 포함할 수 있다.
일 실시예에 따르면, 상기 광도파로부내 캐리어들(carriers)의 밀도에 따라 상기 광도파로부 내의 굴절률이 달라지는 것이 바람직하다.
일 실시예에 따르면, 상기 광도파로부의 입력단자 및 출력단자 중에서 적어도 하나에 연결된 적어도 하나의 그레이팅 결합기(grating coupler)를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 집적회로는 기판 상에 배치되되, 0.05 ㎛ 내지 0.5㎛의 두께를 갖는 광도파로부 및 상기 광도파로부 양측에 각각 배치되고 상기 광도파로부에 비하여 얇은 두께를 갖는 한쌍의 리세스부들을 포함하는 반도체 패턴; 상기 광도파로부의 윗부분에 형성되고 제1 도전형의 도펀트로 도핑된 제1 도핑된 영역; 상기 한쌍의 리세스부들 내에 각각 형성되고 제2 도전형의 도펀트로 도핑된 제2 및 제3 도핑된 영역들; 및 상기 제1, 제2 및 제3 도핑된 영역들 사이의 상기 반도체 패턴내에 형성되어 상기 제1, 제2 및 제3 도핑된 영역들과 접합하는 진성 영역을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 도핑된 영역은 0.001 ㎛ 내지 0.15㎛의 두께 를 가질 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 광전 소자는 얇은 두께의 광도파로부를 포함한다. 이에 따라, 광신호가 상기 광도파로부를 통과할때, 광신호의 위상이 변환되기 위해 필요한 거리가 짧아진다. 그 결과, 상기 광도파로부의 길이를 감소시켜 고집적화 및/또는 저소비전력화된 광전 소자를 구현할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1은 본 발명의 일 실시예에 따른 광전 소자를 포함하는 반도체 집적회로를 나타내는 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이며, 도 3은 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 1, 도 2 및 도 3을 참조하면, 기판(100) 상에 광전 소자(150)가 배치된다. 상기 기판(100)은 실리콘 기판일 수 있다. 상기 광전 소자(150)는 반도체 패턴(110)을 포함한다. 상기 반도체 패턴(110)은 제1 방향을 따라 연장된 광도파로부(106) 및 상기 광도파로부(106) 양측에 각각 배치된 한쌍의 리세스부들(104, recessed portions)을 포함한다. 상기 광도파로부(106)는 광신호가 통과하는 영역이다. 상기 리세스부들(104)도 상기 제1 방향을 따라 연장된다. 상기 리세스부들(104)은 상기 광도파로부(106) 양측에 연결되어 있다. 상기 광도파로부(106) 및 리세스부들(104)은 일체형(one body)일 수 있다. 상기 리세스부들(104)은 상기 광도파로부(106)의 두께(Ha)에 비하여 얇은 두께를 갖는 것이 바람직하다. 즉, 상기 리세스부들(104)의 상부면들은 상기 광도파로부(106)의 상부면에 비하여 낮다. 상기 리세스부들(106)의 상부면들은 평탄(flat)할 수 있다. 상기 반도체 패턴(110)은 실리콘일 수 있다.
상기 광전 소자(150)는 상기 한쌍의 리세스부들(104)에 각각 형성된 제1 도핑된 영역(112) 및 제2 도핑된 영역(114)을 포함한다. 상기 제1 도핑된 영역(112) 및 제2 도핑된 영역(114)은 상기 제1 방향에 수직한(perpendicular) 제2 방향을 따라 서로 이격된다. 상기 제1 방향은 도 1의 x축 방향에 해당하고, 상기 제2 방향은 도 1의 y축 방향에 해당한다. 상기 제1 및 제2 방향들은 상기 기판(100)의 상부면과 평행하다.
상기 제1 도핑된 영역(112)은 제1 도전형의 도펀트로 도핑되고, 상기 제2 도 핑된 영역(114)은 제2 도전형의 도펀트로 도핑된다. 즉, 상기 제1 및 제2 도핑된 영역들(112,114)은 서로 다른 타입의 도펀트로 도핑된다. 예컨대, 상기 제1 도핑된 영역(112)이 p형 도펀트로 도핑되고, 상기 제2 도핑된 영역(114)이 n형 도펀트로 도핑될 수 있다. 이와는 반대로, 상기 제1 도핑된 영역(112)이 n형 도펀트로 도핑되고, 상기 제2 도핑된 영역(114)이 p형 도펀트로 도핑된다. 상기 제1 및 제2 도핑된 영역들(112,114)의 바닥면들은 상기 반도체 패턴(110)의 바닥면과 동일한 높이일 수 있다. 이와는 달리, 상기 제1 및 제2 도핑된 영역들(112,114)의 바닥면들은 상기 반도체 패턴(110)의 바닥면에 비하여 높을 수도 있다.
적어도 상기 광도파로부(106) 내에 진성 영역(116, intrinsic region)이 형성된다. 상기 진성 영역(116)은 상기 제1 도핑된 영역(112) 및 제2 도핑된 영역(114)과 접촉한다. 도 2에 도시된 바와 같이, 상기 제1 및 제2 도핑된 영역들(112,114)은 상기 광도파로부(106)로 부터 이격될 수 있다. 이 경우에, 상기 진성 영역(116)은 상기 광도파로부(106) 및 상기 제1 도핑된 영역(112) 사이 및 상기 광도파로부(106) 및 상기 제2 도핑된 영역(114) 사이의 리세스부들(104)로 연장된다.
상기 제1 도핑된 영역(112), 진성 영역(116) 및 제2 도핑된 영역(114)은 다이오드를 구성한다. 상기 광도파로부(106)내 캐리어들(carriers)의 밀도에 따라 상기 광도파로부(106)의 굴절률이 달라진다. 예컨대, 상기 광도파로부(106)내 캐리어들의 밀도가 증가될수록 상기 광도파로부(106)의 굴절률이 증가될 수 있다. 상기 다이오드의 구동전류량을 조절하여 상기 광도파로부(106)내 캐리어들의 밀도를 조 절할 수 있다. 상기 광도파로부(106)의 굴절률을 제어하여 상기 광도파로부(106)를 투과하는 광신호의 위상을 변환시킬 수 있다. 상기 광도파로부(106)를 투과하는 광신호는 단일모드(single mode)인 것이 바람직하다. 즉, 상기 광도파로부(106)의 폭(W) 및 두께(Ha)과, 상기 리세스부들(104)의 두께는 단일모드의 광신호가 투과할 수 있도록 조절되는 것이 바람직하다.
상기 반도체 패턴(110)과 상기 기판(100) 사이에 피복층(102, cladding layer)이 배치되는 것이 바람직하다. 상기 피복층(102)은 상기 기판(100)의 전체 상에 배치될 수 있다. 상기 반도체 패턴(110)은 상기 피복층(102) 상에 배치된다. 상기 피복층(102)은 상기 반도체 패턴(110)과 다른 굴절률을 갖는 물질로 형성되는 것이 바람직하다. 예컨대, 상기 피복층(102)은 산화막으로 형성될 수 있다. 상기 피복층(102)은 SOI 기판의 매몰(buried) 산화막일 수 있다. 이 경우에, 상기 반도체 패턴(110)은 상기 SOI 기판의 매몰 산화막 상에 위치한 실리콘층을 패터닝하여 형성될 수 있다. 이와는 달리, 벌크 반도체 기판의 소정 깊이에 산소를 이온주입하여 상기 피복층(102)을 형성할 수 있다. 이 경우에, 상기 피복층(102)에 위치한 상기 벌크 반도체 기판의 일부분을 패터닝하여 상기 반도체 패턴(110)을 형성할 수도 있다.
상기 광도파로부(106)는 두께(Ha), 상기 제1 방향으로의 길이(L) 및 상기 제2 방향으로의 폭(W)을 갖는다. 이때, 상기 광도파로부(106)의 두께(Ha)는 0.05 ㎛ 내지 0.5㎛인 얇은 두께를 갖는 것이 바람직하다. 이에 따라, 상기 광도파로부(106)를 투과하는 광신호의 위상이 변환되는데 요구되는 상기 제1 방향 의 거리를 감소시킬 수 있다. 그 결과, 상기 광도파로부(106)의 길이를 감소시켜 고집적화에 최적화된 광전 소자를 포함하는 반도체 집적회로를 구현할 수 있다. 또한, 상기 광도파로부(106)의 두께(Ha)가 얇은 것에 의하여 상기 광도파로부(106)의 단면적이 감소된다. 이에 따라, 상기 광도파로부(106)내 캐리어들의 밀도를 증가시킬 수 있다. 그 결과, 상기 다이오드의 구동전류량을 감소시킬 수 있어 저소비전력화에 최적화된 광전 소자를 포함하는 반도체 집적회로를 구현할 수 있다.
상기 광전 소자(150)는 입력단자 및 출력단자를 포함한다. 제1 그레이팅 결합기(160, first grating coupler)가 상기 광전 소자(150)의 입력 단자에 연결될 수 있다. 상기 제1 그레이팅 결합기(160)는 입력 투과 영역 및 입력 회절 격자(grating)를 포함한다. 상기 입력 회절 격자는 입력 투과 영역의 표면에 배치된다. 상기 입력 투과 영역은 반도체로 형성될 수 있다. 제1 광섬유(180)가 상기 제1 그레이팅 결합기(160)의 상부에 배치될 수 있다. 상기 제1 광섬유(180)로부터 조사된 광신호는 상기 입력 회절 격자를 경유하여 상기 입력 투과 영역으로 제공된다. 이때, 상기 입력 회절 격자로 인해 상기 입력 투과 영역내 광신호는 상기 기판(100)의 상부면에 수평한 방향(x축 방향)으로 상기 광전 소자(150)에 입력된다.
제2 그레이팅 결합기(170)가 상기 광전 소자(150)의 출력단자에 연결될 수 있다. 상기 제2 그레이팅 결합기(170)는 출력 투과 영역 및 출력 회절 격자를 포함할 수 있다. 상기 출력 회절 격자는 상기 출력 투과 영역의 상부 표면에 배치된다. 상기 출력 투과 영역은 반도체로 형성될 수 있다. 제2 광섬유(190)가 상기 제2 그 레이팅 결합기(170)의 상부에 배치될 수 있다. 상기 광전 소자(150)를 투과하여 위상이 변환된 광신호는 상기 출력 투과 영역 및 상기 출력 회절 격자를 경유하여 상기 제2 광섬유(190)로 공급된다. 상기 제2 광섬유(190)로 공급된 광신호는 다른 반도체 칩 및/또는 다른 전자 매체로 공급될 수 있다.
상기 광전 소자(150)의 단면적이 감소될지라도, 상기 제1 및/또는 제2 그레이팅 결합기(160,170)로 인하여 상기 광전 소자(150)는 상기 제1 및/또는 제2 광섬유들(180,190)과 같은 다른 광도파로들과의 커플링 손실을 최소화할 수 있다.
본 발명은 여기에 한정되지 않는다. 예컨대, 상기 광전 소자(150)의 입력 단자에는 다른 형태의 광도파로(예컨대, 반도체 광도파로)에 연결될 수도 있다. 또한, 상기 광전 소자(160)의 출력 단자에도 다른 형태 광도파로가 연결될 수도 있다.
한편, 상기 광전 소자(150)의 일 변형예를 도 4를 참조하여 설명한다.
도 4는 도 2의 광전 소자의 일 변형예를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 4를 참조하면, 광전 소자(150')는 피복층(102) 상에 배치된 반도체 패턴(110')을 포함한다. 상기 반도체 패턴(110')은 광도파로부(106) 및 상기 광도파로부(106)의 양측에 각각 배치된 한쌍의 리세스부(104')를 포함한다. 상기 리세스부들(104')은 상기 광도파로부(106)의 두께에 비하여 얇은 두께를 갖는 것이 바람직하다. 상기 광도파로부(106) 및 리세스부들(104')은 제1 방향을 따라 연장되고, 상기 리세스부들(104')은 상기 제1 방향에 수직한 제2 방향으로 서로 이 격된다. 상기 리세스부들(104')은 상기 광도파로부(106)의 양측에 연결된다. 상기 리세스부들(104') 및 상기 광도파로부(106)는 일체형(one body)일 수 있다.
상기 각 리세스부(104')은 제1 두께(H1)를 갖는 제1 부분(103a) 및 제2 두께(H2)를 갖는 제2 부분(103b)을 포함한다. 상기 제1 부분(103a)은 상기 광도파로부(106) 및 제2 부분(103b) 사이에 개재된다. 이때, 상기 제1 두께(H1)는 상기 제2 두께(H2)에 비하여 작은 것이 바람직하다. 다시 말해서, 상기 제1 부분(103a)의 상부면은 상기 제2 부분(103b)의 상부면에 비하여 낮다. 이로써, 광도파로부(106)에 인접한 양측에 한쌍의 홈들이 각각 배치된다. 상기 제1 부분(103a)의 상부면은 상기 홈의 바닥면에 해당한다.
제1 도핑된 영역(112) 및 제2 도핑된 영역(114)이 상기 한쌍의 리세스부들(104')의 제2 부분들(103b) 내에 각각 형성된다. 진성 영역(116)이 상기 광도파로부(106) 내에 형성된다. 상기 진성 영역(116)은 상기 제1 부분들(103a)내로 연장되어 상기 제1 및 제2 도핑된 영역들(112,114)과 접한다.
상기 광도파로부(106)의 폭 및 두께(Ha)와, 상기 제1 부분(103a)의 제1 두께(H1)는 단일모드의 광신호가 상기 광도파로부(106)를 투과할 수 있도록 조절된다. 이때, 상기 제2 부분들(103b)의 제2 두께(H2)는 상기 제1 부분(103a)의 제1 두께(H1)에 비하여 크다. 이에 따라, 상기 제2 부분들(103b)에 형성된 제1 및 제2 도핑된 영역들(112,114)도 충분한 두께를 가질 수 있다. 그 결과, 상기 제1 및 제2 도핑된 영역들(112,114)의 저항이 감소되어 상기 제1 및 제2 도핑된 영역들(112,114)과 진성 영역(116)으로 구성된 다이오드의 동작 속도를 향상시킬 수 있다.
결과적으로, 상기 광도파로부(106)에 인접한 상기 리세스부들(104')의 제1 부분들(103a)은 상대적으로 얇은 두께를 가져 단일모드의 광신호가 상기 광도파로부(106)를 투과할 수 있으며, 상기 리세스부들(104')의 제2 부분들(103b)은 상대적으로 두꺼운 두께를 가져 상기 제1 및 제2 도핑된 영역들(112,114)의 저항을 감소시킬 수 있다. 이로써, 고속으로 동작하는 광전 소자(150')를 구현할 수 있다.
상기 반도체 집적회로는 중앙처리장치, 기억 소자등과 같은 전자 소자 및 광논리 소자등과 같은 광 소자 중에서 적어도 하나를 포함할 수 있다. 이때, 상기 광전 소자(150 또는 150')는 상기 광 소자 내에 포함되거나, 상기 반도체 집적회로내 소자들 사이에 배치될 수 있다. 상기 광전 소자(150 또는 150')는 상기 반도체 집적회로내의 광통신 또는 광연결에 사용될 수 있다. 이와는 다르게, 상기 광전 소자(150 또는 150')는 상기 반도체 집적회로와 외부 매체(예컨대, 다른 전자 소자칩 또는 광소자칩등)간의 광통신 또는 광연결에 사용될 수 있다.
상기 반도체 집적회로는 다양한 형태로 구현될 수 있다. 예컨대, 상기 광전 소자(150 또는 150')는 마하 젠더 간섭계(Mach-Zhender Interferometer)의 위상천이기(phase shifter)로 사용될 수 있다. 이를 도면을 참조하여 설명한다.
도 5는 본 발명의 일 실시예에 따른 반도체 집적회로의 일 구현예를 나타내는 평면도이다.
도 5를 참조하면, 마하 젠더 간섭계는 입력 와이 분지(10, input Y-branch), 제1 광전 소자(150a), 제2 광전 소자(150b) 및 출력 와이 분지(20, output Y-branch)를 포함한다. 상기 제1 및 제2 광전 소자들(150a,150b)은 상기 입력 와이 분지(10)의 두개의 암들(arms) 및 상기 출력 와이 분지(20)의 두개의 암들(arms) 사이에 연결된다. 상기 제1 및 제2 광전 소자들(150a,150b)은 도 2의 광전 소자(150) 또는 도 4의 광전 소자(150')일 수 있다.
상기 입력 와이 분지(10)로 입사된 광신호는 상기 입력 와이 분지(10)의 분기점에서 분기되어 상기 제1 및 제2 광전 소자들(150a,150b)을 각각 투과한다. 상기 제1 및 제2 광전 소자들(150a,150b)을 투과한 광신호들은 상기 출력 와이 분지(20)의 분기점에서 합쳐진다. 상기 제1 및 제2 광전 소자들(150a,150b) 중에 어느 하나의 동작 유무에 따라, 상기 제1 및 제2 광전 소자들(150a,150b)을 투과한 광신호들이 합쳐질때, 상쇄간섭 또는 보강간섭이 일어난다. 이로써, 광신호를 변조시킬 수 있다.
한편, 본 발명의 일 실시예에 따른 광전 소자의 특성을 확인하기 위하여 실험을 수행하였다. 실험을 위하여 도 5에 개시된 마하 젠더 간섭계를 형성하였다. 이때, 마하 젠더 간섭계의 제1 및 제2 광전 소자들(150a,150b)은 도 2의 광전 소자(150)의 형태로 형성하였다. 상기 제1 및 제2 광전 소자들(150a,150b)의 광도파로부(106)의 두께(Ha), 폭(W) 및 길이(L)는 각각 0.22 ㎛, 0.5 ㎛ 및 1000 ㎛로 형성하였다. 상기 제1 및 제2 광전 소자들(150a,150b)의 리세스부들(104)의 두께는 0.1 ㎛ 로 형성하였으며, 피복층(102)은 1 ㎛로 형성하였다. 상기 제2 광전 소자(150b)은 동작하지 않은 채로, 상기 제1 광전 소자(150a)만을 동작시켰다. 구체적으로, 상기 제1 광전 소자(150a)의 다이오드의 구동전류량(즉, 제1 및 제2 도 핑된 영역들(112,114) 사이에 흐르는 구동전류량)을 변화시켜 출력 와이 분지(20)를 통하여 출력된 광신호의 파워를 측정하였다. 상기 실험의 결과는 도 6에 도시된 그래프와 같다.
도 6은 본 발명의 일 실시예에 따른 광전 소자의 특성을 설명하기 위한 그래프이다.
도 6을 참조하면, 그래프에서, x축은 제1 광전 소자(150a)의 다이오드 구동전류량을 나타내고, y축은 출력 와이 분지(20)를 통하여 출력된 광신호의 파워를 나타낸다. 제1 광전 소자(150a)내 다이오드의 구동전류량을 0 mA 에서 100 mA까지 변화시켰다. 제1 광전 소자(150a)내 다이오드의 구동전류량이 0 mA는 제1 및 제2 광전 소자들(150a,150b)이 모두 동작하지 않은 상태로 제1 및 제2 광전 소자들(150a,150b)을 투과한 광신호들은 보강간섭에 의하여 높은 파워가 출력되었다. 제1 광전 소자(150a)내 다이오드의 구동전류량이 0 mA 보다 크고 100 mA 이하의 구간에서 총 15번의 변곡점(꼭대기의 수 및 골짜기의 수의 합)이 발생되었다. 이로 볼때, 다이오드의 구동전류량이 100 mA 일때, 광신호가 상기 제1 광전 소자(150a)내 1000 ㎛ 길이의 광도파로부(106)를 지나는 동안에 총 15π의 위상변화가 있었음을 알 수 있다. 따라서, 상기 제1 광전 소자(150a)내 다이오드의 구동전류량이 100 mA 일때, 광신호의 위상을 π만큼 변화시키기 위해서는 상기 광전 소자(150a)의 광도파로부(106)의 길이가 약 67 ㎛가 요구됨을 알 수 있다. 결과적으로, 상기 광도파로부(106)의 두께를 0.5 ㎛ 이하로 제어함으로써, 광신호의 위상을 π만큼 변화시키기 위하여, 상기 광도파로부(106)는 약 100 ㎛ 내외의 짧은 길이를 요구함을 알 수 있다.
(제2 실시예)
도 7은 본 발명의 다른 실시예에 따른 광전 소자를 포함하는 반도체 집적회로를 나타내는 단면도이고, 도 8은 도 7의 광도파로부의 길이방향을 따라 취해진 단면도이다.
도 7 및 도 8을 참조하면, 기판(200)의 전면 상에 피복층(202)이 배치되고, 상기 피복층(202) 상에 광전 소자(250)가 배치된다. 상기 광전 소자(250)는 상기 피복층(202) 상에 배치된 반도체 패턴(210)을 포함한다. 반도체 패턴(210)은 제1 방향을 따라 연장된 광도파로부(206) 및 상기 광도파로부(206)의 양측에 각각 배치된 한쌍의 리세스부들(204)을 포함한다. 상기 리세스부들(204)도 상기 제1 방향을 따라 연장된다. 상기 리세스부들(204)은 상기 광도파로부(206)의 두께(Ha)에 비하여 얇은 두께를 가진다. 상기 리세스부들(204)는 상기 광도파로부(206)의 양측에 연결된다. 상기 리세스부들(204) 및 광도파로부(206)는 일체형일 수 있다. 상기 리세스부들(204)의 상부면은 평탄한 상태일 수 있다. 상기 반도체 패턴(210)은 실리콘으로 형성될 수 있다. 상기 피복층(202)은 상기 반도체 패턴(210)과 다른 굴절률을 갖는 물질, 예컨대, 산화막으로 형성될 수 있다.
상기 광전 소자(250)는 제1, 제2 및 제3 도핑된 영역들(211,213,215)과 진성영역(217)을 포함한다. 상기 제1 도핑된 영역(211)은 상기 광도파로부(206)의 윗부분에 형성되고, 상기 제2 및 제3 도핑된 영역들(213,215)은 상기 리세스부들(205) 에 각각 형성된 제2 도핑된 영역(213) 및 제3 도핑된 영역(215)을 포함한다. 상기 제2 및 제3 도핑된 영역들(213,215)은 상기 제1 방향에 수직한 제2 방향으로 서로 이격된다. 상기 제1 및 제2 방향들은 상기 기판(200)의 상부면에 평행하다. 상기 진성 영역(217)은 상기 제1, 제2 및 제3 도핑된 영역들(211,213,215) 사이의 상기 반도체 패턴(210) 내에 형성된다. 상기 진성 영역(217)은 상기 제1, 제2 및 제3 도핑된 영역들(211,213,215)과 접한다.
상기 제1 도핑된 영역(211)은 제1 도전형의 도펀트로 도핑되고, 상기 제2 및 제3 도핑된 영역들(213,215)은 제2 도전형의 도펀트로 도핑된다. 예컨대, 상기 제1 도핑된 영역(211)이 n형의 도펀트로 도핑되고, 상기 제2 및 제3 도핑된 영역들(213,215)은 p형의 도펀트로 도핑될 수 있다. 이와는 달리, 상기 제1 도핑된 영역(211)이 p형의 도펀트로 도핑되고, 상기 제2 및 제3 도핑된 영역들(213,215)이 n형의 도펀트로 도핑될 수 있다. 상기 제2 및 제3 도핑된 영역들(213,215)의 하부면은 상기 피복층(202)과 접촉될 수 있다. 이와는 달리, 상기 제2 및 제3 도핑된 영역들(213,215)은 상기 피복층(202)의 상부면 보다 높게 배치될 수도 있다. 상기 제1, 제2 및 제3 도핑된 영역들(211,213,215) 및 진성 영역(217)은 다이오드를 구성한다. 상기 다이오드의 동작시, 상기 제1 도핑된 영역(211)에 제1 전압이 인가되고, 상기 제2 및 제3 도핑된 영역들(213,215)에 제2 전압이 인가된다. 즉, 상기 제2 및 제3 도핑된 영역들(213,215)에는 동일한 전압이 인가된다.
상기 광도파로부(206)를 통하여 상기 광신호가 투과된다. 이때, 상기 광도파로부(206)의 두께(Ha)는 0.05 ㎛ 내지 0.5 ㎛으로 얇은 것이 바람직하다. 이에 따 라, 광도파로부(206)의 단면적이 감소되어 고집적화 및/또는 저소비전력화된 광전 소자를 포함하는 반도체 집적회로를 구현할 수 있다. 상기 제1 도핑된 영역(211)의 두께(Hb)는 0.001 ㎛ 내지 0.15 ㎛인 것이 바람직하다. 상기 광도파로부(206)의 두께(Ha) 및 리세스부들(204)의 두께들은 단일모드의 광신호가 상기 광도파로부(206)를 투과할 수 있도록 조절되는 것이 바람직하다.
상기 광전 소자(250)는 입력 단자 및 출력 단자를 포함한다. 이때, 도 8에 도시된 바와 같이, 상기 광전 소자(250)의 입력 단자에 제1 그레이팅 결합기(160)가 연결되고, 상기 광전 소자(250)의 출력 단자에 제2 그레이팅 결합기(170)가 연결될 수 있다. 이로써, 상기 광전 소자(250)의 단면적이 감소될지라도, 상기 광전 소자(250)는 제1 및 제2 광섬유들(180,190)과 같은 다른 광도파로와의 결합손실을 최소화할 수 있다. 상기 제1 및 제2 그레이팅 결합기들(160,170)은 상술한 제1 실시예에서 설명하였음으로, 이에 대한 설명의 생략한다.
상기 광전 소자(250)는 다른 형태를 가질 수도 있다. 이를 도면을 참조하여 설명한다.
도 9는 도 7의 광전 소자의 변형예를 나타내는 단면도이다.
도 9를 참조하면, 광전 소자(250')는 피복층(202) 상에 배치된 반도체 패턴(210')을 포함한다. 상기 반도체 패턴(210')은 광도파로부(206) 및 광도파로부(206) 양측에 각각 배치된 한쌍의 리세스부들(204')을 포함한다. 상기 광도파로부(206) 및 리세스부들(204')은 제1 방향을 따라 나란히 연장되며, 서로 연결된 일체형일 수 있다. 상기 각 리세스부들(204')은 제1 두께(H1)를 갖는 제1 부분(203a) 및 제2 두께(H2)를 갖는 제2 부분(203b)을 포함한다. 상기 제1 부분(203a)은 상기 광도파로부(206) 및 제2 부분(203b) 사이에 개재된다. 이로써, 상기 광도파로부(206)에 인접한 양측에 홈이 형성된다. 상기 제1 부분(203a)의 상부면은 상기 홈의 바닥면에 해당한다.
제1 도핑된 영역(211)이 상기 광도파로부(206)의 윗부분에 배치되고, 상기 제2 및 제3 도핑된 영역들(213,215)은 상기 리세스부(204')의 제2 부분들(203b)에 각각 형성된다.
상기 제1 부분들(203a)의 제1 두께(H1) 및 상기 광도파로부(206)의 두께(Ha)를 조절하여 단일모드의 광신호가 상기 광도파로부(206)를 투과할 수 있게 한다. 이때, 상기 제1 부분들(203a)의 제1 두께(H1)는 얇은 것이 바람직하다. 이와는 다르게, 상기 제2 및 제3 도핑된 영역들(213,215)이 형성되는 상기 제2 부분들(203b)은 충분히 두껍게 형성한다. 이에 따라, 상기 제2 및 제3 도핑된 영역들(213,215)의 두께를 증가시킬 수 있다. 그 결과, 상기 제2 및 제3 도핑된 영역들(213,215)의 저항을 감소시켜 다이오드의 동작 속도를 증가시킬 수 있다.
본 실시예에 따른 상기 반도체 집적회로는 상기 반도체 집적회로는 중앙처리장치, 기억 소자등과 같은 전자 소자 및 광논리 소자등과 같은 광 소자 중에서 적어도 하나를 포함할 수 있다. 이때, 상기 광전 소자(250 또는 250')는 상기 광 소자 내에 포함되거나, 상기 반도체 집적회로내 소자들 사이에 배치될 수 있다. 상기 광전 소자(250 또는 250')는 상기 반도체 집적회로내의 광통신 또는 광연결에 사용될 수 있다. 이와는 다르게, 상기 광전 소자(250 또는 250')는 상기 반도체 집적회 로와 외부 매체(예컨대, 다른 전자 소자칩 또는 광소자칩등)간의 광통신 또는 광연결에 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 광전 소자를 포함하는 반도체 집적회를 나타내는 평면도.
도 2는 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도.
도 3은 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도.
도 4는 도 2의 광전 소자의 변형예를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도.
도 5는 본 발명의 일 실시예에 따른 반도체 집적회로의 일 구현예를 나타내는 평면도.
도 6은 본 발명의 일 실시예에 따른 광전 소자의 특성을 설명하기 위한 그래프.
도 7은 본 발명의 다른 실시예에 따른 광전 소자를 포함하는 반도체 집적회로를 나타내는 단면도.
도 8은 도 7의 광도파로부의 길이방향을 따라 취해진 단면도.
도 9는 도 7의 광전 소자의 일 변형예를 나타내는 단면도.
Claims (15)
- 기판 상에 배치되되, 0.05 ㎛ 내지 0.5 ㎛의 두께를 갖는 광도파로부 및 상기 광도파로부 양측에 각각 배치되고 상기 광도파로부에 비하여 얇은 두께를 갖는 한쌍의 리세스부들(recessed portions)을 포함하는 반도체 패턴;상기 한쌍의 리세스부들내에 각각 형성되되, 제1 도전형의 도펀트로 도핑된 제1 도핑된 영역 및 제2 도전형의 도펀트로 도핑된 제2 도핑된 영역; 및상기 광도파로부 내에 형성되어 상기 제1 및 제2 도핑된 영역들과 접하는 진성 영역을 포함하는 반도체 집적회로.
- 청구항 1에 있어서,상기 각 리세스부는 제1 두께를 갖는 제1 부분 및 제2 두께를 갖는 제2 부분을 포함하되, 상기 제1 부분은 상기 광도파로부 및 상기 제2 부분 사이에 배치되고, 상기 제1 두께는 상기 제2 두께에 비하여 작은 반도체 집적회로.
- 청구항 2에 있어서,상기 제1 도핑된 영역 및 제2 도핑된 영역은 상기 리세스부들의 제2 부분들 내에 각각 형성되고,상기 진성 영역은 상기 광도파로부 및 상기 제1 도핑된 영역 사이 및 상기 광도파로부 및 상기 제2 도핑된 영역 사이의 상기 리세스부들내로 연장된 반도체 집적회로.
- 청구항 1에서,상기 광도파로부를 투과하는 광신호는 단일모드인 반도체 집적회로.
- 청구항 1에 있어서,상기 반도체 패턴 및 상기 기판 사이에 개재된 피복층(cladding layer)을 더 포함하는 반도체 집적회로.
- 청구항 1에 있어서,상기 광도파로부내 캐리어들의 밀도에 따라 상기 광도파로부의 굴절률이 달라지는 반도체 집적회로.
- 청구항 1에 있어서,상기 광도파로부의 입력단자 및 출력단자 중에서 어느 하나에 연결된 그레이팅 결합기(grating coupler)를 더 포함하는 반도체 집적회로.
- 기판 상에 배치되되, 0.05 ㎛ 내지 0.5 ㎛의 두께를 갖는 광도파로부 및 상기 광도파로부 양측에 각각 배치되고 상기 광도파로부에 비하여 얇은 두께를 갖는 한쌍의 리세스부들을 포함하는 반도체 패턴;상기 광도파로부의 윗부분에 형성되고 제1 도전형의 도펀트로 도핑된 제1 도핑된 영역;상기 한쌍의 리세스부들 내에 각각 형성되고 제2 도전형의 도펀트로 도핑된 제2 및 제3 도핑된 영역들; 및상기 제1, 제2 및 제3 도핑된 영역들 사이의 상기 반도체 패턴내에 형성되어 상기 제1, 제2 및 제3 도핑된 영역들과 접합하는 진성 영역을 포함하는 반도체 집적회로.
- 청구항 8에서,상기 각 리세스부는 제1 두께를 갖는 제1 부분 및 제2 두께를 갖는 제2 부분을 포함하되, 상기 제1 부분은 상기 광도파로부 및 상기 제2 부분 사이에 배치되고, 상기 제1 두께는 상기 제2 두께에 비하여 작은 반도체 집적회로.
- 청구항 9에 있어서,상기 제2 도핑된 영역 및 제3 도핑된 영역은 상기 리세스부들의 제2 부분들 내에 각각 형성된 반도체 집적회로.
- 청구항 8에서,상기 제1 도핑된 영역은 0.001 ㎛ 내지 0.15 ㎛의 두께를 갖는 반도체 집적회로.
- 청구항 8에서,상기 광도파로부를 투과하는 광신호는 단일모드인 반도체 집적회로.
- 청구항 8에 있어서,상기 반도체 패턴 및 상기 기판 상에 개재된 피복층(cladding layer)을 더 포함하는 반도체 집적회로.
- 청구항 8에 있어서,상기 광도파로부 내의 캐리어들의 밀도에 따라 상기 광도파로부의 굴절률이 달라지는 반도체 집적회로.
- 청구항 8에 있어서,상기 광도파로부의 입력단자 및 출력단자 중에서 어느 하나에 연결된 그레이팅 결합기를 더 포함하는 반도체 집적회로.
Priority Applications (3)
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