KR101252747B1 - 광전 소자 - Google Patents
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Abstract
광전 소자가 제공된다. 상기 광전 소자는 역바이어스 전압이 작용하는 제1 도전형 반도체층 및 제2 도전형 반도체층 사이에 개재된 접합층을 포함하되, 제1 도전형 반도체층 및 제2 도전형 반도체층의 도핑농도는 2~4배의 차이를 가질 수 있어, 고속, 저전력화 및 고집적화에 최적화된 광전 소자가 제공될 수 있다.
다이오드, 역바이어스, 도핑 농도
Description
본 발명은 광전 소자에 관한 것으로, 특히 역바이어스 전압이 작용하는 다이오드를 포함하는 광전 소자에 관한 것이다.
본 발명은 지식 경제부의 IT 원천기술 개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제 관리 번호: 2006-S-004-04, 과제명: 실리콘 기반 초고속 광인터커넥션 IC]
반도체 산업이 발전함에 따라, 논리 소자 및 기억 소자등의 반도체 집적회로들은 점점 고속화 및 고집적화되고 있다. 반도체 집적회로의 고속화 및 고집적화에 따라, 반도체 집적회로들 사이의 통신 속도는 반도체 집적회로를 포함하는 전자기기의 성능과 직결된다. 통상적으로, 반도체 집적회로들은 데이터를 전기적으로 송수신하는 전기적 통신에 의하여 데이터를 주고 받고 있다. 예컨대, 반도체 집적회로들은 인쇄회로기판에 장착되고 인쇄회로기판에 내재된 배선들을 통하여 서로 전기적 통신을 수행할 수 있다. 이러한 경우에, 반도체 집적회로들 사이의 전기적 저항(예컨대, 반도체 집적회로의 패드와 패키지의 외부단자간 저항, 패키지와 인쇄회로기판간의 접촉저항 및/또는 인쇄회로기판의 배선 저항등)을 감소시키는 것이 한 계가 있다. 또한, 전기적 통신은 외부의 전자파등에 의한 영향을 받을 수 있다. 이러한 요인들로 인하여, 반도체 집적회로들간의 통신 속도를 증가시키는 것은 쉽지 않다.
본 발명이 이루고자 하는 일 기술적 과제는 동작 속도가 향상된 광전 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 광전 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 저전력화에 최적화된 광전 소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 광전 소자를 제공한다. 본 발명의 일 실시 예에 따른 광전 소자는 기판, 상기 기판 상에 배치되되, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 개재된 접합층을 포함하는 광변조부; 및 상기 광변조부로부터 연장되고, 상기 광변조부 보다 얇은 두께를 갖는 한쌍의 리세스부들(recessed portions)을 포함하되, 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층에 역바이어스 전압이 작용한다. 또한, 상기 제1 도전형 반도체층은 P 형 도펀트로 도핑된 영역을 포함하고, 상기 제2 도전형 반도체층은 N 형 도펀트로 도핑된 영역을 포함하되, 상기 P형 도펀트로 도핑된 영역의 도핑 농도는 상기 N 형 도펀트로 도핑된 영역의 도핑 농도보다 2~4배 클 수 있다.
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상기 제1 도전형 반도체층, 상기 제2 도전형 반도체층 및 상기 접합층의 경계면들은 상기 기판의 상부면과 교차할 수 있다.
상기 광 변조부는 상기 리세스부들(recessed portions)의 각각의 상부면들로부터 연장되는 제1 측벽 및 제2 측벽을 포함하고, 상기 접합층은 상기 제1 측벽 및 상기 제2 측벽 사이에 개재될 수 있다.
상기 제2 도전형 반도체층은 상기 기판과 상기 제1 도전형 반도체층을 사이에 두고 이격될 수 있다.
상기 제1 도전형 반도체층의 두께는 상기 리세스부들(recessed portions)의 두께보다 두꺼울 수 있다.
상기 접합층은 상기 제1 도전형 반도체층과 접촉하는 제1 면 및 상기 제2 도전형 반도체층과 접촉하는 제2 면을 포함하되, 상기 제1 면은 상기 리세스부들(recessed portions)의 상부면들 보다 낮고, 상기 제2 면은 상기 리세스부들(recessed portions)의 상부면들 보다 높을 수 있다.
상기 제1 도전형 반도체층의 두께는 상기 리세스부들(recessed portions)의 두께보다 얇은 것을 포함할 수 있다.
상기 광변조부는 제1 광신호가 입사되는 수광면 및 제2 광신호가 출사되는 출광면을 포함하되, 상기 제2 광신호의 위상은 상기 역바이어스 전압의 세기에 의 존할 수 있다.
상기 광전 소자는 상기 광 변조부의 상기 수광면 및 상기 출광면 중에서 적어도 어느 하나에 연결된 적어도 하나의 그레이팅 결합기(grating coupler)를 더 포함할 수 있다.
상기 접합층의 광흡수율은 상기 역바이어스 전압의 세기에 의존할 수 있다.
상기 광전 소자는 상기 기판 및 상기 광변조부 사이에 개재된 클레딩층을 더 포함할 수 있다.
상기 클레딩층은 상기 기판 상에 광도파로가 형성될 부분에 선택적으로 산소 이온을 주입하여 형성되는 것을 포함할 수 있다.
상기 클레딩층은 실리콘 산화물을 포함하고, 상기 실리콘 산화물의 수직적 농도는 가우신안 분포를 가질 수 있다.
상기 기판은 상기 광 변조부로부터 이격된 스위치 영역을 포함하고, 상기 기판의 스위치 영역 상에 형성된 게이트 절연막 및 상기 게이트 절연막 상의 게이트 전극을 더 포함할 수 있다.
본 발명에 따르면, 특정 도핑 농도의 차이를 가지되, 역바이어스 전압이 작용하는 제1 도전형 반도체층 및 제2 도전형 반도체층에 의해 고속 광변조, 저전력화 및 고집적화에 최적화된 광전소자가 제공될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하 기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해 질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시 예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 도면들에서 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기하였다.
본 발명의 일 실시 예에 따른 광전 소자가 설명된다.
도 1 은 본 발명의 일 실시 예에 따른 광전 소자를 나타내는 평면도이다. 도 2a 의 광전 영역(102)은 도 1 의 I-I'을 따라 취해진 단면도이고, 도 2a 의 스위칭 영역(104)은 상기 광전 영역(102)과 이격된 주변회로 영역일 수 있다. 도 3은 도 1의 II-II' 를 따라 취해진 단면도이다.
도 1, 도 2a 및 도 3 을 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 실리콘 기판 또는 SOI(Silicon On Insulator) 기판 일 수 있다. 상기 기판(100)은 광전 영역(102) 및 스위치 영역(104)을 포함할 수 있다.
상기 광전 영역(102)의 상기 기판(100) 상에 광전소자(150)가 배치될 수 있 다. 상기 광전소자(150)는 제1 방향을 따라 연장된 광 변조부(130)를 포함할 수 있다. 상기 광전소자(150)는 상기 제1 방향을 따라 연장되되, 상기 광 변조부(130)의 양측에 각각 배치된 제1 리세스부(122) 및 제2 리세스부(124)을 포함할 수 있다. 상기 광 변조부(130)는 광신호가 통과하는 영역일 수 있다. 상기 광 변조부(130) 및 상기 리세스부들(122, 124)은 일체형(one body)일 수 있다. 상기 광 변조부(130)의 두께는 상기 리세스부들(122, 124)의 두께에 비하여 두꺼운 것이 바람직하다. 상기 광변조부(130)의 상부면(upper surface)은 상기 리세스부들(122, 124)의 상부면보다 높을 수 있다. 상기 리세스부들(122, 124)의 상부면들은 평탄(flat)할 수 있다. 상기 광전 소자(150)는 실리콘을 포함할 수 있다.
상기 광 변조부(130)는 상기 기판(100) 상에 배치된 제1 도전형 반도체층(134)을 포함할 수 있다. 상기 광 변조부(130)는 상기 제1 도전형 반도체층(134) 상에 배치된 제2 도전형 반도체층(136)을 포함할 수 있다. 상기 광 변조부(130)는 상기 제1 도전형 반도체층(134) 및 상기 제2 도전형 반도체층(136) 사이에 개재된 접합층(138)을 포함할 수 있다.
상기 제1 도전형 반도체층(134) 및 상기 제2 도전형 반도체층(136)은 서로 다른 도펀트로 도핑된 영역을 포함할 수 있다. 예를 들어, 상기 제1 도전형 반도체층(134)은 P 형 도펀트로 도핑된 영역을 포함하고, 상기 제2 도전형 반도체층(136)은 N 형 도펀트로 도핑된 영역을 포함할 수 있다. 이와는 달리, 상기 제1 도전형 반도체층(134)은 N 형 도펀트로 도핑된 영역을 포함하고, 상기 제2 도전형 반도체층(136)은 P 형 도펀트로 도핑된 영역을 포함할 수 있다. 상기 접합층(138)은 공핍 층(Depletion Region)일 수 있다. 상기 공핍층(Depletion Region) 내에 존재하는 캐리어의 밀도는, 상기 제1 도전형 반도체층(134) 및 상기 제2 도전형 반도체층(136) 내에 존재하는 캐리어들이의 밀도에 비하여 낮을 수 있다. 상기 제1 도전형 반도체층(134), 제2 도전형 반도체층(136) 및 접합층(138)은 다이오드를 구성할 수 있다. P 형 도펀트로 도핑된 영역의 도핑 농도와 N 형 도펀트로 도핑된 영역의 도핑 농도는 다를 수 있다. 바람직하게는, P 형 도펀트로 도핑된 영역의 도핑 농도는 N 형 도펀트로 도핑된 영역의 도핑 농도보다 2~4배 클 수 있다.
상기 제1 도전형 반도체층(134) 및 상기 제2 도전형 반도체층(136)에 역 바이어스 전압이 작용할 수 있다. 예를 들어, 상기 제1 도전형 반도체층(134)이 P 형 도펀트로 도핑된 영역을 포함하고, 상기 제2 도전형 반도체층(136)이 N 형 도펀트로 도핑된 영역을 포함하는 경우, 상기 제1 도전형 반도체층(134)에 가해지는 전압은 상기 제2 도전형 반도체층(136)에 가해지는 전압에 비하여 작을 수 있다. 이와는 달리, 상기 제1 도전형 반도체층(134)이 N 형 도펀트로 도핑된 영역을 포함하고, 상기 제2 도전형 반도체층(136)이 P 형 도펀트로 도핑된 영역을 포함하는 경우, 상기 제1 도전형 반도체층(134)에 가해지는 전압은 상기 제2 도전형 반도체층(136)에 가해지는 전압에 비하여 클 수 있다.
상기 제1 도전형 반도체층(134) 및 상기 제2 도전형 반도체층(136)에 작용하는 상기 역 바이어스 전압의 크기에 따라 상기 접합층(128)의 두께가 조절될 수 있다. 상기 역 바이어스 전압의 크기에 따라, 상기 광 변조부(130)의 캐리어의 밀도가 조절될 수 있다. 예를 들어, 상기 역 바이어스 전압의 크기가 클수록, 상기 접 합층(128)의 두께가 증가되어, 상기 광 변조부(130) 내의 캐리어의 밀도가 감소될 수 있다.
상기 접합층(138)은 상기 제1 도전형 반도체층(134)과 접촉하는 제1 면 및 상기 제2 도전형 반도체층(136)과 접촉하는 제2 면을 포함할 수 있다. 상기 접합층(138)의 상기 제1 면은 상기 리세스부들(122, 124)의 상부면(upper surface)보다 낮을 수 있다. 상기 접합층(138)의 상기 제2 면은 상기 리세스부들(122, 124)의 상부면(upper surface)보다 높을 수 있다. 상기 리세스부들(122, 124)은 상기 제1 도전형 반도체층(134)과 동일한 도펀트로 도핑된 영역을 포함할 수 있다.
상기 기판(100) 및 상기 광 변조부(130) 사이에 클레딩층(cladding layer, 110)이 배치될 수 있다. 상기 클레딩층(110)은 상기 기판(100) 및 상기 리세스부들(122, 124) 사이에 배치될 수 있다. 상기 클레딩층(110)은 상기 기판(100)의 전체 상에 배치될 수 있다. 상기 클레딩층(110)은 상기 광 변조부(130)와 다른 굴절율을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 클레딩층(110)은 산화막을 포함할 수 있다. 상기 클레딩층(110)은 SOI 기판의 매몰(buried) 산화막을 포함할 수 있다. 이와는 달리, 벌크 반도체 기판의 소정의 깊이에 이온 주입법(Ion Implantation)을 이용하여 산소를 이온 주입하여 상기 클레딩층(110)을 형성할 수 있다. 상기 산소 이온 주입은 광 도파로가 형성될 부분에 선택적으로 수행될 수 있다. 다시 말해서, 광도파로 형성을 위해 기판에 광 도파로가 될 부분만 산소이온을 선택적으로 주입하는 것을 의미한다. 상기 기판(100)이 실리콘을 포함하는 경우, 상기 클레딩층(110)은 실리콘 산화물을 포함할 수 있다. 상기 실리콘 산화물을 수 직적 농도는 가우시안 분포를 가질 수 있다.
상기 광전 소자(150)는 제1 광신호(10)가 입사되는 수광면(131)을 포함할 수 있다. 상기 제1 광신호는(10)는 제1 광도파로(160)로부터 입사될 수 있다. 상기 제1 광신호(10)는 상기 제1 방향으로 진행할 수 있다. 상기 광전 소자(150)는 제2 광신호(20)가 출사되는 출광면(132)을 포함할 수 있다. 상기 제2 광신호(20)는 상기 제2 광도파로(170)로 출사될 수 있다. 상기 제2 광신호는 상기 제1 방향으로 진행할 수 있다.
상기 광 변조부(130)는 상기 수광면(131)으로 입사된 상기 제1 광신호(10)를 흡수할 수 있다. 상기 제1 광신호(10)의 강도는 상기 제2 광신호(20)의 강도보다 클 수 있다. 상기 광 변조부(130)의 광 흡수율은 상기 광 변조부(130) 내의 캐리어의 밀도의 변화에 의존할 수 있다. 상기 광 변조부(130) 내의 캐리어의 밀도 변화는 상기 접합층(138)의 두께에 의존할 수 있다. 상기 접합층(138)의 두께는 상기 제1 도전형 반도체층(134) 및 상기 제2 도전형 반도체층(136)에 작용하는 역 바이어스 전압의 크기에 의존할 수 있다.
상기 광 변조부(130) 내의 캐리어들의 밀도의 변화에 의해, 상기 광 변조부(130)의 굴절율은 달라질 수 있다. 상기 광 변조부(130) 내의 캐리어들의 밀도는 상기 접합층(138)의 두께에 의존할 수 있다. 상기 접합층(138)의 두께는 상기 제1 도전형 반도체층(134) 및 제2 도전형 반도체층(136)에 작용하는 상기 역바이어스 전압의 크기에 의존할 수 있다. 예를 들어, 상기 역바이어스 전압의 크기가 증가될수록, 상기 접합층(138)의 두께가 증가할 수 있고, 상기 접합층(138)의 두께가 증 가하는 경우, 상기 광 변조부(130) 내의 캐리어들의 밀도가 감소될 수 있다. 상기 광 변조부(130) 내에 캐리어들의 밀도가 감소되는 경우, 상기 광 변조부(130)의 굴절율이 감소될 수 있다. 상기 광 변조부(130)의 상기 굴절율의 변화량에 의해 상기 광 변조부(130)에 입사되는 상기 제1 광신호(10)와 상기 제2 광신호(20)는 위상의 차이를 가질 수 있다.
구체적으로, 상기 광 변조부(130)의 유효 굴절율의 변화량(effective index of refraction)에 의해 상기 제1 광신호(10) 및 제2 광신호(20)의 위상 차이는 조절될 수 있다. 상기 유효 굴절율의 변화량은 구속율(confinement factor)과 굴절율의 변화량의 곱으로 정의될 수 있다. 상기 구속율(confinement factor)은 상기 광 변조부(130)를 통과하는 광신호의 전체 강도 대비, 상기 광 변조부(130)에서 굴절율의 변화가 발생하는 부분을 통과하는 광신호의 강도로 정의될 수 있다. 상기 굴절율의 변화량은 상기 제1 도전형 반도체층(134) 및 상기 제2 도전형 반도체층(138)에 작용하는 역바이어스 전압에 따른 광 변조부(130)의 굴절율의 변화 정도로 정의될 수 있다.
이에 따라, 상기 광 변조부(130)의 굴절율의 변화량이 증가될수록, 상기 접합층(138)을 통과하는 광신호의 강도가 증가될수록, 상기 광 변조부(130)의 유효 굴절율의 변화량은 증가될 수 있다. 상기 광 변조부(130)이 유효 굴절율의 변화량이 증가될수록, 광신호의 위상 변조는 속도는 증가될 수 있다.
상기 스위치 영역(104)의 상기 기판(100) 상에 반도체 소자(350)가 제공될 수 있다. 상기 반도체 소자(350)는 상기 기판(100) 상의 게이트 절연막(352)을 포 함할 수 있다. 상기 반도체 소자(350)는 상기 게이트 절연막(352) 상의 게이트 전극(354)을 포함할 수 있다. 상기 게이트 절연막(352)은 실리콘 산질화막, 실리콘 질화막, 실리콘 산호막 및 금속 산화막중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 게이트 전극(354)은 도핑된 폴리 실리콘, 금속, 금속 질화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
상기 기판(100) 상에 광 소자가 배치될 수 있다. 상기 광 소자는 AWG(Arrayed Waveguide Grating) 소자 또는 그레이팅 커플러들(160, 170)을 포함할 수 있다. 제1 그레이팅 결합기(160, first grating coupler)가 상기 광전 소자(150)의 수광면(131)에 연결될 수 있다. 상기 제1 그레이팅 결합기(160)는 입력 투과 영역 및 입력 회절 격자(grating)를 포함한다. 상기 입력 회절 격자는 입력 투과 영역의 표면에 배치된다. 상기 입력 투과 영역은 반도체로 형성될 수 있다. 제1 광섬유(180)가 상기 제1 그레이팅 결합기(160)의 상부에 배치될 수 있다. 상기 제1 광섬유(180)로부터 조사된 광신호는 상기 입력 회절 격자를 경유하여 상기 입력 투과 영역으로 제공된다. 이때, 상기 입력 회절 격자로 인해 상기 입력 투과 영역내 광신호는 상기 기판(100)의 상부면에 수평한 방향으로 상기 광전 소자(150)에 입력된다.
제2 그레이팅 결합기(170)가 상기 광전 소자(150)의 출광면(132)에 연결될 수 있다. 상기 제2 그레이팅 결합기(170)는 출력 투과 영역 및 출력 회절 격자를 포함할 수 있다. 상기 출력 회절 격자는 상기 출력 투과 영역의 상부 표면에 배치된다. 상기 출력 투과 영역은 반도체로 형성될 수 있다. 제2 광섬유(190)가 상기 제2 그레이팅 결합기(170)의 상부에 배치될 수 있다. 상기 광전 소자(150)를 투과하여 위상이 변환된 광신호는 상기 출력 투과 영역 및 상기 출력 회절 격자를 경유하여 상기 제2 광섬유(190)로 공급된다. 상기 제2 광섬유(190)로 공급된 광신호는 다른 반도체 칩 및/또는 다른 전자 매체로 공급될 수 있다.
본 발명의 일 실시 예의 변형 예에 따른 광전 소자가 설명된다. 도 2b 는 본 발명의 일 실시 예의 변형 예에 따른 광전 소자를 설명하기 위한 단면도이다. 도 2b의 광전 영역(102)은 도1 의 I-I'를 따라 취한 단면도이고, 도 2b 의 스위칭 영역(104)은 상기 광전 영역(102)과 이격된 주변회로 영역일 수 있다. 도 2a 에서 설명된 구성과 동일한 구성은 생략될 수 있다.
도 2b 를 참조하면, 제1 도전형 반도체층(134)은 리세스부들(122, 124)의 두께보다 얇을 수 있다. 접합층(138)은 상기 리세스부들(122, 124)의 상부면(upper surface)보다 낮을 수 있다.
상기 리세스부들(122, 124)은 상기 제1 도전형 반도체층(134) 및 제2 도전형 반도체층(136)과 동일한 도펀트로 도핑된 영역을 포함할 수 있다. 상기 접합층(138)은 상기 광 변조부(130)에서 상기 리세스부들(122, 124)로 연장될 수 있다.
본 발명의 일 실시 예의 다른 변형 예에 따른 광전 소자가 설명된다. 도 2c 는 본 발명의 일 실시 예의 다른 변형 예에 따른 광전 소자를 설명하기 위한 단면도이다. 도 2c의 광전 영역(102)은 도 1 의 I-I'를 따라 취한 단면도이고, 도 2b 의 스위칭 영역(104)은 상기 광전 영역(102)과 이격된 주변회로 영역일 수 있다. 도 2a 에서 설명된 구성과 동일한 구성은 생략될 수 있다.
도 2c 를 참조하면, 상기 제1 도전형 반도체층(134)은 리세스부들(122, 124)의 두께보다 두꺼울 수 있다. 접합층(138)은 상기 리세스부들(122, 124)의 상부면(upper surface)보다 높은 곳에 배치될 수 있다. 상기 리세스부들(122, 124)은 상기 제1 도전형 반도체층(134)과 동일한 도펀트로 도핑된 영역을 포함할 수 있다.
본 발명의 다른 실시 예에 따른 광전 소자가 설명된다. 도 4는 본 발명의 다른 실시 예에 따른 광전 소자를 설명하기 위한 단면도이다. 도 4의 광전 영역(202)은 도 1의 I-I'를 따라 취한 단면도이고, 도 4 의 스위칭 영역(204)은 상기 광전 영역(202)과 이격된 주변회로 영역일 수 있다.
도 1, 도 3 및 도 4 를 참조하면, 기판(200)은 광전 영역(202) 및 스위치 영역(204)을 포함할 수 있다. 상기 광전 영역(202)의 상기 기판(200) 상에 광전 소자(250)가 제공될 수 있다. 상기 광전 소자(250)는 광 변조부(230) 및 리세스부들(222, 224)을 포함할 수 있다. 상기 리세스부들(222, 224)은 상기 광변조부(230)로부터 연장되고, 상기 광변조부(230)보다 얇은 두께를 가질 수 있다. 상기 광전 소자(250)는 제1 방향으로 연장될 수 있다. 상기 광 변조부(230)는 광신호가 통과하는 영역일 수 있다. 상기 리세스부들(222, 224) 및 상기 광 변조부(230)는 일체형(one body)일 수 있다.
상기 광변조부(230) 상기 기판(200) 상에 배치된 제1 도전형 반도체층(234), 및 제2 도전형 반도체층(236)을 포함할 수 있다. 상기 광변조부(230)는 상기 제1 도전형 반도체층(234) 및 상기 제2 도전형 반도체층(236) 사이에 개재된 접합층(238)을 포함할 수 있다. 상기 제1 도전형 반도체층(234), 상기 제2 도전형 반도 체층(236) 및 상기 접합층(238)의 경계면들은 상기 기판(200)의 상부면과 교차할 수 있다. 상기 경게면들은 상기 기판(200)의 상부면과 수직할 수 있다. 상기 제1 도전형 반도체층(234) 및 상기 제2 도전형 반도체층(236)에 역바이어스 전압이 작용할 수 있다.
상기 제1 도전형 반도체층(234)의 도핑 농도는 상기 제2 도전형 반도체층(236)의 도핑농도보다 2~4배 클 수 있다. 상기 제1 도전형 반도체층(234)은 P형 도펀트로 도핑된 영역을 포함하고, 상기 제2 도전형 반도체층(236)은 N 형 도펀트로 도핑된 영역을 포함할 수 있다. 도 5 를 참조하여 설명된 바와 같이, P형 도펀트로 도핑된 영역의 도핑 농도가 N형 도펀트로 도핑된 영역의 도핑 농도보다 2~4배 클 수 있어, 고효율에 최적화된 광전 소자가 제공될 수 있다.
상기 광 변조부(230)은 제1 광신호(10)가 입사되는 수광면(131) 및 제2 광신호(20)가 출사되는 출사면(132)을 포함할 수 있다. 상기 제1 광신호(10)의 위상 및 상기 제2 광신호(20)의 위상의 차이는 상기 역바이어스 전압에 의존할 수 있다. 상기 제1 광신호(10)에 대한 상기 접합층(238)의 흡수율은 상기 역바이어스 전압에 의존할 수 있다.
상기 기판(200) 및 상기 광 변조부(230) 사이에 클레딩층(cladding layer, 210)이 배치될 수 있다. 상기 리세스부들(222, 224) 및 상기 기판(200) 사이에 크레딩층(210)이 배치될 수 있다.
상기 광 변조부(230)는 상기 리세스부들(222, 224)의 각각의 상부면(upper surface)들로부터 연장되는 제1 측벽(223) 및 제2 측벽을(225) 포함할 수 있다. 구 체적으로, 상기 제1 측벽(223)은 제1 리세스부(222)의 상부면으로부터 연장되는 상기 제1 도전형 반도체층(234)의 측벽일 수 있다. 상기 제2 측벽(235)은 제2 리세스부(224)의 상부면으로부터 연장되는 상기 제2 도전형 반도체층(236)의 측벽일 수 있다. 상기 접합층(238)은 상기 제1 측벽(223) 및 상기 제2 측벽(225) 사이에 배치될 수 있다.
상기 제1 리세스부(222)는 상기 제1 도전형 반도체층(234)에 도핑된 도펀트와 동일한 도펀트로 도핑된 영역을 포함할 수 있다. 상기 제2 리세스부(224)는 상기 제2 도전형 반도체층(236)에 도핑된 도펀트와 동일한 도펀트로 도핑된 영역을 포함할 수 있다.
상기 스위치 영역(204)의 상기 기판(200) 상에 게이트 절연막(352) 및 게이트 전극(354)를 포함하는 반도체 소자(350)가 제공될 수 있다. 상기 게이트 전극(354)은 도핑된 폴리 실리콘을 포함할 수 있다.
상기 기판(100) 상에 광 소자가 배치될 수 있다. 상기 광 소자는 AWG(Arrayed Waveguide Grating) 소자 또는 그레이팅 커플러들(160, 170)을 포함할 수 있다. 제1 그레이팅 결합기(160, first grating coupler)가 상기 광전 소자(250)의 수광면(131)에 연결될 수 있다. 상기 제1 그레이팅 결합기(160)는 입력 투과 영역 및 입력 회절 격자(grating)를 포함한다. 상기 입력 회절 격자는 입력 투과 영역의 표면에 배치된다. 상기 입력 투과 영역은 반도체로 형성될 수 있다. 제1 광섬유(180)가 상기 제1 그레이팅 결합기(160)의 상부에 배치될 수 있다. 상기 제1 광섬유(180)로부터 조사된 광신호는 상기 입력 회절 격자를 경유하여 상기 입 력 투과 영역으로 제공된다. 이때, 상기 입력 회절 격자로 인해 상기 입력 투과 영역내 광신호는 상기 기판(100)의 상부면에 수평한 방향으로 상기 광전 소자(150)에 입력된다.
제2 그레이팅 결합기(170)가 상기 광전 소자(250)의 출광면(132)에 연결될 수 있다. 상기 제2 그레이팅 결합기(170)는 출력 투과 영역 및 출력 회절 격자를 포함할 수 있다. 상기 출력 회절 격자는 상기 출력 투과 영역의 상부 표면에 배치된다. 상기 출력 투과 영역은 반도체로 형성될 수 있다. 제2 광섬유(190)가 상기 제2 그레이팅 결합기(170)의 상부에 배치될 수 있다. 상기 광전 소자(250)를 투과하여 위상이 변환된 광신호는 상기 출력 투과 영역 및 상기 출력 회절 격자를 경유하여 상기 제2 광섬유(190)로 공급된다. 상기 제2 광섬유(190)로 공급된 광신호는 다른 반도체 칩 및/또는 다른 전자 매체로 공급될 수 있다.
본 발명의 실시 예들에 따른 광 변조부의 유효 굴절율의 변화량 특성이 설명된다.
도 6 은 본 발명의 실시 예들에 따른 광 변조부의 유효 굴절율의 변화량 특성을 평가한 그래프이다.
도 6 을 참조하면, 상기 그래프는 P형 도펀트로 도핑된 영역과 N형 도펀트로 도핑된 영역에 각각 역바이어스 전압을 작용하여, 유효 굴절율의 변화량을 측정한 결과를 나타낸다. 가로축은 P 형 도펀트로 도핑된 영역의 도핑 농도이다. 세로축은 유효 굴절율의 변화량이다.
a)는 N형 도펀트로 도핑된 영역의 도핑 농도를 1016cm-3으로 고정시키고, P형 도펀트로 도핑된 영역의 도핑 농도의 변화량에 따른 유효 굴절율의 변화량을 나타낸다. b)는 N형 도펀트로 도핑된 영역의 도핑 농도를 1017cm-3으로 고정시키고, P형 도펀트로 도핑된 영역의 도핑 농도의 변화량에 따른 유효 굴절율의 변화량을 나타낸다. c)는 N형 도펀트로 도핑된 영역의 도핑 농도를 1018cm-3으로 고정시키고, P형 도펀트로 도핑된 영역의 도핑 농도의 변화량에 따른 유효 굴절율의 변화량을 나타낸다. d)는 N형 도펀트로 도핑된 영역의 도핑 농도를 1019cm-3으로 고정시키고, P형 도펀트로 도핑된 영역의 도핑 농도의 변화량에 따른 유효 굴절율의 변화량을 나타낸다. e)는 N형 도펀트로 도핑된 영역의 도핑 농도를 1020cm-3으로 고정시키고, P형 도펀트로 도핑된 영역의 도핑 농도의 변화량에 따른 유효 굴절율의 변화량을 나타낸다.
P 형 도펀트 및 N 형 도펀트로 도핑된 영역의 도핑 농도가 증가될수록, 상기 유효 굴절율의 변화량은 증가된다. 특히, P형 도펀트로 도핑된 영역의 도핑 농도가 N형 도펀트로 도핑된 영역의 도핑 농도보다 2~4배 큰 경우, 상기 유효 굴절율의 변화량은 최대가 될 수 있다.
본 발명의 실시 예들에 따르면, 상기 제1 도전형 반도체층(134) 및 상기 제2 도전형 반도체층(136)은 서로 다른 도펀트(N형 도펀트 및 P형 도펀트)로 도핑되되, N형 도펀트로 도핑된 영역의 도핑농도보다 P 형 도펀트로 도핑된 영역의 도핑농도 가 2~4배 클 수 있다. 따라서, 고효율 및 저전력화에 최적화된 광전 소자가 제공될 수 있다.
본 발명의 실시 예들에 따른 광전 소자의 적용 예가 설명된다.
도 5 는 본 발명의 실시 예들에 따른 광전 소자의 적용 예를 설명하기 위한 평면도이다.
도 5 를 참조하면, 마하 젠더 간섭계(Mach-Zehnder Interferometer)는 입력 와이 분지(410, input Y-branch), 제1 광전 소자(430), 출력 와이 분지(420, output Y-branch) 및 제2 광전 소자(440)을 포함할 수 있다. 상기 제1 광전 소자(430) 및 상기 제2 광전 소자(440) 중 어느 하나는 본 발명의 실시 예들에 따른 광전 소자를 포함할 수 있다. 이와는 달리, 상기 광전 소자들(430, 440)은 본 발명의 실시 예들에 따른 광전 소자를 포함할 수 있다.
상기 제1 광전 소자(430) 및 상기 제2 광전 소자(440)는 상기 입력 와이 분지(410)의 두개의 암들(arms) 및 상기 출력 와이 분지(420)의 두개의 암들(arms) 사이에 연결될 수 있다.
상기 입력 와이 분지(410)로 광신호가 입사될 수 있다. 상기 입력 와이 분지(410)로 입사된 광신호는 상기 입력 와이 분지(410) 분기접에서 나누어 질 수 있다. 나누어진 상기 광신호들은 상기 제1 광전 소자(430) 및 상기 제2 광전 소자(440)로 각각 입사될 수 있다. 상기 제1 광전 소자(430) 및 상기 제2 광전 소자(440)로 입사된 광신호들은 상기 제1 광전 소자(430) 및 상기 제2 광전 소자(440)를 통과하고, 그 위상들은 변화될 수 있다. 상기 광전 소자들(430, 440)을 통과한 광신호들은 상기 출력 와이 분지(420)에서 합쳐 질 수 있다. 상기 출력 와이 분지(420)에서 합쳐질때, 상기 광신호들은 서로 상쇄 또는 보강 간섭을 일으킬 수 있다. 상기 상쇄 간섭 또는 보강 간섭의 발생 여부는 상기 광전 소자들(430, 440)을 통과한 광신호의 위상 변화 정도에 의존할 수 있다. 상기 광 신호의 위상 변화 정도는 상기 광전 소자들(430, 440)에 작용하는 역 바이어스 전압의 크기에 의존할 수 있다.
도 1 은 본 발명의 일 실시 예에 따른 광전 소자를 설명하기 위한 평면도이다.
도 2a 는 본 발명의 일 실시 예에 따른 광전 소자를 설명하기 위한 단면도이다.
도 2b 는 본 발명의 일 실시 예의 변형 예에 따른 광전 소자를 설명하기 위한 단면도이다.
도 2c 는 본 발명의 일 실시 예의 다른 변형 예에 따른 광전 소자를 설명하기위한 단면도이다.
도 3 은 본 발명의 일 실시 예에 따른 광전 소자를 설명하기 위한 단면도이다.
도 4 는 본 발명의 다른 실시 예에 따른 광전 소자를 설명하기 위한 단면도이다.
도 5 는 본 발명의 실시 예들에 따른 광전 소자의 적용 예를 설명하기 위한 평면도이다.
도 6 은 본 발명의 실시 예들에 따른 광 변조부의 유효 굴절율의 변화량의 특성을 평가한 그래프이다.
Claims (15)
- 기판;상기 기판 상에 배치되되, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 개재된 접합층을 포함하는 광변조부; 및상기 광변조부로부터 연장되고, 상기 광변조부 보다 얇은 두께를 갖는 한쌍의 리세스부들(recessed portions)을 포함하되,상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층에 역바이어스 전압이 작용하고,상기 제1 도전형 반도체층은 P 형 도펀트로 도핑된 영역을 포함하고, 상기 제2 도전형 반도체층은 N 형 도펀트로 도핑된 영역을 포함하되,상기 P형 도펀트로 도핑된 영역의 도핑 농도는 상기 N 형 도펀트로 도핑된 영역의 도핑 농도보다 2~4배 큰 광전 소자.
- 삭제
- 제1 항에 있어서,상기 제1 도전형 반도체층, 상기 제2 도전형 반도체층 및 상기 접합층의 경계면들은 상기 기판의 상부면과 교차하는 광전 소자.
- 제3 항에 있어서,상기 광 변조부는 상기 리세스부들(recessed portions)의 각각의 상부면들로부터 연장되는 제1 측벽 및 제2 측벽을 포함하고,상기 접합층은 상기 제1 측벽 및 상기 제2 측벽 사이에 개재된 광전 소자.
- 제1 항에 있어서,상기 제2 도전형 반도체층은 상기 기판과 상기 제1 도전형 반도체층을 사이에 두고 이격된 광전 소자.
- 제5 항에 있어서,상기 제1 도전형 반도체층의 두께는 상기 리세스부들(recessed portions)의 두께보다 두꺼운 광전 소자.
- 제5 항에 있어서,상기 접합층은 상기 제1 도전형 반도체층과 접촉하는 제1 면 및 상기 제2 도전형 반도체층과 접촉하는 제2 면을 포함하되,상기 제1 면은 상기 리세스부들(recessed portions)의 상부면들 보다 낮고, 상기 제2 면은 상기 리세스부들(recessed portions)의 상부면들 보다 높은 광전 소자.
- 제5 항에 있어서,상기 제1 도전형 반도체층의 두께는 상기 리세스부들(recessed portions)의 두께보다 얇은 것을 포함하는 광전 소자.
- 제1 항에 있어서,상기 광변조부는 제1 광신호가 입사되는 수광면 및 제2 광신호가 출사되는 출광면을 포함하되,상기 제2 광신호의 위상은 상기 역바이어스 전압의 세기에 의존하는 광전 소자.
- 제 9항에 있어서,상기 광 변조부의 상기 수광면 및 상기 출광면 중에서 적어도 어느 하나에 연결된 적어도 하나의 그레이팅 결합기(grating coupler)를 더 포함하는 광전 소자.
- 제1 항에 있어서,상기 접합층의 광흡수율은 상기 역바이어스 전압의 세기에 의존하는 광전 소자.
- 제1 항에 있어서,상기 기판 및 상기 광변조부 사이에 개재된 클레딩층을 더 포함하는 광전 소자.
- 제 12항에 있어서,상기 클레딩층은 상기 기판 상에 광도파로가 형성될 부분에 선택적으로 산소 이온을 주입하여 형성되는 것을 포함하는 광전 소자.
- 제 13항에 있어서,상기 클레딩층은 실리콘 산화물을 포함하고, 상기 실리콘 산화물의 수직적 농도는 가우신안 분포를 갖는 광전 소자.
- 제1 항에 있어서,상기 기판은 상기 광 변조부로부터 이격된 스위치 영역을 포함하고,상기 기판의 스위치 영역 상에 형성된 게이트 절연막; 및상기 게이트 절연막 상의 게이트 전극을 더 포함하는 광전 소자.
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