KR20110050203A - 광전 소자 - Google Patents

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KR20110050203A
KR20110050203A KR1020090107081A KR20090107081A KR20110050203A KR 20110050203 A KR20110050203 A KR 20110050203A KR 1020090107081 A KR1020090107081 A KR 1020090107081A KR 20090107081 A KR20090107081 A KR 20090107081A KR 20110050203 A KR20110050203 A KR 20110050203A
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semiconductor
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light modulator
depletion layer
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KR1020090107081A
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박정우
유종범
김경옥
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한국전자통신연구원
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Abstract

광전 소자가 제공된다. 본 발명의 실시 예에 따른 광전 소자는 복수의 제1 도전형 반도체층 및 그 사이에 개재된 제3 반도체부에 의해 형성된 복수의 공핍층을 포함하고 있어, 고속화 및 저전력화에 최적화된 광전 소자가 제공될 수 있다.
다이오드, 공핍층, 역 바이어스

Description

광전 소자{Electro-Optic Device}
본 발명은 광전 소자에 관한 것으로, 특히 복수개의 공핍층을 포함하는 광전 소자에 관한 것이다.
본 발명은 지식 경제부의 IT 원천기술 개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제 관리 번호: 2006-S-004-04, 과제명: 실리콘 기반 초고속 광인터커넥션 IC]
반도체 산업이 발전함에 따라, 논리 소자 및 기억 소자등의 반도체 집적회로들은 점점 고속화 및 고집적화되고 있다. 반도체 집적회로의 고속화 및 고집적화에 따라, 반도체 집적회로들 사이의 통신 속도는 반도체 집적회로를 포함하는 전자기기의 성능과 직결된다. 통상적으로, 반도체 집적회로들은 데이터를 전기적으로 송수신하는 전기적 통신에 의하여 데이터를 주고 받고 있다. 예컨대, 반도체 집적회로들은 인쇄회로기판에 장착되고 인쇄회로기판에 내재된 배선들을 통하여 서로 전기적 통신을 수행할 수 있다.
이러한 경우에, 반도체 집적회로들 사이의 전기적 저항(예컨대, 반도체 집적회로의 패드와 패키지의 외부단자간 저항, 패키지와 인쇄회로기판간의 접촉저항 및/또는 인쇄회로기판의 배선 저항등)을 감소시키는 것이 한계가 있다. 또한, 전기적 통신은 외부의 전자파등에 의한 영향을 받을 수 있다. 이러한 요인들로 인하여, 반도체 집적회로들간의 통신 속도를 증가시키는 것은 쉽지 않다.소자의 집적화 및 고속화에 따라, 반도체 칩들 사이에 통신 속도를 높이는 방안으로 광 신호를 이용하는 방안이 연구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 동작 속도가 향상된 광전 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 광전 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 저전력화에 최적화된 광전 소자를 제공하는 데 있다.
상기 기술적 과제를 해결하기 위해 본 발명은 광전 소자를 제공한다. 광전 소자는 기판, 상기 기판 상에 배치되되, 제1 도전형의 제1 반도체부, 제1 도전형의 제2 반도체부 및 상기 제1 반도체부 및 상기 제2 반도체부 사이에 개재된 제2 도전형의 제3 반도체부를 포함하는 광 변조부 및 상기 광 변조부의 양 측벽들에 각각 연결되고, 광 변조부의 상부면보다 낮은 상부면을 갖는 제1 리세스부 및 제2 리세스부를 포함하되, 상기 광 변조부는 상기 제1 반도체부와 상기 제3 반도체부의 접합에 의해 형성된 제1 공핍층 및 상기 제2 반도체부와 상기 제3 반도체부의 접합에 의해 형성된 제2 공핍층을 포함하고, 상기 제1 도전형 및 상기 제2 도전형은 서로 다르다.
동작시에, 상기 제1 및 제2 공핍층 중에서 어느 하나의 공핍층에 역 바이어스 전압이 작용할 수 있다.
상기 제1 리세스부 및 제2 리세스부는 상기 제1 반도체부 및 상기 제2 반도체부보다 고농도의 상기 제1 도전형의 제1 고농도 도핑 영역 및 제2 고농도 도핑 영역을 각각 포함하고, 동작시에, 상기 역바이어스 전압은 상기 제1 고농도 도핑 영역 및 상기 제2 고농도 도핑 영역 사이에 인가되는 전압에 의해 생성될 수 있다.
상기 제1 고농도 도핑 영역 및 상기 제2 고농도 도핑 영역은 상기 광 변조부의 상기 양 측벽들으로부터 옆으로 이격될 수 있다.
상기 광 변조부는 제1 광신호가 입사되는 수광면 및 제2 광신호가 출사되는 출광면을 포함하되, 상기 제2 광신호의 위상은 상기 역바이어스 전압차에 의해 조절될 수 있다.
상기 광전 소자는 상기 광 변조부의 상기 수광면 및 상기 출광면 중에서 어느 하나에 연결된 그레이팅 결합기(grating coupler)를 더 포함할 수 있다.
상기 공핍층들의 광 흡수율은 상기 역바이어스 전압차에 의해 조절될 수 있다.
상기 광 변조부는 상기 기판 및 상기 광 변조부 사이에 개재된 산화막을 더 포함할 수 있다.
상기 산화막은 상기 기판 상에 광도파로가 형성될 부분에 선택적으로 산소 이온을 주입하여 형성된 것을 포함할 수 있다.
상기 기판은 상기 광 변조부가 배치된 광전 영역으로부터 옆으로 이격된 주변 영역을 포함하고, 상기 광전 소자는 상기 주변 영역의 상기 기판 상에 배치된 게이트 절연막 및 상기 게이트 절연막 상에 배치된 게이트 전극을 더 포함할 수 있 다.
상기 제1 반도체부와 상기 제3 반도체부의 접합면 및 상기 제2 반도체부와 상기 제3 반도체부의 접합면은 상기 기판의 상부면과 비평행할 수 있다.
상기 광 변조부는 서로 마주보는 제1 측벽 및 제2 측벽을 포함하되, 상기 접합면들은 상기 기판의 상부면과 수직하고, 어느 하나의 접합면과 상기 제1 측벽 사이의 거리는, 상기 어느 하나의 접합면과 상기 제2 측벽 사이의 거리와 동일할 수 있다.
동작시에, 상기 어느 하나의 공핍층을 형성하는 반도체부들 사이에 역 바이어스 전압이 인가될 수 있다.
상기 제1 반도체부, 상기 제3 반도체부 및 상기 제2 반도체부는 상기 기판 상에 차례로 적층되고, 상기 제1 반도체부와 상기 제3 반도체부의 접합면 및 상기 제3 반도체부와 상기 제2 반도체부의 접합면은 상기 기판의 상부면과 평행할 수 있다.
상기 광 변조부는, 상기 제2 반도체부 상에 배치되고 상기 제2 반도체부보다 고농도의 상기 제1 도전형의 고농도 도핑 영역을 더 포함할 수 있다.
상기 광 변조부는 상부면 및 하부면을 포함하되, 어느 하나의 접합면과 상기 상부면 사이의 거리는, 상기 어느 하나의 접합면과 상기 하부면 사이의 거리와 동일할 수 있다.
동작시에, 상기 어느 하나의 공핍층을 형성하는 반도체부들 사이에 역 바이어스 전압이 인가될 수 있다.
입력단, 상기 입력단과 연결된 제1 광도파로 및 상기 제1 광도파로와 이격되고, 상기 입력단과 연결된 제2 광도파로를 포함하는 입력 와이 분지 및 상기 제1 광도파로, 상기 제2 광도파로 및 상기 제1 광도파로 및 상기 제2 광도파로와 연결된 출력단을 포함하는 출력 와이 분지를 포함하되, 상기 제1 광도파로 및 상기 제2 광도파로 중에서 적어도 어느 하나는, 기판, 상기 기판 상에 배치되되, 제1 도전형의 제1 반도체부, 제1 도전형의 제2 반도체부 및 상기 제1 반도체부 및 상기 제2 반도체부 사이에 개재된 제2 도전형의 제3 반도체부를 포함하는 광 변조부 및 상기 광 변조부의 양 측벽들에 각각 연결되고, 광 변조부의 상부면보다 낮은 상부면을 갖는 제1 리세스부 및 제2 리세스부를 포함하되, 상기 광 변조부는 상기 제1 반도체부와 상기 제3 반도체부의 접합에 의해 형성된 제1 공핍층 및 상기 제2 반도체부와 상기 제3 반도체부의 접합에 의해 형성된 제2 공핍층을 포함하고, 상기 제1 도전형 및 상기 제2 도전형은 서로 다르다.
상기 입력단으로 입력되는 입력 광신호와 상기 출력단에서 출력되는 출력 광신호의 위상의 차이는, 상기 제1 공핍층 및 상기 제2 공핍층 중에서 어느 하나의 공핍층의 두께의 변화에 의해 조절될 수 있다.
본 발명에 따르면, 광전 소자는 복수의 공핍층을 포함하고 있어, 광전 소자의 커패시턴스가 감소하여, 고속으로 동작할 수 있고, 저전력화 및 친환경에 최적화된 광전 소자가 제공될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해 질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시 예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 도면들에서 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기하였다.
본 발명의 일 실시 예에 따른 광전 소자가 설명된다.
도 1 은 본 발명의 일 실시 예에 따른 광전 소자를 설명하기 위한 평면도이다. 도 2a 의 광전 영역(A)은 도 1 의 I-I'를 따라 취한 단면도이고, 도 2a 의 주변 영역(B)은 상기 광전 영역(A)과 이격된 주변회로 영역일 수 있다. 도 3 은 도 1 의 II-II'를 따라 취한 단면도이다.
도 1, 도 2a 및 도 3 을 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 실리콘 기판 또는 SOI(Silicon On Insulator) 기판 일 수 있다. 상기 기판(100)은 광전 영역(A) 및 주변 영역(B)을 포함할 수 있다. 상기 광전 영역(A)에는 광전 소 자(150)가 배치될 수 있다. 상기 주변 영역(B)에는 반도체 소자(350)가 배치될 수 있다.
본 발명의 일 실시 예에 따른 상기 광전 영역(A)이 설명된다.
상기 광전 영역(A)의 상기 기판(100) 상에 광전 소자(150)가 배치될 수 있다. 상기 광전 소자(150)는 상기 기판(100) 상에 제1 방향으로 연장될 수 있다. 상기 제1 방향은 기판(100)의 상부면과 평행할 수 있다. 광전 소자(150)는 광 변조부(102) 및 상기 광 변조부(102)의 양 측벽들에 연결된 제1 리세스부(104) 및 제2 리세스부(106)를 포함할 수 있다. 상기 광 변조부(102)는 서로 마주보는 제1 측벽(103) 및 제2 측벽(105)을 포함할 수 있다. 상기 제1 리세스부(104)는 상기 제1 측벽(103)에 연결될 수 있고, 상기 제2 리세스부(106)는 상기 제2 측벽(105)에 연결될 수 있다. 상기 광 변조부(102)의 상부면은 평탄할 수 있다. 상기 광 변조부(102)의 상기 상부면은 상기 기판(100)의 상부면과 평행할 수 있다. 상기 광 변조부(102)는 광 신호가 통과하는 영역일 수 있다. 상기 광 신호는 상기 제1 방향으로 진행할 수 있다. 상기 제1 리세스부(104) 및 상기 제2 리세스부(106)의 상부면은 상기 광 변조부(102)의 상부면보다 낮을 수 있다. 상기 광 변조부(102) 및 상기 제1 및 제2 리세스부(104, 106)들은 경계면 없이 접촉할 수 있다.
상기 광 변조부(102)는 상기 기판(100) 상에 배치된 제1 반도체부(122), 제2 반도체부(124) 및, 상기 제1 반도체부(122)와 상기 제2 반도체부(124) 사이에 개재된 제3 반도체부(132)를 포함할 수 있다. 상기 제1 반도체부(122) 및 상기 제2 반도체부(124)는 상기 제3 반도체부(132)를 사이에 두고 서로 이격될 수 있다. 상기 제1 반도체부(122), 상기 제2 반도체부(124) 및 상기 제3 반도체부(132)는 상기 기판(100) 상에 차례로 옆으로 배치될 수 있다.
상기 제1 반도체부(122)와 상기 제3 반도체부(132)의 접합면은 상기 기판(100)의 상부면과 비평행할 수 있다. 상기 제1 반도체부(122)와 상기 제3 반도체부(132)의 접합면은 상기 기판(100)의 상부면과 수직일 수 있다. 상기 제2 반도체부(124)와 상기 제3 반도체부(132)의 접합면은 상기 기판(100)의 상부면과 비평행할 수 있다. 상기 제2 반도체부(124)와 상기 제3 반도체부(132)의 접합면은 상기 기판(100)의 상부면과 수직일 수 있다. 상기 제1 반도체부(122)와 상기 제3 반도체부(132)의 접합면 및 상기 제2 반도체부(124)와 상기 재3 반도체부(132)의 접합면은 상기 기판(100)의 상부면과 교차할 수 있다.
상기 제1 반도체부(122) 및 상기 제2 반도체부(124)는 제1 도전형의 도펀트로 도핑된 영역을 포함할 수 있다. 상기 제3 반도체부(132)는 상기 제1 도전형과 다른 제2 도전형의 도펀트로 도핑된 영역을 포함할 수 있다. 상기 제1 도전형 및 상기 제2 도전형은 서로 다른 도전형일 수 있다. 예를 들어, 상기 제1 도전형은 N형 이고, 상기 제2 도전형은 P 형일 수 있다. 이와는 달리, 상기 제1 도전형은 P형 이고, 상기 제2 도전형은 N형 일 수 있다.
상기 제1 반도체부(122)와 상기 제3 반도체부(132)의 접합 및, 상기 제2 반도체부(124)와 상기 제3 반도체부(132)의 접합에 의해 제1 및 제2 공핍층(142, 144)이 각각 형성될 수 있다. 상기 제1 및 제2 공핍층(142, 144)은 상기 상기 제1 반도체부(122)와 상기 제3 반도체부(132)의 접합면 및, 상기 제2 반도체부(124)와 상기 제3 반도체부(132)의 접합면을 따라 각각 형성될 수 있다. 상기 제1 및 제2 공핍층(142, 144)은 상기 기판(100)의 상부면과 수직할 수 있다.
상기 광 변조부(102)에 포함된 상기 제1 반도체부(122)의 폭은, 상기 제3 반도체부(132)의 폭 및 상기 광 변조부(102)에 포함된 제2 반도체부(124)의 폭의 합과 동일할 수 있다. 상기 제1, 2 및 3 반도체부(122, 124, 132)들의 접합면들이 상기 기판(100)의 상부면과 수직한 경우, 상기 제1 공핍층(142)을 형성하는 제1 반도체부(122) 및 상기 제3 반도체부(132)의 접합면과 상기 광 변조부(102)의 상기 제1 측벽(103) 사이의 거리는, 상기 제1 반도체부(122) 및 상기 제3 반도체부(132)의 접합면과 상기 광 변조부(102)의 상기 제2 측벽(105) 사이의 거리와 동일할 수 있다.
상기 제1 리세스부(104) 및 상기 제2 리세스부(106)의 상부면은 동일한 높이를 가질 수 있다. 상기 제1 리세스부(104)의 상부면 및 상기 제2 리세스부(106)의 상부면은 상기 기판(100)의 상부면 및 상기 광 변조부(102)의 상부면과 평행할 수 있다.
상기 제1 리세스부(104)는 제1 고농도 도핑 영역(126)을 포함할 수 있다. 상기 제1 고농도 도핑 영역(126)은 상기 제1 도전형의 도펀트로 상기 제1 반도체부(122)의 도핑 농도보다 높은 도핑 농도로 도핑된 영역일 수 있다. 상기 제1 고농도 도핑 영역(126) 및 상기 제1 반도체부(122)은 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제1 고농도 도핑 영역(126)은 상기 제1 반도체부(122)에 상기 제1 도전형의 도펀트를 사용하여 고농도로 도핑한 영역일 수 있다. 상기 제1 고농도 도 핑 영역(126)은 상기 광 변조부(102)로부터 이격될 수 있다. 이 경우, 상기 제1 고농도 도핑 영역(126) 및 상기 광 변조부(102) 사이의 상기 제1 리세스부(104)의 부분은 상기 제1 반도체부(122)가 연장된 부분일 수 있다.
상기 제2 리세스부(106)는 제2 고농도 도핑 영역(128)을 포함할 수 있다. 상기 제2 고농도 도핑 영역(128)은 상기 제1 도전형의 도펀트로, 상기 제2 반도체부(124)의 도핑 농도보다 높은 도핑 농도로 도핑된 영역일 수 있다. 상기 제2 고농도 도핑 영역(128) 및 상기 제2 반도체부(124)은 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제2 고농도 도핑 영역(128)은 상기 제2 반도체부(124)에 상기 제1 도전형의 도펀트를 사용하여 고농도로 도핑한 영역일 수 있다. 상기 제2 고농도 도핑 영역(128)은 상기 광 변조부(102)로부터 이격될 수 있다. 이 경우, 상기 제2 고농도 도핑 영역(128) 및 상기 광 변조부(102) 사이의 상기 제1 리세스부(104)의 부분은 상기 제2 반도체부(124)가 연장된 부분일 수 있다.
상기 제1 리세스부(104) 및 상기 제2 리세스부(106)의 상부면들은 평탄할 수 있다. 상기 제1 리세스부(104) 및 상기 제2 리세스부(106)의 상부면들은 동일한 높이를 가질 수 있다. 상기 제1 리세스부(104) 및 상기 제2 리세스부(106)의 상부면들은 상기 기판(100)의 상부면과 평행할 수 있다.
상기 기판(100) 및 상기 광 변조부(102) 사이에 산화막(110)이 개재될 수 있다. 상기 기판(100) 및 상기 리세스부들(104, 106) 사이에 상기 산화막(110)이 개재될 수 있다. 상기 산화막(110)은 상기 기판(100)의 전체 상에 배치될 수 있다. 상기 산화막(110)은 상기 광 변조부(102)와 다른 굴절율을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 산화막(110)은 실리콘 산화막을 포함할 수 있다. 상기 산화막(110)은 SOI 기판의 매몰(buried) 산화막을 포함할 수 있다. 이와는 달리, 벌크 반도체 기판의 소정의 깊이에 이온 주입법(Ion Implantation)을 이용하여 산소를 이온 주입하여 상기 산화막(110)을 형성할 수 있다. 상기 산소 이온 주입은 광 도파로가 형성될 부분에 선택적으로 수행될 수 있다. 상기 기판(100)이 실리콘을 포함하고, 상기 산화막(110)이 실리콘 산화막을 포함하는 경우, 상기 실리콘 산화물의 수직적 농도는 가우시안 분포를 가질 수 있다.
상기 광전 소자(150)는 수광면(161) 및 출광면(162)을 포함할 수 있다. 상기 수광면(161) 및 상기 출광면(162)은 서로 대향할 수 있다. 상기 수광면(161) 및 상기 출광면(162)은 서로 평행할 수 있다. 상기 수광면(161) 및 상기 출광면(162)은 상기 광 변조부(102)의 양 측벽에 수직할 수 있다. 상기 수광면(161)을 통하여, 상기 광전 소자(150)로 제1 신호(10)가 입사될 수 있다. 상기 제1 광신호(10)는 상기 제1 방향으로 진행할 수 있다. 상기 출광면(162)으로 제2 신호(20)가 출사될 수 있다. 상기 제2 신호(20)는 상기 제1 방향으로 진행할 수 있다.
상기 제1 신호(10)의 위상과 상기 제2 신호(20)의 위상은 상이할 수 있다. 상기 제1 신호(10) 및 상기 제2 신호(20)의 위상의 차이는 상기 광 변조부(102)의 제1 공핍층(142)의 두께의 변화에 따른 상기 광 변조부(102) 내의 캐리어(예를 들어, 전자 또는 홀)의 밀도 변화에 의해 조절될 수 있다. 상기 제1 공핍층(142)을 형성하는 상기 제1 반도체부(122) 및 상기 제3 반도체부(132)에 작용하는 상기 역 바이어스 전압에 의해 상기 제1 신호(10) 및 상기 제2 신호(20)의 위상 차이가 조 절될 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 광전 소자(150)의 동작시에, 상기 제1 공핍층(142)에 인접한 상기 제1 반도체부(122) 및 상기 제3 반도체부(132) 사이에 역 바이어스 전압이 가해질 수 있다. 예를 들어, 상기 제1 도전형이 N형 이고 상기 제2 도전형이 P형인 경우, 상기 제1 반도체부(122)에 가해지는 전압이 상기 제3 반도체부(132)에 가해지는 전압보다 높을 수 있다. 이로 인해, 상기 제1 공핍층(142)의 폭이 넓어질 수 있고, 광 변조부(102) 내에 캐리어(예를 들어, 전자 또는 홀)의 농도가 감소할 수 있다. 상기 캐리어의 농도 감소는 상기 광 변조부(102)를 통과하는 상기 광 신호의 위상을 변조시킬 수 있다.
상기 역 바이어스 전압은, 상기 광전 소자(150)의 동작시에 상기 제1 고농도 도핑 영역(126) 및 상기 제2 고농도 도핑 영역(128)에 가해지는 전압에 의해 생성될 수 있다. 예를 들어, 상기 제1 고농도 도핑 영역(126)에 가해지는 전압은 상기 제2 고농도 도핑 영역(128)에 가해지는 전압보다 높고, 상기 제1 도전형이 N형 이고, 상기 제2 도전형이 P형 일 수 있다. 이 경우, 상기 제1 반도체부(122)과 상기 제3 반도체부(132) 사이에 역 바이어스 전압이 생성될 수 있고, 상기 제2 반도체부(124)과 상기 제3 반도체부(132) 사이에 순 방향 전압이 생성될 수 있다. 이로 인해, 상기 제1 공핍층(142)의 폭이 변화되어, 상기 광 변조부(102)를 통과하는 상기 광 신호의 위상이 변조될 수 있다.
상기 제1 반도체부(122) 및 상기 제3 반도체부(132) 사이의 상기 제1 공핍층(142) 및, 상기 제3 반도체부(132) 및 상기 제2 반도체부(124) 사이의 상기 제2 공핍층(144)은 직렬 연결된 PN 접합 커패시터를 구성할 수 있다. 따라서, 광 변조부가 PN 단일 접합을 갖는 경우와 비교하여, 상기 광 변조부(102)의 공핍 정전 용량(depletion capacitance)이 감소될 수 있어, 상기 광 변조부(102)는 고속 동작에 최적화될 수 있다.
또한, 상기 제1 고농도 도핑 영역(126) 및 상기 제2 고농도 도핑 영역(128)에 가해지는 전압의 차이가 작을수록, 상기 제1 공핍층(142) 및 상기 제2 공핍층(144)에 의한 각각의 공핍 정전 용량은 비슷해질 수 있다. 이 경우, 상기 광 변조부(150) 전체의 공핍 정전 용량과 PN 단일 접합을 갖는 광 변조부의 공핍 정전 용량의 차이는 최대화될 수 있다.
상기 제1 신호(10)의 강도와 상기 제2 신호(20)의 강도는 상이할 수 있다. 예를 들어, 상기 광 변조부(102)가 상기 제1 신호(10)의 일부를 흡수하는 경우, 상기 제2 신호(20)의 강도는 상기 제1 신호(10)의 강도보다 약할 수 있다. 상기 광 변조부(102)의 광 흡수율에 따라, 상기 제2 신호(20)의 강도가 조절될 수 있다. 상기 광 변조부(102)의 광 흡수율은 상기 광 변조부(102)의 제1 공핍층(142)의 두께의 변화에 따른 상기 광 변조부(102) 내의 캐리어(예를 들어, 전자 또는 홀)의 밀도 변화에 의해 조절될 수 있다. 상기 제1 공핍층을(142)을 형성하는 상기 제1 반도체부(122) 및 상기 제3 반도체부(132)에 작용하는 상기 역 바이어스 전압에 의해 상기 제1 신호(10) 및 상기 제2 신호(20)의 강도 차이가 조절될 수 있다.
상기 광전 소자(150)의 상기 수광면(161) 및 상기 출광면(162)은 그레이팅 커플러들(Grating Couplers, 171, 172)과 각각 연결될 수 있다. 상기 수광면(161) 은 제1 그레이팅 커플러(171)와 연결될 수 있다. 상기 제1 그레이팅 커플러(171)는 입력 투과 영역 및 입력 회절 격자(grating)를 포함할 수 있다. 상기 입력 회절 격자는 입력 투과 영역의 표면에 배치될 수 있다. 상기 입력 투과 영역은 반도체로 형성될 수 있다. 제1 광섬유(181)가 상기 제1 그레이팅 커플러(171)의 상부에 배치될 수 있다. 상기 제1 광섬유(181)로부터 조사된 광신호는 상기 입력 회절 격자를 경유하여, 상기 입력 투과 영역으로 제공될 수 있다. 상기 입력 회절 격자로 인해, 상기 입력 투과 영역 내 광신호는 상기 기판(100)의 상부면에 수평한 방향으로 상기 광전 소자(150)에 입력될 수 있다.
제2 그레이팅 커플러(172)는 상기 광전 소자(150)의 상기 출광면(162)에 연결될 수 있다. 상기 제2 그레이팅 커플러(172)는 출력 투과 영역 및 출력 회절 격자를 포함할 수 있다. 상기 출력 회절 격자는 상기 출력 투과 영역의 상부 표면에 배치될 수 있다. 상기 출력 투과 영역은 반도체로 형성될 수 있다. 제2 광섬유(182)가 상기 제2 그레이팅 커플러(172)의 상부에 배치될 수 있다. 상기 광전 소자(150)를 투과하여 위상(또는 강도)가 변조된 광신호는 상기 출력 투과 영역 및 상기 출력 회절 격자를 경유하여, 상기 제2 광섬유(182)로 공급될 수 있다. 상기 제2 광섬유(182)로 공급된 광신호는 다른 반도체 칩 및/또는 다른 전자 매체로 공급될 수 있다.
본 발명의 일 실시 예에 따른 주변 영역(B)이 설명된다.
상기 기판(100)의 상기 주변 영역(B) 상에 반도체 소자(350)가 배치될 수 있다. 상기 반도체 소자(350)는 스위치 소자일 수 있다. 상기 반도체 소자(350)는 상 기 기판(100) 상의 게이트 절연막(352)을 포함할 수 있다. 상기 반도체 소자(350)는 상기 게이트 절연막(352) 상의 게이트 전극(354)을 포함할 수 있다. 상기 게이트 절연막(352)은 실리콘 산질화막, 실리콘 질화막, 실리콘 산호막 및 금속 산화막중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 게이트 전극(354)은 도핑된 폴리 실리콘, 금속, 금속 질화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
본 발명의 일 실시 예의 변형 예에 따른 광전 소자가 설명된다. 도 2b 는 본 발명의 일 실시 예의 변형 예에 따른 광전 소자를 설명하기 위한 단면도이다. 도 2a 에서 설명된 구성과 동일한 구성은 생략될 수 있다.
도 2b 를 참조하면, 상기 제1 리세스부(104) 및 상기 제2 리세스부(106) 중에서 적어도 어느 하나의 전체는 상기 제1 고농도 도핑 영역(126) 및 상기 제2 고농도 도핑 영역(128)일 수 있다. 예를 들어, 상기 제1 리세스부(104)의 전체는 상기 제1 고농도 도핑 영역(126)일 수 있다. 이 경우, 상기 제1 고농도 도핑 영역(126)과 상기 제1 반도체부(122) 사이의 계면에 의해 상기 광 변조부(102)와 상기 제1 리세스부(104)가 구분될 수 있다. 이와는 달리, 상기 제2 리세스부(106)의 전체는 상기 제2 고농도 도핑 영역(128)일 수 있다. 이 경우, 상기 제2 고농도 도핑 영역(128)과 상기 제2 반도체부(124) 사이의 계면에 의해 상기 광 변조부(102)와 상기 제2 리세스부(106)가 구분될 수 있다.
본 발명의 일 실시 예의 변형 예에 따른 광전 소자가 설명된다. 도 2c 는 본 발명의 일 실시 예의 변형 예에 따른 광전 소자를 설명하기 위한 단면도이다. 도 2a 에서 설명된 구성과 동일한 구성은 생략될 수 있다.
도 2c 를 참조하면, 상기 제1 고농도 도핑 영역(126) 및 상기 제2 고농도 도핑 영역(128) 중에서 적어도 어느 하나는 상기 광 변조부(102)로 연장될 수 있다. 예를 들어, 상기 제1 고농도 도핑 영역(126)이 상기 광 변조부(102)로 연장된 경우, 상기 제1 리세스부(104)와 인접한 상기 광 변조부(102)의 부분은 상기 제1 고농도 도핑 영역(126)을 포함할 수 있다. 이와는 달리, 상기 제2 고농도 도핑 영역(128)이 상기 광 변조부(102)로 연장된 경우, 상기 제2 리세스부(106)와 인접한 상기 광 변조부(102)의 부분은 상기 제2 고농도 도핑 영역(128)을 포함할 수 있다.
본 발명의 다른 실시 예에 따른 광전 소자가 설명된다. 도 4a 는 본 발명의 다른 실시 예에 따른 광전 소자를 설명하기 위한 단면도이다. 도 4a 의 광전 영역(A)은 도 1 의 I-I' 를 따라 취한 단면도이고, 도 4a 의 주변 영역(B)은 상기 광전 영역(A)과 이격된 주변 회로 영역일 수 있다.
도 1 및 도 4 를 참조하면, 기판(200)이 제공된다. 상기 기판(200)은 실리콘 기판 또는 SOI(Silicon On Insulator) 기판 일 수 있다. 상기 기판(200)은 광전 영역(A) 및 주변 영역(B)을 포함할 수 있다. 상기 광전 영역(A)에는 광전 소자(250)가 배치될 수 있다. 상기 주변 영역(B)에는 반도체 소자(350)가 배치될 수 있다.
본 발명의 다른 실시 예에 따른 광전 영역(A)이 설명된다.
상기 광전 영역(A)의 상기 기판(200) 상에 광전 소자(250)가 배치될 수 있다. 상기 광전 소자(250)는 상기 기판(200) 상에 제1 방향으로 연장될 수 있다. 상기 제1 방향은 상기 기판(100)의 상부면과 평행할 수 있다. 광전 소자(250)는 광 변조부(202) 및 상기 광 변조부(202)의 양 측벽들에 연결된 제1 리세스부(204) 및 제2 리세스부(206)를 포함할 수 있다. 상기 광 변조부(202)는 서로 마주보는 제1 측벽(203) 및 제2 측벽(205)을 포함할 수 있다. 상기 제1 리세스부(204)는 상기 제1 측벽(203)에 연결될 수 있고, 상기 제2 리세스부(206)는 상기 제2 측벽(205)에 연결될 수 있다. 상기 광 변조부(202)의 상부면은 평탄할 수 있다. 상기 광 변조부(202)의 상기 상부면은 상기 기판(200)의 상부면과 평행할 수 있다. 상기 광 변조부(202)는 광 신호가 통과하는 영역일 수 있다. 상기 광 신호는 상기 제1 방향으로 진행할 수 있다. 상기 광 변조부(202)의 상기 양 측벽은 상기 제1 리세스부(204)의 상부면 및 상기 제2 리세스부(206)의 상부면에서 각각 연장될 수 있다. 상기 제1 리세스부(204) 및 상기 제2 리세스부(206)의 상부면은 상기 광 변조부(202)의 상부면보다 낮을 수 있다.
상기 광 변조부(202)는 상기 기판(200) 상에 배치된 제1 반도체부(222), 제2 반도체부(224) 및, 상기 제1 반도체부(222)와 상기 제2 반도체부(224) 사이에 개재된 제3 반도체부(232)를 포함할 수 있다. 상기 제1 반도체부(222) 및 상기 제2 반도체부(224)는 상기 제3 반도체부(232)를 사이에 두고 서로 이격될 수 있다. 상기 제1 반도체부(122), 상기 제2 반도체부(124) 및 상기 제3 반도체부(132)는 상기 기판(100) 상에 차례로 적층될 수 있다. 상기 제3 반도체부(132)는 상기 제1 반도체부(122)를 사이에 두고 상기 기판(100)과 이격될 수 있다.
상기 제1 반도체부(222)와 상기 제3 반도체부(232)의 접합면은 상기 기판(200)의 상부면과 평행할 수 있다. 상기 제2 반도체부(224)와 상기 제3 반도체 부(232)의 접합면은 상기 기판(200)의 상부면과 평행할 수 있다.
상기 제1 반도체부(222) 및 상기 제2 반도체부(224)는 제1 도전형의 도펀트로 도핑된 영역을 포함할 수 있다. 상기 제3 반도체부(232)는 상기 제1 도전형과 다른 제2 도전형의 도펀트로 도핑된 영역을 포함할 수 있다. 상기 제1 도전형 및 상기 제2 도전형은 서로 다른 도전형일 수 있다. 예를 들어, 상기 제1 도전형은 N형 이고, 상기 제2 도전형은 P 형일 수 있다. 이와는 달리, 상기 제1 도전형은 P형 이고, 상기 제2 도전형은 N형 일 수 있다.
상기 제2 반도체부(224) 상에 제1 고농도 도핑 영역(226)이 배치될 수 있다. 상기 제1 고농도 도핑 영역(226)은 상기 제1 도전형으로 상기 제2 반도체부(224)의 도핑 농도보다 높은 도핑 농도로 도핑된 영역일 수 있다. 예를 들어, 상기 제1 고농도 도핑 영역(226)은 상기 제2 반도체부(224)에 상기 제1 도전형의 도펀트로 고농도로 도핑된 영역일 수 있다.
상기 제1 반도체부(222)와 상기 제3 반도체부(232)의 접합 및, 상기 제2 반도체부(224)와 상기 제3 반도체부(232)의 접합에 의해 제1 및 제2 공핍층(242, 244)이 각각 형성될 수 있다. 상기 제1 및 제2 공핍층(242, 244)은 상기 상기 제1 반도체부(222)와 상기 제3 반도체부(232)의 접합면 및, 상기 제2 반도체부(224)와 상기 제3 반도체부(232)의 접합면을 따라 각각 형성될 수 있다. 상기 제1 공핍층(242) 및 상기 제2 공핍층(244)은 상기 기판(100)의 상부면과 수평할 수 있다.
상기 광 변조부(202)에 포함된 상기 제1 반도체부(222)의 두께는, 상기 제3 반도체부(232)의 두께, 상기 제2 반도체부(224)의 두께 및, 상기 제1 고농도 도핑 영역(226)의 두께의 합과 동일할 수 있다.
상기 광 변조부(202)는 상부면 및 상기 기판(200)과 인접한 바닥면을 포함할 수 있다. 상기 광 변조부(202)의 상기 바닥면은 상기 광 변조부(202) 내의 상기 제1 반도체부(222)의 바닥면일 수 있다. 상기 광 변조부(202)의 상기 상부면은 상기 제1 고농동 도핑 영역(226)의 상부면일 수 있다. 상기 제1, 2 및 3 반도체부(222, 224, 232)들의 접합면들이 상기 기판(200)의 상부면과 평행한 경우, 상기 제1 공핍층(242)과 상기 광 변조부(202)의 상기 바닥면 사이의 거리는, 상기 제1 공핍층(242)에서 상기 광 변조부(202)의 상기 상부면 사이의 거리와 동일할 수 있다. 상기 제1 공핍층(242)은 상기 광 변조부(202)의 상부면 및 하부면의 가운데 위치할 수 있다.
상기 제1 리세스부(204) 및 상기 제2 리세스부(206)의 상부면들은 평평할 수 있다. 상기 제1 리세스부(204) 및 상기 제2 리세스부(206)의 상부면들은 동일한 높이를 가질 수 있다. 상기 제1 리세스부(204) 및 상기 제2 리세스부(206)의 상부면들은 상기 기판(200)의 상부면과 평행할 수 있다.
상기 제1 리세스부(204)는 제2 고농도 도핑 영역(227)을 포함할 수 있다. 상기 제2 고농도 도핑 영역(227)은 상기 제1 도전형의 도펀트로, 상기 제1 반도체부(222)의 도핑 농도보다 높은 도핑 농도로 도핑된 영역일 수 있다. 상기 제2 고농도 도핑 영역(227) 및 상기 제1 반도체부(222)은 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제2 고농도 도핑 영역(227)은 상기 제1 반도체부(222)이 상기 제1 도전형의 도펀트를 사용하여 고농도로 도핑된 영역일 수 있다. 상기 제2 고농도 도 핑 영역(227)은 상기 광 변조부(202)로부터 이격될 수 있다. 이 경우, 상기 제2 고농도 도핑 영역(227) 및 상기 광 변조부(202) 사이의 상기 제1 리세스부(204)의 부분은 상기 제1 반도체부(222)가 연장된 부분일 수 있다.
상기 제2 리세스부(206)는 제3 고농도 도핑 영역(228)을 포함할 수 있다. 상기 제3 고농도 도핑 영역(228)은 상기 제1 도전형의 도펀트로, 상기 제1 반도체부(222)의 도핑 농도보다 높은 도핑 농도로 도핑된 영역일 수 있다. 상기 제3 고농도 도핑 영역(228) 및 상기 제1 반도체부(222)은 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제3 고농도 도핑 영역(228)은 상기 제1 반도체부(222)이 상기 제1 도전형의 도펀트를 사용하여 고농도로 도핑된 영역일 수 있다. 상기 제3 고농도 도핑 영역(228)은 상기 광 변조부(202)로부터 이격될 수 있다. 이 경우, 상기 제3 고농도 도핑 영역(228) 및 상기 광 변조부(202) 사이의 상기 제2 리세스부(106)의 부분은 상기 제1 반도체부(222)가 연장된 부분일 수 있다.
본 발명의 실시 예에 따른 광전 소자(250)의 동작시에, 상기 제1 공핍층(242)에 인접한, 상기 제1 반도체부(222) 및 상기 제3 반도체부(232) 사이에 역 바이어스 전압이 가해질 수 있다. 예를 들어, 상기 제1 도전형이 N형이고, 상기 제2 도전형이 P형인 경우, 상기 제1 반도체부(222)에 가해지는 전압이 상기 제3 반도체부(232)에 가해지는 전압보다 높을 수 있다. 이로 인해, 상기 제1 공핍층(242)의 두께가 두꺼워질 수 있고, 상기 광 변조부(202) 내의 캐리어의 밀도가 감소하여, 상기 광 변조부(202)를 통과하는 광 신호의 위상이 변조될 수 있다.
상기 역 바이어스 전압은, 상기 광전 소자(250)의 동작시에, 상기 제1 고농 도 도핑 영역(226)과 상기 제2 및 3 고농도 도핑 영역(227, 228) 사이에 가해지는 전압에 의해 생성될 수 있다. 예를 들어, 상기 제1 고농도 도핑 영역(226)에는 V1 가 가해지고, 상기 제2 및 3 고농도 도핑 영역(227, 228)에는 상기 V1 보다 높은 V2 가 각각 가해지고, 상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형일 수 있다. 이 경우, 상기 제1 반도체부(222)과 상기 제3 반도체부(232) 사이에 역 바이어스 전압이 생성될 수 있고, 상기 제2 반도체부(224)과 상기 제3 반도체부(232) 사이에 순 방향 전압이 생성될 수 있다. 이로 인해, 상기 제1 공핍층(242)의 두께가 증가할 수 있다. 상기 제1 공핍층(242)의 두께의 증가량은 상기 V1 및 V2의 차이에 의해 조절될 수 있다.
상기 기판(200) 및 상기 광 변조부(202) 사이에 산화막(220)이 개재될 수 있다. 상기 기판(200) 및 상기 리세스부들(204, 206) 사이에 상기 산화막(220)이 개재될 수 있다. 상기 산화막(220)은 도 2a 를 참조하여 설명된 산화막(100)일 수 있다.
상기 광전 소자(250)는 도 2a 를 참조하여 설명된 수광면(161) 및 출광면(162)을 포함할 수 있다. 상기 광전 소자(250)는 입사되는 신호의 위상 및 강도를 도 2a 를 참조하여 설명된 것과 같이 조절할 수 있다. 상기 광전 소자(250)의 상기 제1 공핍층(242) 및 상기 제2 공핍층(244)은 도 2a 를 참조하여 설명된 것과 같이 직렬 연결된 PN 접합 커패시터를 구성할 수 있다. 상기 광전 소자(250)는 도 1 및 도 3 을 참조하여 설명된 것과 같은 그레이팅 커플러들(171, 172)들과 연결될 수 있다.
본 발명의 다른 실시 예에 따른 주변 영역(B)이 설명된다.
본 발명의 다른 실시 예에 따른 주변 영역(B)에는 도 2a 를 참조하여 설명된 반도체 소자(350)가 배치될 수 있다.
본 발명의 일 실시 예의 변형 예에 따른 광전 소자가 설명된다. 도 4b 는 본 발명의 일 실시 예의 변형 예에 따른 광전 소자를 설명하기 위한 단면도이다. 도 4a 에서 설명된 구성과 동일한 구성은 생략될 수 있다.
제1 반도체부(222)의 두께는 제1 리세스부(204) 및 제2 리세스부(206)의 두께보다 두꺼울 수 있다. 상기 제1 반도체부(222)와 제1 고농도 도핑 영역(226)의 두께는 제2 반도체부(224)와 제3 반도체부(232)의 두께와 동일할 수 있다. 제2 반도체부(224)와 제3 반도체부(232)의 접합면에서 광 변조부(102)의 상부면 사이의 거리는 상기 제2 반도체부(224)와 상기 제3 반도체부(232)의 접합면에서 상기 광 변조부(102)의 하부면 사이의 거리와 동일할 수 있다.
제2 공핍층(244)을 형성하는 제2 반도체부(224) 및 제3 반도체부(232) 사이에 역 바이어스 전압이 가해질 수 있다. 예를 들어, 상기 제1 고농도 도핑 영역(226)에 가해지는 전압이, 제2 고농도 도핑 영역(227) 및 제3 고농도 도핑 영역(228)에 가해는 전압보다 높고, 상기 제1 도전형이 N형이고, 상기 제2 도전형이 P형인 경우, 상기 제2 공핍층(244)을 형성하는 제2 반도체부(224) 및 제3 반도체부(232) 사이에 역바이어스 전압이 생성될 수 있다. 상기 역바이어스 전압에 의해 발생된 제2 공핍층(244)의 두께의 변화에 의해 광 신호의 위상이 변조될 수 있다.
본 발명의 실시 예들에 따른 광전 소자의 적용 예가 설명된다.
도 5 는 본 발명의 실시 예들에 따른 광전 소자의 적용 예를 설명하기 위한 평면도이다.
도 5 를 참조하면, 마하 젠더 간섭계(Mach-Zehnder Interferometer, 400)는 입력 와이 분지(410, input Y-branch), 제1 광전 소자(430), 출력 와이 분지(420, output Y-branch) 및 제2 광전 소자(440)을 포함할 수 있다. 상기 제1 광전 소자(430) 및 상기 제2 광전 소자(440) 중 어느 하나는 본 발명의 실시 예들에 따른 광전 소자를 포함할 수 있다. 이와는 달리, 상기 광전 소자들(430, 440)은 본 발명의 실시 예들에 따른 광전 소자를 포함할 수 있다.
상기 제1 광전 소자(430) 및 상기 제2 광전 소자(440)는 상기 입력 와이 분지(410)의 두개의 암들(arms) 및 상기 출력 와이 분지(420)의 두개의 암들(arms) 사이에 연결될 수 있다.
상기 입력 와이 분지(410)로 광신호가 입사될 수 있다. 상기 입력 와이 분지(410)로 입사된 광신호는 상기 입력 와이 분지(410) 분기접에서 나누어 질 수 있다. 나누어진 상기 광신호들은 상기 제1 광전 소자(430) 및 상기 제2 광전 소자(440)로 각각 입사될 수 있다. 상기 제1 광전 소자(430) 및 상기 제2 광전 소자(440)로 입사된 광신호들은 상기 제1 광전 소자(430) 및 상기 제2 광전 소자(440)를 통과하고, 그 위상들은 변화될 수 있다. 상기 광전 소자들(430, 440)을 통과한 광신호들은 상기 출력 와이 분지(420)에서 합쳐 질 수 있다. 상기 출력 와이 분지(420)에서 합쳐질때, 상기 광신호들은 서로 상쇄 또는 보강 간섭을 일으킬 수 있다. 상기 상쇄 간섭 또는 보강 간섭의 발생 여부는 상기 광전 소자들(430, 440)을 통과한 광신호의 위상 변화 정도에 의존할 수 있다. 상기 광 신호의 위상 변화 정도는 상기 광전 소자들(430, 440)에 작용하는 역 바이어스 전압의 크기에 의존할 수 있다.
본 발명의 실시 예들에 따른 광 변조부의 공핍 정전 용량의 변화량 특성이 설명된다. 도 6 은 본 발명의 실시 예들에 따른 광 변조부의 공핍 정전 용량의 변화량 특성을 평가한 그래프이다.
도 6 을 참조하면, 상기 그래프는 P형 및 N형 반도체층을 포함하는 광 변조부의 공핍 정전 용량과 N형, P형 및 N형 반도체층을 포함하는 광 변조부의 공핍 정전 용량의 역 바이어스 전압에 따른 변화량을 나타낸다. 가로축은 역 바이어스 전압의 크기를 나타내고, 세로축은 PN 반도체층의 정전 용량(점선) 및 NPN 반도체층의 정전 용량(실선)을 나타낸다.
본 그래프에서, N형 반도체층은 1019 cm- 3 의 도핑 농도를 가지고, P형 반도체층은 1018cm- 3 의 도핑 농도를 가진다. 그래프에서 알 수 있듯이, 상기 NPN 반도체층의 정전 용량은 PN 반도체층에 비하여 더 작은 것을 알 수 있다. 상기 NPN 반도체층의 공핍 정전 용량과 상기 PN 반도체층의 공핍 정전 용량은 역 바이어스 전압의 크기가 작을수록 큰 차이를 보인다.
본 발명의 실시 예들에 따른 광전 소자는 동일한 기판 상에 전자 소자나 광소자 등과 함께 집적되어 소형의 실리콘 IC(Integrated Circuit)로 구현될 수 있다. 예를 들어, 도 2a 내지 도 2c 및 도 4a 내지 도 4b의 주변 영역(B)과 같이, CMOS, 바이폴라 트랜지스터, P-I-N 또는 다이오드 등의 전자 소자를 상기 광전 소자(150)와 함께 집적할 수 있다. 또한 멀티플렉서(Multiplexor) 또는 포토 다이오드 등의 광소자를 상기 광전 소자와 함께 상기 기판 상에 집적할 수 있다. 상술된 전자소자 또는 광소자는 본 발명의 실시 예들에 따른 광전 소자와 함께 실리콘 기판 상에 집적될 수 있다.
도 1 은 본 발명의 실시 예에 따른 광전 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2c 는 본 발명의 일 실시 예에 따른 광전 소자를 설명하기 위한 단면도들이다.
도 3 은 본 발명의 실시 예에 따른 광전 소자를 설명하기 위한 단면도이다.
도 4a 내지 도 4b 는 본 발명의 다른 실시 예에 따른 광전 소자를 설명하기 위한 단면도들이다.
도 5 는 본 발명의 적용 예에 따른 광전 소자를 설명하기 위한 도면이다.
도 6 은 본 발명의 실시 예들에 따른 광 변조부의 공핍 정전 용량의 변화량 특성을 평가한 그래프이다.

Claims (19)

  1. 기판;
    상기 기판 상에 배치되되, 제1 도전형의 제1 반도체부, 상기 제1 도전형의 제2 반도체부, 및 상기 제1 반도체부 및 상기 제2 반도체부 사이에 개재된 제2 도전형의 제3 반도체부를 포함하는 광 변조부; 및
    상기 광 변조부의 양 측벽들에 각각 연결되고, 광 변조부의 상부면보다 낮은 상부면을 갖는 제1 리세스부 및 제2 리세스부를 포함하되,
    상기 광 변조부는 상기 제1 반도체부와 상기 제3 반도체부의 접합에 의해 형성된 제1 공핍층 및 상기 제2 반도체부와 상기 제3 반도체부의 접합에 의해 형성된 제2 공핍층을 포함하고, 상기 제1 도전형 및 상기 제2 도전형은 서로 다른 광전 소자.
  2. 제1 항에 있어서,
    동작시에, 상기 제1 및 제2 공핍층 중에서 어느 하나의 공핍층에 역 바이어스 전압이 작용하는 광전 소자.
  3. 제2 항에 있어서,
    상기 제1 리세스부 및 제2 리세스부는 상기 제1 반도체부 및 상기 제2 반도체부보다 고농도의 상기 제1 도전형의 제1 고농도 도핑 영역 및 제2 고농도 도핑 영역을 각각 포함하고,
    동작시에, 상기 역바이어스 전압은 상기 제1 고농도 도핑 영역 및 상기 제2 고농도 도핑 영역 사이에 인가되는 전압에 의해 생성되는 광전 소자.
  4. 제3 항에 있어서,
    상기 제1 고농도 도핑 영역 및 상기 제2 고농도 도핑 영역은 상기 광 변조부의 상기 양 측벽들으로부터 옆으로 이격된 광전 소자.
  5. 제4 항에 있어서,
    상기 광 변조부는 제1 광신호가 입사되는 수광면 및 제2 광신호가 출사되는 출광면을 포함하되,
    상기 제2 광신호의 위상은 상기 역바이어스 전압차에 의해 조절되는 광전 소자.
  6. 제5 항에 있어서,
    상기 광 변조부의 상기 수광면 및 상기 출광면 중에서 어느 하나에 연결된 그레이팅 결합기(grating coupler)를 더 포함하는 광전 소자.
  7. 제2 항에 있어서,
    상기 광 변조부의 광 흡수율은 상기 역바이어스 전압차에 의해 조절되는 광 전 소자.
  8. 제1 항에 있어서,
    상기 기판 및 상기 광 변조부 사이에 개재된 산화막을 더 포함하는 광전 소자.
  9. 제8 항에 있어서,
    상기 산화막은 상기 기판 상에 광도파로가 형성될 부분에 선택적으로 산소 이온을 주입하여 형성된 것을 포함하는 광전 소자.
  10. 제1 항에 있어서,
    상기 기판은 상기 광 변조부가 배치된 광전 영역으로부터 옆으로 이격된 주변 영역을 포함하고,
    상기 주변 영역의 상기 기판 상에 배치된 게이트 절연막; 및
    상기 게이트 절연막 상에 배치된 게이트 전극을 더 포함하는 광전 소자.
  11. 제1 항에 있어서,
    상기 제1 반도체부와 상기 제3 반도체부의 제1 접합면 및 상기 제2 반도체부와 상기 제3 반도체부의 제2 접합면은 상기 기판의 상부면과 비평행한 광전 소자.
  12. 제11 항에 있어서,
    상기 광 변조부는 서로 마주보는 제1 측벽 및 제2 측벽을 포함하되,
    상기 접합면들은 상기 기판의 상부면과 수직하고,
    어느 하나의 접합면과 상기 제1 측벽 사이의 거리는, 상기 어느 하나의 접합면과 상기 제2 측벽 사이의 거리와 동일한 광전 소자.
  13. 제12 항에 있어서,
    동작시에, 상기 어느 하나의 공핍층을 형성하는 반도체부들 사이에 역 바이어스 전압이 인가되는 광전 소자.
  14. 제1 항에 있어서,
    상기 제1 반도체부, 상기 제3 반도체부 및 상기 제2 반도체부는 상기 기판 상에 차례로 적층되고, 상기 제1 반도체부와 상기 제3 반도체부의 제1 접합면 및 상기 제3 반도체부와 상기 제2 반도체부의 제2 접합면은 상기 기판의 상부면과 평행한 광전 소자.
  15. 제14 항에 있어서,
    상기 광 변조부는, 상기 제2 반도체부 상에 배치되고 상기 제2 반도체부보다 고농도의 상기 제1 도전형의 고농도 도핑 영역을 더 포함하는 광전 소자.
  16. 제15 항에 있어서,
    상기 광 변조부는 상부면 및 하부면을 포함하되,
    어느 하나의 접합면과 상기 상부면 사이의 거리는, 상기 어느 하나의 접합면과 상기 하부면 사이의 거리와 동일한 광전 소자.
  17. 제16 항에 있어서,
    동작시에, 상기 어느 하나의 공핍층을 형성하는 반도체부들 사이에 역 바이어스 전압이 인가되는 광전 소자.
  18. 입력단, 상기 입력단과 연결된 제1 광도파로, 및 상기 제1 광도파로와 이격되고, 상기 입력단과 연결된 제2 광도파로를 포함하는 입력 와이 분지; 및
    상기 제1 광도파로, 상기 제2 광도파로, 및 상기 제1 광도파로 및 상기 제2 광도파로와 연결된 출력단을 포함하는 출력 와이 분지를 포함하되,
    상기 제1 광도파로 및 상기 제2 광도파로 중에서 적어도 어느 하나는,
    기판;
    상기 기판 상에 배치되되, 제1 도전형의 제1 반도체부, 상기 제1 도전형의 제2 반도체부, 및 상기 제1 반도체부 및 상기 제2 반도체부 사이에 개재된 제2 도전형의 제3 반도체부를 포함하는 광 변조부; 및
    상기 광 변조부의 양 측벽들에 각각 연결되고, 광 변조부의 상부면보다 낮은 상부면을 갖는 제1 리세스부 및 제2 리세스부를 포함하되,
    상기 광 변조부는 상기 제1 반도체부와 상기 제3 반도체부의 접합에 의해 형성된 제1 공핍층 및 상기 제2 반도체부와 상기 제3 반도체부의 접합에 의해 형성된 제2 공핍층을 포함하고, 상기 제1 도전형 및 상기 제2 도전형은 서로 다른 광전 소자.
  19. 제18 항에 있어서,
    상기 입력단으로 입력되는 입력 광신호와 상기 출력단에서 출력되는 출력 광신호의 위상의 차이는, 상기 제1 공핍층 및 상기 제2 공핍층 중에서 어느 하나의 공핍층의 두께의 변화에 의해 조절되는 광전 소자.
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